JP3489967B2 - 半導体記憶装置及びキャッシュメモリ装置 - Google Patents

半導体記憶装置及びキャッシュメモリ装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
等の半導体記憶装置及びキャッシュメモリ装置の改良に
関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサは、全体の性
能向上の為に、ＣＰＵと低速大容量の主記憶装置との間
に高速のキッシュメモリを設ける方策が多く採られてい
る。
【０００３】ャッシュメモリに関しては、例えば、John
L. Hennessy, David A. Patterson著、“Computer Arc
hitecture : A Quantitative Approach ”、 Morgan Kn
afmann Publishers, Inc. (1990) 等で詳しく説明され
ている。
【０００４】キャッシュメモリの制御方式には、書き込
み方式の違いにより、基本的な手法として、ライトスル
ー方式（ストアイン方式）とライトバック方式の２つが
ある。ライトスルー方式では、書き込みがキャッシュメ
モリと主記憶装置の両方に対して行われる。一方、ライ
トバック方式では、書き込みはキャッシュメモリに対し
てだけ行われ、データが変更されたキャッシュ中のブロ
ックは、置き換えの対象になった場合に主記憶装置に書
き込まれる。
【０００５】図８は、このようなキャッシュメモリ装置
の従来例を説明する図であり、キャッシュメモリ装置と
周辺の関連する装置の構成例を示したブロック図であ
る。
【０００６】同図において、１はマイクロプロセッサで
あり、その構成要素は本発明と関係のあるもののみ示し
ている。３はＣＰＵ、４は外部の主記憶装置であり、５
はバス制御装置、６はアドレスバス、７はデータバス、
８はキャッシュメモリ、９はライトバックバッファであ
る。
【０００７】以上のように構成されたキャッシュメモリ
装置において、ライトバック方式の場合について、キャ
ッシュメモリ８への書き込み動作を、以下、説明する。
【０００８】アドレスバス６はＣＰＵ３から送出された
アドレス信号をキャッシュメモリ８に伝え、また、バス
制御装置５を通して主記憶装置４に伝える。データバス
７はキャッシュメモリ８または主記憶装置４とＣＰＵ３
とのデータの送受を行う。バス制御装置５は主記憶装置
４との間のアドレスバス６、データバス７を制御する。
また、キャッシュメモリ８と主記憶装置４とで送受され
るデータの最小単位をブロック又はラインと言い、その
ブロックサイズは、一般に、キャッシュメモリ８がデー
タバス７と一度に送受するデータ幅（ビット数）よりも
大きい（整数倍）。
【０００９】キャッシュメモリ８のあるアドレスに対し
書き込みが行われる時、その書き込み対象になったアド
レスが含まれるブロック（ライン）内のデータがキャッ
シュメモリ８にある間に変更されて（書き換えられて）
いなければ、主記憶装置４と同一のデータが残っている
ので、主記憶装置４への書き戻しを行う必要はない。一
方、書き込み対象になったアドレスが含まれるブロック
のデータがキャッシュメモリ８にある間に変更されてい
る場合には、そのブロックのデータは主記憶装置４のデ
ータと異なっているのであるから、キャッシュメモリ８
にデータを書き込む前に、そのブロックのデータを主記
憶装置４に書き戻す必要がある。
【００１０】主記憶装置４への書き戻し動作を行ってい
る間、キャッシュメモリ８への書き込みは待たされてし
まう。主記憶装置４への書き込みは非常に低速であるの
で、その待ち時間を短縮するために、主記憶装置４へ書
き戻す必要のあるデータを一時的に保持するライトバッ
クバッファ９が用いられる。
【００１１】つまり、キャッシュメモリ８への書き込み
動作の際、書き込み対象のアドレスが含まれるブロック
のデータを主記憶装置４へ書き戻す必要がある場合、先
ず、キャッシュメモリ８からそのブロックのデータを読
み出し、データバス７を介してライトバックバッファ９
に退避させる。その後、キャッシュメモリ８への書き込
みを行い、ライトバックバッファ９に退避されたデータ
は、別途、空き時間を利用して低速な主記憶装置４へ書
き戻される。
【００１２】
【発明が解決しようとする課題】しかしながら、前記従
来の構成では、ライトバックバッファ９はキャッシュメ
モリ２の外部回路として構成され、データバス７を介し
てライトバックバッファ９への書き込み（退避）動作を
行っている。ライトバックバッファ９に退避されるべき
データは、キャッシュメモリ８と主記憶装置４とで送受
されるデータの最小単位、即ち、書き込み対象になった
アドレスが含まれるブロックのデータ全てであり、その
ブロックサイズは、キャッシュメモリ８がデータバス７
と一度に送受するデータ幅より数倍大きい。そのため、
１ブロック分のデータをライトバックバッファ９に退避
するためには、キャッシュメモリ８を何度もアクセスし
てデータを読み出す必要がある。例えば、キャッシュメ
モリ８がデータバス７と一度に送受するデータ幅が３２
ビットであり、ブロックサイズが１２８ビット（１６バ
イト）の場合には、１ブロック分のデータをライトバッ
クバッファ９に退避するためには、キャッシュメモリ８
へのアクセスは最低４回必要である。このため、マイク
ロプロセッサ１を用いたシステムのスループットが低下
してしまうという大きな問題がある。
【００１３】また、キャッシュメモリ８へのアクセス回
数が増加するため、マイクロプロセッサ１の消費電力も
大きくなるという問題がある。
【００１４】また、ライトバックバッファ９では大きな
ブロックサイズのデータを保持しなければならず、例え
ば通常のフリップフロップ等で構成したとしても、大き
な面積を占めてしまい、チップ面積が増大するという問
題がある。
【００１５】本発明の目的は、主記憶装置へ書き戻す必
要のあるデータを一時的に保持する際、キャッシュメモ
リへのアクセス回数を従来よりも少ない回数、望ましく
は１回で、書き戻す全てのデータを一時記憶できるよう
にして、スループットの向上及び低消費電力化を図ると
共に、メモリセルでライトバックバッファ等を構成し
て、チップ面積の縮小化を図ることにある。
【００１６】
【課題を解決するための手段】以上の課題を解決するた
めに、本発明では、メモリセルアレイ内にライトバック
バッファ等を構成するための特定メモリセル行を設け
て、主記憶装置へ書き戻す必要のあるデータをデータバ
スを介さずに前記特定メモリセル行に書き込んで一時的
に保持することとする。
【００１７】具体的に、請求項１記載の発明の半導体記
憶装置は、行方向に延びる複数のワード線と列方向に延
びる複数のビット線対との各交叉部に各々接続されたメ
モリセルがアレイ状に配置されるメモリセルアレイを備
え、何れか１本のワード線により該ワード線に接続され
た同一行のメモリセルを選択し、その選択されたメモリ
セルに対して、これ等のメモリセルに接続されたビット
線対を介してデータの読み出し及び書き込みを行うよう
にした半導体記憶装置において、前記メモリセルアレイ
内には、複数のメモリセルが行方向に配置された少なく
とも１行の特定メモリセル行が含まれ、前記何れか１本
のワード線及び前記特定メモリセル行を同時に選択し、
前記選択されたワード線に接続された同一行のメモリセ
ルから読み出したデータを、増幅することなく、全て、
前記選択されたワード線に接続された同一行のメモリセ
ルに接続されたビット線対を介して、前記特定メモリセ
ル行に配置されたメモリセルに書き込み可能な書き込み
手段を備えたことを特徴とする。
【００１８】また、請求項２記載の発明は、前記請求項
１記載の半導体記憶装置において、前記何れか１本のワ
ード線により選択された同一行のメモリセルのデータ
は、書き込み手段の動作の有無に拘らず、これ等のメモ
リセルに接続されたビット線対を介して読み出され、前
記書き込み手段は、前記同一行のメモリセルのデータの
読み出し時に、前記特定メモリセル行を選択すると共
に、前記同一行のメモリセルの全てのデータを、各々、
これ等のメモリセルに接続されたビット線対を介して前
記特定メモリセル行のメモリセルに書き込むことを特徴
とする。
【００１９】更に、請求項３記載の発明は、前記請求項
１又は２記載の半導体記憶装置において、前記特定メモ
リセル行を構成する同一行のメモリセルは、前記特定メ
モリセル行を選択するワード線により選択され、この選
択されたメモリセルのデータは、前記選択されたメモリ
セルに各々接続されたビット線対を介して読み出される
ことを特徴とする。
【００２０】加えて、請求項４記載の発明は、前記請求
項１、２又は３記載の半導体記憶装置において、備える
複数のビット線対に各々読み出された複数のデータの一
部を選択するカラムスイッチを有し、前記カラムスイッ
チにより選択された一部のデータがマイクロプロセッサ
のデータバスに外部出力されることを特徴とする。
【００２１】更に加えて、請求項５記載の発明は、前記
請求項１、２又は３記載の半導体記憶装置において、前
記特定メモリセル行を構成するメモリセルは、各々、負
荷素子と駆動用ＭＯＳＦＥＴとが直列に接続されて成る
一対の反転素子の各入力端子と各出力端子とを交差結合
して成る交差結合回路と、前記一対の反転回路の両出力
端子とビット線対との間に各々配置された少なくとも一
対の転送用ＭＯＳＦＥＴと、前記１対の駆動用ＭＯＳＦ
ＥＴのソースを共通に接続した共通ソースと基準電位線
との間に配置され、データの書き込み動作時に非選択状
態に制御される制御用ＭＯＳＦＥＴとから成るスタティ
ック型メモリセルにより構成されることを特徴とする。
【００２２】また、請求項６記載の発明は、前記請求項
１、２又は３記載の半導体記憶装置において、前記特定
メモリセル行を構成するメモリセルは、各々、負荷素子
と駆動用ＭＯＳＦＥＴとが直列に接続されて成る一対の
反転素子の各入力端子と各出力端子とを交差結合して成
る交差結合回路と、前記一対の反転回路の両出力端子と
ビット線対との間に各々配置された少なくとも一対の転
送用ＭＯＳＦＥＴと、前記１対の駆動用ＭＯＳＦＥＴの
一方と基準電位線との間、及び前記１対の駆動用ＭＯＳ
ＦＥＴの他方と前記基準電位線との間に配置され、デー
タの書き込み動作時に非選択状態に制御される１対の制
御用ＭＯＳＦＥＴとから成るスタティック型メモリセル
により構成されることを特徴とする。
【００２３】更に、請求項７記載の発明のキャッシュメ
モリ装置は、行方向に延びる複数のワード線と列方向に
延びる複数のビット線対との各交叉部に各々接続された
メモリセルがアレイ状に配置されるキャッシュメモリセ
ルアレイを備え、何れか１本のワード線により該ワード
線に接続された同一行のメモリセルを選択し、その選択
されたメモリセルに対して、これ等のメモリセルに接続
されたビット線対を介してデータの読み出し及び書き込
みを行うようにしたキャッシュメモリ装置において、前
記キャッシュメモリセルアレイの一部のメモリセルに書
き込んだデータを主記憶装置に書き込む必要のある時に
前記データを一時的に保持するライトバックバッファを
有し、前記ライトバックバッファは、前記キャッシュメ
モリセルアレイ内に含まれ、且つ行方向に延びる少なく
とも１行のメモリセルを有する特定メモリセル行により
構成され、前記ライトバックバッファを構成する特定メ
モリセル行のメモリセルに各々接続されるビット線対
は、前記キャッシュメモリセルアレイの各ビット線対と
共用されることを特徴とする。
【００２４】加えて、請求項８記載の発明は、前記請求
項７記載のキャッシュメモリ装置において、前記何れか
１本のワード線により選択された同一行のキャッシュメ
モリセルのデータは、前記ライトバックバッファを構成
する特定メモリセル行の選択、非選択に拘らず、これ等
のキャッシュメモリセルに接続されたビット線対を介し
て読み出され、前記何れか１本のワード線により同一行
のキャッシュメモリセルのデータを読み出した時に、前
記ライトバックバッファを構成する前記特定メモリセル
行を選択すると共に、前記同一行のキャッシュメモリセ
ルの全てのデータを、各々、これ等のキャッシュメモリ
セルに接続されたビット線対を介して前記ライトバック
バッファを構成する特定メモリセル行のメモリセルに書
き込む書き込み手段を備えたことを特徴とする。
【００２５】更に加えて、請求項９記載の発明は、前記
請求項７又は８記載のキャッシュメモリ装置において、
前記ライトバックバッファを構成する前記特定メモリセ
ル行を構成する同一行のメモリセルは、前記特定メモリ
セル行を選択するワード線により選択され、この選択さ
れたメモリセルのデータは、これ等のメモリセルに各々
接続されたビット線対を介して読み出されることを特徴
とする。
【００２６】また、請求項１０記載の発明は、前記請求
項７、８又は９記載のキャッシュメモリ装置において、
備える複数のビット線対に各々読み出された複数のデー
タの一部を選択するカラムスイッチを有し、前記カラム
スイッチにより選択された一部のデータがマイクロプロ
セッサのデータバスに外部出力されることを特徴として
いる。
【００２７】更に、請求項１１記載の発明は、前記請求
項１０記載のキャッシュメモリ装置において、前記キャ
ッシュメモリセルアレイ及び前記ライトバックバッファ
を構成する特定メモリセル行の１行は、主記憶装置との
間で送受される最小単位のデータ数に等しい個数のメモ
リセルを有することを特徴とする。
【００２８】加えて、請求項１２記載の発明は、前記請
求項７、８又は９記載のキャッシュメモリ装置におい
て、前記特定メモリセル行を構成するメモリセルは、各
々、負荷素子と駆動用ＭＯＳＦＥＴとが直列に接続され
て成る一対の反転素子の各入力端子と各出力端子とを交
差結合して成る交差結合回路と、前記一対の反転回路の
両出力端子とビット線対との間に各々配置された少なく
とも一対の転送用ＭＯＳＦＥＴと、前記１対の駆動用Ｍ
ＯＳＦＥＴのソースを共通に接続した共通ソースと基準
電位線との間に配置され、データの書き込み動作時に非
選択状態に制御される制御用ＭＯＳＦＥＴとから成るス
タティック型メモリセルにより構成されることを特徴と
する。
【００２９】更に加えて、請求項１３記載の発明は、前
記請求項７、８又は９記載のキャッシュメモリ装置にお
いて、前記特定メモリセル行を構成するメモリセルは、
各々、負荷素子と駆動用ＭＯＳＦＥＴとが直列に接続さ
れて成る一対の反転素子の各入力端子と各出力端子とを
交差結合して成る交差結合回路と、前記一対の反転回路
の両出力端子とビット線対との間に各々配置された少な
くとも一対の転送用ＭＯＳＦＥＴと、前記１対の駆動用
ＭＯＳＦＥＴの一方と基準電位線との間、及び前記１対
の駆動用ＭＯＳＦＥＴの他方と前記基準電位線との間に
配置され、データの書き込み動作時に非選択状態に制御
される１対の制御用ＭＯＳＦＥＴとから成るスタティッ
ク型メモリセルにより構成されることを特徴とする。
【００３０】以上の構成により、請求項１、２、３及び
４記載の発明の半導体記憶装置では、データ読み出し時
には、メモリセルアレイ内の任意のワード線と特定メモ
リセル行とを同時に選択して、前記選択されたワード線
に接続された同一行のメモリセルから読み出した全ての
データを、増幅することなく、これ等の同一行のメモリ
セルに接続されたビット線対を介して、この読み出し動
作と同時に一括して前記特定メモリセル行の複数のメモ
リセルに１回のアクセスで直ちに書き込むことができ
る。ビット線対に出力されたデータはカラムスイッチ、
センス回路、出力バッファを通して半導体記憶装置から
外部に出力されるが、一本のワード線により同時に選択
されデータが出力されるビット線対は、外部出力データ
のビット数の数倍本ある。従って、外部出力データのビ
ット数より数倍多いメモリセルデータを同時に一括して
特定メモリセル行に書き込む、又は退避することができ
る。
【００３１】また、請求項５及び６記載の発明では、特
定メモリセル行への書き込みの時には、特定メモリセル
行を構成するメモリセルの駆動用ＭＯＳＦＥＴと基準電
位線とが切り離されるため、ビット線には特定メモリセ
ル行のデータは出力されず、メモリセルアレイ内の任意
のワード線により選択されたデータが出力される。更
に、特定メモリセル行の各メモリセルの記憶ノードには
そのビット線電位が伝えられる。つまり、特定メモリセ
ル行への書き込み状態に制御された場合、メモリセルア
レイ内の任意のワード線により選択された同一行の全て
のデータを、ビット線対を介して特定メモリセル行に書
き込むことができる。
【００３２】更に、請求項７、８、９及び１０記載の発
明のキャッシュメモリ装置では、キャッシュメモリがデ
ータバスと一度に送受するデータ幅より数倍多いメモリ
セルデータを同時に一括してライトバックバッファに書
き込み、退避することができる。例えば、ブロックが同
一ワード線上になるようにキャッシュメモリ内のアドレ
スを設定し、一本のワード線により同時に選択されるメ
モリセル数をブロックサイズと同一に設定すると、一回
のデータ読み出し動作で同時にライトバックバッファに
１ブロック分のデータを全て退避できる。
【００３３】このように、このキャッシュメモリ装置を
用いれば、ライトバックバッファへの退避にキャッシュ
メモリをアクセスする回数が大幅に減少し、更に、ライ
トバックバッファへの退避にデータバスも使用しないの
で、マイクロプロセッサを用いたシステムのスループッ
トを向上することができ、更に、消費電力も小さくでき
る。また、ライトバックバッファをメモリセルで構成す
ることで、小面積化も同時に実現できる。
【００３４】加えて、請求項１１記載の発明のキャッシ
ュメモリ装置では、キャッシュメモリ装置からデータバ
スへ出力されるデータの数が、キャッシュメモリ装置と
主記憶装置との間で送受される最小単位のデータ数（１
ブロック）未満の少ない数であっても、１回の読み出し
動作で１ブロックのデータを１度にライトバックバッフ
ァに退避することができる。
【００３５】また、請求項１２及び１３記載の発明で
は、前記請求項５及び６記載の発明と同様の作用を奏す
る。
【００３６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面に基づいて説明する。
【００３７】図１は、本発明の第１の実施の形態である
キャッシュメモリ装置と周辺の関連する装置の構成例を
示したブロック図である。図１において、１はマイクロ
プロセッサであり、その構成要素は本発明と関係のある
もののみ示している。図１において、図８と対応する部
分には同一符号を付し、その部分の説明は省略する。本
発明のキャッシュメモリ装置は、キャッシュメモリ２の
キャッシュメモリセルアレイ１０の内部にライトバック
バッファ２０を含む構成としてマイクロプロセッサ１に
提供される。
【００３８】以下、本実施の形態のキャッシュメモリ装
置において、ライトバック方式の場合について、キャッ
シュメモリ２への書き込み動作を説明する。
【００３９】従来例と同様に、キャッシュメモリ２のあ
るアドレスに対し書き込みが行われる時、そのアドレス
が含まれるブロックのデータがキャッシュメモリ８にあ
る間に変更されている場合には、キャッシュメモリ２に
データを書き込む前に、その書き込み対象になったアド
レスが含まれるブロックのデータを主記憶装置４に書き
戻す必要がある。その場合、従来例で示したように、低
速の主記憶装置４に書き戻す必要のあるデータを一時的
に保持するライトバックバッファを用いるのであるが、
本実施の形態はキャッシュメモリ２のキャッシュメモリ
セルアレイ（メモリセルアレイ）１０の内部にライトバ
ックバッファ２０を含む構成としている。そのため、ラ
イトバックバッファ２０への書き込み動作（退避動作）
を行なう時、データバス７を用いる必要がなく、キャッ
シュメモリアレイ１０の内部だけで書き込み、退避動作
を実現できる。
【００４０】前記キャッシュメモリ装置を実現するため
に用いられる半導体記憶装置について、以下、説明す
る。
【００４１】図２は、前記キャッシュメモリ２の具体的
な構成例を示しており、キャッシュメモリ２は、メモリ
セルアレイ１０、アドレスデコーダ３１、ワード線ドラ
イバ３２、カラムスイッチ３３、センス回路３４、デー
タ出力バッファ３５により構成されている。ＡＤはアド
レスバス６から入力されたアドレス信号、ＤＯＵＴはデ
ータバス７に出力されるデータ出力である。尚、この図
では本発明に関係のある回路のみ示してあり、クロック
制御回路、書き込み回路等は省略している。２０はメモ
リセルアレイ１０に含まれる特定メモリセル行又はライ
トバックバッファである。
【００４２】更に、図３は、キャッシュメモリセルアレ
イ１０の構成例を示しており、特に制限はないが、ｍ行
ｎ列のマトリックスに構成されている例を示している。
同図において、１０１は複数のメモリセル、２０１は特
定メモリセル行を構成する複数のメモリセル、ＷＬ１、
ＷＬ２〜ＷＬｍはワード線、ＢＬ１、ＢＬ２〜ＢＬｎ及
びＢＬ１Ｂ、ＢＬ２Ｂ〜ＢＬｎＢは各々ビット線対、Ｗ
ＢＷＬは特定メモリセル行のワード線、ＷＢＷＲは特定
メモリセル行への書き込みを制御する書き込み制御信号
線である。
【００４３】以下、動作を説明する。
【００４４】アドレス信号ＡＤをアドレスデコーダ３１
でデコードし、ワード線ドライバ３２によってワード線
ＷＬ１〜ＷＬｍを駆動し、選択されたワード線に対応す
るメモリセル１０１のデータがビット線対ＢＬ１、ＢＬ
１Ｂ〜ＢＬｎ、ＢＬｎＢに出力される。つまり、ワード
線ＷＬ１〜ＷＬｍ中から一本ワード線が選択されると、
同時にｎ個のメモリセル１０１が選択され、ビット線対
ＢＬ１、ＢＬ１Ｂ〜ＢＬｎ、ＢＬｎＢ全てにデータが出
力される。そして、カラムスイッチ３３によって選択さ
れた一部のビット線対のデータがセンス回路３４で増幅
され、データ出力バッファ３５により出力される。特定
メモリセル行２０のワード線ＷＢＷＬが選択されていな
い場合、この動作は通常のスタティックＲＡＭの読み出
し動作と全く同じである。クロック制御回路、書き込み
回路等が省略されているのは前述した通りである。
【００４５】この読み出し動作の時に、特定メモリセル
行２０のワード線ＷＢＷＬを選択し、特定メモリセル行
２０への書き込み制御信号線ＷＢＷＲを書き込み状態に
制御して、前記データ読み出しのための一本ワード線の
選択と同時に特定メモリセル行２０を選択すると、ビッ
ト線対ＢＬ１、ＢＬ１Ｂ〜ＢＬｎ、ＢＬｎＢに出力され
たデータが、特定メモリセル行２０を構成するメモリセ
ル２０１に書き込まれる。メモリセル２０１の構成は後
述する。
【００４６】ビット線対ＢＬ１、ＢＬ１Ｂ〜ＢＬｎ、Ｂ
ＬｎＢには、ワード線ＷＬ１〜ＷＬｍ中から選択された
一本のワード線に対応する全てのメモリセルからデータ
が出力されているので、特定メモリセル行２０を構成す
る全てのメモリセル２０１に同時にデータが書き込まれ
る。
【００４７】一般に、カラムスイッチ３３によって一部
のビット線対を選択する動作が行われるので、データ出
力ＤＯＵＴのビット数よりビット線対の本数ｎは多い。
例えば、出力ＤＯＵＴのデータ幅が３２ビットの場合で
あっても、ビット線対の本数ｎは６４本、１２８本、２
５６本等とすることが可能である。実際には、ワード線
の遅延時間、同時に選択されるビット線対の本数による
消費電流等を考慮して、ビット線対の本数ｎを決定す
る。
【００４８】このように、選択されたワード線に対応す
る全てのメモリセルのデータをデータ出力ＤＯＵＴを介
してどこかに書き込もうとすると、何度もメモリセルを
アクセスする必要があるが、本実施の形態のような構成
を採用すれば、データ読み出し時には、所定の１本のワ
ード線を選択すると共に、この選択と同時に、特定メモ
リセル行２０のワード線ＷＢＷＬの選択と書き込み制御
信号線ＷＢＷＲの書き込み状態への制御とを行うという
一回のアクセスで、選択されたワード線に対応する全て
のメモリセルのデータを、センス回路３４で増幅するこ
となく、ビット線対を介して、同時に一括して特定メモ
リセル行２０に書き込むことができる。
【００４９】また、特定メモリセル行２０からの読み出
しは、ワード線ＷＬ１〜ＷＬｍを全て非選択にし、特定
メモリセル行２０のワード線ＷＢＷＬを選択し、特定メ
モリセル行２０への書き込み制御信号線ＷＢＷＲを読み
出し状態に制御することにより、通常のメモリセル１０
１からの読み出しと全く同様にして、読み出すことがで
きる。
【００５０】次に、メモリセルの具体的な構成例を図４
から図６に示す。
【００５１】図４は、通常のメモリセル１０１の構成例
を示している。同図において、ＷＬはワード線、ＢＬ、
ＢＬＢはビット線対、ＭＬ１、ＭＬ２は負荷用ＭＯＳＦ
ＥＴ、ＭＤ１、ＭＤ２は駆動用ＭＯＳＦＥＴ、ＭＡ１、
ＭＡ２は転送用ＭＯＳＦＥＴである。
【００５２】図５は、特定メモリセル行２０を構成する
メモリセル２０１の構成例を示しており、スタティック
型メモリセルにより構成される例を示す。同図におい
て、ＷＢＷＬはワード線、ＢＬ、ＢＬＢはビット線対で
ある。メモリセル２０１は、負荷用ＭＯＳＦＥＴ（負荷
素子）ＭＬＷ１と駆動用ＭＯＳＦＥＴＭＤＷ１との直列
接続と、他の負荷用ＭＯＳＦＥＴ（負荷素子）ＭＬＷ２
と駆動用ＭＯＳＦＥＴＭＤＷ２との直列接続とから成る
１対の反転素子を有し、この各反転素子の入力端子ＩＷ
１、ＩＷ２と、出力端子ＮＷ１、ＮＷ２とが交差結合さ
れて公差結合回路が形成される。更に、一方の反転素子
の出力端子ＮＷ１とビット線対ＢＬ、ＢＬＷを構成する
一方のビット線ＢＬとの間には転送用ＭＯＳＦＥＴＭＡ
Ｗ１が配置され、他方の反転素子の出力端子ＮＷ２と他
方のビット線ＢＬＢとの間には転送用ＭＯＳＦＥＴＭＡ
Ｗ２が配置される。これ等の転送用ＭＯＳＦＥＴＭＡＷ
１、ＭＡＷ２は、ワード線ＷＢＷＬにより制御される。
また、ＭＷＲ０は、書き込み時に書き込み制御信号線Ｗ
ＢＷＲによって非選択状態に制御される制御用ＭＯＳＦ
ＥＴである。この制御用ＭＯＳＦＥＴＭＷＲ０は、前記
１対の駆動用ＭＯＳＦＥＴＭＤＷ１、ＭＤＷ２のソース
を共通に接続した共通ソースと基準電位線ＧＮＤとの間
に配置される。ここで、転送用ＭＯＳＦＥＴＭＡＷ１、
ＭＡＷ２を後述するビット線電位の関係からＰＭＯＳを
用いている。
【００５３】図６は、図５に示したメモリセル２０１へ
の書き込みの時の概略波形を示している。
【００５４】以下、この動作を説明する。
【００５５】通常メモリセル１０１のワード線ＷＬが活
性化（選択）されることにより、ビット線対ＢＬ、ＢＬ
Ｂには対応するメモリセル１０１のデータが出力され
る。この時、ライトバックバッファ２０を構成するメモ
リセル２０１のワード線ＷＢＷＬが非活性化（非選択）
状態である場合は、通常読み出し動作である。
【００５６】一方、特定メモリセル行２０を構成するメ
モリセル２０１へデータを書き込むには、特定メモリセ
ル行２０を構成するメモリセル２０１のワード線ＷＢＷ
Ｌを活性化（選択）状態にし、書き込み制御信号線ＷＢ
ＷＲによって制御用ＭＯＳＦＥＴＭＷＲ０を非選択状態
に制御する。特定メモリセル行２０を構成するメモリセ
ル２０１の情報記憶ノード（出力端子）ＮＷ１、ＮＷ２
は、制御用ＭＯＳＦＥＴＭＷＲ０が非選択状態のため、
接地電位と切り離されている。そのため、情報記憶ノー
ドＮＷ１、ＮＷ２に保持されていたデータは、ビット線
対ＢＬ、ＢＬＢに出力されることはなく、逆に、通常メ
モリセル１０１によってビット線対ＢＬ、ＢＬＢに出力
されたデータが情報記憶ノードＮＷ１、ＮＷ２に転送さ
れる。本実施の形態では、ビット線対ＢＬ、ＢＬＢが電
源電圧にプリチャージされている場合を示しており、転
送用ＭＯＳＦＥＴＭＡＷ１、ＭＡＷ２にＰＭＯＳを用い
ていることにより、電源電圧近傍でのビット線対ＢＬ、
ＢＬＢの小さい振幅を情報記憶ノードＮＷ１、ＮＷ２に
転送できる。
【００５７】その後、書き込み制御信号線ＷＢＷＲを用
いて制御用ＭＯＳＦＥＴＭＷＲ０を選択状態に制御する
ことにより、メモリセル２０１がセンス回路と同じ動作
をし、情報記憶ノードＮＷ１、ＮＷ２の小さい振幅を電
源電圧から基準電位まで振幅させ、データを正しく保持
できる（時刻ｔ２）。つまり、この時には、通常メモリ
セル１０１の記憶していたデータが、メモリセル２０１
に書き込まれたことになる。尚、この時には、通常メモ
リセル１０１のワード線ＷＬ、特定メモリセル行２０を
構成するメモリセル２０１のワード線ＷＢＷＬを非選択
状態にしても構わない。
【００５８】また、通常メモリセル１０１のワード線Ｗ
Ｌを非選択状態にし、特定メモリセル行２０を構成する
メモリセル２０１のワード線ＷＢＷＬのみを選択状態に
し、制御用ＭＯＳＦＥＴＭＷＲ０は制御信号線ＷＢＷＲ
によって選択状態にしておけば、特定メモリセル行２０
を構成するメモリセル２０１のデータがビット線対Ｂ
Ｌ、ＢＬＢに出力され、通常読み出し動作と全く同じよ
うに読み出すことができる。
【００５９】このように、特定メモリセル行２０を構成
するメモリセル２０１のワード線ＷＢＷＬを活性化（選
択）状態にし、書き込み制御信号線ＷＢＷＲによって制
御用ＭＯＳＦＥＴＭＷＲ０を非選択状態と選択状態とに
制御する構成により、データ読み出しのために選択され
たワード線により読み出された複数のデータを、センス
回路３４で増幅することなく、ビット線を介して、特定
メモリセル行２０のメモリセル２０１に書き込み可能な
書き込み手段２００を構成する。
【００６０】よって、通常メモリセル１０１に記憶して
いたデータをビット線対に読み出す通常読み出し動作時
には、これと同時に、前記書き込み手段２００を動作さ
せることにより、前記読み出したデータを、センス回路
３４により増幅することなく、前記ビット線対を介して
特定メモリセル行２０を構成する各メモリセル２０１に
書き込むことができる。
【００６１】図１に戻り、前記図２から図６を用いて説
明した半導体記憶装置において、キャッシュメモリ２の
特定メモリセル行２０をライトバックバッファとして使
用し、図１に示したようなキャッシュメモリを備えるマ
イクロプロセッサを用いたシステムのキャッシュメモリ
装置として使用する場合を説明する。
【００６２】図２から図６を用いて説明したように、特
定メモリセル行をライトバックバッファ２０として使用
すれば、キャッシュメモリセルアレイ１０の選択された
ワード線に対応する全てのメモリセルのデータを、同時
に一括してライトバックバッファ２０に書き込み、退避
することができる。同時に書き込み、退避できるデータ
幅は、キャッシュメモリがデータバス７と一度に送受す
るデータ幅より数倍多い。そこで、例えば、本実施の形
態では、ブロック（主記憶装置４との間で送受される最
小単位のデータ）が同一ワード線で選択されるようにキ
ャッシュメモリ２内のアドレスを設定し、一本のワード
線により同時に選択される同一行のメモリセルの個数が
ブロックサイズ（送受される最小単位のデータ数）と同
一に設定される。この構成により、一本のワード線が選
択されると、ブロックのデータが全てビット線対上に出
力されるので、一回のデータ読み出し動作で同時にライ
トバックバッファ２０に１ブロック分のデータを全て退
避できる。
【００６３】従って、ライトバックバッファ２０への書
き込み動作（退避動作）を行う時、キャッシュメモリ２
をアクセスする回数を大幅に減少することができる。
【００６４】以上、図１から図６で説明したように、こ
の実施の形態の半導体記憶装置によれば、メモリセルア
レイ１０内の任意のワード線により選択された同一行の
全てのメモリセルのデータを、ビット線対を介して、読
み出し動作と同時に一括して特定メモリセル行２０に書
き込むことができる。
【００６５】更に、この半導体記憶装置の特定メモリセ
ル行２０をライトバックバッファとして使用し、キャッ
シュメモリ２を備えるマイクロプロセッサ１を用いたシ
ステムのキャッシュメモリ装置として使用すれば、ライ
トバックバッファ２０への退避のためにキャッシュメモ
リ２をアクセスする回数が大幅に減少し、更に、ライト
バックバッファ２０への退避にデータバス７も使用しな
いので、マイクロプロセッサ１を用いたシステムのスル
ープットを向上することができ、更に、マイクロプロセ
ッサ１の消費電力も小さくできる。
【００６６】加えて、ライトバックバッファ２０をメモ
リセルで構成することにより、小面積化も同時に実現す
ることができる。
【００６７】尚、本実施の形態では、特定メモリセル行
又はライトバックバッファ２０が一行で構成されている
場合、即ち、ワード線ＷＢＷＬが一本の場合を示した
が、特定メモリセル行又はライトバックバッファ２０を
複数行設けることもできる。この場合、複数の特定メモ
リセル行又はライトバックバッファ２０に対応するワー
ド線ＷＢＷＬを複数設け、アドレスデコーダ３１、ワー
ド線ドライバ３２を使用して選択するようにすれば良
い。そうすれば、メモリセルアレイ１０内の複数のワー
ド線ＷＬにより選択された複数行の全てのメモリセルの
データを、複数行の各々の特定メモリセル行又はライト
バックバッファ２０に書き込み、退避することができ
る。
【００６８】このような構成をとれば、一本のワード線
により同時に選択されるメモリセル数よりも大きなブロ
ックサイズの場合でも、メモリセルアレイ１０内の複数
の特定メモリセル行２０をライトバックバッファとして
使用することができる。
【００６９】（変形例） 図７は、前記図５で示した特定メモリセル行２０を構成
するメモリセル２０１の変形例を示す。
【００７０】書き込み制御信号線ＷＢＷＲによって非選
択状態に制御される一対の制御用ＭＯＳＦＥＴＭＷＲ
１、ＭＷＲ２を、一対の駆動用ＭＯＳＦＥＴＭＤＷ１、
ＭＤＷ２のソースと基準電位線ＧＮＤとに各々直列に接
続した構成としている点のみが、図５で示した特定メモ
リセル２０１と異なっており、他の構成は全く同じであ
る。また、その動作及びその効果も、全く同じである。
【００７１】尚、図４、図５、図７においては、メモリ
セルとして完全ＣＭＯＳ型を用いた例を示したが、本発
明はこれに制限されず、高抵抗負荷型メモリセル、ＴＦ
Ｔ負荷型メモリセルを用いることもできる。また、例え
ば転送用ＭＯＳＦＥＴが２対以上あるようなマルチポー
ト型のメモリセルを用いることもできる。
【００７２】
【発明の効果】以上説明したように、請求項１ないし請
求項６記載の発明の半導体記憶装置によれば、メモリセ
ルアレイ内の任意のワード線と特定メモリセル行とを同
時に選択して、前記選択されたワード線に接続された同
一行のメモリセルから読み出した全てのデータを、増幅
することなく、これ等の同一行のメモリセルに接続され
たビット線対を介して前記特定メモリセル行の複数のメ
モリセルに、読み出し動作と同時に１回のアクセスで一
括して書き込むことができるので、待避すべき全てのデ
ータを従来よりも少ない回数で特定メモリセル行に書き
込みことが可能となり、スループットの向上及び低消費
電力化を図ることができる。しかも、特定メモリセル行
はメモリセルにより構成されるので、従来のようにフリ
ップフロップ等で構成する場合に比して、チップ面積の
縮小化が可能である。
【００７３】更に、請求項７ないし請求項１３記載の発
明のキャッシュメモリ装置によれば、前記特定メモリセ
ル行をライトバックバッファとして使用するので、前記
ライトバックバッファへの退避に際して、キャッシュメ
モリをアクセスする回数が大幅に減少すると共に、ライ
トバックバッファへの退避にデータバスも使用しないの
で、マイクロプロセッサを用いたシステムのスループッ
トの向上及びマイクロプロセッサの消費電力も小さくで
きる。また、ライトバックバッファをメモリセルで構成
することで、小面積化も同時に実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるキャッシュメ
モリ装置とその周辺の関連する装置の構成例を示したブ
ロック図である。
【図２】図１のキャッシュメモリ装置の内部構成を示す
ブロック図である。
【図３】図２のキャッシュメモリ装置のメモリセルアレ
イの構成例を示す図である。
【図４】図３に示したメモリセルの構成例を示す図であ
る。
【図５】本発明の第１の実施の形態における特定メモリ
セル行を構成するメモリセルのの構成例を示す図であ
る。
【図６】図５に示したメモリセルへのデータ書き込み時
の概略波形を示す図である。
【図７】特定メモリセル行を構成するメモリセルの構成
の変形例を示す図である。
【図８】従来のキャッシュメモリ装置とその周辺の関連
する装置の構成例を示すブロック図である。
【符号の説明】
１ マイクロプロセッサ ２、８ キャッシュメモリ ３ ＣＰＵ ４ 主記憶装置 ５ バス制御装置 ６ アドレスバス ７ データバス ９ ライトバックバッファ １０ メモリセルアレイ（キャッ
シュメモリセルアレイ） ２０ 特定メモリセル行（ライト
バックバッファ） ３１ アドレスデコーダ ３２ ワード線ドライバ ３３ カラムスイッチ ３４ センス回路 ３５ データ出力バッファ ＡＤ アドレス信号 ＤＯＵＴ データ出力 ＷＬ ワード線 ＢＬ、ＢＬＢ ビット線対 ＷＢＷＬ 特定メモリセル行のワード
線 ＷＢＷＲ 書き込み制御信号線 ＩＷ１、ＩＷ２ 入力端子 ＮＷ１、ＮＷ２ 出力端子 １０１ メモリセル ２００ 書き込み手段 ２０１ 特定メモリセル行を構成す
るメモリセル ML1 、ML2 、MLW1、MLW2 負荷用ＭＯＳＦＥＴ MA1 、MA2 、MAW1、MAW2 転送用ＭＯＳＦＥＴ MD1 、MD2 、MDW1、MDW2 駆動用ＭＯＳＦＥＴ MWR0、MWR1、MWR2 制御用ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 553 G11C 11/401 G11C 11/41

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 行方向に延びる複数のワード線と列方向
    に延びる複数のビット線対との各交叉部に各々接続され
    たメモリセルがアレイ状に配置されるメモリセルアレイ
    を備え、 何れか１本のワード線により該ワード線に接続された同
    一行のメモリセルを選択し、その選択されたメモリセル
    に対して、これ等のメモリセルに接続されたビット線対
    を介してデータの読み出し及び書き込みを行うようにし
    た半導体記憶装置において、 前記メモリセルアレイ内には、複数のメモリセルが行方
    向に配置された少なくとも１行の特定メモリセル行が含
    まれ、 前記何れか１本のワード線及び前記特定メモリセル行を
    同時に選択し、前記選択されたワード線に接続された同
    一行のメモリセルから読み出したデータを、増幅するこ
    となく、全て、前記選択されたワード線に接続された同
    一行のメモリセルに接続されたビット線対を介して、前
    記特定メモリセル行に配置されたメモリセルに書き込み
    可能な書き込み手段を備えたことを特徴とする半導体記
    憶装置。
  2. 【請求項２】 前記何れか１本のワード線により選択さ
    れた同一行のメモリセルのデータは、書き込み手段の動
    作の有無に拘らず、これ等のメモリセルに接続されたビ
    ット線対を介して読み出され、 前記書き込み手段は、前記同一行のメモリセルのデータ
    の読み出し時に、前記特定メモリセル行を選択すると共
    に、前記同一行のメモリセルの全てのデータを、各々、
    これ等のメモリセルに接続されたビット線対を介して前
    記特定メモリセル行のメモリセルに書き込むことを特徴
    とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記特定メモリセル行を構成する同一行
    のメモリセルは、前記特定メモリセル行を選択するワー
    ド線により選択され、 この選択されたメモリセルのデータは、前記選択された
    メモリセルに各々接続されたビット線対を介して読み出
    されることを特徴とする請求項１又は２記載の半導体記
    憶装置。
  4. 【請求項４】 備える複数のビット線対に各々読み出さ
    れた複数のデータの一部を選択するカラムスイッチを有
    し、 前記カラムスイッチにより選択された一部のデータがマ
    イクロプロセッサのデータバスに外部出力されることを
    特徴とする請求項１、２又は３記載の半導体記憶装置。
  5. 【請求項５】 前記特定メモリセル行を構成するメモリ
    セルは、各々、 負荷素子と駆動用ＭＯＳＦＥＴとが直列に接続されて成
    る一対の反転素子の各入力端子と各出力端子とを交差結
    合して成る交差結合回路と、 前記一対の反転回路の両出力端子とビット線対との間に
    各々配置された少なくとも一対の転送用ＭＯＳＦＥＴ
    と、 前記１対の駆動用ＭＯＳＦＥＴのソースを共通に接続し
    た共通ソースと基準電位線との間に配置され、データの
    書き込み動作時に非選択状態に制御される制御用ＭＯＳ
    ＦＥＴとから成るスタティック型メモリセルにより構成
    されることを特徴とする請求項１、２又は３記載の半導
    体記憶装置。
  6. 【請求項６】 前記特定メモリセル行を構成するメモリ
    セルは、各々、 負荷素子と駆動用ＭＯＳＦＥＴとが直列に接続されて成
    る一対の反転素子の各入力端子と各出力端子とを交差結
    合して成る交差結合回路と、 前記一対の反転回路の両出力端子とビット線対との間に
    各々配置された少なくとも一対の転送用ＭＯＳＦＥＴ
    と、 前記１対の駆動用ＭＯＳＦＥＴの一方と基準電位線との
    間、及び前記１対の駆動用ＭＯＳＦＥＴの他方と前記基
    準電位線との間に配置され、データの書き込み動作時に
    非選択状態に制御される１対の制御用ＭＯＳＦＥＴとか
    ら成るスタティック型メモリセルにより構成されること
    を特徴とする請求項１、２又は３記載の半導体記憶装
    置。
  7. 【請求項７】 行方向に延びる複数のワード線と列方向
    に延びる複数のビット線対との各交叉部に各々接続され
    たメモリセルがアレイ状に配置されるキャッシュメモリ
    セルアレイを備え、 何れか１本のワード線により該ワード線に接続された同
    一行のメモリセルを選択し、その選択されたメモリセル
    に対して、これ等のメモリセルに接続されたビット線対
    を介してデータの読み出し及び書き込みを行うようにし
    たキャッシュメモリ装置において、 前記キャッシュメモリセルアレイの一部のメモリセルに
    書き込んだデータを主記憶装置に書き込む必要のある時
    に前記データを一時的に保持するライトバックバッファ
    を有し、 前記ライトバックバッファは、前記キャッシュメモリセ
    ルアレイ内に含まれ、且つ行方向に延びる少なくとも１
    行のメモリセルを有する特定メモリセル行により構成さ
    れ、 前記ライトバックバッファを構成する特定メモリセル行
    のメモリセルに各々接続されるビット線対は、前記キャ
    ッシュメモリセルアレイの各ビット線対と共用されるこ
    とを特徴とするキャッシュメモリ装置。
  8. 【請求項８】 前記何れか１本のワード線により選択さ
    れた同一行のキャッシュメモリセルのデータは、前記ラ
    イトバックバッファを構成する特定メモリセル行の選
    択、非選択に拘らず、これ等のキャッシュメモリセルに
    接続されたビット線対を介して読み出され、 前記何れか１本のワード線により同一行のキャッシュメ
    モリセルのデータを読み出した時に、前記ライトバック
    バッファを構成する前記特定メモリセル行を選択すると
    共に、前記同一行のキャッシュメモリセルの全てのデー
    タを、各々、これ等のキャッシュメモリセルに接続され
    たビット線対を介して前記ライトバックバッファを構成
    する特定メモリセル行のメモリセルに書き込む書き込み
    手段を備えたことを特徴とする請求項７記載のキャッシ
    ュメモリ装置。
  9. 【請求項９】 前記ライトバックバッファを構成する前
    記特定メモリセル行を構成する同一行のメモリセルは、
    前記特定メモリセル行を選択するワード線により選択さ
    れ、 この選択されたメモリセルのデータは、これ等のメモリ
    セルに各々接続されたビット線対を介して読み出される
    ことを特徴とする請求項７又は８記載のキャッシュメモ
    リ装置。
  10. 【請求項１０】 備える複数のビット線対に各々読み出
    された複数のデータの一部を選択するカラムスイッチを
    有し、 前記カラムスイッチにより選択された一部のデータがマ
    イクロプロセッサのデータバスに外部出力されることを
    特徴とする請求項７、８又は９記載のキャッシュメモリ
    装置。
  11. 【請求項１１】 前記キャッシュメモリセルアレイ及び
    前記ライトバックバッファを構成する特定メモリセル行
    の１行は、 主記憶装置との間で送受される最小単位のデータ数に等
    しい個数のメモリセルを有することを特徴とする請求項
    １０記載のキャッシュメモリ装置。
  12. 【請求項１２】 前記特定メモリセル行を構成するメモ
    リセルは、各々、 負荷素子と駆動用ＭＯＳＦＥＴとが直列に接続されて成
    る一対の反転素子の各入力端子と各出力端子とを交差結
    合して成る交差結合回路と、 前記一対の反転回路の両出力端子とビット線対との間に
    各々配置された少なくとも一対の転送用ＭＯＳＦＥＴ
    と、 前記１対の駆動用ＭＯＳＦＥＴのソースを共通に接続し
    た共通ソースと基準電位線との間に配置され、データの
    書き込み動作時に非選択状態に制御される制御用ＭＯＳ
    ＦＥＴとから成るスタティック型メモリセルにより構成
    されることを特徴とする請求項７、８又は９記載のキャ
    ッシュメモリ装置。
  13. 【請求項１３】 前記特定メモリセル行を構成するメモ
    リセルは、各々、 負荷素子と駆動用ＭＯＳＦＥＴとが直列に接続されて成
    る一対の反転素子の各入力端子と各出力端子とを交差結
    合して成る交差結合回路と、 前記一対の反転回路の両出力端子とビット線対との間に
    各々配置された少なくとも一対の転送用ＭＯＳＦＥＴ
    と、 前記１対の駆動用ＭＯＳＦＥＴの一方と基準電位線との
    間、及び前記１対の駆動用ＭＯＳＦＥＴの他方と前記基
    準電位線との間に配置され、データの書き込み動作時に
    非選択状態に制御される１対の制御用ＭＯＳＦＥＴとか
    ら成るスタティック型メモリセルにより構成されること
    を特徴とする請求項７、８又は９記載のキャッシュメモ
    リ装置。
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