JPH11339466A - 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ - Google Patents
破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプInfo
- Publication number
- JPH11339466A JPH11339466A JP11076559A JP7655999A JPH11339466A JP H11339466 A JPH11339466 A JP H11339466A JP 11076559 A JP11076559 A JP 11076559A JP 7655999 A JP7655999 A JP 7655999A JP H11339466 A JPH11339466 A JP H11339466A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- circuit
- electrode
- restore
- switch element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】データアクセス動作からリストア動作を省略す
ることによりロウサイクルを短縮する。 【解決手段】メモリセルブロック１９１及び１９２の各
々に対して、レジスタと、現在のブロック内行アドレス
とレジスタの出力とのいずれかを選択するセレクタとを
有する記憶・選択回路２４を備え、その出力を、プリデ
コードされた行アドレスをワードデコーダ２６に供給す
る。指定されたメモリセルの行アドレスを該レジスタに
保持しておく。センスアンプの増幅開始時点で、ビット
線ＢＬ１、＊ＢＬ１とセンスアンプ１５との間に接続さ
れた転送ゲート１０及び１１をオフにして、センスアン
プの負荷を小さくし、増幅された信号をバッファメモリ
セル１８に書き込み、メモリセル１２への再書き込みを
行わずにアクセスを完了する。メモリセルブロック１９
１の非選択期間に、バッファメモリセル１８の内容を、
該レジスタの内容で指定されるメモリセル行に書き込
む。
ることによりロウサイクルを短縮する。 【解決手段】メモリセルブロック１９１及び１９２の各
々に対して、レジスタと、現在のブロック内行アドレス
とレジスタの出力とのいずれかを選択するセレクタとを
有する記憶・選択回路２４を備え、その出力を、プリデ
コードされた行アドレスをワードデコーダ２６に供給す
る。指定されたメモリセルの行アドレスを該レジスタに
保持しておく。センスアンプの増幅開始時点で、ビット
線ＢＬ１、＊ＢＬ１とセンスアンプ１５との間に接続さ
れた転送ゲート１０及び１１をオフにして、センスアン
プの負荷を小さくし、増幅された信号をバッファメモリ
セル１８に書き込み、メモリセル１２への再書き込みを
行わずにアクセスを完了する。メモリセルブロック１９
１の非選択期間に、バッファメモリセル１８の内容を、
該レジスタの内容で指定されるメモリセル行に書き込
む。
Description
【０００１】
【発明の属する技術分野】本発明は、破壊読出型メモリ
回路、リストア用アドレス記憶・制御回路及びセンスア
ンプ並びにこれらのいずれかを用いた半導体装置に関す
る。
回路、リストア用アドレス記憶・制御回路及びセンスア
ンプ並びにこれらのいずれかを用いた半導体装置に関す
る。
【０００２】
【従来の技術】マイクロプロセッサの動作周波数増加に
伴い、メモリのデータ転送レート向上が要求されてい
る。
伴い、メモリのデータ転送レート向上が要求されてい
る。
【０００３】図２８は、従来のＤＲＡＭのビット線対に
接続された回路を示す。
接続された回路を示す。
【０００４】一対の相補的なビット線ＢＬ１及び＊ＢＬ
１はそれぞれ、転送ゲート１０及び１１によりセンスア
ンプ側の配線ＳＡ及び＊ＳＡと導通／遮断可能になって
いる。ビット線ＢＬ１及び＊ＢＬ１にはそれぞれ、多数
のメモリセルが接続され、図２８ではメモリセル１２及
び１３のみ示されている。配線ＳＡと＊ＳＡとの間に
は、イコライザ付プリチャージ回路１４及びＣＭＯＳセ
ンスアンプ１５が接続されている。配線ＳＡは、コラム
ゲート１６を介してデータバス線ＤＢに接続され、配線
＊ＳＡはコラムゲート１７を介してデータバス線＊ＤＢ
に接続されている。
１はそれぞれ、転送ゲート１０及び１１によりセンスア
ンプ側の配線ＳＡ及び＊ＳＡと導通／遮断可能になって
いる。ビット線ＢＬ１及び＊ＢＬ１にはそれぞれ、多数
のメモリセルが接続され、図２８ではメモリセル１２及
び１３のみ示されている。配線ＳＡと＊ＳＡとの間に
は、イコライザ付プリチャージ回路１４及びＣＭＯＳセ
ンスアンプ１５が接続されている。配線ＳＡは、コラム
ゲート１６を介してデータバス線ＤＢに接続され、配線
＊ＳＡはコラムゲート１７を介してデータバス線＊ＤＢ
に接続されている。
【０００５】図２９は、メモリセル１２のキャパシタ１
２１の一端のセルプレート電位Ｖｃｐ並びにビット線Ｂ
Ｌ１及び＊ＢＬ１のプリチャージ電位がいずれもＶｉｉ
／２である場合における、図２８の回路のリード動作を
示す。
２１の一端のセルプレート電位Ｖｃｐ並びにビット線Ｂ
Ｌ１及び＊ＢＬ１のプリチャージ電位がいずれもＶｉｉ
／２である場合における、図２８の回路のリード動作を
示す。
【０００６】初期状態では、転送ゲート１０及び１１は
オンにされ、ビット線ＢＬ１、＊ＢＬ１及び配線ＳＡ、
＊ＳＡはいずれも電位Ｖｉｉ／２にプリチャージされ、
ＣＭＯＳセンスアンプ１５の駆動信号ＰＳＡ及びＮＳＡ
はいずれも電位Ｖｉｉ／２になっている。プリチャージ
信号ＰＲが低レベルにされてＮＭＯＳトランジスタ１４
１〜１４３がオフになっている。
オンにされ、ビット線ＢＬ１、＊ＢＬ１及び配線ＳＡ、
＊ＳＡはいずれも電位Ｖｉｉ／２にプリチャージされ、
ＣＭＯＳセンスアンプ１５の駆動信号ＰＳＡ及びＮＳＡ
はいずれも電位Ｖｉｉ／２になっている。プリチャージ
信号ＰＲが低レベルにされてＮＭＯＳトランジスタ１４
１〜１４３がオフになっている。
【０００７】この状態で、行アドレスが遷移し、ワード
線ＷＬ１の電位が立ち上げられ、これによりメモリセル
１２の転送ゲート１２２がオンになって、キャパシタ１
２１の電荷移動によりビット線ＢＬ１と＊ＢＬ１との間
に微小電位差が生ずる。
線ＷＬ１の電位が立ち上げられ、これによりメモリセル
１２の転送ゲート１２２がオンになって、キャパシタ１
２１の電荷移動によりビット線ＢＬ１と＊ＢＬ１との間
に微小電位差が生ずる。
【０００８】次に、駆動信号ＰＳＡが電位Ｖｉｉにされ
駆動信号ＮＳＡが電位Ｖｓｓにされて、ＣＭＯＳセンス
アンプ１５が活性化される。これにより、配線ＳＡと＊
ＳＡとの間の微小電位差が増幅される。
駆動信号ＮＳＡが電位Ｖｓｓにされて、ＣＭＯＳセンス
アンプ１５が活性化される。これにより、配線ＳＡと＊
ＳＡとの間の微小電位差が増幅される。
【０００９】次に、コラム選択信号ＣＬ１が高レベルに
されてコラムゲート１６及び１７がオンになり、データ
バス線ＤＢ及び＊ＤＢ上にデータが読み出される。
されてコラムゲート１６及び１７がオンになり、データ
バス線ＤＢ及び＊ＤＢ上にデータが読み出される。
【００１０】キャパシタ１２１の電位Ｖｃは、図２９中
の点線で示すように変化する。電位Ｖｃの立ち上がり
は、時定数τ＝（ビット線ＢＬ１及び転送ゲート１２２
の抵抗）×（キャパシタ１２１及びビット線ＢＬ１の容
量）により、緩やかであり、ｔを時間とすると、ほぼＶ
Ｃ＝Ｖｉｉ｛１−０．５ＥＸＰ（−ｔ／τ）｝と表され
る。例えばＶｉｉ＝２．４Ｖ、Ｖｓｓ＝０Ｖのとき、Ｖ
Ｃ＝２．３５Ｖ程度になるまで待ってワード線ＷＬ１を
立ち下げることにより、メモリセル１２に再書き込みす
る必要がある。コラム選択信号ＣＬ１の立ち下がりから
ワード線ＷＬ１の立ち下がり開始までの再書き込み時間
は、２０ｎｓ程度である。
の点線で示すように変化する。電位Ｖｃの立ち上がり
は、時定数τ＝（ビット線ＢＬ１及び転送ゲート１２２
の抵抗）×（キャパシタ１２１及びビット線ＢＬ１の容
量）により、緩やかであり、ｔを時間とすると、ほぼＶ
Ｃ＝Ｖｉｉ｛１−０．５ＥＸＰ（−ｔ／τ）｝と表され
る。例えばＶｉｉ＝２．４Ｖ、Ｖｓｓ＝０Ｖのとき、Ｖ
Ｃ＝２．３５Ｖ程度になるまで待ってワード線ＷＬ１を
立ち下げることにより、メモリセル１２に再書き込みす
る必要がある。コラム選択信号ＣＬ１の立ち下がりから
ワード線ＷＬ１の立ち下がり開始までの再書き込み時間
は、２０ｎｓ程度である。
【００１１】ワード線ＷＬ１の電位が立ち下がると、駆
動信号ＰＳＡ及びＮＳＡの電位が電位Ｖｉｉ／２にさ
れ、かつ、プリチャージ信号ＰＲが高レベルにされてビ
ット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２にプリチャ
ージされる。
動信号ＰＳＡ及びＮＳＡの電位が電位Ｖｉｉ／２にさ
れ、かつ、プリチャージ信号ＰＲが高レベルにされてビ
ット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２にプリチャ
ージされる。
【００１２】行アドレスの遷移からこのプリチャージの
完了までのロウサイクル時間は、４０ｎｓ程度である。
完了までのロウサイクル時間は、４０ｎｓ程度である。
【００１３】ワード線ＷＬ１を選択すると、他の不図示
のビット線に接続されたメモリセルのデータもそれらの
ビット線上に読み出されるので、行アドレスが変化せず
にコラムアドレスが変化するバーストモードでは、デー
タ転送が高速に行われ、この再書き込み時間の影響は小
さい。また、多バンク型のＤＲＡＭにおいて、バンクを
交互に切り換えてデータをアクセスする場合には、再書
き込み時にバンクが切り替えられるので、再書き込み時
間が隠れる。
のビット線に接続されたメモリセルのデータもそれらの
ビット線上に読み出されるので、行アドレスが変化せず
にコラムアドレスが変化するバーストモードでは、デー
タ転送が高速に行われ、この再書き込み時間の影響は小
さい。また、多バンク型のＤＲＡＭにおいて、バンクを
交互に切り換えてデータをアクセスする場合には、再書
き込み時にバンクが切り替えられるので、再書き込み時
間が隠れる。
【００１４】
【発明が解決しようとする課題】しかし、多バンク型の
ＤＲＡＭであっても、同一バンク内でロウアドレスが頻
繁に変化するランダムアクセスにおいては、再書き込み
時間によりデータ転送性能が極端に落ちる。
ＤＲＡＭであっても、同一バンク内でロウアドレスが頻
繁に変化するランダムアクセスにおいては、再書き込み
時間によりデータ転送性能が極端に落ちる。
【００１５】また、次のような理由により、ワード線Ｗ
Ｌ１を立ち上げてからデータをメモリの外部に読み出す
までのデータアクセス時間が長くなる。
Ｌ１を立ち上げてからデータをメモリの外部に読み出す
までのデータアクセス時間が長くなる。
【００１６】（１）転送ゲート１２２をオンにしてか
ら、キャパシタ１２１の電荷移動によりビット線ＢＬ１
と＊ＢＬ１との間に２００ｍＶ程度の微小電位差が生ず
るまでの時間は、誤動作防止のため、ＣＭＯＳセンスア
ンプ１５を活性化することができない。この時間は、ビ
ット線及び転送ゲート１２２の寄生容量及び寄生抵抗に
より、比較的長い。
ら、キャパシタ１２１の電荷移動によりビット線ＢＬ１
と＊ＢＬ１との間に２００ｍＶ程度の微小電位差が生ず
るまでの時間は、誤動作防止のため、ＣＭＯＳセンスア
ンプ１５を活性化することができない。この時間は、ビ
ット線及び転送ゲート１２２の寄生容量及び寄生抵抗に
より、比較的長い。
【００１７】（２）ＣＭＯＳセンスアンプ１５のトラン
ジスタ１５１〜１５４のサイズは、プロセスのばらつき
による特性のばらつきを低減して誤動作を防止するため
に、転送ゲート１０等のトランジスタの数倍大きい。こ
のため、トランジスタ１５１〜１５４のゲート容量が比
較的大きく、駆動信号ＰＳＡが電位Ｖｉｉ／２から電位
Ｖｉｉになるまで及び駆動信号ＮＳＡが電位Ｖｉｉ／２
から電位Ｖｓｓになるまでの活性化時間が長くなる原因
となっている。また、多数、例えば１０２４のビット線
対の各々に接続されたセンスアンプが同時に活性化され
るので、この活性化時間がさらに長くなる。
ジスタ１５１〜１５４のサイズは、プロセスのばらつき
による特性のばらつきを低減して誤動作を防止するため
に、転送ゲート１０等のトランジスタの数倍大きい。こ
のため、トランジスタ１５１〜１５４のゲート容量が比
較的大きく、駆動信号ＰＳＡが電位Ｖｉｉ／２から電位
Ｖｉｉになるまで及び駆動信号ＮＳＡが電位Ｖｉｉ／２
から電位Ｖｓｓになるまでの活性化時間が長くなる原因
となっている。また、多数、例えば１０２４のビット線
対の各々に接続されたセンスアンプが同時に活性化され
るので、この活性化時間がさらに長くなる。
【００１８】（３）コラムゲート１６及び１７がオンに
遷移すると、図３４に示すように配線ＳＡと＊ＳＡとの
間の電位差が一時的に減少するので、ＣＭＯＳセンスア
ンプ１５の誤動作防止のため、この電位差がある程度の
値になるまでコラムゲート１６及び１７をオンにするこ
とができない。
遷移すると、図３４に示すように配線ＳＡと＊ＳＡとの
間の電位差が一時的に減少するので、ＣＭＯＳセンスア
ンプ１５の誤動作防止のため、この電位差がある程度の
値になるまでコラムゲート１６及び１７をオンにするこ
とができない。
【００１９】これらの問題は、ダイレクトセンシング方
式を用いることにより改善されるが、ＣＭＯＳセンスア
ンプ１５を用いた場合よりも増幅率が小さいので、デー
タアクセス時間を充分短縮することができない。ダイレ
クトセンシング方式とＣＭＯＳセンスアンプとを両方用
いても、上記（２）の問題を解決することができない。
式を用いることにより改善されるが、ＣＭＯＳセンスア
ンプ１５を用いた場合よりも増幅率が小さいので、デー
タアクセス時間を充分短縮することができない。ダイレ
クトセンシング方式とＣＭＯＳセンスアンプとを両方用
いても、上記（２）の問題を解決することができない。
【００２０】本発明の目的は、このような問題点に鑑
み、データアクセス動作からリストア動作を省略するこ
とによりロウサイクルを短縮することが可能な破壊読出
型メモリ回路、リストア用アドレス記憶・制御回路及び
半導体装置を提供することにある。
み、データアクセス動作からリストア動作を省略するこ
とによりロウサイクルを短縮することが可能な破壊読出
型メモリ回路、リストア用アドレス記憶・制御回路及び
半導体装置を提供することにある。
【００２１】本発明の他の目的は、ダイレクトセンシン
グ機能を付加することによりロウサイクルを短縮するこ
とが可能なセンスアンプ回路並びにこれを用いたメモリ
及び半導体装置を提供することにある。
グ機能を付加することによりロウサイクルを短縮するこ
とが可能なセンスアンプ回路並びにこれを用いたメモリ
及び半導体装置を提供することにある。
【００２２】
【課題を解決するための手段及びその作用効果】請求項
１の破壊読出型メモリ回路では、複数のメモリセルを有
しそれぞれアドレスで選択されるメモリセルアレイと、
バッファメモリセルと、リストアアドレスレジスタと、
該メモリセルの現在の行アドレスを該リストアアドレス
レジスタに保持させ、選択された該メモリセルの内容を
該バッファメモリセルに書き込ませ、選択されて記憶内
容が破壊された該メモリセルへの再書き込みを行わずに
該メモリセルに対するアクセスを完了し、空き時間に該
バッファメモリセルの内容を、該リストアアドレスレジ
スタに保持されている行アドレスで指定される該メモリ
セルに書き込ませる制御回路とを有する。
１の破壊読出型メモリ回路では、複数のメモリセルを有
しそれぞれアドレスで選択されるメモリセルアレイと、
バッファメモリセルと、リストアアドレスレジスタと、
該メモリセルの現在の行アドレスを該リストアアドレス
レジスタに保持させ、選択された該メモリセルの内容を
該バッファメモリセルに書き込ませ、選択されて記憶内
容が破壊された該メモリセルへの再書き込みを行わずに
該メモリセルに対するアクセスを完了し、空き時間に該
バッファメモリセルの内容を、該リストアアドレスレジ
スタに保持されている行アドレスで指定される該メモリ
セルに書き込ませる制御回路とを有する。
【００２３】この破壊読出型メモリ回路によれば、デー
タアクセス動作からリストア動作が省略され、空き時
間、例えばメモリセルブロック、バンク又はチップが非
選択の期間或いはリフレッシュ動作時に、バッファメモ
リセルの内容が、レジスタに保持されているアドレスで
指定されるメモリセルに再書き込みされるので、ロウサ
イクルが短縮され、特に、同一メモリブロック内または
同一バンク内で行アドレスが頻繁に変化するランダムア
クセスにおいてデータ転送レートが向上するという効果
を奏する。
タアクセス動作からリストア動作が省略され、空き時
間、例えばメモリセルブロック、バンク又はチップが非
選択の期間或いはリフレッシュ動作時に、バッファメモ
リセルの内容が、レジスタに保持されているアドレスで
指定されるメモリセルに再書き込みされるので、ロウサ
イクルが短縮され、特に、同一メモリブロック内または
同一バンク内で行アドレスが頻繁に変化するランダムア
クセスにおいてデータ転送レートが向上するという効果
を奏する。
【００２４】請求項２の破壊読出型メモリ回路では、請
求項１において、上記メモリセルは読み出し用ビット線
に接続され、該メモリセルから該ビット線に読み出され
た信号を増幅するセンスアンプをさらに有する。
求項１において、上記メモリセルは読み出し用ビット線
に接続され、該メモリセルから該ビット線に読み出され
た信号を増幅するセンスアンプをさらに有する。
【００２５】請求項３の破壊読出型メモリ回路では、請
求項２において、上記ビット線と上記センスアンプとの
間に接続されたスイッチ素子をさらに有し、上記制御回
路は、該センスアンプで増幅を開始する時に該スイッチ
素子をオフにする。
求項２において、上記ビット線と上記センスアンプとの
間に接続されたスイッチ素子をさらに有し、上記制御回
路は、該センスアンプで増幅を開始する時に該スイッチ
素子をオフにする。
【００２６】この破壊読出型メモリ回路によれば、セン
スアンプの出力の負荷が増幅時に小さくなるので、その
増幅動作が速くなるという効果を奏する。
スアンプの出力の負荷が増幅時に小さくなるので、その
増幅動作が速くなるという効果を奏する。
【００２７】請求項４の破壊読出型メモリ回路では、請
求項２又は３において、上記メモリセルブロックを複数
有し、上記バッファメモリセルは該メモリセルブロック
の各々に対して備えられ、上記リストアアドレスレジス
タは該メモリセルブロックの各々に対して備えられ、上
記制御回路は、選択されている該メモリセルブロックに
対応した該リストアアドレスレジスタに、現在の行アド
レスを保持させ、上記空き時間において、選択されてい
る該メモリセルブロックに対応した該リストアアドレス
レジスタに保持されている行アドレスで指定される該メ
モリセルに再書き込みさせる。
求項２又は３において、上記メモリセルブロックを複数
有し、上記バッファメモリセルは該メモリセルブロック
の各々に対して備えられ、上記リストアアドレスレジス
タは該メモリセルブロックの各々に対して備えられ、上
記制御回路は、選択されている該メモリセルブロックに
対応した該リストアアドレスレジスタに、現在の行アド
レスを保持させ、上記空き時間において、選択されてい
る該メモリセルブロックに対応した該リストアアドレス
レジスタに保持されている行アドレスで指定される該メ
モリセルに再書き込みさせる。
【００２８】請求項５の破壊読出型メモリ回路では、請
求項４において、上記メモリセルブロックの各々につい
て、現在の上記行アドレスと上記リストアアドレスレジ
スタの出力との一方を選択して該メモリセルブロック内
の行アドレスを選択するための信号を出力する選択回路
をさらに有し、上記制御回路は該選択回路に対し、現在
の行アドレスが、該選択回路に対応した該メモリセルブ
ロックを選択するものである場合には現在の該行アドレ
スを選択させ、上記空き時間において該リストアアドレ
スレジスタの出力を選択させる。
求項４において、上記メモリセルブロックの各々につい
て、現在の上記行アドレスと上記リストアアドレスレジ
スタの出力との一方を選択して該メモリセルブロック内
の行アドレスを選択するための信号を出力する選択回路
をさらに有し、上記制御回路は該選択回路に対し、現在
の行アドレスが、該選択回路に対応した該メモリセルブ
ロックを選択するものである場合には現在の該行アドレ
スを選択させ、上記空き時間において該リストアアドレ
スレジスタの出力を選択させる。
【００２９】この破壊読出型メモリ回路によれば、リス
トアを行うために長いリストア用アドレス線をアクセス
用アドレス線に沿って敷設する必要がないので、構成が
簡単になるという効果を奏する。
トアを行うために長いリストア用アドレス線をアクセス
用アドレス線に沿って敷設する必要がないので、構成が
簡単になるという効果を奏する。
【００３０】請求項６の破壊読出型メモリ回路では、請
求項５において、上記バッファメモリセル及び上記リス
トアアドレスレジスタはいずれも、上記メモリセルブロ
ックの各々に対して複数Ｎ備えられ、上記選択回路は、
現在の上記行アドレスとＮ個の該リストアアドレスレジ
スタの出力とのうちの１つを選択し、行アドレスの遷移
を検出する行アドレス遷移検出回路をさらに有し、上記
制御回路は、該メモリセルブロックの各々について、ア
ップダウンカウンタと、該遷移が検出され、対応する該
メモリセルブロックが選択され、かつ、該アップダウン
カウンタのカウントがＮより小さい場合には、カウント
アップさせる信号を該アップダウンカウンタに供給し、
該遷移が検出され、上記空き時間であり、かつ、該カウ
ントが０でない場合にはカウントダウンさせる信号を該
アップダウンカウンタに供給するアップ／ダウン信号生
成回路とを有する。
求項５において、上記バッファメモリセル及び上記リス
トアアドレスレジスタはいずれも、上記メモリセルブロ
ックの各々に対して複数Ｎ備えられ、上記選択回路は、
現在の上記行アドレスとＮ個の該リストアアドレスレジ
スタの出力とのうちの１つを選択し、行アドレスの遷移
を検出する行アドレス遷移検出回路をさらに有し、上記
制御回路は、該メモリセルブロックの各々について、ア
ップダウンカウンタと、該遷移が検出され、対応する該
メモリセルブロックが選択され、かつ、該アップダウン
カウンタのカウントがＮより小さい場合には、カウント
アップさせる信号を該アップダウンカウンタに供給し、
該遷移が検出され、上記空き時間であり、かつ、該カウ
ントが０でない場合にはカウントダウンさせる信号を該
アップダウンカウンタに供給するアップ／ダウン信号生
成回路とを有する。
【００３１】この破壊読出型メモリ回路によれば、アッ
プダウンカウンタのカウントに応じて行アドレスの記憶
及び選択の制御が行われるので、その構成が簡単になる
という効果を奏する。
プダウンカウンタのカウントに応じて行アドレスの記憶
及び選択の制御が行われるので、その構成が簡単になる
という効果を奏する。
【００３２】請求項７の破壊読出型メモリ回路では、請
求項６において、上記制御回路は、上記メモリセルブロ
ックの各々について、さらにブロック内行アドレス制御
回路を有し、該ブロック内行アドレス制御回路は、対応
する該メモリセルブロックについて、該メモリセルブロ
ックが選択された場合には、上記カウントがＮより小さ
いとき、Ｎ個の該リストアアドレスレジスタのうちの該
カウントに対応したものに現在の行アドレスを保持さ
せ、かつ、現在の行アドレスを該選択回路に対し選択さ
せ、該カウントがＮであるとき、メモリアクセスサイク
ル内でメモリセルへの再書き込みを行う制御信号を出力
し、上記空き時間であり、かつ、該カウントが０でない
場合には、Ｎ個の該リストアアドレスレジスタのうちの
該カウントに対応したものの出力を該選択回路に対し選
択させる。
求項６において、上記制御回路は、上記メモリセルブロ
ックの各々について、さらにブロック内行アドレス制御
回路を有し、該ブロック内行アドレス制御回路は、対応
する該メモリセルブロックについて、該メモリセルブロ
ックが選択された場合には、上記カウントがＮより小さ
いとき、Ｎ個の該リストアアドレスレジスタのうちの該
カウントに対応したものに現在の行アドレスを保持さ
せ、かつ、現在の行アドレスを該選択回路に対し選択さ
せ、該カウントがＮであるとき、メモリアクセスサイク
ル内でメモリセルへの再書き込みを行う制御信号を出力
し、上記空き時間であり、かつ、該カウントが０でない
場合には、Ｎ個の該リストアアドレスレジスタのうちの
該カウントに対応したものの出力を該選択回路に対し選
択させる。
【００３３】請求項８の破壊読出型メモリ回路では、請
求項７において、上記ブロック内行アドレス制御回路
は、上記選択回路に対し上記選択を行わせる場合に、上
記カウントに対応した上記バッファメモリセルを選択さ
せる。
求項７において、上記ブロック内行アドレス制御回路
は、上記選択回路に対し上記選択を行わせる場合に、上
記カウントに対応した上記バッファメモリセルを選択さ
せる。
【００３４】この破壊読出型メモリ回路によれば、バッ
ファメモリセルの選択制御が容易になるという効果を奏
する。
ファメモリセルの選択制御が容易になるという効果を奏
する。
【００３５】請求項９の破壊読出型メモリ回路では、請
求項５乃至８のいずれか１つにおいて、上記選択回路
は、行アドレスのプリデコーダと、上記メモリセルブロ
ックの各々に対して備えられ該プリデコーダの出力をさ
らにデコードするワードデコーダとの間に接続されてい
る。
求項５乃至８のいずれか１つにおいて、上記選択回路
は、行アドレスのプリデコーダと、上記メモリセルブロ
ックの各々に対して備えられ該プリデコーダの出力をさ
らにデコードするワードデコーダとの間に接続されてい
る。
【００３６】この破壊読出型メモリ回路によれば、メモ
リセルブロックの近くに、この選択回路を配置すること
ができる。
リセルブロックの近くに、この選択回路を配置すること
ができる。
【００３７】請求項１０の破壊読出型メモリ回路では、
請求項５において、上記バッファメモリセル及び上記リ
ストアアドレスレジスタはいずれも、上記メモリセルブ
ロックの各々に対して複数Ｎ備えられ、上記選択回路
は、現在の行アドレスと、対応するＮ個の該リストアア
ドレスレジスタの出力とのうちの１つを選択し、該リス
トアアドレスレジスタの各々に対して備えられ、そのレ
ジスタの内容が「有効」であるか「無効」であるかを示
すフラグ記憶素子をさらに有し、上記制御回路は、現在
の行アドレスにより該メモリセルブロックの１つが選択
されている時、選択されている該メモリセルブロックに
対応した該フラグ記憶素子の内容が「無効」であれば、
これを「有効」にし、かつ、このフラグ記憶素子に対応
した該リストアアドレスレジスタに現在の行アドレスを
保持させ、上記空き時間において、該フラグ記憶素子の
内容の１つが「有効」であれば、これを「無効」にし、
これに対応した該リストアアドレスレジスタの内容を該
選択回路に対し選択させる。
請求項５において、上記バッファメモリセル及び上記リ
ストアアドレスレジスタはいずれも、上記メモリセルブ
ロックの各々に対して複数Ｎ備えられ、上記選択回路
は、現在の行アドレスと、対応するＮ個の該リストアア
ドレスレジスタの出力とのうちの１つを選択し、該リス
トアアドレスレジスタの各々に対して備えられ、そのレ
ジスタの内容が「有効」であるか「無効」であるかを示
すフラグ記憶素子をさらに有し、上記制御回路は、現在
の行アドレスにより該メモリセルブロックの１つが選択
されている時、選択されている該メモリセルブロックに
対応した該フラグ記憶素子の内容が「無効」であれば、
これを「有効」にし、かつ、このフラグ記憶素子に対応
した該リストアアドレスレジスタに現在の行アドレスを
保持させ、上記空き時間において、該フラグ記憶素子の
内容の１つが「有効」であれば、これを「無効」にし、
これに対応した該リストアアドレスレジスタの内容を該
選択回路に対し選択させる。
【００３８】請求項１１の破壊読出型メモリ回路では、
請求項２又は３において、複数のバンクを有し、該バン
クの各々に上記メモリセルブロックを有し、上記リスト
アアドレスレジスタは該メモリセルブロックの各々に対
して備えられ、上記制御回路は、選択されているバンク
の選択されている該メモリセルブロックに対応した該リ
ストアアドレスレジスタに、現在の行アドレスを保持さ
せ、上記空き時間においてバンクの該メモリセルブロッ
クに対応した該リストアアドレスレジスタに保持されて
いる行アドレスで指定される該メモリセルに再書き込み
させる。
請求項２又は３において、複数のバンクを有し、該バン
クの各々に上記メモリセルブロックを有し、上記リスト
アアドレスレジスタは該メモリセルブロックの各々に対
して備えられ、上記制御回路は、選択されているバンク
の選択されている該メモリセルブロックに対応した該リ
ストアアドレスレジスタに、現在の行アドレスを保持さ
せ、上記空き時間においてバンクの該メモリセルブロッ
クに対応した該リストアアドレスレジスタに保持されて
いる行アドレスで指定される該メモリセルに再書き込み
させる。
【００３９】この破壊読出型メモリ回路によれば、メモ
リセルブロックに対するリストアアドレスレジスタ及び
制御回路を、メモリセルアレイから独立した領域に配置
することができるという効果を奏する。
リセルブロックに対するリストアアドレスレジスタ及び
制御回路を、メモリセルアレイから独立した領域に配置
することができるという効果を奏する。
【００４０】請求項１２の破壊読出型メモリ回路では、
請求項１１において、上記リストアアドレスレジスタの
各々に対して備えられ、そのレジスタの内容が「有効」
であるか「無効」であるかを示すフラグ記憶素子と、
「有効」を示している該フラグ記憶素子の出力の１つを
選択する有効ビット選択回路と、該有効ビット選択回路
の出力に対応して該リストアアドレスレジスタのうちの
１つの出力を選択する選択回路とをさらに有し、上記制
御回路は、選択されている該メモリセルブロックについ
て、該フラグ記憶素子の内容が「無効」であれば、これ
を「有効」にし、かつ、このフラグ記憶素子に対応した
該リストアアドレスレジスタに現在の行アドレスを保持
させ、非選択の該バンクについて、該有効ビット選択回
路で選択された「有効」ビットに対応した該フラグ記憶
素子の内容を「無効」にし、該選択回路の出力で指定さ
れる行アドレスのメモリセルに対し対応するバッファメ
モリセルの内容を書き込ませる。
請求項１１において、上記リストアアドレスレジスタの
各々に対して備えられ、そのレジスタの内容が「有効」
であるか「無効」であるかを示すフラグ記憶素子と、
「有効」を示している該フラグ記憶素子の出力の１つを
選択する有効ビット選択回路と、該有効ビット選択回路
の出力に対応して該リストアアドレスレジスタのうちの
１つの出力を選択する選択回路とをさらに有し、上記制
御回路は、選択されている該メモリセルブロックについ
て、該フラグ記憶素子の内容が「無効」であれば、これ
を「有効」にし、かつ、このフラグ記憶素子に対応した
該リストアアドレスレジスタに現在の行アドレスを保持
させ、非選択の該バンクについて、該有効ビット選択回
路で選択された「有効」ビットに対応した該フラグ記憶
素子の内容を「無効」にし、該選択回路の出力で指定さ
れる行アドレスのメモリセルに対し対応するバッファメ
モリセルの内容を書き込ませる。
【００４１】請求項１３のリストア用アドレス記憶・制
御回路では、複数のリストアアドレスを記憶するリスト
アアドレス記憶部と、第１チップセレクト信号がアクテ
ィブのとき、行アドレスを該リストアアドレス記憶部に
書き込み、かつ、メモリ装置に対しリストア動作をさせ
ず、該第１チップセレクト信号がインアクティブのと
き、該リストアアドレス記憶部の内容、アクティブのリ
ストア信号及びアクティブの第２チップセレクト信号を
出力する制御回路とを有する。
御回路では、複数のリストアアドレスを記憶するリスト
アアドレス記憶部と、第１チップセレクト信号がアクテ
ィブのとき、行アドレスを該リストアアドレス記憶部に
書き込み、かつ、メモリ装置に対しリストア動作をさせ
ず、該第１チップセレクト信号がインアクティブのと
き、該リストアアドレス記憶部の内容、アクティブのリ
ストア信号及びアクティブの第２チップセレクト信号を
出力する制御回路とを有する。
【００４２】このリストア用アドレス記憶・制御回路に
よれば、破壊読出型メモリと独立に構成されるという効
果を奏する。
よれば、破壊読出型メモリと独立に構成されるという効
果を奏する。
【００４３】請求項１４のリストア用アドレス記憶・制
御回路では、請求項１３において、上記リストアアドレ
ス記憶部に格納される各行アドレスについて該行アドレ
スが「有効」であるか「無効」であるかを記憶するフラ
グ記憶部と、該フラグ記憶部内の「有効」を示している
フラグ中の１つを選択する有効ビット選択回路と、該リ
ストアアドレス記憶部に記憶されている、選択された該
フラグに対応した記憶位置の内容を出力する選択回路と
をさらに有し、上記制御回路は、上記第１チップセレク
ト信号がアクティブであり、かつ、該フラグ記憶部内の
「無効」を示している１つのフラグを「有効」にし、か
つ、このフラグに対応した該リストアアドレス記憶部内
の記憶位置に現在の行アドレスを保持させ、該第１チッ
プセレクト信号がインアクティブのとき、該フラグ記憶
部内の、選択された該フラグに対応した記憶位置の内容
を「無効」にする。
御回路では、請求項１３において、上記リストアアドレ
ス記憶部に格納される各行アドレスについて該行アドレ
スが「有効」であるか「無効」であるかを記憶するフラ
グ記憶部と、該フラグ記憶部内の「有効」を示している
フラグ中の１つを選択する有効ビット選択回路と、該リ
ストアアドレス記憶部に記憶されている、選択された該
フラグに対応した記憶位置の内容を出力する選択回路と
をさらに有し、上記制御回路は、上記第１チップセレク
ト信号がアクティブであり、かつ、該フラグ記憶部内の
「無効」を示している１つのフラグを「有効」にし、か
つ、このフラグに対応した該リストアアドレス記憶部内
の記憶位置に現在の行アドレスを保持させ、該第１チッ
プセレクト信号がインアクティブのとき、該フラグ記憶
部内の、選択された該フラグに対応した記憶位置の内容
を「無効」にする。
【００４４】請求項１５の破壊読出型メモリ回路では、
メモリセルブロックと、該メモリセルブロックに対して
備えられたバッファメモリセルと、外部からのリストア
省略指令に応答して、外部からの行アドレスで指定され
るメモリセルの内容を上記バッファメモリセルに書き込
ませ、かつ、該メモリセルへのリストアを省略させ、外
部からのリストア指令に応答して、外部からの行アドレ
スで指定されるメモリセルに対し、該バッファメモリセ
ルの内容を書き込ませる制御回路とを有する。
メモリセルブロックと、該メモリセルブロックに対して
備えられたバッファメモリセルと、外部からのリストア
省略指令に応答して、外部からの行アドレスで指定され
るメモリセルの内容を上記バッファメモリセルに書き込
ませ、かつ、該メモリセルへのリストアを省略させ、外
部からのリストア指令に応答して、外部からの行アドレ
スで指定されるメモリセルに対し、該バッファメモリセ
ルの内容を書き込ませる制御回路とを有する。
【００４５】この破壊読出型メモリ回路によれば、これ
と独立なリストア用アドレス記憶・制御回路との組によ
り、上記請求項１の効果が得られる。
と独立なリストア用アドレス記憶・制御回路との組によ
り、上記請求項１の効果が得られる。
【００４６】請求項１６の半導体装置では、請求項１乃
至１２のいずれか１つに記載の破壊読出型メモリ回路、
請求項１３若しくは１４記載のリストア用アドレス記憶
・制御回路又は請求項１５記載の破壊読出型メモリ回路
を含む。
至１２のいずれか１つに記載の破壊読出型メモリ回路、
請求項１３若しくは１４記載のリストア用アドレス記憶
・制御回路又は請求項１５記載の破壊読出型メモリ回路
を含む。
【００４７】請求項１７のセンスアンプ回路では、例え
ば図１９に示す如く、第１電極と第２電極との間をオン
／オフする第１スイッチ素子と、第１電極と第２電極と
の間をオン／オフする第２スイッチ素子と、ゲート及び
ドレインがそれぞれ該第１スイッチ素子の該第１電極及
び該第２スイッチ素子の該第２電極に接続された第１Ｆ
ＥＴと、ゲート及びドレインがそれぞれ該第２スイッチ
素子の該第１電極及び該第１スイッチ素子の該第２電極
に接続された第２ＦＥＴとを有し、該第１及び第２スイ
ッチ素子が連動してオン／オフ制御される。
ば図１９に示す如く、第１電極と第２電極との間をオン
／オフする第１スイッチ素子と、第１電極と第２電極と
の間をオン／オフする第２スイッチ素子と、ゲート及び
ドレインがそれぞれ該第１スイッチ素子の該第１電極及
び該第２スイッチ素子の該第２電極に接続された第１Ｆ
ＥＴと、ゲート及びドレインがそれぞれ該第２スイッチ
素子の該第１電極及び該第１スイッチ素子の該第２電極
に接続された第２ＦＥＴとを有し、該第１及び第２スイ
ッチ素子が連動してオン／オフ制御される。
【００４８】このセンスアンプ回路によれば、第１及び
第２スイッチ素子をオフにしておくことにより、ダイレ
クトセンシング方式となり、第１ＦＥＴと第２ＦＥＴの
ソースをアクティブ電位に固定することができる。した
がって、このソースをインアクティブ電位からアクティ
ブ電位に遷移させることなく、第１配線と第２配線との
電位差に応じ第４配線と第３配線とに流れる電流に差が
生じて、増幅が行われる。続いて第１及び第２スイッチ
素子をオンにすることにより、通常のフリップフロップ
型センスアンプとして機能する。
第２スイッチ素子をオフにしておくことにより、ダイレ
クトセンシング方式となり、第１ＦＥＴと第２ＦＥＴの
ソースをアクティブ電位に固定することができる。した
がって、このソースをインアクティブ電位からアクティ
ブ電位に遷移させることなく、第１配線と第２配線との
電位差に応じ第４配線と第３配線とに流れる電流に差が
生じて、増幅が行われる。続いて第１及び第２スイッチ
素子をオンにすることにより、通常のフリップフロップ
型センスアンプとして機能する。
【００４９】このような動作により、このセンスアンプ
回路をメモリに用いれば、ロウサイクルタイムを短縮す
ることが可能となるという効果を奏する。
回路をメモリに用いれば、ロウサイクルタイムを短縮す
ることが可能となるという効果を奏する。
【００５０】請求項１８のセンスアンプ回路では、例え
ば図１９に示す如く、ＰＭＩＳクロス結合回路とＮＭＩ
Ｓクロス結合回路とを有し、該ＰＭＩＳクロス結合回路
は、第１電極と第２電極との間をオン／オフする第１ス
イッチ素子と、第１電極と第２電極との間をオン／オフ
する第２スイッチ素子と、ゲート及びドレインがそれぞ
れ該第１スイッチ素子の該第１電極及び該第２スイッチ
素子の該第２電極に接続された第１ＰＭＩＳトランジス
タと、ゲート及びドレインがそれぞれ該第２スイッチ素
子の該第１電極及び該第１スイッチ素子の該第２電極に
接続された第２ＰＭＩＳトランジスタとを有し、該ＮＭ
ＩＳクロス結合回路は、第１電極と第２電極との間をオ
ン／オフする第３スイッチ素子と、第１電極と第２電極
との間をオン／オフする第４スイッチ素子と、ゲート及
びドレインがそれぞれ該第３スイッチ素子の該第１電極
及び該第４スイッチ素子の該第２電極に接続された第１
ＮＭＩＳトランジスタと、ゲート及びドレインがそれぞ
れ該第４スイッチ素子の該第１電極及び該第３スイッチ
素子の該第２電極に接続された第２ＮＭＩＳトランジス
タとを有し、該ＰＭＩＳクロス結合回路と該ＮＭＩＳク
ロス結合回路とが縦続接続され、該第１及び第２スイッ
チ素子が連動してオン／オフ制御され、該第３及び第４
スイッチ素子が連動してオン／オフ制御される。
ば図１９に示す如く、ＰＭＩＳクロス結合回路とＮＭＩ
Ｓクロス結合回路とを有し、該ＰＭＩＳクロス結合回路
は、第１電極と第２電極との間をオン／オフする第１ス
イッチ素子と、第１電極と第２電極との間をオン／オフ
する第２スイッチ素子と、ゲート及びドレインがそれぞ
れ該第１スイッチ素子の該第１電極及び該第２スイッチ
素子の該第２電極に接続された第１ＰＭＩＳトランジス
タと、ゲート及びドレインがそれぞれ該第２スイッチ素
子の該第１電極及び該第１スイッチ素子の該第２電極に
接続された第２ＰＭＩＳトランジスタとを有し、該ＮＭ
ＩＳクロス結合回路は、第１電極と第２電極との間をオ
ン／オフする第３スイッチ素子と、第１電極と第２電極
との間をオン／オフする第４スイッチ素子と、ゲート及
びドレインがそれぞれ該第３スイッチ素子の該第１電極
及び該第４スイッチ素子の該第２電極に接続された第１
ＮＭＩＳトランジスタと、ゲート及びドレインがそれぞ
れ該第４スイッチ素子の該第１電極及び該第３スイッチ
素子の該第２電極に接続された第２ＮＭＩＳトランジス
タとを有し、該ＰＭＩＳクロス結合回路と該ＮＭＩＳク
ロス結合回路とが縦続接続され、該第１及び第２スイッ
チ素子が連動してオン／オフ制御され、該第３及び第４
スイッチ素子が連動してオン／オフ制御される。
【００５１】このセンスアンプ回路によれば、上記第１
及び第２スイッチ素子をオンにすることにより、ＰＭＩ
Ｓクロス結合回路と、活性化している又は活性化される
ＮＭＩＳセンスアンプ１５Ｎとが結合した駆動能力の高
いＣＭＩＳセンスアンプが構成されて、上記請求項１７
の効果が高められるという効果を奏する。
及び第２スイッチ素子をオンにすることにより、ＰＭＩ
Ｓクロス結合回路と、活性化している又は活性化される
ＮＭＩＳセンスアンプ１５Ｎとが結合した駆動能力の高
いＣＭＩＳセンスアンプが構成されて、上記請求項１７
の効果が高められるという効果を奏する。
【００５２】請求項１９のセンスアンプ回路では、請求
項１８において例えば図１９に示す如く、上記第１スイ
ッチ素子の上記第２電極と上記第３スイッチ素子の上記
第２電極とが接続され、上記第２スイッチ素子の上記第
２電極と上記第４スイッチ素子の上記第２電極とが接続
されている。
項１８において例えば図１９に示す如く、上記第１スイ
ッチ素子の上記第２電極と上記第３スイッチ素子の上記
第２電極とが接続され、上記第２スイッチ素子の上記第
２電極と上記第４スイッチ素子の上記第２電極とが接続
されている。
【００５３】このセンスアンプ回路によれば、上記第１
及び第２スイッチ素子をオンにする前にＰＭＩＳクロス
結合回路を活性化しておくことが可能になるという効果
を奏する。
及び第２スイッチ素子をオンにする前にＰＭＩＳクロス
結合回路を活性化しておくことが可能になるという効果
を奏する。
【００５４】請求項２０のセンスアンプ回路では、請求
項１９において例えば図２６に示す如く、上記第１スイ
ッチ素子の上記第２電極と上記第２スイッチ素子の上記
第２電極との間に接続されたバッファメモリセルをさら
に有する。
項１９において例えば図２６に示す如く、上記第１スイ
ッチ素子の上記第２電極と上記第２スイッチ素子の上記
第２電極との間に接続されたバッファメモリセルをさら
に有する。
【００５５】請求項２１のセンスアンプ回路では、請求
項１８において例えば図２２に示す如く、上記第１スイ
ッチ素子の上記第２電極と上記第３スイッチ素子の上記
第１電極とが接続され、上記第２スイッチ素子の上記第
２電極と上記第４スイッチ素子の上記第１電極とが接続
されている。
項１８において例えば図２２に示す如く、上記第１スイ
ッチ素子の上記第２電極と上記第３スイッチ素子の上記
第１電極とが接続され、上記第２スイッチ素子の上記第
２電極と上記第４スイッチ素子の上記第１電極とが接続
されている。
【００５６】このセンスアンプ回路によれば、構成の対
称性により、第１スイッチング素子の第１電極と第２ス
イッチング素子の第１電極との間の電位差を増幅するこ
とも、第３スイッチング素子の第１電極と第４スイッチ
ング素子の第１電極との間の電位差を増幅することも可
能であるという効果を奏する。
称性により、第１スイッチング素子の第１電極と第２ス
イッチング素子の第１電極との間の電位差を増幅するこ
とも、第３スイッチング素子の第１電極と第４スイッチ
ング素子の第１電極との間の電位差を増幅することも可
能であるという効果を奏する。
【００５７】請求項２２のセンスアンプ回路では、請求
項２１において例えば図３１に示す如く、上記第３スイ
ッチ素子の上記第２電極と上記第４スイッチ素子の上記
第２電極との間に接続されたバッファメモリセルをさら
に有する。
項２１において例えば図３１に示す如く、上記第３スイ
ッチ素子の上記第２電極と上記第４スイッチ素子の上記
第２電極との間に接続されたバッファメモリセルをさら
に有する。
【００５８】請求項２３のセンスアンプ回路では、請求
項１８において例えば図２４に示す如く、上記第１スイ
ッチ素子の上記第１電極と上記第３スイッチ素子の上記
第１電極とが接続され、上記第２スイッチ素子の上記第
１電極と上記第４スイッチ素子の上記第１電極とが接続
されている。
項１８において例えば図２４に示す如く、上記第１スイ
ッチ素子の上記第１電極と上記第３スイッチ素子の上記
第１電極とが接続され、上記第２スイッチ素子の上記第
１電極と上記第４スイッチ素子の上記第１電極とが接続
されている。
【００５９】このセンスアンプ回路によれば、第１〜４
スイッチ素子がオフの状態で、２段のダイレクトセンシ
ングが行われ、１段のダイレクトセンシングの場合より
も増幅率が大きいという効果を奏する。
スイッチ素子がオフの状態で、２段のダイレクトセンシ
ングが行われ、１段のダイレクトセンシングの場合より
も増幅率が大きいという効果を奏する。
【００６０】請求項２４のセンスアンプ回路では、請求
項２３において例えば図３２に示す如く、上記第１スイ
ッチ素子の上記第１電極と上記第２スイッチ素子の上記
第１電極との間に接続されたバッファメモリセルをさら
に有する。
項２３において例えば図３２に示す如く、上記第１スイ
ッチ素子の上記第１電極と上記第２スイッチ素子の上記
第１電極との間に接続されたバッファメモリセルをさら
に有する。
【００６１】請求項２５のメモリ装置では、例えば図１
９に示す如く、第１及び第２ビット線にそれぞれメモリ
セルが接続されたメモリセルアレイと、該第１及び第２
ビット線がそれぞれ上記第１スイッチング素子の上記第
１電極及び上記第２スイッチング素子の上記第１電極と
結合された請求項１７記載のセンスアンプ回路と、ダイ
レクトセンシングを行うために上記第１及び第２スイッ
チ素子をオフ状態にし、次に電圧増幅のために該第１及
び第２スイッチ素子をオンにする制御回路とを有し、上
記第１及び第２ＦＥＴはいずれもＰＭＩＳトランジスタ
であり、該第１及び第２ＦＥＴのソースは、該ダイレク
トセンシング及び該電圧増幅の動作中において高レベル
電位に固定される。
９に示す如く、第１及び第２ビット線にそれぞれメモリ
セルが接続されたメモリセルアレイと、該第１及び第２
ビット線がそれぞれ上記第１スイッチング素子の上記第
１電極及び上記第２スイッチング素子の上記第１電極と
結合された請求項１７記載のセンスアンプ回路と、ダイ
レクトセンシングを行うために上記第１及び第２スイッ
チ素子をオフ状態にし、次に電圧増幅のために該第１及
び第２スイッチ素子をオンにする制御回路とを有し、上
記第１及び第２ＦＥＴはいずれもＰＭＩＳトランジスタ
であり、該第１及び第２ＦＥＴのソースは、該ダイレク
トセンシング及び該電圧増幅の動作中において高レベル
電位に固定される。
【００６２】請求項２６のメモリ装置では、請求項２５
において例えば図１９に示す如く、上記第１及び第２ビ
ット線を介してそれぞれ上記第１スイッチング素子の上
記第１電極及び上記第２スイッチング素子の上記第１電
極を低レベル電位にプリチャージするプリチャージ回路
をさらに有する。
において例えば図１９に示す如く、上記第１及び第２ビ
ット線を介してそれぞれ上記第１スイッチング素子の上
記第１電極及び上記第２スイッチング素子の上記第１電
極を低レベル電位にプリチャージするプリチャージ回路
をさらに有する。
【００６３】請求項２７のメモリ装置では、例えば図１
９に示す如く、第１及び第２ビット線にそれぞれメモリ
セルが接続されたメモリセルアレイと、該第１及び第２
ビット線がそれぞれ上記第１スイッチング素子の上記第
１電極及び上記第２スイッチング素子の上記第１電極と
結合された請求項１７乃至２３のいずれか１つに記載の
センスアンプ回路と、ダイレクトセンシングを行うため
に上記第１及び第２スイッチ素子をオフ状態にし、次に
電圧増幅のために該第１及び第２スイッチ素子をオンに
する制御回路とを有し、上記第１及び第２ＦＥＴはいず
れもＮＭＩＳトランジスタであり、該第１及び第２ＦＥ
Ｔのソースは、該ダイレクトセンシング及び該電圧増幅
の動作中において低レベル電位に固定される。
９に示す如く、第１及び第２ビット線にそれぞれメモリ
セルが接続されたメモリセルアレイと、該第１及び第２
ビット線がそれぞれ上記第１スイッチング素子の上記第
１電極及び上記第２スイッチング素子の上記第１電極と
結合された請求項１７乃至２３のいずれか１つに記載の
センスアンプ回路と、ダイレクトセンシングを行うため
に上記第１及び第２スイッチ素子をオフ状態にし、次に
電圧増幅のために該第１及び第２スイッチ素子をオンに
する制御回路とを有し、上記第１及び第２ＦＥＴはいず
れもＮＭＩＳトランジスタであり、該第１及び第２ＦＥ
Ｔのソースは、該ダイレクトセンシング及び該電圧増幅
の動作中において低レベル電位に固定される。
【００６４】請求項２８のメモリ装置では、請求項２７
において例えば図１９に示す如く、上記第１及び第２ビ
ット線を介してそれぞれ上記第１スイッチング素子の上
記第１電極及び上記第２スイッチング素子の上記第１電
極を高レベル電位にプリチャージするプリチャージ回路
をさらに有する。
において例えば図１９に示す如く、上記第１及び第２ビ
ット線を介してそれぞれ上記第１スイッチング素子の上
記第１電極及び上記第２スイッチング素子の上記第１電
極を高レベル電位にプリチャージするプリチャージ回路
をさらに有する。
【００６５】請求項２９のメモリ装置では、請求項２５
乃至２８のいずれか１つにおいて例えば図１９に示す如
く、上記第１スイッチング素子の上記第１電極と上記第
２スイッチング素子の上記第１電極との間に接続された
イコライザスイッチ素子と、上記第１及び第２ビット線
と上記センスアンプ回路との間にそれぞれ接続された第
１及び第２転送ゲートとを有する。
乃至２８のいずれか１つにおいて例えば図１９に示す如
く、上記第１スイッチング素子の上記第１電極と上記第
２スイッチング素子の上記第１電極との間に接続された
イコライザスイッチ素子と、上記第１及び第２ビット線
と上記センスアンプ回路との間にそれぞれ接続された第
１及び第２転送ゲートとを有する。
【００６６】請求項３０の半導体装置では、請求項１７
記載のセンスアンプ回路又は請求項２５記載のメモリを
含んでいる。
記載のセンスアンプ回路又は請求項２５記載のメモリを
含んでいる。
【００６７】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。
施形態を説明する。
【００６８】［第１実施形態］図７は、本発明の第１実
施形態の、図３３に対応した回路を示す。
施形態の、図３３に対応した回路を示す。
【００６９】この回路は、配線ＳＡと＊ＳＡとの間にバ
ッファメモリセル１８が接続されている点で、図３３の
回路と異なる。バッファメモリセル１８は、互いに同一
構成のバッファメモリセル１８１と１８２とを備えてい
る。バッファメモリセル１８１は、読み出し電位差を比
較的大きくするために相補形になっており、メモリセル
１２と同一構成の記憶素子１８ａ及び１８ｂがそれぞれ
配線ＳＡ及び＊ＳＡに接続され、記憶素子１８ａ及び１
８ｂの転送ゲートのゲート電極がワード線ＢＷＬ１に接
続されている。バッファメモリセル１８２は、記憶素子
１８ｃ及び１８ｄがそれぞれ配線ＳＡ及び＊ＳＡに接続
され、記憶素子１８ｃ及び１８ｄの転送ゲートのゲート
電極がワード線ＢＷＬ２に接続されている。
ッファメモリセル１８が接続されている点で、図３３の
回路と異なる。バッファメモリセル１８は、互いに同一
構成のバッファメモリセル１８１と１８２とを備えてい
る。バッファメモリセル１８１は、読み出し電位差を比
較的大きくするために相補形になっており、メモリセル
１２と同一構成の記憶素子１８ａ及び１８ｂがそれぞれ
配線ＳＡ及び＊ＳＡに接続され、記憶素子１８ａ及び１
８ｂの転送ゲートのゲート電極がワード線ＢＷＬ１に接
続されている。バッファメモリセル１８２は、記憶素子
１８ｃ及び１８ｄがそれぞれ配線ＳＡ及び＊ＳＡに接続
され、記憶素子１８ｃ及び１８ｄの転送ゲートのゲート
電極がワード線ＢＷＬ２に接続されている。
【００７０】メモリセルに対するデータアクセス時に、
ＣＭＯＳセンスアンプ１５で増幅されたデータをその近
くのバッファメモリセル１８１又は１８２に一時格納し
ておき、破壊読み出しされたメモリセルに対しデータの
再書き込みを行わずにデータアクセスを完了して、ロウ
サイクルを短縮する。そして、空き時間、例えばメモリ
セルブロック、バンク又はチップが非選択の期間或いは
リフレッシュ動作時に、バッファメモリセル１８に保持
されているデータをメモリセルに対し再書き込みさせ
る。図７の回路に対する各種制御は、制御回路２７によ
り行われる。
ＣＭＯＳセンスアンプ１５で増幅されたデータをその近
くのバッファメモリセル１８１又は１８２に一時格納し
ておき、破壊読み出しされたメモリセルに対しデータの
再書き込みを行わずにデータアクセスを完了して、ロウ
サイクルを短縮する。そして、空き時間、例えばメモリ
セルブロック、バンク又はチップが非選択の期間或いは
リフレッシュ動作時に、バッファメモリセル１８に保持
されているデータをメモリセルに対し再書き込みさせ
る。図７の回路に対する各種制御は、制御回路２７によ
り行われる。
【００７１】次に、ビット線リセット電位Ｖｒｓｔ１が
Ｖｉｉ／２である場合におけるこの回路の動作を説明す
る。
Ｖｉｉ／２である場合におけるこの回路の動作を説明す
る。
【００７２】（１）リード動作 図８は、図７の回路のメモリセル１２及び１３から連続
して読み出す動作を示す。
して読み出す動作を示す。
【００７３】最初、バッファメモリセル１８１及び１８
２の記憶内容は無効（空）であるとする。
２の記憶内容は無効（空）であるとする。
【００７４】初期状態では、ゲート制御信号ＢＬＴ１が
高レベルで転送ゲート１０及び１１はオンにされ、ビッ
ト線ＢＬ１、配線ＳＡ、ビット線＊ＢＬ１及び配線＊Ｓ
Ａはいずれも電位Ｖｉｉ／２にプリチャージされ、ＣＭ
ＯＳセンスアンプ１５の駆動信号ＰＳＡ及びＮＳＡはい
ずれも電位Ｖｉｉ／２になっている。
高レベルで転送ゲート１０及び１１はオンにされ、ビッ
ト線ＢＬ１、配線ＳＡ、ビット線＊ＢＬ１及び配線＊Ｓ
Ａはいずれも電位Ｖｉｉ／２にプリチャージされ、ＣＭ
ＯＳセンスアンプ１５の駆動信号ＰＳＡ及びＮＳＡはい
ずれも電位Ｖｉｉ／２になっている。
【００７５】（ａ１）この状態で、プリチャージ信号Ｐ
Ｒが低レベルにされてＮＭＯＳトランジスタ１４１〜１
４３がオフになり、行アドレスが遷移し、ワード線ＷＬ
１の電位が立ち上げられる。これによりメモリセル１２
の転送ゲート１２２がオンになって、キャパシタ１２１
の電荷移動によりビット線ＢＬ１と＊ＢＬ１との間に２
００ｍＶ程度の微小電位差が生ずる。
Ｒが低レベルにされてＮＭＯＳトランジスタ１４１〜１
４３がオフになり、行アドレスが遷移し、ワード線ＷＬ
１の電位が立ち上げられる。これによりメモリセル１２
の転送ゲート１２２がオンになって、キャパシタ１２１
の電荷移動によりビット線ＢＬ１と＊ＢＬ１との間に２
００ｍＶ程度の微小電位差が生ずる。
【００７６】（ａ２）駆動信号ＰＳＡが電位Ｖｉｉにさ
れ駆動信号ＮＳＡがＶｓｓにされて、ＣＭＯＳセンスア
ンプ１５が活性化される。これにより、配線ＳＡと＊Ｓ
Ａとの間の微小電位差が増幅される。
れ駆動信号ＮＳＡがＶｓｓにされて、ＣＭＯＳセンスア
ンプ１５が活性化される。これにより、配線ＳＡと＊Ｓ
Ａとの間の微小電位差が増幅される。
【００７７】読み出しサイクルでリストア動作を行わな
いので、ゲート制御信号ＢＬＴ１及びワード線ＷＬ１が
低レベルにされて転送ゲート１０、１１及び１２２がオ
フになる。これにより、ビット線ＢＬ１及び＊ＢＬ１が
それぞれ配線ＳＡ及び＊ＳＡから分離されて、ＣＭＯＳ
センスアンプ１５の出力の負荷が小さくなり、その増幅
動作が速くなる。
いので、ゲート制御信号ＢＬＴ１及びワード線ＷＬ１が
低レベルにされて転送ゲート１０、１１及び１２２がオ
フになる。これにより、ビット線ＢＬ１及び＊ＢＬ１が
それぞれ配線ＳＡ及び＊ＳＡから分離されて、ＣＭＯＳ
センスアンプ１５の出力の負荷が小さくなり、その増幅
動作が速くなる。
【００７８】ワード線ＢＷＬ１が高レベルにされて、記
憶素子１８ａ及び１８ｂへの書き込みが開始される。
憶素子１８ａ及び１８ｂへの書き込みが開始される。
【００７９】コラム選択信号ＣＬ１が高レベルにされ
て、コラムゲート１６及び１７がオンになり、データバ
ス線ＤＢ及び＊ＤＢ上にデータが読み出される。
て、コラムゲート１６及び１７がオンになり、データバ
ス線ＤＢ及び＊ＤＢ上にデータが読み出される。
【００８０】（ａ３）ワード線ＢＷＬ１が低レベルにさ
れて、記憶素子１８ａ及び１８ｂに書き込まれたデータ
が保持される。また、コラム選択信号ＣＬ１が低レベル
にされて、コラムゲート１６及び１７がオフになる。
れて、記憶素子１８ａ及び１８ｂに書き込まれたデータ
が保持される。また、コラム選択信号ＣＬ１が低レベル
にされて、コラムゲート１６及び１７がオフになる。
【００８１】ビット線電位リセット動作が行われる。す
なわち、駆動信号ＰＳＡ及びＮＳＡの電位が電位Ｖｉｉ
／２にされてＣＭＯＳセンスアンプ１５が不活性にな
り、かつ、プリチャージ信号ＰＲ及びゲート制御信号Ｂ
ＬＴ１が高レベルにされて配線ＢＬ１、ＳＡ、＊ＢＬ１
及び＊ＳＡが電位Ｖｉｉ／２にプリチャージされる。
なわち、駆動信号ＰＳＡ及びＮＳＡの電位が電位Ｖｉｉ
／２にされてＣＭＯＳセンスアンプ１５が不活性にな
り、かつ、プリチャージ信号ＰＲ及びゲート制御信号Ｂ
ＬＴ１が高レベルにされて配線ＢＬ１、ＳＡ、＊ＢＬ１
及び＊ＳＡが電位Ｖｉｉ／２にプリチャージされる。
【００８２】ビット線ＢＬ１及び＊ＢＬ１は電位Ｖｉｉ
／２の近くからプリチャージされるので、その時間が短
縮される。
／２の近くからプリチャージされるので、その時間が短
縮される。
【００８３】例えば、従来４０ｎｓであったロウサイク
ルが、このような動作により２０ｎｓに短縮される。
ルが、このような動作により２０ｎｓに短縮される。
【００８４】（２）ライト動作 図９は、図７の回路のメモリセル１２及び１３へ連続し
て書き込む動作を示しており、図７の回路に対する制御
は、一部の動作タイミングが異なる外はリードのときと
同一である。バッファメモリセル１８１及び１８２の内
容が無効である場合には、コラム選択信号ＣＬ１が高レ
ベルにされた後に、データバス線ＤＢ及び＊ＤＢ上のデ
ータにより、配線ＳＡ及び＊ＳＡ上並びにバッファメモ
リセル１８１内のデータが書き換えられる。
て書き込む動作を示しており、図７の回路に対する制御
は、一部の動作タイミングが異なる外はリードのときと
同一である。バッファメモリセル１８１及び１８２の内
容が無効である場合には、コラム選択信号ＣＬ１が高レ
ベルにされた後に、データバス線ＤＢ及び＊ＤＢ上のデ
ータにより、配線ＳＡ及び＊ＳＡ上並びにバッファメモ
リセル１８１内のデータが書き換えられる。
【００８５】（３）リストア動作 図１０は、図７の回路のリストア動作を示す。バッファ
メモリセル１８１の内容をメモリセル１２にリストアす
る場合を以下に説明する。
メモリセル１８１の内容をメモリセル１２にリストアす
る場合を以下に説明する。
【００８６】リード動作での初期状態と同じ状態からリ
ストア動作が開始される。
ストア動作が開始される。
【００８７】（ｂ１）プリチャージ信号ＰＲが低レベル
にされ、ワード線ＢＷＬ１が高レベルにされて、記憶素
子１８ａ及び１８ｂ内のデータが配線ＳＡ及び＊ＳＡ上
に読み出され、ビット線ＢＬ１と＊ＢＬ１との間に２０
０ｍＶ程度の微小電位差が生ずる。
にされ、ワード線ＢＷＬ１が高レベルにされて、記憶素
子１８ａ及び１８ｂ内のデータが配線ＳＡ及び＊ＳＡ上
に読み出され、ビット線ＢＬ１と＊ＢＬ１との間に２０
０ｍＶ程度の微小電位差が生ずる。
【００８８】（ｂ２）駆動信号ＰＳＡが電位Ｖｉｉにさ
れ、駆動信号ＮＳＡが電位Ｖｓｓにされて、ＣＭＯＳセ
ンスアンプ１５が活性化され、これによりビット線ＢＬ
１と＊ＢＬ１との間の微小電位差が増幅される。
れ、駆動信号ＮＳＡが電位Ｖｓｓにされて、ＣＭＯＳセ
ンスアンプ１５が活性化され、これによりビット線ＢＬ
１と＊ＢＬ１との間の微小電位差が増幅される。
【００８９】行アドレスが遷移し、ワード線ＷＬ１の電
位が立ち上げられ、これによりメモリセル１２の転送ゲ
ート１２２がオンになって、メモリセル１２への書き込
みが開始される。ワード線ＢＷＬ１が低レベルに遷移す
る。
位が立ち上げられ、これによりメモリセル１２の転送ゲ
ート１２２がオンになって、メモリセル１２への書き込
みが開始される。ワード線ＢＷＬ１が低レベルに遷移す
る。
【００９０】（ｂ３）ワード線ＷＬ１が低レベルにされ
て、メモリセル１２に再書き込みされたデータが保持さ
れる。
て、メモリセル１２に再書き込みされたデータが保持さ
れる。
【００９１】上記（ａ３）でのビット線電位リセット動
作と同じ動作が行われる。
作と同じ動作が行われる。
【００９２】図１は、図７の回路を含むＤＲＡＭの行ア
ドレス系回路の概略構成を示す。この回路では、非選択
のメモリセルブロックに対し再書き込みが行われる。図
１では簡単化のために、４×２個のセルアレイを備えた
２つのメモリセルブロック１９１及び１９２が示されて
いる。
ドレス系回路の概略構成を示す。この回路では、非選択
のメモリセルブロックに対し再書き込みが行われる。図
１では簡単化のために、４×２個のセルアレイを備えた
２つのメモリセルブロック１９１及び１９２が示されて
いる。
【００９３】行アドレスレジスタ２０に保持された行ア
ドレスＲＡは、例えば、ブロックプリデコーダ２１でそ
の上位５ビットが２ビットと３ビットのグループに分け
られて各々デコードされ、４＋８＝１２本の線上に信号
が出力され、これがメモリセルブロック１９１及び１９
２の各々に対して備えられたブロックデコーダ（２３）
に供給される。行アドレスの下位８ビットは、例えば、
ワードプリデコーダ２２で２ビットと３ビットと３ビッ
トのグループに分けられて各々デコードされ、８＋８＋
４＝２０本の線上に信号ＷＡが出力され、これがメモリ
セルブロック１９１及び１９２の各々に対して備えられ
た記憶・選択回路（２４）に供給される。
ドレスＲＡは、例えば、ブロックプリデコーダ２１でそ
の上位５ビットが２ビットと３ビットのグループに分け
られて各々デコードされ、４＋８＝１２本の線上に信号
が出力され、これがメモリセルブロック１９１及び１９
２の各々に対して備えられたブロックデコーダ（２３）
に供給される。行アドレスの下位８ビットは、例えば、
ワードプリデコーダ２２で２ビットと３ビットと３ビッ
トのグループに分けられて各々デコードされ、８＋８＋
４＝２０本の線上に信号ＷＡが出力され、これがメモリ
セルブロック１９１及び１９２の各々に対して備えられ
た記憶・選択回路（２４）に供給される。
【００９４】ブロックデコーダ２３は、例えばアンドゲ
ートで構成され、メモリセルブロック１９１が選択され
たときに‘１’になるブロック選択信号ＢＳ１を記憶・
選択回路２４に供給する。
ートで構成され、メモリセルブロック１９１が選択され
たときに‘１’になるブロック選択信号ＢＳ１を記憶・
選択回路２４に供給する。
【００９５】行アドレスレジスタ２０の出力の全ビット
はアドレス遷移検出回路２５に供給されて、行アドレス
が遷移する毎にパルスが生成され、信号ＡＴとして各記
憶・選択回路２４に供給される。
はアドレス遷移検出回路２５に供給されて、行アドレス
が遷移する毎にパルスが生成され、信号ＡＴとして各記
憶・選択回路２４に供給される。
【００９６】記憶・選択回路２４は、メモリセルブロッ
ク１９１が選択されたとき、すなわちブロック選択信号
ＢＳ１が‘１’のとき、信号ＡＴのパルスに応答して信
号ＷＡを、記憶すると共に信号ＷＸとしてワードデコー
ダ２６に供給する。これにより、例えば、ワード線ＷＬ
１が選択されて上述のようにメモリセル１２のデータが
読み出され、読み出しの場合にはワード線ＢＷＬ１にパ
ルスが供給されてバッファメモリセル１８に保持され
る。コラムアドレスが不図示のコラムデコーダでデコー
ドされて、コラムゲート１６及び１７がオンにされ、読
み出しの場合には配線ＳＡ及び＊ＳＡ上のデータがそれ
ぞれデータバス線ＤＢ及び＊ＤＢ上に伝達され、書き込
みの場合にはデータバス線ＤＢ及び＊ＤＢ上のデータが
配線ＳＡ及び＊ＳＡ上に伝達されてバッファメモリセル
１８に書き込まれる。メモリセル１２へのリストア動作
が行われずにメモリセル１２に対するアクセスが完了す
る。
ク１９１が選択されたとき、すなわちブロック選択信号
ＢＳ１が‘１’のとき、信号ＡＴのパルスに応答して信
号ＷＡを、記憶すると共に信号ＷＸとしてワードデコー
ダ２６に供給する。これにより、例えば、ワード線ＷＬ
１が選択されて上述のようにメモリセル１２のデータが
読み出され、読み出しの場合にはワード線ＢＷＬ１にパ
ルスが供給されてバッファメモリセル１８に保持され
る。コラムアドレスが不図示のコラムデコーダでデコー
ドされて、コラムゲート１６及び１７がオンにされ、読
み出しの場合には配線ＳＡ及び＊ＳＡ上のデータがそれ
ぞれデータバス線ＤＢ及び＊ＤＢ上に伝達され、書き込
みの場合にはデータバス線ＤＢ及び＊ＤＢ上のデータが
配線ＳＡ及び＊ＳＡ上に伝達されてバッファメモリセル
１８に書き込まれる。メモリセル１２へのリストア動作
が行われずにメモリセル１２に対するアクセスが完了す
る。
【００９７】記憶・選択回路２４は、メモリセルブロッ
ク１９１が非選択のとき、すなわちブロック選択信号Ｂ
Ｓ１が‘０’のとき、信号ＡＴのパルスに応答して、選
択されているメモリセルブロックへのアクセスと並列
に、上述のリストア動作を行わせる。すなわち、例えば
ワード線ＢＷＬ１にパルスを供給してバッファメモリセ
ル１８に保持されたデータを配線ＳＡ及び＊ＳＡ上に読
み出させ、記憶・選択回路２４に格納されているブロッ
ク内行アドレスを信号ＷＸとしてワードデコーダ２６に
供給して例えばワード線ＷＬ１を選択し、メモリセル１
２に対する再書き込みを行わせる。
ク１９１が非選択のとき、すなわちブロック選択信号Ｂ
Ｓ１が‘０’のとき、信号ＡＴのパルスに応答して、選
択されているメモリセルブロックへのアクセスと並列
に、上述のリストア動作を行わせる。すなわち、例えば
ワード線ＢＷＬ１にパルスを供給してバッファメモリセ
ル１８に保持されたデータを配線ＳＡ及び＊ＳＡ上に読
み出させ、記憶・選択回路２４に格納されているブロッ
ク内行アドレスを信号ＷＸとしてワードデコーダ２６に
供給して例えばワード線ＷＬ１を選択し、メモリセル１
２に対する再書き込みを行わせる。
【００９８】図２は、図１中の記憶・選択回路２４の構
成例を示す。
成例を示す。
【００９９】信号ＷＡは、レジスタ２４１、２４２及び
セレクタ２４３に供給され、レジスタ２４１及び２４２
の出力ＷＢ及びＷＣはセレクタ２４３に供給される。レ
ジスタ２４１及び２４２の記憶状態は、カウンタ２４４
のカウントで表される。
セレクタ２４３に供給され、レジスタ２４１及び２４２
の出力ＷＢ及びＷＣはセレクタ２４３に供給される。レ
ジスタ２４１及び２４２の記憶状態は、カウンタ２４４
のカウントで表される。
【０１００】すなわち、カウント０は、レジスタ２４１
及び２４２の内容がいずれも無効（空）であって、信号
ＷＡをレジスタ２４１に保持可能であることを表してい
る。この状態で信号ＷＡがレジスタ２４１に保持される
時、カウントが１になり、この値は、レジスタ２４１の
内容が有効であって、これを読み出し可能であり、か
つ、レジスタ２４２の内容が無効であって、信号ＷＡを
レジスタ２４２に保持可能であることを表している。こ
の状態で信号ＷＡがレジスタ２４２に保持される時、カ
ウントが２になり、この値は、レジスタ２４１及び２４
２の内容が有効であって、まずレジスタ２４２を読み出
し可能であり、かつ、メモリアクセス時にリストア省略
が不可能であることを表している。この状態でＷＣが信
号ＷＸとしてセレクタ２４３で選択される時、カウント
が１になり、この状態でＷＢが信号ＷＸとしてセレクタ
２４３で選択される時、カウントが０になる。
及び２４２の内容がいずれも無効（空）であって、信号
ＷＡをレジスタ２４１に保持可能であることを表してい
る。この状態で信号ＷＡがレジスタ２４１に保持される
時、カウントが１になり、この値は、レジスタ２４１の
内容が有効であって、これを読み出し可能であり、か
つ、レジスタ２４２の内容が無効であって、信号ＷＡを
レジスタ２４２に保持可能であることを表している。こ
の状態で信号ＷＡがレジスタ２４２に保持される時、カ
ウントが２になり、この値は、レジスタ２４１及び２４
２の内容が有効であって、まずレジスタ２４２を読み出
し可能であり、かつ、メモリアクセス時にリストア省略
が不可能であることを表している。この状態でＷＣが信
号ＷＸとしてセレクタ２４３で選択される時、カウント
が１になり、この状態でＷＢが信号ＷＸとしてセレクタ
２４３で選択される時、カウントが０になる。
【０１０１】カウンタ２４４は、ＵＰ／ＤＷ信号生成回
路２４５からのアップパルスによりカウントアップさ
れ、ダウンパルスによりカウントダウンされる。ＵＰ／
ＤＷ信号生成回路２４５は、カウンタ２４４のカウン
ト、ブロック選択信号ＢＳ１及び行アドレス遷移検出信
号ＡＴに基づいてこのアップパルス又はダウンパルスを
生成する。すなわち、ブロック選択信号ＢＳ１が‘１’
のとき、カウントが２でなければ信号ＡＴのパルスに応
答してアップパルスを生成し、ブロック選択信号ＢＳ１
が‘０’のとき、カウントが０でなけば信号ＡＴのパル
スに応答してダウンパルスを生成する。
路２４５からのアップパルスによりカウントアップさ
れ、ダウンパルスによりカウントダウンされる。ＵＰ／
ＤＷ信号生成回路２４５は、カウンタ２４４のカウン
ト、ブロック選択信号ＢＳ１及び行アドレス遷移検出信
号ＡＴに基づいてこのアップパルス又はダウンパルスを
生成する。すなわち、ブロック選択信号ＢＳ１が‘１’
のとき、カウントが２でなければ信号ＡＴのパルスに応
答してアップパルスを生成し、ブロック選択信号ＢＳ１
が‘０’のとき、カウントが０でなけば信号ＡＴのパル
スに応答してダウンパルスを生成する。
【０１０２】図３は、図２中のＵＰ／ＤＷ信号生成回路
２４５の構成例をカウンタ２４４と共に示す。
２４５の構成例をカウンタ２４４と共に示す。
【０１０３】ブロック選択信号ＢＳ１及び行アドレス遷
移検出信号ＡＴはアンドゲート２８１に供給され、その
出力がアンドゲート２８２の一方の入力端に供給され
る。アンドゲート２８２の他方の入力端には、カウンタ
２４４の上位ビット出力端Ｑ１からの出力Ｆ２がインバ
ータ２８３を介して供給される。これにより、ブロック
選択信号ＢＳ１が‘１’のとき、カウントが２でなけれ
ば、信号ＡＴのパルスに応答して、アンドゲート２８２
からカウンタ２４４へアップパルスが供給される。
移検出信号ＡＴはアンドゲート２８１に供給され、その
出力がアンドゲート２８２の一方の入力端に供給され
る。アンドゲート２８２の他方の入力端には、カウンタ
２４４の上位ビット出力端Ｑ１からの出力Ｆ２がインバ
ータ２８３を介して供給される。これにより、ブロック
選択信号ＢＳ１が‘１’のとき、カウントが２でなけれ
ば、信号ＡＴのパルスに応答して、アンドゲート２８２
からカウンタ２４４へアップパルスが供給される。
【０１０４】アンドゲート２８４には、ブロック選択信
号ＢＳ１をインバータ２８５で反転したもの及び信号Ａ
Ｔが供給され、その出力はアンドゲート２８６の一方の
入力端に供給される。アンドゲート２８６の他方の入力
端には、カウンタ２４４の出力Ｑ１及びＱ０からのＦ２
とＦ１との論理和をオアゲート２８７でとったものが供
給される。これにより、ブロック選択信号ＢＳ１が
‘０’のとき、カウントが０でなければ、信号ＡＴのパ
ルスに応答して、アンドゲート２８６からカウンタ２４
４へダウンパルスが供給される。
号ＢＳ１をインバータ２８５で反転したもの及び信号Ａ
Ｔが供給され、その出力はアンドゲート２８６の一方の
入力端に供給される。アンドゲート２８６の他方の入力
端には、カウンタ２４４の出力Ｑ１及びＱ０からのＦ２
とＦ１との論理和をオアゲート２８７でとったものが供
給される。これにより、ブロック選択信号ＢＳ１が
‘０’のとき、カウントが０でなければ、信号ＡＴのパ
ルスに応答して、アンドゲート２８６からカウンタ２４
４へダウンパルスが供給される。
【０１０５】図２に戻って、ブロック内行アドレス制御
回路２４６は、カウンタ２４４のカウント、ブロック選
択信号ＢＳ１及び信号ＡＴに基づいて、レジスタ２４１
及び２４２をラッチ制御し、セレクタ２４３を選択制御
し、信号ＮＲＭＬ並びにバッファセル用ワード選択信号
ＢＷＬ１及びＢＷＬ２を生成する。このラッチ及び選択
の制御は、次のように行われる。
回路２４６は、カウンタ２４４のカウント、ブロック選
択信号ＢＳ１及び信号ＡＴに基づいて、レジスタ２４１
及び２４２をラッチ制御し、セレクタ２４３を選択制御
し、信号ＮＲＭＬ並びにバッファセル用ワード選択信号
ＢＷＬ１及びＢＷＬ２を生成する。このラッチ及び選択
の制御は、次のように行われる。
【０１０６】すなわち、ブロック選択信号ＢＳ１が
‘１’のときには、制御回路２４６は、信号ＡＴのパル
スに応答して、セレクタ２４３に対しカウントによらず
信号ＷＡを選択させ、かつ、カウントが０であればレジ
スタ２４１のクロック入力端ＣＫにストア信号ＳＴＲ１
を供給して信号ＷＡをレジスタ２４１に保持させ、カウ
ントが１であればレジスタ２４２のクロック入力端ＣＫ
にストア信号ＳＴＲ２を供給して信号ＷＡをレジスタ２
４２に保持させ、カウントが２であれば信号ＮＲＭＬを
アクティブにする。図１の制御回路２７は、信号ＮＲＭ
Ｌアクティブに応答して、バッファメモリセル１８を選
択せずにメモリセルブロック１９１に対し、メモリアク
セスサイクル内でリストア動作を行う従来と同様のアク
セス制御を行う。ブロック選択信号ＢＳ１が‘０’のと
きには、制御回路２４６は、信号ＡＴのパルスに応答し
てセレクタ２４３に対し、カウントが１であればリスト
ア信号ＲＳＴＲ１のパルスでＷＢを選択させ、カウント
が２であればリストア信号ＲＳＴＲ２のパルスでＷＣを
選択させ、カウントが０であれば何もしない。
‘１’のときには、制御回路２４６は、信号ＡＴのパル
スに応答して、セレクタ２４３に対しカウントによらず
信号ＷＡを選択させ、かつ、カウントが０であればレジ
スタ２４１のクロック入力端ＣＫにストア信号ＳＴＲ１
を供給して信号ＷＡをレジスタ２４１に保持させ、カウ
ントが１であればレジスタ２４２のクロック入力端ＣＫ
にストア信号ＳＴＲ２を供給して信号ＷＡをレジスタ２
４２に保持させ、カウントが２であれば信号ＮＲＭＬを
アクティブにする。図１の制御回路２７は、信号ＮＲＭ
Ｌアクティブに応答して、バッファメモリセル１８を選
択せずにメモリセルブロック１９１に対し、メモリアク
セスサイクル内でリストア動作を行う従来と同様のアク
セス制御を行う。ブロック選択信号ＢＳ１が‘０’のと
きには、制御回路２４６は、信号ＡＴのパルスに応答し
てセレクタ２４３に対し、カウントが１であればリスト
ア信号ＲＳＴＲ１のパルスでＷＢを選択させ、カウント
が２であればリストア信号ＲＳＴＲ２のパルスでＷＣを
選択させ、カウントが０であれば何もしない。
【０１０７】図４は、図２中のブロック内行アドレス制
御回路２４６の構成例を示す。
御回路２４６の構成例を示す。
【０１０８】信号Ｆ２及びＦ１はそれぞれインバータ３
０１及び３０２で反転されてアンドゲート３０３に供給
される。アンドゲート３０３の出力、ブロック選択信号
ＢＳ１及び行アドレス遷移検出信号ＡＴは、アンドゲー
ト３０４に供給される。アンドゲート３０４の出力はデ
ィレイ回路３０５及びインバータ３０６を介してアンド
ゲート３０７の一方の入力端に供給されると共に、アン
ドゲート３０７の他方の入力端に直接供給される。これ
により、メモリセルブロック１９１が選択され、カウン
トが０のとき、信号ＡＴのパルスに応答して、ディレイ
回路３０５の遅延時間に等しい幅のパルスがアンドゲー
ト３０７からストア信号ＳＴＲ１として出力される。
０１及び３０２で反転されてアンドゲート３０３に供給
される。アンドゲート３０３の出力、ブロック選択信号
ＢＳ１及び行アドレス遷移検出信号ＡＴは、アンドゲー
ト３０４に供給される。アンドゲート３０４の出力はデ
ィレイ回路３０５及びインバータ３０６を介してアンド
ゲート３０７の一方の入力端に供給されると共に、アン
ドゲート３０７の他方の入力端に直接供給される。これ
により、メモリセルブロック１９１が選択され、カウン
トが０のとき、信号ＡＴのパルスに応答して、ディレイ
回路３０５の遅延時間に等しい幅のパルスがアンドゲー
ト３０７からストア信号ＳＴＲ１として出力される。
【０１０９】信号Ｆ２はインバータ３１１で反転され
て、信号Ｆ１は直接、アンドゲート３１３に供給され
る。アンドゲート３１３の出力、ブロック選択信号ＢＳ
１及び信号ＡＴはアンドゲート３１４に供給される。ア
ンドゲート３１４の出力はディレイ回路３１５及びイン
バータ３１６を介してアンドゲート３１７の一方の入力
端に供給されると共に、アンドゲート３１７の他方の入
力端に直接供給される。これにより、メモリセルブロッ
ク１９１が選択され、カウントが１のとき、信号ＡＴの
パルスに応答して、ディレイ回路３１５の遅延時間に等
しい幅のパルスがアンドゲート３１７からストア信号Ｓ
ＴＲ２として出力される。
て、信号Ｆ１は直接、アンドゲート３１３に供給され
る。アンドゲート３１３の出力、ブロック選択信号ＢＳ
１及び信号ＡＴはアンドゲート３１４に供給される。ア
ンドゲート３１４の出力はディレイ回路３１５及びイン
バータ３１６を介してアンドゲート３１７の一方の入力
端に供給されると共に、アンドゲート３１７の他方の入
力端に直接供給される。これにより、メモリセルブロッ
ク１９１が選択され、カウントが１のとき、信号ＡＴの
パルスに応答して、ディレイ回路３１５の遅延時間に等
しい幅のパルスがアンドゲート３１７からストア信号Ｓ
ＴＲ２として出力される。
【０１１０】アンドゲート３１３の出力、ブロック選択
信号ＢＳ１をインバータ３２０で反転したもの及び信号
ＡＴはアンドゲート３２４に供給される。アンドゲート
３２４の出力はディレイ回路３２５及びインバータ３２
６を介してアンドゲート３２７の一方の入力端に供給さ
れると共に、アンドゲート３２７の他方の入力端に直接
供給される。これにより、メモリセルブロック１９１が
非選択でカウントが１のとき、信号ＡＴのパルスに応答
して、ディレイ回路３２５の遅延時間に等しい幅のパル
スがアンドゲート３２７からリストア信号ＲＳＴＲ１と
して出力される。
信号ＢＳ１をインバータ３２０で反転したもの及び信号
ＡＴはアンドゲート３２４に供給される。アンドゲート
３２４の出力はディレイ回路３２５及びインバータ３２
６を介してアンドゲート３２７の一方の入力端に供給さ
れると共に、アンドゲート３２７の他方の入力端に直接
供給される。これにより、メモリセルブロック１９１が
非選択でカウントが１のとき、信号ＡＴのパルスに応答
して、ディレイ回路３２５の遅延時間に等しい幅のパル
スがアンドゲート３２７からリストア信号ＲＳＴＲ１と
して出力される。
【０１１１】信号Ｆ１はインバータ３３２で反転され
て、信号Ｆ２は直接、アンドゲート３３３に供給され
る。アンドゲート３３３の出力、ブロック選択信号ＢＳ
１及び信号ＡＴはアンドゲート３３４に供給される。こ
れにより、メモリセルブロック１９１が選択され、カウ
ントが２のとき、信号ＡＴのパルスがアンドゲート３３
４を介し信号ＮＲＭＬとして出力される。
て、信号Ｆ２は直接、アンドゲート３３３に供給され
る。アンドゲート３３３の出力、ブロック選択信号ＢＳ
１及び信号ＡＴはアンドゲート３３４に供給される。こ
れにより、メモリセルブロック１９１が選択され、カウ
ントが２のとき、信号ＡＴのパルスがアンドゲート３３
４を介し信号ＮＲＭＬとして出力される。
【０１１２】アンドゲート３３３の出力、ブロック選択
信号ＢＳ１をインバータ３４０で反転したもの及び信号
ＡＴはアンドゲート３４４に供給される。アンドゲート
３４４の出力はディレイ回路３４５及びインバータ３４
６を介してアンドゲート３４７の一方の入力端に供給さ
れると共に、アンドゲート３４７の他方の入力端に直接
供給される。これにより、メモリセルブロック１９１が
非選択でカウントが２のとき、信号ＡＴのパルスに応答
して、ディレイ回路３４５の遅延時間に等しい幅のパル
スがアンドゲート３４７からリストア信号ＲＳＴＲ２と
して出力される。
信号ＢＳ１をインバータ３４０で反転したもの及び信号
ＡＴはアンドゲート３４４に供給される。アンドゲート
３４４の出力はディレイ回路３４５及びインバータ３４
６を介してアンドゲート３４７の一方の入力端に供給さ
れると共に、アンドゲート３４７の他方の入力端に直接
供給される。これにより、メモリセルブロック１９１が
非選択でカウントが２のとき、信号ＡＴのパルスに応答
して、ディレイ回路３４５の遅延時間に等しい幅のパル
スがアンドゲート３４７からリストア信号ＲＳＴＲ２と
して出力される。
【０１１３】ストア信号ＳＴＲ１及びリストア信号ＲＳ
ＴＲ１がオアゲート３６に供給され、これらのいずれか
が‘１’のとき、オアゲート３６の出力である信号ＢＷ
Ｌ１Ｓが‘１’になる。ストア信号ＳＴＲ２及びリスト
ア信号ＲＳＴＲ２がオアゲート３７に供給され、これら
のいずれかが‘１’のとき、オアゲート３７の出力であ
る信号ＢＷＬ２Ｓが‘１’になる。信号ＢＷＬ１Ｓ及び
ＢＷＬ２Ｓは、不図示の回路により、図８〜１０に示す
動作との関係でタイミング調整されて、それぞれバッフ
ァセル用ワード線ＢＷＬ１及びＢＷＬ２を選択する信号
になる。
ＴＲ１がオアゲート３６に供給され、これらのいずれか
が‘１’のとき、オアゲート３６の出力である信号ＢＷ
Ｌ１Ｓが‘１’になる。ストア信号ＳＴＲ２及びリスト
ア信号ＲＳＴＲ２がオアゲート３７に供給され、これら
のいずれかが‘１’のとき、オアゲート３７の出力であ
る信号ＢＷＬ２Ｓが‘１’になる。信号ＢＷＬ１Ｓ及び
ＢＷＬ２Ｓは、不図示の回路により、図８〜１０に示す
動作との関係でタイミング調整されて、それぞれバッフ
ァセル用ワード線ＢＷＬ１及びＢＷＬ２を選択する信号
になる。
【０１１４】図５は、ＤＲＡＭのメモリセルアレイ及び
その周辺回路の配置図であり、図５中には、図１中の構
成要素に対応した符号が付されている。ワードデコーダ
２６、並びに、ＷＸ及びＡＴの信号線は、隣り合うメモ
リセルブロックの間の領域に配置されている。記憶・選
択回路２４は、メモリセルブロックに対応したイコライ
ザ付プリチャージ回路１４、ＣＭＯＳセンスアンプ１５
及びバッファメモリセル１８の隣り合うブロックの間に
配置されている。
その周辺回路の配置図であり、図５中には、図１中の構
成要素に対応した符号が付されている。ワードデコーダ
２６、並びに、ＷＸ及びＡＴの信号線は、隣り合うメモ
リセルブロックの間の領域に配置されている。記憶・選
択回路２４は、メモリセルブロックに対応したイコライ
ザ付プリチャージ回路１４、ＣＭＯＳセンスアンプ１５
及びバッファメモリセル１８の隣り合うブロックの間に
配置されている。
【０１１５】次に、図６の概略タイムチャートを参照し
て、図１のメモリセルブロック１９１のメモリセル１２
及び１３に連続してアクセスし、次にメモリセルブロッ
ク１９２に連続してアクセスする場合の、メモリセルブ
ロック１９１に関する動作を説明する。図６中の信号Ｗ
Ｌ１Ｓ、ＢＷＬ１Ｓ、ＷＬ２Ｓ及びＢＷＬ２Ｓはそれぞ
れ、ワード線ＷＬ１、ＢＷＬ１、ＷＬ２及びＢＷＬ２を
選択するための、タイミング調整前のものである。
て、図１のメモリセルブロック１９１のメモリセル１２
及び１３に連続してアクセスし、次にメモリセルブロッ
ク１９２に連続してアクセスする場合の、メモリセルブ
ロック１９１に関する動作を説明する。図６中の信号Ｗ
Ｌ１Ｓ、ＢＷＬ１Ｓ、ＷＬ２Ｓ及びＢＷＬ２Ｓはそれぞ
れ、ワード線ＷＬ１、ＢＷＬ１、ＷＬ２及びＢＷＬ２を
選択するための、タイミング調整前のものである。
【０１１６】最初、カウンタ２４４のカウントは２進数
‘００’であるとする。
‘００’であるとする。
【０１１７】図７のメモリセル１２にアクセスするため
に行アドレスＲＡが遷移（ＢＳ１が高レベルに遷移）す
ると、信号ＡＴのパルスが生成される。これにより、Ｕ
Ｐ／ＤＷ信号生成回路２４５でアップパルスが生成され
てカウンタ２４４のカウントが‘０１’になり、これと
同時に、ＳＴＲ１のパルスにより信号ＷＡがレジスタ２
４１に保持され、かつ、セレクタ２４３により信号ＷＡ
が選択される。次に、ワード線ＷＬ１の電位が立ち上が
り、配線ＳＡと＊ＳＡとの間の微小電位差がＣＭＯＳセ
ンスアンプ１５で増幅され、続いてワード線ＢＷＬ１の
電位が立ち上がって、バッファメモリセル１８１に書き
込まれる。メモリセル１２への再書き込みが行われずに
ビット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２にプリチ
ャージ（リセット）される。
に行アドレスＲＡが遷移（ＢＳ１が高レベルに遷移）す
ると、信号ＡＴのパルスが生成される。これにより、Ｕ
Ｐ／ＤＷ信号生成回路２４５でアップパルスが生成され
てカウンタ２４４のカウントが‘０１’になり、これと
同時に、ＳＴＲ１のパルスにより信号ＷＡがレジスタ２
４１に保持され、かつ、セレクタ２４３により信号ＷＡ
が選択される。次に、ワード線ＷＬ１の電位が立ち上が
り、配線ＳＡと＊ＳＡとの間の微小電位差がＣＭＯＳセ
ンスアンプ１５で増幅され、続いてワード線ＢＷＬ１の
電位が立ち上がって、バッファメモリセル１８１に書き
込まれる。メモリセル１２への再書き込みが行われずに
ビット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２にプリチ
ャージ（リセット）される。
【０１１８】図７のメモリセル１３にアクセスするため
に行アドレスＲＡが遷移（ＢＳ１は高レベルを維持）す
ると、信号ＡＴのパルスが生成され、前記同様にして、
カウントが‘１０’になり、ＳＴＲ２のパルスにより信
号ＷＡがレジスタ２４２に保持され、メモリセル１３の
内容がバッファメモリセル１８２に書き込まれ、メモリ
セル１３への再書き込みが行われずにビット線リセット
動作が行われる。
に行アドレスＲＡが遷移（ＢＳ１は高レベルを維持）す
ると、信号ＡＴのパルスが生成され、前記同様にして、
カウントが‘１０’になり、ＳＴＲ２のパルスにより信
号ＷＡがレジスタ２４２に保持され、メモリセル１３の
内容がバッファメモリセル１８２に書き込まれ、メモリ
セル１３への再書き込みが行われずにビット線リセット
動作が行われる。
【０１１９】メモリセルブロック１９２をアクセスする
ために行アドレスＲＡが遷移（ＢＳ１は低レベルに遷
移）すると、信号ＡＴのパルスが生成される。ＵＰ／Ｄ
Ｗ信号生成回路２４５でダウンパルスが生成されてカウ
ンタ２４４のカウントが‘０１’になり、これと同時
に、ＲＳＴＲ２のパルスによりセレクタ２４３でＷＣが
選択される。ワード線ＢＷＬ２の電位が立ち上がり、配
線ＳＡと＊ＳＡとの間の微小電位差がＣＭＯＳセンスア
ンプ１５で増幅され、続いてワード線ＷＬ２の電位が立
ち上がり、バッファメモリセル１８２のデータがメモリ
セル１３へ再書き込みされ、次にビット線リセット動作
が行われる。
ために行アドレスＲＡが遷移（ＢＳ１は低レベルに遷
移）すると、信号ＡＴのパルスが生成される。ＵＰ／Ｄ
Ｗ信号生成回路２４５でダウンパルスが生成されてカウ
ンタ２４４のカウントが‘０１’になり、これと同時
に、ＲＳＴＲ２のパルスによりセレクタ２４３でＷＣが
選択される。ワード線ＢＷＬ２の電位が立ち上がり、配
線ＳＡと＊ＳＡとの間の微小電位差がＣＭＯＳセンスア
ンプ１５で増幅され、続いてワード線ＷＬ２の電位が立
ち上がり、バッファメモリセル１８２のデータがメモリ
セル１３へ再書き込みされ、次にビット線リセット動作
が行われる。
【０１２０】再度メモリセルブロック１９２をアクセス
するために行アドレスＲＡが遷移（ＢＳ１は低レベルを
維持）すると、信号ＡＴのパルスが生成され、前記同様
にして、カウントが‘００’になり、ＲＳＴＲ１のパル
スによりセレクタ２４３でＷＢが選択され、バッファメ
モリセル１８１のデータがメモリセル１２へ再書き込み
され、次にビット線リセット動作が行われる。
するために行アドレスＲＡが遷移（ＢＳ１は低レベルを
維持）すると、信号ＡＴのパルスが生成され、前記同様
にして、カウントが‘００’になり、ＲＳＴＲ１のパル
スによりセレクタ２４３でＷＢが選択され、バッファメ
モリセル１８１のデータがメモリセル１２へ再書き込み
され、次にビット線リセット動作が行われる。
【０１２１】本第１実施形態によれば、メモリセルブロ
ック選択中に非選択のメモリセルブロックでリストアが
行われるので、リストア省略後リストアが行われる迄の
時間が、後述のバンクやチップの非選択のときにリスト
アを行う場合よりも短くなり、バッファメモリセル利用
効率が向上する。
ック選択中に非選択のメモリセルブロックでリストアが
行われるので、リストア省略後リストアが行われる迄の
時間が、後述のバンクやチップの非選択のときにリスト
アを行う場合よりも短くなり、バッファメモリセル利用
効率が向上する。
【０１２２】また、図１のワードデコーダ２６の前段
に、図２のレジスタ２４１及び２４２とセレクタ２４３
とを備えることにより、メモリセルブロック選択中に非
選択のメモリセルブロックでリストアを行うために長い
リストア用アドレス線をアクセス用アドレス線に沿って
敷設する必要がないので、構成が簡単になる。
に、図２のレジスタ２４１及び２４２とセレクタ２４３
とを備えることにより、メモリセルブロック選択中に非
選択のメモリセルブロックでリストアを行うために長い
リストア用アドレス線をアクセス用アドレス線に沿って
敷設する必要がないので、構成が簡単になる。
【０１２３】さらに、アップダウンカウンタ２４４のカ
ウントに応じて行アドレスの記憶及び選択の制御が行わ
れるので、その構成が簡単になる。
ウントに応じて行アドレスの記憶及び選択の制御が行わ
れるので、その構成が簡単になる。
【０１２４】（変形例）図７中のバッファメモリセルは
各種の記憶素子を用いることができ、例えばバッファメ
モリセル１８１はセル１８ａ又は１８ｂの一方のみでも
よい。さらに、図１１（Ａ）〜（Ｃ）のいずれのバッフ
ァメモリセル１８１Ａ〜１８Ｃを用いることもできる。
バッファメモリセル１８１Ａ〜１８ＣはそれぞれＰＭＯ
Ｓフリップフロップ、ＮＭＯＳフリップフロップ及びＣ
ＭＯＳフリップフロップに転送ゲートを接続したもので
あり、メモリセルとしては公知のものである。
各種の記憶素子を用いることができ、例えばバッファメ
モリセル１８１はセル１８ａ又は１８ｂの一方のみでも
よい。さらに、図１１（Ａ）〜（Ｃ）のいずれのバッフ
ァメモリセル１８１Ａ〜１８Ｃを用いることもできる。
バッファメモリセル１８１Ａ〜１８ＣはそれぞれＰＭＯ
Ｓフリップフロップ、ＮＭＯＳフリップフロップ及びＣ
ＭＯＳフリップフロップに転送ゲートを接続したもので
あり、メモリセルとしては公知のものである。
【０１２５】図１２（Ａ）は、他の変形例を示す、図１
中の一部に対応した回路を示す。
中の一部に対応した回路を示す。
【０１２６】リストアサイクル時間がリードサイクル及
びライトサイクルの時間よりも長い場合には、リストア
サイクル中に同一メモリセル行がアクセス対象になると
ウエイトが必要になる。そこで、この場合には、ブロッ
ク選択信号ＢＳ１をインバータ２３１で反転したもの及
びバーストモードＢＲＳＴＭＤを、アンドゲート２３２
を介して記憶・選択回路２４に供給し、これを図３及び
図４においてブロック選択信号ＢＳ１を反転した信号の
代わりに用いることにより、メモリセルブロック１９１
が非選択かつバーストモードである場合に、リストア動
作を行う。
びライトサイクルの時間よりも長い場合には、リストア
サイクル中に同一メモリセル行がアクセス対象になると
ウエイトが必要になる。そこで、この場合には、ブロッ
ク選択信号ＢＳ１をインバータ２３１で反転したもの及
びバーストモードＢＲＳＴＭＤを、アンドゲート２３２
を介して記憶・選択回路２４に供給し、これを図３及び
図４においてブロック選択信号ＢＳ１を反転した信号の
代わりに用いることにより、メモリセルブロック１９１
が非選択かつバーストモードである場合に、リストア動
作を行う。
【０１２７】図１２（Ｂ）は、第１実施形態の他の変形
例を示す、図１中の一部に対応した回路を示す。
例を示す、図１中の一部に対応した回路を示す。
【０１２８】この回路では、チップセレクト信号＊ＣＳ
を記憶・選択回路２４に供給し、これを図３及び図４に
おいてブロック選択信号ＢＳ１を反転した信号の代わり
に用いることにより、メモリアクセスが行われていない
期間においてリストア動作を行う。この場合、メモリセ
ルブロックは１つであってもよい。
を記憶・選択回路２４に供給し、これを図３及び図４に
おいてブロック選択信号ＢＳ１を反転した信号の代わり
に用いることにより、メモリアクセスが行われていない
期間においてリストア動作を行う。この場合、メモリセ
ルブロックは１つであってもよい。
【０１２９】［第２実施形態］上記第１実施形態では、
各メモリセルブロックに対して、ワードデコーダ２６の
近くに記憶・選択回路２４を配置したが、メモリセルア
レイの周辺に纏めて記憶・選択回路を配置することも可
能である。図１３は、これを実現した多バンク型ＤＲＡ
Ｍの行アドレス系回路概略構成を示す。
各メモリセルブロックに対して、ワードデコーダ２６の
近くに記憶・選択回路２４を配置したが、メモリセルア
レイの周辺に纏めて記憶・選択回路を配置することも可
能である。図１３は、これを実現した多バンク型ＤＲＡ
Ｍの行アドレス系回路概略構成を示す。
【０１３０】このＤＲＡＭは、バンク＃０〜＃３を備
え、非選択のバンクでリストア動作を行う。選択された
１つのバンクにアクセス用行アドレスを供給すると共
に、これと独立に、非選択のバンクの１つにリストア用
行アドレスＲＸを、制御回路２７Ａから供給可能となっ
ている。各バンクはｍ個のメモリセルブロックを備え、
各メモリセルブロックに対して上記第１実施形態と同様
に、２行のバッファメモリセルを備え、その第１行及び
第２行はそれぞれワード線ＢＷＬ１及びＢＷＬ２で選択
される。
え、非選択のバンクでリストア動作を行う。選択された
１つのバンクにアクセス用行アドレスを供給すると共
に、これと独立に、非選択のバンクの１つにリストア用
行アドレスＲＸを、制御回路２７Ａから供給可能となっ
ている。各バンクはｍ個のメモリセルブロックを備え、
各メモリセルブロックに対して上記第１実施形態と同様
に、２行のバッファメモリセルを備え、その第１行及び
第２行はそれぞれワード線ＢＷＬ１及びＢＷＬ２で選択
される。
【０１３１】このＤＲＡＭは、互いに同一構成のバンク
＃０〜＃３に対してそれぞれ互いに同一構成の記憶・選
択回路２４Ａ〜２４Ｄを備えている。
＃０〜＃３に対してそれぞれ互いに同一構成の記憶・選
択回路２４Ａ〜２４Ｄを備えている。
【０１３２】概説すれば、例えばバンク＃０をアクセス
するとき、ワードアドレスＲＡＬがリストアアドレス
（メモリセルブロック及びその中のリストア行を指定す
るアドレス）として記憶・選択回路２４Ａに記憶される
と共に、非選択バンクに対応した記憶・選択回路２４Ｂ
〜２４Ｄのうち優先順位に従って例えば記憶・選択回路
２４Ｂが、制御回路２７Ａからの選択制御信号ＳＬによ
り選択される。そして、選択されない記憶・選択回路２
４Ａ、２４Ｃ及び２４Ｄの出力がハイインピーダンス状
態にされると共に、記憶・選択回路２４Ｂに記憶されて
いるリストアアドレスの１つが記憶・選択回路２４Ｂ内
で選択され、リストア用アドレスＲＸとして出力され
る。制御回路２７Ａはこれに応答して、リストア用アド
レスＲＸで選択されたバンク＃１内のメモリセルブロッ
ク内のメモリセル行に対しリストア動作を行わせる。
するとき、ワードアドレスＲＡＬがリストアアドレス
（メモリセルブロック及びその中のリストア行を指定す
るアドレス）として記憶・選択回路２４Ａに記憶される
と共に、非選択バンクに対応した記憶・選択回路２４Ｂ
〜２４Ｄのうち優先順位に従って例えば記憶・選択回路
２４Ｂが、制御回路２７Ａからの選択制御信号ＳＬによ
り選択される。そして、選択されない記憶・選択回路２
４Ａ、２４Ｃ及び２４Ｄの出力がハイインピーダンス状
態にされると共に、記憶・選択回路２４Ｂに記憶されて
いるリストアアドレスの１つが記憶・選択回路２４Ｂ内
で選択され、リストア用アドレスＲＸとして出力され
る。制御回路２７Ａはこれに応答して、リストア用アド
レスＲＸで選択されたバンク＃１内のメモリセルブロッ
ク内のメモリセル行に対しリストア動作を行わせる。
【０１３３】行アドレスレジスタ２０に保持された行ア
ドレスＲＡのうち、上位２ビットＲＡＨがバンクデコー
ダ２９Ｈでデコードされて、バンク選択信号ＢＡＳ０〜
ＢＡＳ３が生成され、制御回路２７Ａ及び記憶・選択回
路２４Ａ〜２４Ｄの各々に供給される。ｊ＝０〜３の各
々について、ＢＡＳｊが‘１’のときバンク＃ｊが選択
される。
ドレスＲＡのうち、上位２ビットＲＡＨがバンクデコー
ダ２９Ｈでデコードされて、バンク選択信号ＢＡＳ０〜
ＢＡＳ３が生成され、制御回路２７Ａ及び記憶・選択回
路２４Ａ〜２４Ｄの各々に供給される。ｊ＝０〜３の各
々について、ＢＡＳｊが‘１’のときバンク＃ｊが選択
される。
【０１３４】行アドレスレジスタ２０の出力のうち、Ｒ
ＡＨを除くワードアドレスＲＡＬのうちのメモリセルブ
ロック選択用上位部がブロックデコーダ２９Ｌでデコー
ドされて、ブロック選択信号ＢＳ１〜ＢＳｍが生成さ
れ、ブロック選択信号ＢＳ１〜ＢＳｍ及びワードアドレ
スＲＡＬが記憶・選択回路２４Ａ〜２４Ｄの各々に供給
される。ｉ＝１〜ｍの各々について、ブロック選択信号
ＢＳｉが‘１’のとき、選択されたバンク内のｉ番目の
メモリブロックが選択される。
ＡＨを除くワードアドレスＲＡＬのうちのメモリセルブ
ロック選択用上位部がブロックデコーダ２９Ｌでデコー
ドされて、ブロック選択信号ＢＳ１〜ＢＳｍが生成さ
れ、ブロック選択信号ＢＳ１〜ＢＳｍ及びワードアドレ
スＲＡＬが記憶・選択回路２４Ａ〜２４Ｄの各々に供給
される。ｉ＝１〜ｍの各々について、ブロック選択信号
ＢＳｉが‘１’のとき、選択されたバンク内のｉ番目の
メモリブロックが選択される。
【０１３５】アドレス遷移検出回路２５は、行アドレス
レジスタ２０の出力が遷移する毎に１つのパルスを出力
し、これを信号ＡＴとして記憶・選択回路２４Ａ〜２４
Ｄへ供給する。
レジスタ２０の出力が遷移する毎に１つのパルスを出力
し、これを信号ＡＴとして記憶・選択回路２４Ａ〜２４
Ｄへ供給する。
【０１３６】図１４は、図１３中の記憶・選択回路２４
Ａの構成例を示す。
Ａの構成例を示す。
【０１３７】レジスタ４１１、４１２、ＲＳフリップフ
ロップ５１１、５１２及び制御回路６１は１つのメモリ
セルブロックに対するものであり、これと同一構成のも
のが各メモリセルブロックに対して備えられている。レ
ジスタ４１１、４１２及び制御回路６１はそれぞれ図２
のレジスタ２４１、２４２及びブロック内行アドレス制
御回路２４６に対応し、ＲＳフリップフロップ５１１及
び５１２はそれぞれ図２のカウンタ２４４の下位ビット
及び上位ビットに対応している。
ロップ５１１、５１２及び制御回路６１は１つのメモリ
セルブロックに対するものであり、これと同一構成のも
のが各メモリセルブロックに対して備えられている。レ
ジスタ４１１、４１２及び制御回路６１はそれぞれ図２
のレジスタ２４１、２４２及びブロック内行アドレス制
御回路２４６に対応し、ＲＳフリップフロップ５１１及
び５１２はそれぞれ図２のカウンタ２４４の下位ビット
及び上位ビットに対応している。
【０１３８】すなわち、記憶・選択回路２４Ａは、ｉ＝
１〜ｍの各々について、行アドレスＲＡＬを一時記憶す
るためのレジスタ４ｉ１及び４ｉ２と、レジスタ４ｉ１
及び４ｉ２の内容がそれぞれ有効であるか無効であるか
を示すＲＳフリップフロップ５ｉ１及び５ｉ２と、レジ
スタ４ｉ１及び４ｉ２をラッチ制御しＲＳフリップフロ
ップ５ｉ１及び５ｉ２の状態を制御する制御回路６ｉと
を備えている。
１〜ｍの各々について、行アドレスＲＡＬを一時記憶す
るためのレジスタ４ｉ１及び４ｉ２と、レジスタ４ｉ１
及び４ｉ２の内容がそれぞれ有効であるか無効であるか
を示すＲＳフリップフロップ５ｉ１及び５ｉ２と、レジ
スタ４ｉ１及び４ｉ２をラッチ制御しＲＳフリップフロ
ップ５ｉ１及び５ｉ２の状態を制御する制御回路６ｉと
を備えている。
【０１３９】レジスタ４ｉ１及び４ｉ２の出力ＲＡｉ１
及びＲＡｉ２は、セレクタ５０に供給される。
及びＲＡｉ２は、セレクタ５０に供給される。
【０１４０】ＲＳフリップフロップ５ｉ１及び５ｉ２の
非反転出力端Ｑからの有効フラグＦｉ１及びＦｉ２は優
先ビット‘１’セレクタ６０に供給される。優先ビット
‘１’セレクタ６０は、有効フラグＦｉ１及びＦｉ２に
対応してそれぞれ優先ビット選択信号ＰＢｉ１及びＰＢ
ｉ２を出力し、制御回路６ｉに供給する。優先ビット
‘１’セレクタ６０は、２ｍビットの入力の内、‘１’
のビットの１つを、予め定められた優先順位に基づいて
選択し、これに対応する出力ビットのみ‘１’にし、他
の出力ビットを全て‘０’にする。但し、上記選択制御
信号ＳＬにより優先ビット‘１’セレクタ６０が選択さ
れていなければ、優先ビット‘１’セレクタ６０の全出
力ビットが‘０’になる。
非反転出力端Ｑからの有効フラグＦｉ１及びＦｉ２は優
先ビット‘１’セレクタ６０に供給される。優先ビット
‘１’セレクタ６０は、有効フラグＦｉ１及びＦｉ２に
対応してそれぞれ優先ビット選択信号ＰＢｉ１及びＰＢ
ｉ２を出力し、制御回路６ｉに供給する。優先ビット
‘１’セレクタ６０は、２ｍビットの入力の内、‘１’
のビットの１つを、予め定められた優先順位に基づいて
選択し、これに対応する出力ビットのみ‘１’にし、他
の出力ビットを全て‘０’にする。但し、上記選択制御
信号ＳＬにより優先ビット‘１’セレクタ６０が選択さ
れていなければ、優先ビット‘１’セレクタ６０の全出
力ビットが‘０’になる。
【０１４１】例えばｍ＝２のとき、優先ビット‘１’セ
レクタ６０の入力を、Ｆ１１、Ｆ１２、Ｆ２１及びＦ２
２をこの順に並べたビット列で表し、優先ビット‘１’
セレクタ６０の出力を、ＰＢ１１、ＰＢ１２、ＰＢ２１
及びＰＢ２２をこの順に並べたビット列で表すと、優先
ビット‘１’セレクタ６０の入力に対する出力は、例え
ば次のようになる。
レクタ６０の入力を、Ｆ１１、Ｆ１２、Ｆ２１及びＦ２
２をこの順に並べたビット列で表し、優先ビット‘１’
セレクタ６０の出力を、ＰＢ１１、ＰＢ１２、ＰＢ２１
及びＰＢ２２をこの順に並べたビット列で表すと、優先
ビット‘１’セレクタ６０の入力に対する出力は、例え
ば次のようになる。
【０１４２】 入力‘１１１１’→出力‘０１００’ 入力‘１０１１’→出力‘０００１’ 入力‘１０１０’→出力‘１０００’ 入力‘００１０’→出力‘００１０’ レジスタ４１１〜４ｍ２の出力ＲＡ１１〜ＲＡｍ２のう
ち、優先ビット‘１’セレクタ６０の出力の‘１’のビ
ットに対応したものがセレクタ５０で選択され、リスト
ア用アドレスＲＸとして出力される。すなわち、ＰＢｉ
１＝‘１’のときには行アドレスＲＡｉ１が選択され、
ＰＢｉ２＝‘１’のときには行アドレスＲＡｉ２が選択
される。
ち、優先ビット‘１’セレクタ６０の出力の‘１’のビ
ットに対応したものがセレクタ５０で選択され、リスト
ア用アドレスＲＸとして出力される。すなわち、ＰＢｉ
１＝‘１’のときには行アドレスＲＡｉ１が選択され、
ＰＢｉ２＝‘１’のときには行アドレスＲＡｉ２が選択
される。
【０１４３】優先ビット‘１’セレクタ６０の出力はＢ
ＷＬ選択回路６Ａにも供給される。この回路６Ａは、Ｐ
Ｂｉ１＝‘１’のときワード線ＢＷＬ１を‘１’にし、
ＰＢｉ２＝‘１’のときワード線ＢＷＬ２を‘１’にす
る。
ＷＬ選択回路６Ａにも供給される。この回路６Ａは、Ｐ
Ｂｉ１＝‘１’のときワード線ＢＷＬ１を‘１’にし、
ＰＢｉ２＝‘１’のときワード線ＢＷＬ２を‘１’にす
る。
【０１４４】制御回路６ｉには、ＲＳフリップフロップ
５ｉ１及び５ｉ２の反転出力端＊Ｑからの無効フラグ＊
Ｆｉ１及び＊Ｆｉ２、優先ビット‘１’セレクタ６０か
らの優先ビット選択信号ＰＢｉ１及びＰＢｉ２、並び
に、バンク選択信号ＢＡＳ０、行アドレス遷移検出信号
ＡＴ及びブロック選択信号ＢＳｉが供給される。
５ｉ１及び５ｉ２の反転出力端＊Ｑからの無効フラグ＊
Ｆｉ１及び＊Ｆｉ２、優先ビット‘１’セレクタ６０か
らの優先ビット選択信号ＰＢｉ１及びＰＢｉ２、並び
に、バンク選択信号ＢＡＳ０、行アドレス遷移検出信号
ＡＴ及びブロック選択信号ＢＳｉが供給される。
【０１４５】図１５は、制御回路６１の構成例を示す。
【０１４６】信号ＡＴ、ＢＡＳ０及びＢＳ１はアンドゲ
ート６１０に供給され、その出力と無効フラグ＊Ｆ１１
とがアンドゲート６１１に供給され、アンドゲート６１
１からセット信号ＳＥＴ１１が出力される。これによ
り、バンク選択信号ＢＡＳ０、ブロック選択信号ＢＳ１
及び無効フラグ＊Ｆ１１が‘１’のとき、すなわち、バ
ンク＃０内の１番目のメモリセルブロックが選択され、
レジスタ４１１の内容が無効（空）のとき、信号ＡＴの
パルスがセット信号ＳＥＴ１１としてアンドゲート６１
１から出力され、図１４において、レジスタ４１１に行
アドレスＲＡＬが保持され、かつ、ＲＳフリップフロッ
プ５１１がセットされる。
ート６１０に供給され、その出力と無効フラグ＊Ｆ１１
とがアンドゲート６１１に供給され、アンドゲート６１
１からセット信号ＳＥＴ１１が出力される。これによ
り、バンク選択信号ＢＡＳ０、ブロック選択信号ＢＳ１
及び無効フラグ＊Ｆ１１が‘１’のとき、すなわち、バ
ンク＃０内の１番目のメモリセルブロックが選択され、
レジスタ４１１の内容が無効（空）のとき、信号ＡＴの
パルスがセット信号ＳＥＴ１１としてアンドゲート６１
１から出力され、図１４において、レジスタ４１１に行
アドレスＲＡＬが保持され、かつ、ＲＳフリップフロッ
プ５１１がセットされる。
【０１４７】アンドゲート６１０の出力及び無効フラグ
＊Ｆ１２がアンドゲート６１２に供給され、その出力
と、アンドゲート６１１の出力をインバータ６１３で反
転したものがアンドゲート６１４に供給され、アンドゲ
ート６１４からセット信号ＳＥＴ１２が出力される。こ
れにより、セット信号ＳＥＴ１１が‘１’であればセッ
ト信号ＳＥＴ１２は‘０’になる。セット信号ＳＥＴ１
１が‘０’で、バンク選択信号ＢＡＳ０、ブロック選択
信号ＢＳ１及び無効フラグ＊Ｆ１２が‘１’のとき、す
なわち、バンク＃０内の１番目のメモリセルブロックが
選択され、レジスタ４１１の内容が有効、レジスタ４１
２の内容が無効のとき、信号ＡＴのパルスがセット信号
ＳＥＴ１２としてアンドゲート６１４から出力され、図
１４において、レジスタ４１２に行アドレスＲＡＬが保
持され、かつ、ＲＳフリップフロップ５１２がセットさ
れる。
＊Ｆ１２がアンドゲート６１２に供給され、その出力
と、アンドゲート６１１の出力をインバータ６１３で反
転したものがアンドゲート６１４に供給され、アンドゲ
ート６１４からセット信号ＳＥＴ１２が出力される。こ
れにより、セット信号ＳＥＴ１１が‘１’であればセッ
ト信号ＳＥＴ１２は‘０’になる。セット信号ＳＥＴ１
１が‘０’で、バンク選択信号ＢＡＳ０、ブロック選択
信号ＢＳ１及び無効フラグ＊Ｆ１２が‘１’のとき、す
なわち、バンク＃０内の１番目のメモリセルブロックが
選択され、レジスタ４１１の内容が有効、レジスタ４１
２の内容が無効のとき、信号ＡＴのパルスがセット信号
ＳＥＴ１２としてアンドゲート６１４から出力され、図
１４において、レジスタ４１２に行アドレスＲＡＬが保
持され、かつ、ＲＳフリップフロップ５１２がセットさ
れる。
【０１４８】バンク選択信号ＢＡＳ０をインバータ６１
５で反転したもの、信号ＡＴ及びＰＢ１１がアンドゲー
ト６１６に供給され、アンドゲート６１６からリセット
信号ＲＳＴ１１が出力される。これにより、バンク選択
信号ＢＡＳ０が‘０’で優先ビット選択信号ＰＢ１１が
‘１’のとき、すなわち、バンク＃０が非選択でＲＳフ
リップフロップ５１１の出力Ｆ１１＝‘１’が優先的に
選択されたとき、信号ＡＴのパルスがリセット信号ＲＳ
Ｔ１１としてアンドゲート６１６から出力され、図１４
において、レジスタ４１１の内容がリストア用アドレス
ＲＸとして選択され、ワード線ＢＷＬ１が‘１’にさ
れ、かつ、ＲＳフリップフロップ５１１がリセットされ
る。
５で反転したもの、信号ＡＴ及びＰＢ１１がアンドゲー
ト６１６に供給され、アンドゲート６１６からリセット
信号ＲＳＴ１１が出力される。これにより、バンク選択
信号ＢＡＳ０が‘０’で優先ビット選択信号ＰＢ１１が
‘１’のとき、すなわち、バンク＃０が非選択でＲＳフ
リップフロップ５１１の出力Ｆ１１＝‘１’が優先的に
選択されたとき、信号ＡＴのパルスがリセット信号ＲＳ
Ｔ１１としてアンドゲート６１６から出力され、図１４
において、レジスタ４１１の内容がリストア用アドレス
ＲＸとして選択され、ワード線ＢＷＬ１が‘１’にさ
れ、かつ、ＲＳフリップフロップ５１１がリセットされ
る。
【０１４９】バンク選択信号ＢＡＳ０をインバータ６１
５で反転したもの、信号ＡＴ及びＰＢ１２がアンドゲー
ト６１７に供給され、アンドゲート６１７からリセット
信号ＲＳＴ１２が出力される。これにより、バンク選択
信号ＢＡＳ０が‘０’で優先ビット選択信号ＰＢ１２が
‘１’のとき、すなわち、バンク＃０が非選択でＲＳフ
リップフロップ５１２の出力Ｆ１２＝‘１’が優先的に
選択されたとき、信号ＡＴのパルスがリセット信号ＲＳ
Ｔ１２としてアンドゲート６１７から出力され、図１４
において、レジスタ４１２の内容がリストア用アドレス
ＲＸとして選択され、ワード線ＢＷＬ２が‘１’にさ
れ、かつ、ＲＳフリップフロップ５１２がリセットされ
る。
５で反転したもの、信号ＡＴ及びＰＢ１２がアンドゲー
ト６１７に供給され、アンドゲート６１７からリセット
信号ＲＳＴ１２が出力される。これにより、バンク選択
信号ＢＡＳ０が‘０’で優先ビット選択信号ＰＢ１２が
‘１’のとき、すなわち、バンク＃０が非選択でＲＳフ
リップフロップ５１２の出力Ｆ１２＝‘１’が優先的に
選択されたとき、信号ＡＴのパルスがリセット信号ＲＳ
Ｔ１２としてアンドゲート６１７から出力され、図１４
において、レジスタ４１２の内容がリストア用アドレス
ＲＸとして選択され、ワード線ＢＷＬ２が‘１’にさ
れ、かつ、ＲＳフリップフロップ５１２がリセットされ
る。
【０１５０】（変形例）図１６は、第２実施形態の変形
例を示す、図１３に対応したブロック図である。
例を示す、図１３に対応したブロック図である。
【０１５１】この回路では、行アドレスレジスタ２０の
出力の全ビットＲＡＨＬが、互いに同一構成の記憶・選
択回路２４Ａ’〜２４Ｄ’の各々に供給される。記憶・
選択回路２４Ａ’〜２４Ｄ’から出力される行アドレス
はそれぞれバンク＃０〜３に供給される。記憶・選択回
路２４Ａ’は、次の点、すなわち、行アドレスＲＡＨＬ
が図１４のセレクタ５０に供給され、バンク＃０が選択
されているときに行アドレスＲＡＨＬが選択され、ＲＸ
としてバンク＃０に供給されるという点以外は、図１４
の回路に類似している。バンク＃０が非選択のときは上
記の場合と同一である。他の記憶・選択回路についても
同様である。
出力の全ビットＲＡＨＬが、互いに同一構成の記憶・選
択回路２４Ａ’〜２４Ｄ’の各々に供給される。記憶・
選択回路２４Ａ’〜２４Ｄ’から出力される行アドレス
はそれぞれバンク＃０〜３に供給される。記憶・選択回
路２４Ａ’は、次の点、すなわち、行アドレスＲＡＨＬ
が図１４のセレクタ５０に供給され、バンク＃０が選択
されているときに行アドレスＲＡＨＬが選択され、ＲＸ
としてバンク＃０に供給されるという点以外は、図１４
の回路に類似している。バンク＃０が非選択のときは上
記の場合と同一である。他の記憶・選択回路についても
同様である。
【０１５２】この変形例によれば、非選択の全てのバン
クについて、リストア動作が並列して行われる。
クについて、リストア動作が並列して行われる。
【０１５３】［第３実施形態］図１７は、ＤＲＡＭ７０
と、この外部に備えたリストア用アドレス記憶・制御回
路８０との組み合わせの概略構成を示す。
と、この外部に備えたリストア用アドレス記憶・制御回
路８０との組み合わせの概略構成を示す。
【０１５４】図１７では、簡単化のために、ＤＲＡＭ７
０には４つのメモリセルブロック７１〜７４が備えら
れ、これに対応してそれぞれ１行のバッファメモリセル
行７５〜７８が備えられている場合を示している。バッ
ファメモリセル行７５〜７８がいずれも１行であること
から、メモリセルブロックを指定すると、これに対応し
たバッファメモリセル行が定まる。
０には４つのメモリセルブロック７１〜７４が備えら
れ、これに対応してそれぞれ１行のバッファメモリセル
行７５〜７８が備えられている場合を示している。バッ
ファメモリセル行７５〜７８がいずれも１行であること
から、メモリセルブロックを指定すると、これに対応し
たバッファメモリセル行が定まる。
【０１５５】ＤＲＡＭ７０には、行アドレスＲＡ及び列
アドレスが時分割で供給される。ＤＲＡＭ７０内の制御
回路７９には、外部の制御回路８０からストア信号ＳＴ
Ｒ及びリストア信号ＲＳＴＲが供給される。
アドレスが時分割で供給される。ＤＲＡＭ７０内の制御
回路７９には、外部の制御回路８０からストア信号ＳＴ
Ｒ及びリストア信号ＲＳＴＲが供給される。
【０１５６】ＤＲＡＭ７０では、チップセレクト信号＊
ＣＳがアクティブ、すなわち‘０’の場合、次のように
動作する。
ＣＳがアクティブ、すなわち‘０’の場合、次のように
動作する。
【０１５７】（１）制御回路７９は、ストア信号ＳＴＲ
が‘１’のとき、メモリセルブロックに対しリストアな
しのメモリアクセスが行われるように制御し、かつ、バ
ッファメモリセル行に対しアクセスしたデータを保持さ
せる。
が‘１’のとき、メモリセルブロックに対しリストアな
しのメモリアクセスが行われるように制御し、かつ、バ
ッファメモリセル行に対しアクセスしたデータを保持さ
せる。
【０１５８】（２）制御回路７９は、リストア信号ＲＳ
ＴＲが‘１’のとき、保持したアクセス行のデータをこ
の行にリストアさせる。
ＴＲが‘１’のとき、保持したアクセス行のデータをこ
の行にリストアさせる。
【０１５９】（３）制御回路７９は、ストア信号ＳＴＲ
及びリストア信号ＲＳＴＲが共に‘０’のとき、リスト
アを含む通常のメモリアクセスが行われるように制御す
る。
及びリストア信号ＲＳＴＲが共に‘０’のとき、リスト
アを含む通常のメモリアクセスが行われるように制御す
る。
【０１６０】制御回路８０において、レジスタ４１〜４
４は図１４のレジスタ４１１〜４ｍ１に対応し、フリッ
プフロップ５１〜５４は図１４のＲＳフリップフロップ
５１１〜５ｍ１に対応し、ブロックデコーダ２９Ａ、ア
ドレス遷移検出回路２５Ａ、セレクタ５０Ａ及び優先ビ
ット‘１’セレクタ６０Ａはそれぞれ、図１３のブロッ
クデコーダ２９Ｌ、アドレス遷移検出回路２５並びに図
１４のセレクタ５０及び優先ビット‘１’セレクタ６０
に対応し、制御回路６１Ｘは図１４の制御回路６１〜６
ｍに対応している。
４は図１４のレジスタ４１１〜４ｍ１に対応し、フリッ
プフロップ５１〜５４は図１４のＲＳフリップフロップ
５１１〜５ｍ１に対応し、ブロックデコーダ２９Ａ、ア
ドレス遷移検出回路２５Ａ、セレクタ５０Ａ及び優先ビ
ット‘１’セレクタ６０Ａはそれぞれ、図１３のブロッ
クデコーダ２９Ｌ、アドレス遷移検出回路２５並びに図
１４のセレクタ５０及び優先ビット‘１’セレクタ６０
に対応し、制御回路６１Ｘは図１４の制御回路６１〜６
ｍに対応している。
【０１６１】行アドレスＲＡは、リストア用アドレス記
憶・制御回路８０のレジスタ４１〜４４及びアドレス遷
移検出回路２５Ａに供給される。また、行アドレスＲＡ
のうちメモリセルブロック選択用上位ビットがブロック
デコーダ２９Ａに供給され、その出力が制御回路６１Ｘ
に供給される。セレクタ５０Ａの出力端は、ＤＲＡＭ７
０のアドレス入力端に接続されている。
憶・制御回路８０のレジスタ４１〜４４及びアドレス遷
移検出回路２５Ａに供給される。また、行アドレスＲＡ
のうちメモリセルブロック選択用上位ビットがブロック
デコーダ２９Ａに供給され、その出力が制御回路６１Ｘ
に供給される。セレクタ５０Ａの出力端は、ＤＲＡＭ７
０のアドレス入力端に接続されている。
【０１６２】アドレス遷移検出回路２５Ａの出力信号＊
ＡＴ及びＤＲＡＭ７０に対する従来のチップセレクト信
号＊ＣＳがノアゲート８２に供給され、その出力及びチ
ップセレクト信号＊ＣＳが制御回路６１Ｘに供給され
る。信号＊ＣＳ及び制御回路６１Ｘからのチップセレク
ト信号＊ＣＳＲがアンドゲート８１に供給され、アンド
ゲート８１からＤＲＡＭ７０のチップセレクト端子に対
しチップセレクト信号＊ＣＳＬが供給される。
ＡＴ及びＤＲＡＭ７０に対する従来のチップセレクト信
号＊ＣＳがノアゲート８２に供給され、その出力及びチ
ップセレクト信号＊ＣＳが制御回路６１Ｘに供給され
る。信号＊ＣＳ及び制御回路６１Ｘからのチップセレク
ト信号＊ＣＳＲがアンドゲート８１に供給され、アンド
ゲート８１からＤＲＡＭ７０のチップセレクト端子に対
しチップセレクト信号＊ＣＳＬが供給される。
【０１６３】次に、上記の如く構成された本第３実施形
態の動作を、ＤＲＡＭ７０のメモリセルブロック７１に
対しアクセスし次にＤＲＡＭ７０を非選択にする場合に
ついて説明する。
態の動作を、ＤＲＡＭ７０のメモリセルブロック７１に
対しアクセスし次にＤＲＡＭ７０を非選択にする場合に
ついて説明する。
【０１６４】最初、フリップフロップ５１〜５４は全て
リセットされ、リストア信号ＲＳＴＲが‘０’、チップ
セレクト信号＊ＣＳＲが‘１’になっている。この状態
で＊ＣＳが‘０’に遷移し、＊ＣＳＬが‘０’に遷移し
て、ＤＲＡＭ７０が選択される。行アドレスＲＡの遷移
に応答して、ノアゲート８２から制御回路６１Ｘへパル
スが供給され、この時のブロックデコーダ２９Ａの出力
に基づいて、レジスタ４１のクロック入力端ＣＫ及びフ
リップフロップ５１のセット入力端にこのパルスが供給
されて、行アドレスＲＡがレジスタ４１に保持され、か
つ、フリップフロップ５１がセットされる。他方、スト
ア信号ＳＴＲが‘１’にされ、これにより制御回路７９
は、メモリセルブロック７１に対しリストアなしのメモ
リアクセスが行われるように制御する。ストア信号ＳＴ
Ｒが‘０’にされる。
リセットされ、リストア信号ＲＳＴＲが‘０’、チップ
セレクト信号＊ＣＳＲが‘１’になっている。この状態
で＊ＣＳが‘０’に遷移し、＊ＣＳＬが‘０’に遷移し
て、ＤＲＡＭ７０が選択される。行アドレスＲＡの遷移
に応答して、ノアゲート８２から制御回路６１Ｘへパル
スが供給され、この時のブロックデコーダ２９Ａの出力
に基づいて、レジスタ４１のクロック入力端ＣＫ及びフ
リップフロップ５１のセット入力端にこのパルスが供給
されて、行アドレスＲＡがレジスタ４１に保持され、か
つ、フリップフロップ５１がセットされる。他方、スト
ア信号ＳＴＲが‘１’にされ、これにより制御回路７９
は、メモリセルブロック７１に対しリストアなしのメモ
リアクセスが行われるように制御する。ストア信号ＳＴ
Ｒが‘０’にされる。
【０１６５】次に、チップセレクト信号＊ＣＳが‘１’
になると、制御回路６１Ｘによりチップセレクト信号＊
ＣＳＲが‘０’にされ且つリストア信号ＲＳＴＲが
‘１’にされる。これにより、チップセレクト信号＊Ｃ
ＳＬが‘０’になってＤＲＡＭ７０が選択される。ま
た、優先ビット‘１’セレクタ６０Ａの出力‘１００
０’に対応してセレクタ５０Ａによりレジスタ４１の出
力が選択され、これがリストア用アドレスＲＸとしてＤ
ＲＡＭ７０に供給される。制御回路７９は、リストア信
号ＲＳＴＲが‘１’であるので、リストア用アドレスＲ
Ｘの上位のメモリセルブロック選択部でバッファメモリ
セル行７５を選択し、リストア用アドレスＲＸでメモリ
セルブロック７１内のメモリセル行を選択して、バッフ
ァメモリセル行７５の内容をメモリセルブロック７１の
選択行にリストアさせる。他方、制御回路６１Ｘにより
フリップフロップ５１がリセットされる。これらのリッ
ストア動作後に、リストア信号ＲＳＴＲが‘０’にされ
る。
になると、制御回路６１Ｘによりチップセレクト信号＊
ＣＳＲが‘０’にされ且つリストア信号ＲＳＴＲが
‘１’にされる。これにより、チップセレクト信号＊Ｃ
ＳＬが‘０’になってＤＲＡＭ７０が選択される。ま
た、優先ビット‘１’セレクタ６０Ａの出力‘１００
０’に対応してセレクタ５０Ａによりレジスタ４１の出
力が選択され、これがリストア用アドレスＲＸとしてＤ
ＲＡＭ７０に供給される。制御回路７９は、リストア信
号ＲＳＴＲが‘１’であるので、リストア用アドレスＲ
Ｘの上位のメモリセルブロック選択部でバッファメモリ
セル行７５を選択し、リストア用アドレスＲＸでメモリ
セルブロック７１内のメモリセル行を選択して、バッフ
ァメモリセル行７５の内容をメモリセルブロック７１の
選択行にリストアさせる。他方、制御回路６１Ｘにより
フリップフロップ５１がリセットされる。これらのリッ
ストア動作後に、リストア信号ＲＳＴＲが‘０’にされ
る。
【０１６６】（変形例）図１８は、第３実施形態の変形
例を示す、図１７に対応したブロック図である。
例を示す、図１７に対応したブロック図である。
【０１６７】この回路では、行アドレスＲＡ及びチップ
選択信号＊ＣＳがセレクタ５０Ｂに供給され、チップ選
択信号＊ＣＳが‘０’のときに行アドレスＲＡがセレク
タ５０Ｂで選択され、ＲＸとしてＤＲＡＭ７０に供給さ
れる。チップ選択信号＊ＣＳが‘１’のときには、上記
第３実施形態と同じ動作が行われる。
選択信号＊ＣＳがセレクタ５０Ｂに供給され、チップ選
択信号＊ＣＳが‘０’のときに行アドレスＲＡがセレク
タ５０Ｂで選択され、ＲＸとしてＤＲＡＭ７０に供給さ
れる。チップ選択信号＊ＣＳが‘１’のときには、上記
第３実施形態と同じ動作が行われる。
【０１６８】なお、リストアアドレスにチップアドレス
を含ませることにより、複数のＤＲＡＭに対し１つのリ
ストア用アドレス記憶・制御回路を備えた構成であって
もよい。
を含ませることにより、複数のＤＲＡＭに対し１つのリ
ストア用アドレス記憶・制御回路を備えた構成であって
もよい。
【０１６９】［第４実施形態］図１９は、本発明の第４
実施形態に係るＤＲＡＭ内のビット線対に接続された回
路を示す。
実施形態に係るＤＲＡＭ内のビット線対に接続された回
路を示す。
【０１７０】この回路では、メモリセルアレイＭＣ１と
ＭＣ２とでセンスアンプを共通に使用可能にするため、
左右略対称になっている。
ＭＣ２とでセンスアンプを共通に使用可能にするため、
左右略対称になっている。
【０１７１】ＣＭＯＳセンスアンプを構成するＰＭＯＳ
クロス結合回路１５Ｐ及びＮＭＯＳクロス結合回路１５
Ｎは、転送ゲートが組み込まれている点に特徴がある。
クロス結合回路１５Ｐ及びＮＭＯＳクロス結合回路１５
Ｎは、転送ゲートが組み込まれている点に特徴がある。
【０１７２】すなわち、ＰＭＯＳクロス結合回路１５Ｐ
では、ＰＭＯＳトランジスタ１５１のゲートとＰＭＯＳ
トランジスタ１５２のドレインとの間に転送ゲート１０
Ａが接続され、ＰＭＯＳトランジスタ１５２のゲートと
ＰＭＯＳトランジスタ１５１のドレインとの間に転送ゲ
ート１１Ａが接続されて、ドレイン側の配線ＳＡ及び＊
ＳＡがそれぞれゲート側の配線ＩＳＯ１及び＊ＩＳＯ１
と導通／遮断可能になっている。転送ゲート１０Ａ及び
１１Ａのゲートにはゲート制御信号ＭＩＤ１が供給され
る。ゲート制御信号ＭＩＤ１を低レベルにして転送ゲー
ト１０Ａ及び１１Ａをオフにしておくことにより、ダイ
レクトセンシング方式となり、ＰＭＯＳトランジスタ１
５１及び１５２のソースを電位Ｖｉｉに固定し且つコラ
ムゲート１６及び１７を早期にオンにすることが、可能
となる。
では、ＰＭＯＳトランジスタ１５１のゲートとＰＭＯＳ
トランジスタ１５２のドレインとの間に転送ゲート１０
Ａが接続され、ＰＭＯＳトランジスタ１５２のゲートと
ＰＭＯＳトランジスタ１５１のドレインとの間に転送ゲ
ート１１Ａが接続されて、ドレイン側の配線ＳＡ及び＊
ＳＡがそれぞれゲート側の配線ＩＳＯ１及び＊ＩＳＯ１
と導通／遮断可能になっている。転送ゲート１０Ａ及び
１１Ａのゲートにはゲート制御信号ＭＩＤ１が供給され
る。ゲート制御信号ＭＩＤ１を低レベルにして転送ゲー
ト１０Ａ及び１１Ａをオフにしておくことにより、ダイ
レクトセンシング方式となり、ＰＭＯＳトランジスタ１
５１及び１５２のソースを電位Ｖｉｉに固定し且つコラ
ムゲート１６及び１７を早期にオンにすることが、可能
となる。
【０１７３】同様に、ＮＭＯＳクロス結合回路１５Ｎで
は、ＮＭＯＳトランジスタ１５３のゲートとＮＭＯＳト
ランジスタ１５４のドレインとの間に転送ゲート１０Ｂ
が接続され、ＮＭＯＳトランジスタ１５４のゲートとＮ
ＭＯＳトランジスタ１５３のドレインとの間に転送ゲー
ト１１Ｂが接続されて、ドレイン側の配線ＳＡ及び＊Ｓ
Ａがそれぞれゲート側の配線ＩＳＯ２及び＊ＩＳＯ２と
導通／遮断可能になっている。転送ゲート１０Ｂ及び１
１Ｂのゲートにはゲート制御信号ＭＩＤ２が供給され
る。
は、ＮＭＯＳトランジスタ１５３のゲートとＮＭＯＳト
ランジスタ１５４のドレインとの間に転送ゲート１０Ｂ
が接続され、ＮＭＯＳトランジスタ１５４のゲートとＮ
ＭＯＳトランジスタ１５３のドレインとの間に転送ゲー
ト１１Ｂが接続されて、ドレイン側の配線ＳＡ及び＊Ｓ
Ａがそれぞれゲート側の配線ＩＳＯ２及び＊ＩＳＯ２と
導通／遮断可能になっている。転送ゲート１０Ｂ及び１
１Ｂのゲートにはゲート制御信号ＭＩＤ２が供給され
る。
【０１７４】ＰＭＯＳクロス結合回路１５Ｐのソースは
電位Ｖｉｉに固定され、ＮＭＯＳクロス結合回路１５Ｎ
のソースは電位Ｖｓｓに固定されている。
電位Ｖｉｉに固定され、ＮＭＯＳクロス結合回路１５Ｎ
のソースは電位Ｖｓｓに固定されている。
【０１７５】また、図３３のイコライザ付プリチャージ
回路１４が、プリチャージ回路１４Ａ１とイコライザ１
４Ｂ１とに分離され、プリチャージ回路１４Ａ１は転送
ゲート１０及び１１に対しメモリセル側のビット線ＢＬ
１と＊ＢＬ１との間に接続され、イコライザ１４Ｂ１は
その反対側の配線ＩＳＯ１と＊ＩＳＯ１との間に接続さ
れている。
回路１４が、プリチャージ回路１４Ａ１とイコライザ１
４Ｂ１とに分離され、プリチャージ回路１４Ａ１は転送
ゲート１０及び１１に対しメモリセル側のビット線ＢＬ
１と＊ＢＬ１との間に接続され、イコライザ１４Ｂ１は
その反対側の配線ＩＳＯ１と＊ＩＳＯ１との間に接続さ
れている。
【０１７６】メモリセルＭＣ２側のプリチャージ回路１
４Ａ２、転送ゲート１０Ｃ及び１１Ｃ、イコライザ１４
Ｂ２、プリチャージ信号ＰＲ２、ゲート制御信号ＢＬＴ
２、信号ＥＱ２、ビット線ＢＬ２及び＊ＢＬ２、配線Ｉ
ＳＯ２及び＊ＩＳＯ２はそれぞれ、メモリセルＭＣ１側
のプリチャージ回路１４Ａ１、転送ゲート１０及び１
１、イコライザ１４Ｂ１、プリチャージ信号ＰＲ１、ゲ
ート制御信号ＢＬＴ１、信号ＥＱ１、ビット線ＢＬ１及
び＊ＢＬ１、配線ＩＳＯ１及び＊ＩＳＯ１に対応してい
る。
４Ａ２、転送ゲート１０Ｃ及び１１Ｃ、イコライザ１４
Ｂ２、プリチャージ信号ＰＲ２、ゲート制御信号ＢＬＴ
２、信号ＥＱ２、ビット線ＢＬ２及び＊ＢＬ２、配線Ｉ
ＳＯ２及び＊ＩＳＯ２はそれぞれ、メモリセルＭＣ１側
のプリチャージ回路１４Ａ１、転送ゲート１０及び１
１、イコライザ１４Ｂ１、プリチャージ信号ＰＲ１、ゲ
ート制御信号ＢＬＴ１、信号ＥＱ１、ビット線ＢＬ１及
び＊ＢＬ１、配線ＩＳＯ１及び＊ＩＳＯ１に対応してい
る。
【０１７７】この回路に対する各種制御は、制御回路２
７Ｂにより行われる。
７Ｂにより行われる。
【０１７８】図１９では、メモリセルアレイＭＣ１に接
続された複数のワード線のうちの１つＷＬ１のみ表して
いる。
続された複数のワード線のうちの１つＷＬ１のみ表して
いる。
【０１７９】他の点は、図３３と同一構成である。
【０１８０】次に、ビット線リセット電位Ｖｒｓｔ１が
Ｖｉｉ／２である場合におけるこの回路のリード動作を
説明する。図２０は、同一行アドレスに対し列アドレス
が連続的に変化する場合のリード動作を示す。
Ｖｉｉ／２である場合におけるこの回路のリード動作を
説明する。図２０は、同一行アドレスに対し列アドレス
が連続的に変化する場合のリード動作を示す。
【０１８１】メモリセルアレイＭＣ１をアクセスする
間、ゲート制御信号ＢＬＴ２は低レベルで転送ゲート１
０Ｃ及び１１Ｃがオフ、ゲート制御信号ＭＩＤ２は高レ
ベルで転送ゲート１０Ｂ及び１１Ｂはオンになってい
る。
間、ゲート制御信号ＢＬＴ２は低レベルで転送ゲート１
０Ｃ及び１１Ｃがオフ、ゲート制御信号ＭＩＤ２は高レ
ベルで転送ゲート１０Ｂ及び１１Ｂはオンになってい
る。
【０１８２】初期状態では、ゲート制御信号ＢＬＴ１が
低レベルで転送ゲート１０及び１１がオフになって、メ
モリセルアレイＭＣ１側でリセットされ、センスアンプ
側で前のデータが保持されている。すなわち、メモリセ
ルアレイＭＣ１側では、ワード線ＷＬ１が低レベルにな
っており、かつ、プリチャージ信号ＰＲ１が高レベルで
ビット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２にプリチ
ャージされている。センスアンプ側では、等化信号ＥＱ
１及びＥＱ２が低レベル、ゲート制御信号ＭＩＤ１が高
レベルで、ＰＭＯＳクロス結合回路１５ＰとＮＭＯＳク
ロス結合回路１５Ｎとが結合したＣＭＯＳセンスアンプ
が動作して、前のデータが保持されている。
低レベルで転送ゲート１０及び１１がオフになって、メ
モリセルアレイＭＣ１側でリセットされ、センスアンプ
側で前のデータが保持されている。すなわち、メモリセ
ルアレイＭＣ１側では、ワード線ＷＬ１が低レベルにな
っており、かつ、プリチャージ信号ＰＲ１が高レベルで
ビット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２にプリチ
ャージされている。センスアンプ側では、等化信号ＥＱ
１及びＥＱ２が低レベル、ゲート制御信号ＭＩＤ１が高
レベルで、ＰＭＯＳクロス結合回路１５ＰとＮＭＯＳク
ロス結合回路１５Ｎとが結合したＣＭＯＳセンスアンプ
が動作して、前のデータが保持されている。
【０１８３】（ｅ１１）この状態で、前のデータに対す
る後処理と、メモリセルアレイＭＣ１のセルからのデー
タ読み出し開始処理とが並列して行われる。
る後処理と、メモリセルアレイＭＣ１のセルからのデー
タ読み出し開始処理とが並列して行われる。
【０１８４】すなわち、後処理の第１段として、ゲート
制御信号ＭＩＤ１が低レベルに遷移して、転送ゲート１
０Ａ及び１１Ａがオフになり、等化信号ＥＱ１が高レベ
ルに遷移して配線ＩＳＯ１と＊ＩＳＯ１とが短絡され、
同電位になろうとする。読み出し開始処理として、プリ
チャージ信号ＰＲ１が低レベルに遷移し、ワード線ＷＬ
１の電位が立ち上げられ、セルキャパシタの電荷移動に
よりビット線ＢＬ１と＊ＢＬ１との間に電位差が生ず
る。さらに、等化信号ＥＱ１が低レベルに遷移して、配
線ＩＳＯ１と＊ＩＳＯ１とが絶縁され、ゲート制御信号
ＢＬＴ１が高レベルに遷移して、ビット線ＢＬ１と配線
ＩＳＯ１とが導通され、ビット線＊ＢＬ１と配線＊ＩＳ
Ｏ１とが導通される。後処理の第２段として、等化信号
ＥＱ２が高レベルに遷移して、配線ＩＳＯ２、＊ＩＳＯ
２、ＳＡ及び＊ＳＡが短絡され、これらが同電位になろ
うとする。
制御信号ＭＩＤ１が低レベルに遷移して、転送ゲート１
０Ａ及び１１Ａがオフになり、等化信号ＥＱ１が高レベ
ルに遷移して配線ＩＳＯ１と＊ＩＳＯ１とが短絡され、
同電位になろうとする。読み出し開始処理として、プリ
チャージ信号ＰＲ１が低レベルに遷移し、ワード線ＷＬ
１の電位が立ち上げられ、セルキャパシタの電荷移動に
よりビット線ＢＬ１と＊ＢＬ１との間に電位差が生ず
る。さらに、等化信号ＥＱ１が低レベルに遷移して、配
線ＩＳＯ１と＊ＩＳＯ１とが絶縁され、ゲート制御信号
ＢＬＴ１が高レベルに遷移して、ビット線ＢＬ１と配線
ＩＳＯ１とが導通され、ビット線＊ＢＬ１と配線＊ＩＳ
Ｏ１とが導通される。後処理の第２段として、等化信号
ＥＱ２が高レベルに遷移して、配線ＩＳＯ２、＊ＩＳＯ
２、ＳＡ及び＊ＳＡが短絡され、これらが同電位になろ
うとする。
【０１８５】（ｅ１２）次に、ダイレクトセンシングに
よる第１段の増幅が行われる。
よる第１段の増幅が行われる。
【０１８６】すなわち、等化信号ＥＱ２が低レベルに遷
移して、配線ＩＳＯ２と＊ＩＳＯ２とが絶縁され、コラ
ム選択信号ＣＬ１が高レベルに遷移して、コラムゲート
１６及び１７がオンになる。このように早期にコラムゲ
ート１６及び１７をオンにしても、転送ゲート１０Ａ及
び１１Ａがオフであるので、データバス線ＤＢ及び＊Ｄ
Ｂの電位によるＰＭＯＳクロス結合回路１５Ｐの増幅に
誤動作が生じない。
移して、配線ＩＳＯ２と＊ＩＳＯ２とが絶縁され、コラ
ム選択信号ＣＬ１が高レベルに遷移して、コラムゲート
１６及び１７がオンになる。このように早期にコラムゲ
ート１６及び１７をオンにしても、転送ゲート１０Ａ及
び１１Ａがオフであるので、データバス線ＤＢ及び＊Ｄ
Ｂの電位によるＰＭＯＳクロス結合回路１５Ｐの増幅に
誤動作が生じない。
【０１８７】ＰＭＯＳトランジスタ１５１および１５２
のソースが電位Ｖｉｉに固定され、転送ゲート１０Ａ及
び１１Ａがオフであるので、ＰＭＯＳトランジスタ１５
１及び１５２のゲート電位に応じて、電位Ｖｉｉの配線
から電流がそれぞれＰＭＯＳトランジスタ１５１及び１
５２を介し配線＊ＳＡ及びＳＡへ流れ、配線ＳＡと＊Ｓ
Ａとの間に電位差が生ずる。
のソースが電位Ｖｉｉに固定され、転送ゲート１０Ａ及
び１１Ａがオフであるので、ＰＭＯＳトランジスタ１５
１及び１５２のゲート電位に応じて、電位Ｖｉｉの配線
から電流がそれぞれＰＭＯＳトランジスタ１５１及び１
５２を介し配線＊ＳＡ及びＳＡへ流れ、配線ＳＡと＊Ｓ
Ａとの間に電位差が生ずる。
【０１８８】製造プロセスの変動による回路特性の変動
を小さくして誤動作を避けるために、ＰＭＯＳトランジ
スタ１５１及び１５２は転送ゲート１０等よりもサイズ
が数倍大きく、負荷が比較的大きいので、ＰＭＯＳトラ
ンジスタ１５１および１５２のソース電位を電位Ｖｉｉ
／２から電位Ｖｉｉに立ち上げると、増幅動作が遅くな
るが、この立ち上げが必要ないので、応答が早い。
を小さくして誤動作を避けるために、ＰＭＯＳトランジ
スタ１５１及び１５２は転送ゲート１０等よりもサイズ
が数倍大きく、負荷が比較的大きいので、ＰＭＯＳトラ
ンジスタ１５１および１５２のソース電位を電位Ｖｉｉ
／２から電位Ｖｉｉに立ち上げると、増幅動作が遅くな
るが、この立ち上げが必要ないので、応答が早い。
【０１８９】（ｅ１３）次に、ＣＭＯＳセンスアンプに
よる第２段の増幅動作が行われる。
よる第２段の増幅動作が行われる。
【０１９０】すなわち、上記増幅により、転送ゲート１
０Ａ及び１１ＡをオンにしてＰＭＯＳクロス結合回路１
５ＰとＮＭＯＳクロス結合回路１５Ｎとが結合した駆動
能力の高いＣＭＯＳセンスアンプで増幅しても誤動作が
生じない程度に、配線ＳＡと＊ＳＡとの間に電位差が生
じているので、ゲート制御信号ＭＩＤ１を高レベルにし
てこのＣＭＯＳセンスアンプを動作させる。
０Ａ及び１１ＡをオンにしてＰＭＯＳクロス結合回路１
５ＰとＮＭＯＳクロス結合回路１５Ｎとが結合した駆動
能力の高いＣＭＯＳセンスアンプで増幅しても誤動作が
生じない程度に、配線ＳＡと＊ＳＡとの間に電位差が生
じているので、ゲート制御信号ＭＩＤ１を高レベルにし
てこのＣＭＯＳセンスアンプを動作させる。
【０１９１】ゲート制御信号ＢＬＴ１を低レベルにして
転送ゲート１０及び１１をオフにすることにより、ＣＭ
ＯＳセンスアンプの負荷を低減して増幅速度を向上させ
る。
転送ゲート１０及び１１をオフにすることにより、ＣＭ
ＯＳセンスアンプの負荷を低減して増幅速度を向上させ
る。
【０１９２】また、コラムアドレスが変化して、コラム
アドレス選択信号ＣＬ１〜ＣＬ３のパルスにより同一メ
モリセル行の異なる列（不図示、ＣＬ２及びＣＬ３はこ
の列の信号）からデータバスラインＤＢ及び＊ＤＢへ順
次データが転送される。
アドレス選択信号ＣＬ１〜ＣＬ３のパルスにより同一メ
モリセル行の異なる列（不図示、ＣＬ２及びＣＬ３はこ
の列の信号）からデータバスラインＤＢ及び＊ＤＢへ順
次データが転送される。
【０１９３】（ｅ１４）次に、リストア動作が行われ
る。
る。
【０１９４】すなわち、ゲート制御信号ＢＬＴ１が高レ
ベルに遷移して、転送ゲート１０及び１１がオンにな
り、ＣＭＯＳセンスアンプの状態がビット線ＢＬ１及び
＊ＢＬ１に伝達される。
ベルに遷移して、転送ゲート１０及び１１がオンにな
り、ＣＭＯＳセンスアンプの状態がビット線ＢＬ１及び
＊ＢＬ１に伝達される。
【０１９５】次に、ワード線ＷＬ１の電位が立ち下げら
れてリストア動作が完了する。
れてリストア動作が完了する。
【０１９６】（ｅ１５）次に、リセット動作が行われ
る。
る。
【０１９７】すなわち、ゲート制御信号ＢＬＴ１が低レ
ベルに遷移して、転送ゲート１０及び１１がオフにな
り、プリチャージ信号ＰＲ１が高レベルに遷移して、ビ
ット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２にプリチャ
ージされる。
ベルに遷移して、転送ゲート１０及び１１がオフにな
り、プリチャージ信号ＰＲ１が高レベルに遷移して、ビ
ット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２にプリチャ
ージされる。
【０１９８】上記のようなセンスアンプ動作の高速化に
より、ロウサイクルが例えば１０ｎｓ短縮される。
より、ロウサイクルが例えば１０ｎｓ短縮される。
【０１９９】図１９において、上記対称性により、メモ
リセルアレイＭＣ２からの読み出し動作はメモリセルア
レイＭＣ１からの上記のような動作と対称的になるの
で、その説明を省略する。
リセルアレイＭＣ２からの読み出し動作はメモリセルア
レイＭＣ１からの上記のような動作と対称的になるの
で、その説明を省略する。
【０２００】なお、図１９において、ビット線リセット
電位Ｖｒｓｔ１及びＶｒｓｔ２はＶｉｉ／２に限定され
ず、電位Ｖｉｉ又はＶｓｓであってもよい。特に、ＰＭ
ＯＳクロス結合回路１５Ｐ側のプリチャージ回路１４Ａ
１に供給されるリセット電位Ｖｒｓｔ１を電位Ｖｓｓに
すればＰＭＯＳトランジスタ１５１及び１５２の増幅率
がＶｒｓｔ１＝Ｖｉｉ／２の場合よりも大きくなる。同
様に、ＮＭＯＳクロス結合回路１５Ｎ側のプリチャージ
回路１４Ａ２に供給されるリセット電位Ｖｒｓｔ２を電
位ＶｉｉにすればＮＭＯＳトランジスタ１５３及び１５
４の増幅率がＶｒｓｔ２＝Ｖｉｉ／２の場合よりも大き
くなるので、アクセスタイム短縮上好ましい。
電位Ｖｒｓｔ１及びＶｒｓｔ２はＶｉｉ／２に限定され
ず、電位Ｖｉｉ又はＶｓｓであってもよい。特に、ＰＭ
ＯＳクロス結合回路１５Ｐ側のプリチャージ回路１４Ａ
１に供給されるリセット電位Ｖｒｓｔ１を電位Ｖｓｓに
すればＰＭＯＳトランジスタ１５１及び１５２の増幅率
がＶｒｓｔ１＝Ｖｉｉ／２の場合よりも大きくなる。同
様に、ＮＭＯＳクロス結合回路１５Ｎ側のプリチャージ
回路１４Ａ２に供給されるリセット電位Ｖｒｓｔ２を電
位ＶｉｉにすればＮＭＯＳトランジスタ１５３及び１５
４の増幅率がＶｒｓｔ２＝Ｖｉｉ／２の場合よりも大き
くなるので、アクセスタイム短縮上好ましい。
【０２０１】図２１（Ａ）及び（Ｂ）は、リセット電位
Ｖｒｓｔをこのようにした場合のＤＲＡＭ内でのビット
線対の配置を示しており、実線はリセット電位Ｖｒｓｔ
がＶｉｉ、点線はリセット電位ＶｒｓｔがＶｓｓである
ことを示している。図２１（Ａ）及び（Ｂ）に示すよう
に、リセット電位Ｖｉｉのビット線対とリセット電位Ｖ
ｓｓのビット線対とを、センスアンプ列に沿って交互に
配置することも、センスアンプ列に沿って一方のみ配置
することもできる。
Ｖｒｓｔをこのようにした場合のＤＲＡＭ内でのビット
線対の配置を示しており、実線はリセット電位Ｖｒｓｔ
がＶｉｉ、点線はリセット電位ＶｒｓｔがＶｓｓである
ことを示している。図２１（Ａ）及び（Ｂ）に示すよう
に、リセット電位Ｖｉｉのビット線対とリセット電位Ｖ
ｓｓのビット線対とを、センスアンプ列に沿って交互に
配置することも、センスアンプ列に沿って一方のみ配置
することもできる。
【０２０２】［第５実施形態］図２２は、本発明の第５
実施形態に係るＤＲＡＭ内のビット線対に接続された回
路を示す。
実施形態に係るＤＲＡＭ内のビット線対に接続された回
路を示す。
【０２０３】この回路は、図１９において、ＮＭＯＳク
ロス結合回路１５Ｎの両側の、配線ＩＳＯ２と配線ＳＡ
との接続先を入れ替え、かつ、配線＊ＩＳＯ２と＊ＳＡ
との接続先を入れ替え、さらに、メモリセルアレイＭＣ
２側回路を省略した構成になっている。ＰＭＯＳクロス
結合回路１５Ｐのソースは電位Ｖｉｉに固定され、ＮＭ
ＯＳクロス結合回路１５ＮのソースはＶｓｓに固定され
ている。この回路に対する各種制御は、制御回路２７Ｃ
により行われる。
ロス結合回路１５Ｎの両側の、配線ＩＳＯ２と配線ＳＡ
との接続先を入れ替え、かつ、配線＊ＩＳＯ２と＊ＳＡ
との接続先を入れ替え、さらに、メモリセルアレイＭＣ
２側回路を省略した構成になっている。ＰＭＯＳクロス
結合回路１５Ｐのソースは電位Ｖｉｉに固定され、ＮＭ
ＯＳクロス結合回路１５ＮのソースはＶｓｓに固定され
ている。この回路に対する各種制御は、制御回路２７Ｃ
により行われる。
【０２０４】次に、ビット線リセット電位Ｖｒｓｔ１が
Ｖｉｉ／２である場合におけるこの回路のリード動作を
説明する。図２３は、同一行アドレスに対し列アドレス
が連続的に変化する場合のリード動作を示す。
Ｖｉｉ／２である場合におけるこの回路のリード動作を
説明する。図２３は、同一行アドレスに対し列アドレス
が連続的に変化する場合のリード動作を示す。
【０２０５】初期状態では、ゲート制御信号ＢＬＴ１が
低レベルで転送ゲート１０及び１１がオフ、プリチャー
ジ回路１４Ａ１がオンになって、メモリセルアレイＭＣ
１側でリセットされ、ゲート制御信号ＭＩＤ１及びＭＩ
Ｄ２が高レベル、信号ＥＱ１が低レベルになって、ＣＭ
ＯＳセンスアンプ側で前のデータが保持されている。
低レベルで転送ゲート１０及び１１がオフ、プリチャー
ジ回路１４Ａ１がオンになって、メモリセルアレイＭＣ
１側でリセットされ、ゲート制御信号ＭＩＤ１及びＭＩ
Ｄ２が高レベル、信号ＥＱ１が低レベルになって、ＣＭ
ＯＳセンスアンプ側で前のデータが保持されている。
【０２０６】（ｅ２１）前のデータに対する後処理が行
われる。
われる。
【０２０７】すなわち、プリチャージ回路１４Ａ１がオ
フになる。次に、イコライザ１４Ｂ１がオンになって、
配線ＩＳＯ２、＊ＩＳＯ２、ＳＡ及び＊ＳＡが同電位に
される。
フになる。次に、イコライザ１４Ｂ１がオンになって、
配線ＩＳＯ２、＊ＩＳＯ２、ＳＡ及び＊ＳＡが同電位に
される。
【０２０８】（ｅ２２）メモリセルアレイＭＣ１のセル
からの次のデータの読み出し及びその微小電位差の第１
段の増幅が行われる。
からの次のデータの読み出し及びその微小電位差の第１
段の増幅が行われる。
【０２０９】すなわち、一方では、選択されたワード線
の電位が立ち上がり、ＢＬｌと＊ＢＬｌとの間に、セル
キャパシタの電荷移動による電位差が生じる。他方で
は、転送ゲート１０及び１１がオンにされ、転送ゲート
１０Ａ、１１Ａ、１０Ｂ及び１１Ｂがオフにされる。こ
れにより、ＰＭＯＳクロス結合回路１５Ｐ及びＮＭＯＳ
クロス結合回路１５Ｎによる２段のダイレクトセンシン
グが行われる。この場合の駆動能力は、図１９での１段
のダイレクトセンシングの場合よりも大きい。
の電位が立ち上がり、ＢＬｌと＊ＢＬｌとの間に、セル
キャパシタの電荷移動による電位差が生じる。他方で
は、転送ゲート１０及び１１がオンにされ、転送ゲート
１０Ａ、１１Ａ、１０Ｂ及び１１Ｂがオフにされる。こ
れにより、ＰＭＯＳクロス結合回路１５Ｐ及びＮＭＯＳ
クロス結合回路１５Ｎによる２段のダイレクトセンシン
グが行われる。この場合の駆動能力は、図１９での１段
のダイレクトセンシングの場合よりも大きい。
【０２１０】（ｅ２３）次に、ＣＭＯＳセンスアンプに
よる第２段の増幅が行われる。
よる第２段の増幅が行われる。
【０２１１】すなわち、まず、転送ゲート１０及び１１
がオフになる。上記増幅により、転送ゲート１０Ａ及び
１１ＡをオンにしてＰＭＯＳクロス結合回路１５Ｐで増
幅しても誤動作が生じない程度に、配線ＩＳＯ２と＊Ｉ
ＳＯ２との間に電位差が生じた後に、このオンが実行さ
れ、次に、同様に転送ゲート１０Ｂ及び１１Ｂがオンに
なって、ＮＭＯＳクロス結合回路１５ＰとＮＭＯＳクロ
ス結合回路１５Ｎとが結合した駆動能力の高いＣＭＯＳ
センスアンプが動作する。
がオフになる。上記増幅により、転送ゲート１０Ａ及び
１１ＡをオンにしてＰＭＯＳクロス結合回路１５Ｐで増
幅しても誤動作が生じない程度に、配線ＩＳＯ２と＊Ｉ
ＳＯ２との間に電位差が生じた後に、このオンが実行さ
れ、次に、同様に転送ゲート１０Ｂ及び１１Ｂがオンに
なって、ＮＭＯＳクロス結合回路１５ＰとＮＭＯＳクロ
ス結合回路１５Ｎとが結合した駆動能力の高いＣＭＯＳ
センスアンプが動作する。
【０２１２】以後は、図２０の場合と同様に、データバ
スラインＤＢ及び＊ＤＢへのデータ転送、リストア（ｅ
２４）及びプリチャージ（ｅ２５）が行われる。
スラインＤＢ及び＊ＤＢへのデータ転送、リストア（ｅ
２４）及びプリチャージ（ｅ２５）が行われる。
【０２１３】［第６実施形態］図２４は、本発明の第６
実施形態に係るＤＲＡＭ内のビット線対に接続された回
路を示す。
実施形態に係るＤＲＡＭ内のビット線対に接続された回
路を示す。
【０２１４】この回路は、図１９において、ＮＭＯＳク
ロス結合回路１５Ｎとイコライザ１４Ｂ１との組の回路
の両側の、配線ＩＳＯ１と配線ＳＡとの接続先を入れ替
え、かつ、配線＊ＩＳＯ１と＊ＳＡとの接続先を入れ替
え、ＰＭＯＳクロス結合回路１５Ｐとイコライザ１４Ｂ
２との組の回路の両側の、配線ＩＳＯ２と配線ＳＡとの
接続先を入れ替え、かつ、配線＊ＩＳＯ２と配線＊ＳＡ
との接続先を入れ替え、イコライザ１４Ｂ１と１４Ｂ２
との一方を省略した構成になっている。また、ＮＭＯＳ
クロス結合回路１５Ｎ側のコラムゲート１６及び１７を
メモリセルアレイＭＣ１用とし、ＰＭＯＳクロス結合回
路１５Ｐ側のコラムゲート１６Ａ及び１７Ａをメモリセ
ルアレイＭＣ２用としている。この回路に対する各種制
御は、制御回路２７Ｄにより行われる。
ロス結合回路１５Ｎとイコライザ１４Ｂ１との組の回路
の両側の、配線ＩＳＯ１と配線ＳＡとの接続先を入れ替
え、かつ、配線＊ＩＳＯ１と＊ＳＡとの接続先を入れ替
え、ＰＭＯＳクロス結合回路１５Ｐとイコライザ１４Ｂ
２との組の回路の両側の、配線ＩＳＯ２と配線ＳＡとの
接続先を入れ替え、かつ、配線＊ＩＳＯ２と配線＊ＳＡ
との接続先を入れ替え、イコライザ１４Ｂ１と１４Ｂ２
との一方を省略した構成になっている。また、ＮＭＯＳ
クロス結合回路１５Ｎ側のコラムゲート１６及び１７を
メモリセルアレイＭＣ１用とし、ＰＭＯＳクロス結合回
路１５Ｐ側のコラムゲート１６Ａ及び１７Ａをメモリセ
ルアレイＭＣ２用としている。この回路に対する各種制
御は、制御回路２７Ｄにより行われる。
【０２１５】メモリセルアレイＭＣ１をアクセスする
間、ゲート制御信号ＢＬＴ２及びコラム選択信号ＣＬ２
が低レベルにされ、メモリセルアレイＭＣ２をアクセス
する間、ゲート制御信号ＢＬＴ１及びコラム選択信号Ｃ
Ｌ１が低レベルにされる。
間、ゲート制御信号ＢＬＴ２及びコラム選択信号ＣＬ２
が低レベルにされ、メモリセルアレイＭＣ２をアクセス
する間、ゲート制御信号ＢＬＴ１及びコラム選択信号Ｃ
Ｌ１が低レベルにされる。
【０２１６】次に、ビット線リセット電位Ｖｒｓｔ１が
Ｖｉｉ／２である場合におけるこの回路のリード動作を
説明する。図２５は、同一行アドレスに対し列アドレス
が連続的に変化する場合のリード動作を示す。
Ｖｉｉ／２である場合におけるこの回路のリード動作を
説明する。図２５は、同一行アドレスに対し列アドレス
が連続的に変化する場合のリード動作を示す。
【０２１７】初期状態では、ゲート制御信号ＢＬＴ１が
低レベルで転送ゲート１０及び１１がオフになってい
て、メモリセルアレイＭＣ１側でリセット状態になって
いる。ＣＭＯＳセンスアンプ側では、ゲート制御信号Ｍ
ＩＤ１及びＭＩＤ２が高レベル、等化信号ＥＱ１が低レ
ベルになっていて、前のデータがＣＭＯＳセンスアンプ
に保持されている。
低レベルで転送ゲート１０及び１１がオフになってい
て、メモリセルアレイＭＣ１側でリセット状態になって
いる。ＣＭＯＳセンスアンプ側では、ゲート制御信号Ｍ
ＩＤ１及びＭＩＤ２が高レベル、等化信号ＥＱ１が低レ
ベルになっていて、前のデータがＣＭＯＳセンスアンプ
に保持されている。
【０２１８】（ｅ３１）この状態で、前のデータに対す
る後処理が行われる。
る後処理が行われる。
【０２１９】すなわち、メモリセルアレイＭＣ１側で
は、プリチャージ信号ＰＲ１が低レベルに遷移する。セ
ンスアンプ側では、ゲート制御信号ＭＩＤ２が低レベル
に遷移し、駆動信号ＰＳＡが電位ＶｉｉからＶｉｉ／２
にされて、ＰＭＯＳクロス結合回路１５Ｐが不活性にさ
れる。また、配線ＩＳＯ１と＊ＩＳＯ１とがイコライザ
１４Ｂ１で短絡され、両配線の電位が等しくなる。
は、プリチャージ信号ＰＲ１が低レベルに遷移する。セ
ンスアンプ側では、ゲート制御信号ＭＩＤ２が低レベル
に遷移し、駆動信号ＰＳＡが電位ＶｉｉからＶｉｉ／２
にされて、ＰＭＯＳクロス結合回路１５Ｐが不活性にさ
れる。また、配線ＩＳＯ１と＊ＩＳＯ１とがイコライザ
１４Ｂ１で短絡され、両配線の電位が等しくなる。
【０２２０】（ｅ３２）メモリセルアレイＭＣ１のセル
からの次のデータの読み出し開始処理がわれる。
からの次のデータの読み出し開始処理がわれる。
【０２２１】すなわち、ゲート制御信号ＢＬＴ１が高レ
ベルに遷移して転送ゲート１０及び１１がオンになり、
選択されたワード線の電位が立ち上がり、ＢＬｌと＊Ｂ
Ｌｌとの間に、セルキャパシタの電荷移動による微小電
位差が生じる。
ベルに遷移して転送ゲート１０及び１１がオンになり、
選択されたワード線の電位が立ち上がり、ＢＬｌと＊Ｂ
Ｌｌとの間に、セルキャパシタの電荷移動による微小電
位差が生じる。
【０２２２】（ｅ３３）次に、第１段の増幅が行われ
る。
る。
【０２２３】すなわち、駆動信号ＰＳＡが電位Ｖｉｉに
立ち上げられて、ＰＭＯＳクロス結合回路１５Ｐが活性
化される。これにより、ＮＭＯＳクロス結合回路１５Ｎ
のダイレクトセンシングによる配線ＳＡ１と＊ＳＡ１と
に流れる電流差の増幅が、ＰＭＯＳクロス結合回路１５
Ｐによる配線ＩＳＯと＊ＩＳＯとの間の電位差増幅によ
り高められる。
立ち上げられて、ＰＭＯＳクロス結合回路１５Ｐが活性
化される。これにより、ＮＭＯＳクロス結合回路１５Ｎ
のダイレクトセンシングによる配線ＳＡ１と＊ＳＡ１と
に流れる電流差の増幅が、ＰＭＯＳクロス結合回路１５
Ｐによる配線ＩＳＯと＊ＩＳＯとの間の電位差増幅によ
り高められる。
【０２２４】ゲート制御信号ＢＬＴ１が低レベルに遷移
して転送ゲート１０及び１１がオフになり、センスアン
プの負荷が低減される。
して転送ゲート１０及び１１がオフになり、センスアン
プの負荷が低減される。
【０２２５】（ｅ３４）次に、ＣＭＯＳセンスアンプに
よる第２段の増幅が行われる。
よる第２段の増幅が行われる。
【０２２６】すなわち、ＰＭＯＳクロス結合回路１５Ｐ
による上記増幅により、転送ゲート１０Ｂ及び１１Ｂを
オンにしてもＮＭＯＳクロス結合回路１５Ｎの誤動作が
生じない程度に、配線ＩＳＯと＊ＩＳＯとの間に電位差
が生じた後に、このオンが実行されて、ＰＭＯＳクロス
結合回路１５ＰとＮＭＯＳクロス結合回路１５Ｎとが結
合した駆動能力の高いＣＭＯＳセンスアンプが動作す
る。
による上記増幅により、転送ゲート１０Ｂ及び１１Ｂを
オンにしてもＮＭＯＳクロス結合回路１５Ｎの誤動作が
生じない程度に、配線ＩＳＯと＊ＩＳＯとの間に電位差
が生じた後に、このオンが実行されて、ＰＭＯＳクロス
結合回路１５ＰとＮＭＯＳクロス結合回路１５Ｎとが結
合した駆動能力の高いＣＭＯＳセンスアンプが動作す
る。
【０２２７】以後は、図２０の場合と同様に、データバ
スラインＤＢ及び＊ＤＢへのデータ転送、リストア（ｅ
３５）及びプリチャージ（ｅ３６）が行われる。
スラインＤＢ及び＊ＤＢへのデータ転送、リストア（ｅ
３５）及びプリチャージ（ｅ３６）が行われる。
【０２２８】［第７実施形態］図２６は、本発明の第７
実施形態に係るＤＲＡＭの図１９に対応した回路を示
す。
実施形態に係るＤＲＡＭの図１９に対応した回路を示
す。
【０２２９】この回路は、配線ＳＡと＊ＳＡとの間にバ
ッファメモリセル１８Ａが接続されている外は、図１９
のそれと同一である。この回路に対する各種制御は、制
御回路２７Ｅにより行われる。
ッファメモリセル１８Ａが接続されている外は、図１９
のそれと同一である。この回路に対する各種制御は、制
御回路２７Ｅにより行われる。
【０２３０】バッファメモリセル１８Ａは、メモリセル
アレイＭＣ１及びＭＣ２に対するメモリセルをそれぞれ
例えば２つ備えている。
アレイＭＣ１及びＭＣ２に対するメモリセルをそれぞれ
例えば２つ備えている。
【０２３１】図２６では、メモリセルアレイＭＣ１に接
続された複数のワード線をＷＬで表し、バッファメモリ
セル１８Ａに接続された複数のワード線をＢＷＬで表し
ている。図２７及び図２８中のワード線ＷＬ１及びＷＬ
２はワード線ＷＬに含まれ、ワード線ＢＷＬ０〜ＢＷＬ
２はＢＷＬに含まれている。
続された複数のワード線をＷＬで表し、バッファメモリ
セル１８Ａに接続された複数のワード線をＢＷＬで表し
ている。図２７及び図２８中のワード線ＷＬ１及びＷＬ
２はワード線ＷＬに含まれ、ワード線ＢＷＬ０〜ＢＷＬ
２はＢＷＬに含まれている。
【０２３２】次に、ビット線リセット電位Ｖｒｓｔ１が
Ｖｉｉ／２である場合におけるこの回路の動作を説明す
る。
Ｖｉｉ／２である場合におけるこの回路の動作を説明す
る。
【０２３３】（１）リード動作 図２７は、図２６の回路においてメモリセルアレイＭＣ
１の行アドレスが連続的に変化する場合の、リード動作
を示す。
１の行アドレスが連続的に変化する場合の、リード動作
を示す。
【０２３４】バッファメモリセル１８Ａの記憶内容は最
初無効（空）であるとする。
初無効（空）であるとする。
【０２３５】この回路の動作は、バーストモードでない
こと、リストア動作が省略されること、バッファメモリ
セル１８Ａの選択及びバッファメモリセル１８Ａへの書
き込みが行われること以外は、図１９のそれと同一であ
る。
こと、リストア動作が省略されること、バッファメモリ
セル１８Ａの選択及びバッファメモリセル１８Ａへの書
き込みが行われること以外は、図１９のそれと同一であ
る。
【０２３６】初期状態では、ワード線ＢＷＬ０が高レベ
ルで、バッファメモリセル１８Ａへの前のデータの書き
込みが行われ、また、データバス線ＤＢ及び＊ＤＢへの
このデータの伝達が行われている。
ルで、バッファメモリセル１８Ａへの前のデータの書き
込みが行われ、また、データバス線ＤＢ及び＊ＤＢへの
このデータの伝達が行われている。
【０２３７】（ｃ１１）この状態で、該前のデータに対
する後処理と、メモリセルアレイＭＣ１のセルからのデ
ータ読み出し開始処理とが並列して行われる。
する後処理と、メモリセルアレイＭＣ１のセルからのデ
ータ読み出し開始処理とが並列して行われる。
【０２３８】すなわち、後処理の第１段として、ゲート
制御信号ＭＩＤ１が低レベルに遷移して、転送ゲート１
０Ａ及び１１Ａがオフになり、等化信号ＥＱ１が高レベ
ルに遷移して配線ＩＳＯ１と＊ＩＳＯ１とが短絡され、
同電位になろうとする。読み出し開始処理として、プリ
チャージ信号ＰＲ１が低レベルに遷移し、ワード線ＷＬ
１の電位が立ち上げられ、セルキャパシタの電荷移動に
よりビット線ＢＬ１と＊ＢＬ１との間に電位差が生ず
る。後処理の第２段として、ワード線ＢＷＬ０の電位が
立ち下げられてセンスアンプ１５Ｎのデータがバッファ
メモリセル１８Ａに保持され、コラム選択信号ＣＬ１が
低レベルに遷移してコラムゲート１６及び１７がオフに
なる。等化信号ＥＱ２が高レベルに遷移して、配線ＩＳ
Ｏ２、＊ＩＳＯ２、ＳＡ及び＊ＳＡが短絡され、これら
が同電位になろうとする。さらに、等化信号ＥＱ１が低
レベルに遷移して、配線ＩＳＯ１と＊ＩＳＯ１とが絶縁
され、ゲート制御信号ＢＬＴ１が高レベルに遷移して、
ビット線ＢＬ１と配線ＩＳＯ１とが導通され、ビット線
＊ＢＬ１と配線＊ＩＳＯ１とが導通される。
制御信号ＭＩＤ１が低レベルに遷移して、転送ゲート１
０Ａ及び１１Ａがオフになり、等化信号ＥＱ１が高レベ
ルに遷移して配線ＩＳＯ１と＊ＩＳＯ１とが短絡され、
同電位になろうとする。読み出し開始処理として、プリ
チャージ信号ＰＲ１が低レベルに遷移し、ワード線ＷＬ
１の電位が立ち上げられ、セルキャパシタの電荷移動に
よりビット線ＢＬ１と＊ＢＬ１との間に電位差が生ず
る。後処理の第２段として、ワード線ＢＷＬ０の電位が
立ち下げられてセンスアンプ１５Ｎのデータがバッファ
メモリセル１８Ａに保持され、コラム選択信号ＣＬ１が
低レベルに遷移してコラムゲート１６及び１７がオフに
なる。等化信号ＥＱ２が高レベルに遷移して、配線ＩＳ
Ｏ２、＊ＩＳＯ２、ＳＡ及び＊ＳＡが短絡され、これら
が同電位になろうとする。さらに、等化信号ＥＱ１が低
レベルに遷移して、配線ＩＳＯ１と＊ＩＳＯ１とが絶縁
され、ゲート制御信号ＢＬＴ１が高レベルに遷移して、
ビット線ＢＬ１と配線ＩＳＯ１とが導通され、ビット線
＊ＢＬ１と配線＊ＩＳＯ１とが導通される。
【０２３９】（ｃ１２）次に、ダイレクトセンシングに
よる第１段の増幅が行われる。
よる第１段の増幅が行われる。
【０２４０】すなわち、等化信号ＥＱ２が低レベルに遷
移して、配線ＩＳＯ２と＊ＩＳＯ２とが絶縁され、コラ
ム選択信号ＣＬ１が高レベルに遷移して、コラムゲート
１６及び１７がオンになる。
移して、配線ＩＳＯ２と＊ＩＳＯ２とが絶縁され、コラ
ム選択信号ＣＬ１が高レベルに遷移して、コラムゲート
１６及び１７がオンになる。
【０２４１】ＰＭＯＳトランジスタ１５１および１５２
のソースが電位Ｖｉｉに固定され、転送ゲート１０Ａ及
び１１Ａがオフであるので、ＰＭＯＳトランジスタ１５
１及び１５２のゲート電位に応じて、電位Ｖｉｉの配線
から電流がそれぞれＰＭＯＳトランジスタ１５１及び１
５２を介し配線＊ＳＡ及びＳＡへ流れ、配線ＳＡと＊Ｓ
Ａとの間に電位差が生ずる。
のソースが電位Ｖｉｉに固定され、転送ゲート１０Ａ及
び１１Ａがオフであるので、ＰＭＯＳトランジスタ１５
１及び１５２のゲート電位に応じて、電位Ｖｉｉの配線
から電流がそれぞれＰＭＯＳトランジスタ１５１及び１
５２を介し配線＊ＳＡ及びＳＡへ流れ、配線ＳＡと＊Ｓ
Ａとの間に電位差が生ずる。
【０２４２】（ｃ１３）次に、ＣＭＯＳセンスアンプに
よる第２段の増幅とビット線対のプリチャージとの並列
動作が行われる。
よる第２段の増幅とビット線対のプリチャージとの並列
動作が行われる。
【０２４３】すなわち、ゲート制御信号ＭＩＤ１を高レ
ベルにしてこのＣＭＯＳセンスアンプを動作させる。リ
ストア動作を行わないので、一方では、ゲート制御信号
ＢＬＴ１を低レベルにして転送ゲート１０及び１１をオ
フにすることにより、ＣＭＯＳセンスアンプの負荷を低
減して増幅速度を向上させ、他方では、プリチャージ信
号ＰＲ１を高レベルにし、ワード線ＷＬ１を立ち下げ
て、ビット線ＢＬ１及び＊ＢＬ１を電位Ｖｉｉ／２にプ
リチャージすると共に、メモリセルの転送ゲートを閉じ
る。
ベルにしてこのＣＭＯＳセンスアンプを動作させる。リ
ストア動作を行わないので、一方では、ゲート制御信号
ＢＬＴ１を低レベルにして転送ゲート１０及び１１をオ
フにすることにより、ＣＭＯＳセンスアンプの負荷を低
減して増幅速度を向上させ、他方では、プリチャージ信
号ＰＲ１を高レベルにし、ワード線ＷＬ１を立ち下げ
て、ビット線ＢＬ１及び＊ＢＬ１を電位Ｖｉｉ／２にプ
リチャージすると共に、メモリセルの転送ゲートを閉じ
る。
【０２４４】次に、以上の（ｃ１１）〜（ｃ１３）の動
作が、メモリセルアレイＭＣ１の他の行に対し行われ
る。
作が、メモリセルアレイＭＣ１の他の行に対し行われ
る。
【０２４５】例えば、従来４０ｎｓであったロウサイク
ルは、リストア省略で２０ｎｓ短縮され、上記のような
センスアンプ動作の高速化でさらに１０ｎｓ短縮され、
１０ｎｓになる。
ルは、リストア省略で２０ｎｓ短縮され、上記のような
センスアンプ動作の高速化でさらに１０ｎｓ短縮され、
１０ｎｓになる。
【０２４６】図２６において、バッファメモリセル１８
Ａの両側が対称的になっているので、メモリセルアレイ
ＭＣ２からの読み出し動作はメモリセルアレイＭＣ１か
らの上記のような動作と対称的になり、その説明を省略
する。
Ａの両側が対称的になっているので、メモリセルアレイ
ＭＣ２からの読み出し動作はメモリセルアレイＭＣ１か
らの上記のような動作と対称的になり、その説明を省略
する。
【０２４７】（２）ライト動作 図２８は、図２６の回路において、メモリセルアレイＭ
Ｃ１の行アドレスが連続的に変化する場合のライト動作
を示す。図２６の回路に対する制御は、リードのとき
と、一部の動作タイミングが異なる外は同一である。
Ｃ１の行アドレスが連続的に変化する場合のライト動作
を示す。図２６の回路に対する制御は、リードのとき
と、一部の動作タイミングが異なる外は同一である。
【０２４８】（３）リストア動作 図２９は、図２６の回路のリストア動作を示す。バッフ
ァメモリセル１８Ａの内容をメモリセルアレイＭＣ１に
リストアする場合を以下に説明する。
ァメモリセル１８Ａの内容をメモリセルアレイＭＣ１に
リストアする場合を以下に説明する。
【０２４９】上記リード動作の初期状態と同一の状態か
ら動作を開始する。
ら動作を開始する。
【０２５０】（ｄ１）等化信号ＥＱ１及び等化信号ＥＱ
２が高レベルに遷移して、配線ＩＳＯ１、ＳＡ、ＩＳＯ
２、＊ＩＳＯ１、＊ＳＡ及び＊ＩＳＯ２が、同電位にな
ろうとする。
２が高レベルに遷移して、配線ＩＳＯ１、ＳＡ、ＩＳＯ
２、＊ＩＳＯ１、＊ＳＡ及び＊ＩＳＯ２が、同電位にな
ろうとする。
【０２５１】（ｄ２）プリチャージ信号ＰＲ１が低レベ
ルに遷移し、次いでワード線ＢＷＬ１が高レベルに遷移
して、バッファセルデータが配線ＳＡ及び＊ＳＡ上に読
み出され、配線ＳＡと＊ＳＡとの間の電位差がＰＭＯＳ
クロス結合回路１５ＰとＮＭＯＳクロス結合回路１５Ｎ
とにより増幅される。バッファメモリセル１８ＡがＰＭ
ＯＳクロス結合回路１５Ｐ及びＮＭＯＳクロス結合回路
１５Ｎの近くに存在し、かつ、転送ゲート１０及び１１
がオフでＣＭＯＳセンスアンプの負荷が小さいので、高
速に増幅される。
ルに遷移し、次いでワード線ＢＷＬ１が高レベルに遷移
して、バッファセルデータが配線ＳＡ及び＊ＳＡ上に読
み出され、配線ＳＡと＊ＳＡとの間の電位差がＰＭＯＳ
クロス結合回路１５ＰとＮＭＯＳクロス結合回路１５Ｎ
とにより増幅される。バッファメモリセル１８ＡがＰＭ
ＯＳクロス結合回路１５Ｐ及びＮＭＯＳクロス結合回路
１５Ｎの近くに存在し、かつ、転送ゲート１０及び１１
がオフでＣＭＯＳセンスアンプの負荷が小さいので、高
速に増幅される。
【０２５２】（ｄ３）ワード線ＷＬ１の電位が立ち上げ
られる。また、ゲート制御信号ＢＬＴ１が高レベルに遷
移して、ビット線ＢＬ１と配線ＩＳＯ１とが導通され、
ビット線＊ＢＬ１と配線＊ＩＳＯ１とが導通されて、ビ
ット線ＢＬ１と＊ＢＬ１との間に電位差が生じ、これが
ＰＭＯＳクロス結合回路１５Ｐ及びＮＭＯＳクロス結合
回路１５Ｎで増幅される。
られる。また、ゲート制御信号ＢＬＴ１が高レベルに遷
移して、ビット線ＢＬ１と配線ＩＳＯ１とが導通され、
ビット線＊ＢＬ１と配線＊ＩＳＯ１とが導通されて、ビ
ット線ＢＬ１と＊ＢＬ１との間に電位差が生じ、これが
ＰＭＯＳクロス結合回路１５Ｐ及びＮＭＯＳクロス結合
回路１５Ｎで増幅される。
【０２５３】（ｄ４）ワード線ＢＷＬ１が低レベルに遷
移する。
移する。
【０２５４】ゲート制御信号ＢＬＴ１が低レベルに遷移
し、ワード線ＷＬ１が低レベルに遷移して、メモリセル
アレイＭＣ１に対するリストアが完了する。
し、ワード線ＷＬ１が低レベルに遷移して、メモリセル
アレイＭＣ１に対するリストアが完了する。
【０２５５】（ｄ５）上記リード動作の最初と同一の状
態にされる。
態にされる。
【０２５６】［第８実施形態］図３０は、本発明の第８
実施形態に係るＤＲＡＭ内のビット線対に接続された回
路を示す。
実施形態に係るＤＲＡＭ内のビット線対に接続された回
路を示す。
【０２５７】この回路では、転送ゲート１０Ａ及び１１
ＡがＰＭＯＳクロス結合回路１５ＰＡとバッファメモリ
セル１８Ａとの間に接続され、転送ゲート１０Ｂ及び１
１ＢがＮＭＯＳクロス結合回路１５ＮＡとバッファメモ
リセル１８Ａとの間に接続され、図２６のイコライザ１
４Ｂ１及び１４Ｂ２の代わりにイコライザ１４Ｂが配線
ＳＡと＊ＳＡとの間に接続されている。クロス結合回路
１５ＰＡ及び１５ＮＡのソース電位ＰＳＡ及びＮＳＡは
可変である。他の点は、図２６と同一構成である。この
回路に対する各種制御は、制御回路２７Ｆにより行われ
る。
ＡがＰＭＯＳクロス結合回路１５ＰＡとバッファメモリ
セル１８Ａとの間に接続され、転送ゲート１０Ｂ及び１
１ＢがＮＭＯＳクロス結合回路１５ＮＡとバッファメモ
リセル１８Ａとの間に接続され、図２６のイコライザ１
４Ｂ１及び１４Ｂ２の代わりにイコライザ１４Ｂが配線
ＳＡと＊ＳＡとの間に接続されている。クロス結合回路
１５ＰＡ及び１５ＮＡのソース電位ＰＳＡ及びＮＳＡは
可変である。他の点は、図２６と同一構成である。この
回路に対する各種制御は、制御回路２７Ｆにより行われ
る。
【０２５８】メモリセルアレイＭＣ１をアクセスする
間、ゲート制御信号ＢＬＴ２は低レベルで転送ゲート１
０Ｃ及び１１Ｃがオフになっている。
間、ゲート制御信号ＢＬＴ２は低レベルで転送ゲート１
０Ｃ及び１１Ｃがオフになっている。
【０２５９】次に、この回路のメモリセルアレイＭＣ１
からのリード動作を説明する。
からのリード動作を説明する。
【０２６０】初期状態では、図２６の場合と同様に、メ
モリセルアレイＭＣ１側でリセットされ、ＣＭＯＳセン
スアンプ側で前のデータが保持されている。すなわち、
ゲート制御信号ＢＬＴ１が低レベルで転送ゲート１０及
び１１がオフ、プリチャージ回路１４Ａ１がオンになっ
ている。また、ゲート制御信号ＭＩＤ１及びＭＩＤ２が
高レベルで転送ゲート１０Ａ、１１Ａ、１０Ｂ及び１１
Ｂがオン、駆動信号ＰＳＡ及びＮＳＡがそれぞれ電位Ｖ
ｉｉ及びＶｓｓで、ＰＭＯＳクロス結合回路１５ＰＡ及
びＮＭＯＳクロス結合回路１５ＮＡが活性になって、前
のデータがＣＭＯＳセンスアンプに保持されている。
モリセルアレイＭＣ１側でリセットされ、ＣＭＯＳセン
スアンプ側で前のデータが保持されている。すなわち、
ゲート制御信号ＢＬＴ１が低レベルで転送ゲート１０及
び１１がオフ、プリチャージ回路１４Ａ１がオンになっ
ている。また、ゲート制御信号ＭＩＤ１及びＭＩＤ２が
高レベルで転送ゲート１０Ａ、１１Ａ、１０Ｂ及び１１
Ｂがオン、駆動信号ＰＳＡ及びＮＳＡがそれぞれ電位Ｖ
ｉｉ及びＶｓｓで、ＰＭＯＳクロス結合回路１５ＰＡ及
びＮＭＯＳクロス結合回路１５ＮＡが活性になって、前
のデータがＣＭＯＳセンスアンプに保持されている。
【０２６１】（ｃ２１）この状態で、前のデータに対す
る第１段の後処理が行われる。
る第１段の後処理が行われる。
【０２６２】すなわち、ゲート制御信号ＭＩＤ１が低レ
ベルに遷移して転送ゲート１０Ａ及び１１Ａがオフにな
り、駆動信号ＰＳＡが電位Ｖｉｉ／２に遷移してＰＭＯ
Ｓクロス結合回路１５ＰＡが不活性になる。
ベルに遷移して転送ゲート１０Ａ及び１１Ａがオフにな
り、駆動信号ＰＳＡが電位Ｖｉｉ／２に遷移してＰＭＯ
Ｓクロス結合回路１５ＰＡが不活性になる。
【０２６３】（ｃ２２）メモリセルアレイＭＣ１からの
次のデータの読み出し開始処理が行われる。
次のデータの読み出し開始処理が行われる。
【０２６４】すなわち、プリチャージ回路１４Ａ１がオ
フになり、選択されたワード線の電位が立ち上がり、転
送ゲート１０及び１１がオンになる。ＢＬｌと＊ＢＬｌ
との間に、セルキャパシタの電荷移動による電位差が生
じると、配線ＩＳＯ１と＊ＩＳＯ１との間に微小電位が
生ずる。
フになり、選択されたワード線の電位が立ち上がり、転
送ゲート１０及び１１がオンになる。ＢＬｌと＊ＢＬｌ
との間に、セルキャパシタの電荷移動による電位差が生
じると、配線ＩＳＯ１と＊ＩＳＯ１との間に微小電位が
生ずる。
【０２６５】（ｃ２３）次に、第１段の増幅と前のデー
タに対する第２段の後処理とが並列して行われる。
タに対する第２段の後処理とが並列して行われる。
【０２６６】すなわち、一方では、駆動信号ＰＳＡが電
位Ｖｉｉ／２から電位Ｖｉｉに遷移して、ＰＭＯＳクロ
ス結合回路１５ＰＡが活性化する。リストア動作を行わ
ないので、ビット線ＢＬ１と＊ＢＬ１との電位差が増幅
されていない状態で、ゲート制御信号ＢＬＴ１を低レベ
ルにして転送ゲート１０及び１１をオフにすることによ
り、ＰＭＯＳクロス結合回路１５ＰＡの負荷を低減し
て、配線ＩＳＯ１と＊ＩＳＯ２との間の電位差増幅速度
を向上させる。他方では、バッファメモリセル１８Ａへ
のデータ保持が完了し、コラムゲート１６及び１７がオ
フにされ、その後、配線ＳＡと＊ＳＡとがイコライザ１
４Ｂで短絡され、駆動信号ＮＳＡがＶｓｓから電位Ｖｉ
ｉ／２に遷移し、配線ＳＡと＊ＳＡとが同電位になって
からこの短絡が解除される。
位Ｖｉｉ／２から電位Ｖｉｉに遷移して、ＰＭＯＳクロ
ス結合回路１５ＰＡが活性化する。リストア動作を行わ
ないので、ビット線ＢＬ１と＊ＢＬ１との電位差が増幅
されていない状態で、ゲート制御信号ＢＬＴ１を低レベ
ルにして転送ゲート１０及び１１をオフにすることによ
り、ＰＭＯＳクロス結合回路１５ＰＡの負荷を低減し
て、配線ＩＳＯ１と＊ＩＳＯ２との間の電位差増幅速度
を向上させる。他方では、バッファメモリセル１８Ａへ
のデータ保持が完了し、コラムゲート１６及び１７がオ
フにされ、その後、配線ＳＡと＊ＳＡとがイコライザ１
４Ｂで短絡され、駆動信号ＮＳＡがＶｓｓから電位Ｖｉ
ｉ／２に遷移し、配線ＳＡと＊ＳＡとが同電位になって
からこの短絡が解除される。
【０２６７】（ｃ２４）次に、ＣＭＯＳセンスアンプに
よる第２段の増幅とビット線対のプリチャージとの並列
動作が行われる。
よる第２段の増幅とビット線対のプリチャージとの並列
動作が行われる。
【０２６８】すなわち、上記増幅により、転送ゲート１
０Ａ及び１１ＡをオンにしてＰＭＯＳクロス結合回路１
５ＰとＮＭＯＳクロス結合回路１５Ｎとが結合されたＣ
ＭＯＳセンスアンプで増幅しても誤動作が生じない程度
に、配線ＩＳＯ１と＊ＩＳＯ１との間に電位差が生じて
いるので、一方では、ゲート制御信号ＭＩＤ１が高レベ
ルに遷移して、このＣＭＯＳセンスアンプが動作する。
他方では、プリチャージ信号ＰＲ１が高レベルに遷移し
て、ビット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２に短
時間でプリチャージされる。
０Ａ及び１１ＡをオンにしてＰＭＯＳクロス結合回路１
５ＰとＮＭＯＳクロス結合回路１５Ｎとが結合されたＣ
ＭＯＳセンスアンプで増幅しても誤動作が生じない程度
に、配線ＩＳＯ１と＊ＩＳＯ１との間に電位差が生じて
いるので、一方では、ゲート制御信号ＭＩＤ１が高レベ
ルに遷移して、このＣＭＯＳセンスアンプが動作する。
他方では、プリチャージ信号ＰＲ１が高レベルに遷移し
て、ビット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２に短
時間でプリチャージされる。
【０２６９】次に、コラムゲート１６及び１７がオンに
なって、データバス線ＤＢ及び＊ＤＢへデータが伝達す
る。バッファセル用ワード線の電位が立ち上がって、Ｃ
ＭＯＳセンスアンプの出力状態のバッファメモリセル１
８Ａへの書き込みが開始される。
なって、データバス線ＤＢ及び＊ＤＢへデータが伝達す
る。バッファセル用ワード線の電位が立ち上がって、Ｃ
ＭＯＳセンスアンプの出力状態のバッファメモリセル１
８Ａへの書き込みが開始される。
【０２７０】次に、以上の（ｃ２１）〜（ｃ２４）の動
作が、メモリセルアレイの他の行に対し行われる。
作が、メモリセルアレイの他の行に対し行われる。
【０２７１】図３０において、バッファメモリセル１８
Ａの両側が対称的になっているので、メモリセルアレイ
ＭＣ２からの読み出し動作はメモリセルアレイＭＣ１か
らの上記のような動作と対称的になり、その説明を省略
する。
Ａの両側が対称的になっているので、メモリセルアレイ
ＭＣ２からの読み出し動作はメモリセルアレイＭＣ１か
らの上記のような動作と対称的になり、その説明を省略
する。
【０２７２】［第９実施形態］図３１は、本発明の第９
実施形態に係るＤＲＡＭの図２２に対応した回路を示
す。
実施形態に係るＤＲＡＭの図２２に対応した回路を示
す。
【０２７３】この回路は、配線ＳＡと＊ＳＡとの間にバ
ッファメモリセル１８Ａが接続されている外は、図２２
のそれと同一である。この回路に対する各種制御は、制
御回路２７Ｇにより行われる。
ッファメモリセル１８Ａが接続されている外は、図２２
のそれと同一である。この回路に対する各種制御は、制
御回路２７Ｇにより行われる。
【０２７４】次に、この回路のメモリセルアレイＭＣ１
からのリード動作を説明する。
からのリード動作を説明する。
【０２７５】（ｃ３１）メモリセルアレイＭＣ１のセル
からの次のデータの読み出し開始処理と、前のデータに
対する後処理とが並列して行われる。
からの次のデータの読み出し開始処理と、前のデータに
対する後処理とが並列して行われる。
【０２７６】すなわち、転送ゲート１０及び１１がオフ
状態で、一方では、プリチャージ回路１４Ａ１がオフに
なり、選択されたワード線の電位が立ち上がり、ＢＬｌ
と＊ＢＬｌとの間に、セルキャパシタの電荷移動による
電位差が生じる。他方では、バッファメモリセル１８Ａ
へのデータ保持が完了し、コラムゲート１６及び１７が
オフにされ、その後、配線ＳＡと＊ＳＡとがイコライザ
１４Ｂ１で短絡され、配線ＳＡと＊ＳＡとが同電位にな
ってからこの短絡が解除される。
状態で、一方では、プリチャージ回路１４Ａ１がオフに
なり、選択されたワード線の電位が立ち上がり、ＢＬｌ
と＊ＢＬｌとの間に、セルキャパシタの電荷移動による
電位差が生じる。他方では、バッファメモリセル１８Ａ
へのデータ保持が完了し、コラムゲート１６及び１７が
オフにされ、その後、配線ＳＡと＊ＳＡとがイコライザ
１４Ｂ１で短絡され、配線ＳＡと＊ＳＡとが同電位にな
ってからこの短絡が解除される。
【０２７７】（ｃ３２）次に、第１段の増幅が行われ
る。
る。
【０２７８】すなわち、転送ゲート１０Ａ、１１Ａ、１
０Ｂ及び１１Ｂがオフにされ、転送ゲート１０及び１１
がオンにされ、ＰＭＯＳクロス結合回路１５Ｐ及びＮＭ
ＯＳクロス結合回路１５Ｎによる２段のダイレクトセン
シングが行われ、コラムゲート１６及び１７がオンにさ
れる。
０Ｂ及び１１Ｂがオフにされ、転送ゲート１０及び１１
がオンにされ、ＰＭＯＳクロス結合回路１５Ｐ及びＮＭ
ＯＳクロス結合回路１５Ｎによる２段のダイレクトセン
シングが行われ、コラムゲート１６及び１７がオンにさ
れる。
【０２７９】（ｃ３３）次に、ＣＭＯＳセンスアンプに
よる第２段の増幅とビット線対のプリチャージとの並列
動作が行われる。
よる第２段の増幅とビット線対のプリチャージとの並列
動作が行われる。
【０２８０】すなわち、上記増幅により、転送ゲート１
０Ｂ及び１１ＢをオンにしてＮＭＯＳクロス結合回路１
５Ｎで増幅しても誤動作が生じない程度に、配線ＳＡと
＊ＳＡとの間に電位差が生じた後に、このオンが実行さ
れ、次に、同様に転送ゲート１０Ａ及び１１Ａがオンに
なって、ＰＭＯＳクロス結合回路１５ＰとＮＭＯＳクロ
ス結合回路１５Ｎとが結合した駆動能力の高いＣＭＯＳ
センスアンプが動作する。他方では、リストア動作が行
われないので、ビット線ＢＬ１と＊ＢＬ１との電位差が
増幅されていない状態で、転送ゲート１０及び１１がオ
フになり、プリチャージ信号ＰＲ１が高レベルに遷移し
て、ビット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２に短
時間でプリチャージされる。
０Ｂ及び１１ＢをオンにしてＮＭＯＳクロス結合回路１
５Ｎで増幅しても誤動作が生じない程度に、配線ＳＡと
＊ＳＡとの間に電位差が生じた後に、このオンが実行さ
れ、次に、同様に転送ゲート１０Ａ及び１１Ａがオンに
なって、ＰＭＯＳクロス結合回路１５ＰとＮＭＯＳクロ
ス結合回路１５Ｎとが結合した駆動能力の高いＣＭＯＳ
センスアンプが動作する。他方では、リストア動作が行
われないので、ビット線ＢＬ１と＊ＢＬ１との電位差が
増幅されていない状態で、転送ゲート１０及び１１がオ
フになり、プリチャージ信号ＰＲ１が高レベルに遷移し
て、ビット線ＢＬ１及び＊ＢＬ１が電位Ｖｉｉ／２に短
時間でプリチャージされる。
【０２８１】次に、以上の（ｃ３１）〜（ｃ３３）の動
作が、メモリセルアレイＭＣ１の他の行に対し行われ
る。
作が、メモリセルアレイＭＣ１の他の行に対し行われ
る。
【０２８２】［第１０実施形態］図３２は、本発明の第
１０実施形態に係るＤＲＡＭの図２４に対応した回路を
示す。
１０実施形態に係るＤＲＡＭの図２４に対応した回路を
示す。
【０２８３】この回路は、配線ＩＳＯと＊ＩＳＯとの間
にバッファメモリセル１８Ａが接続されている外は、図
２４のそれと同一である。この回路に対する各種制御
は、制御回路２７Ｈにより行われる。
にバッファメモリセル１８Ａが接続されている外は、図
２４のそれと同一である。この回路に対する各種制御
は、制御回路２７Ｈにより行われる。
【０２８４】この回路の動作は、バーストモードでない
こと、リストア動作が省略されること、バッファメモリ
セル１８Ａの選択及びバッファメモリセル１８Ａへの書
き込みが行われること以外は、図２５のそれと類似して
いる。
こと、リストア動作が省略されること、バッファメモリ
セル１８Ａの選択及びバッファメモリセル１８Ａへの書
き込みが行われること以外は、図２５のそれと類似して
いる。
【０２８５】次に、この回路のメモリセルアレイＭＣ１
からのリード動作を説明する。
からのリード動作を説明する。
【０２８６】（ｃ４１）メモリセルアレイＭＣ１のセル
からの次のデータの読み出し開始処理と、前のデータに
対する後処理とが並列して行われる。
からの次のデータの読み出し開始処理と、前のデータに
対する後処理とが並列して行われる。
【０２８７】すなわち、転送ゲート１０及び１１がオフ
状態で、一方では、プリチャージ回路１４Ａ１がオフに
なり、選択されたワード線の電位が立ち上がり、ＢＬｌ
と＊ＢＬｌとの間に、セルキャパシタの電荷移動による
電位差が生じる。他方では、バッファメモリセル１８Ａ
へのデータ保持が完了し、コラムゲート１６及び１７が
オフにされ、その後、駆動信号ＰＳＡ及びＮＳＡが電位
ＶｉｉからＶｉｉ／２にされると共に、配線ＳＡと＊Ｓ
Ａとがイコライザ１４Ｂ１で短絡され、配線ＳＡと＊Ｓ
Ａとが同電位になってからこの短絡が解除されと共に、
転送ゲート１０Ｂ及び１１Ｂがオフにされ、次に駆動信
号ＮＳＡがＶｓｓにされ、転送ゲート１０及び１１がオ
ンにされる。
状態で、一方では、プリチャージ回路１４Ａ１がオフに
なり、選択されたワード線の電位が立ち上がり、ＢＬｌ
と＊ＢＬｌとの間に、セルキャパシタの電荷移動による
電位差が生じる。他方では、バッファメモリセル１８Ａ
へのデータ保持が完了し、コラムゲート１６及び１７が
オフにされ、その後、駆動信号ＰＳＡ及びＮＳＡが電位
ＶｉｉからＶｉｉ／２にされると共に、配線ＳＡと＊Ｓ
Ａとがイコライザ１４Ｂ１で短絡され、配線ＳＡと＊Ｓ
Ａとが同電位になってからこの短絡が解除されと共に、
転送ゲート１０Ｂ及び１１Ｂがオフにされ、次に駆動信
号ＮＳＡがＶｓｓにされ、転送ゲート１０及び１１がオ
ンにされる。
【０２８８】（ｃ４２）次に、第１段の増幅が行われ
る。
る。
【０２８９】すなわち、駆動信号ＰＳＡが電位Ｖｉｉに
立ち上げられる。リストア動作が行われないので、ビッ
ト線ＢＬ１と＊ＢＬ１との電位差が増幅されていない状
態で、転送ゲート１０及び１１がオフになって、ＰＭＯ
Ｓクロス結合回路１５Ｐの負荷が低減される。これによ
り、ダイレクトセンシングによる配線ＳＡ１と＊ＳＡ１
とに流れる電流差の増幅が、ＰＭＯＳクロス結合回路１
５Ｐによる配線ＩＳＯと＊ＩＳＯとの間の電位差増幅に
より高められる。
立ち上げられる。リストア動作が行われないので、ビッ
ト線ＢＬ１と＊ＢＬ１との電位差が増幅されていない状
態で、転送ゲート１０及び１１がオフになって、ＰＭＯ
Ｓクロス結合回路１５Ｐの負荷が低減される。これによ
り、ダイレクトセンシングによる配線ＳＡ１と＊ＳＡ１
とに流れる電流差の増幅が、ＰＭＯＳクロス結合回路１
５Ｐによる配線ＩＳＯと＊ＩＳＯとの間の電位差増幅に
より高められる。
【０２９０】（ｃ４３）次に、ＣＭＯＳセンスアンプに
よる第２段の増幅とビット線対のプリチャージとの並列
動作が行われる。
よる第２段の増幅とビット線対のプリチャージとの並列
動作が行われる。
【０２９１】すなわち、ＰＭＯＳクロス結合回路１５Ｐ
による上記増幅により、転送ゲート１０Ｂ及び１１Ｂを
オンにしても誤動作が生じない程度に、配線ＩＳＯと＊
ＩＳＯとの間に電位差が生じた後に、このオンが実行さ
れて、ＰＭＯＳクロス結合回路１５ＰとＮＭＯＳクロス
結合回路１５Ｎとが結合した駆動能力の高いＣＭＯＳセ
ンスアンプが動作する。他方では、プリチャージ信号Ｐ
Ｒ１が高レベルに遷移して、ビット線ＢＬ１及び＊ＢＬ
１が電位Ｖｉｉ／２に短時間でプリチャージされる。
による上記増幅により、転送ゲート１０Ｂ及び１１Ｂを
オンにしても誤動作が生じない程度に、配線ＩＳＯと＊
ＩＳＯとの間に電位差が生じた後に、このオンが実行さ
れて、ＰＭＯＳクロス結合回路１５ＰとＮＭＯＳクロス
結合回路１５Ｎとが結合した駆動能力の高いＣＭＯＳセ
ンスアンプが動作する。他方では、プリチャージ信号Ｐ
Ｒ１が高レベルに遷移して、ビット線ＢＬ１及び＊ＢＬ
１が電位Ｖｉｉ／２に短時間でプリチャージされる。
【０２９２】次に、以上の（ｃ４１）〜（ｃ４３）の動
作が、他のメモリセルアレイの行に対し行われる。
作が、他のメモリセルアレイの行に対し行われる。
【０２９３】図３２において、バッファメモリセル１８
Ａの両側が対称的になっているので、メモリセルアレイ
ＭＣ２からの読み出し動作はメモリセルアレイＭＣ１か
らの上記のような動作と対称的になり、その説明を省略
する。
Ａの両側が対称的になっているので、メモリセルアレイ
ＭＣ２からの読み出し動作はメモリセルアレイＭＣ１か
らの上記のような動作と対称的になり、その説明を省略
する。
【０２９４】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【０２９５】例えば、上述の実施形態では、ビット線を
電位Ｖｉｉ／２にプリチャージしたが、ブリチャージ電
位は、例えば電位Ｖｉｉ又はＶｓｓにすることができ
る。このプリチャージ電位は、メモリセルアレイＭＣ１
側とＭＣ２側とで異なってもよく、例えば図１９におい
て、メモリセルアレイＭＣ１側のプリチャージ電位をＶ
ｓｓにし、メモリセルアレイＭＣ２側のプリチャージ電
位を電位Ｖｉｉにすれば、メモリセルアレイＭＣ１から
の読み出し時にＰＭＯＳクロス結合回路１５Ｐによるダ
イレクトセンシングの電流増幅速度が大きくなり、メモ
リセルアレイＭＣ２からの読み出し時にＮＭＯＳクロス
結合回路１５Ｎによるダイレクトセンシングの電流増幅
速度が大きくなって、効果的である。
電位Ｖｉｉ／２にプリチャージしたが、ブリチャージ電
位は、例えば電位Ｖｉｉ又はＶｓｓにすることができ
る。このプリチャージ電位は、メモリセルアレイＭＣ１
側とＭＣ２側とで異なってもよく、例えば図１９におい
て、メモリセルアレイＭＣ１側のプリチャージ電位をＶ
ｓｓにし、メモリセルアレイＭＣ２側のプリチャージ電
位を電位Ｖｉｉにすれば、メモリセルアレイＭＣ１から
の読み出し時にＰＭＯＳクロス結合回路１５Ｐによるダ
イレクトセンシングの電流増幅速度が大きくなり、メモ
リセルアレイＭＣ２からの読み出し時にＮＭＯＳクロス
結合回路１５Ｎによるダイレクトセンシングの電流増幅
速度が大きくなって、効果的である。
【０２９６】また、本発明は、ＤＲＡＭ以外のメモリに
適用しても有効である。
適用しても有効である。
【図１】本発明の第１実施形態に係るＤＲＡＭの行アド
レス系回路を示すブロック図である。
レス系回路を示すブロック図である。
【図２】図１中の記憶・選択回路の構成例を示すブロッ
ク図である。
ク図である。
【図３】図２中のＵＰ／ＤＷ信号生成回路の構成例をカ
ウンタと共に示す図である。
ウンタと共に示す図である。
【図４】図２中のブロック内行アドレス制御回路の構成
例を示す図である。
例を示す図である。
【図５】ＤＲＡＭ内のメモリセルアレイ及びその周辺回
路の配置図である。
路の配置図である。
【図６】１つのメモリセルブロックに関する動作を示す
概略タイムチャートである。
概略タイムチャートである。
【図７】図１中のビット線対に接続された回路の構成例
を示す図である。
を示す図である。
【図８】図７の回路のリード動作を示すタイムチャート
である。
である。
【図９】図７の回路のライト動作を示すタイムチャート
である。
である。
【図１０】図７の回路のリストア動作を示すタイムチャ
ートである。
ートである。
【図１１】（Ａ）〜（Ｃ）はいずれも図７中のバッファ
メモリセルの変形例を示す回路図である。
メモリセルの変形例を示す回路図である。
【図１２】（Ａ）及び（Ｂ）はいずれも第１実施形態の
変形例を示す、図１中の一部に対応した回路を示す図で
ある。
変形例を示す、図１中の一部に対応した回路を示す図で
ある。
【図１３】本発明の第２実施形態に係る多バンク型ＤＲ
ＡＭの行アドレス系回路を示すブロック図である。
ＡＭの行アドレス系回路を示すブロック図である。
【図１４】図１３中の記憶・選択回路の構成例を示す図
である。
である。
【図１５】図２中の制御回路の構成例を示す図である。
【図１６】本発明の第２実施形態の変形例を示す、図１
３に対応したブロック図である。
３に対応したブロック図である。
【図１７】本発明の第３実施形態に係るＤＲＡＭとリス
トア用アドレス記憶・制御回路との組み合わせを示すブ
ロック図である。
トア用アドレス記憶・制御回路との組み合わせを示すブ
ロック図である。
【図１８】本発明の第３実施形態の変形例を示す、図１
７に対応したブロック図である。
７に対応したブロック図である。
【図１９】本発明の第４実施形態に係るＤＲＡＭ内のビ
ット線対に接続された回路の構成例を示す図である。
ット線対に接続された回路の構成例を示す図である。
【図２０】図１９の回路のリード動作を示すタイムチャ
ートである。
ートである。
【図２１】（Ａ）及び（Ｂ）はいずれも、ＤＲＡＭ内で
のビット線対の配置とビット線リセット電位との関係を
示す図である。
のビット線対の配置とビット線リセット電位との関係を
示す図である。
【図２２】本発明の第５実施形態に係るＤＲＡＭ内のビ
ット線対に接続された回路の構成例を示す図である。
ット線対に接続された回路の構成例を示す図である。
【図２３】図２２の回路のリード動作を示すタイムチャ
ートである。
ートである。
【図２４】本発明の第６実施形態に係るＤＲＡＭ内のビ
ット線対に接続された回路の構成例を示す図である。
ット線対に接続された回路の構成例を示す図である。
【図２５】図２４の回路のリード動作を示すタイムチャ
ートである。
ートである。
【図２６】本発明の第７実施形態に係るＤＲＡＭの図１
９に対応した回路を示す図である。
９に対応した回路を示す図である。
【図２７】図２６の回路のリード動作を示すタイムチャ
ートである。
ートである。
【図２８】図２６の回路のライト動作を示すタイムチャ
ートである。
ートである。
【図２９】図２６の回路のリストア動作を示すタイムチ
ャートである。
ャートである。
【図３０】本発明の第８実施形態に係るＤＲＡＭ内のビ
ット線対に接続された回路を示す図である。
ット線対に接続された回路を示す図である。
【図３１】本発明の第９実施形態に係るＤＲＡＭの図２
２に対応した回路を示す図である。
２に対応した回路を示す図である。
【図３２】本発明の第１０実施形態に係るＤＲＡＭの図
２４に対応した回路を示す図である。
２４に対応した回路を示す図である。
【図３３】従来のＤＲＡＭ内のビット線対に接続された
回路を示す図である。
回路を示す図である。
【図３４】図３３の回路のリード動作を示すタイムチャ
ートである。
ートである。
１０、１０Ａ〜１０Ｃ、１１、１１Ａ〜１１Ｃ、１２２
転送ゲート １２、１３ メモリセル １４ イコライザ付プリチャージ回路 １４Ａ１、１４Ａ２ プリチャージ回路 １４Ｂ、１４Ｂ１、１４Ｂ２ イコライザ １４１〜１４３、１５３、１５４ ＮＭＯＳトランジス
タ １５ ＣＭＯＳセンスアンプ １５Ｐ、１５ＰＡ ＰＭＯＳクロス結合回路 １５Ｎ、１５ＮＡ ＮＭＯＳクロス結合回路 １５１、１５２ ＰＭＯＳトランジスタ １６、１７、１６Ａ、１７Ａ コラムゲート １８、１８Ａ、１８１、１８２ バッファメモリセル １９１、１９２、７１〜７４ メモリセルブロック ２４、２４Ａ〜２４Ｄ 記憶・選択回路 ２４１、２４２、４１〜４４、４１１〜４２ｍ レジス
タ ２４３、５０ セレクタ ２４４ カウンタ ２４５ ＵＰ／ＤＷ信号生成回路 ２４６ ブロック内行アドレス制御回路 ２５、２５Ａ アドレス遷移検出回路 ２７、２７Ａ、６１、６ｉ、６１Ｘ、７９ 制御回路 ５１１〜５２ｍ ＲＳフリップフロップ ５１〜５４ フリップフロップ ６０、６０Ａ 優先ビット‘１’セレクタ ７５〜７８ バッファメモリセル行 ７０ ＤＲＡＭ ８０ リストア用アドレス制御回路
転送ゲート １２、１３ メモリセル １４ イコライザ付プリチャージ回路 １４Ａ１、１４Ａ２ プリチャージ回路 １４Ｂ、１４Ｂ１、１４Ｂ２ イコライザ １４１〜１４３、１５３、１５４ ＮＭＯＳトランジス
タ １５ ＣＭＯＳセンスアンプ １５Ｐ、１５ＰＡ ＰＭＯＳクロス結合回路 １５Ｎ、１５ＮＡ ＮＭＯＳクロス結合回路 １５１、１５２ ＰＭＯＳトランジスタ １６、１７、１６Ａ、１７Ａ コラムゲート １８、１８Ａ、１８１、１８２ バッファメモリセル １９１、１９２、７１〜７４ メモリセルブロック ２４、２４Ａ〜２４Ｄ 記憶・選択回路 ２４１、２４２、４１〜４４、４１１〜４２ｍ レジス
タ ２４３、５０ セレクタ ２４４ カウンタ ２４５ ＵＰ／ＤＷ信号生成回路 ２４６ ブロック内行アドレス制御回路 ２５、２５Ａ アドレス遷移検出回路 ２７、２７Ａ、６１、６ｉ、６１Ｘ、７９ 制御回路 ５１１〜５２ｍ ＲＳフリップフロップ ５１〜５４ フリップフロップ ６０、６０Ａ 優先ビット‘１’セレクタ ７５〜７８ バッファメモリセル行 ７０ ＤＲＡＭ ８０ リストア用アドレス制御回路
【手続補正書】
【提出日】平成１１年３月１９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】削除
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】削除
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】削除
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】削除
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】削除
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】削除
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４８
【補正方法】削除
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】削除
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】削除
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】削除
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】削除
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】削除
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】削除
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】削除
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】削除
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】削除
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】削除
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】削除
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】削除
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】削除
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】削除
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】削除
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】削除
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】削除
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】削除
───────────────────────────────────────────────────── フロントページの続き (72)発明者 斉藤 美寿 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 小川 淳二 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (30)
- 【請求項１】 複数のメモリセルを有しそれぞれアドレ
スで選択されるメモリセルアレイと、 バッファメモリセルと、 リストアアドレスレジスタと、 該メモリセルの現在の行アドレスを該リストアアドレス
レジスタに保持させ、選択された該メモリセルの内容を
該バッファメモリセルに書き込ませ、選択されて記憶内
容が破壊された該メモリセルへの再書き込みを行わずに
該メモリセルに対するアクセスを完了し、空き時間に該
バッファメモリセルの内容を、該リストアアドレスレジ
スタに保持されている行アドレスで指定される該メモリ
セルに書き込ませる制御回路と、 を有することを特徴とする破壊読出型メモリ回路。 - 【請求項２】 上記メモリセルは読み出し用ビット線に
接続され、 該メモリセルから該ビット線に読み出された信号を増幅
するセンスアンプをさらに有することを特徴とする請求
項１記載の破壊読出型メモリ回路。 - 【請求項３】 上記ビット線と上記センスアンプとの間
に接続されたスイッチ素子をさらに有し、 上記制御回路は、該センスアンプで増幅を開始する時に
該スイッチ素子をオフにする、 ことを特徴とする請求項２記載の破壊読出型メモリ回
路。 - 【請求項４】 上記メモリセルブロックを複数有し、上
記バッファメモリセルは該メモリセルブロックの各々に
対して備えられ、上記リストアアドレスレジスタは該メ
モリセルブロックの各々に対して備えられ、 上記制御回路は、選択されている該メモリセルブロック
に対応した該リストアアドレスレジスタに、現在の行ア
ドレスを保持させ、上記空き時間において、選択されて
いる該メモリセルブロックに対応した該リストアアドレ
スレジスタに保持されている行アドレスで指定される該
メモリセルに再書き込みさせる、ことを特徴とする請求
項２又は３記載の破壊読出型メモリ回路。 - 【請求項５】 上記メモリセルブロックの各々につい
て、現在の上記行アドレスと上記リストアアドレスレジ
スタの出力との一方を選択して該メモリセルブロック内
の行アドレスを選択するための信号を出力する選択回路
をさらに有し、 上記制御回路は該選択回路に対し、現在の行アドレス
が、該選択回路に対応した該メモリセルブロックを選択
するものである場合には現在の該行アドレスを選択さ
せ、上記空き時間において該リストアアドレスレジスタ
の出力を選択させる、 ことを特徴とする請求項４記載の破壊読出型メモリ回
路。 - 【請求項６】 上記バッファメモリセル及び上記リスト
アアドレスレジスタはいずれも、上記メモリセルブロッ
クの各々に対して複数Ｎ備えられ、 上記選択回路は、現在の上記行アドレスとＮ個の該リス
トアアドレスレジスタの出力とのうちの１つを選択し、 行アドレスの遷移を検出する行アドレス遷移検出回路を
さらに有し、 上記制御回路は、該メモリセルブロックの各々につい
て、 アップダウンカウンタと、 該遷移が検出され、対応する該メモリセルブロックが選
択され、かつ、該アップダウンカウンタのカウントがＮ
より小さい場合には、カウントアップさせる信号を該ア
ップダウンカウンタに供給し、該遷移が検出され、上記
空き時間であり、かつ、該カウントが０でない場合には
カウントダウンさせる信号を該アップダウンカウンタに
供給するアップ／ダウン信号生成回路と、 を有することを特徴とする請求項５記載の破壊読出型メ
モリ回路。 - 【請求項７】 上記制御回路は、上記メモリセルブロッ
クの各々について、さらにブロック内行アドレス制御回
路を有し、該ブロック内行アドレス制御回路は、対応す
る該メモリセルブロックについて、 該メモリセルブロックが選択された場合には、 上記カウントがＮより小さいとき、Ｎ個の該リストアア
ドレスレジスタのうちの該カウントに対応したものに現
在の行アドレスを保持させ、かつ、現在の行アドレスを
該選択回路に対し選択させ、 該カウントがＮであるとき、メモリアクセスサイクル内
でメモリセルへの再書き込みを行う制御信号を出力し、 上記空き時間であり、かつ、該カウントが０でない場合
には、Ｎ個の該リストアアドレスレジスタのうちの該カ
ウントに対応したものの出力を該選択回路に対し選択さ
せる、 ことを特徴とする請求項６記載の破壊読出型メモリ回
路。 - 【請求項８】 上記ブロック内行アドレス制御回路は、
上記選択回路に対し上記選択を行わせる場合に、上記カ
ウントに対応した上記バッファメモリセルを選択させ
る、 ことを特徴とする請求項７記載の破壊読出型メモリ回
路。 - 【請求項９】 上記選択回路は、行アドレスのプリデコ
ーダと、上記メモリセルブロックの各々に対して備えら
れ該プリデコーダの出力をさらにデコードするワードデ
コーダとの間に接続されていることを特徴とする請求項
５乃至８のいずれか１つに記載の破壊読出型メモリ回
路。 - 【請求項１０】 上記バッファメモリセル及び上記リス
トアアドレスレジスタはいずれも、上記メモリセルブロ
ックの各々に対して複数Ｎ備えられ、 上記選択回路は、現在の行アドレスと、対応するＮ個の
該リストアアドレスレジスタの出力とのうちの１つを選
択し、 該リストアアドレスレジスタの各々に対して備えられ、
そのレジスタの内容が「有効」であるか「無効」である
かを示すフラグ記憶素子をさらに有し、 上記制御回路は、 現在の行アドレスにより該メモリセルブロックの１つが
選択されている時、選択されている該メモリセルブロッ
クに対応した該フラグ記憶素子の内容が「無効」であれ
ば、これを「有効」にし、かつ、このフラグ記憶素子に
対応した該リストアアドレスレジスタに現在の行アドレ
スを保持させ、 上記空き時間において、該フラグ記憶素子の内容の１つ
が「有効」であれば、これを「無効」にし、これに対応
した該リストアアドレスレジスタの内容を該選択回路に
対し選択させる、 ことを特徴とする請求項５記載の破壊読出型メモリ回
路。 - 【請求項１１】 複数のバンクを有し、該バンクの各々
に上記メモリセルブロックを有し、 上記リストアアドレスレジスタは該メモリセルブロック
の各々に対して備えられ、 上記制御回路は、選択されているバンクの選択されてい
る該メモリセルブロックに対応した該リストアアドレス
レジスタに、現在の行アドレスを保持させ、上記空き時
間においてバンクの該メモリセルブロックに対応した該
リストアアドレスレジスタに保持されている行アドレス
で指定される該メモリセルに再書き込みさせる、 ことを特徴とする請求項２又は３記載の破壊読出型メモ
リ回路。 - 【請求項１２】 上記リストアアドレスレジスタの各々
に対して備えられ、そのレジスタの内容が「有効」であ
るか「無効」であるかを示すフラグ記憶素子と、 「有効」を示している該フラグ記憶素子の出力の１つを
選択する有効ビット選択回路と、 該有効ビット選択回路の出力に対応して該リストアアド
レスレジスタのうちの１つの出力を選択する選択回路と
をさらに有し、 上記制御回路は、 選択されている該メモリセルブロックについて、該フラ
グ記憶素子の内容が「無効」であれば、これを「有効」
にし、かつ、このフラグ記憶素子に対応した該リストア
アドレスレジスタに現在の行アドレスを保持させ、 非選択の該バンクについて、該有効ビット選択回路で選
択された「有効」ビットに対応した該フラグ記憶素子の
内容を「無効」にし、該選択回路の出力で指定される行
アドレスのメモリセルに対し対応するバッファメモリセ
ルの内容を書き込ませる、 ことを特徴とする請求項１１記載の破壊読出型メモリ回
路。 - 【請求項１３】 複数のリストアアドレスを記憶するリ
ストアアドレス記憶部と、 第１チップセレクト信号がアクティブのとき、行アドレ
スを該リストアアドレス記憶部に書き込み、かつ、メモ
リ装置に対しリストア動作をさせず、該第１チップセレ
クト信号がインアクティブのとき、該リストアアドレス
記憶部の内容、アクティブのリストア信号及びアクティ
ブの第２チップセレクト信号を出力する制御回路と、 を有することを特徴とするリストア用アドレス記憶・制
御回路。 - 【請求項１４】 上記リストアアドレス記憶部に格納さ
れる各行アドレスについて該行アドレスが「有効」であ
るか「無効」であるかを記憶するフラグ記憶部と、 該フラグ記憶部内の「有効」を示しているフラグ中の１
つを選択する有効ビット選択回路と、 該リストアアドレス記憶部に記憶されている、選択され
た該フラグに対応した記憶位置の内容を出力する選択回
路とをさらに有し、 上記制御回路は、 上記第１チップセレクト信号がアクティブであり、か
つ、該フラグ記憶部内の「無効」を示している１つのフ
ラグを「有効」にし、かつ、このフラグに対応した該リ
ストアアドレス記憶部内の記憶位置に現在の行アドレス
を保持させ、 該第１チップセレクト信号がインアクティブのとき、該
フラグ記憶部内の、選択された該フラグに対応した記憶
位置の内容を「無効」にする、 ことを特徴とする請求項１３記載のリストア用アドレス
記憶・制御回路。 - 【請求項１５】 メモリセルブロックと、 該メモリセルブロックに対して備えられたバッファメモ
リセルと、 外部からのリストア省略指令に応答して、外部からの行
アドレスで指定されるメモリセルの内容を上記バッファ
メモリセルに書き込ませ、かつ、該メモリセルへのリス
トアを省略させ、外部からのリストア指令に応答して、
外部からの行アドレスで指定されるメモリセルに対し、
該バッファメモリセルの内容を書き込ませる制御回路
と、 を有することを特徴とする破壊読出型メモリ回路。 - 【請求項１６】 請求項１乃至１２のいずれか１つに記
載の破壊読出型メモリ回路、請求項１３若しくは１４記
載のリストア用アドレス記憶・制御回路又は請求項１５
記載の破壊読出型メモリ回路を含むことを特徴とする半
導体装置。 - 【請求項１７】 第１電極と第２電極との間をオン／オ
フする第１スイッチ素子と、 第１電極と第２電極との間をオン／オフする第２スイッ
チ素子と、 ゲート及びドレインがそれぞれ該第１スイッチ素子の該
第１電極及び該第２スイッチ素子の該第２電極に接続さ
れた第１ＦＥＴと、 ゲート及びドレインがそれぞれ該第２スイッチ素子の該
第１電極及び該第１スイッチ素子の該第２電極に接続さ
れた第２ＦＥＴとを有し、 該第１及び第２スイッチ素子が連動してオン／オフ制御
されることを特徴とするセンスアンプ回路。 - 【請求項１８】 ＰＭＩＳクロス結合回路とＮＭＩＳク
ロス結合回路とを有し、 該ＰＭＩＳクロス結合回路は、 第１電極と第２電極との間をオン／オフする第１スイッ
チ素子と、 第１電極と第２電極との間をオン／オフする第２スイッ
チ素子と、 ゲート及びドレインがそれぞれ該第１スイッチ素子の該
第１電極及び該第２スイッチ素子の該第２電極に接続さ
れた第１ＰＭＩＳトランジスタと、 ゲート及びドレインがそれぞれ該第２スイッチ素子の該
第１電極及び該第１スイッチ素子の該第２電極に接続さ
れた第２ＰＭＩＳトランジスタとを有し、 該ＮＭＩＳクロス結合回路は、 第１電極と第２電極との間をオン／オフする第３スイッ
チ素子と、 第１電極と第２電極との間をオン／オフする第４スイッ
チ素子と、 ゲート及びドレインがそれぞれ該第３スイッチ素子の該
第１電極及び該第４スイッチ素子の該第２電極に接続さ
れた第１ＮＭＩＳトランジスタと、 ゲート及びドレインがそれぞれ該第４スイッチ素子の該
第１電極及び該第３スイッチ素子の該第２電極に接続さ
れた第２ＮＭＩＳトランジスタとを有し、 該ＰＭＩＳクロス結合回路と該ＮＭＩＳクロス結合回路
とが縦続接続され、該第１及び第２スイッチ素子が連動
してオン／オフ制御され、該第３及び第４スイッチ素子
が連動してオン／オフ制御されることを特徴とするセン
スアンプ回路。 - 【請求項１９】 上記第１スイッチ素子の上記第２電極
と上記第３スイッチ素子の上記第２電極とが接続され、
上記第２スイッチ素子の上記第２電極と上記第４スイッ
チ素子の上記第２電極とが接続されていることを特徴と
する請求項１８記載のセンスアンプ回路。 - 【請求項２０】 上記第１スイッチ素子の上記第２電極
と上記第２スイッチ素子の上記第２電極との間に接続さ
れたバッファメモリセルをさらに有することを特徴とす
る請求項１９記載のセンスアンプ回路。 - 【請求項２１】 上記第１スイッチ素子の上記第２電極
と上記第３スイッチ素子の上記第１電極とが接続され、
上記第２スイッチ素子の上記第２電極と上記第４スイッ
チ素子の上記第１電極とが接続されていることを特徴と
する請求項１８記載のセンスアンプ回路。 - 【請求項２２】 上記第３スイッチ素子の上記第２電極
と上記第４スイッチ素子の上記第２電極との間に接続さ
れたバッファメモリセルをさらに有することを特徴とす
る請求項２１記載のセンスアンプ回路。 - 【請求項２３】 上記第１スイッチ素子の上記第１電極
と上記第３スイッチ素子の上記第１電極とが接続され、
上記第２スイッチ素子の上記第１電極と上記第４スイッ
チ素子の上記第１電極とが接続されていることを特徴と
する請求項１８記載のセンスアンプ回路。 - 【請求項２４】 上記第１スイッチ素子の上記第１電極
と上記第２スイッチ素子の上記第１電極との間に接続さ
れたバッファメモリセルをさらに有することを特徴とす
る請求項２３記載のセンスアンプ回路。 - 【請求項２５】 第１及び第２ビット線にそれぞれメモ
リセルが接続されたメモリセルアレイと、 該第１及び第２ビット線がそれぞれ上記第１スイッチン
グ素子の上記第１電極及び上記第２スイッチング素子の
上記第１電極と結合された請求項１７記載のセンスアン
プ回路と、 ダイレクトセンシングを行うために上記第１及び第２ス
イッチ素子をオフ状態にし、次に電圧増幅のために該第
１及び第２スイッチ素子をオンにする制御回路と、 を有し、上記第１及び第２ＦＥＴはいずれもＰＭＩＳト
ランジスタであり、該第１及び第２ＦＥＴのソースは、
該ダイレクトセンシング及び該電圧増幅の動作中におい
て高レベル電位に固定されることを特徴とするメモリ装
置。 - 【請求項２６】 上記第１及び第２ビット線を介してそ
れぞれ上記第１スイッチング素子の上記第１電極及び上
記第２スイッチング素子の上記第１電極を低レベル電位
にプリチャージするプリチャージ回路をさらに有するこ
とを特徴とする請求項２５記載のメモリ装置。 - 【請求項２７】 第１及び第２ビット線にそれぞれメモ
リセルが接続されたメモリセルアレイと、 該第１及び第２ビット線がそれぞれ上記第１スイッチン
グ素子の上記第１電極及び上記第２スイッチング素子の
上記第１電極と結合された請求項１７乃至２３のいずれ
か１つに記載のセンスアンプ回路と、 ダイレクトセンシングを行うために上記第１及び第２ス
イッチ素子をオフ状態にし、次に電圧増幅のために該第
１及び第２スイッチ素子をオンにする制御回路と、 を有し、上記第１及び第２ＦＥＴはいずれもＮＭＩＳト
ランジスタであり、該第１及び第２ＦＥＴのソースは、
該ダイレクトセンシング及び該電圧増幅の動作中におい
て低レベル電位に固定されることを特徴とするメモリ装
置。 - 【請求項２８】 上記第１及び第２ビット線を介してそ
れぞれ上記第１スイッチング素子の上記第１電極及び上
記第２スイッチング素子の上記第１電極を高レベル電位
にプリチャージするプリチャージ回路をさらに有するこ
とを特徴とする請求項２７記載のメモリ装置。 - 【請求項２９】 上記第１スイッチング素子の上記第１
電極と上記第２スイッチング素子の上記第１電極との間
に接続されたイコライザスイッチ素子と、 上記第１及び第２ビット線と上記センスアンプ回路との
間にそれぞれ接続された第１及び第２転送ゲートと、 を有することを特徴とする請求項２５乃至２８のいずれ
か１つに記載のメモリ装置。 - 【請求項３０】 請求項１７記載のセンスアンプ回路又
は請求項２５記載のメモリを含んでいることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11076559A JPH11339466A (ja) | 1998-03-27 | 1999-03-19 | 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8229598 | 1998-03-27 | ||
| JP8229698 | 1998-03-27 | ||
| JP10-82296 | 1998-03-27 | ||
| JP10-82295 | 1998-03-27 | ||
| JP11076559A JPH11339466A (ja) | 1998-03-27 | 1999-03-19 | 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11219491A Division JP2000040371A (ja) | 1998-03-27 | 1999-08-03 | センスアンプ回路並びにこれを用いたメモリ及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11339466A true JPH11339466A (ja) | 1999-12-10 |
Family
ID=27302191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11076559A Withdrawn JPH11339466A (ja) | 1998-03-27 | 1999-03-19 | 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11339466A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6937535B2 (en) | 2002-10-29 | 2005-08-30 | Hynix Semiconductor Inc. | Semiconductor memory device with reduced data access time |
| JP2007234225A (ja) * | 2001-04-26 | 2007-09-13 | Internatl Business Mach Corp <Ibm> | ダイナミック・ランダム・アクセス・メモリの破壊読出アーキテクチャ |
| JP2019515409A (ja) * | 2016-04-27 | 2019-06-06 | マイクロン テクノロジー，インク． | データキャッシング |
| JP2022514341A (ja) * | 2018-12-21 | 2022-02-10 | マイクロン テクノロジー，インク． | メモリデバイスにおける信号展開キャッシングのページポリシー |
-
1999
- 1999-03-19 JP JP11076559A patent/JPH11339466A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007234225A (ja) * | 2001-04-26 | 2007-09-13 | Internatl Business Mach Corp <Ibm> | ダイナミック・ランダム・アクセス・メモリの破壊読出アーキテクチャ |
| US6937535B2 (en) | 2002-10-29 | 2005-08-30 | Hynix Semiconductor Inc. | Semiconductor memory device with reduced data access time |
| USRE42976E1 (en) | 2002-10-29 | 2011-11-29 | Hynix Semiconductor, Inc. | Semiconductor memory device with reduced data access time |
| JP2019515409A (ja) * | 2016-04-27 | 2019-06-06 | マイクロン テクノロジー，インク． | データキャッシング |
| US11656801B2 (en) | 2018-12-21 | 2023-05-23 | Micron Technology, Inc. | Systems and methods for data relocation using a signal development cache |
| US11520529B2 (en) | 2018-12-21 | 2022-12-06 | Micron Technology, Inc. | Signal development caching in a memory device |
| JP2022514341A (ja) * | 2018-12-21 | 2022-02-10 | マイクロン テクノロジー，インク． | メモリデバイスにおける信号展開キャッシングのページポリシー |
| US11669278B2 (en) | 2018-12-21 | 2023-06-06 | Micron Technology, Inc. | Page policies for signal development caching in a memory device |
| US11693599B2 (en) | 2018-12-21 | 2023-07-04 | Micron Technology, Inc. | Domain-based access in a memory device |
| US11709634B2 (en) | 2018-12-21 | 2023-07-25 | Micron Technology, Inc. | Multiplexed signal development in a memory device |
| US11726714B2 (en) | 2018-12-21 | 2023-08-15 | Micron Technology, Inc. | Content-addressable memory for signal development caching in a memory device |
| US11934703B2 (en) | 2018-12-21 | 2024-03-19 | Micron Technology, Inc. | Read broadcast operations associated with a memory device |
| US11989450B2 (en) | 2018-12-21 | 2024-05-21 | Micron Technology, Inc. | Signal development caching in a memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100329024B1 (ko) | 파괴 읽기형 메모리 회로, 이를 위한 리스토어 회로 및 감지 증폭기 | |
| US5241503A (en) | Dynamic random access memory with improved page-mode performance and method therefor having isolator between memory cells and sense amplifiers | |
| US5724292A (en) | Static Semiconductor memory device | |
| JP3123582B2 (ja) | ランダムアクセスメモリとその読取り・書込み回路、およびデータパケットの読取り・書込み方法 | |
| JPH09161478A (ja) | 半導体記憶装置 | |
| JP2004134026A (ja) | 半導体記憶装置及びその制御方法 | |
| KR19990002657A (ko) | 강유전 메모리 장치 | |
| JPH05166365A (ja) | ダイナミック型半導体記憶装置 | |
| JPH117773A (ja) | 半導体記憶装置 | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| JPH029081A (ja) | 半導体記憶装置 | |
| JP5095712B2 (ja) | 不揮発性強誘電体メモリ装置のセンシングアンプ | |
| JP3953461B2 (ja) | 集積回路メモリ | |
| US6229758B1 (en) | Semiconductor memory device that can read out data faster than writing it | |
| JPH04318391A (ja) | 半導体記憶装置 | |
| JP5034133B2 (ja) | 半導体記憶装置 | |
| JP2004213830A (ja) | 半導体記憶装置 | |
| US7184341B2 (en) | Method of data flow control for a high speed memory | |
| EP0166642A2 (en) | Block-divided semiconductor memory device having divided bit lines | |
| JPH11339466A (ja) | 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ | |
| JPH0628846A (ja) | 半導体記憶装置 | |
| US6954370B2 (en) | Nonvolatile ferroelectric memory device | |
| JP3277192B2 (ja) | 半導体装置 | |
| JP2003100079A (ja) | 半導体記憶装置 | |
| JP2000040371A (ja) | センスアンプ回路並びにこれを用いたメモリ及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060606 |