JP2022514341A - メモリデバイスにおける信号展開キャッシングのページポリシー - Google Patents

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Abstract

メモリデバイスにおける信号展開キャッシングのページポリシーに関連する方法、システム、およびデバイスが記載されている。一例において、記載の技術に係るメモリデバイスは、メモリアレイ、センスアンプアレイ、および（例えば、さまざまな読み取り動作または書き込み動作に従って）メモリアレイに格納可能な論理状態（例えば、メモリ状態）と関連付けられた信号（例えば、キャッシュ信号、信号状態）を格納するように構成される信号展開キャッシュを含んでいてもよい。メモリデバイスは、メモリアレイに格納されたデータに対する読み取りコマンドを受信するとともに、データをメモリアレイから信号展開キャッシュに転送するように構成されていてもよい。メモリデバイスは、センスアンプアレイを用いてデータを検知するように構成されていてもよい。メモリデバイスは、１つまたは複数のポリシーに基づいて、データを信号展開キャッシュからメモリアレイに書き戻すように構成されていてもよい。

Description

［クロスリファレンス］
本特許出願は、本願譲受人に譲渡されかつ全体が参照により明白に組み込まれている、２０１８年１２月２１日に出願されたＹｕｄａｎｏｖらの「ＭＵＬＴＩＰＬＥＸＥＤ ＳＩＧＮＡＬ ＤＥＶＥＬＯＰＭＥＮＴ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の、米国特許仮出願第６２／７８３，３８８号の優先権を主張するものである。
下記は一般的に、メモリシステムに関し、より詳細には、メモリデバイスにおける信号展開キャッシングのページポリシーに関する。
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、およびデジタルディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用されている。情報はメモリデバイスの種々の状態をプログラミングすることによって記憶される。例えば、２値メモリデバイスは論理「１」または論理「０」で示されることが多い２つの論理状態を有する。他のメモリデバイスでは、３つ以上の論理状態が記憶されてよい。記憶された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスにおける記憶された論理状態を読み取ってよいまたは検知してよい。情報を記憶するために、電子デバイスのコンポーネントは、メモリデバイスにおける論理状態を書き込んでよいまたはプログラミングしてよい。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型のダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電ＲＡＭ（ＦｅＲＡＭ）、マグネティックＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ），フラッシュメモリ、相変化メモリ（ＰＣＭ）、自己選択メモリ、カルコゲニドメモリ技術などを含む、さまざまなタイプのメモリデバイスおよびメモリセルが存在する。メモリセルは揮発性または不揮発性であってよい。
本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする例示的なメモリデバイスを示した図である。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする例示的な回路を示した図である。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする例示的な回路を示した図である。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする読み取り動作の一例を示した図である。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする読み取り動作の一例を示した図である。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする書き込み動作の一例を示した図である。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする書き込み動作の一例を示した図である。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする信号展開コンポーネントの一例を示した図である。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートするセンスアンプの一例を示した図である。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートするシステムのブロック図である。 本開示の態様に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートするメモリデバイスのブロック図である。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする１つまたは複数の方法を示したフローチャートである。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする１つまたは複数の方法を示したフローチャートである。 本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする１つまたは複数の方法を示したフローチャートである。
メモリアクセス動作で使用される種々のコンポーネントと関連付けられた種々のレイテンシ、またはそれ以外にメモリアクセス動作の部分と関連付けられた種々のレイテンシによって、メモリアクセス動作を行う際に遅延が生じる場合がある。例えば、メモリセルにアクセスすることに基づいて信号を展開すること（例えば、メモリセルを信号展開コンポーネントと結合することを含む動作）と関連付けられたレイテンシが、センスアンプで出力信号を生成すること（例えば、センスアンプにおける検知またはラッチ動作）と関連付けられたレイテンシより継続時間が長い時、メモリデバイスは、出力信号が基づく基本的な信号展開動作を行うことができるよりも迅速に出力信号を生成可能であってよい。それぞれのセンスアンプ用の単一の信号展開コンポーネント（例えば、信号展開コンポーネントおよびセンスアンプの１：１のマッピング）を有するメモリデバイスについて、メモリデバイスのスループットは、従って、信号展開コンポーネントまたは信号展開動作と関連付けられたレイテンシまたは周期継続時間によって限定される場合があり、これは遅延の影響を受けるアプリケーションに影響し得る。
本明細書に開示される例によると、メモリデバイスは、選択的に、メモリデバイスのセンスアンプと結合され得るまたはこれから切り離され得るキャッシュ要素（例えば、信号記憶素子）のセットを有する信号展開キャッシュを含んでよい。例えば、センスアンプのアレイは選択コンポーネント（例えば、マルチプレクサ（ＭＵＸ）、トランジスタネットワーク、トランジスタアレイ、交換ネットワーク、切り換えアレイ）と結合されてよく、選択コンポーネントは、それぞれが、メモリデバイスの１つまたは複数のメモリセルと関連付け可能である信号展開キャッシュ要素のセットと結合されてよい。いくつかの例では、セルアクセス信号（例えば、セル読み取り信号、セル書き込み信号）は、信号展開キャッシュ要素のその他と無関係の信号展開キャッシュ要素のそれぞれにおいて（例えば、対応するメモリセルとの結合またはその他のアクセスに少なくとも部分的に基づいて）展開されてよい。本明細書で使用される時、「セット」は１つまたは複数の要素（例えば、１つの要素、２つの要素、および３つの要素など）を含んでよい。
（例えば、読み取り動作における）いくつかの例では、信号展開キャッシュ要素はそれぞれ、重複する時間間隔の間対応するメモリセルまたはアクセス線と結合可能であることで、複数のセルアクセス信号（例えば、対応する信号展開コンポーネントのそれぞれの対応するメモリセルまたはアクセス線と関連付けられた複数のセル読み取り信号）が重複する時間間隔の間生成可能であるようにする。信号展開キャッシュ要素はその後、（例えば、対応するセルアクセス信号と関連付けられた）対応するメモリセルによって記憶された特定の論理状態と関連付け可能である、検知またはラッチ信号（例えば、対応するセルアクセス信号に基づくセンスアンプの出力信号）を生成するために選択コンポーネントを介してセンスアンプと結合可能である。セルアクセス信号が複数の信号展開キャッシュ要素で展開されている例では、複数の信号展開キャッシュ要素は、検知またはラッチ信号を順番に生成するために順番にセンスアンプと結合されてよい。
また、メモリデバイスは、信号展開キャッシングについて本明細書に記載のさまざまな技術をサポートするようにしてもよい。例えば、メモリデバイスは、信号展開キャッシュの動作ポリシー（例えば、キャッシュポリシー、交換ポリシー、ライトバックポリシー、またはエビクトポリシーを含み得るか、あるいは、これらと関連付けられ得るページポリシー）に従って、メモリアレイに格納されたデータに対する１つまたは複数のメモリ動作を実行するようにしてもよい。例えば、メモリアレイに格納されたデータに対する読み取りコマンドに応答して、メモリデバイスは、データを信号展開キャッシュに転送するようにしてもよく、また、信号展開キャッシュの少なくとも一部に使用されるページポリシーに基づいて、データを信号展開キャッシュに維持する時間の長さ（ひいては、信号展開キャッシュからデータをエビクトするタイミング（データをメモリアレイに書き戻すことを含み得る））を決定するようにしてもよい。
場合によっては、データが取得されたメモリアレイ内の物理ページが開閉いずれに維持されているかに関わらず、データが信号展開キャッシュにおいて利用可能な限りは、データのページが開いているものと考えられる。例えば、メモリアレイにおいて行が開いており（例えば、関連するワード線がアクティブ化されており）、その行のメモリセルに格納されるデータのページが信号展開キャッシュに転送される場合、このデータのページは、メモリアレイの行が閉じていても（例えば、関連するワード線が非アクティブ化されていても）、信号展開キャッシュにおいて利用可能に維持されている限りは開いているものと考えられる。このため、少なくとも当該ページがメモリアレイにおいて最初にアクセスされる時間に関して、ページ（例えば、行）に含まれるデータの真正コピーは、信号展開キャッシュからエビクトされるまで、信号展開キャッシュ中に残る。同様に、データのページは、信号展開キャッシュにおいて利用可能ではない場合、閉じているものと考えられる。
いくつかの例において、メモリデバイスは、閉ページポリシーに従って、信号展開キャッシュを動作させるようにしてもよい。閉ページポリシーの下では、比較的迅速なライトバック動作によって、メモリアレイから信号展開キャッシュに読み込まれたデータが（例えば、破壊的読み取り動作の後）メモリアレイに書き戻されるようになっていてもよいし、あるいは、復元されるようになっていてもよい。例えば、メモリデバイスは、データをメモリアレイから信号展開キャッシュに転送するようにしてもよい（例えば、読み取りコマンドの一部としてデータをキャッシュする）。メモリデバイスは、（例えば、センスアンプアレイを用いて）データを検知するとともに、追加データの格納に信号展開キャッシュの第２のアドレスを利用できるように、データをメモリアレイの第１のアドレスに書き戻すようにしてもよい。場合により、閉ページポリシーに従って動作する場合は、データがメモリアレイから読み出される時間とデータがメモリアレイに書き戻される時間との間、データのページが読み取られたメモリアレイ中の物理ページが開いたままであってもよいし（例えば、関連するワード線がアクティブ化されたままであってもよいし）、メモリアレイのアクセス線または他のコンポーネント（例えば、データが読み取られるメモリセルと関連付けられたディジット線）が信号展開キャッシュのアクセス線または他のコンポーネントと結合されたままであってもよい。
上記の追加または代替として、メモリデバイスは、いくつかの例において、開ページポリシーに従って、信号展開キャッシュを動作させるようにしてもよい。開ページポリシーの下では、メモリアレイに書き戻される前の比較的長い時間にわたって、メモリアレイから信号展開キャッシュに読み込まれたデータが信号展開キャッシュに維持（格納）されるようになっていてもよい。データは、信号展開キャッシュに維持される一方で、当該データに対する後続のアクセス動作のレイテンシを抑えるため、比較的高速にアクセスされるようになっていてもよい。メモリデバイスが（例えば、キャッシュ利用の程度（度合い）、エビクトポリシー等に基づいて）信号展開キャッシュからメモリアレイへのデータのエビクト（例えば、ライトバック）動作を実行するまで、データが信号展開キャッシュに格納されていてもよい。エビクト動作は、読み取り履歴が最も新しいメモリアレイ内の同じ場所またはメモリアレイ内の異なる場所へデータを転送することを含んでいてもよい。場合により、開ページポリシーに従って動作する場合は、データがメモリアレイから読み出された後、かつ、データがメモリアレイに書き戻される前、データのページが読み取られたメモリアレイ中の物理ページが閉じたままであってもよいし（例えば、関連するワード線が非アクティブ化されていてもよいし）、メモリアレイのアクセス線または他のコンポーネント（例えば、データが読み取られるメモリセルと関連付けられたディジット線）が信号展開キャッシュのアクセス線または他のコンポーネントから切り離されていてもよい。
いくつかの例において、メモリデバイスは、時間と共に、信号展開キャッシュのページポリシーまたはその態様（例えば、関連するエビクトポリシー）を変更するようにしてもよい。この追加または代替として、メモリデバイスは、１つまたは複数のページポリシーを同時に利用するようにしてもよい。例えば、メモリデバイスは、一部のデータ（例えば、一部のデータ種、一部のアプリケーションまたはプロセスと関連付けられたデータ）に対して開ページポリシーを実装し、他のデータ（例えば、他のデータ種、他のアプリケーションまたはプロセスと関連付けられたデータ）に対して閉ページポリシーを実装するようにしてもよい。本明細書に開示されるような例によれば、メモリデバイスは、いくつかある利益の中でもとりわけ、アクセスレイテンシを抑えるとともに、メモリデバイスのアクセス帯域を改善するため、上記技術のうちの１つまたは複数を利用するようにしてもよい。
上に紹介した開示内容の特徴については、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートするメモリアレイおよびメモリ回路の観点から、図１～図３を参照して詳しく説明する。その後、図４Ａ～図５Ｂを参照して具体例を説明するが、これらの図は、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする特定の読み取り動作および書き込み動作を示している。上記動作をサポートし得る回路、構成要素、および配置の別の例については、図６～図８を参照して説明する。開示内容の上記および他の特徴については、図９～図１２に関して詳しく説明するが、これらの図は、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする装置図およびフローチャートを示している。
図１は、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする例示的なメモリデバイス１００を示している。メモリデバイス１００は電子メモリ装置と称される場合もある。メモリデバイス１００は、本明細書では論理状態と称される場合があるメモリ状態などの種々の状態を記憶するようにプログラミング可能であるメモリセル１０５を含んでよい。場合によっては、メモリセル１０５は、論理０および論理１と示される２つの論理状態を記憶するようにプログラミング可能であってよい。場合によっては、メモリセル１０５は３つ以上の論理状態を記憶するようにプログラミング可能であってよい。さらにまたは代替的には、メモリセル１０５は、メモリ状態が論理０または論理１以外の情報に対応する、（例えば、ニューラルネットワークに関連している）アナログまたはストカスティック演算に基づくメモリ状態を記憶するようにプログラミング可能であってよい。いくつかの例では、メモリセル１０５は、容量性メモリ素子、強誘電メモリ素子、材料メモリ素子、抵抗素子、自己選択メモリ素子、閾値メモリ素子、またはこれらの任意の組み合わせを含んでよい。
メモリセル１０５のセットは、（例えば、メモリセル１０５のアレイを含む）メモリデバイス１００のメモリセクション１１０の一部であってよく、ここで、いくつかの例では、メモリセクション１１０はメモリセル１０５の隣接するタイル（例えば、半導体チップの要素の隣接するセット）を指す場合がある。いくつかの例では、メモリセクション１１０は、アクセス動作でバイアスがかけられてよいメモリセル１０５の最小セット、または共通ノードを共有するメモリセル１０５の最小セット（例えば、共通プレート線、共通電圧にバイアスがかけられるプレート線のセット）を指す場合がある。メモリデバイス１００の単一メモリセクション１１０が示されているが、本明細書に開示されるような例によるメモリデバイスのさまざまな例は、メモリセクション１１０のセットを有してよい。１つの実例では、メモリデバイス１００またはこのサブセクション（例えば、マルチコアメモリデバイス１００のコア、マルチチップメモリデバイスのチップ）は、３２の「バンク」を含んでよく、それぞれのバンクは３２のセクションを含んでよい。よって、実例によるメモリデバイス１００またはこのサブセクションは、１，０２４のメモリセクション１１０を含んでよい。
いくつかの例では、メモリセル１０５は、プログラミング可能な論理状態を表す電荷を記憶してよい（例えば、コンデンサ、容量性メモリ素子、容量性記憶素子に電荷を記憶する）。１つの例では、充電および非充電コンデンサはそれぞれ、２つの論理状態を表してよい。別の例では、正電荷よび負電荷を持つコンデンサはそれぞれ、２つの論理状態を表してよい。ＤＲＡＭまたはＦｅＲＡＭアーキテクチャはこのような設計を使用してよく、用いられるコンデンサは、絶縁体として線形または常誘電分極特性を有する誘電材料を含んでよい。いくつかの例では、コンデンサの充電の種々のレベルは、（例えば、対応するメモリセル１０５における３つ以上の論理状態をサポートする）種々の論理状態を表してよい。ＦｅＲＡＭアーキテクチャなどのいくつかの例では、メモリセル１０５は、コンデンサの端子間の絶縁（例えば、非導電）レイヤとしての強誘電材料を有する強誘電コンデンサを含んでよい。強誘電コンデンサの分極の種々のレベルは、（例えば、対応するメモリセル１０５における２つ以上の論理状態をサポートする）種々の論理状態を表してよい。いくつかの例では、強誘電材料は非線形分極特性を有する。
いくつかの例では、メモリセル１０５は、メモリ素子、メモリ記憶素子、自己選択メモリ素子、または自己選択メモリ記憶素子と称される場合がある材料部分を含んでよい。材料部分は、種々の論理状態を表す可変の構成可能な電気抵抗またはその他の特性を有してよい。例えば、結晶原子構成またはアモルファス原子構成の形を取ることができる（例えば、メモリデバイス１００の動作周囲温度範囲にわたって結晶状態またはアモルファス状態のどちらかを維持することができる）材料は、原子構成に依存する種々の電気抵抗を有してよい。材料の結晶がより多い状態（例えば、単結晶で、実質的に結晶であり得る比較的大きい結晶粒の堆積）は、比較的低い電気抵抗を有する場合があり、かつ代替的には「ＳＥＴ」論理状態と称されてよい。材料のよりアモルファスな状態（例えば、全体的にアモルファス状態で、実質的にアモルファスであり得る比較的小さい結晶粒のある分布）は、比較的高い電気抵抗を有してよく、かつ代替的には「ＲＥＳＥＴ」論理状態と称されてよい。よって、このようなメモリセル１０５に加えられる電圧は、メモリセル１０５の材料部分が、結晶がより多い状態またはよりアモルファスな状態であるかどうかに応じて異なる電流が生じ得る。それ故に、読み取り電圧をメモリセル１０５に加えることにより生じる電流の大きさは、メモリセル１０５によって記憶された論理状態を判断するために使用されてよい。
いくつかの例では、メモリ素子は、（例えば、対応するメモリセル１０５における２つ以上の論理状態をサポートする）種々の論理状態を表してよい、中間抵抗をもたらし得る結晶エリアおよびアモルファスエリアのさまざまな比率（例えば、原子秩序および無秩序のさまざまな程度）で構成されてよい。さらに、いくつかの例では、材料またはメモリ素子は、アモルファス構成および２つの異なる結晶構成など、３つ以上の原子構成を有してよい。本明細書では、種々の原子構成の電気抵抗に関して説明されているが、メモリデバイスは、原子構成、または原子構成の組み合わせに対応する記憶された論理状態を判断するためにメモリ素子のその他の特性を使用してよい。
場合によっては、結晶がより多い状態のメモリ素子は、閾値電圧と関連付け可能である。いくつかの例では、電流は、閾値電圧より大きい電圧がメモリ素子全体にわたって加えられる時によりアモルファスな状態のメモリ素子を流れ得る。いくつかの例では、電流は、閾値電圧より小さい電圧がメモリ素子全体にわたって加えられる時によりアモルファスな状態のメモリ素子を流れない場合がある。場合によっては、結晶がより多い状態のメモリ素子は閾値電圧と関連付けられない場合がある（例えば、ゼロの閾値電圧と関連付けられ得る）。いくつかの例では、電流は、メモリ素子全体にわたる非ゼロ電圧に応答して結晶がより多い状態のメモリ素子を流れ得る。
場合によっては、よりアモルファスな状態および結晶がより多い状態両方の材料は、閾値電圧と関連付けられ得る。例えば、自己選択または閾値メモリは、（例えば、種々の組成分布によって）種々のプログラミング状態の間のメモリセルの閾値電圧の差に基づいてよい。このようなメモリ素子を有するメモリセル１０５の論理状態は、メモリ素子にバイアスをかけるまたはこれを加熱することによって、特定の原子構成、または原子構成の組み合わせを形成することをサポートする、経時的な温度プロファイルに設定されてよい。
メモリデバイス１００は３次元（３Ｄ）メモリアレイを含んでよく、この場合、複数の２次元（２Ｄ）メモリアレイ（例えば、デッキ、レベル）は重なり合って形成される。さまざまな例では、このようなアレイは、メモリセクション１１０のセットに分類されてよく、ここで、それぞれのメモリセクション１１０は複数のデッキもしくはレベル、またはこの任意の組み合わせ全体にわたって分布される、デッキまたはレベル内に配置されてよい。このような配置によって、２Ｄアレイと比較して単一のダイまたは基板上に置かれてまたは作成されてよいメモリセル１０５の数を増大可能であり、これによってさらに、メモリデバイス１００の生産費を低減させもしくは性能を増大させることができ、またはこの両方が可能である。デッキまたはレベルは電気絶縁材料によって分けられてよい。それぞれのデッキまたはレベルは、メモリセル１０５がそれぞれのデッキ全体にわたって互いにほぼ整合して、メモリセル１０５のスタックを形成することが可能であるように整合または位置付け可能である。
メモリデバイス１００の例では、メモリセクション１１０のメモリセル１０５のそれぞれの行は、第１のアクセス線１２０のセットの１つ（例えば、ＷＬ１からＷＬＭのうちの１つなどのワード線（ＷＬ））と結合されてよく、メモリセル１０５のそれぞれの列は、第２のアクセス線１３０のセットの１つ（例えば、ＤＬ１～ＤＬＮのうちの１つなどのディジット線（ＤＬ））と結合されてよい。いくつかの例では、（示されない）異なるメモリセクション１１０のメモリセル１０５の行は、異なる複数の第１のアクセス線１２０の１つ（例えば、ＷＬ１からＷＬＭと異なるワード線）と結合されてよく、異なるメモリセクション１１０のメモリセル１０５の列は、異なる複数の第２のアクセス線１３０の１つ（例えば、ＤＬ１～ＤＬＮと異なるディジット線）と結合されてよい。場合によっては、第１のアクセス線１２０および第２のアクセス線１３０は、（例えば、図１に示されるように、メモリデバイス１００のデッキの平面で見ると）メモリデバイス１００において互いに略垂直であってよい。ワード線およびビット線、またはこれらの類似物への言及は、理解または動作を損なわずに置き換え可能である。
一般に、１つのメモリセル１０５は、アクセス線１２０およびアクセス線１３０の交点に位置して（例えば、これらと結合されて、これらの間に結合されて）よい。この交点、またはこの交点の指示は、メモリセル１０５のアドレスと称されてよい。対象のまたは選択されたメモリセル１０５は、通電したあるいは選択されたアクセス線１２０、および通電したあるいは選択されたアクセス線１３０の交点に位置するメモリセル１０５であってよい。換言すれば、アクセス線１２０およびアクセス線１３０は、これらの交点でメモリセル１０５にアクセスする（読み取る、書き込む、上書きする、リフレッシュする）ために通電してあるいは選択されてよい。同じアクセス線１２０または１３０と電子通信している（例えば、これに接続された）他のメモリセル１０５は、対象外または非選択メモリセル１０５と称されてよい。
いくつかのアーキテクチャでは、メモリセル１０５の論理記憶コンポーネント（例えば、容量性メモリ素子、強誘電メモリ素子、抵抗メモリ素子、他のメモリ素子）は、いくつかの例では、切り換えコンポーネントまたはセレクタデバイスと称される場合がある、セル選択コンポーネントによって第２のアクセス線１３０と電気的に絶縁されてよい。第１のアクセス線１２０は、（例えば、セル選択コンポーネントの制御ノードまたは端子を介して）セル選択コンポーネントと結合されてよく、かつ、セル選択コンポーネントを制御して、またはメモリセル１０５と関連付けられてよい。例えば、セル選択コンポーネントはトランジスタであってよく、第１のアクセス線１２０は（例えば、トランジスタのゲートノードがトランジスタの制御ノードであり得る場合）トランジスタのゲートと結合されてよい。メモリセル１０５の第１のアクセス線１２０をアクティブ化することによって、メモリセル１０５の論理記憶コンポーネントとこの対応する第２のアクセス線１３０との間の電気接続または閉回路が生じ得る。第２のアクセス線１３０はさらにまた、メモリセル１０５に対する読み取りまたは書き込みのためにアクセス可能である。
いくつかの例では、メモリセクション１１０のメモリセル１０５は、複数の第３のアクセス線１４０の１つ（例えば、ＰＬ１～ＰＬＮのうちの１つなどのプレート線（ＰＬ））と結合されてもよい。いくつかの例では、別個の線として示されているが、複数の第３のアクセス線１４０は、メモリセクション１１０の共通プレート線、共通プレート、もしくは他の共通ノード（例えば、メモリセクション１１０におけるメモリセル１０５のそれぞれに共通のノード）、またはメモリデバイス１００の他の共通ノードを表してよい、あるいはこれらと同等の機能を有してよい。いくつかの例では、複数の第３のアクセス線１４０は、メモリセル１０５を、本明細書に説明されるものを含むさまざまな検知動作および／または書き込み動作のための１つまたは複数の電圧源と結合することができる。例えば、メモリセル１０５が論理状態を記憶するためのコンデンサを用いる時、第２のアクセス線１３０はコンデンサの第１の端子または第１のプレートにアクセスできるようにしてよく、第３のアクセス線１４０はコンデンサの第２の端子または第２のプレート（例えば、コンデンサの第１の端子とは対向するコンデンサの対向プレートと関連付けられた端子、コンデンサの第１の端子からコンデンサの反対側のその他の端子）にアクセスできるようにしてよい。いくつかの例では、（示されない）異なるメモリセクション１１０のメモリセル１０５は異なる複数の第３のアクセス線１４０の１つ（例えば、ＰＬ１～ＰＬＮと異なるプレート線のセット、異なる共通プレート線、異なる共通プレート、異なる共通ノード）と結合されてよく、これは、示される第３のアクセス線１４０（例えば、プレート線ＰＬ１～ＰＬＮ）から電気的に絶縁されてよい。
複数の第３のアクセス線１４０は、複数の第３のアクセス線１４０の１つまたは複数をアクティブ化する、または複数の第３のアクセス線１４０の１つまたは複数を電圧源または他の回路要素と選択的に結合するなどのさまざまな動作を制御可能である、プレートコンポーネント１４５と結合可能である。メモリデバイス１００の複数の第３のアクセス線１４０が複数の第２のアクセス線１３０と略平行に示されているが、他の例では、複数の第３のアクセス線１４０は、複数の第１のアクセス線１２０と略平行であってよい、または任意の他の構成であってよい。
図１を参照して説明されるアクセス線はメモリセル１０５と結合されたコンポーネントとの間の直線として示されているが、アクセス線は、本明細書で説明されるものを含むアクセス動作をサポートするために使用されてよい、コンデンサ、抵抗器、トランジスタ、アンプ、電圧源、切り換えコンポーネント、選択コンポーネントなどの他の回路要素と関連付けられてよい。いくつかの例では、電極は、メモリセル１０５およびアクセス線１２０と（例えば、これらの間で）、またはメモリセル１０５およびアクセス線１３０と（例えば、これらの間で）結合されてよい。電極という用語は、導電体、またはコンポーネント間の他の電気的インターフェースを指す場合があり、場合によっては、メモリセル１０５に対する電気接点として用いられてよい。電極は、メモリデバイス１００の要素またはコンポーネントの間の導電経路を提供する、トレース、ワイヤ、導電線、導電レイヤ、または導電性パッドを含んでよい。
読み取り、書き込み、上書き、リフレッシュなどのアクセス動作は、メモリセル１０５と結合される、第１のアクセス線１２０、第２のアクセス線１３０、および／または第３のアクセス線１４０をアクティブ化するまたは選択することによってメモリセル１０５上で行われてよく、これは、電圧、電荷、または電流を対応するアクセス線に加えることを含んでよい。アクセス線１２０、１３０、および１４０は、金属（例えば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、または他の導電材料もしくは半導体材料、合金、または化合物などの導電材料から作られてよい。メモリセル１０５を選択すると、結果として生じる信号（例えば、セルアクセス信号、セル読み取り信号）は、メモリセル１０５によって記憶される論理状態を判断するために使用されてよい。例えば、論理状態を記憶する容量性メモリ素子を有するメモリセル１０５が選択可能であり、結果として生じるアクセス線による電荷の流れ、および／または結果として生じるアクセス線の電圧は、メモリセル１０５によって記憶されるプログラミングされた論理状態を判断するために、検出、変換、または増幅可能である。
メモリセル１０５にアクセスすることは、行コンポーネント１２５（例えば、行デコーダ）、列コンポーネント１３５（例えば、列デコーダ）、もしくはプレートコンポーネント１４５（例えば、プレートドライバ）、またはこれらの組み合わせを通して制御されてよい。例えば、行コンポーネント１２５は、メモリコントローラ１７０から行アドレスを受信し、かつ受信した行アドレスに基づいて適切な第１のアクセス線１２０を選択してまたはアクティブ化してよい。同様に、列コンポーネント１３５は、メモリコントローラ１７０から列アドレスを受信し、かつ適切な第２のアクセス線１３０を選択してまたはアクティブ化してよい。よって、いくつかの例では、メモリセル１０５は、第１のアクセス線１２０および第２のアクセス線１３０を選択するまたはアクティブ化することによってアクセス可能である。いくつかの例では、このようなアクセス動作は、メモリセル１０５、メモリセクション１１０、またはメモリデバイス１００の「プレートを移動させること」と称されてよい、第３のアクセス線１４０の１つまたは複数にバイアスをかける（例えば、メモリセクション１１０の第３のアクセス線１４０の１つにバイアスをかける、メモリセクションの第３のアクセス線１４０の全てにバイアスをかける、メモリセクション１１０またはメモリデバイス１００の共通プレート線にバイアスをかける、メモリセクション１１０またはメモリデバイス１００の共通ノードにバイアスをかける）プレートコンポーネント１４５によって達成されてよい。さまざまな例では、行コンポーネント１２５、列コンポーネント１３５、またはプレートコンポーネント１４５の任意の１つまたは複数は、アクセス線ドライバまたはアクセス線デコーダと称されてよいあるいはこれらを含んでよい。
いくつかの例では、メモリコントローラ１７０は、さまざまなコンポーネント（例えば、行コンポーネント１２５、列コンポーネント１３５、プレートコンポーネント１４５、検知コンポーネント１５０）を通してメモリセル１０５の動作（例えば、読み取り動作、書き込み動作、上書き動作、リフレッシュ動作、放電動作、散逸動作、等化動作）を制御してよい。場合によっては、行コンポーネント１２５、列コンポーネント１３５、プレートコンポーネント１４５、および検知コンポーネント１５０の１つまたは複数は、メモリコントローラ１７０と共に共同設置されてあるいは含まれてよい。いくつかの例では、行コンポーネント１２５、列コンポーネント１３５、またはプレートコンポーネント１４５の任意の１つまたは複数はまた、メモリデバイス１００のアクセス動作を行うためのメモリコントローラまたは回路と称されてよい。いくつかの例では、行コンポーネント１２５、列コンポーネント１３５、またはプレートコンポーネント１４５の任意の１つまたは複数は、メモリデバイス１００にアクセスするための動作を制御するもしくは行う、またはメモリデバイス１００のメモリセクション１１０にアクセスするための動作を制御するもしくは行うと説明されてよい。
メモリコントローラ１７０は、所望のアクセス線１２０およびアクセス線１３０をアクティブ化するために行アドレス信号および列アドレス信号を生成してよい。メモリコントローラ１７０は、メモリデバイス１００の動作中に使用されるさまざまな電圧または電流を生成または制御してもよい。単一のメモリコントローラ１７０が示されているが、メモリデバイス１００は複数のメモリコントローラ１７０（例えば、メモリデバイス１００のメモリセクション１１０のセットのそれぞれに対するメモリコントローラ１７０、メモリデバイス１００のメモリセクション１１０のいくつかのサブセットのそれぞれに対するメモリコントローラ１７０、マルチチップメモリデバイス１００のチップのセットのそれぞれに対するメモリコントローラ１７０、マルチバンクメモリデバイス１００のバンクのセットのそれぞれに対するメモリコントローラ１７０、マルチコアメモリデバイス１００のそれぞれのコアに対するメモリコントローラ１７０、またはこれらの任意の組み合わせ）を有してよく、この場合、種々のメモリコントローラ１７０は同じ機能および／または異なる機能を実行してよい。
単一の行コンポーネント１２５、単一の列コンポーネント１３５、および単一のプレートコンポーネント１４５を含むようなメモリデバイス１００が示されているが、メモリデバイス１００の他の例は、メモリセクション１１０またはメモリセクション１１０のセットを収容するための種々の構成を含んでよい。例えば、さまざまなメモリデバイス１００では、行コンポーネント１２５は（例えば、メモリセクション１１０のセットの全てに共通するサブコンポーネントを有する、メモリセクション１１０のセットの各１つに専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてよく、または、行コンポーネント１２５はメモリセクション１１０のセットの１つのメモリセクション１１０に専用であってよい。同様に、さまざまなメモリデバイス１００では、列コンポーネント１３５は（例えば、メモリセクション１１０のセットの全てに共通するサブコンポーネントを有する、メモリセクション１１０のセットの各１つに専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてよく、または、列コンポーネント１３５はメモリセクション１１０のセットの１つのメモリセクション１１０に専用であってよい。さらに、さまざまなメモリデバイス１００では、プレートコンポーネント１４５は（例えば、メモリセクション１１０のセットの全てに共通するサブコンポーネントを有する、メモリセクション１１０のセットの各１つに専用のサブコンポーネントを有する）メモリセクション１１０のセットの間で共有されてよく、または、プレートコンポーネント１４５はメモリセクション１１０のセットの１つのメモリセクション１１０に専用であってよい。
一般に、加えられる電圧、電流、または電荷の振幅、形状、または継続時間は、調節されてまたは変化させてよく、かつメモリデバイス１００を動作させる際に論じられるさまざまな動作に対して異なっていてよい。さらに、メモリデバイス１００内の１つ、複数、または全てのメモリセル１０５は、同時にアクセス可能である。例えば、メモリデバイス１００の複数のまたは全てのメモリセル１０５は、全てのメモリセル１０５またはメモリセル１０５のグループ（例えば、メモリセクション１１０のメモリセル１０５）が単一の論理状態に設定されるリセット動作中に同時にアクセス可能である。
メモリセル１０５は、（例えば、メモリコントローラ１７０と協働して）メモリセル１０５にアクセスしてメモリセル１０５によって記憶される論理状態を判断する時検知コンポーネント１５０によって読み取られて（例えば、検知されて）よい。例えば、検知コンポーネント１５０は、読み取り動作に応答して、メモリセル１０５を通る電流もしくは電荷、または、検知コンポーネント１５０または他の介在するコンポーネント（例えば、メモリセル１０５と検知コンポーネント１５０との間の信号展開コンポーネント）とメモリセル１０５を結合することにより生じる電圧を検知するように構成されてよい。検知コンポーネント１５０は、１つまたは複数のコンポーネントに（例えば、列コンポーネント１３５、入力／出力コンポーネント１６０、メモリコントローラ１７０に）メモリセル１０５によって記憶される論理状態を指示する（例えば、これに少なくとも部分的に基づいて）出力信号を提供することができる。さまざまなメモリデバイス１００では、検知コンポーネント１５０は、（例えば、メモリセクション１１０のセットまたはバンクの全てに共通するサブコンポーネントを有する、メモリセクション１１０のセットまたはバンクの各１つに専用のサブコンポーネントを有する）メモリセクション１１０のセットまたはバンクの間で共有されてよく、または検知コンポーネント１５０は、メモリセクション１１０のセットまたはバンクの１つのメモリセクション１１０に専用であってよい。
いくつかの例では、メモリセル１０５にアクセスする間またはアクセスした後、メモリセル１０５の論理記憶部分は、この対応するアクセス線１２０、１３０、または１４０を介して電荷または電流を放電してよい、あるいは電荷または電流が流れることができるようにしてよい。このような電荷または電流は、メモリデバイス１００の１つまたは複数の電圧源もしくは供給（図示せず）からメモリセル１０５に、バイアスをかけるまたは電圧を加えることにより生じる場合があり、この場合、このような電圧源または供給は、行コンポーネント１２５、列コンポーネント１３５、プレートコンポーネント１４５、検知コンポーネント１５０、メモリコントローラ１７０、またはその他のコンポーネント（例えば、バイアスコンポーネント）の一部であってよい。いくつかの例では、メモリセル１０５の放電は、検知コンポーネント１５０がメモリセル１０５の記憶された状態を判断するために基準電圧と比較することができる、アクセス線１３０の電圧の変化を引き起こし得る。いくつかの例では、電圧は（例えば、対応するアクセス線１２０およびアクセス線１３０を使用して）メモリセル１０５に加えられてよく、結果として生じる電流の存在または大きさは、加えられた電圧、およびメモリセル１０５のメモリ素子の抵抗状態に依存してよく、これを、検知コンポーネント１５０はメモリセル１０５の記憶された状態を判断するために使用することができる。
いくつかの例では、読み取り信号（例えば、読み取りパルス、読み取り電流、読み取り電圧）が第１の論理状態（例えば、結晶がより多い原子構成と関連付けられたＳＥＴ状態）を記憶する材料メモリ素子を有するメモリセル１０５全体にわたって加えられる時、メモリセル１０５は、メモリセル１０５の閾値電圧を超える読み取りパルスにより電流を伝導する。これに応答してまたは少なくとも部分的に基づいて、検知コンポーネント１５０は従って、メモリセル１０５によって記憶される論理状態を判断する一部としてメモリセル１０５を通る電流を検出することができる。読み取りパルスが、第１の論理状態を記憶するメモリ素子を有するメモリセル１０５全体にわたって読み取りパルスを加える前または加えた後に発生し得る第２の論理状態（例えば、よりアモルファスな原子構成と関連付けられたＲＥＳＥＴ状態）を記憶するメモリ素子を有するメモリセル１０５に加えられる時、メモリセル１０５は、メモリセル１０５の閾値電圧を超えない読み取りパルスにより電流を伝導しない場合がある。検知コンポーネント１５０は従って、記憶された論理状態を判断する一部としてメモリセル１０５を通る電流をほとんどまたは全く検出しない場合がある。
いくつかの例では、閾値電流はメモリセル１０５によって記憶された論理状態を検知するように定義されてよい。閾値電流は、メモリセル１０５が読み取りパルスに応答して閾値処理をしない時、メモリセル１０５を通過することができる電流以上に設定されてよいが、メモリセル１０５が読み取りパルスに応答して閾値処理をする時、メモリセル１０５を通る予想された電流以下に設定されてよい。例えば、閾値電流は、関連付けられたアクセス線１２０、１３０、または１４０の漏洩電流より高くてよい。いくつかの例では、メモリセル１０５によって記憶された論理状態は、読み取りパルスによって駆動された電流から生じる（例えば、分路抵抗全体にわたる）電圧に少なくとも部分的に基づいて判断されてよい。例えば、結果として生じる電圧は、基準電圧に対して比較されてよく、ここで、結果として生じる電圧は、第１の論理状態に対応する基準電圧より小さく、結果として生じる電圧は、第２の論理状態に対応する基準電圧より大きい。
いくつかの例では、メモリセル１０５を読み取る時に複数の電圧が加えられてよい（例えば、複数の電圧は読み取り動作の一部分の間に加えられてよい）。例えば、加えられた読み取り電圧が電流をもたらさない場合、１つまたは複数の他の読み取り電圧が（例えば、電流が検知コンポーネント１５０によって検出されるまで）加えられてよい。電流をもたらした読み取り電圧を評価することに少なくとも部分的に基づいて、メモリセル１０５の記憶された論理状態は判断されてよい。場合によっては、読み取り電圧は、電流または他の条件が検知コンポーネント１５０によって検出されるまでランピングし得る（例えば、滑らかに大きくなるように増大する）。他の場合では、所定の読み取り電圧は、電流が検出されるまで加えられてよい（例えば、段階的に大きくなるように増大する読み取り電圧の所定のシーケンスで）。同様に、読み取り電流はメモリセル１０５に加えられてよく、読み取り電流を生じさせるための電圧の大きさは、メモリセル１０５の電気抵抗または総閾値電圧に依存してよい。
検知コンポーネント１５０は、いくつかの例では、検知またはラッチ信号を検知、ラッチ、または生成すると称されてよい、信号を検知する際の差（例えば、読み取り電圧と基準電圧との間の差、読み取り電流と基準電流との間の差、読み取り電荷と基準電荷との間の差）を検出、変換、または増幅するためのさまざまな切り換えコンポーネント、選択コンポーネント、マルチプレクサ、トランジスタ、アンプ、コンデンサ、抵抗器、電圧源、または他のコンポーネントを含んでよい。いくつかの例では、検知コンポーネント１５０は検知コンポーネント１５０に接続されるアクセス線１３０のセットのそれぞれに対して繰り返されるコンポーネントの集まり（例えば、回路要素、回路網）を含んでよい。例えば、検知コンポーネント１５０は、論理状態がアクセス線１３０のセットの各１つと結合される対応するメモリセル１０５に対して別個に検出可能であるように、検知コンポーネント１５０と結合されたアクセス線１３０のセットのそれぞれに対する別個の検知回路または回路網（例えば、別個のセンスアンプ、別個の信号展開コンポーネント）を含んでよい。いくつかの例では、基準信号源（例えば、基準コンポーネント）または生成された基準信号は、メモリデバイス１００のコンポーネント間で共有されて（例えば、１つまたは複数の検知コンポーネント１５０の間で共有されて、検知コンポーネント１５０の別個の検知回路の間で共有されて、メモリセクション１１０のアクセス線１２０、１３０、または１４０の間で共有されて）よい。
検知コンポーネント１５０はメモリデバイス１００を含むデバイスに含まれてよい。例えば、検知コンポーネント１５０は、メモリデバイス１００とまたはこれに結合されてよいメモリの、他の読み書き回路網、復号回路網、またはレジスタ回路網と共に含まれてよい。いくつかの例では、メモリセル１０５の検出された論理状態は、出力として列コンポーネント１３５または入力／出力コンポーネント１６０を通して出力されてよい。いくつかの例では、検知コンポーネント１５０は、列コンポーネント１３５、行コンポーネント１２５、またはメモリコントローラ１７０の一部であってよい。いくつかの例では、検知コンポーネント１５０は、列コンポーネント１３５、行コンポーネント１２５、またはメモリコントローラ１７０に接続されて、あるいはこれらと電子通信していてよい。
単一の検知コンポーネント１５０が示されているが、メモリデバイス１００（例えば、メモリデバイス１００のメモリセクション１１０）は、複数の検知コンポーネント１５０を含んでよい。例えば、第１の検知コンポーネント１５０はアクセス線１３０の第１のサブセットと結合されてよく、第２の検知コンポーネント１５０は（例えば、アクセス線１３０の第１のサブセットと異なる）アクセス線１３０の第２のサブセットと結合されてよい。いくつかの例では、検知コンポーネント１５０のこのような分類は、複数の検知コンポーネント１５０の並列（例えば、同時）動作をサポート可能である。いくつかの例では、検知コンポーネント１５０のこのような分類は、種々の構成または特性を有する検知コンポーネント１５０を、メモリデバイスのメモリセル１０５の特定のサブセットにマッチさせることをサポートする（例えば、種々のタイプのメモリセル１０５をサポートする、メモリセル１０５のサブセットの種々の特性をサポートする、アクセス線１３０のサブセットの種々の特性をサポートする）ことができる。
さらにまたは代替的には、２つ以上の検知コンポーネント１５０は、（例えば、コンポーネント冗長のために）アクセス線１３０の同じセットと結合（例えば、選択的に結合）可能である。いくつかの例では、このような構成は、冗長的な検知コンポーネント１５０のうちの１つの動作の故障あるいは不良または劣化を克服するための機能性を維持することをサポートすることができる。いくつかの例では、このような構成は、（例えば、電力消費特性に関連した、特定の検知動作に対するアクセス速度特性に関連した、揮発性モードまたは不揮発性モードにおいてメモリセル１０５を動作させることに関連した）特定の動作特性に対して冗長的な検知コンポーネント１５０のうちの１つを選択する能力をサポート可能である。
いくつかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることは、メモリセクション１１０の１つまたは複数のメモリセル１０５によって記憶された論理状態を劣化させるまたは破壊する場合があり、上書き動作またはリフレッシュ動作は、元の論理状態をメモリセル１０５に返すために行われてよい。ＤＲＡＭまたはＦｅＲＡＭでは、例えば、メモリセル１０５のコンデンサは、検知動作中に部分的にまたは完全に放電または減極されることによって、メモリセル１０５に記憶された論理状態を破損させる場合がある。ＰＣＭでは、例えば、検知動作は、メモリセル１０５の原子構成の変化を引き起こすことによってメモリセル１０５の抵抗状態を変化させる場合がある。よって、いくつかの例では、メモリセル１０５に記憶された論理状態は、アクセス動作後上書き可能である。さらに、単一のアクセス線１２０、１３０、または１４０をアクティブ化することによって、アクティブ化されたアクセス線１２０、１３０、または１４０と結合されたメモリセル１０５全ての放電が生じ得る。よって、アクセス動作と関連付けられたアクセス線１２０、１３０、または１４０と結合されたいくつかのまたは全てのメモリセル１０５（例えば、アクセスした行の全てのセル、アクセスした列の全てのセル）は、アクセス動作後上書きされてよい。
いくつかの例では、メモリセル１０５を読み取ることは非破壊的である場合がある。すなわち、メモリセル１０５の論理状態は、メモリセル１０５が読み取られた後に上書きされる必要がない場合がある。例えば、ＰＣＭなどの不揮発性メモリでは、メモリセル１０５にアクセスすることは論理状態を破壊しない場合があるため、メモリセル１０５はアクセス後の上書きを必要としない場合がある。しかしながら、いくつかの例では、メモリセル１０５の論理状態をリフレッシュすることは、他のアクセス動作の有無で必要とされる場合もあるし必要とされない場合もある。例えば、メモリセル１０５によって記憶された論理状態は、記憶された論理状態を維持するために適切な書き込み、リフレッシュ、または等化パルスもしくはバイアスを適用することによって定期的な間隔でリフレッシュ可能である。メモリセル１０５をリフレッシュすることによって、経時的な、メモリ素子の原子構成における電荷漏洩または変化による読み出しディスターブエラーまたは論理状態破損を低減するまたは排除することが可能である。
メモリセル１０５は、（例えば、メモリコントローラ１７０を介して）関連の第１のアクセス線１２０、第２のアクセス線１３０、および／または第３のアクセス線１４０をアクティブ化することによって設定または書き込みまたはリフレッシュされてよい。換言すれば、論理状態は、（例えば、セルアクセス信号を介して、セル書き込み信号を介して）メモリセル１０５に記憶されてよい。行コンポーネント１２５、列コンポーネント１３５、またはプレートコンポーネント１４５は、例えば、入力／出力コンポーネント１６０を介して、メモリセル１０５に書き込まれるデータを受け入れてよい。いくつかの例では、書き込み動作は少なくとも部分的に検知コンポーネント１５０によって行われてよい、または書き込み動作は検知コンポーネント１５０をバイパスするように構成されてよい。
容量性メモリ素子の場合、メモリセル１０５は、電圧をコンデンサに加えた後、コンデンサを分離して（例えば、メモリセル１０５に書き込むために使用される電圧源からコンデンサを分離して、コンデンサを浮遊させて）所望の論理状態と関連付けられたコンデンサに電荷を記憶することによって、書き込まれてよい。強誘電メモリの場合、メモリセル１０５の強誘電メモリ素子（例えば、強誘電コンデンサ）は、所望の論理状態と関連付けられた分極によって強誘電メモリ素子を分極させるのに十分高い大きさの電圧を加える（例えば、飽和電圧を加える）ことによって書き込まれてよく、強誘電メモリ素子は分離（例えば、フローティング）されてよい、またはゼロ正味電圧またはバイアスは強誘電メモリ素子全体にわたって加えられてよい（例えば、強誘電メモリ素子全体にわたる、接地、仮想的な接地、または電圧の等化を行う）。ＰＣＭの場合、メモリ素子は、（例えば、加熱および冷却によって）メモリ素子に所望の論理状態と関連付けられた原子構成を形成させるプロファイルの電流を加えることによって書き込まれてよい。
検知コンポーネント１５０は、選択的に、センスアンプのセットの各１つと結合されてまたはこれから切り離されてよい複数の信号展開コンポーネントを含んでよい。例えば、検知コンポーネント１５０のセンスアンプは、検知コンポーネント１５０の選択コンポーネントと結合されてよく、選択コンポーネントは、メモリデバイス１００の１つもしくは複数のメモリセル１０５または１つもしくは複数のアクセス線（例えば、１つもしくは複数のアクセス線１３０）と関連付けられてよい検知コンポーネント１５０の信号展開コンポーネントのセットと結合されてよい。いくつかの例では、セルアクセス信号は、信号展開コンポーネントのその他と無関係に信号展開コンポーネントのそれぞれにおいて展開されてよい。
いくつかの例では、検知コンポーネント１５０の信号展開コンポーネントはそれぞれ、重複する時間間隔の間対応するメモリセルと結合されてよく、それによって、複数のセルアクセス信号（例えば、それぞれが対応する信号展開コンポーネントのそれぞれの対応するメモリセルと関連付けられた、セル読み取り信号、セル書き込み信号）が重複する時間間隔の間生成されてよい。セルアクセス信号が複数の信号展開コンポーネントで（例えば、複数のメモリセル１０５の読み取り動作で、マルチセル読み取り動作で）展開されている例では、複数の信号展開コンポーネントは、（例えば、順番に、段階的に）セルアクセス信号に少なくとも部分的に基づいてセンスアンプの検知またはラッチ信号を生成するために（例えば、順番に、段階的に）センスアンプと結合されてよい。検知またはラッチ信号のシーケンスが（例えば、複数のメモリセル１０５の書き込み動作またはリフレッシュ動作で、マルチセル書き込みまたはリフレッシュ動作で）メモリセル１０５のセットを書き込むことまたは上書きすることと関連付けられた例では、複数の信号展開コンポーネントは、（例えば、順番に、段階的に）センスアンプの検知またはラッチ信号に少なくとも部分的に基づいて複数のセルアクセス信号を生成するために（例えば、順番に、段階的に）センスアンプと結合されてよい。いくつかの例では、検知コンポーネント１５０の多重化信号展開コンポーネントは、信号展開コンポーネントの一部、または異なるレイテンシと関連付けられたアクセス動作の一部分を補償可能であり、これによって、アクセスシリアル化の影響が低減され得る。
図２は、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする例示的な回路２００を示している。回路２００は、図１を参照して説明されるメモリセル１０５および検知コンポーネント１５０の例とすることができる、メモリセル１０５－ａおよび検知コンポーネント１５０－ａを含んでよい。回路２００は、ワード線２０５、ディジット線２１０、およびプレート線２１５も含んでよく、これらは、いくつかの例では、図１を参照して説明されるような、（例えば、メモリセクション１１０の）第１のアクセス線１２０、第２のアクセス線１３０、および第３のアクセス線１４０にそれぞれ対応し得る。いくつかの例では、プレート線２１５は、同じメモリセクション１１０のメモリセル１０５－ａおよび別のメモリセル１０５（図示せず）に対する共通プレート線、共通プレート、または別の共通ノードを例証するものであってよい。回路２００は、メモリデバイスにおける信号展開キャッシングのページポリシーのための上記技術をサポートし得る回路を示している。
検知コンポーネント１５０－ａは、第１のノード２９１および第２のノード２９２を含んでよいセンスアンプ２９０（例えば、アンプコンポーネント、入力／出力アンプ、「ラッチ」）を含んでよい。さまざまな例では、第１のノード２９１および第２のノード２９２は、回路の異なるアクセス線（例えば、それぞれ、回路２００の信号線２８５および基準線２７５）と結合されてよい、または（示されない）異なる回路の共通アクセス線と結合されてよい。いくつかの例では、第１のノード２９１は信号ノードと称されてよく、第２のノード２９２は基準ノードと称されてよい。センスアンプ２９０は１つまたは複数の入力／出力（Ｉ／Ｏ）線（例えば、Ｉ／Ｏ線２９５）と関連付けられてよく、これは、図１を参照して説明される入力／出力コンポーネント１６０を介して列コンポーネント１３５と結合されるアクセス線を含んでよい。センスアンプ２９０は単一のＩ／Ｏ線２９５を有するように示されているが、本明細書に開示される例によるセンスアンプは、複数のＩ／Ｏ線２９５（例えば、２つのＩ／Ｏ線２９５）を有してよい。さまざまな例では、アクセス線および／または基準線に対する他の構成および術語は、本明細書に開示されるような例に従って可能である。
メモリセル１０５－ａは、第１のプレートのセルプレート２２１および第２のプレートのセル底部２２２を有するコンデンサ２２０など、論理記憶コンポーネント（例えば、メモリ素子、記憶素子、メモリ記憶素子）を含んでよい。セルプレート２２１およびセル底部２２２は、（例えば、ＤＲＡＭ応用で）これらの間に位置付けられる誘電材料を通して容量結合されてよく、または、（例えば、ＦｅＲＡＭ応用で）これらの間に位置付けられる強誘電材料を通して容量結合されてよい。回路２００に示されるように、セルプレート２２１は電圧Ｖｐｌａｔｅと関連付けられてよく、セル底部２２２は電圧Ｖｂｏｔｔｏｍと関連付けられてよい。セルプレート２２１およびセル底部２２２の向きは、メモリセル１０５－ａの動作を変更することなく異なっていて（例えば、反転して）よい。セルプレート２２１はプレート線２１５を介してアクセス可能であり、セル底部２２２はディジット線２１０を介してアクセス可能である。本明細書に示されるように、さまざまな論理状態は、コンデンサ２２０を充電、放電、または分極することによって記憶可能である。
コンデンサ２２０はディジット線２１０と電子通信していてよく、コンデンサ２２０の記憶された論理状態は回路２００に表されたさまざまな要素を動作させることによって読み取りまたは検知可能である。例えば、メモリセル１０５－ａは、いくつかの例では、アクセス線（例えば、ディジット線２１０）およびコンデンサ２２０とまたはこれらの間で結合される切り換えコンポーネントまたはセレクタデバイスと称されてよいセル選択コンポーネント２２５も含んでよい。いくつかの例では、セル選択コンポーネント２２５は、メモリセル１０５－ａの例示の境界の外側にあると考えられる場合があり、セル選択コンポーネント２２５は、アクセス線（例えば、ディジット線２１０）およびメモリセル１０５－ａとまたはこれらの間で結合される切り換えコンポーネントまたはセレクタデバイスと称されてよい。
コンデンサ２２０は、セル選択コンポーネント２２５が（例えば、アクティブになっている論理信号または電圧によって）アクティブ化される時ディジット線２１０と選択的に結合されてよく、コンデンサ２２０は、セル選択コンポーネント２２５が（例えば、非アクティブになっている論理信号および電圧によって）非アクティブ化される時ディジット線２１０から選択的に分離または切り離し可能である。論理信号または他の選択信号もしくは電圧は、（例えば、ワード線２０５を介して）セル選択コンポーネント２２５の制御ノード２２６（例えば、制御ノード、制御端子、選択ノード、選択端子）に加えられてよい。換言すれば、セル選択コンポーネント２２５は、ワード線２０５を介して制御ノード２２６に加えられる論理信号または電圧に基づいてコンデンサ２２０（例えば、論理記憶コンポーネント）およびディジット線２１０を選択的に結合するまたは切り離すように構成されてよい。
セル選択コンポーネント２２５をアクティブ化することは、いくつかの例では、メモリセル１０５－ａを選択することと称されてよく、セル選択コンポーネント２２５を非アクティブ化することは、いくつかの例では、メモリセル１０５－ａを非選択にすることと称されてよい。いくつかの例では、セル選択コンポーネント２２５はトランジスタ（例えば、ｎ型トランジスタ）であり、この動作は、活性化または選択電圧をトランジスタゲート（例えば、制御または選択ノードもしくは端子）に加えることによって制御されてよい。トランジスタをアクティブ化するための電圧（例えば、トランジスタゲート端子とトランジスタソース端子との間の電圧）は、トランジスタの閾値電圧の大きさ（例えば、正の活性化または選択電圧）より大きい電圧であってよい。トランジスタを非アクティブ化するための電圧は、トランジスタの閾値電圧の大きさ（接地または負の非活性化もしくは非選択電圧）より小さい電圧であってよい。
ワード線２０５は、（例えば、行コンポーネント１２５によって）セル選択コンポーネント２２５をアクティブ化するまたは非アクティブ化するために使用されてよい。例えば、ワード線２０５に加えられる選択電圧（例えば、ワード線論理信号またはワード線電圧）は、コンデンサ２２０をディジット線２１０と選択的に接続または結合して（例えば、コンデンサ２２０とディジット線２１０との間に導電経路を提供して）よい、セル選択コンポーネント２２５のトランジスタのゲートに加えられてよい。ワード線２０５に加えられる非選択または非活性化電圧は、コンデンサ２２０をディジット線２１０から選択的に切断、切り離し、または分離可能である、セル選択コンポーネント２２５のトランジスタのゲートに加えられてよい。いくつかの例では、セル選択コンポーネント２２５をアクティブ化することは、メモリセル１０５－ａをディジット線２１０と選択的に結合することと称されてよく、セル選択コンポーネント２２５を非アクティブ化することは、メモリセル１０５－ａをディジット線２１０から選択的に切り離すまたは分離することと称されてよい。
他の例では、メモリセル１０５－ａにおけるセル選択コンポーネント２２５およびコンデンサ２２０の位置は、セル選択コンポーネント２２５がプレート線２１５およびセルプレート２２１とまたはこれらの間で結合可能であり、かつコンデンサ２２０がディジット線２１０およびセル選択コンポーネント２２５の他の端子とまたはこれらの間で結合可能であるように、切り換えられてよい。このような例では、セル選択コンポーネント２２５は、コンデンサ２２０を通してディジット線２１０と接続（例えば、電子通信）したままであってよい。この構成は、アクセス動作に対する代替的なタイミングおよびバイアスと関連付けられてよい。
強誘電コンデンサ２２０を用いる例では、コンデンサ２２０はディジット線２１０との接続または結合時に完全に放電してもしなくてもよい。さまざまな方式では、強誘電コンデンサ２２０によって記憶された論理状態を検知するために、プレート線２１５および／またはディジット線２１０に電圧が加えられてよく、ワード線２０５は、メモリセル１０５－ａを選択するために（例えば、ワード線２０５をアクティブ化することによって）バイアスがかけられてよい。場合によっては、プレート線２１５および／またはディジット線２１０は、仮想的に接地された後、仮想接地から分離されてよく、これは、ワード線２０５をアクティブ化する前の、フローティング状態、アイドル状態、またはスタンドバイ状態と称される場合がある。
セルプレート２２１の電圧を（例えば、プレート線２１５を介して）変動させることによるメモリセル１０５－ａの動作は、「セルプレートを移動させる」と称されてよい。プレート線２１５および／またはディジット線２１０にバイアスをかけることによって、コンデンサ２２０全体にわたって電圧差（例えば、ディジット線２１０の電圧からプレート線２１５の電圧を差し引く）が生じ得る。電圧差は、コンデンサ２２０上の蓄積電荷の変化に伴って生じる場合があり、この場合、蓄積電荷の変化の大きさはコンデンサ２２０の初期状態に（例えば、初期論理状態に論理１または論理０が記憶されたかどうか）に依存し得る。いくつかの方式では、コンデンサ２２０の蓄積電荷の変化、またはこのような電荷のある一部分は、（例えば、電荷転送検知方式で）メモリセル１０５－ａによって記憶された論理状態を判断するために検知コンポーネント１５０－ａによって使用されてよい。いくつかの方式では、コンデンサ２２０の蓄積電荷の変化は、ディジット線２１０の電圧の変化を引き起こす場合があり、これは、メモリセル１０５－ａによって記憶された論理状態を判断するために検知コンポーネント１５０－ａによって使用されてよい。セルアクセス信号は、メモリセル１０５－ａが選択されるまたはアクティブ化される間に（例えば、信号展開コンポーネントと結合される間に）生成される信号を指す場合があり、これには、メモリセル１０５－ａの読み取り動作におけるセル読み取り信号、または、メモリセル１０５－ａの書き込み動作、上書き動作、またはリフレッシュ動作におけるセル書き込み信号が含まれてよい。さまざまな例では、セルアクセス信号は、セル結合信号またはセル電荷共有信号と称される場合がある。
いくつかの例では、ディジット線２１０は、それぞれが異なるワード線２０５（図示せず）と結合されてよい、さらなるメモリセル１０５（図示せず）と結合されてよい。換言すれば、ディジット線２１０と結合される種々のメモリセル１０５は、いくつかの例では、種々のワード線論理信号に少なくとも部分的に基づいて選択されてまたはアクティブ化されてよい。
ディジット線２１０は、（例えば、場合によっては無視できない場合があるピコファラド（ｐＦ）と同等の）真正容量２３０をもたらす性質を有することができ、これによって、ディジット線２１０を、電圧Ｖ０を有する電圧源２４０－ａと結合可能である。電圧源２４０－ａは、共通接地電圧もしくは仮想接地電圧、または（示されない）回路２００の隣接するアクセス線の電圧を表してよい。図２に別個の要素として示されているが、真正容量２３０は、ディジット線２１０、または回路２００の別の一部全体を通して分布した性質と関連付けられてよい。
いくつかの例では、真正容量２３０は、ディジット線２１０の導体寸法（例えば、長さ、幅、厚さ）を含む、ディジット線２１０の物理的特性に依存してよい。真正容量２３０はまた、隣接したアクセス線または回路部品の特性、このような隣接したアクセス線または回路部品との近さ、または、ディジット線２１０とこのようなアクセス線または回路部品との間の絶縁特性に依存してよい。よって、メモリセル１０５－ａを選択したまたはアクティブ化した後のディジット線２１０の電圧の変化は、ディジット線２１０の（例えば、これと関連付けられた）正味容量に依存してよい。換言すれば、ディジット線２１０に沿って（例えば、ディジット線２１０まで、ディジット線２１０から）流れる電荷として、ある有限電荷は、（例えば、真正容量２３０において、ディジット線２１０と結合された別の容量において）ディジット線２１０に沿って蓄積されてよく、結果として生じるディジット線２１０の電圧は、ディジット線２１０の正味容量に依存してよい。
回路２００（例えば、検知コンポーネント１５０－ａ）は、信号展開コンポーネント２５０を含んでよく、これは、メモリセル１０５－ａおよびセンスアンプ２９０とまたはこれらの間で結合される信号展開コンポーネントまたは信号展開回路の一例とすることができる。いくつかの例では、信号展開コンポーネント２５０と関連付けられたアクセス線（例えば、信号展開コンポーネント２５０の入力／出力と結合されるアクセス線、信号展開コンポーネント２５０およびセンスアンプ２９０とまたはこれらの間で結合されるアクセス線）は、信号展開線（ＳＤＬ）（例えば、信号展開線２５５、「キャッシュライン」（ＣＬ））と称される場合がある。信号展開コンポーネント２５０は、ディジット線２１０および信号展開線２５５の信号（例えば、セルアクセス信号）を増幅あるいは変換してよい。例えば、読み取り動作について、信号展開コンポーネント２５０は、（例えば、センスアンプ２９０の検知動作の前に）コンデンサ２２０と結合されることに少なくとも部分的に基づいてセル読み取り信号を生成するあるいは生成することと関連付けられることが可能であり、これには、信号展開コンポーネント２５０とコンデンサ２２０との間の電荷共有が含まれてよい。別の例では、書き込み動作、上書き動作、またはリフレッシュ動作について、信号展開コンポーネント２５０は、（例えば、書き込みコマンド、リフレッシュコマンド、上書きコマンド、または読み取りコマンドに応答して、センスアンプ２９０と結合されることに少なくとも部分的に基づいて）コンデンサ２２０に対するセル書き込み信号を生成するあるいは生成することと関連付けられることが可能であり、これには、信号展開コンポーネント２５０とコンデンサ２２０との間の電荷共有が含まれてよい。
いくつかの例では、信号展開コンポーネント２５０は、コンデンサ（例えば、信号展開キャッシュ要素、積分器コンデンサ、場合によっては、代替的には「高速ｃａｐ」と称される場合があるアンプコンデンサ（ＡＭＰＣａｐ））などの信号記憶素子、または、メモリセル１０５に記憶された論理状態と異なる（例えば、メモリセル１０５－ａに記憶された論理状態と異なる）信号または信号状態を記憶するように構成された別のタイプの電荷蓄積素子を含んでよい。さらにまたは代替的には、信号展開コンポーネント２５０は、トランジスタ、アンプ、カスコード、または任意の他の電荷もしくは電圧変換または増幅コンポーネントを含んでよい。例えば、信号展開コンポーネント２５０は、いくつかの例では、電圧源と結合されるゲート端子を有するトランジスタを含んでよい、電荷転送センスアンプ（ＣＴＳＡ）を含んでよい。
検知コンポーネント１５０－ａは単一の信号展開コンポーネント２５０と共に示されているが、検知コンポーネント１５０－ａは、本明細書に開示されるような例に従って信号展開コンポーネント２５０のセット（例えば、信号展開キャッシュ）を形成するために１つまたは複数のさらなる信号展開コンポーネント２５０（図示せず）を含んでよい。検知コンポーネント１５０－ａの信号展開コンポーネント２５０のセットのそれぞれは、メモリセル１０５－ａまたはディジット線２１０を含んでもよいし含まなくてもよい、１つまたは複数のメモリセル１０５－ａまたは１つまたは複数のディジット線２１０と関連付けられて（例えば、選択的にこれと結合されるまたはこれから切り離されるように構成されて、これのためのセルアクセス信号を展開するように構成されて）よい。例えば、信号展開コンポーネント２５０のセットのそれぞれの信号展開コンポーネント２５０は、メモリアレイのメモリセクション１１０の１つまたは複数のディジット線２１０と選択的に結合されてまたはこれから切り離されてよい。信号展開コンポーネント２５０の各１つが複数のメモリセル１０５または複数のディジット線２１０と結合される例では、メモリセル１０５またはディジット線２１０のいずれかは、対応する信号展開コンポーネント２５０と、関連付けられたメモリセル１０５またはディジット線２１０との間で選択コンポーネント（例えば、示されない、ディジット線選択コンポーネント、マルチプレクサ、トランジスタネットワーク、トランジスタアレイ、交換ネットワーク、切り換えアレイ）によって対応する信号展開コンポーネント２５０と選択的に結合されてまたはこれから切り離されてよい。
検知コンポーネント１５０－ａは、信号展開コンポーネント２５０のセットとまたはこれらの間で（信号展開線２５５のセットとまたはこれの間で）結合される選択コンポーネント２８０（例えば、信号展開コンポーネント、選択コンポーネント、マルチプレクサ、トランジスタネットワーク、トランジスタアレイ、交換ネットワーク、切り換えアレイ）、およびセンスアンプ２９０も含んでよい。選択コンポーネント２８０は、信号展開コンポーネント２５０または信号展開線２５５のセットのいずれかとセンスアンプ２９０とを選択的に結合するまたは切り離すように構成されてよい。選択コンポーネント２８０は、選択コンポーネント２８０とセンスアンプ２９０との間で信号（例えば、電圧、電荷、電流）を伝えるために、信号線２８５などのアクセス線と関連付けられてよい。（例えば、読み取り動作における）選択コンポーネント２８０の出力は、例えば、入力信号（例えば、選択コンポーネント２８０によって選択された信号展開コンポーネント２５０から伝えられた信号、選択コンポーネント２８０によって選択された信号展開線２５５によって伝えられた信号）に少なくとも部分的に基づく出力信号（例えば、信号線２８５を介して伝えられた信号）であってよい。いくつかの例では、選択コンポーネント２８０の出力信号は、選択コンポーネント２８０の入力信号に等しいまたは実質的に等しいものであってよい（例えば、この場合、Ｖｓｉｇ＝ＶＳＤＬ）。信号展開線２５５を介した入力信号および信号線２８５を介した出力信号の文脈で説明されているが、入力および出力の解釈は、（例えば、書き込み動作、上書き動作、リフレッシュ動作において）回路２００を用いるある特定のアクセス動作で逆にしてもよい。
読み取り動作では、メモリセル１０５－ａを選択後の信号線２８５（例えば、メモリセル１０５－ａまたはディジット線２１０を信号展開コンポーネント２５０と結合した後の、選択コンポーネント２８０における信号展開コンポーネント２５０を選択後の、セル読み取り信号）の電圧は、メモリセル１０５－ａに記憶された論理状態を判断するために（例えば、検知またはラッチ信号を生成するために）検知コンポーネント１５０－ｂによって基準（例えば、基準線２７５の電圧）と比較可能である。いくつかの例では、基準線２７５の電圧は基準コンポーネント２７０によって提供されてよい。他の例では、基準コンポーネント２７０は省略されてよく、基準電圧は、例えば、（例えば、自己参照アクセス動作において）基準電圧を生成するためにメモリセル１０５－ａまたはディジット線２１０にアクセスすることによって提供されてよい。他の動作を使用して、メモリセル１０５－ａを選択することおよび／または検知することをサポートしてよい。
いくつかの例では、回路２００は、信号展開コンポーネント２５０、またはメモリセル１０５－ａとセンスアンプ２９０との間の回路のその他の部分をバイパスすること（例えば、選択的にバイパスすること）を可能にしてよいバイパス線２６０を含んでよい。いくつかの例では、バイパス線２６０は、切り換えコンポーネント２６５によって選択的に有効または無効にされてよい。換言すれば、切り換えコンポーネント２５５がアクティブ化される時、ディジット線２１０は、バイパス線２６０を介して信号展開線２５５または選択コンポーネント２８０と結合されてよい（例えば、メモリセル１０５－ａを、選択コンポーネント２８０、またはメモリセルとセンスアンプ２９０との間の回路のその他の部分と結合する）。
いくつかの例では、切り換えコンポーネント２６５がアクティブ化される時、信号展開コンポーネント２５０は、（例えば、示されない、別の切り換えコンポーネントまたは選択コンポーネントによって）ディジット線２１０または信号展開線２５５の１つまたは両方から選択的に分離されてまたは切り離されてよい。切り換えコンポーネント２６５が非アクティブ化される時、ディジット線２１０は、信号展開コンポーネント２５０を介して信号展開線２５５または選択コンポーネント２８０と選択的に結合されてよい。他の例では、１つまたは複数のさらなる選択コンポーネント（図示せず）を使用して、メモリセル１０５－ａ（例えば、ディジット線２１０）を、（例えば、信号展開線２５５を介して）信号展開コンポーネント２５０またはバイパス線２６０のうちの１つと選択的に結合してよい。
さらにまたは代替的には、いくつかの例では、切り換えコンポーネントまたは選択コンポーネントを使用して、選択コンポーネント２８０を、（例えば、信号展開線２５５を介して）信号展開コンポーネント２５０またはバイパス線２６０と選択的に結合してよい。いくつかの例では、選択可能なバイパス線２６０は、信号展開コンポーネント２５０を使用することによってメモリセル１０５－ａの論理状態を検出するためのセルアクセス信号（例えば、セル読み取り信号）を生成すること、および、信号展開コンポーネント２５０をバイパスするメモリセル１０５－ａに論理状態を書き込むためにセルアクセス信号（例えば、セル書き込み信号）を生成することをサポートしてよい。
多重化信号展開をサポートするメモリデバイスのいくつかの例は、検知信号および基準信号を同じメモリセル１０５から生成することをサポートするためにメモリセル１０５とセンスアンプ２９０との間で（示されない）共通アクセス線を共有することができる。１つの例では、信号展開コンポーネント２５０とセンスアンプ２９０との間の共通アクセス線は、「共通線」と称されてよく、共通アクセス線は、回路２００に示される、信号線２８５および基準線２７５に取って代わってよい。
このような例では、共通アクセス線は、２つの異なるノード（例えば、本明細書に説明されるように、第１のノード２９１および第２のノード２９２）でセンスアンプ２９０に接続されてよい。いくつかの例では、共通アクセス線は、自己参照読み取り動作によって、信号生成動作および基準生成動作両方において、アクセスする、センスアンプ２９０とメモリセル１０５との間に存在し得るコンポーネントを共有できるようにしてよい。このような構成は、メモリセル１０５、アクセス線（例えば、ワード線２０５、ディジット線２１０、プレート線２１５）、信号展開回路（例えば、信号展開コンポーネント２５０）、トランジスタ、ならびに電圧源２９３および２９４など、メモリデバイスにおけるさまざまなコンポーネントの動作変動に対するセンスアンプ２９０の感度を低減させ得る。
ディジット線２１０、信号展開線２５５、および信号線２８５は別個の線として識別されるが、ディジット線２１０、信号展開線２５５、信号線２８５、およびメモリセル１０５をセンスアンプ２９０と接続する任意の他の線は、本明細書に説明されるような例に従って信号アクセス線と称されてよい。このようなアクセス線の構成部分は、さまざまな例示の構成において介在するコンポーネントおよび介在する信号を示す目的で別個に識別されてよい。
センスアンプ２９０は、検知信号またはラッチ信号を生成することを含んでよいあるいは生成すると称されてよい信号の差を、検出、変換、または増幅するためのさまざまなトランジスタまたはアンプを含んでよい。例えば、センスアンプ２９０は、第１のノード２９１における検知信号電圧（例えば、セル読み取り信号Ｖｓｉｇ）と、第２のノード２９２における基準信号電圧（例えば、Ｖｒｅｆ）とを受信しかつ比較する回路要素を含んでよい。センスアンプ２９０の出力（例えば、検知またはラッチ信号）は、センスアンプ２９０における比較に基づいてより高い電圧（例えば、正電圧）またはより低い電圧（例えば、負電圧、接地電圧）に駆動されてよい。
例えば、第１のノード２９１が第２のノード２９２より電圧が低い場合、センスアンプ２９０の出力は、低電圧源２９３の比較的低い電圧（例えば、Ｖ０または負電圧に実質的に等しい接地電圧であってよいＶＬの電圧）に駆動されてよい。センスアンプ２９０を含む検知コンポーネント１５０、またはこのような検知コンポーネント１５０と結合されるＩ／Ｏコンポーネント１６０は、（例えば、第１のノード２９１が第２のノード２９２より電圧が低い時の論理０を検出する）メモリセル１０５－ａに記憶された論理状態を判断するためにセンスアンプ２９０の出力をラッチしてよい。
第１のノード２９１が第２のノード２９２より電圧が高い場合、センスアンプ２９０の出力は、高電圧源２９４の電圧（例えば、ＶＨの電圧）に駆動されてよい。センスアンプ２９０を含む検知コンポーネント１５０、またはこのような検知コンポーネント１５０と結合されるＩ／Ｏコンポーネント１６０は、（例えば、第１のノード２９１が第２のノード２９２より電圧が高い時の論理１を検出する）メモリセル１０５－ａに記憶された論理状態を判断するためにセンスアンプ２９０の出力をラッチしてよい。メモリセル１０５－ａの検出された論理状態に対応する、センスアンプ２９０のラッチされた出力はさらにまた、１つまたは複数の入力／出力（Ｉ／Ｏ）線（例えば、Ｉ／Ｏ線２９５）を介して出力されてよい。
メモリセル１０５－ａ上で書き込み動作、上書き動作、またはリフレッシュ動作を行うために、電圧（例えば、セル書き込み信号）は、コンデンサ２２０全体にわたって加えられてよい。さまざまな方法が使用されてよい。１つの例では、セル選択コンポーネント２２５は、コンデンサ２２０をディジット線２１０に電気的に接続するために（例えば、ワード線２０５を選択するまたはアクティブ化することによって）ワード線２０５を通して選択されてまたはアクティブ化されてよい。（例えば、プレート線２１５を通して）セルプレート２２１の電圧および（例えば、ディジット線２１０を通して）セル底部２２２の電圧を制御することによって、コンデンサ２２０全体にわたって電圧が加えられてよい。いくつかの例では、書き込み動作、上書き動作、またはリフレッシュ動作は、Ｉ／Ｏ線２９５を介して受信された信号（例えば、書き込み信号、リフレッシュ信号）に基づいてよい、またはセンスアンプ２９０において生成された信号（例えば、上書き信号）に基づいてよい、センスアンプ２９０における検知またはラッチ信号に少なくとも部分的に基づいてよい。
例えば、論理０を書き込むために、セルプレート２２１はハイとされてよく（例えば、正電圧をプレート線２１５に加える）、セル底部２２２はローとされてよい（例えば、ディジット線２１０を接地する、ディジット線２１０を仮想的に接地する、負電圧をディジット線２１０に加える）。論理１を書き込むために反対のプロセスが行われてよく、この場合、セルプレート２２１がローとされかつセル底部２２２がハイとされる。場合によっては、書き込み動作中にコンデンサ２２０全体にわたって加えられる電圧は、コンデンサ２２０における強誘電材料の飽和電圧以上の大きさを有してよく、それによって、コンデンサ２２０は分極されるため、加えられた電圧の大きさが低減される時でも、またはゼロの正味電圧がコンデンサ２２０全体にわたって加えられる場合に電荷を維持する。いくつかの例では、センスアンプ２９０または信号展開コンポーネント２５０は書き込み動作を行うために使用されてよく、該動作は、低電圧源２９３または高電圧源２９４をディジット線に結合することを含んでよい。センスアンプ２９０が書き込み動作を行うために使用される時、信号展開コンポーネント２５０は、（例えば、バイパス線２６０を介して書き込み信号を加えることによって）バイパスされてもされなくてもよい。
検知コンポーネント１５０－ａ、セル選択コンポーネント２２５、信号展開コンポーネント２５０、切り換えコンポーネント２６５、基準コンポーネント２７０、選択コンポーネント２８０、またはセンスアンプ２９０を含む回路２００は、さまざまなタイプのトランジスタを含んでよい。例えば、回路２００はｎ型トランジスタを含んでよく、この場合、ｎ型トランジスタに対する閾値電圧を上回るｎ型トランジスタのゲートに対応する正電圧を加えること（例えば、加えられた電圧はソース端子に対して閾値電圧以上である正の大きさを有する）は、ｎ型トランジスタの他の端子（例えば、ソース端子およびドレイン端子）の間の導電経路を有効にする。
いくつかの例では、ｐ型トランジスタは切り換えコンポーネントの役割を果たしてよく、この場合、加えられた電圧は、比較的高い論理信号電圧（例えば、正の論理信号電圧供給と関連付けられてよい、論理１状態に対応する電圧）を加えることによってトランジスタを通した伝導を選択的に有効にする、または、比較的低い論理信号電圧（例えば、接地もしくは仮想接地電圧、または負電圧と関連付けられてよい、論理０状態に対応する電圧）を加えることによってトランジスタを通した伝導を選択的に無効にするために使用される論理信号である。ｎ型トランジスタが切り換えコンポーネントとして用いられるいくつかの例では、ゲート端子に加えられる論理信号の電圧は、（例えば、飽和領域におけるまたはアクティブ領域における）特定の作用点でトランジスタを動作させるために選択されてよい。
いくつかの例では、ｎ型トランジスタの挙動は論理切り換えと異なっている（例えば、より複雑である）場合があり、トランジスタ全体にわたる選択的伝導率はまた、変化するソース電圧およびドレイン電圧の関数であってよい。例えば、ゲート端子における加えられた電圧は、ソース端子電圧が一定レベルを下回る（例えば、閾値電圧を差し引いたゲート端子電圧を下回る）時、ソース端子とドレイン端子との間の伝導を有効にするために使用される特定の電圧レベル（例えば、クランプ電圧、制御電圧）を有してよい。ソース端子電圧またはドレイン端子電圧の電圧が一定レベルを上回って上昇する時、ｎ型トランジスタは、ソース端子とドレイン端子との間の導電経路が開放されるように非アクティブ化されてよい。
さらにまたは代替的には、回路２００はｐ型トランジスタを含んでよく、この場合、ｐ型トランジスタに対する閾値電圧を上回るｐ型トランジスタのゲートに対応する負電圧を加えること（例えば、加えられた電圧はソース端子に対して閾値電圧以上である負の大きさを有する）は、ｐ型トランジスタの他の端子（例えば、ソース端子およびドレイン端子）の間の導電経路を有効にする。
いくつかの例では、ｎ型トランジスタは切り換えコンポーネントの役割を果たすことができ、この場合、加えられた電圧は、比較的低い論理信号電圧（例えば、負の論理信号電圧供給と関連付けられてよい、論理「１」状態に対応する電圧）を加えることによって伝導を選択的に有効にする、または、比較的高い論理信号電圧（例えば、接地もしくは仮想接地電圧、または正電圧と関連付けられてよい、論理「０」状態に対応する電圧）を加えることによって伝導を選択的に無効にするために使用される論理信号である。ｐ型トランジスタが切り換えコンポーネントとして用いられるいくつかの例では、ゲート端子に加えられる論理信号の電圧は、（例えば、飽和領域における、またはアクティブ領域における）特定の作用点でトランジスタを動作させるために選択されてよい。
いくつかの例では、ｐ型トランジスタの挙動はゲート電圧による論理切り換えと異なっている（例えば、より複雑である）場合があり、トランジスタ全体にわたる選択的伝導率はまた、変化するソース電圧およびドレイン電圧の関数であってよい。例えば、ゲート端子における加えられた電圧は、ソース端子電圧が一定レベルを上回る（例えば、閾値電圧を加えたゲート端子電圧を上回る）限り、ソース端子とドレイン端子との間の伝導を有効にするために使用される特定の電圧レベルを有してよい。ソース端子電圧の電圧が一定レベルを下回って下降する時、ｐ型トランジスタは、ソース端子とドレイン端子との間の導電経路が開放されるように非アクティブ化されてよい。
回路２００のトランジスタは、ＭＯＳＦＥＴと称されてよい、金属酸化膜半導体ＦＥＴを含む電界効果トランジスタ（ＦＥＴ）であってよい。これらのおよび他のタイプのトランジスタは、基板上の材料のドープ領域によって形成されてよい。いくつかの例では、トランジスタは、回路２００の特定のコンポーネント専用の基板（例えば、センスアンプ２９０用の基板、信号展開コンポーネント２５０用の基板、メモリセル１０５－ａ用の基板）上に形成されてよい、または、トランジスタは、回路２００の特定のコンポーネントに共通の基板（例えば、センスアンプ２９０、信号展開コンポーネント２５０、およびメモリセル１０５－ａに共通の基板）上に形成されてよい。いくつかのＦＥＴはアルミニウムまたは他の金属を含む金属部分を有してよいが、いくつかのＦＥＴはＭＯＳＦＥＴと称されてよいそういったＦＥＴを含んで、多結晶シリコンなどの他の非金属材料を実装してよい。さらに、酸化物部分はＦＥＴの誘電体部分として使用されてよいが、他の非酸化物材料は、ＭＯＳＦＥＴと称されてよいそういったＦＥＴを含んで、ＦＥＴにおける誘電体材料において使用されてよい。
いくつかの例では、回路２００の種々の部分、または回路２００の部分を使用する種々の動作は、種々のレイテンシと関連付けられてよい。例えば、アクセス動作の１つの部分（例えば、第１のサブ動作、サブ動作の第１のセット）において、セルアクセス信号は、（例えば、セル選択コンポーネント２２５をアクティブ化するまたは選択することに少なくとも部分的に基づいて、別の切り換えコンポーネント、分離コンポーネント、またはメモリセル１０５－ａと信号展開コンポーネント２５０との間の選択コンポーネントをアクティブ化することに少なくとも部分的に基づいて）メモリセル１０５－ａを信号展開コンポーネント２５０と結合することによって展開可能である。いくつかの例では、セルアクセス信号は、メモリセル１０５－ａ（例えば、コンデンサ２２０）と信号展開コンポーネント２５０との間の電荷共有（例えば、コンデンサ２２０から信号展開コンポーネント２５０に流れる電荷、信号展開コンポーネント２５０からコンデンサ２２０に流れる電荷）に少なくとも部分的に基づいて展開されてよい、あるいはこれと関連付けられてよい。（例えば、読み取り動作における）いくつかの例では、展開されたセルアクセス信号（例えば、セル読み取り信号）または電荷共有は、メモリセル１０５－ａによって記憶された論理状態に少なくとも部分的に基づいてよい。（例えば、書き込み動作、上書き動作、リフレッシュ動作における）いくつかの例では、展開されたセルアクセス信号（例えば、セル書き込み信号）または電荷共有は、（例えば、センスアンプ２９０における、信号線２８５における）展開された検知またはラッチ信号に少なくとも部分的に基づいてよい。本明細書に開示されるように、メモリセル１０５－ａと信号展開コンポーネント２５０との間の電荷共有は、ディジット線２１０の電圧の変化、または信号展開線２５５の電圧の変化、またはこの両方と関連付け可能である。
アクセス動作に対するセルアクセス信号の展開はレイテンシと関連付けられてよく、これは、セルアクセス信号を展開するための時間（例えば、継続時間）、セルアクセス信号展開動作を開始することと（例えば、読み取り動作において）アクセス動作の後続の部分に適した閾値レベルにセルアクセス信号が達することとの間の遅延、または、セルアクセス信号展開動作を開始することと（例えば、書き込み動作、上書き動作、またはリフレッシュ動作において）メモリセル１０５に論理値が書き込まれることとの間の遅延を指す場合がある。（例えば、読み取り動作における）いくつかの例では、継続時間またはレイテンシは「行－列アドレス遅延」と称される場合があり、（例えば、書き込み動作における）いくつかの例では、継続時間またはレイテンシは、行－列アドレス遅延より長くてまたは短くてよい、「行プリチャージ遅延」と称される場合がある。
いくつかの例では、メモリセル１０５－ａ、ディジット線２１０（例えば、真正容量２３０）、および信号展開コンポーネント２５０の間の電荷の共有は、時定数的挙動（例えば、電圧ＶＤＬの変化の時定数的挙動、電圧ＶＳＤＬの変化の時定数的挙動）と関連付けられてよい、あるいは、対数的または指数関数的挙動を含んでよい。セルアクセス信号を展開するための継続時間またはレイテンシは、結合またはアクティブ化動作（例えば、セル選択コンポーネント２２５の選択またはアクティブ化、メモリセル１０５－ａおよび信号展開コンポーネント２５０を選択的に結合するように構成される別のコンポーネントの選択またはアクティブ化）と、ディジット線２１０または信号展開線２５５が定常状態電圧に達すること、または、ディジット線２１０または信号展開線２５５が定常状態電圧の閾値比率（例えば、定常状態電圧の９５％、定常状態電圧の９９％）に達することとの間の継続時間を指す場合がある。
いくつかの例では、セルアクセス信号を展開するための継続時間またはレイテンシは、時定数（例えば、初期電圧と定常状態電圧との間の変化の６３％に達する時間）と表されてよい、または時定数の倍数と表されてよい。例えば、セルアクセス信号を展開するための継続時間またはレイテンシは、３の時定数の継続時間、あるいは定常状態値の５％内であるセルアクセス信号と関連付けられた継続時間と表されてよい。別の例では、セルアクセス信号を展開するための継続時間またはレイテンシは、５の時定数の継続時間、あるいは定常状態値の１％内であるセルアクセス信号と関連付けられた継続時間と表されてよい。
いくつかの例では、電荷共有挙動および関連付けられた時定数または他のレイテンシは、メモリセル１０５－ａの静電容量、信号展開コンポーネント２５０、またはメモリセル１０５－ａと信号展開コンポーネント２５０との間の他の静電容量（例えば、真正容量２３０などの真正容量）に少なくとも部分的に基づいてよい。例えば、ディジット線２１０の比較的高い静電容量（例えば、比較的高い真正容量２３０）は比較的高いレイテンシ（例えば、セル読み取り信号を展開するための比較的長い継続時間）と関連付けられてよく、ディジット線２１０の比較的低い静電容量は比較的低いレイテンシ（例えば、セル読み取り信号を展開するための比較的短い継続時間）と関連付けられてよい。別の例では、メモリセル１０５－ａ（例えば、コンデンサ２２０）の比較的高い静電容量は比較的低いレイテンシ（例えば、セル読み取り信号を展開するための比較的短い継続時間）と関連付けられてよく、メモリセル１０５－ａの比較的低い静電容量は比較的高いレイテンシ（例えば、セル読み取り信号を展開するための比較的長い継続時間）と関連付けられてよい。
時定数的挙動に関して説明されているが、セルアクセス信号を展開することと関連付けられた継続時間またはレイテンシは、さらにまたは代替的には、ランピング、階段状、または振動（例えば、不足減衰）の挙動などの他の挙動を含んでよい。いくつかの例では、セルアクセス信号を展開することは、結合動作、分離動作、アクティブ化動作、非アクティブ化動作、選択動作、または非選択動作のセットなどの動作のセットを含んでよく、セルアクセス信号を展開することと関連付けられた継続時間またはレイテンシは、動作のセットのそれぞれの関連の回路挙動を含んでよい。例えば、セルアクセス信号を展開することは、ディジット線２１０または信号展開線２５５に沿って切り換えコンポーネントまたは選択コンポーネントをアクティブ化すること、および、ディジット線または信号展開線と、（例えば、（示されない）電圧源を、ディジット線２１０または信号展開線２５５と選択的に結合する）別のコンポーネントとの間の切り換えコンポーネントまたは選択コンポーネントをアクティブ化すること、または他の動作もしくは動作の組み合わせを含んでよい。
アクセス動作の別の部分（例えば、第２のサブ動作、サブ動作の第２のセット）では、検知信号（例えば、ラッチ信号、出力信号、入力／出力信号）は、（例えば、信号展開コンポーネント２５０をセンスアンプ２９０と選択的に結合することに少なくとも部分的に基づいて、センスアンプを低電圧源２９３または高電圧源２９４の１つまたは両方と選択的に結合することに少なくとも部分的に基づいて、）センスアンプ２９０をアクティブ化することによって展開可能である。いくつかの例では、検知信号は、信号展開コンポーネント２５０とセンスアンプ２９０との間の電荷共有に少なくとも部分的に基づいて展開されてよい、あるいはこれと関連付けられてよい。（例えば、読み取り動作における）いくつかの例では、検知信号または電荷共有は、（例えば、信号展開コンポーネント２５０において、信号展開線２５５において）展開されたセルアクセス信号に少なくとも部分的に基づいてよい。本明細書に説明されるように、信号展開コンポーネント２５０とセンスアンプ２９０との間の電荷共有は、電圧Ｖｓｉｇと電圧Ｖｒｅｆとの間の比較（例えば、ＶｓｉｇがＶｒｅｆより小さい時のＶＬの出力、ＶｓｉｇがＶｒｅｆより大きい時のＶＨの出力）に少なくとも部分的に基づいてよい、Ｉ／Ｏ線２９５の電圧の変化と関連付けられてよい。
アクセス動作のための検知またはラッチ信号の展開はまた、レイテンシと関連付けられてよく、このレイテンシは、検知またはラッチ信号を展開するための時間、または、検知またはラッチ信号生成動作を開始することと、検知またはラッチ信号がアクセス動作の後続の部分に適した閾値レベル（例えば、メモリセル１０５－ａによって記憶された論理状態を指示する出力）に達することとの間の遅延を指す場合がある。例えば、信号展開コンポーネント２５０とセンスアンプ２９０との間の電荷の共有はまたは、時定数的挙動（例えば、Ｉ／Ｏ線２９５の電圧の変化の時定数的挙動）、または他の対数的または指数関数的挙動と関連付けられてよい。検知またはラッチ信号を展開するための継続時間またはレイテンシは、結合またはアクティブ化動作（例えば、信号展開コンポーネント２５０をセンスアンプ２９０と選択的に結合するように構成される、選択コンポーネント２８０などの、切り換えコンポーネントまたは選択コンポーネントの選択またはアクティブ化、センスアンプ２９０と低電圧源２９３または高電圧源２９４の１つまたは両方との結合）と、Ｉ／Ｏ線２９５が定常状態電圧に達すること、またはＩ／Ｏ線２９５が定常状態電圧の閾値比率（例えば、定常状態電圧の９０％、定常状態電圧の９５％）に達することとの間の継続時間を指す場合がある。
検知またはラッチ信号を展開するための継続時間またはレイテンシはまた、時定数、または時定数の倍数と表されてよい。時定数的挙動に関して説明されているが、検知またはラッチ信号を展開することに関連付けられた継続時間またはレイテンシは、さらにまたは代替的には、ランピング、階段状、または振動（例えば、不足減衰）の挙動などの他の挙動を含んでよい。いくつかの例では、検知またはラッチ信号を展開することは、結合動作、分離動作、アクティブ化動作、非アクティブ化動作、選択動作、または非選択動作のセットなどの動作のセットを含んでよく、検知またはラッチ信号を展開することと関連付けられた継続時間またはレイテンシは、動作のセットのそれぞれの関連の回路挙動を含んでよい。
回路２００のいくつかの例では、セルアクセス信号を展開することと関連付けられたレイテンシは、検知またはラッチ信号を生成することと関連付けられたレイテンシより継続時間が長い場合がある。例えば、信号展開コンポーネント２５０とメモリセル１０５－ａとの間の電荷共有は、異なる電荷量、または信号展開コンポーネント２５０とセンスアンプ２９０との間の電荷共有より遅い電荷の転送と関連付けられてよい。換言すれば、信号展開コンポーネント２５０またはメモリセル１０５－ａは、回路２００の比較的高いレイテンシ部分と関連付けられてあるいはこれとみなされてよく、センスアンプ２９０は回路２００の比較的低いレイテンシ部分と関連付けられてまたはこれとみなされてよい。このような例では、回路２００は、信号展開動作を行うよりも迅速に入力または出力動作を行うことをサポートすることができる。
本明細書に開示される例によると、回路２００を含むメモリデバイス１００は、重複する時間間隔の間に信号展開コンポーネント２５０のセットのそれぞれを対応するメモリセル１０５と結合することができ、それによって、（例えば、対応する信号展開コンポーネント２５０のそれぞれの対応するメモリセル１０５と関連付けられた）複数のセルアクセス信号は重複する時間間隔の間に生成可能である。信号展開コンポーネント２５０のセットのそれぞれは、センスアンプ２９０において検知またはラッチ信号のシーケンスを生成するために（例えば、順番に）選択コンポーネント２８０を介してセンスアンプ２９０と選択的に結合されてよく、この逆もまた同様である。例えば、読み取り動作または読み取り動作のセットにおいて、センスアンプ２９０において生成された検知またはラッチ信号のシーケンスは、対応するメモリセル１０５によって記憶された特定の論理状態と関連付けられてよい、信号展開コンポーネント２５０のセットにおいて重複する時間間隔の間の展開された対応するセルアクセス信号（例えば、セル読み取り信号）に基づいてよい。よって、本明細書に開示されるように、回路２００を含むメモリデバイス１００は、選択コンポーネント２８０を介して多重化される信号展開コンポーネント２５０を含んでよく、これは、いくつかの例では、種々のレイテンシと関連付けられるアクセス動作の部分を補償することができる。
図３は、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする例示的な回路３００を示している。当業者には理解されるであろうが、回路３００が単なる１つの実例であり、他の具体的な回路およびトポロジを含む多くの実施例が可能でありながら、本明細書に開示される原理および技法を順守することは、理解されたい。
回路３００は、メモリセル１０５－ｂのセット（例えば、メモリセル１０５－ｂ－１１１～１０５－ｂ－ｓｒｍ）および検知コンポーネント１５０－ｂを含む。メモリセル１０５－ｂはコンデンサおよびセル選択コンポーネントを含むと示されているが、本明細書に開示されるような例によるメモリセル１０５－ｂは、（例えば、セル選択コンポーネントを有するまたは有さない）さまざまな構成、およびさまざまなタイプのメモリデバイス（例えば、ＤＲＡＭメモリデバイス、ＦｅＲＡＭメモリデバイス、ＰＣＭデバイス、カルコゲニドメモリデバイス）をサポートするためのさまざまなタイプの論理記憶素子（例えば、容量性メモリ素子、強誘電メモリ素子、材料メモリ素子、抵抗メモリ素子、閾値メモリ素子、他のメモリ素子）を含んでよい。回路３００は、メモリデバイスにおける信号展開キャッシングのページポリシーのための上記技術をサポートし得る回路を示している。
検知コンポーネント１５０－ｂは、それぞれがメモリセル１０５－ｂの１つまたは複数と関連付けられた、信号展開コンポーネント２５０－ａのセット（例えば、信号展開コンポーネント２５０－ａ－１～２５０－ａ－ｓ）を含んでよい。検知コンポーネント１５０－ｂはまた、（例えば、信号展開線２５５－ａ－１～２５５－ａ－ｓを介して）信号展開コンポーネント２５０－ａのセットと結合される選択コンポーネント２８０－ａ（例えば、信号展開コンポーネント、選択コンポーネント、ＭＵＸ、トランジスタネットワーク、トランジスタアレイ、交換ネットワーク、切り換えアレイ）を含んでよい。選択コンポーネント２８０－ａは、信号展開コンポーネント２５０－ａの選択されたもの（例えば、信号展開線２５５－ａの選択されたもの）を（例えば、信号展開コンポーネント多重（ＳＤＣＭ）信号などの論理または選択信号に応答して、信号線２８５－ａを介して）検知コンポーネント１５０－ｂのセンスアンプ２９０－ａと選択的に結合するように構成されてよい。センスアンプ２９０－ａは、Ｉ／Ｏ線２９５－ａを介してメモリデバイスの他のコンポーネント（例えば、入力／出力コンポーネント１６０）と入力または出力信号を交換（例えば、通信、受信、送信）してよい。
回路３００の例では、メモリセル１０５－ｂはドメイン３１０－ａのセット（例えば、ドメイン３１０－ａ－１～３１０－ａ－ｓ）に従って配置可能である。換言すれば、回路３００は、ｓのドメイン全体にわたって分類されるあるいはこれと関連付けられるメモリセル１０５－ｂのセットの一例を示すことができる。回路３００の例では、ドメイン３１０－ａのそれぞれは、信号展開コンポーネント２５０－ａのうちの１つと関連付けられて（例えば、結合されて）よい（例えば、ドメイン３１０－ａ－１は信号展開コンポーネント２５０－ａ－１と関連付けられる）。しかしながら、説明される技法をサポートする回路網のさまざまな例では、ドメイン３１０は複数の信号展開コンポーネント２５０と関連付けられてよい、または信号展開コンポーネント２５０は複数のドメイン３１０と関連付けられてよい、またはこの両方が可能である。
回路３００の例示のドメイン３１０－ａがある特定の特性に関して説明されているが、ドメインの代替的な定義または編成はまた、説明される技法の裏付けとして利用されてよい。１つのこのような例として、あるドメインのメモリセル１０５またはアクセス線（例えば、ワード線２０５、ディジット線２１０、プレート線２１５）は、回路３００において示されるドメイン３１０－ａと異なるやり方で編成または細分されてよい、またはドメインは回路３００に示されるドメイン３１０－ａと異なるやり方で定義されてよい（例えば、このコンポーネントはドメインの例示の境界内に含まれる）、または、ドメインは、（例えば、種々の多重化編成または方式、種々の選択コンポーネントと共に）回路３００に示されるドメイン３１０－ａと異なるやり方で信号展開コンポーネント２５０またはセンスアンプ２９０と結合されてよい。
回路３００の例では、ドメイン３１０－ａのそれぞれは、ディジット線２１０－ａのセットのうちの１つおよびプレート線２１５－ａのセットのうちの１つとまたはこれらの間で結合されるメモリセル１０５－ｂを含んでよい。例えば、ドメイン３１０－ａ－１について、メモリセル１０５－ｂのセットのそれぞれ（例えば、メモリセル１０５－ｂ－１１１～１０５－ｂ－１ｒｍのそれぞれ）は、ディジット線２１０－ａ－１１～２１０－ａ－１ｒのうちの１つと結合されてよく、プレート線２１５－ａ－１１～２１５－ａ－１ｒのうちの１つと結合されてよい。換言すれば、ドメイン３１０－ａは、ｒのディジット線２１０－ａまたは「列」全体にわたって分類されるあるいはこれと関連付けられるメモリセル１０５－ｂの配置を示すことができる。例示の回路３００は別個のプレート線２１５－ａを有すると示されているが、いくつかの例では、プレート線２１５－ａのセット（例えば、プレート線２１５－ａ－１１～２１５－ａ－１ｒの２つ以上のセット）はドメイン３１０－ａ（例えば、ドメイン３１０－ａ－１）の共通のプレート線を表してあるいは同等の機能を有してよい、または、ドメイン３１０－ａの一部分（例えば、「サブドメイン」）の共通のプレート線を表してあるいは同等の機能を有してよい、または、プレート線２１５－ａの異なるセット（例えば、プレート線２１５－ａ－１１～２１５－ａ－ｓｒの２つ以上のセット）はドメイン３１０－ａのセット（例えば、ドメイン３１０－ａ－１～３１０－ａ－ｓのセット）の共通のプレート線を表してあるいはこれと同等の機能を有してよい。
ドメイン３１０－ａはまた、ｍのワード線２０５－ａまたは「行」全体にわたって分類されるあるいはこれと関連付けられるメモリセル１０５－ｂの配置を示すことができる。例えば、ドメイン３１０－ａ－１は、ドメイン３１０－ａのディジット線２１０－ａおよび該ドメインのプレート線２１５－ａのそれぞれとまたはこれらの間で結合されるｍのメモリセル１０５－ｂの各セット（例えば、ディジット線２１０－ａ－１１およびプレート線２１５－ａ－１１とまたはこれらの間で結合されるメモリセル１０５－ｂ－１１１～１０５－ｂ－１１ｍのセット）を含んでよい。同ディジット線２１０－ａおよび同プレート線２１５－ａと結合されるメモリセル１０５－ｂのセットについて、セットのそれぞれは、関連の論理信号ＷＬ（例えば、ドメイン３１０－ａについて、論理信号ＷＬ１１～ＷＬ１ｍのうちの１つ）に少なくとも部分的に基づいて個々に選択またはアクセス可能である。ドメイン３１０－ａにおけるワード線２０５－ａの共通のセット（例えば、ドメイン３１０－ａ－１の列のそれぞれ全体にわたって共有されるワード線２０５－ａ－１１～２０５－ａ－１ｍ）を共有すると示されているが、メモリデバイスの他の例はドメイン３１０におけるワード線２０５の異なる配置を有することができる。
回路３００の例では、ドメイン３１０－ａのそれぞれはまた、ドメイン３１０－ａのディジット線２１０－ａのセットのそれぞれと結合される選択コンポーネント３２０－ａ（例えば、ディジット線選択コンポーネント、ＭＵＸ、トランジスタネットワーク、トランジスタアレイ、交換ネットワーク、切り換えアレイ）を含んであるいはこれと関連付けられてよい。例えば、ドメイン３１０－ａ－１は、ディジット線２１０－ａ－１１～２１０－ａ－１ｒのそれぞれと結合される選択コンポーネント３２０－ａ－１を含んでよい。選択コンポーネント３２０－ａ－１は、例えば、ディジット線２１０－ａ－１１～２１０－ａ－１ｒの選択された１つまたはメモリセル１０５－ｂ－１１１～１０５－ｂ－１１ｍのうちの１つを、（例えば、ディジット線多重化（ＤＬＭ）信号ＤＬＭ１などの論理または選択信号に応答して）信号展開コンポーネント２５０－ａ－１と選択的に結合するように構成されてよい。それ故に、選択コンポーネント３２０－ａ－１～３２０－ａ－ｓのそれぞれは、信号展開コンポーネント２５０－ａ－１～２５０－ａ－ｓの各１つと関連付けられてよい。
回路３００の例では、信号展開コンポーネント２５０－ａのそれぞれは、メモリセル１０５－ｂの対応するセットまたはディジット線２１０－ａの対応するセットと関連付けられてよい。いくつかの例では、選択コンポーネント３２０－ａ－１～３２０－ａ－ｓは、複数の第２の選択コンポーネントの一例であり得、複数の第２の選択コンポーネントのそれぞれの第２の選択コンポーネントは、対応する信号展開コンポーネント２５０と関連付けられ、かつ任意の１つのメモリセル１０５－ｂまたは該セットのディジット線２１０－ａを対応する信号展開コンポーネント２５０と選択的に結合するように構成される。
実例では、ドメイン３１０－ａのそれぞれは、１，０２４の一意にアドレス指定された行および１，０２４の列（例えば、ｍ＝１０２４およびｒ＝１０２４）に配置された１，０４８，５７６のメモリセル１０５－ｂを含んでよい。回路３００の実例によると、１つの信号展開コンポーネント２５０－ａは特定のドメイン３１０－ａにマッピングされてよいが、他の例では、複数の信号展開コンポーネント２５０－ａのセットは特定のドメイン３１０－ａに（例えば、ドメイン３１０－ａのディジット線２１０－ａの各セットに）マッピングされてよい。いくつかの例では、このようなマッピングは固定されてよく（例えば、ここで、ディジット線２１０－ａの対応するセットはそれぞれのドメイン３１０－ａ内の対応する信号展開コンポーネント２５０－ａにマッピングされる）、これによって、いくつかの例では、多重化または選択回路の複雑さが低減され得る。（示されない）さまざまな他の例では、信号展開コンポーネント２５０は、複数のドメイン３１０、（例えば、ドメインの）ディジット線２１０の複数のセット、または他の構成にマッピングされてよい。さらにまたは代替的には、ドメイン３１０またはディジット線２１０のセットは、複数の信号展開コンポーネント２５０にマッピングされてよい。換言すれば、メモリデバイスは、本明細書に説明される多重化信号展開の例をサポートするための信号展開コンポーネント２５０のさまざまな構成を含んでよい。
回路３００の例では、ディジット線２１０－ａのそれぞれは、（例えば、選択コンポーネント３２０－ａ－１の各１つを介して）信号展開コンポーネントの単一のものと関連付けられる（例えば、これと選択的に結合するように構成される）。例えば、ディジット線２１０－ａ－１１は、信号展開コンポーネント２５０－ａ－１と関連付け可能であるが、信号展開コンポーネント２５０－ａ－ｓとは関連付けされなくてよい。ただし、メモリデバイスにおける信号展開キャッシングのページポリシーのための上記技術をサポートする回路のさまざまな例においては、特定のディジット線２１０－ａが２つ以上の信号展開コンポーネント２５０－ａと関連付けられていてもよく（例えば、選択的に結合されるように構成されていてもよく）、これには、回路３００に示す選択コンポーネントセット３２０－ａ－１～３２０－ａ－ｓとは異なる選択コンポーネントを含んでいてもよい。例えば、ディジット線２１０－ａ－１１は、信号展開コンポーネント２５０－ａ－１または信号展開コンポーネント２５０－ａ－ｓのどちらか、または、回路３００の任意の他の信号展開コンポーネント２５０－ａと関連付けられて（例えば、これと選択的に結合されるように構成されて）よい。
多重化信号展開のための説明される技法をサポートする別の実例では、別の回路は、それぞれが、回路３００と異なるコンポーネントの編成を指す場合がある、１，０２４の一意にアドレス指定された行および１，０２４の列で配置された１，０４８，５７６のメモリセル１０５を有するいくつかのドメインを含んでよい。他の回路のドメインのそれぞれは、ｍ＝１０２４およびｒ＝１０２４、ならびにこの他の回路の対応するドメインのディジット線２１０は、（例えば、多対１のマッピングに従って、多対多のマッピングに従って）６４の信号展開コンポーネント２５０のアレイにまとめてマッピングされ得るように配置可能である。他の回路の１つの例では、信号展開コンポーネント２５０のそれぞれは、ドメインのディジット線２１０の対応するサブセットにマッピングされてよい（例えば、１つの信号展開コンポーネント２５０はそれぞれのドメイン内の１０２４／６４＝１６のディジット線２１０にマッピングされてよい）。いくつかの例では、このようなマッピングは固定されてよく（例えば、１６のディジット線２１０のグループまたはサブセットはそれぞれのドメイン内の対応する信号展開コンポーネント２５０にマッピングされる）、これによって、いくつかの例では、多重化または選択回路の複雑さが低減され得る。
この他の例では、（例えば、他の回路の１つのドメインに及ぶ）１０２４のメモリセル１０５の行は、それぞれのドメインにおける単一のワード線２０５によって選択可能である。換言すれば、１ドメイン当たり６４の信号展開コンポーネント２５０およびｒ＝１０２４によって、１つのドメインにおけるワード線のアクティブ化および（例えば、他のドメインにおける他の独立したワード線を含む）別のドメインにおける別のワード線のアクティブ化によって、対応する行と関連付けられたメモリセル１０５が選択され得る。このような回路の１ドメイン当たり６４の信号展開コンポーネント２５０によって、１，０２４のメモリセル１０５のセットのうちの６４は、（対応する選択コンポーネントを介して対応するディジット線２１０を６４の信号展開コンポーネント２５０のそれぞれと選択的に結合することによって）それぞれのドメインにおいて一度にアクセス可能である。このようなアクセスの間、他のディジット線２１０は、対応する信号展開コンポーネント２５０および同じドメインをインターフェース接続する他の信号展開コンポーネント２５０から選択的に分離されてよい。さらに、他のディジット線２１０は本明細書に説明されるように分路またはマスクされてよい。
よって、本明細書に開示される技法による例は、ドメイン内のワード線２０５、または複数のドメイン全体にわたるワード線２０５、またはこれらの何らかの組み合わせが独立している（例えば、互いに独立して選択可能である）例を含むことができる。本明細書に開示される技法による例はまた、ドメイン内のワード線２０５、または複数のドメイン全体にわたるワード線２０５、またはこれらの何らかの組み合わせが共に（一緒に）選択されるようにロック（ハードワイヤード）される例を含むことができる。ワード線２０５が独立して選択可能である例では、このようなワード線２０５がそれにもかかわらず、少なくとも一定の回数でまたはある特定の条件下で（例えば、ロックされたかのように）同期して動作可能であることは理解されたい。さらに、本明細書に開示される技法による例は、多くのディジット線２１０がドメイン内の多くの信号展開コンポーネント２５０にマッピングされる例のみならず、多くのディジット線２１０がドメイン内の１つの信号展開コンポーネント２５０にマッピングされる（例えば、選択コンポーネント２８０が多対１または多対多の機能性を有することができる）例を含むことができる。これらのおよび他の例の変形の態様は、図８を参照することを含んで本開示全体を通して説明される。
いくつかの例では、ワード線選択と関連付けられた動作は、データの損失または崩壊を防止するために期限があってよく、これには、セルへのアクセスが進行中の動作の完了を待機することを伴う場合がある。例えば、ドメイン３１０－ａの第１のワード線２０５－ａから同ドメイン３１０－ａの第２のワード線２０５－ａに切り換える時、このような切り換えは、切り換えが行われる前に、ドメイン３１０－ａの（例えば、信号展開コンポーネント２５０－ａの）セルアクセス信号展開が完了されるのを待機する必要がある場合がある。ワード線２０５－ａがドメイン全体にわたって共有される（例えば、ワード線２０５－ａはドメイン３１０－ａ－１と３１０－ａ－ｓとの間で共有され、ワード線２０５－ａ－１１はワード線２０５－ａ－ｓ１と同等の機能を有する）例では、第１の共有ワード線２０５－ａから第２の共有ワード線２０５－ａに切り換える時、このような切り換えは、切り換えが行われる前に、ドメイン３１０－ａ－１および３１０－ａ－ｓのそれぞれ（例えば、信号展開コンポーネント２５０－ａ－１および２５０－ａ－ｓのそれぞれ）のセルアクセス信号展開が完了されるのを待機する必要がある場合がある。
回路３００の例では、ドメイン３１０－ａのそれぞれはまた、分路３３０－ａのセット（例えば、ディジット線分路、ディジットプレート分路）を含んでよい、あるいはこれと関連付けられてよい。例えば、ドメイン３１０－ａ－１は分路３３０－ａ－１１～３３０－ａ－１ｒのセットを含んでよい。分路３３０－ａのそれぞれは、ディジット線２１０－ａおよびプレート線２１５－ａとまたはこれらの間で結合されてよい。例えば、ドメイン３１０－ａ－１について、分路３３０－ａ－１１は、ディジット線２１０－１１およびプレート線２１５－ａ－１１とまたはこれらの間で結合されてよい。分路３３０－ａ－１１は、例えば、（論理またはスイッチ信号ＤＬＳ１１に応答して）ディジット線２１０－ａ－１１をプレート線２１５－ａ－１１と選択的に結合するように構成されてよい。いくつかの例では、分路３３０－ａは、ディジット線２１０－ａとプレート線２１５－ａとの間のバイアスを選択的に等化するように、またはディジット線２１０－ａおよびプレート線２１５－ａとまたはこれらの間で結合される１つまたは複数のメモリセル１０５－ｂを等化するように構成されてよい。いくつかの例では、分路３３０－ａは、ディジット線２１０－ａおよびプレート線２１５－ａとまたはこれらの間で結合される１つまたは複数のメモリセル１０５－ｂを選択的に放電するように構成されてよい。
いくつかの例では、回路３００は分路マスク（ｓｈｕｎｔ ｍａｓｋ）に従って動作可能である。例えば、多重化が（例えば、選択コンポーネント３２０－２を使用して）ドメイン３１０－ａに対して行われる時、マスクされたディジット線２１０－ａ（例えば、行われているアクセス動作と関連付けられていないディジット線２１０－ａ）の分路３３０－ａは、マスクされたディジット線２１０－ａと関連付けられたメモリセル１０５－ｂのデータ損失（例えば、電荷漏洩）を防止または低減するためにプレート線２１５－ａとの選択的な結合をサポートすることができる。換言すれば、分路３３０－ａは、行われているアクセス動作と関連付けられていないマスクされたディジット線２１０－ａ上のビット転送をオフにすることができる。
選択コンポーネント２８０－ａおよび選択コンポーネント３２０－ａはコンポーネントのさまざまな構成を含むことができ、それぞれは、マルチプレクサ、トランジスタネットワーク、トランジスタアレイ、交換ネットワーク、または切り換えアレイと称されてよい。１つの例では、選択コンポーネント２８０－ａはそれぞれがセンスアンプ２９０－ａと結合される（例えば、それぞれが信号線２８５－ａと結合される）トランジスタのセットを含むことができる。トランジスタのセットのそれぞれはまた、信号展開コンポーネント２５０－ａの各１つ（例えば、信号展開線２５５－ａ－１～２５５－ａ－ｓの各１つ）と結合されてよい。トランジスタのセットのそれぞれは、トランジスタのゲートに提供されるスイッチ信号または論理信号のセットの１つに応答して、信号展開コンポーネント２５０－ａの各１つをセンスアンプ２９０－ａと選択的に結合するように構成されてよい。
いくつかの例では、選択コンポーネント２８０－ａまたは選択コンポーネント３２０－ａは、デコーダ、または他の論理もしくは選択信号変換コンポーネントを含んでよい。選択コンポーネント２８０－ａのデコーダは、例えば、信号バス上で受信されるデジタル信号（例えば、複数のビットを有するあるいは表す信号）であってよい、論理または選択信号（例えば、信号ＳＤＣＭ）を受信することができる。いくつかの例では、デコーダは、スイッチ配置で構成されるトランジスタのセットのゲートに加えられてよい二値信号のセット（例えば、スイッチ信号または論理信号）を生成するための入力としてデジタル信号を受信することができる。例えば、選択コンポーネント２８０－ａのデコーダは、４ビットのデジタル入力信号として選択信号ＳＤＣＭを受信し、かつ、それぞれがスイッチ配置で構成される１６のトランジスタのセットの１つのゲートに加えられる１６の二値（例えば、オン／オフ）スイッチ信号を生成することができる。
さまざまな例では、選択コンポーネント２８０－ａは、信号展開コンポーネント２５０－ａ－１～２５０－ａ－ｓのうちの１つがセンスアンプ２９０－ａと一度に結合される（例えば、選択的に結合される）ように構成されてよく、信号展開コンポーネント２５０－ａ－１～２５０－ａ－ｓのその他は、センスアンプ２９０－ａからその時（例えば、信号展開コンポーネント２５０－ａ－１～２５０－ａ－ｓのうちの１つがセンスアンプ２９０－ａと選択的に結合される時）に切り離されて（例えば、選択的に切り離されて）よい。いくつかの例では、選択コンポーネント２８０－ａはまた、信号展開コンポーネント２５０－ａ－１～２５０－ａ－ｓのどれも、センスアンプ２９０－ａと特定の時間に結合されない（例えば、信号展開コンポーネント２５０－ａ－１～２５０－ａ－ｓのそれぞれがセンスアンプ２９０－ａから選択的に分離される）動作をサポートするように構成されてよい。回路３００のさまざまな例では、選択コンポーネント３２０－ａは選択コンポーネント２８０－ａと同様の特徴または特徴のセットを含んでよい、または選択コンポーネント３２０－ａは選択コンポーネント２８０－ａと異なる特徴または特徴のセットを含んでよい。
回路３００のいくつかの例では、信号展開コンポーネント２５０－ａまたはメモリセル１０５－ｂは、回路３００の比較的高いレイテンシ部分と関連付けられてあるいはこれとみなされてよく、センスアンプ２９０－ａは、回路３００の比較的低いレイテンシ部分と関連付けられてあるいはこれとみなされてよい。本明細書に開示されるような例によると、検知コンポーネント１５０－ｂは、メモリセルアクセス回路網を高レイテンシ部（例えば、信号展開コンポーネント２５０－ａ）および低レイテンシ部（例えば、センスアンプ２９０－ａ）に分類し、かつマルチプレクサ（例えば、選択コンポーネント２８０－ａ）を通して高レイテンシ部のセットを低レイテンシ部と結合する一例を示すことができる。
回路３００の例では、選択コンポーネント２８０－ａは第１のデータパイプライン化度を提供してよく、これによって、行バッファ衝突によるデータアクセスシリアル化の影響が低減され得る。例えば、選択コンポーネント２８０－ａは、ディジット線２１０－ａの種々のセット（例えば、種々のドメイン３１０－ａ）上のデータ転送の重複をサポートすることができる。よって、センスアンプ２９０－ａは、（例えば、信号展開コンポーネント２５０－ａのうちの１つと結合されている間）読み取り動作、書き込み動作、上書き動作、またはリフレッシュ動作を自由にサポートできる一方、（例えば、他の信号展開コンポーネント２５０－ａはディジット線２１０－ａまたはメモリセル１０５－ｂと結合されている間）他の信号展開コンポーネント２５０－ａはデータ転送に関与している。
信号展開コンポーネント２５０－ａのセットは、小さな高速ローカルキャッシュ（例えば、信号展開キャッシュ）であると考えられ得、この場合、各信号展開コンポーネント２５０－ａは、メモリセル１０５－ｂに記憶された論理状態と異なる信号状態を記憶するように構成されてよい。このような構成は、行バッファ衝突率の低減、内部帯域幅の増大、または他の利益をサポートするようために使用されてよい。いくつかの例では、選択コンポーネント３２０－ａは多重化されたディジット線２１０－ａを介した第２のデータパイプライン化度を提供することによってさらなる利得を提供し得る。よって、本明細書に開示されるような例によると、回路３００を含むメモリデバイス１００は、選択コンポーネント２８０－ａを介して多重化される信号展開コンポーネント２５０－ａ、または１つまたは複数の選択コンポーネント３２０－ａを介して多重化されるディジット線２１０－ａを含んでよく、これによって、種々のレイテンシと関連付けられるアクセス動作の部分またはアクセス回路網の部分が補償可能である。
さまざまなメモリデバイス（例えば、メモリデバイス１００）は、回路３００のさまざまな配置を含んでよい。例えば、メモリデバイス１００は検知コンポーネント１５０－ｂのセットを含んでよい、あるいは検知コンポーネント１５０はセンスアンプ２９０－ａのセット、および多重化信号展開コンポーネント２５０－ａの対応するセットを含んでよい。１つの例では、メモリデバイス１００またはこれの部分は、１０２４のディジット線２１０－ａが多重化された１６のセンスアンプ２９０－ａを含んでよく、これは、選択コンポーネント３２０－ａを介した多重化を含んでも含まなくてもよい。いくつかの例では、センスアンプ２９０－ａのセットはセンスアンプ２９０－ａのセットに複合アレイのセンスアンプの単一の「行」としてアクセスする複合アレイに含まれてよい。さまざまな例では、多重化されたディジット線２１０－ａは同じドメイン３１０－ａまたは異なるドメイン３１０にあってよい。いくつかの例では、ドメイン３１０－ａのそれぞれは、独立して制御可能であってよく、かつ同じ行コンポーネント１２５または異なる行コンポーネント１２５を介してアクセス可能である。
図４Ａは、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする読み取り動作４００の一例を示している。読み取り動作４００は、メモリセル１０５にアクセスする時に、セルアクセス信号（例えば、セル読み取り信号、セル書き込み信号）およびラッチ信号を生成することと関連付けられるアクセス動作の部分（例えば、時間間隔）を示すことができる。例えば、読み取り動作４００は、読み取り信号展開部分４１０（例えば、セル読み取り部分）、ラッチ信号生成部分４２０、および上書き信号展開部分４３０（例えば、セル上書き部分）に分類可能である。読み取り動作４００は、図３を参照して説明される回路３００など、多重化信号展開をサポートする回路網を用いてよい。実例として、回路３００のメモリセル１０５－ｂ－１１１によって記憶された論理状態を読み取ることに関する読み取り動作４００について説明するが、読み取り動作４００は、回路３００のメモリセル１０５－ｂの任意の１つまたは複数に対して行われてよい動作を例証するものであってよい。
読み取り信号展開部分４１０は、メモリセル１０５－ｂ－１１１（例えば、メモリセル１０５－ｂ－１１１、線形コンデンサ、または強誘電コンデンサの容量性記憶素子）、ディジット線２１０－ａ－１１（例えば、真正容量２３０）、および信号展開コンポーネント２５０－ａ－１の間の電荷共有と関連付けられてよい。読み取り信号展開部分４１０は、信号展開コンポーネント２５０－ａ－１をメモリセル１０５－ｂ－１１１と選択的に結合することに少なくとも部分的に基づく信号展開コンポーネント２５０－ａ－１における信号（例えば、信号状態、キャッシュ信号）を展開する一例であってよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１において読み取り信号を展開することは、第１のレイテンシ（例えば、比較的高いレイテンシまたは長い継続時間）と関連付けられる。読み取り信号展開部分４１０の間、信号展開コンポーネント２５０－ａ－１はセンスアンプ２９０－ａから選択的に切り離されてよい。
読み取り信号展開部分４１０のいくつかの例では、信号展開コンポーネント２５０－ａ－１のアクセス線（例えば、信号展開線２５５－ａ－１）は、（例えば、積分器コンデンサなどの信号展開コンポーネント２５０－ａ－１の信号記憶コンポーネントにおいて）信号展開コンポーネント２５０－ａ－１における比較的高い電圧電荷を蓄積することに関連付け可能である、比較的高い電圧でバイアスがかけられてよい。いくつかの例では、このようなバイアス法は、読み取り信号展開部分４１０の間、アクセスしているメモリセル１０５－ｂ－１１１と関連付けられたプレート線２１５－ａ－１１がメモリセル１０５－ｂ－１１１と関連付けられたディジット線２１０－ａ－１より低い電圧（例えば、接地電圧）でバイアスがかけられる「プレート・ロー」読み取り動作と関連付けられてよい。
読み取り信号展開部分４１０はまた、メモリセル１０５－ｂ－１１１を信号展開コンポーネント２５０－ａ－１と選択的に結合することを含んでよい。いくつかの例では、読み取り信号展開部分４１０は、メモリ記憶素子（例えば、コンデンサ２２０）を（例えば、メモリセル１０５－ｂ－１１１のセル選択コンポーネント２２５を介して）対応するディジット線２１０－ａ－１１と選択的に結合することができる、読み取られている（例えば、論理信号ＷＬ１をアクティブ化している）メモリセル１０５－ｂ－１１１と関連付けられるワード線２０５－ａ－１１をアクティブ化することを含んでよい。いくつかの例では、読み取り信号展開部分４１０は、（例えば、選択信号ＤＬＭ１に基づく選択コンポーネント３２０－ａ－１、またはその他の切り換えコンポーネントを介して）対応するディジット線２１０－ａ－１１を信号展開コンポーネント２５０－ａ－１と選択的に結合することを含んでよい。それ故に、電荷は、メモリセル１０５－ｂ－１１１と信号展開コンポーネント２５０－ａ－１との間で共有されてよく、かつ（例えば、時定数的挙動に従って）しばらくした後、メモリセル１０５－ｂ－１１１によって記憶された論理状態に少なくとも部分的に基づくディジット線２１０－ａ－１１および信号展開線２５５－ａ－１の電圧変化が変わることで安定し得る。
いくつかの例では、読み取り信号展開部分４１０は、読み取り信号（例えば、定常状態に達する信号展開コンポーネント２５０における読み取り信号、信号展開コンポーネント２５０における最大値に達する読み取り信号）を展開すること、および、（例えば、信号展開コンポーネント２５０によって維持されるような）展開された読み取り信号をセンスアンプ２９０に提供することの間の遅延（例えば、遅延部分、遅延継続時間）を含んでよい。換言すれば、いくつかの例では、展開された読み取り信号の減衰（例えば、維持された読み取り信号の減衰）を含んでよい、ラッチ信号生成部分４２０を開始する前の読み取り信号展開部分４１０の間の遅延または非アクティビティ期間があってよい。いくつかの例では、回路３００は、このような遅延または非アクティビティ期間の継続時間、または展開された読み取り信号の減衰量が、メモリセル１０５によって記憶された論理状態を依然確実に検出する間に許容可能であるように構成されてよい。いくつかの例では、回路３００のこのような機能性は、展開された読み取り信号の減衰を軽減する信号展開コンポーネント２５０の動作をリフレッシュする（例えば、信号展開コンポーネント２５０においてキャッシュ信号を維持する）ことによってサポート可能である。これらのおよび他の構成は、回路３００において、キャッシング機能（例えば、ある時間の展開された読み取り信号またはキャッシュ信号のキャッシング）を行う信号展開コンポーネント２５０をサポートすることができる。
いくつかの例では、読み取り信号展開部分４１０の電荷共有は、破壊的読み取り動作と関連付けられてよく（例えば、この場合、メモリセル１０５－ｂ－１１１の最初に記憶された論理状態はメモリセル１０５－ｂ－１１１で失われているあるいは劣化している）ため、その後上書き動作が行われてよい（例えば、上書き信号展開部分４３０）。いくつかの例では、上書き動作は、記憶されたデータが信号展開コンポーネント２５０に転送され、該データが記憶され、さらに読み取り、書き込み、または修正が行われてよい場合など、読み取り信号展開部分４１０の直後に行われなくてもよい。さまざまな例では、データは同じメモリセル１０５または異なるメモリセル１０５に戻されてよく、これは、信号展開コンポーネント２５０を他の動作に利用可能にする動作と関連付けられてよい。いくつかの例では、読み取り信号展開部分４１０の電荷共有は、非破壊的読み取り動作と関連付けられてよく（例えば、この場合、メモリセル１０５－ｂ－１１１の最初に記憶された論理状態はメモリセル１０５－ｂ－１１１で維持される）、従って、その後上書き動作が行われなくてもよい（例えば、上書き信号展開部分４３０は省略されてよい）。
読み取り信号展開部分４１０の電荷共有は、行－列アドレス遅延として既知の遅延またはレイテンシと関連付けられてよい。ＤＲＡＭ応用では、データは電極電荷としてメモリセル１０５に記憶されてよく、かつ（例えば、比較的低いレイテンシを有して）比較的早く応答可能である。ＦｅＲＡＭ応用では、データは、双極子配向または分極の形態のセル状態としてメモリセル１０５に記憶されてよい。このような双極子の動態は（例えば、比較的高いレイテンシを有して）比較的遅くてよく、これによってＦｅＲＡＭ応用に対する検知時間が長くなる（例えば、ＤＲＡＭ応用よりも長くなる）場合がある。よって、（例えば、ＦｅＲＡＭ応用における）いくつかの例では、読み取り信号展開部分４１０は（例えば、ラッチ信号生成部分４２０と比較して）比較的高いレイテンシまたは長い継続時間と関連付けられてよい。いくつかのＦｅＲＡＭ応用では、例えば、読み取り信号展開部分４１０の動作と関連付けられたレイテンシはおよそ５０ナノ秒であってよい。
読み取り信号展開部分４１０のいくつかの例では、（ディジット線２１０－ａ－１２またはプレート線２１５－ａ－１２と関連付けられてよい、示されない）分路３３０－ａ－１２～３３０－ａ－１ｒなど、ドメイン３１０－ａ－１の他のメモリセル１０５－ｂと関連付けられた分路３３０－ａは、選択されてまたはアクティブ化されてよく、これによって、アクセスしていないメモリセル１０５－ｂ全体にわたるバイアスが等化可能である（例えば、ディジット線２１０－ａ－１２とプレート線２１５－ａ－１２との間のバイアスを等化する、ディジット線２１０－ａ－１ｒとプレート線２１５－ａ－１ｒとの間のバイアスを等化するなど）。ＦｅＲＡＭ応用では、例えば、バイアスのこのような等化は、読み取り信号展開部分４１０の間にアクセスしているメモリセル１０５－ｂ－１１１以外のメモリセル１０５－ｂの（例えば、電荷漏洩による）データの損失を防止または低減することができる。
ラッチ信号生成部分４２０は、信号展開コンポーネント２５０－ａ－１とセンスアンプ２９０－ａとの間の電荷共有と関連付けられてよい。ラッチ信号生成部分４２０は、信号展開コンポーネント２５０－ａ－１における展開された信号（例えば、セル読み取り信号）に少なくとも部分的に基づいてセンスアンプ２９０－ａ（例えば、アンプコンポーネント）の出力信号を生成する一例であってよい。いくつかの例では、センスアンプ２９０－ａにおいてラッチ信号を生成することは、第２のレイテンシ（例えば、比較的低いレイテンシまたは短い継続時間）と関連付けられてよい。読み取り信号展開部分４１０からラッチ信号生成部分４２０への移行は、信号展開コンポーネント２５０－ａ－１をセンスアンプ２９０－ａと選択的に結合することを含んでよい。
いくつかの例では、信号展開コンポーネント２５０－ａ－１をセンスアンプ２９０－ａと選択的に結合することは、論理選択信号ＳＤＣＭに基づいて選択コンポーネント２８０－ａによる選択を含んでよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１をセンスアンプ２９０－ａと選択的に結合することは、信号展開コンポーネント２５０－ａ－１とセンスアンプ２９０－ａとの間のその他の切り換えコンポーネント（例えば、分離切り換えコンポーネント）による選択的結合を含んでよい。いくつかの例では、ラッチ信号生成部分４２０の電荷共有は、比較的急速であり得、かつメモリセル１０５－ｂ－１１と信号展開コンポーネント２５０－ａ－１との間の電荷共有に関しては、一定の微小な時間がかかる場合がある。換言すれば、ラッチ信号生成部分４２０は読み取り信号展開部分４１０より継続時間が短くてよい。いくつかのＦｅＲＡＭ応用では、例えば、ラッチ信号生成部分４２０の動作と関連付けられたレイテンシはおよそ５～１０ナノ秒であってよい。
いくつかの例では、ラッチ信号生成部分４２０は、センスアンプ２９０－ａを「作動させること」を含んでよく、これは１つまたは複数の電圧源をセンスアンプ２９０－ａ（例えば、低電圧源２９３、高電圧源２９４）と選択的に結合することを含んでよい。よって、出力信号は、セル読み取り信号に少なくとも部分的に基づく（例えば、メモリセル１０５－ｂ－１１１によって記憶された論理状態に少なくとも部分的に基づく）センスアンプ２９０－ａで生成されてよい。出力信号は、Ｉ／Ｏ線２９５を介してセンスアンプ２９０－ａからメモリデバイスの別のコンポーネント（例えば、入力／出力コンポーネント１６０）に渡されて、メモリセル１０５－ｂ－１１１によって記憶されたデータの指示を提供することができる。いくつかの例では、生成されたラッチ信号と関連付けられた出力信号またはその他の信号はまた、信号展開コンポーネント２５０－ａ－１に再び渡されてあるいはこれと共有されてよく、これによって、いくつかの例では、（例えば、破壊的読み取り動作の後の）上書き動作がサポートされ得る。例えば、生成されたラッチ信号または出力信号に基づいて（例えば、メモリセル１０５－ｂ－１１１が論理０または論理１を記憶したかどうかに基づいて）、上書き信号は、ラッチ信号生成部分４２０の一部として（例えば、信号展開線２５５－ａ－１を介して）信号展開コンポーネント２５０－ａ－１と共に渡されてあるいは共有されてまたは生成されてよい。いくつかの例では、生成されたラッチ信号または出力信号は、信号展開コンポーネント２５０－ａ－１に再び渡されて信号展開コンポーネント２５０－ａ－１で維持された電荷または他の信号を増強可能であり、これによって、メモリセル１０５－ｂ－１１１に対する上書き動作がサポートされ得る。
ラッチ信号生成部分４２０のいくつかの例では、（ディジット線２１０－ａ－１２またはプレート線２１５－ａ－１２と関連付けられてよい、示されない）分路３３０－ａ－１２～３３０－ａ－１ｒなど、ドメイン３１０－ａ－１の他のメモリセル１０５－ｂと関連付けられた分路３３０－ａは、選択されてまたはアクティブ化されてよく、これによって、アクセスしていないメモリセル１０５－ｂ全体にわたるバイアスが等化可能である（例えば、ディジット線２１０－ａ－１２とプレート線２１５－ａ－１２との間のバイアスを等化する、ディジット線２１０－ａ－１ｒとプレート線２１５－ａ－１ｒとの間のバイアスを等化するなど）。ＦｅＲＡＭ応用では、例えば、バイアスのこのような等化は、ラッチ信号生成部分４２０の間にアクセスしているメモリセル１０５－ｂ－１１１以外のメモリセル１０５－ｂの（例えば、電荷漏洩による）データの損失を防止または低減することができる。
上書き信号展開部分４３０は、メモリセル１０５－ｂ－１１１、ディジット線２１０－ａ－１１、および信号展開コンポーネント２５０－ａ－１の間の電荷共有と関連付けられてよい。上書き信号展開部分４３０は、信号展開コンポーネント２５０－ａ－１でまたはこれを使用してセルアクセス信号（例えば、セル書き込み信号、セル上書き信号）を展開する一例であってよい。場合により、セルアクセス信号（例えば、セル書き込み信号、セル再書き込み信号）の信号展開コンポーネント２５０－ａ－１での展開または信号展開コンポーネント２５０－ａ－１を用いた展開は、（例えば、ラッチ信号生成部４２０において生成されるような）センスアンプ２９０－ａのラッチ信号に少なくとも部分的に基づいていてもよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１でのまたはこれを使用したセルアクセス信号（例えば、セル書き込み信号、セル上書き信号）は、信号展開コンポーネント２５０－ａ－１で維持された電荷または電圧に基づいて（例えば、読み取り信号展開部分４１０に少なくとも部分的に基づいて）よく、この場合、信号展開コンポーネント２５０－ａ－１で維持された電荷または電圧は、メモリセル１０５－ｂ－１１１によって最初に記憶された論理状態を指示してよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１で維持された電荷または電圧は、センスアンプ２９０－ａにおけるラッチ信号から独立していてよい、または（例えば、ラッチ信号生成部分４２０の間に増強されるように）センスアンプ２９０－ａにおけるラッチ信号によって増強させてよい。
いくつかの例では、信号展開コンポーネント２５０－ａ－１で上書き信号を展開することは、第１のレイテンシに等しくても等しくなくてもよい第３のレイテンシ（例えば、比較的高いレイテンシまたは長い継続時間）と関連付けられてよい。ラッチ信号生成部分４２０から上書き信号展開部分４３０への移行は、（例えば、選択コンポーネント２８０－ａまたは分離切り換えコンポーネントを介して）信号展開コンポーネント２５０－ａ－１をセンスアンプ２９０－ａから選択的に切り離すことまたは分離することを含んでよい。上書き信号展開部分４３０は、読み取り動作で放電、減極、あるいは破壊または劣化されているメモリセル１０５に論理状態を上書きすることをサポートすることができるが、非破壊的読み取り動作の例においては（例えば、１０５－ｂ－１１１が読み取り信号展開部分４１０の後の記憶された論理状態を維持する時）、上書き信号展開部分４３０は省略されてよく、ラッチ信号生成部分４２０の後に、別のアクセス動作（例えば、読み取り動作、書き込み動作、リフレッシュ動作）が行われてよい。
さまざまな例では、上書き信号展開部分４３０の間のメモリセル１０５－ｂ－１１１の上書きは、上書き信号がセンスアンプ２９０－ａによって生成されるあるいは提供されるかどうかに基づいて、または、上書き信号が信号展開コンポーネント２５０－ａによって生成されるあるいは提供されるかどうかに基づいて、行われてまたは修正されてよい。例えば、上書き信号展開部分４３０の上書き動作は、信号展開コンポーネント２５０－ａが、メモリセル１０５－ｂ－１１１の最初に記憶された論理状態に関連付けられた電荷または他の状態（例えば、キャッシュ状態、信号状態）を、（例えば、上書き動作に関連したローカルキャッシング機能を提供して）メモリセル１０５－ｂ－１１１に再び転送するまでローカルに維持するように構成される時など、センスアンプ２９０－ａの上書き信号に頼ることなく行われてよい。換言すれば、読み取り信号展開部分４１０またはラッチ信号生成部分４２０は、信号展開コンポーネント２５０－ａがメモリセル１０５－ｂ－１１１を上書きするためにセンスアンプ２９０－ａのラッチ信号に頼るかどうかに応じて、信号展開コンポーネント２５０－ａの観点からすれば「破壊的」であってもなくてもよい。（例えば、信号展開コンポーネント２５０－ａがメモリセル１０５－ｂ－１１１の最初に記憶された論理状態を指示する電荷または他の状態を維持するように構成される時の）いくつかの例では、メモリセル１０５－ｂ－１１１の上書きは、信号展開コンポーネント２５０－ａ－１が、このような電荷もしくは他の状態、またはライトバックを実施する制御論理のタイプ（先入れ先出し法（ＦＩＦＯ）または最低使用頻度（ＬＲＵ）など）を維持するように構成される継続時間に依存する（例えば、上書き信号展開部分４３０の）ある遅延期間後に生じ得る。
上書き動作のいくつかの例では、回路３００は、メモリセル１０５－ｂ－１１１を高電圧源（例えば、信号展開コンポーネント２５０－ａ－１を介した高電圧レール）と結合するように構成されてよく、これは、プルアップまたはプルダウン回路網（例えば、信号展開コンポーネント２５０－ａ－１のトランジスタまたは他の切り換えコンポーネント）による直接結合であってよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１はコンデンサまたは他の電荷蓄積コンポーネントで構成されてよく、ラッチ信号生成部分４２０または上書き信号展開部分４３０は、（例えば、上書き信号展開部分４３０の間）メモリセル１０５－ｂ－１１１を上書きするのに十分である電荷でコンデンサまたは他の電荷蓄積素子を充電するまたはリフレッシュすることを含んでよい。よって、さまざまな例では、信号展開コンポーネント２５０－ａ－１は論理状態をメモリセル１０５－ｂ－１１１に上書きしてよく、これは、信号展開コンポーネント２５０－ａ－１がセンスアンプ２９０－ａから選択的に切り離される間に行われてよいことで、センスアンプ２９０－ａは他の信号展開コンポーネント２５０－ａによる動作を自由にサポートする。
上書き信号展開部分４３０の電荷共有は、行プリチャージ遅延として既知の遅延またはレイテンシと関連付けられてよく、これには、メモリセル１０５－ｂ－１１１に最初に記憶された論理状態を完全にまたは部分的に上書きすることが含まれてよい。例えば、論理０を上書きするために、ディジット線２１０－ａ－１１は正電圧（例えば、１．５Ｖ）にバイアスがかけられてよく、プレート線２１５－ａ－１１は接地または負電圧（例えば、０Ｖ）にバイアスがかけられてよい。論理１を上書きするために、ディジット線２１０－ａ－１１は接地または負電圧（例えば、０Ｖ）にバイアスがかけられてよく、プレート線２１５－ａ－１１は正電圧（例えば、１．５Ｖ）にバイアスがかけられてよい。場合によっては、ディジット線２１０－ａ－１１およびプレート線２１５－ａ－１１にバイアスをかけることは、（例えば、センスアンプ２９０－ａが信号展開コンポーネント２５０－ａ－１から選択的に分離される前に）生成されたラッチ信号に少なくとも部分的に基づいてよい。例えば、上書き信号展開部分４３０の間、信号展開コンポーネント２５０－ａ－１またはセンスアンプ２９０－ａは、ラッチ信号に少なくとも部分的に基づいて、ディジット線２１０－ａ－１１を正電圧または接地電圧のどちらかにバイアスをかけることができる。場合によっては、このようなバイアスは、（例えば、センスアンプ２９０－ａを使用して生成されるように）生成されたラッチ信号と無関係であってよい、信号展開コンポーネント２５０－ａ－１に維持された電荷または他の状態に基づいてよい。
ＤＲＡＭ応用では、データは電極充電としてメモリセル１０５に書き込まれてよく、かつ比較的早く応答可能である（例えば、比較的低いレイテンシ）。ＦｅＲＡＭ応用では、データは、双極子配向または分極の形態のセル状態としてメモリセル１０５に書き込まれてよい。このような双極子の動態は比較的遅くてよく（例えば、比較的高いレイテンシ）、これによってＦｅＲＡＭ応用に対する書き込み時間が長くなる（例えば、ＤＲＡＭ応用よりも長くなる）場合がある。よって、（例えば、ＦｅＲＡＭ応用における）いくつかの例では、上書き信号展開部分４３０は（例えば、ラッチ信号生成部分４２０と比較して）比較的高いレイテンシまたは長い継続時間と関連付けられてよい。上書き信号展開部分４３０の終わりに、ドメイン３１０－ａ－１のディジット線２１０－ａ－１１の全ておよびプレート線２１５－ａの全ては、効果的にはドメイン３１０－ａ－１１のメモリセル１０５－ｂのそれぞれ全体にわたるバイアスを等化するように、接地電圧でバイアスがかけられてよく、これによって、経時的にメモリセル１０５－ｂによって記憶された論理状態を維持することがサポート可能である。
いくつかの例では、（ディジット線２１０－ａ－１２またはプレート線２１５－ａ－１２と関連付けられてよい、示されない）分路３３０－ａ－１２～３３０－ａ－１ｒなど、ドメイン３１０－ａ－１の他のメモリセル１０５－ｂと関連付けられた分路３３０－ａは、上書き信号展開部分４３０の間選択されてまたはアクティブ化されてよく、これによって、アクセスしていないメモリセル１０５－ｂ全体にわたるバイアスが等化可能である（例えば、ディジット線２１０－ａ－１２とプレート線２１５－ａ－１２との間のバイアスを等化する、ディジット線２１０－ａ－１ｒとプレート線２１５－ａ－１ｒとの間のバイアスを等化するなど）。バイアスのこのような等化は、上書き信号展開部分４３０の間に上書きされるメモリセル１０５－ｂ－１１１以外のメモリセル１０５－ｂの（例えば、電荷漏洩による）データの損失を防止または低減することができる。
読み取り動作４００は、単一のメモリセル１０５－ｂ－１１１を読み取るために、読み取り信号展開部分４１０、ラッチ信号生成部分４２０、および上書き信号展開部分４３０を含む、ｔＡ１－ｔＡ０の総継続時間を有する単一のメモリセル１０５－ｂ－１１の読み取りと関連付けられてよい。読み取り動作４００が多重化信号展開技法（例えば、同じ信号展開コンポーネント２５０を使用する読み取り動作４００のシーケンス）を用いない例では、センスアンプ２９０－ａを用いる後続の読み取り動作は上書き信号展開部分４３０の後に行われてよい。よって、同じ信号展開コンポーネント２５０を使用して複数の読み取り動作４００を行うこと（例えば、複数のメモリセル１０５－ｂを読み取ること）は、継続時間ｔＡ１－ｔＡ０の整数倍（例えば、２つのメモリセル１０５－ｂを読み取るための少なくとも２＊（ｔＡ１－ｔＡ０））を伴ってよい。しかしながら、（例えば、選択コンポーネント２８０－ａを介して）信号展開コンポーネント２５０－ａを多重化することによって、センスアンプ２９０－ａが複数のメモリセル１０５－ｂを読み取るために関わる時間が低減され得る。
図４Ｂは、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする読み取り動作４５０の一例を示している。読み取り動作４５０は、（例えば、４つの信号展開コンポーネント２５０を介して）４つのメモリセル１０５にアクセスする時にセルアクセス信号（例えば、セル読み取り信号、セル書き込み信号）およびラッチ信号を生成することと関連付けられるアクセス動作（例えば、マルチセルアクセス動作）の部分（例えば、時間間隔）を示すことができる。例えば、読み取り動作４５０は、メモリセル１０５－ｂのセットのそれぞれに対する、読み取り信号展開部分４１０－ａ、ラッチ信号生成部分４２０－ａ、および上書き信号展開部分４３０－ａに分類されてよく、これは図４Ａを参照して説明される対応する部分の例とすることができる。読み取り動作４５０は、図３を参照して説明される回路３００など、多重化信号展開をサポートする回路網を用いてよい。読み取り動作４５０は、メモリデバイスにおけるデータスループットを改善可能である、信号展開動作を入力／出力動作から分ける一例を示す。
実例として、４つの異なるドメイン３１０－ａの４つのメモリセル１０５－ｂによって記憶される論理状態を読み取ることに関する読み取り動作４５０について説明する。この場合、種々のドメインのそれぞれは、センスアンプ２９０－ａが多重化された対応する信号展開コンポーネント２５０－ａと関連付けられる。読み取り信号展開部分４１０－ａ－１、ラッチ信号生成部分４２０－ａ－１、および上書き信号展開部分４３０－ａ－１は、例えば、（例えば、信号展開コンポーネント２５０－ａ－１と関連付けられた、ドメイン３１０－ａ－１の）メモリセル１０５－ｂ－１１１の読み取り動作を指す場合がある。読み取り信号展開部分４１０－ａ－２、ラッチ信号生成部分４２０－ａ－２、および上書き信号展開部分４３０－ａ－２は、例えば、（例えば、信号展開コンポーネント２５０－ａ－２と関連付けられてよい、示されないドメイン３１０－ａ－２の）メモリセル１０５－ｂ－２１１の読み取り動作を指す場合がある。読み取り信号展開部分４１０－ａ－３、ラッチ信号生成部分４２０－ａ－３、および上書き信号展開部分４３０－ａ－３は、例えば、（例えば、信号展開コンポーネント２５０－ａ－３と関連付けられてよい、示されないドメイン３１０－ａ－３の）メモリセル１０５－ｂ－３１１の読み取り動作を指す場合がある。読み取り信号展開部分４１０－ａ－４、ラッチ信号生成部分４２０－ａ－４、および上書き信号展開部分４３０－ａ－４は、例えば、（例えば、信号展開コンポーネント２５０－ａ－４と関連付けられてよい、示されないドメイン３１０－ａ－４の）メモリセル１０５－ｂ－４１１の読み取り動作を指す場合がある。信号展開コンポーネント２５０－ａ－１、２５０－ａ－２、２５０－ａ－３、および２５０－ａ－４のそれぞれは、（例えば、論理選択信号ＳＤＣＭに基づいて）選択コンポーネント２８０－ａを介して同じセンスアンプ２９０－ａと選択的に結合されてよい。
読み取り信号展開部分４１０－ａのそれぞれは、対応するメモリセル１０５－ｂ、対応するディジット線２１０－ａ、および対応する信号展開コンポーネント２５０－ａの間の電荷共有と関連付けられてよく、これは重複する時間間隔の間に生じ得る。読み取り信号展開部分４１０－ａは、信号展開コンポーネント２５０－ａを複数のメモリセル１０５－ｂのメモリセル１０５－ｂと選択的に結合することに少なくとも部分的に基づいて複数の信号展開コンポーネント２５０－ａの信号展開コンポーネント２５０－ａにおいて信号（例えば、セル読み取り信号、キャッシュ信号、信号状態）を展開する例であってよい。読み取り信号展開部分４１０－ａ－１は、（例えば、選択コンポーネント２８０－ａを介して、選択コンポーネント３２０－ａ－１を介して）第１の時間間隔の間に（例えば、それに加えて、メモリセル１０５－ｂ－１１１にアクセスするように判断することに少なくとも部分的に基づいて）、メモリセル１０５－ｂ－１１１（例えば、第１のメモリセル）を信号展開コンポーネント２５０－ａ－１（例えば、第１の信号展開コンポーネント）と結合する一例であってよく、読み取り信号展開部分４１０－ａ－２は、（例えば、選択コンポーネント２８０－ａを介して、選択コンポーネント３２０－ａ－２を介して）第１の時間間隔に重複する第２の時間間隔の間に（例えば、それに加えて、メモリセル１０５－ｂ－２１１にアクセスするように判断することに少なくとも部分的に基づいて）、メモリセル１０５－ｂ－２１１（例えば、第２のメモリセル）を信号展開コンポーネント２５０－ａ－２（例えば、第２の信号展開コンポーネント）と結合する一例であってよい。
電荷は、それ故に、メモリセル１０５－ｂ－１１１と信号展開コンポーネント２５０－ａ－１との間で、メモリセル１０５－ｂ－２１１と信号展開コンポーネント２５０－ａ－２との間で、メモリセル１０５－ｂ－３１１と信号展開コンポーネント２５０－ａ－３との間で、およびメモリセル１０５－ｂ－４１１と信号展開コンポーネント２５０－ａ－４との間で共有されてよい。換言すれば、電荷は、重複する時間間隔の間に信号展開コンポーネント２５０－ａ－１～２５０－ａ－４を介して共有されてよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１～２５０－ａ－４でセル読み取り信号を展開することは、第１のレイテンシ（例えば、比較的高いレイテンシまたは長い継続時間）と関連付けられる。
読み取り信号展開部分４１０－ａのいくつかの例では、対応するドメイン３１０－ａの他のメモリセル１０５－ｂと関連付けられた分路３３０－ａは選択されてまたはアクティブ化されてよく、これによって、アクセスしていないメモリセル１０５－ｂ全体にわたるバイアスが等化され得る。例えば、ドメイン３１０－ａ－１について、読み取り信号展開部分４１０－ａ－１の間、ディジット線２１０－ａ－１２とプレート線２１５－ａ－１２との間のバイアスは分路３３０－ａ－１２を介して等化されてよく、ディジット線２１０－ａ－１３とプレート線２１５－ａ－１３との間のバイアスは分路３３０－ａ－１３を介して等化されてよく、その他同様に行われてよい。ＦｅＲＡＭ応用では、例えば、バイアスのこのような等化は、対応する読み取り信号展開部分４１０の間にアクセスしているメモリセル１０５－ｂ以外のメモリセル１０５－ｂの（例えば、電荷漏洩による）データの損失を防止または低減することができる。
ラッチ信号生成部分４２０－ａは、信号展開コンポーネント２５０－ａ－１の各１つとセンスアンプ２９０－ａの各１つとの間の電荷共有と関連付けられてよく、これは重複しない時間間隔にわたって生じ得る。ラッチ信号生成部分４２０－ａはそれぞれ、（例えば、セル読み取り信号、キャッシュ信号、または信号状態に基づいて）対応する信号展開コンポーネント２５０－ａにおける展開された信号に少なくとも部分的に基づいてセンスアンプ２９０－ａの出力信号を生成する一例であってよい。いくつかの例では、センスアンプ２９０－ａでラッチ信号を生成することは、第２のレイテンシ（例えば、比較的低いレイテンシまたは短い継続時間）と関連付けられる。読み取り信号展開部分４１０から対応するラッチ信号生成部分４２０－ａへの移行は、対応する信号展開コンポーネント２５０－ａをセンスアンプ２９０－ａと選択的に結合することを含んでよい。
ラッチ信号生成部分４２０－ａ－１は、（例えば、選択コンポーネント２８０－ａを介して）第１の時間間隔の後の第３の時間間隔の間に、信号展開コンポーネント２５０－ａ－１（例えば、第１の信号展開コンポーネント）をセンスアンプ２９０－ａと結合する一例であってよい。いくつかの例では、第３の時間間隔は第２の時間間隔に少なくとも部分的に重複してよい、または第３の時間間隔は第２の時間間隔内であってよい。ラッチ信号生成部分４２０－ａ－２は、（例えば、選択コンポーネント２８０－ａを介して）第２の時間間隔の後の（例えば、それに加えて、第３の時間間隔の後の）第４の時間間隔の間に、信号展開コンポーネント２５０－ａ－２（例えば、第２の信号展開コンポーネント）をセンスアンプ２９０－ａと結合する一例であってよい。
ラッチ信号生成部分４２０－ａ－１～４２０－ａ－４は、選択されたあるいは論理選択信号ＳＤＣＭによって指示された信号展開コンポーネントのシーケンスに少なくとも部分的に基づいてよいシーケンスに従って行われてよい。いくつかの例では、ラッチ信号生成部分４２０－ａのそれぞれは、ギャップまたは遅延期間（例えば、ラッチ信号生成部分４２０－ａ－１とラッチ信号生成部分４２０－ａ－２との間の期間）によって分けられてよく、これは、選択コンポーネント２８０－ａのギャップもしくは遅延、論理選択信号ＳＤＣＭの値を変更することと関連付けられたギャップもしくは遅延、または信号展開コンポーネント２５０－ａがセンスアンプ２９０－ａと結合されない期間と関連付けられてよい。換言すれば、アクセス動作は、１つの信号展開コンポーネント２５０－ａがセンスアンプ２９０－ａから選択的に切り離される時と、別の信号展開コンポーネント２５０－ａがセンスアンプ２９０－ａと選択的に結合される時との間のギャップまたは遅延期間を含んでよい。他の例では、このような切り離しおよび結合は同時に生じるように構成されてよい。
いくつかの例では、ラッチ信号生成部分４２０－ａは、センスアンプ２９０－ａを「作動させること」を含んでよく、これは１つまたは複数の電圧源をセンスアンプ２９０－ａ（例えば、低電圧源２９３、高電圧源２９４）と選択的に結合することを含んでよい。よって、ラッチ信号生成部分４２０－ａ－１～４２０－ａ－４のシーケンスによると、出力信号のシーケンスは、セル読み取り信号の対応するシーケンスに少なくとも部分的に基づく（例えば、そのシーケンス、または読み取り信号展開部分４１０－ａ－１～４１０－ａ－４に従って、アクセスしたメモリセル１０５－ｂ－１１１～１０５－ｂ－４１１によって記憶された論理状態に少なくとも部分的に基づく）センスアンプ２９０－ａで生成されてよい。
出力信号は、Ｉ／Ｏ線２９５を介してセンスアンプ２９０－ａからメモリデバイスの別のコンポーネント（例えば、入力／出力コンポーネント１６０）に渡されて、メモリセル１０５－ｂによって記憶されたデータの指示を提供することができる。いくつかの例では、生成されたラッチ信号と関連付けられた出力信号またはその他の信号はまた、信号展開コンポーネント２５０－ａ－１～２５０－ａ－４に再び渡されてあるいはこれと共有されてよく、これによって、いくつかの例では、（例えば、破壊的読み取り動作の後の）上書き動作がサポートされ得る。例えば、生成されたラッチ信号または出力信号に基づいて（例えば、メモリセル１０５－ｂが論理０または論理１を記憶したかどうかに基づいて）、ラッチ信号生成部分４２０の一部として信号展開コンポーネント２５０－ａ－１～２５０－ａ－４の各１つと共に渡されてあるいは共有されてよい。
ラッチ信号生成部分４２０－ａのいくつかの例では、対応するドメイン３１０－ａの他のメモリセル１０５－ｂと関連付けられた分路３３０－ａは、選択されてまたはアクティブ化されてよく、これによって、アクセスしていないメモリセル１０５－ｂ全体にわたるバイアスが等化可能である。例えば、ドメイン３１０－ａ－１について、ラッチ信号生成部分４２０－ａ－１の間、ディジット線２１０－ａ－１２とプレート線２１５－ａ－１２との間のバイアスは分路３３０－ａ－１２を介して等化されてよく、ディジット線２１０－ａ－１３とプレート線２１５－ａ－１３との間のバイアスは分路３３０－ａ－１３を介して等化されてよく、その他同様に行われてよい。ＦｅＲＡＭ応用では、例えば、バイアスのこのような等化は、対応するラッチ信号生成部分４２０の間にアクセスしているメモリセル１０５－ｂ以外のメモリセル１０５－ｂの（例えば、電荷漏洩による）データの損失を防止または低減することができる。
上書き信号展開部分４３０－ａは、メモリセル１０５－ｂの各１つ、ディジット線２１０－ａの各１つ、および信号展開コンポーネント２５０－ａの各１つの間の電荷共有と関連付けられてよい。上書き信号展開部分４３０－ａはそれぞれ、センスアンプ２９０－ａのラッチ信号に少なくとも部分的に基づいて信号展開コンポーネント２５０－ａにおけるセルアクセス信号（例えば、セル書き込み信号、セル上書き信号）を展開する一例であってよい、またはセンスアンプ２９０－ａのラッチ信号と無関係であってよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１における上書き信号を展開することは、第１のレイテンシと等しくても等しくなくてもよい第３のレイテンシ（例えば、比較的高いレイテンシまたは長い継続時間）と関連付けられる。ラッチ信号生成部分４２０－ａから対応する上書き信号展開部分４３０－ａへの移行は、対応する信号展開コンポーネント２５０－ａを（例えば、選択コンポーネント２８０－ａまたは別の分離切り換えコンポーネントを介して）センスアンプ２９０－ａから選択的に分離することを含んでよい。上書き信号展開部分４３０－ａは、読み取り動作で、放電、減極、あるいは破壊または劣化されている論理状態をメモリセル１０５に上書きすることをサポートすることができるが、非破壊的読み取り動作の例においては、（例えば、信号展開コンポーネントとメモリセルとの間の電荷共有と関連付けられた）上書き信号展開部分４３０－ａは省略されてよい。
上書き信号展開部分４３０－ａのいくつかの例では、対応するドメイン３１０－ａの他のメモリセル１０５－ｂと関連付けられた分路３３０－ａは選択されてまたはアクティブ化されてよく、これによって、アクセスしていないメモリセル１０５－ｂ全体にわたるバイアスが等化可能である。例えば、ドメイン３１０－ａ－１について、上書き信号展開部分４３０－ａ－１の間、ディジット線２１０－ａ－１２とプレート線２１５－ａ－１２との間のバイアスは分路３３０－ａ－１２を介して等化されてよく、ディジット線２１０－ａ－１３とプレート線２１５－ａ－１３との間のバイアスは分路３３０－ａ－１３を介して等化されてよく、その他同様に行われてよい。バイアスのこのような等化は、上書き信号展開部分４３０－ａの間にアクセスしているメモリセル１０５－ｂ以外のメモリセル１０５－ｂの（例えば、電荷漏洩による）データの損失を防止または低減することができる。
読み取り動作４００と同様に、読み取り動作４５０はまた、単一のメモリセル１０５－ｂ－１１１を読み取るために、読み取り信号展開部分４１０－ａ－１、ラッチ信号生成部分４２０－ａ－１、および上書き信号展開部分４３０－ａ－１を含むことができる、ｔＡ１－ｔＡ０の総継続時間を有する（例えば、センスアンプ２９０－ａによる）単一のメモリセル１０５の読み取りと関連付けられてよい。しかしながら、本明細書に開示されるような多重化信号展開を用いることによって、同じセンスアンプ２９０－ａによる複数の読み取り動作を行うことは、ｔＡ１－ｔＡ０の継続時間の整数倍を要しない場合がある（例えば、この場合、整数倍は並列にアクセスしているメモリセル１０５－ｂの数量に対応してよい）。むしろ、重複する時間間隔（例えば、信号展開コンポーネント２５０－ａ－２の読み取り信号展開部分４１０－ａまたは上書き信号展開部分４３０－ａの時間間隔と重複する、信号展開コンポーネント２５０－ａ－１の読み取り信号展開部分４１０－ａまたは上書き信号展開部分４３０－ａの時間間隔など）においてセルアクセス信号（例えば、キャッシュ信号、信号状態）を生成することによって、複数のメモリセル１０５－ｂはこのような整数倍より短い時間で読み取り可能である。換言すれば、多重化信号展開のための説明した技法によると、センスアンプ２９０－ａは、４＊（ｔＡ１－ｔＡ０）より短い（例えば、単一のメモリセル１０５－ｂを読み取るための継続時間の対応する整数倍より短い）場合がある継続時間の、ｔＡ３－ｔＡ２の継続時間で４つのメモリセル１０５－ｂを読み取ることをサポート可能である。
１つの例では、読み取りの第１のセットの上書き信号展開部分４３０－ａ－１、４３０－ａ－２、４３０－ａ－３、および４３０－ａ－４の後に、読み取りの第２のセットの読み取り信号展開部分４１０－ａ－５、４１０－ａ－６、４１０－ａ－７、および４１０－ａ－８がそれぞれ行われてよい。読み取りの第１のセットは第１のディジット線インデックス（例えば、論理選択信号ＤＬＭ１、ＤＬＭ２、ＤＳＭ３、およびＤＬＭ４によって指示されるような「１」の値）と関連付けられてよく、読み取りの第２のセットは、第２のディジット線インデックス（例えば、論理選択信号ＤＬＭ１、ＤＬＭ２、ＤＳＭ３、およびＤＬＭ４によって指示されるような「２」の値）と関連付けられてよい。または、より一般的には、読み取りの第１のセットおよび読み取りの第２のセットは、読み取り動作の選択されたディジット線２１０－ａに少なくとも部分的に基づいて異なっていてよい。
（例えば、ドメイン３１０－ａ全体にわたる選択コンポーネント３２０－ａが独立して制御可能である場合の、ドメイン３１０－ａ全体にわたる論理選択信号ＤＬＭが独立して制御可能である場合の）いくつかの例では、新たなディジット線２１０－ａは、上書き信号展開部分４３０が同じ信号展開コンポーネント２５０に対して完了されるとすぐに、（例えば、選択コンポーネント３２０－ａを介して）信号展開コンポーネント２５０に対して選択されてよい。換言すれば、動作４５０の例に示されるように、読み取りの第１のセットの上書き信号展開部分４３０－ａは、同じセンスアンプ２９０－ａが多重化された信号展開コンポーネント２５０－ａに対する読み取りの第２のセットの読み取り信号展開部分４１０－ａと時間が重複する場合がある（例えば、読み取り信号展開部分４１０－ａ－５は上書き信号展開部分４３０－ａ－４に重複する）。よって、ドメイン３１０－ａ－１～３１０－ａ－４が独立して制御可能である動作４５０の例において４つのメモリセル１０５を読み取るための周期性は、いくつかの例では、ｔＡ１－ｔＡ０、または（例えば、選択コンポーネント３２０－ａを介して新たなディジット線２１０－ａの選択と関連付けられた）ある遅延もしくはギャップ期間をｔＡ１－ｔＡ０に加えた時間、または読み取り動作と関連付けられた継続時間全体（例えば、ｔＡ１－ｔＡ０）に基づくその他の継続時間に等しいまたはほぼ等しい時間ｔＡ３－ｔＡ２、サブ動作の対応するレイテンシ（例えば、読み取り信号展開部分４１０、ラッチ信号生成部分４２０、上書き信号展開部分４３０の相対的な継続時間）、および多重化度（例えば、センスアンプ２９０－ａが多重化された信号展開コンポーネント２５０－ａの数量）によって示されてよい。
いくつかの例では、後続の読み取りは、先の読み取り動作と異なるディジット線２１０－ａと結合されるが、同じアクティブ化されたワード線２０５－ａと結合されるメモリセル１０５－ｂ上で行われてよく、これによってレイテンシが低減され得る。例えば、選択されたワード線２０５－ａを維持することによって、ワード線非選択動作および後続のワード線選択動作が排除され得る。このような例は、先の読み取り動作と関連付けられたディジット線２１０－ａ（例えば、先に分路されてなかったディジット線２１０－ａ）を分路すること、およびその後の読み取り動作と関連付けられたディジット線２１０－ａ（例えば、先の書き込み動作の間に分路されたディジット線２１０－ａ）を分路しないことによって成し遂げられてよい。
示されない別の例では、読み取りのセットは（例えば、論理ワード線ＷＬ１１、ＷＬ２１、ＷＬ３１、およびＷＬ４１が同時にアクティブ化される場合）第１の共通のワード線と関連付けられてよく、読み取りの第２のセットは（例えば、論理ワード線ＷＬ１２、ＷＬ２２、ＷＬ３２、およびＷＬ４２が同時にアクティブ化される場合）第２の共通のワード線と関連付けられてよい。または、より一般的には、読み取りの第１のセットおよび読み取りの第２のセットは、読み取り動作の選択された共通のワード線２０５－ａに少なくとも部分的に基づいて異なる場合がある。（例えば、ドメイン３１０－ａ全体にわたるワード線２０５－ａが独立して制御可能ではない場合の）いくつかの例では、新たなワード線２０５－ａは、ラッチ信号生成部分４２０が完了する、または上書き信号展開部分４３０が（例えば、センスアンプ２９０－ａ、または独立して制御可能ではないドメイン３１０－ａの他のセットと関連付けられた）多重化信号展開コンポーネント２５０－ａの全てに対して完了するとすぐに、選択可能である。換言すれば、いくつかの例では、読み取りの第１のセットのラッチ信号生成部分４２０または上書き信号展開部分４３０は、同じセンスアンプ２９０－ａが多重化された信号展開コンポーネントに対する読み取りの第２のセットの読み取り信号展開部分４１０と時間が重複しない場合がある。
例えば、ワード線２０５－ａがドメイン３１０－ａ－１～３１０－ａ－４全体にわたって独立して制御可能ではない時、読み取り信号展開部分４１０－ａ－５は、上書き信号展開部分４３０－ａ－４に続いて（ｆｏｌｌｏｗ）よい、あるいはこの後（ｓｕｂｓｅｑｕｅｎｔ）でよい。よって、ドメイン３１０－ａが独立して制御可能ではない例における４つのメモリセル１０５を読み取るための周期性は、１つの読み取り信号展開部分４１０－ａ、多重化信号展開コンポーネント２５０－ａ－１～２５０－ａ－４に対するラッチ信号生成部分４２０－ａ－１～４２０－ａ－４のそれぞれ、および（例えば、新たなワード線２０５－ａの選択、または選択コンポーネント２８０－ａを介した新たな信号展開コンポーネント２５０－ａの選択と関連付けられた）任意の関連した遅延またはギャップ期間を加えた１つの上書き信号展開部分４３０－ａの組み合わせられた時間に等しいまたはほぼ等しい場合がある。それ故に、いくつかの例では、ドメイン３１０－ａが独立して制御可能ではない場合のこのような周期性は時間ｔＡ２－ｔＡ０によって示される周期性より長い場合がある。
よって、本明細書に開示されるような例によると、説明した信号展開多重化によって提供される利点（例えば、並列に複数のメモリセル１０５－ｂにアクセスする時のレイテンシの低減）は、読み取り信号展開部分４１０、ラッチ信号生成部分４２０、および上書き信号展開部分４３０のレイテンシ（例えば、継続時間）の相対的な差に対応することができる。説明した信号展開多重化による利点はまた、ドメイン３１０－ａが独立して制御可能である、または共通のアクセス線または共通の論理信号を介して制御されるように構成されるかどうかに依存し得る。
単一のセンスアンプ２９０－ａに関する読み取り動作４５０の技法について説明されているが、読み取り動作４５０の技法は、メモリデバイス１００における読み取り動作のさらなるパイプライン化をサポートするために並行して（例えば、並列に、同時またはオフセット開始もしくはトリガで）行われるさまざまな動作を含んで、センスアンプアレイのそれぞれのセンスアンプ２９０に対して繰り返されてよい。例えば、読み取り動作４５０、または読み取り動作４５０と並行して行われるまたはこれからオフセットされる別の読み取り動作は、（例えば、同じセンスアンプアレイの）異なるセンスアンプ２９０と関連付けられた読み取り信号展開部分４１０－ｂ－１、４１０－ｂ－２、４１０－ｂ－３、および４１０－ｂ－４（図示せず）を含む信号展開動作を含んでよい。いくつかの例では、読み取り信号展開部分４１０－ｂ－１は（例えば、行、ドメイン、またはサブドメインの複数のメモリセルの同時アクセスに従って、キャッシュラインとの並列信号交換に従って）読み取り信号展開部分４１０－ａ－１と同時に開始されてよい、あるいはこれと並行して行われてよいまたはこれからオフセットされてよい。同様に、読み取り信号展開部分４１０－ｂ－２は、読み取り信号展開部分４１０－ａ－２と同時に開始されてよい、あるいはこれと並行して行われてよいまたはこれからオフセットされてよく、他同様であってよい。
さらに、読み取り動作４５０、または読み取り動作４５０と並行して行われる別の読み取り動作は、（例えば、同じセンスアンプアレイの）異なるセンスアンプ２９０と関連付けられたラッチ信号生成部分４２０－ｂ－１、４２０－ｂ－２、４２０－ｂ－３、および４２０－ｂ－４（図示せず）を含む入力／出力動作を含んでよい。いくつかの例では、ラッチ信号生成部分４２０－ｂ－１は、（例えば、センスアンプアレイにおける同時検知に従って、検知コンポーネントまたはＩ／Ｏコンポーネントのラッチのセットにおける同時ラッチに従って、キャッシュラインとの並列信号交換に従って）ラッチ信号生成部分４２０－ａ－１と同時に開始されてよい、あるいはこれと並行して行われてよいまたはこれからオフセットされてよい。同様に、ラッチ信号生成部分４２０－ｂ－２は、ラッチ信号生成部分４２０－ａ－２と同時に開始されてよい、あるいはこれと並行して行われてよいまたはこれからオフセットされてよく、他同様であってよい。２つの異なるセンスアンプ２９０と関連付けられた２つの並列読み取りの文脈で説明したが、説明した技法は、並列読み取りの任意の数量に適用されてよい。例えば、６４ビットの情報転送方式をサポートするために、６４の並列読み取りは、本明細書に開示されるような例に従って６４個のセンスアンプ２９０を使用して行われてよい。
図５Ａは、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする書き込み動作５００の一例を示している。書き込み動作５００は、メモリセル１０５にアクセスする時にラッチ信号およびセルアクセス信号（例えば、セル書き込み信号）を生成することと関連付けられるアクセス動作の部分（例えば、時間間隔）を示すことができる。例えば、書き込み動作５００は、ラッチ信号生成部分５１０および書き込み信号展開部分５２０（例えば、セル書き込み部分）に分類されてよい。書き込み信号５００は、図３を参照して説明される回路３００など、多重化信号展開をサポートする回路網を用いてよい。実例として、回路３００のメモリセル１０５－ｂ－１１１に論理状態を書き込むことに関する書き込み動作５００について説明されているが、書き込み動作５００は回路３００のメモリセル１０５－ｂの任意の１つまたは複数に対して行われ得る動作を例証するものであってよい。
ラッチ信号生成部分５１０は、信号展開コンポーネント２５０－ａ－１とセンスアンプ２９０－ａとの間の電荷共有と関連付けられてよい。ラッチ信号生成部分５１０は、Ｉ／Ｏ線２９５－ａを介して受信される（例えば、入力／出力コンポーネント１６０またはメモリコントローラ１７０からの）書き込みコマンドまたは書き込み信号に少なくとも部分的に基づいてセンスアンプ２９０－ａまたは信号展開コンポーネント２５０－ａ－１におけるラッチ信号（例えば、キャッシュ信号、信号状態）を生成する一例であってよい。いくつかの例では、センスアンプ２９０－ａまたは信号展開コンポーネント２５０－ａ－１においてラッチ信号を生成することは、読み取り動作４００および４５０を参照して説明されるラッチ信号生成部分４２０の第２のレイテンシと同じであってまたは異なっていてよい第４のレイテンシ（例えば、比較的低いレイテンシまたは短い継続時間）と関連付けられる。
ラッチ信号生成部分５１０は、（例えば、ラッチ信号生成部分５１０の始めに、または、Ｉ／Ｏ線２９５－ａを介して書き込みコマンドまたは書き込み信号を受信した後など、ラッチ信号生成部分５１０の他の動作後の別の時間に）信号展開コンポーネント２５０－ａ－１をセンスアンプ２９０－ａに選択的に結合することを含んでよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１をセンスアンプ２９０－ａと選択的に結合することは、論理選択信号ＳＤＣＭに基づく選択コンポーネント２８０－ａを介した選択を含んでよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１をセンスアンプ２９０－ａと選択的に結合することは、信号展開コンポーネント２５０－ａ－１とセンスアンプ２９０－ａとの間のその他の切り換えコンポーネント（例えば、分離切り換えコンポーネント）を介した選択的結合を含んでよい。
いくつかの例では、ラッチ信号生成部分５１０は、センスアンプ２９０－ａを「作動させること」を含んでよく、これは１つまたは複数の電圧源をセンスアンプ２９０－ａ（例えば、低電圧源２９３、高電圧源２９４）と選択的に結合することを含んでよい。よって、ラッチ信号は、（例えば、Ｉ／Ｏ線２９５－ａを介して受信された）書き込みコマンドまたは書き込み信号に少なくとも部分的に基づくセンスアンプ２９０－ａで生成されてよい。生成されたラッチ信号、または生成されたラッチ信号と関連付けられたその他の信号は、メモリセル１０５－ｂ－１１１の書き込みをサポートするために（例えば、信号展開コンポーネント２５０－ａ－１のキャッシュ要素におけるキャッシュ信号または信号状態を記憶する）信号展開コンポーネント２５０－ａ－１に渡されて、あるいはこれと共有されてよい。例えば、生成されたラッチ信号に基づいて（例えば、メモリセル１０５－ｂ－１１１が論理０または論理１を記憶するかどうかに基づいて）、書き込み信号は、ラッチ信号生成部分５１０の一部として（例えば、信号展開線２５５－ａ－１を介して）信号展開コンポーネント２５０－ａ－１と共に渡されてあるいは共有されてまたは生成されてよい。
書き込み信号展開部分５２０は、メモリセル１０５－ｂ－１１１、ディジット線２１０－ａ－１１、および信号展開コンポーネント２５０－ａ－１の間の電荷共有と関連付けられてよい。書き込み信号展開部分５２０は、センスアンプ２９０－ａのラッチ信号に少なくとも部分的に基づいて信号展開コンポーネント２５０－ａ－１においてまたはこれを使用してセルアクセス信号（例えば、セル書き込み信号）を展開する一例であってよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１において書き込み信号を展開することは、読み取り動作４００および４５０を参照して説明される上書き信号展開部分４３０の第３のレイテンシに等しくても等しくなくてもよい第５のレイテンシ（例えば、比較的高いレイテンシまたは長い継続時間）と関連付けられる。ラッチ信号生成部分５１０から書き込み信号展開部分５２０への移行は、（例えば、選択コンポーネント２８０－ａまたは分離切り換えコンポーネントを介して）信号展開コンポーネント２５０－ａ－１をセンスアンプ２９０－ａから選択的に切り離すことまたは分離することを含んでよい。
書き込み動作のいくつかの例では、回路３００は、メモリセル１０５－ｂ－１１１を高電圧源（例えば、信号展開コンポーネント２５０－ａ－１を介した高電圧レール）と結合するように構成されてよく、これは、プルアップまたはプルダウン回路網（例えば、トランジスタまたは他の切り換えコンポーネント、信号展開コンポーネント２５０－ａ－１）による直接結合であってよい。いくつかの例では、信号展開コンポーネント２５０－ａ－１は、コンデンサまたは他の電荷蓄積コンポーネントによって構成されてよく、ラッチ信号生成部分５１０または書き込み信号展開部分５２０は、（例えば、書き込み信号展開部分５２０の間）メモリセル１０５－ｂ－１１１に上書きするのに十分である電荷でコンデンサまたは他の電荷蓄積コンポーネントを充電することまたはリフレッシュすることを含んでよい。よって、さまざまな例では、信号展開コンポーネント２５０－ａ－１は論理状態をメモリセル１０５－ｂ－１１１に書き込んでよく、これは、信号展開コンポーネント２５０－ａ－１がセンスアンプ２９０－ａから選択的に切り離される間に行われてよいため、センスアンプ２９０－ａは他の信号展開コンポーネント２５０－ａによる動作を自由にサポートする。
書き込み信号展開部分５２０の電荷共有はまた、書き込みコマンドに基づいて論理状態をメモリセル１０５－ｂ－１１１に書き込むことを含んでよい、行プリチャージ遅延として既知の遅延またはレイテンシと関連付けられてよい。例えば、論理０を書き込むために、ディジット線２１０－ａ－１１は正電圧（例えば、１．５Ｖ）にバイアスがかけられてよく、プレート線２１５－ａ－１１は接地または負電圧（例えば、０Ｖ）にバイアスがかけられてよい。論理１を書き込むために、ディジット線２１０－ａ－１１は接地または負電圧（例えば、０Ｖ）にバイアスがかけられてよく、プレート線２１５－ａ－１１は正電圧（例えば、１．５Ｖ）にバイアスがかけられてよい。ディジット線２１０－ａ－１１およびプレート線２１５－ａ－１１にバイアスをかけることは、（例えば、センスアンプ２９０－ａが信号展開コンポーネント２５０－ａ－１から選択的に分離される前に）生成されたラッチ信号に少なくとも部分的に基づいてよい。例えば、書き込み信号展開部分５２０の間、信号展開コンポーネント２５０－ａ－１は、ラッチ信号に少なくとも部分的に基づいて（例えば、書き込みコマンドに少なくとも部分的に基づいて）、ディジット線２１０－ａ－１１を正電圧または接地電圧のどちらかにバイアスをかけることができる。書き込み信号展開部分５２０の終わりに、ドメイン３１０－ａ－１の、ディジット線２１０－ａ－１１の全ておよびプレート線２１５－ａの全ては、効果的にはドメイン３１０－ａ－１１のメモリセル１０５－ｂのそれぞれ全体にわたるバイアスを等化するように、接地電圧でバイアスがかけられてよく、これによって、経時的にメモリセル１０５－ｂによって記憶された論理状態を維持することがサポート可能である。
いくつかの例では、分路３３０－ａ－１２～３３０－ａ－１ｒなど、ドメイン３１０－ａ－１の他のメモリセル１０５－ｂと関連付けられた分路３３０－ａは、書き込み信号展開部分５２０の間選択されてまたはアクティブ化されてよく、これによって、アクセスしていないメモリセル１０５－ｂ全体にわたるバイアスが等化され得る（例えば、ディジット線２１０－ａ－１２とプレート線２１５－ａ－１２との間のバイアスを等化する、ディジット線２１０－ａ－１ｒとプレート線２１５－ａ－１ｒとの間のバイアスを等化するなど）。バイアスのこのような等化は、書き込み信号展開部分５２０の間に書き込まれているメモリセル１０５－ｂ－１１１以外のメモリセル１０５－ｂの（例えば、電荷漏洩による）データの損失を防止または低減することができる。
書き込み動作５００は、ラッチ信号生成部分５１０、および、単一のメモリセル１０５－ｂ－１１１に書き込むための書き込み信号展開部分５２０を含む、ｔＢ１－ｔＢ０の総継続時間を有する単一のメモリセル１０５－ｂ－１１の書き込みと関連付けられてよい。書き込み動作５００が多重化信号展開技法（例えば、同じ信号展開コンポーネント２５０を使用する書き込み動作５００のシーケンス）を用いない例では、センスアンプ２９０－ａを用いる後続の書き込み動作は書き込み信号展開部分５２０の後に行われてよい。よって、同じ信号展開コンポーネント２５０を使用して複数の書き込み動作５００を行うこと（例えば、複数のメモリセル１０５－ｂに書き込むこと）は、継続時間ｔＢ１－ｔＢ０の整数倍（例えば、２つのメモリセル１０５－ｂを読み取るための少なくとも２＊（ｔＢ１－ｔＢ０））を伴ってよい。しかしながら、（例えば、選択コンポーネント２８０－ａを介して）信号展開コンポーネント２５０－ａを多重化することによって、センスアンプ２９０－ａが複数のメモリセル１０５－ｂに書き込むために関わる時間が低減され得る。
図５Ｂは、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする書き込み動作５５０の一例を示している。書き込み動作５５０は、（例えば、４つの信号展開コンポーネント２５０を介して）４つのメモリセル１０５にアクセスする時にラッチ信号およびセルアクセス信号（例えば、セル書き込み信号）を生成することと関連付けられるアクセス動作（例えば、マルチセルアクセス動作）の部分（例えば、時間間隔）を示すことができる。例えば、書き込み動作５５０は、メモリセル１０５－ｂのセットのそれぞれに対する、ラッチ信号生成部分５１０－ａおよび書き込み信号展開部分５２０－ａに分類されてよく、これは図５Ａを参照して説明される対応する部分の例とすることができる。書き込み動作５５０は、図３を参照して説明される回路３００など、多重化信号展開をサポートする回路網を用いてよい。書き込み動作５５０は、メモリデバイスにおけるデータスループットを改善可能である、信号展開動作を入力／出力動作から分ける一例を示す。
実例として、４つの異なるドメイン３１０－ａの４つのメモリセル１０５－ｂに論理状態を書き込むことに関する書き込み動作５５０について説明する。この場合、異なるドメインのそれぞれは、センスアンプ２９０－ａが多重化された対応する信号展開コンポーネント２５０－ａと関連付けられる。ラッチ信号生成部分５１０－ａ－１および書き込み信号展開部分５２０－ａ－１は、例えば、（例えば、信号展開コンポーネント２５０－ａ－１と関連付けられた、ドメイン３１０－ａ－１の）メモリセル１０５－ｂ－１１１の書き込み動作を指す場合がある。ラッチ信号生成部分５１０－ａ－２および書き込み信号展開部分５２０－ａ－２は、例えば、（例えば、信号展開コンポーネント２５０－ａ－２と関連付けられた、示されないドメイン３１０－ａ－２の）メモリセル１０５－ｂ－２１１の書き込み動作を指す場合がある。ラッチ信号生成部分５１０－ａ－３および書き込み信号展開部分５２０－ａ－３は、例えば、（例えば、信号展開コンポーネント２５０－ａ－３と関連付けられた、示されないドメイン３１０－ａ－３の）メモリセル１０５－ｂ－３１１の書き込み動作を指す場合がある。ラッチ信号生成部分５１０－ａ－４および書き込み信号展開部分５２０－ａ－４は、例えば、（例えば、信号展開コンポーネント２５０－ａ－４と関連付けられた、示されないドメイン３１０－ａ－４の）メモリセル１０５－ｂ－４１１の書き込み動作を指す場合がある。信号展開コンポーネント２５０－ａ－１、２５０－ａ－２、２５０－ａ－３、および２５０－ａ－４のそれぞれは、（例えば、論理選択信号ＳＤＣＭに基づいて）選択コンポーネント２８０－ａを介して同じセンスアンプ２９０－ａと選択的に結合されてよい。
ラッチ信号生成部分５１０－ａのそれぞれは、信号展開コンポーネント２５０－ａ－１の各１つと、センスアンプ２９０－ａの各１つとの間の電荷共有と関連付けられてよく、これは重複しない時間間隔で生じ得る。ラッチ信号生成部分５１０－ａはそれぞれ、信号展開コンポーネント２５０－ａをセンスアンプ２９０－ａ（例えば、アンプコンポーネント）と選択的に結合することに少なくとも部分的に基づいて信号展開コンポーネント２５０－ａにおいて信号（例えば、キャッシュ信号、信号状態）を生成する一例であってよい。いくつかの例では、このような信号は、書き込みコマンドまたは書き込み信号に少なくとも部分的に基づいて生成されてよい。いくつかの例では、ラッチ信号、キャッシュ信号、または信号状態を生成することは、第４のレイテンシ（例えば、比較的低いレイテンシまたは短い継続時間）と関連付けられる。
ラッチ信号生成部分５１０－ａ－１は、（例えば、選択コンポーネント２８０－ａを介して）第１の時間間隔の間にかつメモリセル１０５－ｂ－１１１（例えば、第１のメモリセル）にアクセスするように判断することに少なくとも部分的に基づいて、信号展開コンポーネント２５０－ａ－１（例えば、第１の信号展開コンポーネント）をセンスアンプ２９０－ａ（例えば、アンプコンポーネント）と結合する一例であってよい。ラッチ信号生成部分５１０－ａ－２は、（例えば、選択コンポーネント２８０－ａを介して）第１の時間間隔の後の第２の時間間隔の間にかつメモリセル１０５－ｂ－２１１（第２のメモリセル）にアクセスするように判断することに少なくとも部分的に基づいて、信号展開コンポーネント２５０－ａ－２（例えば、第２の信号展開コンポーネント）をセンスアンプ２９０－ａと結合する一例であってよい。
ラッチ信号生成部分５１０－ａ－１～５１０－ａ－４は、（例えば、Ｉ／Ｏ線２９５－ａを介して受信されるように）メモリセル書き込みコマンドまたは信号のシーケンスに少なくとも部分的に基づいてよいシーケンスに従って行われてよい。このようなシーケンスはまた、論理選択信号ＳＤＣＭによって選択あるいは指示された信号展開コンポーネント２５０－ａのシーケンスに対応し得る。いくつかの例では、ラッチ信号生成部分５１０－ａのそれぞれは、ギャップまたは遅延期間（例えば、ラッチ信号生成部分５１０－ａ－１とラッチ信号生成部分５１０－ａ－２との間の期間）によって分けられてよく、この期間は、選択コンポーネント２８０－ａのギャップもしくは遅延、論理選択信号ＳＤＣＭの値を変更することと関連付けられたギャップもしくは遅延、または、信号展開コンポーネント２５０－ａがセンスアンプ２９０－ａと結合されない期間と関連付けられてよい。換言すれば、アクセス動作は、１つの信号展開コンポーネント２５０－ａがセンスアンプ２９０－ａから選択的に切り離される時と、別の信号展開コンポーネント２５０－ａがセンスアンプ２９０－ａと選択的に切り離される時との間のギャップまたは遅延期間を含んでよい。他の例では、このような切り離しおよび結合は同時に生じるように構成されてよい。
いくつの例では、ラッチ信号生成部分５１０－ａは、センスアンプ２９０－ａを「作動させること」を含んでよく、これは１つまたは複数の電圧源をセンスアンプ２９０－ａ（例えば、低電圧源２９３、高電圧源２９４）と選択的に結合することを含んでよい。よって、ラッチ信号生成部分５１０－ａ－１～５１０－ａ－４のシーケンスによると、信号のシーケンスは、書き込みコマンドまたは信号の対応するシーケンスに少なくとも部分的に基づくセンスアンプ２９０－ａまたは信号展開コンポーネント２５０－ａで生成されてよい。
１つまたは複数の信号は、書き込み動作の一部としてまたはこれに関連してセンスアンプ２９０と信号展開コンポーネント２５０との間で転送されてよい。例えば、生成されたラッチ信号はまた、各書き込み動作をサポートするために、信号展開コンポーネント２５０－ａ－１～２５０－ａ－４に再び渡されてあるいはこれと共有されてよい。例えば、生成されたラッチ信号に基づいて（例えば、メモリセル１０５－ｂが論理０または論理１を記憶するかどうかに基づいて）、書き込み信号は、ラッチ信号生成部分５１０－ａの一部として信号展開コンポーネント２５０－ａ－１～２５０－ａ－４の各１つと共に渡されてあるいは共有されてよい。
書き込み信号展開部分５２０－ａは、メモリセル１０５－ｂの各１つ、ディジット線２１０－ａの各１つ、および信号展開コンポーネント２５０－ａの各１つの間の電荷共有と関連付けられてよい。書き込み信号展開部分５２０－ａはそれぞれ、センスアンプ２９０－ａのラッチ信号に少なくとも部分的に基づいて信号展開コンポーネント２５０－ａにおけるセルアクセス信号（例えば、セル書き込み信号）を展開する一例であってよい。ラッチ信号生成部分５１０から対応する書き込み信号展開部分５２０－ａへの移行は、対応する信号展開コンポーネント２５０－ａを（例えば、選択コンポーネント２８０－ａまたは別の分離切り換えコンポーネントを介して）センスアンプ２９０－ａから選択的に分離することを含んでよい。書き込み信号展開部分５２０－ａ－１は、第１の時間間隔の後の第３の時間間隔の間に、信号展開コンポーネント２５０－ａ－１（例えば、第１の信号展開コンポーネント）をメモリセル１０５－ｂ－１１１（例えば、第１のメモリセル）と結合する一例であってよい。いくつかの例では、第２の時間間隔は第３の時間間隔内である、またはこれに少なくとも部分的に重複している。書き込み信号展開部分５２０－ａ－２は、第３の時間間隔に重複する第２の時間間隔の後の第４の時間間隔の間に、信号展開コンポーネント２５０－ａ－２（例えば、第２の信号展開コンポーネント）をメモリセル１０５－ｂ－２１１（例えば、第２のメモリセル）と結合する一例であってよい。
書き込み信号展開部分５２０－ａのいくつかの例では、対応するドメイン３１０－ａの他のメモリセル１０５－ｂと関連付けられた分路３３０－ａは選択されてまたはアクティブ化されてよく、これによって、アクセスしていないメモリセル１０５－ｂ全体にわたるバイアスが等化され得る。例えば、ドメイン３１０－ａ－１について、書き込み信号展開部分５２０－ａ－１の間、ディジット線２１０－ａ－１２とプレート線２１５－ａ－１２との間のバイアスは分路３３０－ａ－１２を介して等化されてよく、ディジット線２１０－ａ－１３とプレート線２１５－ａ－１３との間のバイアスは分路３３０－ａ－１３を介して等化されてよく、その他同様に行われてよい。バイアスのこのような等化は、書き込み信号展開部分５２０－ａの間にアクセスしているメモリセル１０５－ｂ以外のメモリセル１０５－ｂの（例えば、電荷漏洩による）データの損失を防止または低減することができる。
書き込み動作５００と同様に、書き込み動作５５０はまた、ラッチ信号生成部分５１０－ａ－１、および、単一のメモリセル１０５－ｂ－１１１に書き込むための書き込み信号展開部分５２０－ａ－１を含んでよい、ｔＢ１－ｔＢ０の総継続時間を有する（例えば、センスアンプ２９０－ａによる）単一のメモリセル１０５の書き込みと関連付けられてよい。しかしながら、本明細書に開示されるような例による多重化信号展開を用いることによって、同じセンスアンプ２９０－ａによる複数の書き込み動作を行うことは、ｔＢ１－ｔＢ０の継続時間の整数倍を要しない場合がある（例えば、この場合、整数倍は並列に書き込まれているメモリセル１０５－ｂの数量に対応してよい）。むしろ、重複する時間間隔（例えば、信号展開コンポーネント２５０－ａ－２の書き込み信号展開部分５２０－ａ－１の時間間隔と重複する、信号展開コンポーネント２５０－ａ－１の書き込み信号展開部分５２０－ａの時間間隔など）においてセルアクセス信号を生成することによって、複数のメモリセル１０５－ｂはこのような整数倍より短い時間で書き込み可能である。換言すれば、多重化信号展開のための説明した技法によると、センスアンプ２９０－ａは、４＊（ｔＢ１－ｔＢ０）より短い（例えば、単一のメモリセル１０５－ｂを書き込むための継続時間の対応する整数倍より短い）場合がある継続時間の、ｔＢ２－ｔＢ０の継続時間で４つのメモリセル１０５－ｂを書き込むことをサポート可能である。
１つの例では、書き込みの第１のセットの書き込み信号展開部分５２０－ａ－１、５２０－ａ－２、５２０－ａ－３、および５２０－ａ－４の後に、書き込みの第２のセットのラッチ信号生成部分５１０－ａ－５、５１０－ａ－６、５１０－ａ－７、および５１０－ａ－８がそれぞれ行われてよい。書き込みの第１のセットは第１のディジット線インデックス（例えば、論理選択信号ＤＬＭ１、ＤＬＭ２、ＤＬＭ３、およびＤＬＭ４によって指示されるような「１」の値）と関連付けられてよく、書き込みの第２のセットは、第２のディジット線インデックス（例えば、論理選択信号ＤＬＭ１、ＤＬＭ２、ＤＬＭ３、およびＤＬＭ４によって指示されるような「２」の値）と関連付けられてよい。または、より一般的には、書き込みの第１のセットおよび書き込みの第２のセットは、書き込み動作の選択されたディジット線２１０－ａに少なくとも部分的に基づいて異なっていてよい。（例えば、ドメイン３１０－ａ全体にわたる選択コンポーネント３２０－ａが独立して制御可能である場合の、ドメイン３１０－ａ全体にわたる論理選択信号ＤＬＭが独立して制御可能である場合の）いくつかの例では、新たなディジット線２１０－ａは、書き込み信号展開部分５２０－ａが同じ信号展開コンポーネント２５０に対して完了されるとすぐに、（例えば、選択コンポーネント３２０－ａを介して）信号展開コンポーネント２５０に対して選択されてよい。換言すれば、動作５５０の例に示されるように、書き込みの第１のセットの書き込み信号展開部分５２０－ａは、同じセンスアンプ２９０－ａが多重化された信号展開コンポーネント２５０－ａに対する書き込みの第２のセットのラッチ信号生成部分５１０－ａと時間が重複する場合がある（例えば、ラッチ信号生成部分５１０－ａ－５は書き込み信号展開部分５２０－ａ－４に重複する）。よって、ドメイン３１０－ａ－１～３１０－ａ－４が独立して制御可能である動作５５０の例において４つのメモリセル１０５を書き込むための周期性は、書き込み動作と関連付けられた継続時間全体（例えば、ｔＢ１－ｔＢ０）に基づくことができる時間ｔＢ２－ｔＢ０、サブ動作の対応するレイテンシ（例えば、ラッチ信号生成部分５１０－ａおよび書き込み信号展開部分５２０－ａの相対的な継続時間）、および多重化度（例えば、センスアンプ２９０－ａが多重化された信号展開コンポーネント２５０－ａの数量）によって示されてよい。
いくつかの例では、後続の書き込みは、先の書き込み動作と異なるディジット線２１０－ａと結合されるが、同じアクティブ化されたワード線２０５－ａと結合されるメモリセル１０５－ｂ上で行われてよく、これによってレイテンシが低減され得る。例えば、選択されたワード線２０５－ａを維持することによって、ワード線非選択動作および後続のワード線選択動作が排除され得る。このような例は、先の書き込み動作と関連付けられたディジット線２１０－ａ（例えば、先に分路されてなかったディジット線２１０－ａ）を分路すること、およびその後の書き込み動作と関連付けられたディジット線２１０－ａ（例えば、先の書き込み動作の間に分路されたディジット線２１０－ａ）を分路しないことによって成し遂げられてよい。
示されない別の例では、書き込みのセットは（例えば、種々のドメインの論理ワード線ＷＬ１１、ＷＬ２１、ＷＬ３１、およびＷＬ４１が同時にアクティブ化される場合）第１の共通のワード線と関連付けられてよく、書き込みの第２のセットは（例えば、種々のドメインの論理ワード線ＷＬ１２、ＷＬ２２、ＷＬ３２、およびＷＬ４２が同時にアクティブ化される場合）第２の共通のワード線と関連付けられてよい。または、より一般的には、書き込みの第１のセットおよび書き込みの第２のセットは、書き込み動作の選択された共通のワード線２０５－ａに少なくとも部分的に基づいて異なる場合がある。（例えば、ドメイン３１０－ａ全体にわたるワード線２０５－ａが独立して制御可能ではない場合の）いくつかの例では、新たなワード線２０５－ａは、書き込み信号展開部分５２０が（例えば、センスアンプ２９０－ａ、または独立して制御可能ではないドメイン３１０－ａの他のセットと関連付けられた）多重化信号展開コンポーネント２５０－ａの全てに対して完了するとすぐに、選択可能である。換言すれば、いくつかの例では、書き込みの第１のセットの書き込み信号展開部分５２０は、同じセンスアンプ２９０－ａで多重化された信号展開コンポーネント２５０に対する書き込みの第２のセットのラッチ信号生成部分５１０と時間が重複しない場合がある。
例えば、ワード線２０５－ａがドメイン３１０－ａ－１～３１０－ａ－４全体にわたって独立して制御可能ではない時、ラッチ信号生成部分５１０－ａ－５は、書き込み信号展開部分５２０－ａ－４に続いてよい、あるいはこの後でよい。よって、ドメイン３１０－ａが独立して制御可能ではない例において４つのメモリセル１０５に書き込むための周期性は、ラッチ信号生成部分５１０－ａ－１～５１０－ａ－４のそれぞれ、および多重化信号展開コンポーネント２５０－ａ－１～２５０－ａ－４に対する書き込み信号展開部分５２０－ａの１つの組み合わせられた時間に等しいまたはほぼ等しい場合がある。それ故に、いくつかの例では、ドメイン３１０－ａが独立して制御可能ではない場合のこのような周期性は時間ｔＢ２－ｔＢ０によって示される周期性より長い場合がある。
よって、本明細書に開示されるようなさまざまな例によると、説明した信号展開多重化によって提供される利点（例えば、並列に複数のメモリセル１０５－ｂにアクセスする時のレイテンシの低減）は、ラッチ信号生成部分５１０および書き込み信号展開部分５２０のレイテンシ（例えば、継続時間）の相対的な差に対応することができる。説明した信号展開多重化の利点はまた、ドメイン３１０－ａが独立して制御可能であるように構成されるか、または共通のアクセス線または共通の論理信号を介して制御されるかどうかに依存し得る。
単一のセンスアンプ２９０－ａに関する書き込み動作５５０の技法について説明されているが、書き込み動作５５０の技法は、メモリデバイス１００における書き込み動作のさらなるパイプライン化をサポートするために並行して（例えば、並列に、同時またはオフセット開始もしくはトリガで）行われるさまざまな動作を含んで、センスアンプアレイのそれぞれのセンスアンプ２９０に対して繰り返されてよい。例えば、書き込み動作５５０、または書き込み動作５５０と並行して行われる別の書き込み動作は、（例えば、同じセンスアンプアレイの）異なるセンスアンプと関連付けられたラッチ信号生成部分５１０－ｂ－１、５１０－ｂ－２、５１０－ｂ－３、および５１０－ｂ－４（図示せず）を含む入力／出力動作を含んでよい。いくつかの例では、ラッチ信号生成部分５１０－ｂ－１は（例えば、センスアンプアレイにおける同時検知に従って、検知コンポーネントまたはＩ／Ｏコンポーネントのラッチのセットにおける同時ラッチに従って、キャッシュラインとの並列信号交換に従って）ラッチ信号生成部分５１０－ａ－１と同時に開始されてよい、あるいはこれと並行して行われてよいまたはこれからオフセットされてよい。同様に、ラッチ信号生成部分５１０－ｂ－２は、ラッチ信号生成部分５１０－ａ－２と同時に開始されてよい、あるいはこれと並行して行われてよいまたはこれからオフセットされてよく、他同様であってよい。
さらに、書き込み動作５５０、または書き込み動作５５０と並行して行われるまたはオフセットされる別の書き込み動作は、（例えば、同じセンスアンプアレイの）異なるセンスアンプと関連付けられた書き込み信号展開部分５２０－ｂ－１、５２０－ｂ－２、５２０－ｂ－３、および５２０－ｂ－４（図示せず）を含む信号展開動作を含んでよい。いくつかの例では、書き込み信号展開部分５２０－ｂ－１は、（例えば、行、ドメイン、またはサブドメインの複数のメモリセルの同時アクセスに従って、キャッシュラインとの並列信号交換に従って）書き込み信号展開部分５２０－ａ－１と同時に開始されてよい、あるいはこれと並行して行われてよいまたはこれからオフセットされてよい。同様に、書き込み信号展開部分５２０－ｂ－２は、書き込み信号展開部分５２０－ａ－２と同時に開始されてよい、あるいはこれと並行して行われてよいまたはこれからオフセットされてよく、他同様であってよい。２つの異なるセンスアンプ２９０と関連付けられた２つの並列書き込みの文脈で説明したが、説明した技法は、並列書き込みの任意の数量に適用されてよい。例えば、６４ビットの情報転送方式をサポートするために、６４の並列書き込みは、本明細書に開示されるような例に従って６４のセンスアンプ２９０を使用して行われてよい。
図６は、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする信号展開コンポーネント２５０－ｂの一例を示している。信号展開コンポーネント２５０－ｂは、図１～図５を参照して説明される信号展開コンポーネント２５０の一例であってよい。信号展開コンポーネント２５０－ｂはディジット線２１０－ｂおよび信号展開線２５５－ｂとまたはこれらの間で結合されてよい。信号展開コンポーネント２５０－ｂは、コンデンサ６１０（例えば、積分器コンデンサ、記憶素子、キャッシュ要素、キャッシュ記憶素子）、および（例えば、電荷転送センスアンプとして、カスコードとして）アンプ構成で構成されてよいトランジスタ６２０を含んでよい。
コンデンサ６１０は、信号展開コンポーネント２５０－ｂの信号記憶コンポーネントまたは電荷蓄積コンポーネントの一例であってよい。信号展開コンポーネント２５０－ｂの例では、コンデンサ６１０は、信号展開コンポーネント２５０－ｂの線（例えば、信号展開線２５５－ｂ）および電圧源６１５（例えば、接地電圧源、コンデンサ６１０用の基準電圧を有する電圧源）とまたはこれらの間で結合されてよい。コンデンサ６１０を含むように示されているが、本明細書に開示されるような例による信号展開コンポーネント２５０は、さらにまたは代替的には、信号展開コンポーネント２５０における信号記憶コンポーネントまたは電荷蓄積コンポーネントの機能性を与えることができる、特定の状態、ダイオード、または他のコンポーネントを含んであるいは用いてよい。いくつかの例では、信号展開コンポーネント２５０－ｂのセットは、信号展開コンポーネント２５０－ｂのセットを含むデバイスにおいて高速でローカルなメモリ内キャッシュを提供可能であるコンデンサ６１０のセットを含んでよい。
いくつかの例では、信号展開コンポーネント２５０－ｂを含むメモリデバイスは、容量性素子（例えば、ＤＲＡＭ応用における線形コンデンサ、ＦｅＲＡＭ応用における強誘電コンデンサ）を含む論理記憶素子を用いるメモリセル１０５を含んでよい。さまざまな例では、コンデンサ６１０は、論理記憶素子と同じ容量性素子もしくは技術（例えば、コンデンサ６１０はＤＲＡＭ応用における線形コンデンサであってよく、コンデンサ６１０はＦｅＲＡＭ応用における強誘電コンデンサであってよい）、または、論理記憶素子と異なる容量性素子もしくは技術（例えば、コンデンサ６１０は、ＦｅＲＡＭ応用、ＰＣＭ応用、またはカルコゲニドメモリ応用における線形コンデンサであってよい）を含んでよい。
トランジスタ６２０は信号展開コンポーネント２５０－ｂのアンプまたは電圧調整器の一例であってよく、かつ、信号展開線２５５－ｂの電圧およびディジット線２１０－ｂの電圧の１つまたは両方に少なくとも部分的に基づいて、信号展開線２５５－ｂ（例えば、第１のアクセス線）とディジット線２１０－ｂ（例えば、第２のアクセス線）との間で電荷を転送するように構成されてよい。例えば、トランジスタ６２０のゲートノードは電圧源６２５と結合されてよく、電荷は電圧源６２５（例えば、Ｖ２）とディジット線２１０－ｂの電圧との間の関係に少なくとも部分的に基づいてトランジスタ全体にわたって転送させてよい。さまざまな例では、トランジスタ６２０は、１つまたは複数のディジット線２１０（例えば、多重化ディジット線２１０）と関連付けられてよく、かつ（例えば、多重化ディジット線２１０のセットのそれぞれに対してトランジスタ６２０を含むメモリデバイスの例において）信号展開コンポーネント２５０－ｂの例示の境界の外側に位置してよい。
トランジスタ６２０は、ディジット線２１０－ｂと信号展開線２５５－ｂとの間の信号の変換をもたらすことができる。例えば、トランジスタ６２０は、ディジット線２１０－ｂの電圧の低下時に（例えば、メモリセル１０５の選択時に、選択コンポーネント３２０を介したディジット線２１０の選択時に）電圧源６２５によって供給されるまたは有効にされるように、信号展開線２５５－ｂから（例えば、コンデンサ６１０から）ディジット線２１０－ｂへの電荷（例えば、電流）の流れを可能にすることができる。ディジット線２１０－ｂへの比較的小さい電荷の流れは、信号展開線２５５－ｂの比較的小さい電圧の変化と関連付け可能であるのに対し、ディジット線２１０－ｂへの比較的大きい電荷の流れは、信号展開線２５５－ａの比較的大きい電圧の変化と関連付け可能である。（例えば、コンデンサ６１０を含む）信号展開線２５５－ｂの正味容量によると、例えば、信号展開線２５５－ｂは、メモリセル１０５を選択後のトランジスタ６２０全体にわたる電荷の流れに応じて比較的小さい電圧の変化または比較的大きい電圧の変化が生じ得る。いくつかの例では、トランジスタ６２０または信号展開コンポーネント２５０－ｂは、切り換えコンポーネントまたは選択コンポーネント（例えば、選択コンポーネント３２０）によってディジット線２１０－ｂから分離されてよい。トランジスタ６２０は、ディジット線２１０－ｂの電圧に応答してトランジスタ６２０が電荷の流れをどのように加減するかに関する「電圧調整器」または「バイアスコンポーネント」と称されてもよい。
いくつかの例では、信号展開コンポーネント２５０－ｂは比較的高い電圧（例えば、電圧源６３５）との（例えば、信号展開線２５５－ｂの）選択的結合をサポートするように構成される回路網を含んでよい。例えば、信号展開コンポーネント２５０－ｂは、論理信号ＳＷ１に基づいて動作可能である切り換えコンポーネント６３０を含むことができる。いくつかの例では、電圧源６４５は、（例えば、セルアクセス信号を展開するために）コンデンサ６１０を充電することをサポートすることができる比較的高い電圧レールまたは供給と結合されてよい。
いくつかの例では、信号展開コンポーネント２５０－ｂは、基準電圧（例えば、電圧源６４５）との（例えば、ディジット線２１０－ｂの）選択的結合をサポートするように構成される回路網を含んでよい。例えば、信号展開コンポーネント２５０－ｂは、論理信号ＳＷ２に基づいて動作可能である切り換えコンポーネント６４０を含むことができる。いくつかの例では、電圧源６４５は、接地または仮想接地レールもしくは供給と結合されてよい。いくつかの例では、電圧源６４５は、電圧源６１５と同じレールまたは供給と結合されてよい（例えば、Ｖ１はＶ４に等しくてよい）。
いくつかの例では、信号展開コンポーネント２５０－ｂは、別のコンポーネント（例えば、選択コンポーネント２８０、センスアンプ２９０）との（例えば、信号展開線２５５－ｂの、信号展開コンポーネント２５０－ｂの）選択的結合をサポートするように構成される回路網を含んでよい。例えば、信号展開コンポーネント２５０－ｂは、分離切り換えコンポーネントと称されてよい切り換えコンポーネント６５０を含んでよく、かつ論理信号ＩＳＯに基づいて動作可能であってよい。さらにまたは代替的には、分離切り換えコンポーネントは、本明細書に開示されるような例によるセンスアンプ２９０に含まれてよい。
図７は、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートするセンスアンプ２９０－ｂの一例を示している。センスアンプ２９０－ｂは図１～図５を参照して説明されるセンスアンプ２９０の一例であってよい。センスアンプ２９０－ｂは、信号線２８５－ｂおよび基準線２７５－ｂとまたはこれらの間で結合されてよい。センスアンプ２９０－ｂはまた、Ｉ／Ｏ線２９５－ｂおよび２９５－ｃと関連付けられて（例えば、結合されて）よい。いくつかの例では、センスアンプ２９０－ｂはメモリデバイスのアンプコンポーネントと称されてよい。
センスアンプ２９０－ｂは対向したアンプ７１０－ａおよび７２０－ｂの対を含んでよい。アンプ７１０として示されるが、センスアンプ２９０－ｂは、代替的にはまたは同等に、交差結合されたトランジスタの対（例えば、交差結合されたｐ型トランジスタの対および交差結合されたｎ型トランジスタの対）を含んでよい。
いくつかの例では、センスアンプ２９０－ｂはセンスアンプ低電圧源および高電圧源（例えば、電圧源２９３－ｂおよび２９４－ｂ）との（例えば、アンプ７１０－ａおよび７１０－ｂ）選択的結合をサポートするように構成される回路網を含んでよい。例えば、センスアンプ２９０－ｂは、論理信号ＳＷ３およびＳＷ４に基づいてそれぞれ動作可能であってよい切り換えコンポーネント７３０－ａおよび７３０－ｂを含んでよい。いくつかの例では、論理信号ＳＷ３およびＳＷ４をアクティブ化することまたは選択することは、センスアンプ２９０－ｂをアクティブ化することまたはラッチすることと称されてよい。
いくつの例では、センスアンプ２９０－ｂは、別のコンポーネント（例えば、信号展開コンポーネント２５０、選択コンポーネント２８０、基準コンポーネント２７０）との選択的結合またはこれからの選択的切り離しをサポートするように構成される回路網を含んでよい。例えば、センスアンプ２９０－ｂは、分離切り換えコンポーネントと称されてよい切り換えコンポーネント７２０－ａおよび７２０－ｂを含んでよく、かつ論理信号ＩＳＯ１およびＩＳＯ２に基づいて動作可能であってよい。さらにまたは代替的には、分離切り換えコンポーネントは、本明細書に開示されるような例による信号展開コンポーネント２５０および選択コンポーネント２８０に含まれてよい。
（例えば、読み取り動作の裏付けとしての）いくつかの例では、センスアンプ２９０－ａは、セル読み取り信号に少なくとも部分的に基づいて出力信号を生成することができる。例えば、信号展開コンポーネント２５０（例えば、信号展開コンポーネント２５０のセットの選択されたもの）は、信号線２８５－ｂを介して、セルアクセス信号を渡す、あるいは、セルアクセス信号に少なくとも部分的に基づくセンスアンプ２９０－ａと電荷を共有することができる。基準コンポーネント２７０は、基準信号を渡す、あるいは、基準線２７５－ｂを介して、基準信号を渡す、あるいは、センスアンプ２９０－ａと電荷を共有することができる。信号線２８５－ｂが基準線２７５－ｂより高い電圧を有する時、出力信号は、比較的高くなった電圧（例えば、ＶＨ）を有するＩ／Ｏ線２９５－ｂおよび比較的低くなった電圧（例えば、ＶＬ）を有するＩ／Ｏ線２９５－ｃで生成されてよい。基準線２７５－ｂが信号線２８５－ｂより電圧が高い時、出力信号は、比較的高くなった電圧（例えば、ＶＨ）を有するＩ／Ｏ線２９５－ｃおよび比較的低くなった電圧（例えば、ＶＬ）を有するＩ／Ｏ線２９５－ｂで生成されてよい。いくつかの例では、切り換えコンポーネント７２０－ａおよび７２０－ｂは、セル読み取り信号またはセル参照信号を受信するために閉鎖された後、センスアンプ２９０－ｂをアクティブ化する（例えば、「ラッチする」）時に開放されてよい。
いくつかの例では、生成された検知またはラッチ信号、あるいは生成された出力信号は、（例えば、切り換えコンポーネント７２０－ａを閉鎖した後に）信号線２８５－ｂを介して選択された信号展開コンポーネント２５０に渡された書き込み信号または上書き信号と共有されてあるいは関連付けられてよい。いくつかの例では、書き込みコマンドまたは書き込み信号は、（例えば、Ｉ／Ｏ線２９５－ｂおよび２９５－ｃを介して入力／出力コンポーネント１６０から）センスアンプ２９０－ｂにおいて受信されてよく、受信された書き込みコマンドまたは書き込み信号は、ラッチされ、（例えば、信号線２８５－ｂを介して）共有され、あるいは選択された信号展開コンポーネント２５０によって生成されたセル書き込み信号と関連付けられてよい。いくつかの例では、センスアンプ２９０－ｂと関連付けられた書き込みコマンドまたは書き込み信号は、信号展開コンポーネント２５０を（例えば、バイパス線２６０を介して）バイパスしてよい。
図８は、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートするシステム８００のブロック図である。システム８００は、メモリアレイ８０５、選択コンポーネント８１５、信号展開コンポーネントアレイ８２５、選択コンポーネント８３５、およびセンスアンプアレイ８４５を含んでよい。いくつかの例では、これらのおよび他のコンポーネントはシステム８００のデータ経路８６０に含まれてよい。
メモリアレイ８０５は、図１～図３を参照して説明されるものなどのアクセス線（例えば、ワード線２０５、ディジット線２１０、プレート線２１５）と関連付けられてよいメモリセル１０５のセットを含むことができる。いくつかの例では、メモリアレイはＡの行（例えば、Ａはワード線２０５に独立してアクセス可能である）およびＢの列（例えば、Ｂはディジット線２１０に独立してアクセス可能である）と関連付けられてよい。１つの例では、メモリアレイ８０５は１，０２４のワード線２０５および１，０２４のディジット線２１０に従って配置される１，０４８，５７６のメモリセル１０５と関連付けられてよい。メモリセル１０５のそれぞれは、代替的にはメモリ状態と称されてよい、対応する論理状態を記憶するように構成されてよい。
いくつかの例では、メモリアレイ８０５は、図３を参照して説明されるドメイン３１０と同様であってよいドメインのセットに配置されてよい。１つの例では、メモリアレイ８０５は４つのドメインの間で分割されてよく、４つのドメインのそれぞれは、プレート制御を有する４つの独立したゾーンを有してよい（例えば、メモリアレイ８０５のそれぞれのドメインは、バイアスがかけられたプレート線２１５を共通してまたは個々に有するサブドメインの一例であってよい４つのゾーンを有してよい）。このような例では、メモリアレイ８０５は、６４ビットのデータを選択することと関連付けられてよい１６の制御ゾーンに従って配置されてよい。
信号展開コンポーネントアレイ８２５は、図２～図７を参照して説明される信号展開コンポーネント２５０の態様を含んでよい、信号展開コンポーネント２５０のセットを含むことができる。信号展開コンポーネントアレイ８２５またはこのコンポーネント（例えば、信号展開コンポーネントアレイ８２５のキャッシュ要素）は、本明細書に開示されるような例による信号展開キャッシュの一例であってよい。いくつかの例において、信号展開コンポーネントアレイ８２５の信号展開コンポーネント２５０またはそのキャッシュ要素は、Ｃ個の行およびＤ個の列を有するグリッドで配置されていてもよい。いくつかの例においては、Ｄ個の列それぞれがキャッシュブロックと関連付けられていてもよく、Ｃ個の行それぞれが各キャッシュブロックにおける位置と関連付けられていてもよい。１つの例では、信号展開コンポーネントアレイ８２５は、それぞれが６４の位置を有する８のキャッシュブロックと関連付けられてよい。キャッシュブロックのそれぞれの位置のそれぞれは、単一の信号展開コンポーネント２５０、または信号展開コンポーネント２５０のキャッシュ要素に対応することができる。
選択コンポーネント８１５は、メモリアレイ８０５のメモリセル１０５を信号展開コンポーネントアレイ８２５の信号展開コンポーネント２５０とマッピングすることをサポートするさまざまなコンポーネントを含んでよい。例えば、選択コンポーネント８１５は、本明細書に説明される多重化信号展開のさまざまな例をサポートするために、メモリアレイ８０５の個々のディジット線２１０と信号展開コンポーネントアレイ８２５の信号展開コンポーネント２５０との選択的結合および切り離しを提供してよい。
選択コンポーネント８１５は、Ｎの信号経路を有するバス８１０を介してメモリアレイ８０５と結合されてよく、選択コンポーネント８１５は、Ｍの信号経路を有するバス８２０を介して信号展開コンポーネントアレイ８２５と結合されてよい。いくつかの例では、選択コンポーネント８１５は、メモリアレイ８０５のディジット線２１０のそれぞれと結合されてよい（例えば、この場合Ｎ＝Ｂ）。いくつかの例において、バス８２０は、バス８１０よりも信号経路が少なくてもよく、ここでＭは、信号展開コンポーネントアレイのキャッシュブロックの数量と関連付けられている。例えば、バス８１０は、Ｎ＝１，０２４個の信号経路を有していてもよく、バス８２０は、Ｍ＝８個の信号経路を有していてもよいし、Ｍ＝４個の信号経路を有していてもよいし、その他の数量の信号経路を有していてもよい。
さまざまな例では、メモリアレイ８０５のそれぞれのディジット線２１０は、信号展開コンポーネントアレイ８２５の信号展開コンポーネント２５０の特定のもの、信号展開コンポーネントアレイ８２５の信号展開コンポーネント２５０の特定のセットとの選択的結合のために構成されてよく、または信号展開コンポーネントアレイの信号展開コンポーネント２５０のいずれか１つとの選択的結合のために構成されてよい。さらにまたは代替的には、信号展開コンポーネントアレイ８２５の信号展開コンポーネント２５０は、メモリアレイ８０５のディジット線２１０の特定のもの、メモリアレイのディジット線２１０の特定のセットとの選択的結合のために構成されてよく、またはメモリアレイ８０５のディジット線２１０のいずれか１つとの選択的結合のために構成されてよい。換言すれば、説明される技法による、ディジット線２１０と信号展開コンポーネント２５０との間のマッピングは、１対多のマッピング、多対１のマッピング、または多対多のマッピングを含んでよい。
センスアンプアレイ８４５は、図２～図７を参照して説明されるセンスアンプ２９０の態様を含んでよいセンスアンプ２９０のセットを含むことができる。いくつかの例では、センスアンプアレイ８４５のセンスアンプは、ストリップまたは他のグループ化された配置で配置されてよい。選択コンポーネント８３５は、信号展開コンポーネント２５０とセンスアンプ２９０との間のさまざまなマッピングをサポートするために、（例えば、バス８３０を介した）信号展開コンポーネントアレイ８２５と（例えば、バス８４０を介した）センスアンプアレイ８４５との間で結合されてよい。さまざまな例では、（センスアンプアレイ８４５の）センスアンプ２９０は、（例えば、信号展開コンポーネントアレイ８２５の）キャッシュブロックの間で一体化されてよい、または信号展開コンポーネントキャッシュ領域の外部に（例えば、信号展開コンポーネントアレイ８２５の外部に）あってよい。いくつかの例では、センスアンプアレイ８４５はバス８５０と結合されてもよく、データ経路８６０の例示の境界内またはこれの外側にあるとみなされてよい、（示されない）Ｉ／Ｏコンポーネントとの情報の通信をサポートすることができる。
いくつかの例では、信号展開コンポーネントアレイ８２５は、それぞれが独立してアクセス可能であってもよい、（例えば、センスアンプアレイ８４５の）センスアンプ２９０のストリップまたは他のグループと結合されてよい。例えば、センスアンプ２９０のストリップのそれぞれは、信号展開コンポーネントアレイ８２５の信号展開コンポーネント２５０の特定のもの、信号展開コンポーネントアレイ８２５の信号展開コンポーネント２５０の特定のセットとの選択的結合のために構成されてよく、または信号展開コンポーネントアレイの信号展開コンポーネント２５０のいずれか１つとの選択的結合のために構成されてよい。さらにまたは代替的には、信号展開コンポーネントアレイ８２５の信号展開コンポーネント２５０は、センスアンプのストリップのセンスアンプ２９０の特定のもの、センスアンプのストリップのセンスアンプの特定のセットとの選択的結合のために構成されてよく、または、センスアンプのストリップのセンスアンプ２９０のいずれか１つとの選択的結合のために構成されてよい。換言すれば、説明される技法による、信号展開コンポーネントアレイ８２５の信号展開コンポーネント２５０とセンスアンプアレイ８４５のセンスアンプ２９０との間の（例えば、選択コンポーネント８３５を介した）マッピングは、１対多のマッピング、多対１のマッピング、または多対多のマッピングを含んでよい。
メモリアレイ８０５が１，０２４のディジット線２１０と関連付けられる実例では、１，０２４のディジット線２１０のそれぞれは、（例えば、選択コンポーネント８１５の）マルチプレクサと結合されてよく、この場合、該ディジット線２１０は６４×４＝２５６のディジット線に低減され得る。これによって（例えば、メモリセル１０５と信号展開コンポーネント２５０との間の同時転送に関与する）時間が重複する６４のディジット線の４セットの信号転送がサポート可能である。いくつかの例では、これらの４セットのそれぞれは、それぞれのキャッシュブロックが８線×６４ビットを含むことができる、（例えば、信号展開コンポーネントアレイ８２５の）８のキャッシュブロックのいずれかにルーティング可能である。換言すれば、このような信号展開コンポーネントアレイ８２５と関連付けられた全キャッシュサイズは６４×６４ビットであってよい。アレイルーティングのこの例によると、メモリアレイからの任意の６４ビットのサブ行は、６４ビットの信号展開コンポーネントキャッシュラインのいずれかにルーティングされてよい。
別の実例では、システム８００は、それぞれが、１，０２４の一意にアドレス指定された行および１，０２４の列で配置された１，０４８，５７６のメモリセル１０５を有する（例えば、メモリアレイ８０５の）いくつかのドメインを含んでよい。システム８００のドメインのそれぞれは、（例えば、選択コンポーネント８１５を介して）（例えば、信号展開コンポーネントアレイ８２５の）６４の信号展開コンポーネントによってマッピングされてよい。換言すれば、６４の信号展開コンポーネントは、それぞれのドメイン内の１，０２４のディジット線２１０にマッピングされてよい。いくつかの例では、特定の信号展開コンポーネント２５０は、それぞれのドメイン内の１６のディジット線２１０にマッピングされてよい（例えば、６４の信号展開コンポーネント２５０で除算される１，０２４のディジット線２１０）。いくつかの例では、（例えば、１６のディジット線２１０のグループがそれぞれのドメイン内の対応する信号展開コンポーネント２５０にマッピングされる場合の）このようなマッピングが固定されてよく、これによって、いくつかの例では、多重化または選択回路の複雑さが低減可能である。さまざまな他の例では、信号展開コンポーネント２５０は、複数のドメイン、（例えば、ドメインの）ディジット線２１０の複数のセット、または他の構成にマッピングされてよい。さらにまたは代替的には、ディジット線２１０のドメインまたはセットは、複数の信号展開コンポーネント２５０にマッピングされてよい。換言すれば、メモリデバイスは、本明細書に説明される多重化信号展開の例をサポートするために信号展開コンポーネント２５０のさまざまな構成を含んでよい。
この実例では、（例えば、１つのドメイン３１０に及ぶ）１０２４のメモリセル１０５の行は、それぞれのドメインにおける単一のワード線２０５によって選択されてよい。１ドメイン当たりの６４の信号展開コンポーネント２５０によって、１，０２４のメモリセル１０５のセットの６４は、（例えば、対応するディジット線２１０を、選択コンポーネント８１５を介して６４の信号展開コンポーネント２５０－ａのそれぞれと選択的に結合することによって）それぞれのドメインにおいて一度にアクセス可能である。このようなアクセスの間、他のディジット線２１０は、同じドメインをインターフェース接続する信号展開コンポーネント２５０から選択的に分離されてよい。さらに、他のディジット線２１０は本明細書に説明されるように分路またはマスクされてよい。
システム８００は、メモリアレイ８０５を信号展開コンポーネントアレイ８２５と選択的に結合するように動作可能な選択コンポーネント８１５および信号展開コンポーネントアレイ８２５をセンスアンプアレイ８４５と選択的に結合するように動作可能な選択コンポーネント８３５と共に示しているが、メモリアクセスのための上記技術をサポートする他の構成も可能である。例えば、場合により、メモリアレイ８０５は、信号展開コンポーネントアレイ８２５またはその構成要素をバイパスするようにセンスアンプアレイ８４５と選択的に結合されていてもよい。いくつかの例において、メモリアレイ８０５とセンスアンプアレイ８４５との間の結合は、図２を参照して説明したバイパス線２６０等の１つまたは複数のバイパス線によりサポートされていてもよい。いくつかの例において、システム８００は、メモリアレイ８０５をセンスアンプアレイ８４５と選択的に結合する（例えば、信号展開コンポーネントアレイ８２５またはその構成要素をバイパスする）ように動作可能な別の選択コンポーネントを具備していてもよく、これは、いくつかある特徴または機能の中でもとりわけ、図２を参照して説明した切り換えコンポーネント２６５の機能を含んでいてもよいし、あるいはサポートしていてもよい。
より一般的に、システム８００は、当該システム８００の構成要素の選択的な結合によって、本明細書に開示されるような例に係るさまざまなアクセス技術をサポートするように動作し得るさまざまな選択コンポーネントまたは他の回路を具備していてもよい。例えば、システム８００は、メモリアレイ８０５またはその構成要素（例えば、メモリアレイ８０５の複数のアクセス線）を信号展開コンポーネントアレイ８２５またはその構成要素（例えば、信号展開キャッシュのキャッシュ要素）と選択的に結合するように動作し得るさまざまな選択コンポーネントまたは他の回路を具備していてもよい。この追加または代替として、システム８００は、信号展開コンポーネントアレイ８２５をセンスアンプアレイ８４５またはその構成要素（例えば、センスアンプアレイの複数のセンスアンプ）と選択的に結合するように動作し得るさまざまな選択コンポーネントまたは他の回路を具備していてもよい。この追加または代替として、システム８００は、メモリアレイの複数のアクセス線をセンスアンプアレイの複数のセンスアンプと選択的に結合するように動作し得るさまざまな選択コンポーネントまたは他の回路、あるいはその任意の組み合わせを具備していてもよい。
いくつかの例では、システム８００の１つまたは複数のコンポーネントの動作は、メモリコントローラ８７０などのメモリコントローラによって制御可能である。メモリコントローラ８７０は、図１を参照して説明されるようなメモリコントローラ１７０の動作を行うことの一例であってよい、あるいはこれと関連付けられてよい。メモリコントローラ８７０は、システム８００のさまざまなコンポーネントまたは動作を制御するように構成されるコントローラまたは他の回路網を例証するものであってよい。例えば、システム８００は、システム８００における情報転送の経路に沿った他のコンポーネント（例えば、行コンポーネント１２５、列コンポーネント１３５、プレートコンポーネント１４５、およびＩ／Ｏコンポーネント１６０など）の中で、メモリアレイ８０５、選択コンポーネント８１５、信号展開コンポーネントアレイ８２５、選択コンポーネント８３５、およびセンスアンプアレイ８４５を含むことができる、データ経路８６０のさまざまなコンポーネントまたは回路網を含んでよい。さまざまな例では、メモリコントローラ８７０は、関連付けられたコンポーネントまたは動作を制御するためにデータ経路８６０のコンポーネントの任意の１つまたは複数と通信してよい。一例として、メモリコントローラ８７０は任意選択として、信号展開コンポーネントアレイ８２５と関連付けられたキャッシュコントローラであってもよい。
メモリコントローラ８７０は、（例えば、ホストデバイスから受信された１つまたは複数のコマンドによって）システム８００のメモリ動作の他の例の中で、１つまたは複数の書き込み動作、読み取り動作、削除動作、またはバイパス動作を行うように構成されてよい。このような動作のさまざまな例では、メモリコントローラ８７０は、メモリアレイ８０５の１つもしくは複数の部分、信号展開コンポーネントアレイ８２５の１つもしくは複数の部分（例えば、信号展開コンポーネントアレイ８２５のキャッシュブロック）、または、１つまたは複数のメモリ動作によるセンスアンプアレイ８４５の１つもしくは複数の部分の間でデータを転送するように構成されてよい。
いくつかの例では、メモリコントローラ８７０は、（例えば、要求されたデータが信号展開コンポーネントアレイ８２５に記憶される時）データを信号展開コンポーネントアレイ８２５からセンスアンプアレイ８４５に転送することを含んでよい、読み取り動作を行うように構成されてよい。いくつかの例では、メモリコントローラ８７０は、（例えば、要求されたデータが信号展開コンポーネントアレイ８２５で見出されない時）データをメモリアレイ８０５から信号展開コンポーネントアレイ８２５に転送するように構成されてよい。さらにまたは代替的には、メモリコントローラ８７０は削除動作を行うように構成されてよい。削除動作は、他のデータ（例えば、読み取り動作と関連付けられたデータ）をメモリアレイ８０５から信号展開コンポーネントアレイ８２５に転送する前に、信号展開コンポーネントアレイ８２５に記憶されたデータをメモリアレイ８０５に転送することを含んでよい。いくつかの例では、メモリコントローラ８７０は、データを直接メモリアレイ８０５からセンスアンプアレイ８４５に転送することを含んでよい、キャッシュバイパス動作を行うように構成されてよく、これによって、一例として、読み取り動作をストリーミングすること（例えば、複数の読み取り動作を並列に行うこと）を容易にすることができる。
いくつかの例では、メモリコントローラ８７０は、（例えば、読み取り動作を行った後に）データをセンスアンプアレイ８４５から信号展開コンポーネントアレイ８２５に転送することを含んでよい、ライトバック動作を行うように構成されてよい。さらにまたは代替的には、メモリコントローラ８７０はライトスルー動作を行うように構成されてよい。ライトスルー動作は、書き込みコマンドに従ってデータが信号展開コンポーネントアレイ８２５に記憶されると判断することに基づいて、データを直接センスアンプアレイ８４５からメモリアレイ８０５に転送することを含んでよい。いくつかの例では、メモリコントローラ８７０はバイパス動作を行うように構成されてよい。例えば、バイパス動作は、書き込みコマンドに従ってデータが信号展開キャッシュに記憶されないと判断することに基づいて、データを直接センスアンプアレイ８４５からメモリアレイ８０５に転送することを含んでよい。バイパス動作のこのような例によって、書き込み動作をストリーミングすること（例えば、複数の書き込み動作を並列に行うこと）を容易に行うことができる。場合によっては、本明細書に説明される書き込み動作の１つまたは複数は、削除動作を含んでよい。例えば、メモリコントローラ８７０は、書き込みコマンド（例えば、ライトバックコマンド）に対応するデータが信号展開コンポーネントアレイ８２５に現時点で記憶されていないと判断することに基づいて、信号展開コンポーネントアレイ８２５に記憶されたデータをメモリアレイ８０５に転送してよい。
場合により、システム８００は、１つまたは複数のポリシー（例えば、ページポリシー）に従って、このようなメモリ動作を実行するようにしてもよい。例えば、メモリコントローラ８７０は、キャッシュコントローラの一例を含んでいてもよいし、キャッシュコントローラの一例であってもよく、いくつかあるコンポーネントの中でもとりわけ、信号展開コンポーネントアレイ８２５の動作を管理するとともに、場合によっては、メモリアレイ８０５、選択コンポーネント８１０、選択コンポーネント８３５、またはセンスアンプアレイ８４５のうちの１つまたは複数の動作を管理するように構成されていてもよい。信号展開コンポーネントアレイ８２５は、信号展開キャッシュであってもよいし、信号展開キャッシュを含んでいてもよい。例えば、信号展開コンポーネントアレイ８２５は、データ（例えば、いくつかある情報の例の中でもとりわけ、キャッシュブロック、タグ付けおよび／またはマッピング情報）を格納するように構成された１つまたは複数のキャッシュ線（例えば、行）として配置されたキャッシュ要素を含んでいてもよい。信号展開コンポーネントアレイ８２５は、本明細書に記載されるようないくつかある利点の中でもとりわけ、レイテンシの低減、比較的高速なメモリ動作（例えば、アクセス動作）を実現するため、１つまたは複数のメモリ動作の一部としてメモリアレイ８０５から読み出されたデータを格納するようにしてもよい。本明細書に記載の例によれば、メモリコントローラ８７０は、１つまたは複数のポリシー（例えば、ページポリシー）に基づいて、システム８００のさまざまなコンポーネント間でデータを転送するようにしてもよい。
いくつかの例において、メモリコントローラ８７０は、閉ページポリシーに従って、１つまたは複数のメモリ動作を実行するようにしてもよい。例えば、メモリコントローラ８７０は、メモリシステム８００のデータ（例えば、信号展開コンポーネントアレイ８２５、メモリアレイ８０５、センスアンプアレイ８４５、またはこのような他のメモリに格納されたデータ）に対するアクセスコマンド（例えば、いくつかあるコマンドの例の中でもとりわけ、読み取りコマンド、リフレッシュコマンド、読み取り－修正－書き込みコマンド、書き込みコマンド）を受信するようにしてもよい。メモリコントローラ８７０は、アクセスコマンドに基づいて（例えば、応答して）データをメモリアレイ８０５から信号展開コンポーネントアレイ８２５に転送するようにしてもよく、また、閉ページポリシーに従って、ライトバック動作（例えば、破壊されている可能性があるメモリアレイ８０５のメモリセルからデータを取得する際に用いられる読み取り動作）により比較的高速（迅速）にデータをメモリアレイに復元するようにしてもよく、これによって、いくつかある利益の中でもとりわけ、（例えば、データの要求頻度が比較的低いことをデータのアクセスパターンが示す場合の）処理オーバヘッドの低減または他の動作および他のデータの格納に対する信号展開コンポーネントアレイ８２５中のキャッシュ要素の可用性の向上が可能となり得る。
場合により、メモリコントローラ８７０は、読み取りコマンドに基づいて、データをメモリアレイ８０５から信号展開コンポーネントアレイ８２５に転送するようにしてもよく、メモリデバイスは、センスアンプアレイ８４５を用いて信号展開コンポーネントアレイ８２５からのデータを検知する（例えば、選択コンポーネント８３５を介して信号展開コンポーネントアレイ８２５をセンスアンプアレイ８４５に結合する）ようにしてもよいし、（例えば、データが信号展開コンポーネントアレイ８２５に転送されている間に）センスアンプアレイ８４５を用いてメモリアレイ８０５の第１のアドレスから直接データを検知するようにしてもよい。場合によっては、センスアンプアレイ８４５によりバス８５０を介して、（例えば、システム８００を含む）メモリデバイスの別の内部コンポーネントまたはメモリデバイスの外部のデバイスまたはコンポーネントにデータが出力されるようになっていてもよい（例えば、データがラッチされ、読み取りデータを要求する上流のプロセッサに転送されるようになっていてもよい）。閉ページポリシーに従って、メモリコントローラ８７０は、センスアンプアレイ８４５による検知または（例えば、バス８５０または外部チャネルを介した）データの出力の後、データを（例えば、ライトバック動作の一部として信号展開コンポーネントアレイ８２５から、または、ライトスルー動作の一部としてセンスアンプアレイ８４５から）メモリアレイ８０５に書き戻すようにしてもよく、これにより、例えば後続または同時のアクセス動作のサポートとして、メモリアレイ８０５の追加データの格納に信号展開コンポーネントアレイ８２５（例えば、データが格納されたアドレスを伴う内部のキャッシュ要素）を利用できるようにしてもよい。
データをメモリアレイ８０５から信号展開コンポーネントアレイ８２５に転送することは、メモリアレイ８０５のアクセス線（例えば、ディジット線）を信号展開コンポーネントアレイ８２５のアクセス線（例えば、列線）と結合することを含んでいてもよく、これにより、メモリアレイ８０５のアクセス線と結合されたメモリセルにより格納された論理状態に対応する信号状態（キャッシュ信号）が生成され、信号展開コンポーネントアレイ８２５のアクセス線と結合されたキャッシュ要素に格納されるようになっていてもよい。場合により、閉ページポリシーに従って信号展開コンポーネントアレイ８２５を動作させる場合は、データがメモリアレイ８０５に書き戻されるまで、メモリアレイ８０５のアクセス線が信号展開キャッシュ８２５のアクセス線と結合されたままであってもよい。この追加または代替として、場合により、閉ページポリシーに従って信号展開コンポーネントアレイ８２５を動作させる場合は、メモリアレイ８０５から信号展開コンポーネント８２５へのデータの転送をサポートするため、メモリアレイのアクセス線（例えば、ワード線）がアクティブ化されるようになっていてもよく、また、書き戻される後まで、アクティブ化されたままであってもよい。場合によっては、信号展開キャッシュ８２５からメモリアレイ８０５への信号の駆動または増強により書き戻しをサポートするため、（例えば、切り換えコンポーネント２６５を用いた）センスアンプアレイ８４５の１つまたは複数ドライバまたはセンスアンプが用いられるようになっていてもよい。
閉ページポリシーを使用可能な一例として、１つまたは複数読み取りコマンドは、要求頻度が比較的低いデータあるいは（例えば、何らかの閾値時間よりも長い）比較的長い時間にわたって再び要求される可能性が低いデータに対するものであってもよい。例えば、要求側デバイス（例えば、ホストデバイス）により実行されているストリーミングアプリケーションに関連して、データが読み取られるようになっていてもよい。このような例に対する閉ページポリシーの実装によって、キャッシュがクリアされ、空間（例えば、要求頻度が比較的高いデータに対する空間）の利用がより効率的となって、いくつかある利点の中でもとりわけ、キャッシュヒット率が全体的に向上し得る。場合により、メモリコントローラ８７０は、データに対する過去の（例えば、観測）アクセスパターン、データと関連付けられたアプリケーションもしくはプロセス（例えば、ストリーミングアプリケーション）の識別、または要求側デバイスからの指示に基づいて、（例えば、開ページポリシーとは対照的に）閉ページポリシーをデータに適用するかを判定するようにしてもよい。
閉ページポリシーを使用可能な別の例として、メモリデバイスは、メモリアレイ８０５に格納されたデータに対する単一のコマンドまたは一連のコマンドとして、１つまたは複数の読み取り－修正－書き込みコマンドを受信するようにしてもよい。修正－書き込みコマンドに応答して、メモリアレイから信号展開コンポーネントアレイ８２５にデータが読み出されるようになっていてもよい。データは、（例えば、読み取りデータの１つまたは複数の値を変更する）修正動作の一部として修正されるようになっていてもよく、修正データは、閉ページポリシーに従って、メモリアレイ８０５に書き戻されるようになっていてもよい。いくつかの例においては、メモリアレイ８０５から読み出されたデータがセンスアンプアレイ８４５により検知され、プロセッサまたはホストデバイス（図８には示さず）等のメモリデバイスの外部のデバイスに出力されるようになっていてもよく、この外部デバイスは、データに対する修正動作を実行した後、修正データをメモリアレイ８０５に書き戻すようにしてもよい。他のいくつかの例において、プロセッサは、（データが格納された信号展開コンポーネントアレイ８２５においてローカルに）メモリコントローラ８７０により実行されるように修正動作を委任（例えば、設定）するようにしてもよく、これによりメモリコントローラ８７０に対する処理オーバヘッドが軽減され、プロセッサに対してより多くの帯域幅が与えられるようになっていてもよい。場合により、信号展開コンポーネントアレイ８２５においてローカルに修正動作が実行されている場合、センスアンプアレイ８４５は、信号展開コンポーネントアレイ８２５に格納されたキャッシュ信号の修正と関連する信号の駆動、生成、または増強のために用いられるようになっていてもよい。また、場合によっては、例えばセンスアンプアレイ８４５により信号展開コンポーネントアレイ８２５から、読み取り－修正－書き込み動作の結果（例えば、修正データ）がプロセッサに転送（例えば、出力）されるようになっていてもよい。
いくつかの例において、メモリコントローラ８７０は、開ページポリシーに従って、１つまたは複数のメモリ動作を実行するようにしてもよい。例えば、メモリコントローラ８７０は、メモリシステム８００のデータ（例えば、信号展開コンポーネントアレイ８２５、メモリアレイ８０５、センスアンプアレイ８４５、またはこのような他のメモリに格納されたデータ）に対するアクセスコマンド（例えば、いくつかあるコマンドの例の中でもとりわけ、読み取りコマンド、リフレッシュコマンド、読み取り－修正－書き込みコマンド、書き込みコマンド）を受信するようにしてもよい。メモリコントローラ８７０は、アクセスコマンドに基づいて（例えば、応答して）データをメモリアレイ８０５から信号展開コンポーネントアレイ８２５に転送するようにしてもよく、また、開ページポリシーに従って、閉ページポリシーに従う場合（例えば、ライトバック動作の遅延が存在し得る）よりも比較的長い時間にわたって、データが信号展開コンポーネントアレイ８２５に格納されるようになっていてもよく、これにより、いくつかある利益の中でもとりわけ、データの後続のアクセスのためのレイテンシを低減可能となり得る。
実例として、メモリコントローラ８７０が（例えば、キャッシュポリシー（交換ポリシー、エビクトポリシー、ライトバック手順を実装した制御論理アルゴリズム等を含んでいてもよいし、あるいは、これらの名称であってもよい）に基づいて）エビクト動作の一部としてデータをエビクトするまで、データが信号展開コンポーネントアレイ８２５に格納されていてもよい。いくつかの例においては、センスアンプアレイ８４５による比較的高速なアクセス（例えば、検知または検知およびラッチ）にデータのページを利用可能となるため、信号展開コンポーネントアレイ８２５において格納される（利用可能である、検知に利用可能となる）限りは、データのページを「開」と称し、一度エビクトされた場合には「閉」と称し得る。いくつかの例において、例えば信号展開コンポーネントアレイ８２５の記憶素子（例えば、信号展開コンポーネント）が揮発性である場合（例えば、線形誘電体を含むコンデンサ等のコンデンサ）、信号展開コンポーネントアレイ８２５に格納されたデータがリフレッシュまたは増強されるようになっていてもよい。開ページポリシーによれば、後続のメモリ動作に対してアクセスデータのより高速な位置特定およびアクセスが可能となり得るため、いくつかある利点の中でもとりわけ、後続の動作の効率が向上する（例えば、本明細書に記載の通り、比較的高頻度にアクセス可能なデータに対して、メモリアレイ８０５よりも信号展開コンポーネントアレイ８２５から、より高速にアクセス可能となる）とともに、キャッシュヒット率が向上し得る。
データをメモリアレイ８０５から信号展開コンポーネントアレイ８２５に転送することは、メモリアレイ８０５のアクセス線（例えば、ディジット線）を信号展開コンポーネントアレイ８２５のアクセス線（例えば、列線）と結合することを含んでいてもよく、これにより、メモリアレイ８０５のアクセス線と結合されたメモリセルにより格納された論理状態に対応する信号状態（キャッシュ信号）が生成され、信号展開コンポーネントアレイ８２５のアクセス線と結合されたキャッシュ要素に格納されるようになっていてもよい。場合により、開ページポリシーに従って信号展開コンポーネントアレイ８２５を動作させる場合は、データが信号展開キャッシュ８２５に転送された後、メモリアレイ８０５のアクセス線が信号展開キャッシュ８２５のアクセス線から切り離されるようになっていてもよく、その後、データがメモリアレイ８０５内の同じ場所に書き戻されるか、異なる場所に書き戻されるかに応じて、ライトバックの一部としてメモリアレイ８０５の同じアクセス線または異なるアクセス線が信号展開キャッシュ８２５のアクセス線と結合されるようになっていてもよい（さらなる詳細については、以下に説明する）。この追加または代替として、場合により、開ページポリシーに従って信号展開コンポーネントアレイ８２５を動作させる場合は、メモリアレイ８０５から信号展開コンポーネント８２５へのデータの転送をサポートするため、メモリアレイのアクセス線（例えば、ワード線）がアクティブ化されるようになっていてもよく、その後、アクセス線が非アクティブ化された後、メモリアレイ８０５内のどこにデータが書き戻されるかに応じて、ライトバックをサポートするために同じアクセス線または異なるアクセス線がアクティブ化されるようになっていてもよい。場合によっては、信号展開キャッシュ８２５からメモリアレイ８０５への信号の駆動または増強により書き戻しをサポートするため、（例えば、切り換えコンポーネント２６５を用いた）センスアンプアレイ８４５の１つまたは複数ドライバまたはセンスアンプが用いられるようになっていてもよい。
開ページポリシーに対応するデータに対して、１つまたは複数のメモリ動作が実行されるようになっていてもよい。実例として、メモリコントローラ８７０は、１つまたは複数のコマンドに基づいて、（例えば、さまざまなアクセス線、センスアンプ、信号展開コンポーネント、選択コンポーネント等の結合および／または切り離しによって）システム８００のデータを転送するようにしてもよい。例えば、メモリアレイ８０５の第１のアドレスに対するデータを要求する１つまたは複数のアクセスコマンド（例えば、読み取りコマンド）が受信されるようになっていてもよい。場合により、要求データは、初めてアクセスされた場合に、開ページポリシーに従って信号展開コンポーネントアレイ８２５の第２のアドレスに格納されるようになっていてもよい。例えば、要求データは、データの後続の要求に備えて、信号展開コンポーネントアレイ８２５の第２のアドレスに存在していてもよい（例えば、要求データのコピーが信号展開コンポーネントアレイ８２５に存在する場合は、センスアンプアレイ８４５が要求データにアクセスして、比較的高速に出力するようにしてもよい）。いくつかの例において、メモリコントローラ８７０は、データに対する追加コマンド（例えば、追加読み取りコマンド）を受信し、メモリアレイ８０５へのアクセスに先立って、データが信号展開コンポーネントアレイ８２５に存在するかを確認するようにしてもよい。例えば、メモリコントローラ８７０は、マッピング情報に基づいて（例えば、いくつかあるマッピング情報の例の中でもとりわけ、信号展開コンポーネントアレイ８２５中のアドレスのマッピング情報に対するデータのアドレスの情報の比較により）、信号展開コンポーネントアレイ８２５の１つまたは複数のキャッシュ線においてデータを検索するようにしてもよい。メモリコントローラ８７０は、信号展開コンポーネントアレイ８２５のキャッシュ線においてデータを位置特定できる場合もあるし（すなわち、キャッシュヒット）、信号展開コンポーネントアレイ８２５のキャッシュ線においてデータを位置特定できない場合もある（すなわち、キャッシュミス）。
メモリコントローラ８７０は、エビクト動作を実行するまで、要求データを信号展開コンポーネントアレイ８２５に維持するようにしてもよい。メモリコントローラ８７０は、信号展開コンポーネントアレイ８２５からデータをエビクトし、エビクト動作の一部として当該データをメモリアレイ８０５に書き戻すようにしてもよい。例えば、信号展開コンポーネントアレイ８２５の第２のアドレスにおけるデータがメモリアレイ８０５の第１のアドレス（メモリアレイ８０５における要求データの元の場所）に送り戻されるようになっていてもよい。本明細書に記載の通り、データを転送することは、メモリアレイ８０５の１つまたは複数のアクセス線を信号展開コンポーネントアレイ８２５の第２のアドレスと関連付けられたアクセス線に結合することを含んでいてもよい。
いくつかの例において、データは、メモリアレイ８０５の第３のアドレス（例えば、メモリアレイ８０５における要求データの元の場所とは異なる場所）に転送されるようになっていてもよい。このような例において、メモリコントローラ８７０は、データの新たな場所（例えば、新たなページ場所）をデータの要求側デバイス（例えば、ホストデバイス）に伝達するようにしてもよいし、あるいは、新たな場所をＯＳページ表に伝達するようにしてもよい（ページ再マッピングと称し得る）。場合により、ＯＳページ表は、データの論理アドレスの物理アドレスへのマッピングを含んでいてもよい。この追加または代替として、ＯＳページ表は、データの仮想アドレスの物理アドレスへのマッピングを含んでいてもよい。ページ再マッピングは、システム全体にわたるさまざまな再マッピングプロセス（例えば、トランスレーションルックアサイドバッファ（ＴＬＢ）シュートダウンプロセス、ページ表エントリ（ＰＴＥ）無効化プロセス、ＰＴＥの有効エントリによる置換等）と関連付けられたレイテンシを招来し得る。従って、システム８００は、ページ再マッピングと関連付けられたレイテンシの影響を軽減するため、メッセージングメカニズムを実装していてもよい。例えば、メモリコントローラ８７０は、メモリデバイスのプロセッサ等、システム８００を含むメモリデバイスの１つまたは複数のコンポーネントにメッセージを送信するようにしてもよい。このメッセージは、データの新たな場所（例えば、メモリアレイ８０５の第３のアドレス）を示していてもよい。いくつかの例において、メモリコントローラ８７０は、メモリデバイスから確認メッセージを受信するようにしてもよい。メモリコントローラ８７０は、確認メッセージ（例えば、肯定の受信または否定の受信の欠如）に基づいて、メモリアレイ８０５の第３の場所にデータを書き込む（例えば、ページを配置する）ようにしてもよい。他のいくつかの例において、メモリコントローラ８７０は、否定メッセージを受信するようにしてもよい。このような例において、メモリコントローラ８７０は、否定メッセージに基づいて、メモリアレイ８０５の現在のマッピング場所（例えば、メモリアレイ８０５の第１のアドレスおよび／または信号展開コンポーネントアレイ８２５の第２のアドレス）にデータを書き込むようにしてもよい。否定メッセージよれば、例えばデータに再びアクセスされる可能性が比較的高い場合に、メモリデバイスがデータ（例えば、ページ）のエビクトを遅延可能となり得る。
いくつかの例において、メモリコントローラ８７０は、１つまたは複数のエビクトポリシー（例えば、キャッシュ交換ポリシー、ライトバック動作を実装した制御論理アルゴリズム等）に基づいて、信号展開コンポーネントアレイ８２５に格納されたデータに対するエビクト動作を実行するようにしてもよい。例えば、信号展開コンポーネントアレイ８２５のキャッシュ利用が閾値を満たしていてもよいし、利用可能なキャッシュ要素の量が閾値を下回っていてもよく（例えば、信号展開コンポーネントアレイ８２５の比較的高い割合のキャッシュ線がデータを格納していてもよく）、メモリコントローラ８７０がキャッシュ利用に基づいてデータをエビクトするようにしてもよい。この追加または代替として、メモリコントローラ８７０は、メモリアレイ８０５のデータに対するコマンドを受信するとともに、当該データが信号展開コンポーネントアレイ８２５に格納されていないものと判定するようにしてもよい。メモリコントローラ８７０は、コマンドと関連付けられたデータを信号展開コンポーネントアレイ８２５に格納するため、または、少なくとも信号展開コンポーネントアレイ８２５内の閾値量の利用可能容量を保護するため、信号展開コンポーネントアレイ８２５に現在格納されている追加データをエビクトするようにしてもよい（例えば、追加データのメモリアレイ８０５への書き戻し）。エビクト対象の追加データは、１つまたは複数のエビクトポリシーに基づいて選択されるようになっていてもよいが、これらは、キャッシュポリシーに含まれていてもよいし、あるいは、キャッシュポリシーと関連付けられていてもよい。
いくつかの例において、エビクトポリシーは、ＦＩＦＯポリシーを含んでいてもよい。例えば、メモリコントローラ８７０は、信号展開コンポーネントアレイ８２５の他のキャッシュ線に格納されたデータよりも長くキャッシュ線に格納されているデータに基づいて、信号展開コンポーネントアレイ８２５のキャッシュ線（例えば、追加データ）をエビクトするようにしてもよい（例えば、「最も古い」データをエビクトするようにしてもよい）。この追加または代替として、エビクトポリシーは、最古使用（ＬＲＵ）ポリシーを含んでいてもよい。例えば、メモリコントローラ８７０は、信号展開コンポーネントアレイ８２５のあるキャッシュ線が、信号展開コンポーネントアレイ８２５のその他のキャッシュ線よりも長い時間にわたってアクセスされていない（例えば、当該キャッシュ線のデータに対するアクセス動作が、その他のデータまたはキャッシュ線よりも比較的長い時間にわたって実行されていない）ものと判定するようにしてもよい。メモリコントローラ８７０は、これに応じて、キャッシュ線のデータをエビクトするようにしてもよい。この追加または代替として、エビクトポリシーは、最低頻度使用（ＬＦＵ）ポリシー（例えば、当該キャッシュ線は、ある期間にわたるアクセスの回数がその他のキャッシュ線より少なくてもよい）またはエビクトポリシーのその他任意の例を含んでいてもよい。
いくつかの例において、本明細書に記載の１つまたは複数のポリシー（例えば、開ページポリシー、閉ページポリシー、エビクトポリシー等）は、システム８００の性能増強のため、動的に変更または切り換えがなされるようになっていてもよい。例えば、メモリコントローラ８７０は、システム８００におけるデータのアクセスパターンをモニタリングするようにしてもよい。アクセスパターンは、データの部分に実行されたアクセス動作（例えば、メモリアレイ８０５のデータに対する読み取り動作）の頻度を示し得る。メモリコントローラ８７０は、データの部分のアクセスパターンに基づいて、データの部分に開ページポリシーまたは閉ページポリシーを設定するようにしてもよい。例えば、アクセスパターンは、データの第１の部分に対するアクセスが比較的低頻度であることを示し得る（例えば、ストリーミングアプリケーションは、データの第１の部分に対して、アクセス動作を一度または比較的少ない回数だけ実行するようにしてもよい）。このような例において、メモリコントローラ８７０は、データの第１の部分に閉ページポリシーを設定するようにしてもよい（例えば、本明細書に記載の通り、データの第１の部分は、アクセス動作の一部として、メモリアレイ８０５に書き戻されるようになっていてもよい）。この追加または代替として、アクセスパターンは、データの第２の部分に対するアクセスが比較的高頻度であることを示し得る。このような場合、メモリコントローラ８７０は、データの第２の部分に開ページポリシーを設定するようにしてもよい（例えば、後の時点で、データの第２の部分がエビクト動作によってメモリアレイ８０５に書き込まれるまで、データの第２の部分が信号展開コンポーネントアレイ８２５に格納されていてもよい）。この追加または代替として、メモリコントローラ８７０は、データの部分のアクセスパターンに基づいて、データの部分に開ページポリシーまたは閉ページポリシーを設定するようにしてもよい。
いくつかの例において、メモリコントローラ８７０は、（例えば、同時または時間的交互に）複数のポリシーを動作させるようにしてもよい。例えば、メモリコントローラ８７０は、システム８００においてデータの異なる部分に異なるポリシーを設定するとともに、ポリシーの性能をモニタリングするようにしてもよい。性能は、ある期間内に要求し直されるエビクトデータの割合等、スコア（例えば、性能基準）により示されるようになっていてもよい（例えば、データがエビクトされた後、当該データに対する読み取りコマンドが受信される）。場合により、割合ゼロは、エビクト後のある期間内に要求し直されるエビクトデータが存在しないことを示しており、これは、比較的効率的なポリシー方式（例えば、効率的なキャッシュ利用および比較的高いキャッシュヒット率）を示し得る。従って、メモリコントローラ８７０は、さまざまなポリシーおよびデータの一部と関連付けられた性能をモニタリングするとともに、性能に基づいてポリシーを調整するようにしてもよい。例えば、メモリコントローラ８７０は、第１のポリシー（例えば、エビクトポリシー、閉ページポリシー、開ページポリシー等）を使用するデータの一部が比較的高い性能に対応し得るものと判定するようにしてもよい。メモリコントローラ８７０は、比較的高い性能に基づいて、データの一部または他の部分に対する第１のポリシーの利用を増やすようにしてもよい。例えば、メモリコントローラは、性能に基づいて、データの一部の第２のポリシーを第１のポリシーに変更するようにしてもよい。いくつかの例においては、いくつかある指示の例の中でもとりわけ、コマンドまたはモードレジスタ設定によって、ホストデバイス（例えば、要求側デバイス）が利用するポリシー（例えば、ページポリシー）を指示するようにしてもよい。
図９は、本明細書に開示されるような例に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートするメモリデバイス９０５のブロック図９００である。メモリデバイス９０５は、図１～図８を参照して説明したようなメモリデバイスの態様の一例であってもよい。メモリデバイス９０５は、コマンド受信部９１０、データ転送コンポーネント９１５、検知コンポーネント９２０、書き込みコンポーネント９２５、リフレッシュコンポーネント９３０、検索コンポーネント９３５、エビクトコンポーネント９４０、ポリシーコンポーネント９４５、性能コンポーネント９５０、パターンコンポーネント９５５、メッセージングコンポーネント９６０、および出力コンポーネント９６５を具備していてもよい。これらのモジュールはそれぞれ、（例えば、１つまたは複数のバスを介して）相互に直接的または間接的に通信するようにしてもよい。いくつかの例において、メモリデバイス９０５は、１つまたは複数のページポリシー（例えば、１つまたは複数の開ページポリシー、１つまたは複数の閉ページポリシー、あるいはこれらの任意の組み合わせ）に従って、信号展開キャッシュ（例えば、信号展開コンポーネントアレイ）を動作させるようにしてもよい。
コマンド受信部９１０は、メモリアレイに格納されたデータに対する読み取りコマンドをメモリデバイスで受信するようにしてもよい。いくつかの例において、コマンド受信部９１０は、メモリアレイに格納された追加データに対する１つまたは複数の追加アクセスコマンドをメモリデバイスで受信するようにしてもよい。
いくつかの例において、コマンド受信部９１０は、メモリアレイに格納されたデータにアクセスするためのコマンドをメモリデバイスで受信するようにしてもよい。いくつかの例において、コマンド受信部９１０は、データがメモリアレイから信号展開コンポーネントアレイに転送された後、かつ、データが信号展開コンポーネントアレイからメモリアレイに書き込まれる前に、データに対する第２の読み取りコマンドをメモリデバイスで受信するようにしてもよい。場合により、メモリアレイは、第１の種類の記憶素子をそれぞれ含むメモリセルセットを具備する。場合により、第１の種類の記憶素子は、強誘電体素子を含む。
データ転送コンポーネント９１５は、コマンドに基づいて、データをメモリアレイから信号展開コンポーネントアレイに転送するようにしてもよい。いくつかの例において、データ転送コンポーネント９１５は、１つまたは複数の追加アクセスコマンドに基づいて、追加データをメモリアレイから信号展開コンポーネントアレイに転送するようにしてもよい。いくつかの例において、データ転送コンポーネント９１５は、メモリアレイのアクセス線セットを信号展開コンポーネントアレイと結合するようにしてもよく、アクセス線セットはそれぞれ、メモリアレイのメモリセルセットのうちの少なくとも１つに対応する。いくつかの例において、データ転送コンポーネント９１５は、結合に基づいて、結合に基づいて展開された信号状態を信号展開コンポーネントアレイの信号展開コンポーネントセットに格納するようにしてもよい。いくつかの例において、データがメモリアレイから信号展開コンポーネントアレイに転送された後、メモリアレイは、もはやデータを格納していない。
いくつかの例において、データ転送コンポーネント９１５は、メモリアレイ内のワード線の少なくとも一部をアクティブ化するようにしてもよく、データをメモリアレイから信号展開コンポーネントアレイに転送することは、ワード線の少なくとも一部をアクティブ化することに基づく。
いくつかの例において、データ転送コンポーネント９１５は、データを信号展開コンポーネントアレイからメモリアレイに書き込む前に、メモリアレイ内のワード線の少なくとも一部を非アクティブ化するようにしてもよく、データを信号展開コンポーネントアレイからメモリアレイに書き込むことは、ワード線の少なくとも一部を再アクティブ化することを含む。
いくつかの例において、データ転送コンポーネント９１５は、メモリアレイのアクセス線セットを信号展開コンポーネントアレイと結合するようにしてもよく、アクセス線セットはそれぞれ、メモリアレイのメモリセルセットのうちの少なくとも１つに対応する。
いくつかの例において、データ転送コンポーネント９１５は、結合に基づいて、結合に基づいて展開された信号状態を信号展開コンポーネントアレイの信号展開コンポーネントセットそれぞれに格納するようにしてもよい。
いくつかの例において、データ転送コンポーネント９１５は、メモリアレイ内のワード線の少なくとも一部をアクティブ化するようにしてもよく、データをメモリアレイから信号展開コンポーネントアレイに転送することは、ワード線の少なくとも一部をアクティブ化することに基づき、ワード線の少なくとも一部は、データが信号展開コンポーネントアレイからメモリアレイに書き込まれる後まで、アクティブ化されたままである。いくつかの例において、信号展開コンポーネントアレイの各信号展開コンポーネントは、第２の種類の記憶素子を含む。場合により、第２の種類の記憶素子は、コンデンサを含む。場合により、アクセス線セットは、データが信号展開コンポーネントアレイからメモリアレイに書き込まれる後まで、信号展開コンポーネントアレイと結合されたままである。
検知コンポーネント９２０は、転送に基づいて、センスアンプアレイを用いてデータを検知するようにしてもよく、データは、転送の後、信号展開コンポーネントアレイに格納されている。
いくつかの例において、検知コンポーネント９２０は、転送に基づいて、センスアンプアレイを用いてデータを検知するようにしてもよく、データは、転送の後、信号展開コンポーネントアレイに格納されている。
いくつかの例において、検知コンポーネント９２０は、転送に基づいて、センスアンプアレイを用いてデータを検知するようにしてもよく、データは、転送の後、信号展開コンポーネントアレイに格納されている。
いくつかの例において、検知コンポーネント９２０は、データが信号展開コンポーネントアレイに格納されている間に、信号展開コンポーネントセットをセンスアンプアレイと結合するようにしてもよい。
いくつかの例において、検知コンポーネント９２０は、センスアンプアレイのセンスアンプセットによって、信号展開コンポーネントセットおよび信号展開コンポーネントセットのセンスアンプアレイとの結合と関連付けられた信号状態に基づいて、論理信号を生成するようにしてもよい。
いくつかの例において、検知コンポーネント９２０は、データが信号展開コンポーネントアレイに格納されている間に、センスアンプアレイを用いてデータを検知するようにしてもよい。場合により、データは、メモリアレイ内の第１のメモリセルセットから信号展開コンポーネントアレイに読み取られる。
書き込みコンポーネント９２５は、メモリアレイから信号展開コンポーネントアレイへの追加データの転送後または転送中、データを信号展開コンポーネントアレイからメモリアレイに書き込むようにしてもよい。場合により、データは、信号展開コンポーネントアレイからメモリアレイ内の第２のメモリセルセットに書き込まれる。
いくつかの例において、書き込みコンポーネント９２５は、転送の後、データに基づく情報を信号展開コンポーネントアレイからメモリアレイに書き込むようにしてもよい。いくつかの例において、メモリデバイス９０５は、データが信号展開コンポーネントアレイに格納されている間に、読み取り－修正－書き込みコマンドに基づいて、データを修正するように構成されていてもよく、データに基づいて書き込まれた情報は、修正データを含む。いくつかの例において、書き込みコンポーネント９２５は、識別したページポリシーに基づいて、修正データを信号展開コンポーネントアレイからメモリアレイに書き込むようにしてもよい。
いくつかの例において、書き込みコンポーネント９２５は、信号展開コンポーネントアレイをメモリアレイのアクセス線セットと結合するようにしてもよく、アクセス線セットはそれぞれ、メモリアレイのメモリセルセットのうちの少なくとも１つに対応する。いくつかの例において、書き込みコンポーネント９２５は、結合に基づいて、データをメモリセルセットに格納するようにしてもよい。
いくつかの例において、データ転送コンポーネント９１５は、格納の後、信号展開コンポーネントアレイからアクセス線セットを切り離すようにしてもよく、データを信号展開コンポーネントアレイからメモリアレイに書き込むことは、アクセス線セットを信号展開コンポーネントアレイと再結合することを含む。
いくつかの例において、書き込みコンポーネント９２５は、識別したページポリシーに基づいて一度に、修正データを信号展開コンポーネントアレイからメモリアレイに書き込むようにしてもよい。
ポリシーコンポーネント９４５は、信号展開コンポーネントアレイまたはデータのページポリシーを識別するようにしてもよい。いくつかの例において、ポリシーコンポーネント９４５は、少なくとも２つのキャッシュポリシーに従って、信号展開コンポーネントアレイを動作させるようにしてもよい。いくつかの例において、ポリシーコンポーネント９４５は、アクセスパターンに基づいて、キャッシュポリシーを決定するようにしてもよい。いくつかの例において、ポリシーコンポーネント９４５は、アクセスパターンに基づいて、信号展開コンポーネントアレイのページポリシーを決定するようにしてもよい。場合により、キャッシュポリシーは、先入れ先出し（ＦＩＦＯ）ポリシー、最古使用（ＬＲＵ）ポリシー、または最低頻度使用（ＬＦＵ）ポリシー、あるいはこれらの任意の組み合わせを含む。
いくつかの例において、ポリシーコンポーネント９４５は、ページポリシーの指示をメモリデバイスで受信するようにしてもよく、この識別は、指示に基づく。
出力コンポーネント９６５は、検知に基づいて、メモリデバイスによりデータを出力するようにしてもよい。いくつかの例において、出力コンポーネント９６５は、メモリデバイスにより修正データを出力するようにしてもよい。
リフレッシュコンポーネント９３０は、データが信号展開コンポーネントアレイに格納されている間に、データをリフレッシュするようにしてもよい。
検索コンポーネント９３５は、第２の読み取りコマンドに基づいて、データが信号展開コンポーネントアレイに格納されたものと判定するようにしてもよい。
エビクトコンポーネント９４０は、１つまたは複数の追加読み取りコマンドに応答し、かつ、信号展開コンポーネントアレイの容量に基づいて、信号展開コンポーネントアレイのキャッシュポリシーに基づいて信号展開コンポーネントアレイからデータをエビクトする旨を決定するようにしてもよく、上記書き込みは、当該エビクトする旨の決定に基づく。
性能コンポーネント９５０は、少なくとも２つのキャッシュポリシーそれぞれについて、信号展開コンポーネントアレイの各性能基準を決定するようにしてもよい。
パターンコンポーネント９５５は、データと関連付けられたアクセスパターンを識別するようにしてもよい。いくつかの例において、パターンコンポーネント９５５は、データを含むデータセットのアクセスパターンを識別するようにしてもよい。
メッセージングコンポーネント９６０は、第２のメモリセルセットと関連付けられたアドレスの指示を出力するようにしてもよい。いくつかの例において、メッセージングコンポーネント９６０は、指示に応じた肯定または否定をモニタリングするようにしてもよく、肯定の受信または否定の欠如の識別に基づいて、データが信号展開コンポーネントアレイから第２のメモリセルセットに書き込まれる。場合により、第１のメモリセルセットは、オペレーティングシステム用の異なるメモリページと関連付けられている。場合により、第２のメモリセルセットは、オペレーティングシステム用の第２のメモリページと関連付けられている。いくつかの例において、メッセージングコンポーネント９６０は、データが信号展開コンポーネントアレイから第２のメモリセルセットに書き込まれることに基づいて、オペレーティングシステム用のメモリページ表を更新するようにしてもよく、オペレーティングシステム用のメモリページ表は、論理（または、仮想）データアドレスの物理データアドレスへのマッピングを含む。
図１０は、本開示の態様に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする１つまたは複数の方法１０００を示したフローチャートである。方法１０００の動作は、本明細書に記載されるようなメモリデバイスまたはそのコンポーネントにより実装されていてもよい。例えば、方法１０００の動作は、図９を参照して説明したようなメモリデバイスにより実行されるようになっていてもよい。いくつかの例においては、メモリデバイスがその機能的要素を制御する命令セットを実行して、上記機能を実行するようにしてもよい。この追加または代替として、メモリデバイスが専用ハードウェアの使用により、上記機能の態様を実行するようにしてもよい。いくつかの例において、１つまたは複数の方法１０００は、１つまたは複数のページポリシー（例えば、１つまたは複数の開ページポリシー、１つまたは複数の閉ページポリシー、あるいはこれらの任意の組み合わせ）に従った信号展開キャッシュ（例えば、信号展開コンポーネントアレイ）の動作に関連していてもよい。
１００５において、メモリデバイスは、メモリアレイに格納されたデータに対する読み取りコマンドをメモリデバイスで受信するようにしてもよい。１００５の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したようなコマンド受信部によって、１００５の動作の態様が実行されるようになっていてもよい。
１０１０において、メモリデバイスは、コマンドに基づいて、データをメモリアレイから信号展開コンポーネントアレイに転送するようにしてもよい。１０１０の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したようなデータ転送コンポーネントによって、１０１０の動作の態様が実行されるようになっていてもよい。
１０１５において、メモリデバイスは、転送に基づいて、センスアンプアレイを用いてデータを検知するようにしてもよく、データは、転送の後、信号展開コンポーネントアレイに格納されている。１０１５の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したような検知コンポーネントによって、１０１５の動作の態様が実行されるようになっていてもよい。
１０２０において、メモリデバイスは、メモリアレイに格納された追加データに対する１つまたは複数の追加アクセスコマンドをメモリデバイスで受信するようにしてもよい。１０２０の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したようなコマンド受信部によって、１０２０の動作の態様が実行されるようになっていてもよい。
１０２５において、メモリデバイスは、１つまたは複数の追加アクセスコマンドに基づいて、追加データをメモリアレイから信号展開コンポーネントアレイに転送するようにしてもよい。１０２５の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したようなデータ転送コンポーネントによって、１０２５の動作の態様が実行されるようになっていてもよい。
１０３０において、メモリデバイスは、メモリアレイから信号展開コンポーネントアレイへの追加データの転送後または転送中、データを信号展開コンポーネントアレイからメモリアレイに書き込むようにしてもよい。１０３０の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したような書き込みコンポーネントによって、１０３０の動作の態様が実行されるようになっていてもよい。
いくつかの例においては、本明細書に記載されるような装置が方法１０００等の１つまたは複数の方法を実行するようにしてもよい。この装置は、メモリアレイに格納されたデータに対する読み取りコマンドをメモリデバイスで受信することと、コマンドに基づいて、データをメモリアレイから信号展開コンポーネントアレイに転送することと、転送に基づいて、センスアンプアレイを用いてデータを検知することであり、データが、転送の後、信号展開コンポーネントアレイに格納された、データを検知することと、メモリアレイに格納された追加データに対する１つまたは複数の追加アクセスコマンドをメモリデバイスで受信することと、１つまたは複数の追加アクセスコマンドに基づいて、追加データをメモリアレイから信号展開コンポーネントアレイに転送することと、メモリアレイから信号展開コンポーネントアレイへの追加データの転送後または転送中、データを信号展開コンポーネントアレイからメモリアレイに書き込むことと、を行う特徴、手段、または命令（例えば、プロセッサにより実行可能な命令を格納した持続性コンピュータ可読媒体）を含んでいてもよい。
方法１０００および本明細書に記載の装置のいくつかの例において、データをメモリアレイから信号展開コンポーネントアレイに転送することは、メモリアレイのアクセス線セットを信号展開コンポーネントアレイと結合することであり、アクセス線セットがそれぞれ、メモリアレイのメモリセルセットのうちの少なくとも１つに対応する、メモリアレイのアクセス線セットを信号展開コンポーネントアレイと結合することと、結合に基づいて、結合に基づいて展開された信号状態を信号展開コンポーネントアレイの信号展開コンポーネントセットに格納することと、を行う動作、特徴、手段、または命令を含んでいてもよい。
方法１０００および本明細書に記載の装置のいくつかの例は、格納の後、信号展開コンポーネントアレイからアクセス線セットを切り離す動作、特徴、手段、または命令をさらに含んでいてもよく、データを信号展開コンポーネントアレイからメモリアレイに書き込むことは、アクセス線セットを信号展開コンポーネントアレイと再結合することを含む。
方法１０００および本明細書に記載の装置のいくつかの例において、センスアンプアレイを用いてデータを検知することは、データが信号展開コンポーネントアレイに格納され得る間に、信号展開コンポーネントセットをセンスアンプアレイと結合し、センスアンプアレイのセンスアンプセットによって、信号展開コンポーネントセットおよび信号展開コンポーネントセットのセンスアンプアレイとの結合と関連付けられた信号状態に基づいて、論理信号を生成する動作、特徴、手段、または命令を含んでいてもよい。
方法１０００および本明細書に記載の装置のいくつかの例において、データを信号展開コンポーネントアレイからメモリアレイに書き込むことは、信号展開コンポーネントアレイをメモリアレイのアクセス線セットと結合することであり、アクセス線セットがそれぞれ、メモリアレイのメモリセルセットのうちの少なくとも１つに対応する、信号展開コンポーネントアレイをメモリアレイのアクセス線セットと結合することと、結合に基づいて、データをメモリセルセットに格納することと、を行う動作、特徴、手段、または命令を含んでいてもよい。
方法１０００および本明細書に記載の装置のいくつかの例は、データがメモリアレイから信号展開コンポーネントアレイに転送され得る後、メモリアレイがもはやデータを格納しないようにする動作、特徴、手段、または命令をさらに含んでいてもよい。
方法１０００および本明細書に記載の装置のいくつかの例は、データが信号展開コンポーネントアレイに格納されている間に、データをリフレッシュする動作、特徴、手段、または命令をさらに含んでいてもよい。
方法１０００および本明細書に記載の装置のいくつかの例は、メモリアレイ内のワード線の少なくとも一部をアクティブ化することであり、データをメモリアレイから信号展開コンポーネントアレイに転送することが、ワード線の少なくとも一部をアクティブ化することに基づき得る、ワード線の少なくとも一部をアクティブ化することと、データを信号展開コンポーネントアレイからメモリアレイに書き込む前に、メモリアレイ内のワード線の少なくとも一部を非アクティブ化することであり、データを信号展開コンポーネントアレイからメモリアレイに書き込むことが、ワード線の少なくとも一部を再アクティブ化することを含む、ワード線の少なくとも一部を非アクティブ化することと、を行う動作、特徴、手段、または命令をさらに含んでいてもよい。
方法１０００および本明細書に記載の装置のいくつかの例において、メモリアレイは、第１の種類の記憶素子をそれぞれ含むメモリセルセットを備え、信号展開コンポーネントアレイの各信号展開コンポーネントは、第２の種類の記憶素子を含む。
方法１０００および本明細書に記載の装置のいくつかの例において、第１の種類の記憶素子は、強誘電体素子を含み、第２の種類の記憶素子は、コンデンサを含む。
方法１０００および本明細書に記載の装置のいくつかの例は、データがメモリアレイから信号展開コンポーネントアレイに転送され得る後、かつ、データが信号展開コンポーネントアレイからメモリアレイに書き込まれ得る前に、データに対する第２の読み取りコマンドをメモリデバイスで受信し、第２の読み取りコマンドに基づいて、データが信号展開コンポーネントアレイに格納され得るものと判定し、判定に基づいて、データが信号展開コンポーネントアレイに格納され得る間に、センスアンプアレイを用いてデータを検知する動作、特徴、手段、または命令をさらに含んでいてもよい。
方法１０００および本明細書に記載の装置のいくつかの例は、１つまたは複数の追加読み取りコマンドに応答し、かつ、信号展開コンポーネントアレイの容量に基づいて、信号展開コンポーネントアレイのキャッシュポリシーに基づいて信号展開コンポーネントアレイからデータをエビクトする旨を決定する動作、特徴、手段、または命令をさらに含んでいてもよく、上記書き込みは、エビクトする旨の決定に基づいていてもよい。
方法１０００および本明細書に記載の装置のいくつかの例において、キャッシュポリシーは、先入れ先出し（ＦＩＦＯ）ポリシー、最古使用（ＬＲＵ）ポリシー、または最低頻度使用（ＬＦＵ）ポリシー、あるいはこれらの任意の組み合わせを含む。
方法１０００および本明細書に記載の装置のいくつかの例は、少なくとも２つのキャッシュポリシーに従って、信号展開コンポーネントアレイを動作させ、少なくとも２つのキャッシュポリシーそれぞれについて、信号展開コンポーネントアレイの各性能基準を決定する動作、特徴、手段、または命令をさらに含んでいてもよい。
方法１０００および本明細書に記載の装置のいくつかの例は、データと関連付けられたアクセスパターンを識別し、アクセスパターンに基づいて、キャッシュポリシーを決定する動作、特徴、手段、または命令をさらに含んでいてもよい。
方法１０００および本明細書に記載の装置のいくつかの例において、データは、メモリアレイ内の第１のメモリセルセットから信号展開コンポーネントアレイに読み取られるようになっていてもよく、また、データは、信号展開コンポーネントアレイからメモリアレイ内の第２のメモリセルセットに書き込まれるようになっていてもよい。
方法１０００および本明細書に記載の装置のいくつかの例は、第２のメモリセルセットと関連付けられたアドレスの指示を出力し、指示に応じた肯定または否定をモニタリングする動作、特徴、手段、または命令をさらに含んでいてもよく、データは、肯定の受信または否定の欠如の識別に基づいて、信号展開コンポーネントアレイから第２のメモリセルセットに書き込まれるようになっていてもよい。
方法１０００および本明細書に記載の装置のいくつかの例において、第１のメモリセルセットは、オペレーティングシステム用の異なるメモリページと関連付けられていてもよく、第２のメモリセルセットは、オペレーティングシステム用の第２のメモリページと関連付けられていてもよく、当該方法は、データが信号展開コンポーネントアレイから第２のメモリセルセットに書き込まれることに少なくとも部分的に基づいて、オペレーティングシステム用のメモリページ表を更新することをさらに含み、オペレーティングシステム用のメモリページ表は、論理（または、仮想）データアドレスの物理データアドレスへのマッピングを含む。
図１１は、本開示の態様に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする１つまたは複数の方法１１００を示したフローチャートである。方法１１００の動作は、本明細書に記載されるようなメモリデバイスまたはそのコンポーネントにより実装されていてもよい。例えば、方法１１００の動作は、図９を参照して説明したようなメモリデバイスにより実行されるようになっていてもよい。いくつかの例においては、メモリデバイスがその機能的要素を制御する命令セットを実行して、上記機能を実行するようにしてもよい。この追加または代替として、メモリデバイスが専用ハードウェアの使用により、上記機能の態様を実行するようにしてもよい。いくつかの例において、１つまたは複数の方法１１００は、１つまたは複数のページポリシー（例えば、１つまたは複数の開ページポリシー、１つまたは複数の閉ページポリシー、あるいはこれらの任意の組み合わせ）に従った信号展開キャッシュ（例えば、信号展開コンポーネントアレイ）の動作に関連していてもよい。
１１０５において、メモリデバイスは、メモリアレイに格納されたデータに対する読み取りコマンドをメモリデバイスで受信するようにしてもよい。１１０５の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したようなコマンド受信部によって、１１０５の動作の態様が実行されるようになっていてもよい。
１１１０において、メモリデバイスは、読み取りコマンドに基づいて、データをメモリアレイから信号展開コンポーネントアレイに転送するようにしてもよい。１１１０の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したようなデータ転送コンポーネントによって、１１１０の動作の態様が実行されるようになっていてもよい。
１１１５において、メモリデバイスは、転送に基づいて、センスアンプアレイを用いてデータを検知するようにしてもよく、データは、転送の後、信号展開コンポーネントアレイに格納されている。１１１５の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したような検知コンポーネントによって、１１１５の動作の態様が実行されるようになっていてもよい。
１１２０において、メモリデバイスは、転送の後、データに基づく情報を信号展開コンポーネントアレイからメモリアレイに書き込むようにしてもよい。１１２０の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したような書き込みコンポーネントによって、１１２０の動作の態様が実行されるようになっていてもよい。
１１２５において、メモリデバイスは、検知に基づいて、メモリデバイスによりデータを出力するようにしてもよい。１１２５の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したような出力コンポーネントによって、１１２５の動作の態様が実行されるようになっていてもよい。
いくつかの例においては、本明細書に記載されるような装置が方法１１００等の１つまたは複数の方法を実行するようにしてもよい。この装置は、メモリアレイに格納されたデータに対する読み取りコマンドをメモリデバイスで受信することと、読み取りコマンドに基づいて、データをメモリアレイから信号展開コンポーネントアレイに転送することと、転送に基づいて、センスアンプアレイを用いてデータを検知することであり、データが、転送の後、信号展開コンポーネントアレイに格納された、データを検知することと、転送の後、データに基づく情報を信号展開コンポーネントアレイからメモリアレイに書き込むことと、検知に基づいて、メモリデバイスによりデータを出力することと、を行う特徴、手段、または命令（例えば、プロセッサにより実行可能な命令を格納した持続性コンピュータ可読媒体）を含んでいてもよい。
方法１１００および本明細書に記載の装置のいくつかの例において、データをメモリアレイから信号展開コンポーネントアレイに転送することは、メモリアレイのアクセス線セットを信号展開コンポーネントアレイと結合することであり、アクセス線セットがそれぞれ、メモリアレイのメモリセルセットのうちの少なくとも１つに対応する、メモリアレイのアクセス線セットを信号展開コンポーネントアレイと結合することと、結合に基づいて、結合に基づいて展開された信号状態を信号展開コンポーネントアレイの信号展開コンポーネントセットそれぞれに格納することと、を行う動作、特徴、手段、または命令を含んでいてもよい。
方法１１００および本明細書に記載の装置のいくつかの例において、アクセス線セットは、データが信号展開コンポーネントアレイからメモリアレイに書き込まれ得る後まで、信号展開コンポーネントアレイと結合されたままである。
方法１１００および本明細書に記載の装置のいくつかの例は、メモリアレイ内のワード線の少なくとも一部をアクティブ化する動作、特徴、手段、または命令をさらに含んでいてもよく、データをメモリアレイから信号展開コンポーネントアレイに転送することは、ワード線の少なくとも一部をアクティブ化することに基づいていてもよく、ワード線の少なくとも一部は、データが信号展開コンポーネントアレイからメモリアレイに書き込まれ得る後まで、アクティブ化されたままである。
方法１１００および本明細書に記載の装置のいくつかの例において、読み取りコマンドは、データが信号展開コンポーネントアレイに格納され得る間に、読み取り－修正－書き込みコマンドに基づいて、データを修正する動作、特徴、手段、または命令を含んでいてもよく、データに基づいて書き込まれ得る情報は、修正データを含む。
方法１１００および本明細書に記載の装置のいくつかの例は、メモリデバイスにより修正データを出力する動作、特徴、手段、または命令をさらに含んでいてもよい。
図１２は、本開示の態様に係る、メモリデバイスにおける信号展開キャッシングのページポリシーをサポートする１つまたは複数の方法１２００を示したフローチャートである。方法１２００の動作は、本明細書に記載されるようなメモリデバイスまたはそのコンポーネントにより実装されていてもよい。例えば、方法１２００の動作は、図９を参照して説明したようなメモリデバイスにより実行されるようになっていてもよい。いくつかの例においては、メモリデバイスがその機能的要素を制御する命令セットを実行して、上記機能を実行するようにしてもよい。この追加または代替として、メモリデバイスが専用ハードウェアの使用により、上記機能の態様を実行するようにしてもよい。いくつかの例において、１つまたは複数の方法１２００は、１つまたは複数のページポリシー（例えば、１つまたは複数の開ページポリシー、１つまたは複数の閉ページポリシー、あるいはこれらの任意の組み合わせ）に従った信号展開キャッシュ（例えば、信号展開コンポーネントアレイ）の動作に関連していてもよい。
１２０５において、メモリデバイスは、メモリアレイに格納されたデータにアクセスするためのコマンドをメモリデバイスで受信するようにしてもよい。１２０５の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したようなコマンド受信部によって、１２０５の動作の態様が実行されるようになっていてもよい。
１２１０において、メモリデバイスは、データをメモリアレイから信号展開コンポーネントアレイに転送するようにしてもよい。１２１０の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したようなデータ転送コンポーネントによって、１２１０の動作の態様が実行されるようになっていてもよい。
１２１５において、メモリデバイスは、転送に基づいて、センスアンプアレイを用いてデータを検知するようにしてもよく、データは、転送の後、信号展開コンポーネントアレイに格納されている。１２１５の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したような書き込みコンポーネントによって、１２１５の動作の態様が実行されるようになっていてもよい。
１２２０において、メモリデバイスは、信号展開コンポーネントアレイまたはデータのページポリシーを識別するようにしてもよい。１２２０の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したようなポリシーコンポーネントによって、１２２０の動作の態様が実行されるようになっていてもよい。
１２２５において、メモリデバイスは、識別したページポリシーに基づいて、修正データを信号展開コンポーネントアレイからメモリアレイに書き込むようにしてもよい。１２２５の動作は、本明細書に記載の方法に従って実行されるようになっていてもよい。いくつかの例においては、図９を参照して説明したような書き込みコンポーネントによって、１２２５の動作の態様が実行されるようになっていてもよい。
いくつかの例においては、本明細書に記載されるような装置が方法１２００等の１つまたは複数の方法を実行するようにしてもよい。この装置は、メモリアレイに格納されたデータにアクセスするためのコマンドをメモリデバイスで受信することと、データをメモリアレイから信号展開コンポーネントアレイに転送することと、転送に基づいて、センスアンプアレイを用いてデータを検知することであり、データが、転送の後、信号展開コンポーネントアレイに格納された、データを検知することと、信号展開コンポーネントアレイまたはデータのページポリシーを識別することと、識別したページポリシーに基づいて、修正データを信号展開コンポーネントアレイからメモリアレイに書き込むことと、を行う特徴、手段、または命令（例えば、プロセッサにより実行可能な命令を格納した持続性コンピュータ可読媒体）を含んでいてもよい。
方法１２００および本明細書に記載の装置のいくつかの例は、データを含むデータセットのアクセスパターンを識別し、アクセスパターンに基づいて、信号展開コンポーネントアレイのページポリシーを決定する動作、特徴、手段、または命令をさらに含んでいてもよい。
方法１２００および本明細書に記載の装置のいくつかの例は、ページポリシーの指示をメモリデバイスで受信する動作、特徴、手段、または命令をさらに含んでいてもよく、この識別は、指示に基づいていてもよい。
方法１２００および本明細書に記載の装置のいくつかの例において、識別したページポリシーに基づいて修正データを書き込むことは、識別したページポリシーに基づいて一度に、修正データを信号展開コンポーネントアレイからメモリアレイに書き込む動作、特徴、手段、または命令を含んでいてもよい。
上述の方法が考え得る実施態様を表しており、動作およびステップが再配置あるいは修正可能であり、かつ他の実施態様も可能であることは、留意されるべきである。さらに、これらの方法の２つ以上の部分が組み合わされていてもよい。
本明細書に説明される情報および信号は、さまざまな種々の技術および技法のいずれかを使用して表されてよい。例えば、上記の説明全体を通して言及され得る、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されてよい。いくつかの図面には信号が単一の信号として示される場合があるが、当業者には理解されるであろうが、信号は信号のバスを表す場合があり、この場合、バスはさまざまなビット幅を有することができる。
用語「電子通信」、「導電接触」、「接続された」、および「結合された」は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指すことができる。コンポーネントは、どんな時にも、コンポーネント間の信号の流れをサポートできるコンポーネント間の任意の導電経路がある場合に、互いに電気的に通信している（または、導電接触している、接続している、または結合している）とみなされる。いつでも、互いに電気的に通信している（または、導電接触している、接続している、または結合している）コンポーネント間の導電経路は、接続されたコンポーネントを含むデバイスの動作に基づいて開回路または閉回路であってよい。接続されたコンポーネント間の導電経路は、コンポーネント間の直接導電経路であってよい、または接続されたコンポーネント間の導電経路は、スイッチ、トランジスタ、または他のコンポーネントなどの中間コンポーネントを含んでよい間接導電経路であってよい。いくつかの例では、接続されたコンポーネント間の信号の流れは、例えば、スイッチまたはトランジスタなどの１つまたは複数の中間コンポーネントを使用して一時的に遮断されてよい。
用語「結合する」は、信号が導電経路上でコンポーネント間で現時点で通信可能ではないコンポーネント間の開回路関係から、信号が導電経路にわたってコンポーネント間で通信可能であるコンポーネント間の閉回路関係に移動する状態を指す。コントローラなどのコンポーネントが他のコンポーネントと共に結合する時、コンポーネントは、以前に信号が流れることができないようにした導電経路上の他のコンポーネント間で信号が流れることができるようにする変更を開始する。
用語「分離された」は、信号が現時点でコンポーネント間で流れることができないコンポーネント間の関係を指す。コンポーネントは、これらの間に開回路がある場合、互いに分離されている。例えば、コンポーネント間に位置付けられるスイッチによって分けられる２つのコンポーネントは、スイッチが開放される時互いに分離される。コントローラが２つのコンポーネントを互いに分離する時、コントローラは、以前に信号が流れることができた導電経路を使用して信号がコンポーネント間で流れないようにする変更に影響を及ぼす。
本明細書で使用される用語「レイヤ」または「レベル」は、（例えば、基板に対する）幾何学的構造の層またはシートを指す。それぞれのレイヤまたはレベルは、三次元（例えば、高さ、幅、および深さ）を有することができ、かつ表面の少なくとも一部分を包含することができる。例えば、レイヤまたはレベルは、２つの寸法が３つ目よりも大きい３次元構造体、例えば、薄膜であり得る。レイヤまたはレベルは、種々の要素、コンポーネント、および／または材料を含んでよい。いくつかの例では、１つのレイヤまたはレベルは２つ以上のサブレイヤまたはサブレベルから構成され得る。
本明細書で使用されるとき、用語「電極」は、導電体を指すことができ、いくつかの例では、メモリセルまたはメモリアレイの他のコンポーネントへの電気接触として用いられ得る。電極は、メモリアレイの要素またはコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、または導電レイヤなどを含んでよい。
メモリアレイを含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコンゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板上に形成され得る。いくつかの例では、基板は半導体ウエハである。その他の場合では、基板は、シリコンオンガラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）などのシリコンオンインシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャルレイヤであり得る。基板または基板の小領域の導電性は、リン、ボロン、またはヒ素を含むがこれらに限定されないさまざまな化学種を使用するドーピングを通して制御されてよい。ドーピングは、イオン注入によって、または任意の他のドーピング手段によって、基板の初期の形成または成長中に行われてよい。
本明細書で論じられる切り換えコンポーネントまたはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことができ、かつ、ソース、ドレイン、およびゲートを含む３端子デバイスを含んでよい。端子は、導電材料、例えば金属を通して他の電子的要素に接続されてよい。ソースおよびドレインは、導電性であってよく、かつ、高濃度にドープされた、例えば縮退した、半導体領域を含むことができる。ソースおよびドレインは、低濃度にドープされた半導体領域またはチャネルによって分けられ得る。チャネルがｎ型（すなわち、大部分のキャリアが電子である）場合、ＦＥＴはｎ型ＦＥＴと称される場合がある。チャネルがｐ型（すなわち、大部分のキャリアがホールである）場合、ＦＥＴはｐ型ＦＥＴと称される場合がある。チャネルは、絶縁ゲート酸化物によって覆われてよい。チャネルの導電性は、電圧をゲートに加えることによって制御されてよい。例えば、正電圧または負電圧をｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ加えることは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに加えられる時、トランジスタは「オン」または「アクティブ化」にされてよい。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに加えられる時、トランジスタは「オフ」または「非アクティブ化」にされてよい。
添付の図面に関連して本明細書に記載される説明は、例示的構成を記述し、実施され得るまたは特許請求の範囲内にある全ての例を表さない。本明細書で使用される用語「例示」は、「好適」または「他の例に対して有利」ではなく「一例、事例、または実例の役割を果たす」を意味する。詳細な説明は、説明される技法を理解してもらうための具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なく実践可能である。いくつかの事例では、説明される例の概念を不明確にすることを回避するために、周知の構造体およびデバイスはブロック図の形式で示される。
添付の図において、同様のコンポーネントまたは特徴は、同じ参照ラベルを有することができる。さらに、同じタイプのさまざまなコンポーネントは、同様のコンポーネントの中で区別するダッシュおよび第２のラベルを参照ラベルに続けることによって区別可能である。単に第１の参照ラベルが本明細書に使用される場合、説明は、第２の参照ラベルに関係なく同じ第１の参照ラベルを有する同様のコンポーネントの任意の１つに適用できる。
本明細書に記載される情報および信号は、さまざまな種々の技術および技法のいずれかを使用して表されてよい。例えば、上記の説明全体を通して言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表されてよい。
本明細書の開示内容と関連して説明されるさまざまな例証となるブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラム可能論理デバイス、ディスクリートゲートもしくはトランジスタ論理、ディスクリートハードウェアコンポーネント、または本明細書に記載の機能を実行するように設計されたこれらの任意の組み合わせにより実装されていてもよいし、実行されるようになっていてもよい。汎用プロセッサは、マイクロプロセッサであってよいが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンであってよい。また、プロセッサは、コンピューティングデバイスの組み合わせ（例えば、デジタル信号プロセッサ（ＤＳＰ）およびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと併せた１つもしくは複数のマイクロプロセッサ、またはこのようなその他任意の構成）として実装されていてもよい。
本明細書に説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実装されてよい。プロセッサによって実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つまたは複数の命令もしくはコードとして記憶されてまたはこれに対して送信されてよい。他の例および実施例は、本開示および添付の特許請求の範囲内にある。例えば、ソフトウェアの性質により、上述される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、配線、またはこれらの任意の組み合わせを使用して実装可能である。機能を実装する特徴はまた、機能の部分が種々の物理的な場所に実装されるように分配されることを含む、さまざまな位置に物理的に位置してよい。また、特許請求の範囲を含んで本明細書で使用されるとき、項目のリスト（例えば、「～の少なくとも１つ」または「～の１つまたは複数」などの句によって前置きされる項目のリスト）に使用されるような「または」は、例えば、Ａ、Ｂ、またはＣの少なくとも１つのリストがＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわちＡおよびＢおよびＣ）を意味するように包含的リストを指示する。また、本明細書で使用されるとき、句「～に基づいて」は、条件の閉集合への言及として解釈されないものとする。例えば、「条件Ａに基づいて」と説明される例示のステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂ両方に基づくことができる。換言すれば、本明細書で使用されるとき、句「～に基づいて」は、句「～に少なくとも部分的に基づいて」と同様に解釈されるものとする。
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの移動を容易化する任意の媒体を含めて、持続性コンピュータ記憶媒体および通信媒体の両者を含む。持続性記憶媒体は、汎用または専用コンピュータがアクセスし得る任意の利用可能な媒体であってもよい。一例として、持続性コンピュータ可読媒体としては、ＲＡＭ、ＲＯＭ、電気的消去・プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ等の光ディスクストレージ、磁気ディスクストレージ等の磁気記憶装置、または命令もしくはデータ構造の形態の所望のプログラムコード手段の搬送もしくは格納に使用可能であり、汎用もしくは専用コンピュータまたは汎用もしくは専用プロセッサによりアクセス可能なその他任意の持続性媒体が挙げられるが、これらに限定されない。また、如何なる接続についても、厳密にはコンピュータ可読媒体と称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外、無線、およびマイクロ波等の無線技術を用いてウェブサイト、サーバ、または他の遠隔ソースからソフトウェアが送信される場合、これら同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外、無線、およびマイクロ波等の無線技術は、媒体の定義に含まれる。本明細書において、ディスク（ｄｉｓｋおよびｄｉｓｃ）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびブルーレイディスクを含み、ディスク（ｄｉｓｋ）が通例、磁気的にデータを再生する一方、ディスク（ｄｉｓｃ）は、レーザで光学的にデータを再生する。また、上記の組み合わせについても、コンピュータ可読媒体の範囲に含まれる。
本明細書における説明は、当業者が本開示を製作または使用できるように提供される。本開示へのさまざまな修正は当業者には明らかになるものであり、本明細書に定義される包括的な原理は本開示の範囲から逸脱することなく他の変形に適用され得る。よって、本開示は、本明細書に記載される例および設計に限定されるものではなく、本明細書に開示される原理および新規の特徴と一致する最も広い範囲に適合するものとする。
［クロスリファレンス］
本特許出願は、２０１８年１２月２１日に出願されたＹｕｄａｎｏｖらの「ＭＵＬＴＩＰＬＥＸＥＤ ＳＩＧＮＡＬ ＤＥＶＥＬＯＰＭＥＮＴ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の、米国特許仮出願第６２／７８３，３８８号に対する優先権を主張する、２０１９年１２月２０日に出願されたＹｕｄａｎｏｖらの「ＰＡＧＥ ＰＯＬＩＣＩＥＳ ＦＯＲ ＳＩＧＮＡＬ ＤＥＶＥＬＯＰＭＥＮＴ ＣＡＣＨＩＮＧ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の、ＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０６７８３２に対する優先権を主張するものであり、これらの出願のそれぞれは、本願譲受人に譲渡されかつ全体が参照により明白に組み込まれる。

Claims (28)

  1. メモリアレイに格納されたデータに対する読み取りコマンドをメモリデバイスで受信することと、
    前記コマンドに少なくとも部分的に基づいて、前記データを前記メモリアレイから信号展開コンポーネントアレイに転送することと、
    前記転送に少なくとも部分的に基づいて、センスアンプアレイを用いて前記データを検知することであり、前記データが、前記転送の後、前記信号展開コンポーネントアレイに格納された、前記データを検知することと、
    前記メモリアレイに格納された追加データに対する１つまたは複数の追加アクセスコマンドを前記メモリデバイスで受信することと、
    前記１つまたは複数の追加アクセスコマンドに少なくとも部分的に基づいて、前記追加データを前記メモリアレイから信号展開コンポーネントアレイに転送することと、
    前記メモリアレイから前記信号展開コンポーネントアレイへの前記追加データの転送後または転送中、前記データを前記信号展開コンポーネントアレイから前記メモリアレイに書き込むことと、
    を含む方法。
  2. 前記データを前記メモリアレイから前記信号展開コンポーネントアレイに転送することが、
    前記メモリアレイのアクセス線セットを前記信号展開コンポーネントアレイと結合することであり、前記アクセス線セットがそれぞれ、前記メモリアレイのメモリセルセットのうちの少なくとも１つに対応する、前記メモリアレイの前記アクセス線セットを前記信号展開コンポーネントアレイと結合することと、
    前記結合に少なくとも部分的に基づいて、前記結合に少なくとも部分的に基づいて展開された信号状態を前記信号展開コンポーネントアレイの信号展開コンポーネントセットそれぞれに格納することと、
    を含む、請求項１に記載の方法。
  3. 前記格納の後、前記信号展開コンポーネントアレイから前記アクセス線セットを切り離すことであり、前記データを前記信号展開コンポーネントアレイから前記メモリアレイに書き込むことが、前記アクセス線セットを前記信号展開コンポーネントアレイと再結合することを含む、前記信号展開コンポーネントアレイから前記アクセス線セットを切り離すことをさらに含む、請求項２に記載の方法。
  4. 前記センスアンプアレイを用いて前記データを検知することが、
    前記データが前記信号展開コンポーネントアレイに格納されている間に、前記信号展開コンポーネントセットを前記センスアンプアレイと結合することと、
    前記センスアンプアレイのセンスアンプセットによって、前記信号展開コンポーネントセットおよび前記信号展開コンポーネントセットの前記センスアンプアレイとの結合と関連付けられた信号状態に少なくとも部分的に基づいて、論理信号を生成することと、
    を含む、請求項２に記載の方法。
  5. 前記データを前記信号展開コンポーネントアレイから前記メモリアレイに書き込むことが、
    前記信号展開コンポーネントアレイを前記メモリアレイのアクセス線セットと結合することであり、前記アクセス線セットがそれぞれ、前記メモリアレイのメモリセルセットのうちの少なくとも１つに対応する、前記信号展開コンポーネントアレイを前記メモリアレイのアクセス線セットと結合することと、
    前記結合に少なくとも部分的に基づいて、前記データを前記メモリセルセットに格納することと、
    を含む、請求項１に記載の方法。
  6. 前記データが前記メモリアレイから前記信号展開コンポーネントアレイに転送された後、前記メモリアレイが、もはや前記データを格納していない、請求項１に記載の方法。
  7. 前記データが前記信号展開コンポーネントアレイに格納されている間に、前記データをリフレッシュすることをさらに含む、請求項１に記載の方法。
  8. 前記メモリアレイ内のワード線の少なくとも一部をアクティブ化することであり、前記データを前記メモリアレイから前記信号展開コンポーネントアレイに転送することが、前記ワード線の前記少なくとも一部をアクティブ化することに少なくとも部分的に基づく、前記ワード線の前記少なくとも一部をアクティブ化することと、
    前記データを前記信号展開コンポーネントアレイから前記メモリアレイに書き込む前に、前記メモリアレイ内の前記ワード線の前記少なくとも一部を非アクティブ化することであり、前記データを前記信号展開コンポーネントアレイから前記メモリアレイに書き込むことが、前記ワード線の前記少なくとも一部を再アクティブ化することを含む、前記ワード線の前記少なくとも一部を非アクティブ化することと、
    をさらに含む、請求項１に記載の方法。
  9. 前記メモリアレイが、第１の種類の記憶素子をそれぞれ含む複数のメモリセルを備え、
    前記信号展開コンポーネントアレイの各信号展開コンポーネントが、第２の種類の記憶素子を含む、請求項１に記載の方法。
  10. 前記第１の種類の記憶素子が、強誘電体素子を含み、
    前記第２の種類の記憶素子が、コンデンサを含む、請求項９に記載の方法。
  11. 前記データが前記メモリアレイから前記信号展開コンポーネントアレイに転送された後、かつ、前記データが前記信号展開コンポーネントアレイから前記メモリアレイに書き込まれる前に、前記データに対する第２の読み取りコマンドを前記メモリデバイスで受信することと、
    前記第２の読み取りコマンドに少なくとも部分的に基づいて、前記データが前記信号展開コンポーネントアレイに格納されたものと判定することと、
    前記判定に少なくとも部分的に基づいて、前記データが前記信号展開コンポーネントアレイに格納されている間に、前記センスアンプアレイを用いて前記データを検知することと、
    をさらに含む、請求項１に記載の方法。
  12. 前記１つまたは複数の追加読み取りコマンドに応答し、かつ、前記信号展開コンポーネントアレイの容量に少なくとも部分的に基づいて、前記信号展開コンポーネントアレイのキャッシュポリシーに少なくとも部分的に基づいて前記信号展開コンポーネントアレイから前記データをエビクトする旨を決定することであり、前記書き込みが、当該エビクトする旨の決定に少なくとも部分的に基づく、前記データをエビクトする旨を決定することをさらに含む、請求項１に記載の方法。
  13. 前記キャッシュポリシーが、先入れ先出し（ＦＩＦＯ）ポリシー、最古使用（ＬＲＵ）ポリシー、または最低頻度使用（ＬＦＵ）ポリシー、あるいはこれらの任意の組み合わせを含む、請求項１２に記載の方法。
  14. 少なくとも２つのキャッシュポリシーに従って、前記信号展開コンポーネントアレイを動作させることと、
    前記少なくとも２つのキャッシュポリシーそれぞれについて、前記信号展開コンポーネントアレイの各性能基準を決定することと、
    をさらに含む、請求項１３に記載の方法。
  15. 前記データと関連付けられたアクセスパターンを識別することと、
    前記アクセスパターンに少なくとも部分的に基づいて、前記キャッシュポリシーを決定することと、
    をさらに含む、請求項１２に記載の方法。
  16. 前記データが、前記メモリアレイ内の第１のメモリセルセットから前記信号展開コンポーネントアレイに読み取られ、
    前記データが、前記信号展開コンポーネントアレイから前記メモリアレイ内の第２のメモリセルセットに書き込まれる、請求項１に記載の方法。
  17. 前記第２のメモリセルセットと関連付けられたアドレスの指示を出力することと、
    前記指示に応じた肯定または否定をモニタリングすることであり、前記肯定の受信または前記否定の欠如の識別に少なくとも部分的に基づいて、前記データが前記信号展開コンポーネントアレイから前記第２のメモリセルセットに書き込まれる、前記指示に応じた肯定または否定をモニタリングすることと、
    をさらに含む、請求項１６に記載の方法。
  18. 前記第１のメモリセルセットが、オペレーティングシステム用の異なるメモリページと関連付けられ、
    前記第２のメモリセルセットが、オペレーティングシステム用の第２のメモリページと関連付けられ、
    当該方法が、前記データが前記信号展開コンポーネントアレイから前記第２のメモリセルセットに書き込まれることに少なくとも部分的に基づいて、前記オペレーティングシステム用のメモリページ表を更新することであり、前記オペレーティングシステム用の前記メモリページ表が、論理データアドレスの物理データアドレスへのマッピングを含む、前記オペレーティングシステム用の前記メモリページ表を更新することをさらに含む、請求項１７に記載の方法。
  19. メモリアレイに格納されたデータに対する読み取りコマンドをメモリデバイスで受信することと、
    前記読み取りコマンドに少なくとも部分的に基づいて、前記データを前記メモリアレイから信号展開コンポーネントアレイに転送することと、
    前記転送に少なくとも部分的に基づいて、センスアンプアレイを用いて前記データを検知することであり、前記データが、前記転送の後、前記信号展開コンポーネントアレイに格納された、前記データを検知することと、
    前記転送の後、前記データに少なくとも部分的に基づく情報を前記信号展開コンポーネントアレイから前記メモリアレイに書き込むことと、
    前記検知に少なくとも部分的に基づいて、前記メモリデバイスにより前記データを出力することと、
    を含む方法。
  20. 前記データを前記メモリアレイから前記信号展開コンポーネントアレイに転送することが、
    前記メモリアレイのアクセス線セットを前記信号展開コンポーネントアレイと結合することであり、前記アクセス線セットがそれぞれ、前記メモリアレイのメモリセルセットのうちの少なくとも１つに対応する、前記メモリアレイの前記アクセス線セットを前記信号展開コンポーネントアレイと結合することと、
    前記結合に少なくとも部分的に基づいて、前記結合に少なくとも部分的に基づいて展開された信号状態を前記信号展開コンポーネントアレイの信号展開コンポーネントセットそれぞれに格納することと、
    を含む、請求項１９に記載の方法。
  21. 前記アクセス線セットが、前記データが前記信号展開コンポーネントアレイから前記メモリアレイに書き込まれる後まで、前記信号展開コンポーネントアレイと結合されたままである、請求項２０に記載の方法。
  22. 前記メモリアレイ内のワード線の少なくとも一部をアクティブ化することであり、前記データを前記メモリアレイから前記信号展開コンポーネントアレイに転送することが、前記ワード線の前記少なくとも一部をアクティブ化することに少なくとも部分的に基づき、前記ワード線の前記少なくとも一部が、前記データが前記信号展開コンポーネントアレイから前記メモリアレイに書き込まれる後まで、アクティブ化されたままである、前記ワード線の前記少なくとも一部をアクティブ化することをさらに含む、請求項１９に記載の方法。
  23. 前記読み取りコマンドが、読み取り－修正－書き込みコマンドを含み、
    当該方法が、前記データが前記信号展開コンポーネントアレイに格納されている間に、前記読み取り－修正－書き込みコマンドに少なくとも部分的に基づいて、前記データを修正することであり、前記データに少なくとも部分的に基づいて書き込まれた前記情報が、前記修正データを含む、前記データを修正することをさらに含む、請求項１９に記載の方法。
  24. 前記メモリデバイスにより前記修正データを出力することをさらに含む、請求項２３に記載の方法。
  25. メモリアレイに格納されたデータにアクセスするためのコマンドをメモリデバイスで受信することと、
    前記データを前記メモリアレイから信号展開コンポーネントアレイに転送することと、
    前記転送に少なくとも部分的に基づいて、センスアンプアレイを用いて前記データを検知することであり、前記データが、前記転送の後、前記信号展開コンポーネントアレイに格納された、前記データを検知することと、
    前記信号展開コンポーネントアレイまたは前記データのページポリシーを識別することと、
    前記識別したページポリシーに少なくとも部分的に基づいて、修正データを前記信号展開コンポーネントアレイから前記メモリアレイに書き込むことと、
    を含む方法。
  26. 前記データを含むデータセットのアクセスパターンを識別することと、
    前記アクセスパターンに少なくとも部分的に基づいて、前記信号展開コンポーネントアレイの前記ページポリシーを決定することと、
    をさらに含む、請求項２５に記載の方法。
  27. 前記ページポリシーの指示を前記メモリデバイスで受信することであり、前記識別が、前記指示に少なくとも部分的に基づく、前記ページポリシーの前記指示を前記メモリデバイスで受信することをさらに含む、請求項２５に記載の方法。
  28. 前記識別したページポリシーに少なくとも部分的に基づいて、前記修正データを書き込むことが、前記識別したページポリシーに少なくとも部分的に基づいて一度に、前記修正データを前記信号展開コンポーネントアレイから前記メモリアレイに書き込むことを含む、請求項２５に記載の方法。
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235176B2 (en) 2015-12-17 2019-03-19 The Charles Stark Draper Laboratory, Inc. Techniques for metadata processing
WO2019152792A1 (en) 2018-02-02 2019-08-08 Dover Microsystems, Inc. Systems and methods for policy linking and/or loading for secure initialization
JP7039716B2 (ja) 2018-02-02 2022-03-22 ザ チャールズ スターク ドレイパー ラボラトリー， インク． ポリシ実行処理のためのシステムおよび方法
TW201945971A (zh) 2018-04-30 2019-12-01 美商多佛微系統公司 用於檢查安全性能的系統和方法
EP3877874A1 (en) 2018-11-06 2021-09-15 Dover Microsystems, Inc. Systems and methods for stalling host processor
WO2020102064A1 (en) 2018-11-12 2020-05-22 Dover Microsystems, Inc. Systems and methods for metadata encoding
US11841956B2 (en) 2018-12-18 2023-12-12 Dover Microsystems, Inc. Systems and methods for data lifecycle protection
US11176065B2 (en) * 2019-08-12 2021-11-16 Micron Technology, Inc. Extended memory interface
US11842169B1 (en) 2019-09-25 2023-12-12 Amazon Technologies, Inc. Systolic multiply delayed accumulate processor architecture
US12079197B2 (en) 2019-10-18 2024-09-03 Dover Microsystems, Inc. Systems and methods for updating metadata
US11467806B2 (en) 2019-11-27 2022-10-11 Amazon Technologies, Inc. Systolic array including fused multiply accumulate with efficient prenormalization and extended dynamic range
US11816446B2 (en) 2019-11-27 2023-11-14 Amazon Technologies, Inc. Systolic array component combining multiple integer and floating-point data types
JP2021140842A (ja) * 2020-03-04 2021-09-16 キオクシア株式会社 メモリ回路、情報処理回路、及び情報処理装置
US11113233B1 (en) * 2020-06-29 2021-09-07 Amazon Technologies, Inc. Multiple busses in a grouped systolic array
US11232062B1 (en) 2020-06-29 2022-01-25 Amazon Technologies, Inc. Parallelism within a systolic array using multiple accumulate busses
US11422773B1 (en) 2020-06-29 2022-08-23 Amazon Technologies, Inc. Multiple busses within a systolic array processing element
US11308027B1 (en) 2020-06-29 2022-04-19 Amazon Technologies, Inc. Multiple accumulate busses in a systolic array
KR102342994B1 (ko) * 2020-07-21 2021-12-24 고려대학교 산학협력단 산술 연산을 지원하는 인메모리 컴퓨팅
US12124576B2 (en) 2020-12-23 2024-10-22 Dover Microsystems, Inc. Systems and methods for policy violation processing
US11880682B2 (en) 2021-06-30 2024-01-23 Amazon Technologies, Inc. Systolic array with efficient input reduction and extended array performance
US11727981B2 (en) * 2021-07-07 2023-08-15 Micron Technology, Inc. Sense amplifier with digit line multiplexing
US11837269B2 (en) * 2021-08-31 2023-12-05 Micron Technology, Inc. Deck-level signal development cascodes
CN113641626B (zh) * 2021-10-18 2022-02-18 睿思芯科(深圳)技术有限公司 一种sram读写控制方法及行缓冲控制器
CN116417027A (zh) * 2021-12-31 2023-07-11 长鑫存储技术有限公司 一种控制放大方法及电路、灵敏放大器和半导体存储器
US20230267973A1 (en) * 2022-02-21 2023-08-24 Industrial Technology Research Institute Memory circuit with sense amplifier calibration mechanism
US11978496B2 (en) 2022-04-27 2024-05-07 Nvidia Corp. Distributed global and local reference voltage generation
US11967396B2 (en) 2022-04-27 2024-04-23 Nvidia Corp. Multi-rank receiver
US11973501B2 (en) 2022-04-27 2024-04-30 Nvidia Corp. Digitally controlled unified receiver for multi-rank system
US11881255B2 (en) * 2022-04-27 2024-01-23 Nvidia Corp. Look ahead switching circuit for a multi-rank system
US20230350598A1 (en) * 2022-04-28 2023-11-02 Micron Technology, Inc. Performance monitoring for a memory system
JP2024002003A (ja) * 2022-06-23 2024-01-11 キオクシア株式会社 メモリデバイス及びメモリシステム
US20240069783A1 (en) * 2022-08-29 2024-02-29 Micron Technology, Inc. Memory phase monitoring and scheduling system
WO2024054448A1 (en) * 2022-09-10 2024-03-14 Rambus Inc. Split-entry dram cache
CN116149572A (zh) 2023-02-24 2023-05-23 合肥兆芯电子有限公司 映射表更新方法、存储器存储装置及存储器控制电路单元

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211061A (ja) * 1994-01-06 1995-08-11 Oki Electric Ind Co Ltd 半導体記憶装置
US5596521A (en) * 1994-01-06 1997-01-21 Oki Electric Industry Co., Ltd. Semiconductor memory with built-in cache
JPH1166850A (ja) * 1997-08-21 1999-03-09 Fujitsu Ltd 半導体記憶装置
JPH11339466A (ja) * 1998-03-27 1999-12-10 Fujitsu Ltd 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ
US6205076B1 (en) * 1998-03-27 2001-03-20 Fujitsu Limited Destructive read type memory circuit, restoring circuit for the same and sense amplifier
US20020154536A1 (en) * 2001-04-21 2002-10-24 Perner Frederick A. Multi-function serial I/O circuit
US20180301180A1 (en) * 2017-04-18 2018-10-18 Lapis Semiconductor Co., Ltd. Semiconductor memory device and method for reading semiconductor memory device

Family Cites Families (107)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493026A (en) 1982-05-26 1985-01-08 International Business Machines Corporation Set associative sector cache
JPH0793031B2 (ja) * 1987-02-12 1995-10-09 株式会社日立製作所 アクセス制御システム
JPH01166850A (ja) 1987-12-24 1989-06-30 Mitsubishi Heavy Ind Ltd 銅又はアルミニウム合金鋳物の製造法
JPH0315958A (ja) 1989-06-14 1991-01-24 Hitachi Ltd キャッシュメモリシステム
JP2938511B2 (ja) 1990-03-30 1999-08-23 三菱電機株式会社 半導体記憶装置
JP2951786B2 (ja) 1992-02-03 1999-09-20 三菱電機株式会社 半導体記憶装置
US5341501A (en) 1991-10-04 1994-08-23 Bull Hn Information Systems Inc. Processor bus access
US5377154A (en) 1992-01-31 1994-12-27 Oki Electric Industry Co., Ltd. Multiple serial-access memory
JP3085843B2 (ja) 1994-01-11 2000-09-11 沖電気工業株式会社 半導体記憶回路
US6320778B1 (en) 1994-01-06 2001-11-20 Oki Electric Industry Co., Ltd. Semiconductor memory with built-in cache
JP3181479B2 (ja) 1994-12-15 2001-07-03 沖電気工業株式会社 半導体記憶装置
US5787267A (en) 1995-06-07 1998-07-28 Monolithic System Technology, Inc. Caching method and circuit for a memory system with circuit module architecture
JP3352577B2 (ja) 1995-12-21 2002-12-03 インターナショナル・ビジネス・マシーンズ・コーポレーション 記憶装置
JPH1173763A (ja) 1997-08-28 1999-03-16 Toshiba Corp 半導体集積回路装置
JP3161384B2 (ja) 1997-09-16 2001-04-25 日本電気株式会社 半導体記憶装置とそのアクセス方法
JP2954178B1 (ja) 1998-06-26 1999-09-27 甲府日本電気株式会社 可変式キャッシュ方式
JP2001006379A (ja) 1999-06-16 2001-01-12 Fujitsu Ltd 複写、移動機能を有するフラッシュメモリ
JP2001005725A (ja) 1999-06-21 2001-01-12 Hitachi Ltd キャッシュ記憶装置
KR100373849B1 (ko) 2000-03-13 2003-02-26 삼성전자주식회사 어소시어티브 캐시 메모리
US6829682B2 (en) 2001-04-26 2004-12-07 International Business Machines Corporation Destructive read architecture for dynamic random access memories
US6552944B2 (en) * 2001-05-31 2003-04-22 International Business Machines Corporation Single bitline direct sensing architecture for high speed memory device
KR100387529B1 (ko) 2001-06-11 2003-06-18 삼성전자주식회사 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
US20040230288A1 (en) 2002-04-17 2004-11-18 Rosenthal Arthur L. Medical devices adapted for controlled in vivo structural change after implantation
CN1480950A (zh) 2002-09-05 2004-03-10 力旺电子股份有限公司 即时多路复用且可快速复制数据的闪速存储器装置
US6940753B2 (en) 2002-09-24 2005-09-06 Sandisk Corporation Highly compact non-volatile memory and method therefor with space-efficient data registers
JP4439838B2 (ja) 2003-05-26 2010-03-24 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及びその制御方法
US6999370B2 (en) 2003-08-06 2006-02-14 International Business Machines Corporation Low power circuits with small voltage swing transmission, voltage regeneration, and wide bandwidth architecture
JP4107269B2 (ja) 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
US7085190B2 (en) 2004-09-16 2006-08-01 Stmicroelectronics, Inc. Variable boost voltage row driver circuit and method, and memory device and system including same
JP4956922B2 (ja) 2004-10-27 2012-06-20 ソニー株式会社 記憶装置
KR100640594B1 (ko) 2004-10-27 2006-11-01 삼성전자주식회사 데이터 스트로브 신호를 모니터링하여 적응적으로 데이터입출력 신호를 래치하는 인터페이스 회로 및 이를구비하는 메모리 시스템
US7216272B2 (en) 2005-02-23 2007-05-08 Texas Instruments Incorporated Method for reducing SRAM test time by applying power-up state knowledge
JP5005179B2 (ja) * 2005-03-23 2012-08-22 ソニー株式会社 固体撮像装置
US7206230B2 (en) 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
JP4756581B2 (ja) 2005-07-21 2011-08-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
US20070083783A1 (en) 2005-08-05 2007-04-12 Toru Ishihara Reducing power consumption at a cache
JP2007080325A (ja) 2005-09-12 2007-03-29 Matsushita Electric Ind Co Ltd 半導体記憶装置
US7286425B2 (en) 2005-10-31 2007-10-23 International Business Machines Corporation System and method for capacitive mis-match bit-line sensing
KR20070066185A (ko) 2005-12-21 2007-06-27 삼성전자주식회사 데이터 라인을 공유하는 반도체 메모리 장치의 병렬 비트테스트 회로
US7647536B2 (en) 2005-12-30 2010-01-12 Intel Corporation Repair bits for a low voltage cache
US7516275B2 (en) 2006-04-25 2009-04-07 International Business Machines Corporation Pseudo-LRU virtual counter for a locking cache
JP4299848B2 (ja) 2006-08-09 2009-07-22 エルピーダメモリ株式会社 半導体記憶装置
US20080080266A1 (en) 2006-09-27 2008-04-03 Khellah Muhammad M Memory driver circuits with embedded level shifters
CN101558391B (zh) 2006-12-15 2013-10-16 密克罗奇普技术公司 用于微处理器的可配置高速缓冲存储器
JP2008257773A (ja) 2007-04-02 2008-10-23 Toshiba Corp 不揮発性半導体記憶装置、不揮発性半導体記憶装置の制御方法、不揮発性半導体記憶システム、及びメモリカード
US7613060B2 (en) 2007-05-21 2009-11-03 Micron Technology, Inc. Methods, circuits, and systems to select memory regions
WO2009034603A1 (ja) 2007-09-14 2009-03-19 Fujitsu Microelectronics Limited 半導体メモリ
JP5217374B2 (ja) 2007-11-13 2013-06-19 富士電機株式会社 自動販売機
US8090999B2 (en) 2008-06-10 2012-01-03 Micron Technology, Inc. Memory media characterization for development of signal processors
US20140325129A1 (en) 2008-12-31 2014-10-30 Micron Technology, Inc. Method and apparatus for active range mapping for a nonvolatile memory device
KR20100113389A (ko) 2009-04-13 2010-10-21 주식회사 하이닉스반도체 라이트 동작을 제어하는 반도체 집적 회로
US8495299B2 (en) * 2009-11-16 2013-07-23 Microsoft Corporation Non-blocking data transfer via memory cache manipulation
US20110149667A1 (en) 2009-12-23 2011-06-23 Fatih Hamzaoglu Reduced area memory array by using sense amplifier as write driver
JP5374412B2 (ja) 2010-02-24 2013-12-25 ラピスセミコンダクタ株式会社 半導体記憶回路
KR20110097438A (ko) * 2010-02-25 2011-08-31 삼성전자주식회사 메모리 시스템, 그리고 그것의 동작 방법
KR20110124992A (ko) 2010-05-12 2011-11-18 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 시스템
US8760953B2 (en) 2010-10-01 2014-06-24 Qualcomm Incorporated Sense amplifier with selectively powered inverter
US8385140B2 (en) * 2010-11-18 2013-02-26 Advanced Micro Devices, Inc. Memory elements having shared selection signals
US20120151232A1 (en) 2010-12-12 2012-06-14 Fish Iii Russell Hamilton CPU in Memory Cache Architecture
JP5443420B2 (ja) * 2011-03-23 2014-03-19 株式会社東芝 半導体記憶装置
JP2012203938A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体記憶装置
US8743630B2 (en) * 2011-05-23 2014-06-03 Infineon Technologies Ag Current sense amplifier with replica bias scheme
US8645752B2 (en) 2011-11-08 2014-02-04 Micron Technology, Inc. Apparatuses and methods for operating a memory device
US20130145097A1 (en) 2011-12-05 2013-06-06 Qualcomm Incorporated Selective Access of a Store Buffer Based on Cache State
US8873329B1 (en) 2012-01-17 2014-10-28 Rambus Inc. Patterned memory page activation
JP2013196717A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 半導体記憶装置およびその駆動方法
JP5978771B2 (ja) 2012-05-31 2016-08-24 ソニー株式会社 信号処理装置および方法、撮像素子、並びに、撮像装置
US9257154B2 (en) 2012-11-29 2016-02-09 Micron Technology, Inc. Methods and apparatuses for compensating for source voltage
US9013930B2 (en) 2012-12-20 2015-04-21 Winbond Electronics Corp. Memory device with interleaved high-speed reading function and method thereof
US9509317B2 (en) * 2013-01-31 2016-11-29 Oracle International Corporation Rotational synchronizer circuit for metastablity resolution
US9093175B2 (en) 2013-03-27 2015-07-28 International Business Machines Corporation Signal margin centering for single-ended eDRAM sense amplifier
US9443602B2 (en) 2013-08-23 2016-09-13 Kabushiki Kaisha Toshiba Storage device and data latch timing adjustment method
EP3103255B1 (en) 2014-02-07 2021-07-07 Rambus Inc. Feedthrough-compensated image sensor
US9384830B2 (en) 2014-05-06 2016-07-05 Micron Technology, Inc. Apparatuses and methods for performing multiple memory operations
US9535844B1 (en) 2014-06-30 2017-01-03 EMC IP Holding Company LLC Prioritization for cache systems
KR102309471B1 (ko) 2014-12-19 2021-10-07 에스케이하이닉스 주식회사 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
CN107408405B (zh) 2015-02-06 2021-03-05 美光科技公司 用于并行写入到多个存储器装置位置的设备及方法
US9785211B2 (en) 2015-02-13 2017-10-10 Qualcomm Incorporated Independent power collapse methodology
EP3211534B1 (en) * 2015-03-27 2020-03-11 Huawei Technologies Co., Ltd. Data processing method, memory management unit and memory control device
US9582430B2 (en) 2015-03-27 2017-02-28 Intel Corporation Asymmetric set combined cache
US9728243B2 (en) * 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
US10073786B2 (en) 2015-05-28 2018-09-11 Micron Technology, Inc. Apparatuses and methods for compute enabled cache
US9627016B2 (en) 2015-09-10 2017-04-18 Cypress Semiconductor Corporation Systems, methods, and devices for parallel read and write operations
KR102377453B1 (ko) 2015-11-05 2022-03-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
US10303372B2 (en) 2015-12-01 2019-05-28 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
US9734886B1 (en) 2016-02-01 2017-08-15 Micron Technology, Inc Cell-based reference voltage generation
US9934837B2 (en) 2016-03-01 2018-04-03 Micron Technology, Inc. Ground reference scheme for a memory cell
US9552864B1 (en) * 2016-03-11 2017-01-24 Micron Technology, Inc. Offset compensation for ferroelectric memory cell sensing
US10083731B2 (en) 2016-03-11 2018-09-25 Micron Technology, Inc Memory cell sensing with storage component isolation
US9761312B1 (en) * 2016-03-16 2017-09-12 Micron Technology, Inc. FeRAM-DRAM hybrid memory
US9997250B2 (en) 2016-03-17 2018-06-12 SK Hynix Inc. Non-volatile memory device with a plurality of cache latches and switches and method for operating non-volatile memory device
US10474581B2 (en) 2016-03-25 2019-11-12 Micron Technology, Inc. Apparatuses and methods for cache operations
US9542980B1 (en) 2016-03-29 2017-01-10 Nanya Technology Corp. Sense amplifier with mini-gap architecture and parallel interconnect
US10082964B2 (en) 2016-04-27 2018-09-25 Micron Technology, Inc Data caching for ferroelectric memory
CN108701077B (zh) 2016-05-03 2023-11-10 拉姆伯斯公司 具有高效写入操作的存储器组件
TWI734781B (zh) * 2016-05-20 2021-08-01 日商半導體能源研究所股份有限公司 半導體裝置、電子構件及電子裝置
US10090027B2 (en) 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
US10372566B2 (en) * 2016-09-16 2019-08-06 Micron Technology, Inc. Storing memory array operational information in nonvolatile subarrays
US10249351B2 (en) 2016-11-06 2019-04-02 Intel Corporation Memory device with flexible internal data write control circuitry
US10503649B2 (en) 2016-11-28 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and address mapping method for cache memory
US10490239B2 (en) * 2016-12-27 2019-11-26 Intel Corporation Programmable data pattern for repeated writes to memory
WO2018163252A1 (ja) 2017-03-06 2018-09-13 ゼンテルジャパン株式会社 半導体記憶システム
US10650899B2 (en) 2017-04-27 2020-05-12 Everspin Technologies, Inc. Delayed write-back in memory with calibration support
US10789175B2 (en) 2017-06-01 2020-09-29 Mellanox Technologies Ltd. Caching policy in a multicore system on a chip (SOC)
US10510383B2 (en) 2017-10-03 2019-12-17 Sandisk Technologies Llc State dependent sense circuits and pre-charge operations for storage devices
US10667621B2 (en) * 2018-04-19 2020-06-02 Micron Technology, Inc. Multi-stage memory sensing
US10395710B1 (en) * 2018-05-21 2019-08-27 Avalanche Technology, Inc. Magnetic memory emulating dynamic random access memory (DRAM)

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07211061A (ja) * 1994-01-06 1995-08-11 Oki Electric Ind Co Ltd 半導体記憶装置
US5596521A (en) * 1994-01-06 1997-01-21 Oki Electric Industry Co., Ltd. Semiconductor memory with built-in cache
JPH1166850A (ja) * 1997-08-21 1999-03-09 Fujitsu Ltd 半導体記憶装置
US5909407A (en) * 1997-08-21 1999-06-01 Fujitsu Limited Word line multi-selection circuit for a memory device
JPH11339466A (ja) * 1998-03-27 1999-12-10 Fujitsu Ltd 破壊読出型メモリ回路、リストア用アドレス記憶・制御回路及びセンスアンプ
US6205076B1 (en) * 1998-03-27 2001-03-20 Fujitsu Limited Destructive read type memory circuit, restoring circuit for the same and sense amplifier
US20020154536A1 (en) * 2001-04-21 2002-10-24 Perner Frederick A. Multi-function serial I/O circuit
JP2003007049A (ja) * 2001-04-21 2003-01-10 Hewlett Packard Co <Hp> 多機能直列入力／出力回路
US20180301180A1 (en) * 2017-04-18 2018-10-18 Lapis Semiconductor Co., Ltd. Semiconductor memory device and method for reading semiconductor memory device
JP2018181394A (ja) * 2017-04-18 2018-11-15 ラピスセミコンダクタ株式会社 半導体記憶装置および半導体記憶装置の読み出し方法

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Publication number Publication date
CN113196394A (zh) 2021-07-30
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