TW202230141A - 電子設備及用於記憶體裝置中之多工信號開發之方法 - Google Patents

電子設備及用於記憶體裝置中之多工信號開發之方法 Download PDF

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signal
memory
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迪米崔 Ａ 俞達諾
山基 庫瑪 賈殷
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美商美光科技公司
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Abstract

本發明闡述與一記憶體裝置中之多工信號開發有關之方法、系統及裝置。在一項實例中，根據所闡述技術之一設備可包含一組記憶體單元、一感測放大器及各自與該組記憶體單元中之一或多個記憶體單元相關聯之一組信號開發組件。該設備可進一步包含與該組信號開發組件耦合之一選擇組件，諸如一信號開發組件多工器。該選擇組件可經組態以將該組信號開發組件中之一選定信號開發組件與該感測放大器選擇性地耦合，此可支援在重疊時間間隔期間進行信號開發之實例。

Description

電子設備及用於記憶體裝置中之多工信號開發之方法
技術領域係關於一記憶體裝置中之多工信號開發。
記憶體裝置廣泛地用於在諸如電腦、無線通信裝置、相機、數位顯示器及諸如此類之各種電子裝置中儲存資訊。資訊係藉由程式化一記憶體裝置之不同狀態而儲存的。舉例而言，二進制記憶體裝置具有通常由一邏輯「1」或一邏輯「0」表示之兩個邏輯狀態。在其他記憶體裝置中，可儲存兩個以上邏輯狀態。為存取所儲存資訊，電子裝置之一組件可讀取或感測記憶體裝置中之所儲存邏輯狀態。為儲存資訊，電子裝置之一組件可將邏輯狀態寫入或編程於記憶體裝置中。
存在各種類型之記憶體裝置，包含採用磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)及其他記憶體之彼等記憶體裝置。記憶體裝置可係揮發性或非揮發性的。諸如PCM及FeRAM之非揮發性記憶體可甚至在不存在一外部電源之情況下維持所儲存邏輯狀態達延長時間週期。諸如DRAM之揮發性記憶體裝置可隨著時間而失去所儲存邏輯狀態，除非該等所儲存邏輯狀態由一電源週期性地再新。在某些情形中，非揮發性記憶體可使用與揮發性記憶體類似之裝置架構，但可藉由採用諸如鐵電電容或不同材料相之物理現象而具有非揮發性性質。
改良記憶體裝置可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保持、減少電力消耗或減少製造成本以及其他度量。在某些情形中，延時對於在存取操作中使用之不同組件可係不同的，或延時可在其他方面對於一存取操作之不同部分係不同的，此可影響記憶體裝置執行存取操作所需要之時間。
本專利申請案主張Yudanov等人之2018年12月21日提出申請之標題為「MULTIPLEXED SIGNAL DEVELOPMENT IN A MEMORY DEVICE」之第62/783,388號美國專利申請案之優先權，該美國專利申請案指派給其受讓人且以全文引用方式明確地併入本文中。
與在一記憶體存取操作中使用之不同組件相關聯之不同延時或以其他方式與一記憶體存取操作之部分相關聯之不同延時可在執行該記憶體存取操作中導致延遲。舉例而言，當與基於存取一記憶體單元(例如，包含將一記憶體單元與一信號開發組件耦合之一操作)而開發一信號相關聯之一延時之持續時間比與在一感測放大器處產生一輸出信號(例如，該感測放大器處之一鎖存操作)相關聯之一延時長時，一記憶體裝置可能夠比信號開發操作更迅速地執行輸出操作。對於針對每一感測放大器具有一單個信號開發組件(例如，信號開發組件與感測放大器之一1:1映射)之一記憶體裝置，記憶體裝置之通量因此可受與信號開發組件或信號開發操作相關聯之延時或循環持續時間限制，此可影響延時敏感應用。
根據如本文中所揭示之實例，一記憶體裝置可包含可選擇性地與該記憶體裝置之一感測放大器耦合或與該感測放大器解耦之多個信號開發組件。舉例而言，一感測放大器可與一選擇組件(例如，一多工器(MUX)、一電晶體網路、一電晶體陣列、一切換網路、一切換陣列)耦合，且該選擇組件可和各自與該記憶體裝置之一或多個記憶體單元相關聯之一組信號開發組件耦合。在某些實例中，可在信號開發組件中之獨立於其他信號開發組件之每一者處開發(例如，至少部分地基於與一各別記憶體單元之一耦合或該各別記憶體單元之其他存取)單元存取信號(例如，單元讀取信號、單元寫入信號)。
在某些實例中(例如，在一讀取操作中)，信號開發組件可在重疊時間間隔期間各自與一各別記憶體單元或存取線耦合，使得可在該等重疊時間間隔期間產生多個單元存取信號(例如，與各別信號開發組件中之每一者之該各別記憶體單元或存取線相關聯之多個單元讀取信號)。一信號開發組件可隨後經由該選擇組件與該感測放大器耦合以產生該感測放大器之一鎖存信號(例如，該感測放大器之一輸出信號，基於一各別單元存取信號)，該鎖存信號可與由一各別記憶體單元儲存之一特定邏輯狀態相關聯(例如，與該各別單元存取信號相關聯)。在其中已在多個信號開發組件處開發單元存取信號之實例中，該多個信號開發組件可以一順序方式與該感測放大器耦合從而以一順序方式產生該感測放大器之鎖存信號。
在各種實例(例如，其中與產生該感測放大器之鎖存信號相關聯之一延時之持續時間比與開發單元存取信號相關聯之一延時短)中，記憶體裝置之通量可藉由在重疊時間間隔期間開發多個單元存取信號且以一順序方式(例如，經由該選擇組件)產生相關聯鎖存信號而經改良。換言之，當信號正以其他方式經產生或在其他信號開發組件與各別記憶體單元之間共用(例如，在一資料傳送中)時，與多個信號開發組件多工之一感測放大器可與該等信號開發組件中之一者耦合。在某些實例中，一感測放大器因此可在此時變得自由支援一資料傳送(例如，關於一記憶體單元)中未涉及之關於信號開發組件之讀取、寫入、重寫或再新操作。因此，如本文中所揭示，一記憶體裝置可包含多工信號開發組件以補償與不同延時相關聯的一存取操作之部分，在某些實例中，此可減少存取串列化(例如，歸因於列緩衝器衝突)之影響。
在一項實例中，根據如本文中所揭示之實例之一方法可包含在一第一時間間隔期間將一第一記憶體單元與一第一信號開發組件耦合，且在與該第一時間間隔重疊之一第二時間間隔期間將一第二記憶體單元與一第二信號開發組件耦合。該方法可進一步包含在該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與一感測放大器耦合，且在該第二時間間隔或該第三時間間隔中之一者或兩者之後的一第四時間間隔期間將該第二信號開發組件與該感測放大器耦合。
在另一實例中，根據如本文中所揭示之實例之一設備可包含複數個記憶體單元、一感測放大器及複數個信號開發組件。該設備亦可包含一電路，該電路經組態以在一第一時間間隔期間將該複數個記憶體單元中之一第一記憶體單元與該複數個信號開發組件中之一第一信號開發組件耦合，且在與該第一時間間隔重疊之一第二時間間隔期間將該複數個記憶體單元中之一第二記憶體單元與該複數個信號開發組件中之一第二信號開發組件耦合。該電路可進一步經組態以在該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該感測放大器耦合，且在該第二時間間隔或該第三時間間隔中之一者或兩者之後的一第四時間間隔期間將該第二信號開發組件與該感測放大器耦合。
在另一實例中，一設備可包含複數個記憶體單元、一感測放大器及複數個信號開發組件，其中該複數個信號開發組件中之每一信號開發組件與該複數個記憶體單元中之一或多個記憶體單元相關聯。該設備可進一步包含一選擇組件，該選擇組件與該複數個信號開發組件耦合且經組態以將該複數個信號開發組件中之任何一個信號開發組件與該感測放大器選擇性地耦合。
參考圖1至圖3在支援一記憶體裝置中之多工信號開發之記憶體陣列及記憶體電路之內容脈絡中進一步闡述上文所介紹之揭示內容之特徵。然後參考圖4A至圖5B闡述特定實例，圖4A至圖5B圖解說明支援一記憶體裝置中之多工信號開發之特定讀取操作及寫入操作。參考圖6至圖9B闡述可支援所闡述操作之電路、組件及配置之額外實例。關於圖10至圖15進一步闡述本發明之此等及其他特徵，圖10至圖15圖解說明支援一記憶體裝置中之多工信號開發之設備圖式、系統圖式及流程圖。
圖1圖解說明根據如本文中所揭示之實例之支援多工信號開發之一實例性記憶體裝置100。記憶體裝置100亦可稱為一電子記憶體設備。記憶體裝置100可包含可程式化以儲存不同邏輯狀態之記憶體單元105。在某些情形中，一記憶體單元105可係可程式化的以儲存表示為一邏輯0及一邏輯1之兩個邏輯狀態。在某些情形中，一記憶體單元105可係可程式化的以儲存兩個以上邏輯狀態。在某些實例中，記憶體單元105可包含一電容性記憶體元件、一鐵電記憶體元件、一電阻元件、一自選記憶體元件或其一組合。
記憶體單元105組可係記憶體裝置100之一記憶體區段110 (例如，包含一記憶體單元105陣列)之一部分，其中在某些實例中，一記憶體區段110可係指記憶體單元105之一連續拼貼塊(例如，一半導體晶片之一組連續元件)。在某些實例中，一記憶體區段110可係指可在一存取操作中經加偏壓之最小記憶體單元105組，或共用一共同節點(例如，一共同板線、加偏壓至一共同電壓之一組板線)之一最小記憶體單元105組。儘管展示記憶體裝置100之一單個記憶體區段110，但根據如本文中所揭示之實例之一記憶體裝置之各種實例可具有一組記憶體區段110。在一項說明性實例中，一記憶體裝置100或其一子區段(例如，一多核記憶體裝置100之一核心、一多晶片記憶體裝置之一晶片)可包含32個「庫」且每一庫可包含32個區段。因此，根據說明性實例，一記憶體裝置100或其子區段可包含1,024個記憶體區段110。
在某些實例中，一記憶體單元105可儲存表示可程式化邏輯狀態之一電荷(例如，將電荷儲存於一電容器、電容性記憶體元件、電容性儲存元件中)。在一項實例中，一帶電及不帶電電容器可分別表示兩個邏輯狀態。在另一實例中，一帶正電及帶負電電容器可分別表示兩個邏輯狀態。DRAM或FeRAM架構可使用此等設計，且所採用之電容器可包含具有線性或順電極化性質之一介電材料作為一絕緣體。在某些實例中，一電容器之不同電荷位準可表示不同邏輯狀態(例如，支援一各別記憶體單元105中之兩個以上邏輯狀態)。在諸如FeRAM架構之某些實例中，一記憶體單元105可包含一鐵電電容器，該鐵電電容器具有一鐵電材料作為該電容器之端子之間的一絕緣(例如，非導電)層。一鐵電電容器之不同極化位準可表示不同邏輯狀態(例如，支援一各別記憶體單元105中之兩個或兩個以上邏輯狀態)。在某些實例中，鐵電材料具有非線性極化性質。
在某些實例中，一記憶體單元105可包含一材料部分，該材料部分可稱為一記憶體元件、一記憶體儲存元件、一自選記憶體元件或一自選記憶體儲存元件。該材料部分可具有表示不同邏輯狀態之一可變且可組態電阻。舉例而言，可採取一結晶原子組態或一非晶原子組態之形式(例如，能夠在記憶體裝置100之一周圍操作溫度範圍內維持一結晶狀態或一非晶狀態)之一材料可取決於原子組態而具有不同電阻。材料之一更加結晶狀態(例如，一單個晶體，可係實質上結晶之相對大晶粒體之一集合)可具有一相對低電阻，且可替代地稱為一「SET」邏輯狀態。材料之一更加非晶狀態(例如，一完全非晶狀態，可係實質上非晶之相對小晶粒體之某一分佈)可具有一相對高電阻，且可替代地稱為一「RESET」邏輯狀態。因此，取決於記憶體單元105之材料部分處於更加結晶狀態還是更加非晶狀態中，施加至此一記憶體單元105之一電壓可產生不同電流。因此，因將一讀取電壓施加至記憶體單元105而產生之電流之量值可用於判定由記憶體單元105儲存之一邏輯狀態。
在某些實例中，一記憶體元件可組態有可產生中間電阻之各種比例之結晶區與非晶區(例如，變化程度之原子秩序及無序)，該等中間電阻可表示不同邏輯狀態(例如，支援一各別記憶體單元105中之兩個或兩個以上邏輯狀態)。此外，在某些實例中，一材料或一記憶體元件可具有兩個以上原子組態，諸如一非晶組態及兩個不同結晶組態。儘管本文中參考不同原子組態之一電阻所闡述，但一記憶體裝置可使用一記憶體元件之某一其他特性來判定對應於一原子組態或原子組態組合之一所儲存邏輯狀態。
在某些情形中，處於一更加非晶狀態中之一記憶體元件可與一臨限電壓相關聯。在某些實例中，當跨越處於更加非晶狀態中之一記憶體元件施加大於該臨限電壓之一電壓時，電流可流動穿過該記憶體元件。在某些實例中，當跨越處於更加非晶狀態中之一記憶體元件施加小於該臨限電壓之一電壓時，電流不可流動穿過該記憶體元件。在某些情形中，處於一更加結晶狀態中之一記憶體元件可不與一臨限電壓相關聯(例如，可與零之一臨限電壓相關聯)。在某些實例中，電流可回應於跨越處於更加結晶狀態中之一記憶體元件之一非零電壓而流動穿過該記憶體元件。
在某些情形中，處於更加非晶狀態及更加結晶狀態兩者中之一材料可與臨限電壓相關聯。舉例而言，自選記憶體可增強一記憶體單元之一臨限電壓在不同經編程狀態之間的差(例如，藉助於不同組成分佈)。具有此一記憶體元件之一記憶體單元105之邏輯狀態可藉由隨著時間而將該記憶體元件加熱至一溫度量變曲線(此支援形成一特定原子組態或原子組態組合)而設定。
一記憶體裝置100可包含一個三維(3D)記憶體陣列，其中複數個二維(2D)記憶體陣列(例如，層面、層級)彼此上下地形成。在各種實例中，此等陣列可劃分成一組記憶體區段110，其中每一記憶體區段110可配置於一層面或層級內，跨越多個層面或層級而分佈，或其任一組合。與2D陣列相比較，此等配置可增加可放置或形成於一單個晶粒或基板上之記憶體單元105之數目，此又可減少一記憶體裝置100之生產成本或增加記憶體裝置100之效能或兩者。該等層面或層級可由一電絕緣材料分開。每一層面或層級可經對準或經定位，使得記憶體單元105可跨越每一層面大致彼此對準，從而形成記憶體單元105之一堆疊。
在記憶體裝置100之實例中，記憶體區段110之每一記憶體單元105列可與一組第一存取線120中之一者(例如，一字線(WL)，諸如WL 1至WL M中之一者)耦合，且每一記憶體單元105行可與一組第二存取線130中之一者(例如，一數位線(DL)，諸如DL 1至DL N中之一者)耦合。在某些實例中，一不同記憶體區段110(未展示)之一記憶體單元105列可與不同複數個第一存取線120中之一者(例如，不同於WL 1至WL M之一字線)耦合，且不同記憶體區段110之一記憶體單元105行可與不同複數個第二存取線130中之一者(例如，不同於DL 1至DL N之一數位線)耦合。在某些情形中，第一存取線120及第二存取線130可在記憶體裝置100中實質上彼此垂直(例如，當觀看記憶體裝置100之一層面之一平面時，如圖1中所展示)。在不有損理解或操作之情況下，所提及之字線及位線或其類似物係可互換的。
一般而言，一個記憶體單元105可位於一存取線120與一存取線130之交叉點處(例如，與存取線120及存取線130耦合、耦合於存取線120與存取線130之間)。此交叉點或此交叉點之一指示可稱為一記憶體單元105之一位址。一目標或選定記憶體單元105可係位於一通電或以其他方式選擇之存取線120與一通電或以其他方式選擇之存取線130之交叉點處之一記憶體單元105。換言之，一存取線120及一存取線130可通電或以其他方式經選擇以對其交叉點處之一記憶體單元105進行存取(例如，讀取、寫入、重寫、再新)。與同一存取線120或130進行電子通信(例如，連接至同一存取線120或130)之其他記憶體單元105可稱為非目標或非選定記憶體單元105。
在某些架構中，一記憶體單元105之邏輯儲存組件(例如，一電容性記憶體元件、一鐵電記憶體元件、一電阻式記憶體元件、其他記憶體元件)可藉由一單元選擇組件(在某些實例中，其可稱為一切換組件或一選擇器裝置)與一第二存取線130電隔離。一第一存取線120可與該單元選擇組件耦合(例如，經由該單元選擇組件之一控制節點或端子)，且可控制記憶體單元105之該單元選擇組件或與記憶體單元105相關聯之該單元選擇組件。舉例而言，該單元選擇組件可係一電晶體且第一存取線120可與該電晶體之一閘極耦合(例如，其中該電晶體之一閘極節點可係該電晶體之一控制節點)。啟動一記憶體單元105之第一存取線120可產生記憶體單元105之邏輯儲存組件與其對應第二存取線130之間的一電連接或閉合電路。然後可存取第二存取線130以對記憶體單元105進行讀取或寫入。
在某些實例中，記憶體區段110之記憶體單元105亦可與複數個第三存取線140中之一者(例如，一板線(PL)，諸如PL 1至PL N中之一者)耦合。儘管經圖解說明為單獨線，但在某些實例中，該複數個第三存取線140可表示以下各項或以其他方式與以下各項功能上等效：一共同板線、一共同板或記憶體區段110之其他共同節點(例如，對於記憶體區段110中之記憶體單元105中之每一者共同之一節點)，或記憶體裝置100之其他共同節點。在某些實例中，該複數個第三存取線140可將記憶體單元105與一或多個電壓源耦合以進行各種感測及/或寫入操作，包含本文中所闡述之彼等操作。舉例而言，當一記憶體單元105採用一電容器來儲存一邏輯狀態時，一第二存取線130可提供對該電容器之一第一端子或一第一板之存取，且一第三存取線140可提供對該電容器之一第二端子或一第二板(例如，與該電容器之該第一端子對置之與該電容器之一相對板相關聯之一端子、以其他方式位於一電容之與該電容器之該第一端子相對之側上之一端子)之存取。在某些實例中，一不同記憶體區段110 (未展示)之記憶體單元105可與不同複數個第三存取線140中之一者(例如，不同於PL 1至PL N之一組板線、一不同共同板線、一不同共同板、一不同共同節點)耦合，不同複數個第三存取線140可與所圖解說明之第三存取線140 (例如，板線PL 1至PL N)電隔離。
該複數個第三存取線140可與一板組件145耦合，板組件145可控制各種操作，諸如啟動該複數個第三存取線140中之一或多者或將該複數個第三存取線140中之一或多者與一電壓源或其他電路元件選擇性地耦合。儘管記憶體裝置100之該複數個第三存取線140經展示為與該複數個第二存取線130實質上平行，但在其他實例中，複數個第三存取線140可與該複數個第一存取線120實質上平行，或呈任何其他組態。
儘管參考圖1所闡述之存取線經展示為記憶體單元105與所耦合組件之間的直達線，但存取線可與諸如電容器、電阻器、電晶體、放大器、電壓源、切換組件、選擇組件及其他元件之其他電路元件(其可用於支援存取操作，包含本文中所闡述之彼等操作)相關聯。在某些實例中，一電極可與一記憶體單元105及一存取線120耦合(例如，耦合於記憶體單元105與存取線120之間)，或與一記憶體單元105及一存取線130耦合(例如，耦合於記憶體單元105與存取線130之間)。術語電極可係指一電導體或組件之間的其他電介面，且在某些情形中，可經採用作為至一記憶體單元105之一電觸點。一電極可包含提供記憶體裝置100之元件或組件之間的一導電路徑之一跡線、導線、導電線、導電層、導電墊或類似者。
可藉由啟動或選擇與一記憶體單元105耦合之一第一存取線120、一第二存取線130及/或一第三存取線140 (其可包含將一電壓、一電荷或一電流施加至各別存取線)而對記憶體單元105執行諸如讀取、寫入、重寫及再新之存取操作。存取線120、130及140可由諸如金屬(例如，銅(Cu)、銀(Ag)、鋁(Al)、金(Au)、鎢(W)、鈦(Ti))、金屬合金、碳或者其他導電或半導電材料、合金或化合物之導電材料製成。在選擇一記憶體單元105之後，一所得信號(例如，一單元存取信號、一單元讀取信號)即刻可用於判定由記憶體單元105儲存之邏輯狀態。舉例而言，可選擇具有儲存一邏輯狀態之一電容性記憶體元件之一記憶體單元105，且可偵測、轉換或放大經由一存取線之所得電荷流及/或一存取線之所得電壓以判定由記憶體單元105儲存之經編程邏輯狀態。
可透過一列組件125 (例如，一列解碼器)、一行組件135 (例如，一行解碼器)或一板組件145 (例如，一板驅動器)或其一組合控制存取記憶體單元105。舉例而言，一列組件125可自記憶體控制器170接收一列位址且基於該所接收列位址而選擇或啟動適當第一存取線120。類似地，一行組件135可自記憶體控制器170接收一行位址且選擇或啟動適當第二存取線130。因此，在某些實例中，可藉由選擇或啟動一第一存取線120及一第二存取線130而存取一記憶體單元105。在某些實例中，此等存取操作可伴隨著一板組件145加偏壓於第三存取線140中之一或多者(例如，加偏壓於記憶體區段110之第三存取線140中之一者、加偏壓於記憶體區段之所有第三存取線140、加偏壓於記憶體區段110或記憶體裝置100之一共同板線、加偏壓於記憶體區段110或記憶體裝置100之一共同節點)，此可稱為記憶體單元105、記憶體區段110或記憶體裝置100之「使板移動」。在各種實例中，列組件125、行組件135或板組件145中之任何一或多者可稱為或以其他方式包含存取線驅動器或存取線解碼器。
在某些實例中，記憶體控制器170可透過各種組件(例如，列組件125、行組件135、板組件145、感測組件150)控制記憶體單元105之操作(例如，讀取操作、寫入操作、重寫操作、再新操作、放電操作、耗散操作、等化操作)。在某些情形中，列組件125、行組件135、板組件145及感測組件150中之一或多者可與記憶體控制器170共置或以其他方式一起經包含。在某些實例中，一列組件125、一行組件135或一板組件145中之任何一或多者亦可稱為用於執行記憶體裝置100之存取操作之一記憶體控制器或電路。在某些實例中，一列組件125、一行組件135或一板組件145中之任何一或多者可經闡述為控制或執行用於存取一記憶體裝置100之操作，或控制或執行用於存取記憶體裝置100之記憶體區段110之操作。
記憶體控制器170可產生列及行位址信號以啟動一所要存取線120及存取線130。記憶體控制器170亦可產生或控制在記憶體裝置100之操作期間使用之各種電壓或電流。儘管展示一單個記憶體控制器170，但一記憶體裝置100可具有一個以上記憶體控制器170 (例如，針對一記憶體裝置100之一組記憶體區段110中之每一者之一記憶體控制器170、針對一記憶體裝置100之記憶體區段110之若干個子組中之每一者之一記憶體控制器170、針對一多晶片記憶體裝置100之一組晶片中之每一者之一記憶體控制器170、針對一多庫記憶體裝置100之一組庫中之每一者之一記憶體控制器170、針對一多核記憶體裝置100之每一核心之一記憶體控制器170或其任一組合)，其中不同記憶體控制器170可執行相同功能及/或不同功能。
儘管記憶體裝置100經圖解說明為包含一單個列組件125、一單個行組件135及一單個板組件145，但一記憶體裝置100之其他實例可包含不同組態以適應一記憶體區段110或一組記憶體區段110。舉例而言，在各種記憶體裝置100中，一列組件125可在一組記憶體區段110 (例如，具有對於所有記憶體區段110組共同之子組件、具有專用於記憶體區段110組中之各別者之子組件)當中共用，或一列組件125可專用於一組記憶體區段110中之一個記憶體區段110。同樣地，在各種記憶體裝置100中，一行組件135可在一組記憶體區段110 (例如，具有對於所有記憶體區段110組共同之子組件、具有專用於記憶體區段110組中之各別者之子組件)當中共用，或一行組件135可專用於一組記憶體區段110中之一個記憶體區段110。另外，在各種記憶體裝置100中，一板組件145可在一組記憶體區段110 (例如，具有對於所有記憶體區段110組共同之子組件、具有專用於記憶體區段110組中之各別者之子組件)當中共用，或一板組件145可專用於一組記憶體區段110中之一個記憶體區段110。
一般而言，一所施加電壓、電流或電荷之振幅、形狀或持續時間可經調整或變化，且對於在操作記憶體裝置100中所論述之各種操作可係不同的。此外，可同時存取記憶體裝置100內之一個、多個或所有記憶體單元105。舉例而言，在其中所有記憶體單元105或記憶體單元105之一群組(例如，一記憶體區段110之記憶體單元105)設定至一單個邏輯狀態之一重設操作期間，可同時存取記憶體裝置100之多個或所有記憶體單元105。
當存取記憶體單元105 (例如，與記憶體控制器170合作)時可由一感測組件150讀取(例如，感測)一記憶體單元105以判定由記憶體單元105儲存之一邏輯狀態。舉例而言，感測組件150可經組態以回應於一讀取操作而感測穿過記憶體單元105之一電流或電荷，或因將記憶體單元105與感測組件150或其他介入組件(例如，記憶體單元105與感測組件150之間的一信號開發組件)耦合而產生之一電壓。感測組件150可將指示(例如，至少部分地基於)由記憶體單元105儲存之邏輯狀態之一輸出信號提供至一或多個組件(例如，行組件135、輸入/輸出組件160、記憶體控制器170)。在各種記憶體裝置100中，一感測組件150可在一記憶體區段110組或庫(例如，具有對於所有記憶體區段110組或庫共同之子組件、具有專用於記憶體區段110組或庫中之各別者之子組件)當中共用，或一感測組件150可專用於一記憶體區段110組或庫中之一個記憶體區段110。
在某些實例中，在存取一記憶體單元105期間或之後，記憶體單元105之邏輯儲存部分可放電，或以其他方式准許電荷或電流經由其對應存取線120、130或140流動。此電荷或電流可因加偏壓於記憶體裝置100或將一電壓自記憶體裝置100之一或多個電壓源或供應器(未展示)施加至記憶體單元105而產生，其中此等電壓源或供應器可係一列組件125、一行組件135、一板組件145、一感測組件150、一記憶體控制器170或某一其他組件(例如，一偏壓組件)之一部分。在某些實例中，一記憶體單元105之一放電可導致存取線130之電壓之一改變，感測組件150可比較該電壓與一參考電壓以判定記憶體單元105之所儲存狀態。在某些實例中，一電壓可施加至一記憶體單元105 (例如，使用對應存取線120及存取線130)且一所得電流之存在或量值可取決於記憶體單元105之一記憶體元件之所施加電壓及電阻狀態，感測組件150可使用該所施加電壓及該電阻狀態來判定記憶體單元105之所儲存狀態。
在某些實例中，當跨越具有儲存一第一邏輯狀態(例如，與一更加結晶原子組態相關聯之一SET狀態)之一材料記憶體元件之一記憶體單元105施加一讀取信號(例如，一讀取脈衝、一讀取電流、一讀取電壓)時，記憶體單元105由於讀取脈衝超過記憶體單元105之一臨限電壓而傳導電流。回應於或至少部分地基於此情況，作為判定由記憶體單元105儲存之邏輯狀態之一部分，感測組件150因此可偵測到穿過記憶體單元105之一電流。當一讀取脈衝施加至具有儲存一第二邏輯狀態(例如，與一更加非晶原子組態相關聯之一RESET狀態)之記憶體元件之記憶體單元105(此可發生在跨越具有儲存一第一邏輯狀態之一記憶體元件之一記憶體單元105施加一讀取脈衝之前或之後)時，記憶體單元105可由於讀取脈衝未超過記憶體單元105之臨限電壓而不傳導電流。作為判定所儲存邏輯狀態之一部分，感測組件150因此可偵測到穿過記憶體單元105之極少電流或未偵測到穿過記憶體單元105之電流。
在某些實例中，一臨限電流可經定義以用於感測由一記憶體單元105儲存之邏輯狀態。該臨限電流可經設定為在記憶體單元105回應於讀取脈衝而未達到臨限值時高於可通過記憶體單元105之一電流，但在記憶體單元105回應於讀取脈衝而達到臨限值時等於或低於穿過記憶體單元105之一預期電流。舉例而言，該臨限電流可高於相關聯存取線120、130或140之一洩漏電流。在某些實例中，可至少部分地基於因由一讀取脈衝驅動之電流而產生之一電壓(例如，跨越一分路電阻)而判定由一記憶體單元105儲存之一邏輯狀態。舉例而言，可相對於一參考電壓比較所得電壓，其中小於該參考電壓之一所得電壓對應於一第一邏輯狀態且大於該參考電壓之一所得電壓對應於一第二邏輯狀態。
在某些實例中，當讀取一記憶體單元105時可施加一個以上電壓(例如，在一讀取操作之部分期間可施加多個電壓)。舉例而言，若一所施加讀取電壓未產生電流，則可施加一或多個其他讀取電壓(例如，直至由感測組件150偵測到一電流為止)。至少部分地基於存取產生電流之讀取電壓，可判定記憶體單元105之所儲存邏輯狀態。在某些情形中，可使一讀取電壓斜升(例如，平滑地增加至較高量值)直至由一感測組件150偵測到一電流或其他條件為止。在其他情形中，可施加預定讀取電壓(例如，以一分步方式增加至較高量值之讀取電壓之一預定序列)直至偵測到一電流為止。同樣地，一讀取電流可施加至一記憶體單元105且用以形成該讀取電流之電壓之量值可取決於記憶體單元105之電阻或總臨限電壓。
一感測組件150可包含各種切換組件、選擇組件、多工器、電晶體、放大器、電容器、電阻器、電壓源或其他組件以偵測、轉換或放大感測信號之一差(例如，一讀取電壓與一參考電壓之間的一差、一讀取電流與一參考電流之間的一差、一讀取電荷與一參考電荷之間的一差)，在某些實例中，此可稱為鎖存或產生一鎖存信號。在某些實例中，一感測組件150可包含針對連接至感測組件150之一組存取線130中之每一者而重複之一組件(例如，電路元件、電路系統)集合。舉例而言，一感測組件150可針對與感測組件150耦合之一組存取線130中之每一者包含一單獨感測電路或電路系統(例如，一單獨感測放大器、一單獨信號開發組件)，使得可針對與存取線130組中之一各別者耦合之一各別記憶體單元105單獨地偵測一邏輯狀態。在某些實例中，一參考信號源(例如，一參考組件)或所產生參考信號可在記憶體裝置100之組件之間共用(例如，在一或多個感測組件150當中共用、在一感測組件150之單獨感測電路當中共用、在一記憶體區段110之存取線120、130或140當中共用)。
感測組件150可包含於包含記憶體裝置100之一裝置中。舉例而言，感測組件150可與記憶體之其他讀取與寫入電路系統、解碼電路系統或暫存器電路系統(其可與記憶體裝置100耦合或耦合至記憶體裝置100)一起經包含。在某些實例中，一記憶體單元105之所偵測邏輯狀態可透過一行組件135或一輸入/輸出組件160作為一輸出而輸出。在某些實例中，一感測組件150可係一行組件135、一列組件125或一記憶體控制器170之一部分。在某些實例中，一感測組件150可連接至一行組件135、一列組件125或記憶體控制器170或以其他方式與行組件135、列組件125或記憶體控制器170進行電子通信。
儘管展示一單個感測組件150，但一記憶體裝置100 (例如，一記憶體裝置100之一記憶體區段110)可包含一個以上感測組件150。舉例而言，一第一感測組件150可與存取線130之一第一子組耦合且一第二感測組件150可與存取線130之一第二子組(例如，不同於存取線130之該第一子組)耦合。在某些實例中，感測組件150之此一劃分可支援多個感測組件150之並行(例如，同時)操作。在某些實例中，感測組件150之此一劃分可支援將具有不同組態或特性之感測組件150與記憶體裝置之記憶體單元105之特定子組匹配(例如，支援記憶體單元105之不同類型、支援記憶體單元105子組之不同特性、支援存取線130子組之不同特性)。
另外或替代地，兩個或兩個以上感測組件150可與一相同存取線130組耦合(例如，選擇性地耦合) (例如，以達成組件冗餘)。在某些實例中，此一組態可支援維持克服冗餘感測組件150中之一者之一故障或以其他方式不良或降級操作之功能性。在某些實例中，此一組態可支援針對特定操作特性(例如，如與電力消耗特性有關、如與一特定感測操作之存取速度特性有關、如與在一揮發性模式或一非揮發性模式中操作記憶體單元105有關)選擇冗餘感測組件150中之一者之能力。
在某些記憶體架構中，存取一記憶體單元105可使由記憶體區段110之一或多個記憶體單元105儲存之一邏輯狀態降級或破壞該邏輯狀態，且可執行重寫或再新操作以將原始邏輯狀態傳回至記憶體單元105。在DRAM或FeRAM中，舉例而言，一記憶體單元105之一電容器可在一感測操作期間經部分地或完全地放電或去極化，藉此毀壞儲存於記憶體單元105中之邏輯狀態。在PCM中，舉例而言，感測操作可導致一記憶體單元105之原子組態之一改變，藉此改變記憶體單元105之電阻狀態。因此，在某些實例中，可在一存取操作之後重寫儲存於一記憶體單元105中之邏輯狀態。此外，啟動一單個存取線120、130或140可致使將與經啟動存取線120、130或140耦合之所有記憶體單元105放電。因此，可在一存取操作之後對與和該存取操作相關聯之一存取線120、130或140耦合之數個或所有記憶體單元105 (例如，一經存取列之所有單元、一經存取行之所有單元)進行重寫。
在某些實例中，讀取一記憶體單元105可係非破壞性的。亦即，在讀取記憶體單元105之後可不需要重寫記憶體單元105之邏輯狀態。舉例而言，在諸如PCM之非揮發性記憶體中，存取記憶體單元105可不破壞邏輯狀態，且因此，記憶體單元105可不需要在存取之後進行重寫。然而，在某些實例中，在不存在或存在其他存取操作之情況下可需要或可不需要再新記憶體單元105之邏輯狀態。舉例而言，可藉由施加一適當寫入、再新或等化脈衝或偏壓而以週期性間隔再新由一記憶體單元105儲存之邏輯狀態以維持所儲存邏輯狀態。再新記憶體單元105可減少或消除讀取擾亂錯誤或邏輯狀態毀壞(歸因於一電荷洩漏或一記憶體元件之一原子組態隨著時間之一改變)。
可藉由啟動相關第一存取線120、第二存取線130及/或第三存取線140 (例如，經由一記憶體控制器170)而對一記憶體單元105進行設定或寫入或再新。換言之，一邏輯狀態可儲存於記憶體單元105中(例如，經由一單元存取信號、經由一單元寫入信號)。列組件125、行組件135或板組件145可(舉例而言)經由輸入/輸出組件160接受待寫入至記憶體單元105之資料。在某些實例中，可至少部分地由一感測組件150執行一寫入操作，或一寫入操作可經組態以繞過一感測組件150。
在一電容性記憶體元件之情形中，可藉由以下操作而對一記憶體單元105進行寫入：將一電壓施加至一電容器，且然後隔離該電容器(例如，隔離該電容器與用於對記憶體單元105進行寫入之一電壓源，從而使該電容器浮動)以將與一所要邏輯狀態相關聯之一電荷儲存於該電容器中。在鐵電記憶體之情形中，可藉由施加具有足夠高從而以與一所要邏輯狀態相關聯之一極化使一記憶體單元105之一鐵電記憶體元件極化之一量值之一電壓(例如，施加一飽和電壓)而對該鐵電記憶體元件(例如，一鐵電電容器)進行寫入，且可隔離該鐵電記憶體元件(例如，浮動)，或可跨越該鐵電記憶體元件施加一零淨電壓或偏壓(例如，接地、虛接地或跨越該鐵電記憶體元件使一電壓等化)。在PCM之情形中，可藉由以致使(例如，藉助加熱及冷卻)一記憶體元件形成與一所要邏輯狀態相關聯之一原子組態之一量變曲線施加一電流而對該記憶體元件進行寫入。
根據如本文中所揭示之實例，感測組件150可包含可與一組感測放大器中之各別者選擇性地耦合或解耦之多個信號開發組件。舉例而言，感測組件150之一感測放大器可與感測組件150之一選擇組件耦合，且該選擇組件可與感測組件150之一組信號開發組件(其各自與記憶體裝置100之一或多個記憶體單元105或一或多個存取線(例如，一或多個存取線130)相關聯)耦合。在某些實例中，可在信號開發組件中之獨立於其他信號開發組件之每一者處開發單元存取信號。
在某些實例中，感測組件150之信號開發組件可在重疊時間間隔期間各自與一各別記憶體單元耦合，使得可在該等重疊時間間隔期間產生多個單元存取信號(例如，單元讀取信號、單元寫入信號，其各自與各別信號開發組件中之每一者之各別記憶體單元相關聯)。在其中已在多個信號開發組件處開發單元存取信號(例如，在多個記憶體單元105之讀取操作中、在一個多單元讀取操作中)之實例中，該多個信號開發組件可與感測放大器耦合(例如，以一順序方式、以一分步方式)以至少部分地基於該等單元存取信號而產生感測放大器之鎖存信號(例如，以一順序方式、以一分步方式)。在其中一鎖存信號序列與對一組記憶體單元105進行寫入或重寫(例如，在多個記憶體單元105之寫入或再新操作中、在一個多單元寫入或再新操作中)相關聯之實例中，多個信號開發組件可與感測放大器耦合(例如，以一順序方式、以一分步方式)以至少部分地基於感測放大器之鎖存信號而產生多個單元存取信號(例如，以一順序方式、以一分步方式)。在某些實例中，感測組件150之多工信號開發組件可補償與不同延時相關聯的一信號開發組件之部分或一存取操作之部分，此可減少存取串列化之影響。
圖2圖解說明根據如本文中所揭示之實例之支援多工信號開發之一實例性電路200。電路200可包含一記憶體單元105‑a及一感測組件150‑a，其可係參考圖1所闡述之一記憶體單元105及一感測組件150之實例。電路200亦可包含一字線205、一數位線210及一板線215，在某些實例中，其可分別對應於參考圖1所闡述之(例如，一記憶體區段110之)一第一存取線120、一第二存取線130及一第三存取線140。在某些實例中，板線215可說明用於記憶體單元105‑a及一相同記憶體區段110之另一記憶體單元105 (未展示)之一共同板線、一共同板或另一共同節點。電路200圖解說明可支援用於一記憶體裝置中之多工信號開發之所闡述技術之電路系統。
感測組件150‑a可包含一感測放大器290 (例如，一放大器組件、一輸入/輸出放大器、一「鎖存器」)，感測放大器290可包含一第一節點291及一第二節點292。在各種實例中，第一節點291及第二節點292可與一電路之不同存取線(例如，分別為電路200之一信號線285及一參考線275)耦合，或可與一不同電路(未展示)之一共同存取線耦合。在某些實例中，第一節點291可稱為一信號節點，且第二節點292可稱為一參考節點。感測放大器290可與一或多個輸入/輸出(I/O)線(例如，I/O線295)相關聯(例如，與該一或多個輸入/輸出(I/O)線耦合、耦合至該一或多個輸入/輸出(I/O)線)，該一或多個輸入/輸出(I/O)線可包含經由參考圖1所闡述之輸入/輸出組件160與一行組件135耦合之一存取線。儘管感測放大器290經圖解說明為具有一單個I/O線295，但根據如本文中所揭示之實例之一感測放大器可具有一個以上I/O線295 (例如，兩個I/O線295)。在各種實例中，根據如本文中所揭示之實例，用於存取線及/或參考線之其他組態及命名係可能的。
記憶體單元105‑a可包含一邏輯儲存組件(例如，一記憶體元件、一儲存元件、一記憶體儲存元件)，諸如具有一第一板(單元板221)及一第二板(單元底部222)之一電容器220。單元板221與單元底部222可透過定位於其之間的一介電材料電容性地耦合(例如，在一DRAM應用中)，或透過定位於其之間的一鐵電材料電容性地耦合(例如，在一FeRAM應用中)。單元板221可與一電壓V plate相關聯，且單元底部222可與一電壓V bottom相關聯，如電路200中所圖解說明。在不改變記憶體單元105‑a之操作之情況下，單元板221及單元底部222之定向可係不同的(例如，經翻轉)。可經由板線215存取單元板221且可經由數位線210存取單元底部222。如本文中所闡述，可藉由將電容器220充電、放電或極化而儲存各種邏輯狀態。
電容器220可與數位線210進行電子通信，且可藉由操作電路200中所表示之各種元件而讀取或感測電容器220之所儲存邏輯狀態。舉例而言，記憶體單元105‑a亦可包含一單元選擇組件225，在某些實例中，單元選擇組件225可稱為與一存取線(例如，數位線210)及電容器220耦合或耦合於該存取線與電容器220之間的一切換組件或一選擇器裝置。在某些實例中，一單元選擇組件225可被視為在記憶體單元105‑a之說明性邊界外部，且單元選擇組件225可稱為與一存取線(例如，數位線210)及記憶體單元105‑a耦合或耦合於該存取線與記憶體單元105‑a之間的一切換組件或選擇器裝置。
當啟動單元選擇組件225 (例如，藉助於一啟動邏輯信號或電壓)時，電容器220可與數位線210選擇性地耦合，且當將單元選擇組件225撤銷啟動(例如，藉助於一撤銷啟動邏輯信號或電壓)時，電容器220可與數位線210選擇性地隔離或解耦。一邏輯信號或其他選擇信號或電壓可施加至單元選擇組件225之一控制節點226 (例如，一控制節點、一控制端子、一選擇節點、一選擇端子) (例如，經由字線205)。換言之，單元選擇組件225可經組態以基於經由字線205施加至控制節點226之一邏輯信號或電壓而將電容器220 (例如，一邏輯儲存組件)與數位線210選擇性地耦合或解耦。
啟動單元選擇組件225可在某些實例中稱為選擇記憶體單元105‑a，且將單元選擇組件225撤銷啟動可在某些實例中稱為將記憶體單元105‑a取消選擇。在某些實例中，單元選擇組件225係一電晶體(例如，一n型電晶體)且可藉由將一啟動或選擇電壓施加至電晶體閘極(例如，一控制或選擇節點或端子)而控制其操作。用於啟動電晶體之電壓(例如，電晶體閘極端子與電晶體源極端子之間的電壓)可係大於電晶體之臨限電壓量值之一電壓(例如，一正啟動或選擇電壓)。用於將電晶體撤銷啟動之電壓可係小於電晶體之臨限電壓量值之一電壓(例如，一接地或負撤銷啟動或取消選擇電壓)。
可使用字線205 (例如，由一列組件125)以將單元選擇組件225啟動或撤銷啟動。舉例而言，施加至字線205之一選擇電壓(例如，一字線邏輯信號或一字線電壓)可施加至單元選擇組件225之一電晶體之閘極，此可將電容器220與數位線210選擇性地連接或耦合(例如，提供電容器220與數位線210之間的一導電路徑)。施加至字線205之一取消選擇或撤銷啟動電壓可施加至單元選擇組件225之電晶體之閘極，此可將電容器220與數位線210選擇性地斷開連接、解耦或隔離。在某些實例中，啟動單元選擇組件225可稱為將記憶體單元105‑a與數位線210選擇性地耦合，且將單元選擇組件225撤銷啟動可稱為將記憶體單元105‑a與數位線210選擇性地解耦或隔離。
在其他實例中，可切換記憶體單元105‑a中之單元選擇組件225及電容器220之位置，使得單元選擇組件225可與板線215及單元板221耦合或耦合於板線215與單元板221之間，且電容器220可與數位線210及單元選擇組件225之另一端子耦合或耦合於數位線210與單元選擇組件225之另一端子之間。在此一實例中，單元選擇組件225可透過電容器220保持與數位線210連接(例如，電子通信)。此組態可與用於存取操作之替代定時及偏壓相關聯。
在採用一鐵電電容器220之實例中，電容器220在連接至數位線210或與數位線210耦合之後旋即可完全放電或可不完全放電。在各種方案中，為感測由一鐵電電容器220儲存之邏輯狀態，可將一電壓施加至板線215及/或數位線210，且可加偏壓於字線205 (例如，藉由啟動字線205)以選擇記憶體單元105‑a。在某些情形中，在啟動字線205之前，板線215及/或數位線210可經虛接地且然後與虛接地隔離，此可稱為一浮動條件、一閒置條件或一備用條件。
藉由使單元板221之電壓變化(例如，經由板線215)而操作記憶體單元105‑a可稱為「使單元板移動」。加偏壓於板線215及/或數位線210可跨越電容器220產生一電壓差(例如，數位線210之電壓減去板線215之電壓)。該電壓差可伴隨電容器220上之所儲存電荷之一改變，其中所儲存電荷之改變之量值可取決於電容器220之初始狀態(例如，初始邏輯狀態儲存一邏輯1還是一邏輯0)。在某些方案中，電容器220之所儲存電荷或此一電荷之某一部分之改變可由感測組件150‑a使用以判定由記憶體單元105‑a儲存之邏輯狀態(例如，在一電荷轉移感測方案中)。在某些方案中，電容器220之所儲存電荷之改變可導致數位線210之電壓之一改變，該改變可由感測組件150‑a使用以判定由記憶體單元105‑a儲存之邏輯狀態。一單元存取信號可係指在選擇或啟動記憶體單元105‑a時(例如，在與信號開發組件耦合時)所產生之一信號，該信號可包含在記憶體單元105‑a之一讀取操作中之一單元讀取信號，或在記憶體單元105‑a之一寫入操作、一重寫操作或一再新操作中之一單元寫入信號。在各種實例中，一單元存取信號可稱為一單元耦合信號或一單元電荷共用信號。
在某些實例中，數位線210可與額外記憶體單元105 (未展示)耦合，記憶體單元105各自可與不同字線205 (未展示)耦合。換言之，在某些實例中，可至少部分地基於不同字線邏輯信號而選擇或啟動與數位線210耦合之不同記憶體單元105。
數位線210可具有產生一本質電容230 (例如，大約若干微微法拉(pF)，在某些情形中其可係不可忽視的)之性質，本質電容230可將數位線210與具有一電壓V 0之一電壓源240‑a耦合。電壓源240‑a可表示一共同接地或虛接地電壓，或電路200之一毗鄰存取線(未展示)之電壓。儘管經圖解說明為圖2中之一單獨元件，但本質電容230可與遍及數位線210或電路200之另一部分分佈之性質相關聯。
在某些實例中，本質電容230可取決於數位線210之實體特性，包含數位線210之導體尺寸(例如，長度、寬度、厚度)。本質電容230亦可取決於毗鄰存取線或電路組件之特性、接近於此等毗鄰存取線或電路組件之特性或數位線210與此等存取線或電路組件之間的絕緣特性。因此，在選擇或啟動記憶體單元105‑a之後數位線210之電壓之一改變可取決於數位線210之淨電容(例如，與數位線210相關聯之淨電容)。換言之，當電荷沿著數位線210流動(例如，流動至數位線210、自數位線210流動)時，某一有限電荷可沿著數位線210經儲存(例如，儲存於本質電容230中、儲存於與數位線210耦合之另一電容中)，且數位線210之所得電壓可取決於數位線210之淨電容。
電路200 (例如，感測組件150‑a)可包含一信號開發組件250，信號開發組件250可係與記憶體單元105‑a及感測放大器290耦合或耦合於記憶體單元105‑a與感測放大器290之間的一信號開發組件或信號開發電路之一實例。在某些實例中，與一信號開發組件250相關聯之一存取線(例如，與信號開發組件250之一輸入/輸出耦合之一存取線、與信號開發組件250及感測放大器290耦合或耦合於信號開發組件250與感測放大器290之間的一存取線)可稱為一信號開發線(SDL) (例如，信號開發線255、一「快取線」)。信號開發組件250可放大或以其他方式轉換數位線210及信號開發線255之信號(例如，單元存取信號)。舉例而言，對於一讀取操作，信號開發組件250可至少部分地基於與電容器220耦合而產生一單元讀取信號(例如，在感測放大器290之一感測操作之前)或以其他方式和至少部分地基於與電容器220耦合而產生該單元讀取信號相關聯，其可包含信號開發組件250與電容器220之間的一電荷共用。在另一實例中，對於一寫入操作、一重寫操作或一再新操作，信號開發組件250可產生用於電容器220之一單元寫入信號(例如，至少部分地基於與感測放大器290耦合，回應於一寫入命令、一再新命令、一重寫命令或一讀取命令)或以其他方式與產生用於電容器220之該單元寫入信號相關聯，其可包含信號開發組件250與電容器220之間的一電荷共用。
在某些實例中，信號開發組件250可包含諸如電容器(例如，一積分電容器、一放大器電容器(AMPCap)，在某些情形中，其可替代地稱為一「快速電容器」)之一信號儲存元件或另一類型之電荷儲存元件。另外或替代地，信號開發組件250可包含一電晶體、一放大器、一閘極-陰極放大器或者任何其他電荷或電壓轉換或放大組件。舉例而言，信號開發組件250可包含一電荷轉移感測放大器(CTSA)，其在某些實例中可包含具有與一電壓源耦合之一閘極端子之一電晶體。
根據如本文中所揭示之實例，儘管感測組件150‑a經圖解說明具有一單個信號開發組件250，但感測組件150‑a可包含一或多個額外信號開發組件250 (未展示)以形成一組信號開發組件250。感測組件150‑a之信號開發組件250組中之每一者可與一或多個記憶體單元105或者一或多個數位線210相關聯(例如，經組態以與一或多個記憶體單元105或者一或多個數位線210選擇性地耦合或解耦、經組態以開發用於一或多個記憶體單元105或者一或多個數位線210之單元存取信號)，一或多個記憶體單元105或者一或多個數位線210可包含或可不包含記憶體單元105‑a或數位線210。舉例而言，信號開發組件250組中之每一信號開發組件250可與一記憶體陣列之一記憶體區段110之一或多個數位線210選擇性地耦合或解耦。在其中信號開發組件250中之一各別者與一個以上記憶體單元105或一個以上數位線210耦合之實例中，記憶體單元105或數位線210中之任一者可藉由各別信號開發組件250與相關聯記憶體單元105或數位線210之間的一選擇組件(例如，一數位線選擇組件、一多工器、一電晶體網路、一電晶體陣列、一切換網路、一切換陣列，未展示)而與各別信號開發組件250選擇性地耦合或解耦。
根據如本文中所揭示之實例，感測組件150‑a可包含與一組信號開發組件250 (例如，一組信號開發線255)及感測放大器290耦合或耦合於一組信號開發組件250 (例如，一組信號開發線255)與感測放大器290之間的一選擇組件280 (例如，一信號開發組件選擇組件、一多工器、一電晶體網路、一電晶體陣列、一切換網路、一切換陣列)。選擇組件280可經組態以將信號開發組件250或信號開發線255組中之任一者與感測放大器290選擇性地耦合或解耦。選擇組件280可和用於在選擇組件280與感測放大器290之間運送信號(例如，電壓、電荷、電流)之一存取線(諸如信號線285)相關聯。舉例而言，選擇組件280之輸出(例如，在一讀取操作中)可係至少部分地基於一輸入信號(例如，自選擇組件280所選擇之一信號開發組件250運送之一信號、由選擇組件280所選擇之一信號開發線255運送之一信號)之一輸出信號(例如，經由信號線285運送之一信號)。在某些實例中，選擇組件280之輸出信號可等於或實質上等於選擇組件280之輸入信號(例如，其中V sig= V SDL)。儘管在經由一信號開發線255之一輸入信號及經由一信號線285之一輸出信號之內容脈絡中經闡述，但可在採用電路200之特定存取操作中(例如，在一寫入操作、一重寫操作、一再新操作中)顛倒對輸入及輸出之闡釋。
在一讀取操作中，可由感測組件150‑b比較在選擇記憶體單元105‑a之後信號線285之電壓(例如，在將記憶體單元105‑a或數位線210與信號開發組件250耦合之後、在於選擇組件280處選擇信號開發組件250之後的一單元讀取信號)與一參考(例如，參考線275之一電壓)以判定儲存於記憶體單元105‑a中之邏輯狀態(例如，以產生一鎖存信號)。在某些實例中，參考線275之一電壓可由一參考組件270提供。在其他實例中，可省略參考組件270且可(舉例而言)藉由以下方式提供一參考電壓：存取記憶體單元105‑a或數位線210以產生該參考電壓(例如，在一自參考存取操作中)。其他操作可用於支援選擇及/或感測記憶體單元105‑a。
在某些實例中，電路200可包含可准許繞過(例如，選擇性地繞過)信號開發組件250或記憶體單元105‑a與感測放大器290之間的一電路之某一其他部分之一旁路線260。在某些實例中，可藉助於一切換組件265選擇性地啟用或停用旁路線260。換言之，當啟動切換組件265時，數位線210可經由旁路線260與信號開發線255或選擇組件280耦合(例如，將記憶體單元105‑a和選擇組件280或記憶體單元與感測放大器290之間的一電路之某一其他部分耦合)。
在某些實例中，當啟動切換組件265時，信號開發組件250可與數位線210或信號開發線255中之一者或兩者選擇性地隔離或解耦(例如，藉由另一切換組件或選擇組件，未展示)。當將切換組件265撤銷啟動時，數位線210可經由信號開發組件250與信號開發線255或選擇組件280選擇性地耦合。在其他實例中，一或多個額外選擇組件(未展示)可用於將記憶體單元105‑a (例如，數位線210)與信號開發組件250 (例如，經由信號開發線255)或旁路線260中之一者選擇性地耦合。
另外或替代地，在某些實例中，一切換或選擇組件可用於將選擇組件280與信號開發組件250 (例如，經由信號開發線255)或旁路線260中之一者選擇性地耦合。在某些實例中，一可選擇旁路線260可支援藉由使用信號開發組件250而產生用於偵測記憶體單元105‑a之一邏輯狀態之一單元存取信號(例如，一單元讀取信號)，且產生一單元存取信號(例如，一單元寫入信號)以將一邏輯狀態寫入至繞過信號開發組件250之記憶體單元105‑a。
支援多工信號開發之一記憶體裝置之某些實例可在一記憶體單元105與一感測放大器290之間共用一共同存取線(未展示)以支援自同一記憶體單元105產生一感測信號及一參考信號。在一項實例中，一信號開發組件250與一感測放大器290之間的一共同存取線可稱為一「共同線」，且該共同存取線可取代電路200中所圖解說明之信號線285及參考線275。
在此等實例中，該共同存取線可在兩個不同節點(例如，一第一節點291及一第二節點292，如本文中所闡述)處連接至感測放大器290。在某些實例中，一共同存取線可准許一自參考讀取操作以在一信號產生操作及一參考產生操作兩者中共用可存在於感測放大器290與經存取之一記憶體單元105之間的組件。此一組態可降低感測放大器290對一記憶體裝置中之各種組件(諸如記憶體單元105、存取線(例如，一字線205、一數位線210、一板線215)、信號開發電路(例如，信號開發組件250)、電晶體、電壓源293及294以及其他)之操作變化之敏感度。
根據如本文中所揭示之實例，儘管數位線210、信號開發線255及信號線285經識別為單獨線，但連接一記憶體單元105與一感測放大器290之數位線210、信號開發線255、信號線285及任何其他線可稱為一單個存取線。可在各種實例性組態中出於圖解說明介入組件及介入信號之目的而單獨識別此一存取線之構成部分。
感測放大器290可包含各種電晶體或放大器以偵測、轉換或放大信號之一差，此可稱為鎖存或產生一鎖存信號。舉例而言，感測放大器290可包含接收第一節點291處之一感測信號電壓(例如，一單元讀取信號，V sig)及第二節點292處之一參考信號電壓(例如，V ref)且比較該感測信號電壓與該參考信號電壓之電路元件。可基於感測放大器290處之比較而將感測放大器290之一輸出(例如，一鎖存信號)驅動至一較高(例如，一正電壓)或一較低電壓(例如，一負電壓、一接地電壓)。
舉例而言，若第一節點291具有比第二節點292低之一電壓，則可將感測放大器290之輸出驅動至一低電壓源293之一相對較低電壓(例如，V L之一電壓，其可係實質上等於V 0之一接地電壓或一負電壓)。包含感測放大器290之一感測組件150可鎖存感測放大器290之輸出以判定儲存於記憶體單元105‑a中之邏輯狀態(例如，當第一節點291具有低於第二節點292之一電壓時，偵測到一邏輯0)。
若第一節點291具有高於第二節點292之一電壓，則可將感測放大器290之輸出驅動至一高電壓源294之電壓(例如，V H之一電壓)。包含感測放大器290之一感測組件150可鎖存感測放大器290之輸出以判定儲存於記憶體單元105‑a中之邏輯狀態(例如，當第一節點291具有高於第二節點292之一電壓時，偵測到一邏輯1)。然後可經由一或多個輸入/輸出(I/O)線(例如，I/O線295)輸出對應於記憶體單元105‑a之所偵測邏輯狀態的感測放大器290之所鎖存輸出。
為對記憶體單元105‑a執行一寫入操作、重寫操作或再新操作，可跨越電容器220施加一電壓(例如，一單元寫入信號)。可使用各種方法。在一項實例中，可透過字線205選擇或啟動單元選擇組件225 (例如，藉由選擇或啟動字線205)以將電容器220電連接至數位線210。可藉由控制單元板221 (例如，穿過板線215)及單元底部222 (例如，穿過數位線210)之電壓而跨越電容器220施加一電壓。在某些實例中，寫入操作、重寫操作或再新操作可至少部分地基於感測放大器290處之一鎖存信號，該鎖存信號可基於經由I/O線295接收之一信號(例如，一寫入信號、一再新信號)或基於在感測放大器290處產生之一信號(例如，一重寫信號)。
舉例而言，為寫入一邏輯0，可將單元板221取為高(例如，將一正電壓施加至板線215)，且可將單元底部222取為低(例如，將數位線210接地、將數位線210虛接地、將一負電壓施加至數位線210)。可執行相反程序以寫入一邏輯1，其中將單元板221取為低且將單元底部222取為高。在某些情形中，在一寫入操作期間跨越電容器220施加之電壓可具有等於或大於電容器220中之一鐵電材料之一飽和電壓之一量值，使得電容器220經極化，且因此甚至在減小所施加電壓之量值時或在跨越電容器220施加一零淨電壓之情況下維持一電荷。在某些實例中，感測放大器290或信號開發組件250可用於執行寫入操作，此可包含將低電壓源293或高電壓源294與數位線耦合。當感測放大器290用於執行寫入操作時，可繞過或可不繞過信號開發組件250 (例如，藉由經由旁路線260施加一寫入信號)。
包含感測組件150‑a、單元選擇組件225、信號開發組件250、切換組件265、參考組件270、選擇組件280或感測放大器290之電路200可包含各種類型之電晶體。舉例而言，電路200可包含n型電晶體，其中將高於n型電晶體之一臨限電壓之一相對正電壓(例如，大於一臨限電壓的相對於一源極端子具有一正量值之一所施加電壓)施加至n型電晶體之閘極達成n型電晶體之其他端子(例如，源極端子與一汲極端子)之間的一導電路徑。
在某些實例中，一n型電晶體可充當一切換組件，其中所施加電壓係一邏輯信號，該邏輯信號用於藉由施加一相對高邏輯信號電壓(例如，對應於一邏輯1狀態之一電壓，其可與一正邏輯信號電壓供應相關聯)而選擇性地啟用穿過該電晶體之導電性，或藉由施加一相對低邏輯信號電壓(例如，對應於一邏輯0狀態之一電壓，其可與一接地或虛接地電壓或者一負電壓相關聯)而選擇性地停用穿過該電晶體之導電性。在其中採用一n型電晶體作為一切換組件之某些實例中，可選擇施加至閘極端子之一邏輯信號之電壓以在一特定工作點處(例如，在一飽和區域中或在一主動區域中)操作該電晶體。
在某些實例中，一n型電晶體之行為可不同於一邏輯切換(例如，比該邏輯切換複雜)，且跨越電晶體之選擇性導電性亦可隨變化源極電壓及汲極電壓而變。舉例而言，閘極端子處之所施加電壓可具有一特定電壓位準(例如，一箝位電壓、一控制電壓)，該特定電壓位準用於在源極端子電壓低於一特定位準(例如，低於閘極端子電壓減去臨限電壓)時達成源極端子與汲極端子之間的導電性。當源極端子電壓或汲極端子電壓之電壓上升至該特定位準以上時，可將n型電晶體撤銷啟動使得斷開源極端子與汲極端子之間的導電路徑。
另外或替代地，電路200可包含p型電晶體，其中將高於該p型電晶體之一臨限電壓之一相對負電壓(例如，大於一臨限電壓的相對於一源極端子具有一負量值之一所施加電壓)施加至該p型電晶體之閘極達成該p型電晶體之其他端子(例如，源極端子與一汲極端子)之間的一導電路徑。
在某些實例中，一p型電晶體可充當一切換組件，其中所施加電壓係一邏輯信號，該邏輯信號用於藉由施加一相對低邏輯信號電壓(例如，對應於一邏輯「1」狀態之一電壓，其可與一負邏輯信號電壓供應相關聯)而選擇性地啟用導電性，或藉由施加一相對高邏輯信號電壓(例如，對應於一邏輯「0」狀態之一電壓，其可與一接地或虛接地電壓或一正電壓相關聯)而選擇性地停用導電性。在其中採用一p型電晶體作為一切換組件之某些實例中，可選擇施加至閘極端子之一邏輯信號之電壓以在一特定工作點處(例如，在一飽和區域中或在一主動區域中)操作該電晶體。
在某些實例中，一p型電晶體之行為可不同於藉由閘極電壓進行之一邏輯切換(例如，比該邏輯切換複雜)，且跨越該電晶體之選擇性導電性亦可隨變化源極電壓及汲極電壓而變。舉例而言，閘極端子處之所施加電壓可具有一特定電壓位準，該特定電壓位準用於達成源極端子與汲極端子之間的導電性，只要源極端子電壓高於一特定位準(例如，高於閘極端子電壓加上臨限電壓)。當源極端子電壓降至該特定位準以下時，可將p型電晶體撤銷啟動使得斷開源極端子與汲極端子之間的導電路徑。
電路200之一電晶體可係一場效電晶體(FET)，包含一金屬氧化物半導體FET，其可稱為一MOSFET。此等及其他類型之電晶體可由一基板上之經摻雜材料區域形成。在某些實例中，該(等)電晶體可形成於專用於電路200之一特定組件之一基板(例如，用於感測放大器290之一基板、用於信號開發組件250之一基板、用於記憶體單元105‑a之一基板)上，或該(等)電晶體可形成於對於電路200之特定組件共同之一基板(例如，對於感測放大器290、信號開發組件250及記憶體單元105‑a共同之一基板)上。某些FET可具有包含鋁或其他金屬之一金屬部分，但某些FET可實施諸如多晶矽之其他非金屬材料，包含可稱為一MOSFET之彼等FET。此外，儘管一個氧化物部分可用作一FET之一介電部分，但可在一FET(包含可稱為一MOSFET之彼等FET)中之一介電材料中使用其他非氧化物材料。
在某些實例中，電路200之不同部分或使用電路200之部分之不同操作可與不同延時相關聯。舉例而言，在一存取操作之一個部分(例如，一第一子操作、一第一組子操作)中，可藉由將記憶體單元105‑a與信號開發組件250耦合(例如，至少部分地基於啟動或選擇單元選擇組件225、至少部分地基於啟動記憶體單元105‑a與信號開發組件250之間的另一切換組件、隔離組件或選擇組件)而開發一單元存取信號。在某些實例中，可至少部分地基於記憶體單元105‑a (例如，電容器220)與信號開發組件250之間的一電荷共用(例如，電荷自電容器220流動至信號開發組件250、電荷自信號開發組件250流動至電容器220)而開發該單元存取信號，或該單元存取信號可以其他方式與該電荷共用相關聯。在某些實例中(例如，在一讀取操作中)，經開發單元存取信號(例如，一單元讀取信號)或電荷共用可至少部分地基於由記憶體單元105‑a儲存之一邏輯狀態。在某些實例中(例如，在一寫入操作、一重寫操作、一再新操作中)，經開發單元存取信號(例如，一單元寫入信號)或電荷共用可至少部分地基於一經開發鎖存信號(例如，在感測放大器290處、在信號線285處)。如本文中所揭示，記憶體單元105‑a與信號開發組件250之間的電荷共用可與數位線210之一電壓改變或信號開發線255之一電壓改變或兩者相關聯。
用於一存取操作之一單元存取信號之開發可與一延時相關聯，該延時可係指用於開發該單元存取信號之一時間量(例如，一持續時間)、起始一單元存取信號開發操作與一單元存取信號達到適合於存取操作之後續部分(例如，在一讀取操作中)之一臨限位準之間的一延遲或起始一單元存取信號開發操作與以一邏輯值對一記憶體單元105進行寫入(例如，在一寫入操作、一重寫操作或一再新操作中)之間的一延遲。在某些實例中(例如，在一讀取操作中)，該持續時間或延時可稱為一「列至行位址延遲」，且在某些實例中(例如，在一寫入操作中)，該持續時間或延時可稱為一「列預充電延遲」，其可比一列至行位址延遲長或短。
在某些實例中，記憶體單元105‑a、數位線210 (例如，本質電容230)及信號開發組件之間的電荷共用可與一時間常數行為(例如，電壓V DL之一改變之一時間常數行為、電壓V SDL之一改變之一時間常數行為)相關聯，或以其他方式包含一對數或指數行為。用於開發該單元存取信號之該持續時間或延時可係指一耦合或啟動操作(例如，單元選擇組件225之一選擇或啟動、經組態以將記憶體單元105‑a與信號開發組件250選擇性地耦合之另一組件之一選擇或啟動)與數位線210或信號開發線255達到一穩態電壓或者數位線210或信號開發線255達到一穩態電壓之一臨限比例(例如，一穩態電壓之95%、一穩態電壓之99%)之間的一持續時間。
在某些實例中，用於開發一單元存取信號之持續時間或延時可表達為一時間常數(例如，用於達到初始電壓與穩態電壓之間的一改變之63%之一持續時間)，或表達為多個時間常數。舉例而言，用於開發該單元存取信號之該持續時間或延時可表達為3個時間常數之一持續時間，或以其他方式與該單元存取信號在一穩態值之5%內相關聯之一持續時間。在另一實例中，用於開發該單元存取信號之該持續時間或延時可表達為5個時間常數之一持續時間，或以其他方式與該單元存取信號在一穩態值之1%內相關聯之一持續時間。
在某些實例中，電荷共用行為及相關聯時間常數或其他延時可至少部分地基於記憶體單元105‑a之一電容、信號開發組件250之電容或記憶體單元105‑a與信號開發組件250之間的其他電容(例如，本質電容，諸如本質電容230)。舉例而言，數位線210之一相對高電容(例如，一相對高本質電容230)可與一相對高延時(例如，開發一單元讀取信號之一相對長持續時間)相關聯，且數位線210之一相對低電容可與一相對低延時(例如，開發一單元讀取信號之一相對短持續時間)相關聯。在另一實例中，記憶體單元105‑a之一相對高電容(例如，電容器220)可與一相對低延時(例如，開發一單元讀取信號之一相對短持續時間)相關聯，且記憶體單元105‑a之一相對低電容可與一相對高延時(例如，開發一單元讀取信號之一相對長持續時間)相關聯。
儘管參考時間常數行為而闡述，但與開發一單元存取信號相關聯之一持續時間或延時可另外或替代地包含其他行為，諸如斜升、步進或振盪(例如，欠阻尼)行為。在某些實例中，開發一單元存取信號可包含一組操作，諸如一組耦合、隔離、啟動、撤銷啟動、選擇或取消選擇操作，且與開發該單元存取信號相關聯之一持續時間或延時可包含該組操作中之每一者之相關聯電路行為。舉例而言，開發一單元存取信號可包含沿著數位線210或信號開發線255啟動切換或選擇組件、啟動數位線或信號開發線與另一組件之間的切換或選擇組件(例如，將一電壓源(未展示)與數位線210或信號開發線255選擇性地耦合)或者其他操作或操作組合。
在存取操作之另一部分(例如，一第二子操作、一第二組子操作)中，可藉由啟動感測放大器290 (例如，至少部分地基於將信號開發組件250與感測放大器290選擇性地耦合、至少部分地基於將感測放大器與低電壓源293或高電壓源294中之一者或兩者選擇性地耦合)而開發一鎖存信號(例如，一輸出信號、一輸入/輸出信號)。在某些實例中，可至少部分地基於信號開發組件250與感測放大器290之間的一電荷共用而開發該鎖存信號，或該鎖存信號可以其他方式與該電荷共用相關聯。在某些實例中(例如，在一讀取操作中)，該鎖存信號或電荷共用可至少部分地基於經開發單元存取信號(例如，在信號開發組件250處、在信號開發線255處)。如本文中所闡述，信號開發組件250與感測放大器290之間的該電荷共用可與I/O線295之一電壓改變相關聯，該電壓改變可至少部分地基於電壓V sig與電壓V ref之間的一比較。(例如，當V sig小於V ref時為V L之一輸出，當V sig大於V ref時為V H之一輸出)。
開發一鎖存信號以用於一存取操作亦可與一延時相關聯，該延時可係指用於開發鎖存信號之一時間量，或起始一鎖存信號產生操作與一鎖存信號達到適合於存取操作之後續部分之一臨限位準(例如，指示由記憶體單元105‑a儲存之一邏輯狀態之一輸出)之間的一延遲。舉例而言，信號開發組件250與感測放大器290之間的電荷共用亦可與一時間常數行為(例如，I/O線295之一電壓改變之一時間常數行為)或者其他對數或指數行為相關聯。用於開發該鎖存信號之該持續時間或延時可係指一耦合或啟動操作(例如，諸如選擇組件280之一切換組件或選擇組件(其經組態以將信號開發組件250與感測放大器290選擇性地耦合)之一選擇或啟動、感測放大器290與低電壓源293或高電壓源294中之一者或兩者之一耦合)與I/O線295達到一穩態電壓或I/O線295達到一穩態電壓之一臨限比例(例如，一穩態電壓之90%、一穩態電壓之95%)之間的一持續時間。
用於開發一鎖存信號之持續時間或延時亦可表達為一時間常數，或表達為多個時間常數。儘管參考時間常數行為而闡述，但與開發一鎖存信號相關聯之一持續時間或延時可另外或替代地包含其他行為，諸如斜升、步進或振盪(例如，欠阻尼)行為。在某些實例中，開發一鎖存信號可包含一組操作，諸如一組耦合、隔離、啟動、撤銷啟動、選擇或取消選擇操作，且與開發該鎖存信號相關聯之一持續時間或延時可包含該組操作中之每一者之相關聯電路行為。
在電路200之某些實例中，與開發一單元存取信號相關聯之一延時之持續時間可比與產生一鎖存信號相關聯之一延時長。舉例而言，信號開發組件250與記憶體單元105‑a之間的一電荷共用可與不同於信號開發組件250與感測放大器290之間的一電荷共用之一電荷量或比信號開發組件250與感測放大器290之間的一電荷共用慢之一電荷轉移相關聯。換言之，信號開發組件250或記憶體單元105‑a可與電路200相關聯或以其他方式被視為電路200之相對高延時部分且感測放大器290可與電路200相關聯或被視為電路200之一相對低延時部分。在此等實例中，電路200可支援比執行信號開發操作更迅速地執行輸入或輸出操作。
根據如本文中所揭示之實例，包含電路200之一記憶體裝置100可在重疊時間間隔期間將一組信號開發組件250中之每一者與一各別記憶體單元105耦合，使得可在該等重疊時間間隔期間產生多個單元存取信號(例如，與各別信號開發組件250中之每一者之各別記憶體單元105相關聯)。信號開發組件250組中之每一者可經由選擇組件280與感測放大器290選擇性地耦合(例如，以一順序次序)以在感測放大器290處產生一鎖存信號序列，或反之亦然。舉例而言，在一讀取操作或一組讀取操作中，在感測放大器290處產生之該鎖存信號序列可基於在重疊時間間隔期間在信號開發組件250組處開發之各別單元存取信號(例如，單元讀取信號)，該等單元存取信號可與由各別記憶體單元105儲存之特定邏輯狀態相關聯。因此，如本文中所揭示，包含電路200之一記憶體裝置100可包含經由選擇組件280多工之信號開發組件250，此在某些實例中可補償與不同延時相關聯的一存取操作之部分。
圖3圖解說明根據如本文中所揭示之實例之支援多工信號開發之一實例性電路300。應理解，電路300僅僅係一項說明性實例，且包含其他特定電路及拓撲之諸多實施方案在堅持本文中所揭示之原理及技術時係可能的，如熟習此項技術者將瞭解。
電路300包含一組記憶體單元105‑b (例如，記憶體單元105‑b‑111至105‑b‑srm)及一感測組件150‑b。儘管記憶體單元105‑b經圖解說明為包含一電容器及一單元選擇組件，但根據如本文中所揭示之實例之記憶體單元105‑b可包含各種組態(例如，具有或不具有單元選擇組件)及各種類型之邏輯儲存元件(例如，一電容性記憶體元件、一鐵電記憶體元件、一電阻式記憶體元件、其他記憶體元件)以支援各種類型之記憶體裝置(例如，DRAM記憶體裝置、FeRAM記憶體裝置、PCM裝置)。電路300圖解說明可支援用於一記憶體裝置中之多工信號開發之所闡述技術之電路系統。
感測組件150‑b可包含各自與記憶體單元105‑b中之一或多者相關聯之一組信號開發組件250‑a (例如，信號開發組件250‑a‑1至250‑a‑s)。感測組件150‑b亦可包含與信號開發組件250‑a組耦合(例如，經由信號開發線255‑a‑1至255‑a‑s)之一選擇組件280‑a (例如，一信號開發組件選擇組件、一MUX、一電晶體網路、一電晶體陣列、一切換網路、一切換陣列)。選擇組件280‑a可經組態以將信號開發組件250‑a中之一選定者(例如，信號開發線255‑a中之一選定者)與感測組件150‑b之一感測放大器290‑a選擇性地耦合(例如，經由信號線285‑a，回應於一邏輯或選擇信號，諸如一信開發組件多工(SDCM)信號)。感測放大器290‑a可經由I/O線295‑a與一記憶體裝置之其他組件(例如，一輸入/輸出組件160)交換(例如，傳遞、接收、傳輸)輸入或輸出信號。
在電路300之實例中，可根據一組域310‑a (例如，域310‑a‑1至310‑a‑s)配置記憶體單元105‑b。換言之，電路300可圖解說明跨越 s個域經劃分或以其他方式與 s個域相關聯之一組記憶體單元105‑b之一實例。在電路300之實例中，域310‑a中之每一者可與信號開發組件250‑a中之一者相關聯(例如，耦合) (例如，域310‑a‑1與信號開發組件250‑a‑1相關聯)。然而，在支援一記憶體裝置中之多工信號開發之所闡述技術之電路系統之各種實例中，一域310可與一個以上信號開發組件250相關聯，或一信號開發組件250可與一個以上域310相關聯，或兩者。
儘管參考特定特性闡述電路300之實例性域310‑a，但亦可利用替代域定義或組織來支援用於一記憶體裝置中之多工信號開發之所闡述技術。作為一項此實例，一域之記憶體單元105或存取線(例如，字線205、數位線210、板線215)可以不同於電路300中所圖解說明之域310‑a之一方式來組織或細分，或一域可以不同於電路300中所圖解說明之域310‑a之一方式來定義(例如，該等組件包含於一域之一說明性邊界內)，或域可以不同於電路300中所圖解說明之域310‑a之一方式與信號開發組件250或感測放大器290耦合(例如，藉助不同多工組織或方案、不同選擇組件)。
在電路300之實例中，域310‑a中之每一者可包含與一組數位線210‑a中之一者及一組板線215‑a中之一者耦合或耦合於一組數位線210‑a中之一者與一組板線215‑a中之一者之間的記憶體單元105‑b。舉例而言，對於域310‑a‑1，記憶體單元105‑b組中之每一者(例如，記憶體單元105‑b‑111至105‑b‑1rm中之每一者)可與數位線210‑a‑11至210‑a‑1r中之一者耦合且可與板線215‑a‑11至215‑a‑1r中之一者耦合。換言之，域310‑a可圖解說明跨越 r個數位線210‑a或「行」劃分或以其他方式與 r個數位線210‑a或「行」相關聯之記憶體單元105‑b之一配置。儘管實例性電路300經圖解說明為具有單獨板線215‑a，但在某些實例中，一組板線215‑a (例如，板線215‑a‑11至215‑a‑1r中之兩者或兩者以上之一組)可表示或以其他方式功能上等效於一域310‑a (例如，域310‑a‑1)之一共同板線，或者可表示或以其他方式功能性等效於一域310‑a之一部分(例如，一「子域」)之一共同板線，或一不同組板線215‑a (例如，板線215‑a‑11至215‑a‑sr中之兩者或兩者以上之一組)可表示或以其他方式功能上等效於一組域310-1 (例如，一組域310‑a‑1至310‑a‑s)之一共同板線。
域310‑a亦可圖解說明跨越 m個字線205‑a或「列」劃分或以其他方式與 m個字線205‑a或「列」相關聯之記憶體單元105‑b之一配置。舉例而言，域310‑a‑1可包含與域310‑a之數位線210‑a中之每一者及該域之板線215‑a中之每一者耦合或耦合於域310‑a之數位線210‑a中之每一者與該域之板線215‑a中之每一者之間的各別組之 m個記憶體單元105‑b (例如，與數位線210‑a‑11及板線215‑a‑11耦合或耦合於數位線210‑a‑11與板線215‑a‑11之間的一組記憶體單元105‑b‑111至105‑b‑11m)。對於與一相同數位線210‑a及一相同板線215‑a耦合之一組記憶體單元105‑b，可至少部分地基於一相關聯邏輯信號WL (例如，用於域310‑a，邏輯信號WL 11至WL 1m中之一者)而個別地選擇或存取該組中之每一者。儘管經圖解說明為共用一域310‑a中之一共同組字線205‑a (例如，跨越域310‑a‑1行中之每一者共用之字線205‑a‑11至205‑a‑1m)，但一記憶體裝置之其他實例可具有一域310中之字線205之一不同配置。
在電路300之實例中，域310‑a中之每一者亦可包含與域310‑a之數位線210‑a組中之每一者耦合之一選擇組件320‑a (例如，一數位線選擇組件、一MUX、一電晶體網路、一電晶體陣列、一切換網路、一切換陣列)或以其他方式與選擇組件320‑a相關聯。舉例而言，域310‑a‑1可包含與數位線210‑a‑11至210‑a‑1r中之每一者耦合之一選擇組件320‑a‑1。舉例而言，選擇組件320‑a‑1可經組態以將數位線210‑a‑11至210‑a‑1r中之一選定者或記憶體單元105‑b‑111至105‑b‑11m中之一者與信號開發組件250‑a‑1選擇性地耦合(例如，回應於一邏輯或選擇信號，諸如一數位線多工(DLM)信號DLM 1)。因此，選擇組件320‑a‑1至320‑a‑s中之每一者可與信號開發組件250‑a‑1至250‑a‑s中之一各別者相關聯。
在電路300之實例中，信號開發組件250‑a中之每一者可與一各別組記憶體單元105‑b或一各別組數位線210‑a相關聯。在某些實例中，選擇組件320‑a‑1至320‑a‑s可係複數個第二選擇組件之一實例，其中該複數個第二選擇組件中之每一第二選擇組件與一各別信號開發組件250相關聯，且經組態以將該組中之任何一個記憶體單元105‑b或數位線210‑a與各別信號開發組件250選擇性地耦合。
在一說明性實例中，域310‑a中之每一者可包含配置成1,024個唯一地經定址列及1,024個行(例如，其中 m= 1024且 r= 1024)之1,048,576個記憶體單元105‑b。根據電路300之說明性實例，一個信號開發組件250‑a可映射至一特定域310‑a，但在其他實例中，一組一個以上信號開發組件250‑a可映射至一特定域310‑a (例如，映射至一域310‑a之各別組數位線210‑a)。在某些實例中，此一映射可係固定的(例如，其中各別組數位線210‑a映射至每一域310‑a內之一各別信號開發組件250‑a)，在某些實例中，此可降低多工或選擇電路複雜性。在各種其他實例(未展示)中，一信號開發組件250可映射至一個以上域310、(例如，一域之)一個以上組數位線210或其他組態。另外或替代地，一域310或一組數位線210可映射至一個以上信號開發組件250。換言之，一記憶體裝置可包含信號開發組件250之各種組態以支援本文中所闡述之多工信號開發之實例。
在電路300之實例中，數位線210‑a中之每一者與信號開發組件中之一單個者相關聯(例如，經組態以與信號開發組件中之一單個者選擇性地耦合) (例如，經由選擇組件320‑a‑1中之一各別者)。舉例而言，數位線210‑a‑11可與信號開發組件250‑a‑1而非信號開發組件250‑a‑s相關聯。然而，在支援用於一記憶體裝置中之多工信號開發之所闡述技術之電路系統之各種實例中，一特定數位線210‑a可與一個以上信號開發組件250‑a相關聯(例如，經組態以與一個以上信號開發組件250‑a選擇性地耦合)，信號開發組件250‑a可包含不同於電路300中所圖解說明之選擇組件320‑a‑1至320‑a‑s組之一選擇組件。舉例而言，數位線210‑a‑11可與信號開發組件250‑a‑1或信號開發組件250‑a‑s或電路300之任何其他信號開發組件250‑a相關聯(例如，經組態以與信號開發組件250‑a‑1或信號開發組件250‑a‑s或電路300之任何其他信號開發組件250‑a選擇性地耦合)。
在支援用於多工信號開發之所闡述技術之另一說明性實例中，另一電路可包含各自具有配置成1,024個唯一地經定址列及1,024個行之1,048,576個記憶體單元105之數個域，其可係指不同於電路300之一組件組織。其他電路之域中之每一者可經配置使得 m= 1024且 r= 1024，且此其他電路之一各別域之數位線210可共同地映射至64個信號開發組件250之一陣列(例如，根據一個多對一映射、根據一個多對多映射)。在其他電路之一項實例中，信號開發組件250中之每一者可映射至域之數位線210之一各別子組(例如，一個信號開發組件250可映射至每一域內之1024 / 64 = 16個數位線210)。在某些實例中，此一映射可係固定的(例如，其中16個數位線210之群組或子組映射至每一域內之一各別信號開發組件250)，在某些實例中，此可降低多工或選擇電路複雜性。
在此其他實例中，1024個記憶體單元105之一列(例如，橫跨其他電路之一個域)可由每一域中之一單個字線205選擇。換言之，在每域具有64個信號開發組件250且 r= 1024之情況下，一個域中之一字線之啟動及另一域中之另一字線(例如，包含其他域中之其他獨立字線)之啟動可選擇與各別列相關聯之記憶體單元105。在此一電路之每域具有64個信號開發組件250之情況下，可在每一域中一次存取1,024個記憶體單元105之組中之64個記憶體單元(例如，藉由經由一各別選擇組件將一各別數位線210與64個信號開發組件250中之每一者選擇性地耦合)。在此存取期間，其他數位線210可與各別信號開發組件250及介接同一域之其他信號開發組件250選擇性地隔離。此外，可使其他數位線210分路或遮蔽其他數位線210，如本文中所闡述。
因此，根據本文中所闡述之技術之實例可包含其中一域內之字線205或跨越多個域之字線205或其某一組合係獨立的(例如，彼此獨立地可選擇)之實例。根據本文中所闡述之技術之實例亦可包含其中一域內之字線205或跨越多個域之字線205或其某一組合經鎖定(例如，硬接線)以共同(聯合地)經選擇之實例。應理解，在其中字線205係可獨立地選擇之實例中，然而可至少在特定時間處或在特定條件下同時操作此等字線205 (例如，即使鎖定)。此外，根據本文中所闡述之技術之實例可包含其中諸多數位線210映射至一域內之諸多信號開發組件250之實例，以及其中諸多數位線210映射至一域內之一個信號開發組件250 (例如，一選擇組件280可具有多對一或多對多功能性)之實例。遍及本發明(包含參考圖8)闡述此等及其他實例性變化形式之態樣。
在某些實例中，與字線選擇相關聯之操作可係有時限性的以阻止資料損失或毀壞，此可需要等待完成關於所存取單元正在進行中之操作。舉例而言，當自一域310‑a之一第一字線205‑a切換至同一域310‑a之一第二字線205‑a時，此一切換可需要在發生該切換之前等待完成(例如，信號開發組件250‑a之)域310‑a之單元存取信號開發。在其中跨越若干域共用一字線205‑a (例如，在域310‑a‑1與310‑a‑s之間共用之一字線205‑a，字線205‑a‑11功能上等效於字線205‑a‑s1)之實例中，當自一第一共用字線205‑a切換至一第二共用字線205‑a時，此一切換可需要在發生該切換之前等待完成域310‑a‑1及310‑a‑s中之每一者(例如，信號開發組件250‑a‑1及250‑a‑s中之每一者)之單元存取信號開發。
在電路300之實例中，域310‑a中之每一者亦可包含一組分路器330‑a (例如，數位線分路器、數位至板分路器)或以其他方式與一組分路器330‑a相關聯。舉例而言，域310‑a‑1可包含一組分路器330‑a‑11至330‑a‑1r。分路器330‑a中之每一者可與一數位線210‑a及板線215‑a耦合或耦合於一數位線210‑a與板線215‑a之間。舉例而言，對於域310‑a‑1，分路器330‑a‑11可與數位線210‑a‑11及板線215‑a‑11耦合或耦合於數位線210‑a‑11與板線215‑a‑11之間。舉例而言，分路器330‑a‑11可經組態以將數位線210‑a‑11與板線215‑a‑11選擇性地耦合(例如，回應於一邏輯或切換信號DLS 11)。在某些實例中，一分路器330‑a可經組態以選擇性地等化一數位線210‑a與一板線215‑a之間的一偏壓，或等化與一數位線210‑a及一板線215‑a耦合或耦合於數位線210‑a與板線215‑a之間的一或多個記憶體單元105‑b。在某些實例中，一分路器330‑a可經組態以將與一數位線210‑a及一板線215‑a耦合或耦合於數位線210‑a與板線215‑a之間的一或多個記憶體單元105‑b選擇性地放電。
在某些實例中，可根據一分路器遮罩來操作電路300。舉例而言，當對一域310‑a執行多工(例如，使用選擇組件320-2)時，一經遮蔽數位線210‑a (例如，不與正執行之一存取操作相關聯之一數位線210‑a)之一分路器330‑a可支援與一板線215‑a之一選擇性耦合以阻止或減少與經遮蔽數位線210‑a相關聯之記憶體單元105‑b之資料損失(例如，電荷洩漏)。換言之，一分路器330‑a可關斷不與正執行之一存取操作相關聯之經遮蔽數位線210‑a上之位元傳送。
選擇組件280‑a及選擇組件320‑a可包含各種組件組態，且各自可稱為一多工器、一電晶體網路、一電晶體陣列、一切換網路或一切換陣列。在一項實例中，選擇組件280‑a可包含各自與感測放大器290‑a耦合(例如，各自與信號線285‑a耦合)之一組電晶體。電晶體組中之每一者亦可與信號開發組件250‑a中之一各別者(例如，信號開發線255‑a‑1至255‑a‑s中之一各別者)耦合。電晶體組中之每一者可經組態以回應於提供至電晶體之一閘極之一組切換或邏輯信號中之一者而將信號開發組件250‑a中之該各別者與感測放大器290‑a選擇性地耦合。
在某些實例中，一選擇組件280‑a或一選擇組件320‑a可包含解碼器或者其他邏輯或選擇信號轉換組件。舉例而言，選擇組件280‑a之一解碼器可接收一邏輯或選擇信號(例如，信號SDCM)，該邏輯或選擇信號可係經由一信號匯流排接收之一數位信號(例如，具有或以其他方式表示多個位元之一信號)。在某些實例中，該解碼器可接收該數位信號作為一輸入以產生可施加至組態成一切換配置之一組電晶體之閘極之一組二進制信號(例如，切換或邏輯信號)。舉例而言，選擇組件280‑a之解碼器可接收一選擇信號SDCM作為一4位元數位輸入信號，且產生16個二進制(例如，接通/關斷)切換信號，該16個二進制(例如，接通/關斷)切換信號各自施加至組態成一切換配置之一組16個電晶體中之一者之閘極。
在各種實例中，選擇組件280‑a可經組態使得信號開發組件250‑a‑1至250‑a‑s中之僅一者在一時間處與感測放大器290‑a耦合(例如，選擇性地耦合)，且信號開發組件250‑a‑1至250‑a‑s中之其他者可在彼時間(例如，當信號開發組件250‑a‑1至250‑a‑s中之一者與感測放大器290‑a選擇性地耦合時之時間)處與感測放大器290‑a解耦(例如，選擇性地解耦)。在某些實例中，選擇組件280‑a亦可經組態以支援其中信號開發組件250‑a‑1至250‑a‑s中無一者在一特定時間處與感測放大器290‑a耦合(例如，其中信號開發組件250‑a‑1至250‑a‑s中之每一者與感測放大器290‑a選擇性地隔離)之操作。在電路300之各種實例中，選擇組件320‑a可包含與一選擇組件280‑a類似之特徵或特徵組，或選擇組件320‑a可包含與一選擇組件280‑a不同之特徵或特徵組。
在電路300之某些實例中，信號開發組件250‑a或記憶體單元105‑b可與電路300相關聯或以其他方式被視為電路300之相對高延時部分，且感測放大器290‑a可與電路300相關聯或被視為電路300之一相對低延時部分。根據如本文中所揭示之實例，感測組件150‑b可圖解說明將記憶體單元存取電路系統劃分成高延時部分(例如，信號開發組件250‑a)及低延時部分(例如，感測放大器290‑a)且透過一多工器(例如，選擇組件280‑a)將一組高延時部分與一組低延時部分耦合之一實例。
在電路300之實例中，選擇組件280‑a可提供一第一資料管線操作程度，此可降低資料存取串列化(歸因於列緩衝器衝突)之影響。舉例而言，選擇組件280‑a可支援使不同組數位線210‑a (例如，不同域310‑a)上之資料傳送重疊。因此，當在資料傳送中涉及其他信號開發組件250‑a時(例如，當其他信號開發組件250‑a與數位線210‑a或記憶體單元105‑b耦合時)，感測放大器290‑a可自由支援讀取、寫入、重寫或再新操作(例如，在與信號開發組件250‑a中之一者耦合時)。
信號開發組件250‑a組可被視為係降低列緩衝器衝突速率且增加內部頻寬之一小且快速區域快取記憶體。在某些實例中，選擇組件320‑a可藉由經由多工數位線210‑a提供一第二資料管線操作程度而提供額外增益。因此，根據如本文中所揭示之實例，包含電路300之一記憶體裝置100可包含經由選擇組件280‑a多工之信號開發組件250‑a或經由一或多個選擇組件320‑a多工之數位線210‑a，此可補償與不同延時相關聯的一存取操作之部分或存取電路系統之部分。
各種記憶體裝置(例如，記憶體裝置100)可包含電路300之各種配置。舉例而言，一記憶體裝置100可包含一組感測組件150‑b，或一感測組件150可以其他方式包含一組感測放大器290‑a及對應組之多工信號開發組件250‑a。在一項實例中，一記憶體裝置100或其部分可包含藉助1024個數位線210‑a多工(此可包含或可不包含經由選擇組件320‑a之多工)之16個感測放大器290‑a。在某些實例中，一組感測放大器290‑a可包含於一複合陣列中，其中感測放大器290‑a組作為該複合陣列之一單個感測放大器「列」經存取。在各種實例中，多工數位線210‑a可在同一域310‑a或不同域310中。在某些實例中，域310‑a中之每一者可係可獨立控制的，且可經由同一列組件125或不同列組件125經存取。
圖4A圖解說明根據如本文中所揭示之實例之支援多工信號開發之一讀取操作 400之一實例。讀取操作400可圖解說明與在存取一記憶體單元105時產生單元存取信號(例如，單元讀取信號、單元寫入信號)及鎖存信號相關聯之一存取操作之部分(例如，時間間隔)。舉例而言，讀取操作400可劃分成一讀取信號開發部分410 (例如，一單元讀取部分)、一鎖存信號產生部分420及一重寫信號開發部分430 (例如，一單元重寫部分)。讀取操作400可採用支援多工信號開發之電路系統，諸如參考圖3所闡述之電路300。作為一說明性實例，參考讀取由電路300之記憶體單元105‑b‑111儲存之一邏輯狀態闡述讀取操作400，但讀取操作400可說明可對電路300之記憶體單元105‑b中之任何一或多者執行之操作。
讀取信號開發部分410可與記憶體單元105‑b‑111 (例如，記憶體單元105‑b‑111之一電容性儲存元件、一線性電容器或一鐵電電容器)、數位線210‑a‑11 (例如，一本質電容230)及信號開發組件250‑a‑1之間的一電荷共用相關聯。讀取信號開發部分410可係至少部分地基於將信號開發組件250‑a‑1與記憶體單元105‑b‑111選擇性地耦合而在信號開發組件250‑a‑1處開發一信號之一實例。在某些實例中，在信號開發組件250‑a‑1處開發讀取信號與一第一延時(例如，一相對高延時或長持續時間)相關聯。在讀取信號開發部分410期間，信號開發組件250‑a‑1可與感測放大器290‑a選擇性地解耦。
在讀取信號開發部分410之某些實例中，可以一相對高電壓加偏壓於信號開發組件250‑a‑1之一存取線(例如，信號開發線255‑a‑1)，此可與將一相對高電壓電荷儲存於信號開發組件250‑a‑1處(例如，儲存於信號開發組件250‑a‑1之一信號儲存組件(諸如一積分電容器)中)相關聯。在某些實例中，此一偏壓可與一「板低」讀取操作相關聯，其中在讀取信號開發部分410期間，以比與記憶體單元105‑b‑111相關聯之數位線210‑a‑1低之一電壓(例如，一接地電壓)加偏壓於與經存取之記憶體單元105‑b‑111相關聯之板線215‑a‑11。
讀取信號開發部分410亦可包含將記憶體單元105‑b‑111與信號開發組件250‑a‑1選擇性地耦合。在某些實例中，讀取信號開發部分410可包含啟動與正讀取之記憶體單元105‑b‑111相關聯之字線205‑a‑11 (例如，啟動邏輯信號WL 1)，此可將一記憶體儲存元件(例如，一電容器220)與各別數位線210‑a‑11選擇性地耦合(例如，經由記憶體單元105‑b‑111之一單元選擇組件225)。在某些實例中，讀取信號開發部分410可包含將各別數位線210‑a‑11與信號開發組件250‑a‑1選擇性地耦合(例如，經由選擇組件320‑a‑1，基於一選擇信號DLM 1，或某一其他切換組件)。電荷因此可在記憶體單元105‑b‑111與信號開發組件250‑a‑1之間共用，且可在某一時間之後穩定下來(例如，根據一時間常數行為)，其中數位線210‑a‑11及信號開發線255‑a‑1之電壓改變至少部分地基於由記憶體單元105‑b‑111儲存之邏輯狀態。
在某些實例中，一讀取信號開發部分410可包含開發一讀取信號(例如，一信號開發組件250處之一讀取信號達到一穩態、一讀取信號在一信號開發組件250處達到一最大值)與將經開發讀取信號(例如，如由信號開發組件250維持)提供至一感測放大器290之間的一延遲(例如，一延遲部分、一延遲持續時間)。換言之，在讀取信號開發部分410期間在起始一鎖存信號產生部分420之前可存在一延遲或不活動週期，該延遲或不活動週期在某些實例中可包含一所開發讀取信號之一衰減(例如，一所維持讀取信號之一衰減)。在某些實例中，一電路300可經組態使得可容忍此一延遲或不活動週期之一持續時間或一所開發讀取信號之一衰減量同時仍可靠地偵測由一記憶體單元105儲存之一邏輯狀態。此一組態可支援信號開發組件250執行電路300中之一快取功能(例如，在某一時間量內一所開發讀取信號之一快取)。
在某些實例中，讀取信號開發部分410之電荷共用可與一破壞性讀取操作(例如，其中記憶體單元105‑b‑111之最初儲存之邏輯狀態在記憶體單元105‑b‑111處丟失或以其他方式降級)相關聯，且因此可後續接著重寫操作(例如，重寫信號開發部分430)。在某些實例中，一重寫操作可不緊接地跟隨一讀取信號開發部分410，諸如當所儲存資料傳送至一信號開發組件250時，其中該所儲存資料可經儲存且進一步經讀取、寫入或修改。在各種實例中，可將資料傳回至一相同記憶體單元105或一不同記憶體單元105，此可與使信號開發組件250可用於其他操作之操作相關聯。在某些實例中，讀取信號開發部分410之電荷共用可與一非破壞性讀取操作(例如，其中記憶體單元105‑b‑111之最初所儲存之邏輯狀態維持在記憶體單元105‑b‑111處)相關聯，且因此可不後續接著重寫操作(例如，可省略重寫信號開發部分430)。
讀取信號開發部分410之電荷共用可與稱作一列至行位址延遲之一延遲或延時相關聯。在一DRAM應用中，資料可作為電極電荷儲存於一記憶體單元105處，且可相對快速地做出回應(例如，具有一相對低延時)。在一FeRAM應用中，資料可作為呈偶極定向或極化之形式之一單元狀態儲存於一記憶體單元105處。此等偶極之動力學可係相對緩慢的(例如，具有一相對高延時)，此可導致FeRAM應用之一較長感測時間(例如，比DRAM應用長)。因此，在某些實例中(例如，在一FeRAM應用中)，讀取信號開發部分410可與一相對高延時或長持續時間(例如，與一鎖存信號產生部分420相比較)相關聯。在某些FeRAM應用中，舉例而言，與讀取信號開發部分410之操作相關聯之延時可係大致50奈秒。
在讀取信號開發部分410之某些實例中，可選擇或啟動與域310‑a‑1之其他記憶體單元105‑b相關聯之分路器330‑a，諸如分路器330‑a‑12 (未展示，其可與一數位線210‑a‑12或一板線215‑a‑12相關聯)至330‑a‑1r，此可跨越未經存取之記憶體單元105‑b等化一偏壓(例如，等化一數位線210‑a‑12與一板線215‑a‑12之間的一偏壓、等化一數位線210‑a‑1r與一板線215‑a‑1r之間的一偏壓等等)。在FeRAM應用中，舉例而言，此一偏壓等化可阻止或減少除正在讀取信號開發部分410期間經存取之記憶體單元105‑b‑111以外之記憶體單元105‑b之一資料損失(例如，歸因於電荷洩漏)。
鎖存信號產生部分420可和信號開發組件250‑a‑1與感測放大器290‑a之間的一電荷共用相關聯。鎖存信號產生部分420可係至少部分地基於信號開發組件250‑a‑1處之所開發信號(例如，單元讀取信號)而產生感測放大器290‑a (例如，一放大器組件)之一輸出信號之一實例。在某些實例中，在感測放大器290‑a處產生鎖存信號與一第二延時 (例如，一相對低延時或短持續時間)相關聯。自讀取信號開發部分410轉變至鎖存信號產生部分420可包含將信號開發組件250‑a‑1與感測放大器290‑a選擇性地耦合。
在某些實例中，將信號開發組件250‑a‑1與感測放大器290‑a選擇性地耦合可包含經由選擇組件280‑a基於一邏輯選擇信號SDCM而進行之一選擇。在某些實例中，將信號開發組件250‑a‑1與感測放大器290‑a選擇性地耦合可包含經由信號開發組件250‑a‑1與感測放大器290‑a之間的某一其他切換組件(例如，一隔離切換組件)進行之一選擇性耦合。在某些實例中，鎖存信號產生部分420之電荷共用可係相對迅速的，且可採用記憶體單元105‑b‑11與信號開發組件250‑a‑1之間的電荷共用所需要之時間量之某一分率。換言之，鎖存信號產生部分420之持續時間可比讀取信號開發部分410短。在某些FeRAM應用中，舉例而言，與鎖存信號產生部分420之操作相關聯之延時可係大致5奈秒至10奈秒。
在某些實例中，鎖存信號產生部分420可包含「激發」感測放大器290‑a，此可包含將一或多個電壓源與感測放大器290‑a (例如，一低電壓源293、一高電壓源294)選擇性地耦合。因此，可在感測放大器290‑a處產生至少部分地基於單元讀取信號(例如，至少部分地基於由記憶體單元105‑b‑111儲存之邏輯狀態)之一輸出信號。該輸出信號可經由I/O線295自感測放大器290‑a傳遞至一記憶體裝置之另一組件(例如，一輸入/輸出組件160)以提供由記憶體單元105‑b‑111儲存之資料之一指示。在某些實例中，該輸出信號或與所產生鎖存信號相關聯之某一其他信號亦可往回傳遞至信號開發組件250‑a‑1或以其他方式與信號開發組件250‑a‑1一起共用，此在某些實例中可支援一重寫操作(例如，跟隨一破壞性讀取操作)。舉例而言，作為鎖存信號產生部分420之一部分，基於所產生鎖存信號或輸出信號(例如，基於記憶體單元105‑b‑111儲存一邏輯0還是一邏輯1)，一重寫信號可經傳遞或以其他方式與信號開發組件250‑a‑1一起共用或產生(例如，經由信號開發線255‑a‑1)。在某些實例中，所產生鎖存信號或輸出信號可往回傳遞至信號開發組件250‑a‑1以強化維持在信號開發組件250‑a‑1處之一電荷或其他信號，此可支援對記憶體單元105‑b‑111之一重寫操作。
在鎖存信號產生部分420之某些實例中，可選擇或啟動與域310‑a‑1之其他記憶體單元105‑b相關聯之分路器330‑a，諸如分路器330‑a‑12 (未展示，其可與一數位線210‑a‑12或一板線215‑a‑12相關聯)至330‑a‑1r，此可跨越未經存取之記憶體單元105‑b等化一偏壓(例如，等化一數位線210‑a‑12與一板線215‑a‑12之間的一偏壓、等化一數位線210‑a‑1r與一板線215‑a‑1r之間的一偏壓等等)。在FeRAM應用中，舉例而言，此一偏壓等化可阻止或減少除正在鎖存信號產生部分420期間經存取之記憶體單元105‑b‑111以外之記憶體單元105‑b之一資料損失(例如，歸因於電荷洩漏)。
重寫信號開發部分430可與記憶體單元105‑b‑111、數位線210‑a‑11及信號開發組件250‑a‑1之間的一電荷共用相關聯。重寫信號開發部分430可係在信號開發組件250‑a‑1處或使用信號開發組件250‑a‑1開發一單元存取信號(例如，一單元寫入信號、一單元重寫信號)之一實例。在某些情形中，在信號開發組件250‑a‑1處或使用信號開發組件250‑a‑1開發一單元存取信號(例如，一單元寫入信號、一單元重寫信號)可至少部分地基於感測放大器290‑a之一鎖存信號(例如，如在鎖存信號產生部分420期間所產生)。在某些實例中，在信號開發組件250‑a‑1處或使用信號開發組件250‑a‑1之一單元存取信號(例如，一單元寫入信號、一單元重寫信號)可基於維持在信號開發組件250‑a‑1處之一電荷或電壓(例如，至少部分地基於讀取信號開發部分410)，其中維持在信號開發組件250‑a‑1處之該電荷或電壓可指示最初由記憶體單元105‑b‑111儲存之邏輯狀態。在某些實例中，維持在信號開發組件250‑a‑1處之電荷或電壓可獨立於感測放大器290‑a處之鎖存信號，或可由感測放大器290‑a處之鎖存信號強化(例如，如在鎖存信號產生部分420期間經強化)。
在某些實例中，在信號開發組件250‑a‑1處開發重寫信號與可等於或可不等於第一延時之一第三延時(例如，一相對高延時或長持續時間)相關聯。自鎖存信號產生部分420轉變至重寫信號開發部分430可包含將信號開發組件250‑a‑1與感測放大器290‑a選擇性地解耦或隔離(例如，經由選擇組件280‑a或一隔離切換組件)。儘管重寫信號開發部分430可支援將一邏輯狀態重寫至已在一讀取操作中經放電、去極化或以其他方式破壞或降級之一記憶體單元105，但在非破壞性讀取操作之實例中(例如，當105‑b‑111在讀取信號開發部分410之後維持一所儲存邏輯狀態時)可省略重寫信號開發部分430，且鎖存信號產生部分420可後續接著另一存取操作(例如，一讀取操作、一寫入操作、一再新操作)。
在各種實例中，可基於一重寫信號由感測放大器290‑a產生還是以其他方式提供或基於一重寫信號由一信號開發組件250‑a產生還是以其他方式提供而執行或修改在重寫信號開發部分430期間對記憶體單元105‑b‑111之一重寫。舉例而言，可在不依賴於感測放大器290‑a之一重寫信號之情況下執行重寫信號開發部分430之一重寫操作，諸如當一信號開發組件250‑a經組態以區域地維持與記憶體單元105‑b‑111之最初儲存之邏輯狀態相關聯之一電荷或其他狀態直至其經往回傳送至記憶體單元105‑b‑111 (例如，提供如與重寫操作有關之一區域快取功能)為止時。換言之，取決於信號開發組件250‑a是否依賴於感測放大器290‑a之一鎖存信號來對記憶體單元105‑b‑111進行重寫，自一信號開發組件250‑a之視角來看，讀取信號開發部分410或鎖存信號產生部分420可係「破壞性的」或可並非「破壞性的」。在某些實例中(例如，當一信號開發組件250‑a經組態以維持指示記憶體單元105‑b‑111之一最初所儲存之邏輯狀態之一電荷或其他狀態時)，記憶體單元105‑b‑111之重寫可取決於信號開發組件250‑a‑1經組態以維持此一電荷或其他狀態或實施回寫之一控制邏輯類型(例如，先入先出(FIFO)、最近最少使用(LRU)或其他)之一持續時間而發生在(例如，重寫信號開發部分430之)某一延遲週期之後。
在一重寫操作之某些實例中，電路300可經組態以將記憶體單元105‑b‑111與一高電壓源(例如，一高電壓軌，經由信號開發組件250‑a‑1)耦合，此可係藉由上拉或下拉電路系統(例如，信號開發組件250‑a‑1之一電晶體或其他切換組件)進行之一直接耦合。在某些實例中，信號開發組件250‑a‑1可經組態具有一電容器或其他電荷儲存組件，且鎖存信號產生部分420或重寫信號開發部分430可包含以足以對記憶體單元105‑b‑111進行重寫(例如，在重寫信號開發部分430期間)之一電荷將電容器或其他電荷儲存組件充電或再新。因此，在各種實例中，信號開發組件250‑a‑1可將邏輯狀態重寫至記憶體單元105‑b‑111，此操作可在信號開發組件250‑a‑1與感測放大器290‑a選擇性地解耦時經執行，因此感測放大器290‑a自由支援關於信號開發組件250‑a之操作。
重寫信號開發部分430之電荷共用可與稱作一列預充電延遲之一延遲或延時相關聯，其可包含完全地或部分地重寫最初儲存於記憶體單元105‑b‑111處之一邏輯狀態。舉例而言，為重寫一邏輯0，可將數位線210‑a‑11加偏壓至一正電壓(例如，1.5 V)且可將板線215‑a‑11加偏壓至一接地或負電壓(例如，0 V)。為重寫一邏輯1，可將數位線210‑a‑11加偏壓至一接地或負電壓(例如，0 V)且可將板線215‑a‑11加偏壓至一正電壓(例如，1.5 V)。在某些情形中，數位線210‑a‑11及板線215‑a‑11之偏壓可至少部分地基於所產生鎖存信號(例如，在感測放大器290‑a與信號開發組件250‑a‑1選擇性地隔離之前)。舉例而言，在重寫信號開發部分430期間，信號開發組件250‑a‑1可至少部分地基於鎖存信號而將數位線210‑a‑11加偏壓至一正電壓或一接地電壓。在某些情形中，此一偏壓可基於維持於信號開發組件250‑a‑1處之一電荷或其他狀態，該電荷或其他狀態可獨立於一所產生鎖存信號(例如，如使用感測放大器290‑a所產生)。
在一DRAM應用中，資料可在一記憶體單元105處作為電極電荷經寫入，且可相對快速地做出回應(例如，一相對低延時)。在一FeRAM應用中，資料可在一記憶體單元105處作為呈偶極定向或極化之形式之單元狀態經寫入。此等偶極之動力學可係相對低的(例如，一相對高延時)，此可導致FeRAM應用之一較長寫入時間(例如，比DRAM應用長)。因此，在某些實例中(例如，在一FeRAM應用中)，重寫信號開發部分430可與一相對高延時或長持續時間(例如，與一鎖存信號產生部分420相比較)相關聯。在重寫信號開發部分430結束時，可以一接地電壓加偏壓於域310‑a‑1之所有數位線210‑a‑11及所有板線215‑a，從而跨越域310‑a‑11之記憶體單元105‑b中之每一者有效地等化一偏壓，此可支援維持由記憶體單元105‑b隨著時間而儲存之邏輯狀態。
在某些實例中，可在重寫信號開發部分430期間選擇或啟動與域310‑a‑1之其他記憶體單元105‑b相關聯之分路器330‑a，諸如分路器330‑a‑12 (未展示，其可與一數位線210‑a‑12或一板線215‑a‑12相關聯)至330‑a‑1r，此可跨越未經存取之記憶體單元105‑b等化一偏壓(例如，等化一數位線210‑a‑12與一板線215‑a‑12之間的一偏壓、等化一數位線210‑a‑1r與一板線215‑a‑1r之間的一偏壓等等)。此一偏壓等化可阻止或減少除正在重寫信號開發部分430期間經重寫之記憶體單元105‑b‑111以外之記憶體單元105‑b之一資料損失(例如，歸因於電荷洩漏)。
讀取操作400可與具有一總持續時間t A1至t A0的一單個記憶體單元105‑b‑11之讀取相關聯，讀取操作400包含用於讀取單個記憶體單元105‑b‑111之讀取信號開發部分410、鎖存信號產生部分420及重寫信號開發部分430。在其中讀取操作400未採用多工信號開發技術(例如，使用同一信號開發組件250之讀取操作400之一序列)之實例中，採用感測放大器290‑a之一後續讀取操作可跟隨重寫信號開發部分430。因此，使用一相同信號開發組件250執行多個讀取操作400 (例如，讀取多個記憶體單元105‑b)可需要整數倍數之持續時間t A1至t A0(例如，用以讀取兩個記憶體單元105‑b之至少2 * (t A1- t A0))。然而，多工信號開發組件250‑a (例如，經由選擇組件280‑a)可減少感測放大器290‑a讀取多個記憶體單元105‑b所需要之時間量。
圖4B圖解說明根據如本文中所揭示之實例之支援多工信號開發之一讀取操作450之一實例。讀取操作450可圖解說明與在存取四個記憶體單元105 (例如，經由四個信號開發組件250)時產生單元存取信號(例如，單元讀取信號、單元寫入信號)及鎖存信號相關聯之一存取操作(例如，一多單元存取操作)之部分(例如，時間間隔)。舉例而言，讀取操作450可劃分成用於一組記憶體單元105‑b中之每一者之讀取信號開發部分410‑a、鎖存信號產生部分420‑a及重寫信號開發部分430‑a，其可係參考圖4A所闡述之對應部分之實例。讀取操作450可採用支援多工信號開發之電路系統，諸如參考圖3所闡述之電路300。讀取操作450圖解說明將信號開發操作與輸入/輸出操作分開之一實例，此可改良一記憶體裝置中之資料通量。
作為一說明性實例，參考讀取由四個不同域310‑a之四個記憶體單元105‑b儲存之一邏輯狀態而闡述讀取操作450，其中該等不同域中之每一者和與感測放大器290‑a多工之一各別信號開發組件250‑a相關聯。舉例而言，讀取信號開發部分410‑a‑1、鎖存信號產生部分420‑a‑1及重寫信號開發部分430‑a‑1可係指(例如，與一信號開發組件250‑a‑1相關聯之一域310‑a‑1之)記憶體單元105‑b‑111之一讀取操作。舉例而言，讀取信號開發部分410‑a‑2、鎖存信號產生部分420‑a‑2及重寫信號開發部分430‑a‑2可係指(例如，可與一信號開發組件250‑a‑2相關聯之一域310‑a‑2(未展示)之)一記憶體單元105‑b‑211之一讀取操作。舉例而言，讀取信號開發部分410‑a‑3、鎖存信號產生部分420‑a‑3及重寫信號開發部分430‑a‑3可係指(例如，可與一信號開發組件250‑a‑3相關聯之一域310‑a‑3(未展示)之)一記憶體單元105‑b‑311之一讀取操作。舉例而言，讀取信號開發部分410‑a‑4、鎖存信號產生部分420‑a‑4及重寫信號開發部分430‑a‑4可係指(例如，可與一信號開發組件250‑a‑4相關聯之一域310‑a‑4(未展示)之)一記憶體單元105‑b‑411之一讀取操作。信號開發組件250‑a‑1、250‑a‑2、250‑a‑3及250‑a‑4中之每一者可經由一選擇組件280‑a (例如，基於一邏輯選擇信號SDCM)與同一感測放大器290‑a選擇性地耦合。
讀取信號開發部分410‑a中之每一者可與一各別記憶體單元105‑b、一各別數位線210‑a及一各別信號開發組件250‑a之間的電荷共用(其可發生在重疊時間間隔期間)相關聯。讀取信號開發部分410‑a可係至少部分地基於將複數個信號開發組件250‑a中之一信號開發組件250‑a與該複數個記憶體單元105‑b中之一記憶體單元105‑b選擇性地耦合而在信號開發組件250‑a處開發一信號(例如，一單元讀取信號)之實例。讀取信號開發部分410‑a‑1可係在一第一時間間隔期間(例如，且至少部分地基於判定y要存取記憶體單元105‑b‑111)將記憶體單元105‑b‑111 (例如，一第一記憶體單元)與信號開發組件250‑a‑1 (例如，一第一信號開發組件)耦合(例如，經由選擇組件280‑a、經由選擇組件320‑a‑1)之一實例，且讀取信號開發部分410‑a‑2可係在與該第一時間間隔重疊之一第二時間間隔期間(例如，且至少部分地基於判定要存取記憶體單元105‑b‑211)將記憶體單元105‑b‑211 (例如，一第二記憶體單元)與信號開發組件250‑a‑2 (例如，一第二信號開發組件)耦合(例如，經由選擇組件280‑a、經由一選擇組件320‑a‑2)之一實例。
因此可在記憶體單元105‑b‑111與信號開發組件250‑a‑1之間、在記憶體單元105‑b‑211與信號開發組件250‑a‑2之間、在記憶體單元105‑b‑311與信號開發組件250‑a‑3之間且在記憶體單元105‑b‑411與信號開發組件250‑a‑4之間共用電荷。換言之，可在重疊時間間隔期間經由信號開發組件250‑a‑1至250‑a‑4共用電荷。在某些實例中，在信號開發組件250‑a‑1至250‑a‑4處開發單元讀取信號與一第一延時(例如，一相對高延時或長持續時間)相關聯。
在讀取信號開發部分410‑a之某些實例中，可選擇或啟動與各別域310‑a之其他記憶體單元105‑b相關聯之分路器330‑a，此可跨越未經存取之記憶體單元105‑b等化一偏壓。舉例而言，對於域310‑a‑1，在讀取信號開發部分410‑a‑1期間，可經由一分路器330‑a‑12等化一數位線210‑a‑12與一板線215‑a‑12之間的一偏壓，可經由一分路器330‑a‑13等化一數位線210‑a‑13與一板線215‑a‑13之間的一偏壓等等。在FeRAM應用中，舉例而言，此一偏壓等化可阻止或減少除正在各別讀取信號開發部分410期間經存取之記憶體單元105‑b以外之記憶體單元105‑b之一資料損失(例如，歸因於電荷洩漏)。
鎖存信號產生部分420‑a可與信號開發組件250‑a‑1及感測放大器290‑a中之各別者之間的一電荷共用(其可發生在非重疊時間間隔內)相關聯。鎖存信號產生部分420‑a可各自係至少部分地基於各別信號開發組件250‑a處之所開發信號(例如，單元讀取信號)而產生感測放大器290‑a之一輸出信號之一實例。在某些實例中，在感測放大器290‑a處產生鎖存信號與一第二延時(例如，一相對低延時或短持續時間)相關聯。自一讀取信號開發部分410轉變至對應鎖存信號產生部分420‑a可包含將各別信號開發組件250‑a與感測放大器290‑a選擇性地耦合。
鎖存信號產生部分420‑a‑1可係在繼第一時間間隔之後的一第三時間間隔期間將信號開發組件250‑a‑1 (例如，第一信號開發組件)與感測放大器290‑a耦合(例如，經由選擇組件280‑a)之一實例。在某些實例中，該第三時間間隔可至少部分地與該第二時間間隔重疊，或該第三時間間隔可在該第二時間間隔內。鎖存信號產生部分420‑a‑2可係在繼第二時間間隔之後(例如，且繼第三時間間隔之後)之一第四時間間隔期間將信號開發組件250‑a‑2 (例如，第二信號開發組件)與感測放大器290‑a耦合(例如，經由選擇組件280‑a)之一實例。
可根據一序列執行鎖存信號產生部分420‑a‑1至420‑a‑4，此可至少部分地基於由邏輯選擇信號SDCM選擇或以其他方式指示之信號開發組件序列。在某些實例中，鎖存信號產生部分420‑a中之每一者可分開一間隙或延遲週期(例如，鎖存信號產生部分420‑a‑1與鎖存信號產生部分420‑a‑2之間的週期)，該間隙或延遲週期可與以下各項相關聯：選擇組件280‑a之一間隙或延遲、與改變邏輯選擇信號SDCM之一值相關聯之一間隙或延遲或者在其期間信號開發組件250‑a不與感測放大器290‑a耦合之一週期。換言之，一存取操作可包含當一個信號開發組件250‑a與感測放大器290‑a選擇性地解耦時與當另一信號開發組件250‑a與感測放大器290‑a選擇性地耦合時之間的一間隙或延遲週期。在其他實例中，此解耦及耦合可經組態以同時發生。
在某些實例中，鎖存信號產生部分420‑a可包含「激發」感測放大器290‑a，此可包含將一或多個電壓源(例如，一低電壓源293、一高電壓源294)與感測放大器290‑a選擇性地耦合。因此，根據鎖存信號產生部分420‑a‑1至420‑a‑4之序列，可在感測放大器290‑a處產生至少部分地基於各別單元讀取信號序列(例如，根據序列或讀取信號開發部分410‑a‑1至410‑a‑4，至少部分地基於由經存取記憶體單元105‑b‑111至105‑b‑411儲存之邏輯狀態)之一輸出信號序列。
該等輸出信號可經由I/O線295自感測放大器290‑a傳遞至一記憶體裝置之另一組件(例如，一輸入/輸出組件160)以提供由記憶體單元105‑b儲存之資料之一指示。在某些實例中，該等輸出信號或與所產生鎖存信號相關聯之某些其他信號亦可往回傳遞至信號開發組件250‑a‑1至250‑a‑4，或以其他方式與信號開發組件250‑a‑1至250‑a‑4一起共用，此在某些實例中可支援重寫操作(例如，跟隨一破壞性讀取操作)。舉例而言，作為鎖存信號產生部分420之一部分，基於所產生鎖存信號或輸出信號(例如，基於記憶體單元105‑b儲存一邏輯0還是一邏輯1)，一重寫信號可經傳遞或以其他方式與信號開發組件250‑a‑1至250‑a‑4中之各別者一起共用。
在鎖存信號產生部分420‑a之某些實例中，可選擇或啟動與各別域310‑a之其他記憶體單元105‑b相關聯之分路器330‑a，此可跨越未經存取之記憶體單元105‑b等化一偏壓。舉例而言，對於域310‑a‑1，在鎖存信號產生部分420‑a‑1期間，可經由一分路器330‑a‑12等化一數位線210‑a‑12與一板線215‑a‑12之間的一偏壓，可經由一分路器330‑a‑13等化一數位線210‑a‑13與一板線215‑a‑13之間的一偏壓等等。在FeRAM應用中，舉例而言，此一偏壓等化可阻止或減少除正在各別鎖存信號產生部分420期間經存取之記憶體單元105‑b以外之記憶體單元105‑b之一資料損失(例如，歸因於電荷洩漏)。
重寫信號開發部分430‑a可與記憶體單元105‑b中之各別者、數位線210‑a中之各別者及信號開發組件250‑a中之各別者之間的一電荷共用相關聯。重寫信號開發部分430‑a可各自係至少部分地基於感測放大器290‑a之一鎖存信號而在一信號開發組件250‑a處開發一單元存取信號(例如，一單元寫入信號、一單元重寫信號)之一實例，或可獨立於感測放大器290‑a之一鎖存信號。在某些實例中，在信號開發組件250‑a‑1處開發重寫信號與一第三延時(例如，一相對高延時或長持續時間)相關聯，該第三延時可等於或可不等於該第一延時。自一鎖存信號產生部分420‑a轉變至一對應重寫信號開發部分430‑a可包含將各別信號開發組件250‑a與感測放大器290‑a選擇性地隔離(例如，經由選擇組件280‑a或另一隔離切換組件)。儘管重寫信號開發部分430‑a可支援將邏輯狀態重寫至已在一讀取操作中經放電、去極化或以其他方式破壞或降級之記憶體單元105，但在非破壞性讀取操作之實例中，可省略重寫信號開發部分430‑a (例如，和一SDC與一記憶體單元之間的一電荷共用相關聯)。
在重寫信號開發部分430‑a之某些實例中，可選擇或啟動與各別域310‑a之其他記憶體單元105‑b相關聯之分路器330‑a，此可跨越未經存取之記憶體單元105‑b等化一偏壓。舉例而言，對於域310‑a‑1，在重寫信號開發部分430‑a‑1期間，可經由一分路器330‑a‑12等化一數位線210‑a‑12與一板線215‑a‑12之間的一偏壓，可經由一分路器330‑a‑13等化一數位線210‑a‑13與一板線215‑a‑13之間的一偏壓等等。此一偏壓等化可阻止或減少除正在重寫信號開發部分430‑a期間經存取之記憶體單元105‑b以外之記憶體單元105‑b之一資料損失(例如，歸因於電荷洩漏)。
與讀取操作400一樣，讀取操作450亦可與具有一總持續時間t A1至t A0的一單個記憶體單元105之讀取(例如，經由感測放大器290‑a)相關聯，讀取操作400可包含用於讀取單個記憶體單元105‑b‑111之讀取信號開發部分410‑a‑1、鎖存信號產生部分420‑a‑1及重寫信號開發部分430‑a‑1。然而，藉由採用如本文中所揭示之多工信號開發，經由同一感測放大器290‑a執行多個讀取操作可不採用一整數倍數之持續時間t A1至t A0(例如，其中該整數倍數可對應於經並行存取之記憶體單元105‑b之數目)。確切而言，藉由在重疊時間間隔(例如，與信號開發組件250‑a‑2之一讀取信號開發部分410‑a或重寫信號開發部分430‑a之時間間隔重疊的信號開發組件250‑a‑1之讀取信號開發部分410‑a或重寫信號開發部分430‑a之時間間隔等等)中產生單元存取信號，可在比此一整數倍數短之一時間內讀取多個記憶體單元105‑b。換言之，根據用於多工信號開發之所闡述技術，感測放大器290‑a可支援在t A3至t A2之一持續時間內讀取四個記憶體單元105‑b，該持續時間可短於4 * (t A1- t A0) (例如，短於用於讀取一單個記憶體單元105‑b之一持續時間之對應整數倍數)。
在一項實例中，一第一組讀取之重寫信號開發部分430‑a‑1、430‑a‑2、430‑a‑3及430‑a‑4可分別後續接著一第二組讀取之讀取信號開發部分410‑a‑5、410‑a‑6、410‑a‑7及410‑a‑8。該第一組讀取可與一第一數位線指數(例如，「1」之一值，如由邏輯選擇信號DLM 1、DLM 2、DLM 3及DLM 4指示)相關聯，且該第二組讀取可與一第二數位線指數(例如，「2」之一值，如由邏輯選擇信號DLM 1、DLM 2、DLM 3及DLM 4指示)相關聯。或者，更一般而言，該第一組讀取及該第二組讀取可至少部分地基於讀取操作之選定數位線210‑a而不同。
在某些實例(例如，其中跨越域310‑a之選擇組件320‑a係可獨立控制的，其中跨越域310‑a之邏輯選擇信號DLM係可獨立控制的)中，可針對一信號開發組件250選擇一新數位線210‑a (例如，經由一選擇組件320‑a)，只要針對同一信號開發組件250完成一重寫信號開發部分430。換言之，如操作450之實例中所圖解說明，對於與同一感測放大器290‑a多工之信號開發組件250‑a，一第一組讀取之一重寫信號開發部分430‑a可在時間上與一第二組讀取之一讀取信號開發部分410‑a重疊(例如，讀取信號開發部分410‑a‑5與重寫信號開發部分430‑a‑4重疊)。因此，用於在其中域310‑a‑1至310‑a‑4係可獨立控制之操作450之實例中讀取四個記憶體單元105之週期性可由時間t A3至t A2圖解說明，時間t A3至t A2在某些實例中可等於或幾乎等於時間t A1至t A0，或t A1至t A0加上某一延遲或間隙週期(例如，與經由一選擇組件320‑a選擇一新數位線210‑a相關聯)，或基於以下各項之某一其他持續時間：與一讀取操作相關聯之總體持續時間(例如，t A1至t A0)、子操作之各別延時(例如，讀取信號開發部分410、鎖存信號產生部分420、重寫信號開發部分430之相對持續時間)及多工程度(例如，與感測放大器290‑a多工之信號開發組件250‑a之一數目)。
在某些實例中，可對一記憶體單元105‑b執行一後續讀取，記憶體單元105‑b與不同於一先前讀取操作之一數位線210‑a耦合但與一相同經啟動字線205‑a耦合(此可減少延時)。舉例而言，維持一選定字線205‑a可消除一字線取消選擇操作及一後續字線選擇操作。此等實例可伴隨著使與較早讀取操作相關聯之一數位線210‑a (例如，先前未分路之一數位線210‑a)分路，且不使與稍後讀取操作相關聯之一數位線210‑a (例如，在較早寫入操作期間分路之一數位線210‑a)分路。
在未展示之另一實例中，一組讀取可與一第一共同字線相關聯(例如，其中同時啟動邏輯字線WL 11、WL 21、WL 31及WL 41)，且一第二組讀取可與一第二共同字線相關聯(例如，其中同時啟動邏輯字線WL 12、WL 22、WL 32及WL 42)。或者，更一般而言，該第一組讀取及該第二組讀取可至少部分地基於讀取操作之一選定共同字線205‑a而不同。在某些實例(例如，其中跨越域310‑a之字線205‑a並非可獨立控制的)中，可選擇一新字線205‑a，只要對於所有多工信號開發組件250‑a (例如，與感測放大器290‑a或並非可獨立控制之其他域310‑a組相關聯)完成一鎖存信號產生部分420或完成一重寫信號開發部分430。換言之，在某些實例中，對於與同一感測放大器290‑a多工之信號開發組件，一第一組讀取之一鎖存信號產生部分420或一重寫信號開發部分430可在時間上不與一第二組讀取之一讀取信號開發部分410重疊。
舉例而言，當字線205‑a跨越域310‑a‑1至310‑a‑4並非可獨立控制的時，讀取信號開發部分410‑a‑5可跟隨重寫信號開發部分430‑a‑4或以其他方式繼重寫信號開發部分430‑a‑4之後。因此，用於在其中域310‑a並非可獨立控制之實例中讀取四個記憶體單元105之週期性可等於或幾乎等於一個讀取信號開發部分410‑a、用於多工信號開發組件250‑a‑1至250‑a‑4之鎖存信號產生部分420‑a‑1至420‑a‑4中之每一者及一個重寫信號開發部分430‑a之經組合時間，加上任何相關延遲或間隙週期(例如，與經由一選擇組件280‑a選擇一新字線205‑a或選擇新信號開發組件250‑a相關聯)。因此，在某些實例中，其中域310‑a並非可獨立控制之此一週期性可比由時間t A2至t A0圖解說明之週期性長。
因此，根據如本文中所揭示之各種實例，由所闡述信號開發多工提供之優點(例如，當並行存取多個記憶體單元105‑b時之一經減少延時)可隨讀取信號開發部分410、鎖存信號產生部分420及重寫信號開發部分430之相對延時差(例如，持續時間)而比例縮放。由所闡述信號開發多工提供之優點亦可取決於域310‑a經組態以係可獨立控制的還是經由共同存取線或共同邏輯信號來控制。
圖5A圖解說明根據如本文中所揭示之實例之支援多工信號開發之一寫入操作500之一實例。寫入操作500可圖解說明與在存取一記憶體單元105時產生鎖存信號及單元存取信號(例如，單元寫入信號)相關聯的一存取操作之部分(例如，時間間隔)。舉例而言，寫入操作500可劃分成一鎖存信號產生部分510及一寫入信號開發部分520 (例如，一單元寫入部分)。寫入操作500可採用支援多工信號開發之電路系統，諸如參考圖3所闡述之電路300。作為一說明性實例，參考將一邏輯狀態寫入至電路300之記憶體單元105‑b‑111而闡述寫入操作500，但寫入操作500可說明可對電路300之記憶體單元105‑b中之任何一或多者執行之操作。
鎖存信號產生部分510可與信號開發組件250‑a‑1與感測放大器290‑a之間的一電荷共用相關聯。鎖存信號產生部分510可係至少部分地基於經由I/O線295‑a接收之一寫入命令或寫入信號(例如，來自一輸入/輸出組件160或一記憶體控制器170)而在感測放大器290‑a或信號開發組件250‑a‑1處產生一鎖存信號之一實例。在某些實例中，在感測放大器290‑a或信號開發組件250‑a‑1處產生鎖存信號與一第四延時(例如，一相對低延時或短持續時間)相關聯，該第四延時可相同於或不同於參考讀取操作400及450所闡述之鎖存信號產生部分420之第二延時。
鎖存信號產生部分510可包含將信號開發組件250‑a‑1與感測放大器290‑a選擇性地耦合(例如，在鎖存信號產生部分510之開始處，或在鎖存信號產生部分510之其他操作之後、諸如在經由I/O線295‑a接收一寫入命令或寫入信號之後的另一時間處)。在某些實例中，將信號開發組件250‑a‑1與感測放大器290‑a選擇性地耦合可包含經由選擇組件280‑a基於一邏輯選擇信號SDCM而進行之一選擇。在某些實例中，將信號開發組件250‑a‑1與感測放大器290‑a選擇性地耦合可包含經由信號開發組件250‑a‑1與感測放大器290‑a之間的某一其他切換組件(例如，一隔離切換組件)進行之一選擇性耦合。
在某些實例中，鎖存信號產生部分510可包含「激發」感測放大器290‑a，此可包含將一或多個電壓源(例如，一低電壓源293、一高電壓源294)與感測放大器290‑a選擇性地耦合。因此，可在感測放大器290‑a處產生至少部分地基於一寫入命令或寫入信號(例如，經由I/O線295‑a所接收)之一鎖存信號。所產生鎖存信號或與該所產生鎖存信號相關聯之某一其他信號可傳遞至信號開發組件250‑a‑1或以其他方式與信號開發組件250‑a‑1一起共用以支援寫入或重寫記憶體單元105‑b‑111。舉例而言，作為鎖存信號產生部分510之一部分，基於該所產生鎖存信號(例如，基於記憶體單元105‑b‑111將儲存一邏輯0還是一邏輯1)，一寫入信號可經傳遞或以其他方式與信號開發組件250‑a‑1一起共用或產生(例如，經由信號開發線255‑a‑1)。
寫入信號開發部分520可與記憶體單元105‑b‑111、數位線210‑a‑11及信號開發組件250‑a‑1之間的一電荷共用相關聯。寫入信號開發部分520可係至少部分地基於感測放大器290‑a之一鎖存信號而在信號開發組件250‑a‑1處或使用信號開發組件250‑a‑1開發一單元存取信號(例如，一單元寫入信號)之一實例。在某些實例中，在信號開發組件250‑a‑1處開發該寫入信號與一第五延時(例如，一相對高延時或長持續時間)相關聯，該第五延時可等於或可不等於參考讀取操作400及450所闡述之重寫信號開發部分430之第三延時。自鎖存信號產生部分510轉變至寫入信號開發部分520可包含將信號開發組件250‑a‑1與感測放大器290‑a選擇性地解耦或隔離(例如，經由選擇組件280‑a或一隔離切換組件)。
在一寫入操作之某些實例中，電路300可經組態以將記憶體單元105‑b‑111與一高電壓源(例如，一高電壓軌，經由信號開發組件250‑a‑1)耦合，此可係藉由上拉或下拉電路系統(例如，信號開發組件250‑a‑1之一電晶體或其他切換組件)進行之一直接耦合。在某些實例中，信號開發組件250‑a‑1可經組態有一電容器或其他電荷儲存組件，且鎖存信號產生部分510或寫入信號開發部分520可包含以足以對記憶體單元105‑b‑111進行重寫(例如，在寫入信號開發部分520期間)之一電荷將電容器或其他電荷儲存組件充電或再新。因此，在各種實例中，信號開發組件250‑a‑1可將邏輯狀態寫入至記憶體單元105‑b‑111，此操作可在信號開發組件250‑a‑1與感測放大器290‑a選擇性地解耦時經執行，因此感測放大器290‑a自由支援關於其他信號開發組件250‑a之操作。
寫入信號開發部分520之電荷共用亦可與稱作一列預充電延遲之一延遲或延時相關聯，其可包含基於一寫入命令而將一邏輯狀態寫入至記憶體單元105‑b‑111。舉例而言，為寫入一邏輯0，可將數位線210‑a‑11加偏壓至一正電壓(例如，1.5 V)且可將板線215‑a‑11加偏壓至一接地或負電壓(例如，0 V)。為寫入一邏輯1，可將數位線210‑a‑11加偏壓至一接地或負電壓(例如，0 V)且可將板線215‑a‑11加偏壓至一正電壓(例如，1.5 V)。數位線210‑a‑11及板線215‑a‑11之偏壓可至少部分地基於所產生鎖存信號(例如，在感測放大器290‑a與信號開發組件250‑a‑1選擇性地隔離之前)。舉例而言，在寫入信號開發部分520期間，信號開發組件250‑a‑1可至少部分地基於鎖存信號(例如，至少部分地基於一寫入命令)而將數位線210‑a‑11加偏壓至一正電壓或一接地電壓。在寫入信號開發部分520結束時，可以一接地電壓加偏壓於域310‑a‑1之所有數位線210‑a‑11及所有板線215‑a，從而有效地跨越域310‑a‑11之記憶體單元105‑b中之每一者等化一偏壓，此可支援維持由記憶體單元105‑b隨著時間而儲存之邏輯狀態。
在某些實例中，可在寫入信號開發部分520期間選擇或啟動與域310‑a‑1之其他記憶體單元105‑b相關聯之分路器330‑a，諸如分路器330‑a‑12至330‑a‑1r，此可跨越未經存取之記憶體單元105‑b等化一偏壓(例如，等化一數位線210‑a‑12與一板線215‑a‑12之間的一偏壓、等化一數位線210‑a‑1r與一板線215‑a‑1r之間的一偏壓等等)。此一偏壓等化可阻止或減少除正在寫入信號開發部分520期間經寫入之記憶體單元105‑b‑111以外之記憶體單元105‑b之一資料損失(例如，歸因於電荷洩漏)。
寫入操作500可與具有一總持續時間t B1至t B0的一單個記憶體單元105‑b‑11之寫入相關聯，寫入操作500包含鎖存信號產生部分510及用於對單個記憶體單元105‑b‑111進行寫入之寫入信號開發部分520。在其中寫入操作500不採用多工信號開發技術(例如，使用同一信號開發組件250之寫入操作500之一序列)之實例中，採用感測放大器290‑a之一後續寫入操作可跟隨寫入信號開發部分520。因此，使用一相同信號開發組件250執行多個寫入操作500 (例如，對多個記憶體單元105‑b進行寫入)可需要整數倍數之持續時間t B1至t B0(例如，用以讀取兩個記憶體單元105‑b之至少2 * (t B1– t B0))。然而，多工信號開發組件250‑a (例如，經由選擇組件280‑a)可減少感測放大器290‑a對多個記憶體單元105‑b進行寫入所需要之時間量。
圖5B圖解說明根據如本文中所揭示之實例之支援多工信號開發之一寫入操作550之一實例。寫入操作550可圖解說明與在存取四個記憶體單元105 (例如，經由四個信號開發組件250)時產生鎖存信號及單元存取信號(例如，單元寫入信號)相關聯的一存取操作(例如，一多單元存取操作)之部分(例如，時間間隔)。舉例而言，寫入操作550可劃分成用於一組記憶體單元105‑b中之每一者之鎖存信號產生部分510‑a及寫入信號開發部分520‑a，其可係參考圖5A所闡述之對應部分之實例。寫入操作550可採用支援多工信號開發之電路系統，諸如參考圖3所闡述之電路300。寫入操作550圖解說明將信號開發操作與輸入/輸出操作分開之一實例，此可改良一記憶體裝置中之資料通量。
作為一說明性實例，參考將一邏輯狀態寫入至四個不同域310‑a之四個記憶體單元105‑b而闡述寫入操作550，其中不同域中之每一者和與感測放大器290‑a多工之一各別信號開發組件250‑a相關聯。舉例而言，鎖存信號產生部分510‑a‑1及寫入信號開發部分520‑a‑1可係指(例如，與一信號開發組件250‑a‑1相關聯之一域310‑a‑1之)記憶體單元105‑b‑111之一寫入操作。舉例而言，鎖存信號產生部分510‑a‑2及寫入信號開發部分520‑a‑2可係指(例如，與一信號開發組件250‑a‑2相關聯之一域310‑a‑2(未展示)之)一記憶體單元105‑b‑211之一寫入操作。舉例而言，鎖存信號產生部分510‑a‑3及寫入信號開發部分520‑a‑3可係指(例如，與一信號開發組件250‑a‑3相關聯之一域310‑a‑3(未展示)之)一記憶體單元105‑b‑311之一寫入操作。舉例而言，鎖存信號產生部分510‑a‑4及寫入信號開發部分520‑a‑4可係指(例如，與一信號開發組件250‑a‑4相關聯之一域310‑a‑4(未展示)之)一記憶體單元105‑b‑411之一寫入操作。信號開發組件250‑a‑1、250‑a‑2、250‑a‑3及250‑a‑4中之每一者可經由一選擇組件280‑a (例如，基於一邏輯選擇信號SDCM)與一相同感測放大器290‑a選擇性地耦合。
鎖存信號產生部分510‑a中之每一者可與信號開發組件250‑a‑1及感測放大器290‑a中之各別者之間的一電荷共用(其可發生在非重疊時間間隔內)相關聯。鎖存信號產生部分510‑a可各自係至少部分地基於將一信號開發組件250‑a與感測放大器290‑a (例如，一放大器組件)選擇性地耦合而在信號開發組件250‑a處產生一信號之一實例。在某些實例中，可至少部分地基於一寫入命令或寫入信號而產生此一信號。在某些實例中，產生鎖存信號與一第四延時(例如，一相對低延時或短持續時間)相關聯。
鎖存信號產生部分510‑a‑1可係在一第一時間間隔期間且至少部分地基於判定要存取記憶體單元105‑b‑111 (例如，一第一記憶體單元)而將信號開發組件250‑a‑1 (例如，一第一信號開發組件)與感測放大器290‑a (例如，一放大器組件)耦合(例如，經由選擇組件280‑a)之一實例。鎖存信號產生部分510‑a‑2可係在繼該第一時間間隔之後的一第二時間間隔期間且至少部分地基於判定要存取記憶體單元105‑b‑211 (例如，一第二記憶體單元)而將信號開發組件250‑a‑2 (例如，一第二信號開發組件)與感測放大器290‑a耦合(例如，經由選擇組件280‑a)之一實例。
可根據一序列執行鎖存信號產生部分510‑a‑1至510‑a‑4，此可至少部分地基於一記憶體單元寫入命令或信號序列(例如，如經由I/O線295‑a所接收)。此一序列亦可對應於由邏輯選擇信號SDCM選擇或以其他方式指示之信號開發組件250‑a序列。在某些實例中，鎖存信號產生部分510‑a中之每一者可分開一間隙或延遲週期(例如，鎖存信號產生部分510‑a‑1與鎖存信號產生部分510‑a‑2之間的週期)，該間隙或延遲週期可與以下各項相關聯：選擇組件280‑a之一間隙或延遲、與改變邏輯選擇信號SDCM之一值相關聯之一間隙或延遲或者在其期間信號開發組件250‑a不與感測放大器290‑a耦合之一週期。換言之，一存取操作可包含當一個信號開發組件250‑a與感測放大器290‑a選擇性地解耦時與當另一信號開發組件250‑a與感測放大器290‑a選擇性地耦合時之間的一間隙或延遲週期。在其他實例中，此解耦及耦合可經組態以同時發生。
在某些實例中，鎖存信號產生部分510‑a可包含「激發」感測放大器290‑a，此可包含將一或多個電壓源(例如，一低電壓源293、一高電壓源294)與感測放大器290‑a選擇性地耦合。因此，根據鎖存信號產生部分510‑a‑1至510‑a‑4序列，可在感測放大器290‑a或信號開發組件250‑a處產生至少部分地基於各別寫入命令或信號序列之一信號序列。
作為一寫入操作之一部分或結合一寫入操作，可在一感測放大器290與一信號開發組件250之間傳送一或多個信號。舉例而言，該等所產生鎖存信號亦可往回傳遞至信號開發組件250‑a‑1至250‑a‑4或以其他方式與信號開發組件250‑a‑1至250‑a‑4一起共用以支援各別寫入操作。舉例而言，作為鎖存信號產生部分510‑a之一部分，基於該所產生鎖存信號(例如，基於記憶體單元105‑b將儲存一邏輯0還是一邏輯1)，一寫入信號可經傳遞或以其他方式與信號開發組件250‑a‑1至250‑a‑4中之各別者一起共用。
寫入信號開發部分520‑a可與記憶體單元105‑b中之一各別者、數位線210‑a中之一各別者及信號開發組件250‑a中之一各別者之間的一電荷共用相關聯。寫入信號開發部分520‑a可各自係至少部分地基於感測放大器290‑a之一鎖存信號而在一信號開發組件250‑a處開發一單元存取信號(例如，一單元寫入信號)之一實例。自一鎖存信號產生部分510轉變至一對應寫入信號開發部分520‑a可包含將各別信號開發組件250‑a與感測放大器290‑a選擇性地隔離(例如，經由選擇組件280‑a或另一隔離切換組件)。寫入信號開發部分520‑a‑1可係在繼該第一時間間隔之後的一第三時間間隔期間將信號開發組件250‑a‑1 (例如，第一信號開發組件)與記憶體單元105‑b‑111 (例如，第一記憶體單元)耦合之一實例。在某些實例中，該第二時間間隔在該第三時間間隔內，或至少部分地與該第三時間間隔重疊。寫入信號開發部分520‑a‑2可係在繼與該第三時間間隔重疊之該第二時間間隔之後的一第四時間間隔期間將信號開發組件250‑a‑2 (例如，第二信號開發組件)與記憶體單元105‑b‑211 (例如，第二記憶體單元)耦合之一實例。
在寫入信號開發部分520‑a之某些實例中，可選擇或啟動與各別域310‑a之其他記憶體單元105‑b相關聯之分路器330‑a，此可跨越未經存取之記憶體單元105‑b等化一偏壓。舉例而言，對於域310‑a‑1，在寫入信號開發部分520‑a‑1期間，可經由一分路器330‑a‑12等化一數位線210‑a‑12與一板線215‑a‑12之間的一偏壓，可經由一分路器330‑a‑13等化一數位線210‑a‑13與一板線215‑a‑13之間的一偏壓等等。此一偏壓等化可阻止或減少除正在寫入信號開發部分520‑a期間經存取之記憶體單元105‑b以外之記憶體單元105‑b之一資料損失(例如，歸因於電荷洩漏)。
與寫入操作500一樣，寫入操作550亦可與具有一總持續時間t B1至t B0的一單個記憶體單元105之寫入(例如，經由感測放大器290‑a)相關聯，寫入操作550可包含鎖存信號產生部分510‑a‑1及用於對單個記憶體單元105‑b‑111進行寫入之寫入信號開發部分520‑a‑1。然而，藉由採用根據如本文中所揭示之實例之多工信號開發，經由同一感測放大器290‑a執行多個寫入操作可不採取一整數倍數之持續時間t B1至t B0(例如，其中該整數倍數可對應於經並行寫入之記憶體單元105‑b之數目)。確切而言，藉由在重疊時間間隔(例如，與信號開發組件250‑a‑2之一寫入信號開發部分520‑a之時間間隔重疊的信號開發組件250‑a‑1之一寫入信號開發部分520‑a之時間間隔等等)中產生單元存取信號，可在比此一整數倍數短之一時間內對多個記憶體單元105‑b進行寫入。換言之，根據用於多工信號開發之所闡述技術，感測放大器290‑a可支援在t B2至t B0之一持續時間內對四個記憶體單元105‑b進行寫入，該持續時間可短於4 * (t B1 –t B0) (例如，短於用於對一單個記憶體單元105‑b進行寫入之持續時間之對應整數倍數)。
在一項實例中，一第一組寫入之寫入信號開發部分520‑a‑1、520‑a‑2、520‑a‑3及520‑a‑4可分別後續接著一第二組寫入之鎖存信號產生部分510‑a‑5、510‑a‑6、510‑a‑7及510‑a‑8。該第一組寫入可與一第一數位線指數(例如，「1」之一值，如由邏輯選擇信號DLM 1、DLM 2、DLM 3及DLM 4所指示)相關聯，且該第二組寫入可與一第二數位線指數(例如，「2」之一值，如由邏輯選擇信號DLM 1、DLM 2、DLM 3及DLM 4所指示)相關聯。或者，更一般而言，該第一組寫入及該第二組寫入可至少部分地基於寫入操作之選定數位線210‑a而不同。在某些實例(例如，其中跨越域310‑a之選擇組件320‑a係可獨立控制的，其中跨越域310‑a之邏輯選擇信號DLM係可獨立控制的)中，可針對一信號開發組件250選擇一新數位線210‑a (例如，經由一選擇組件320‑a)，只要針對同一信號開發組件250完成一寫入信號開發部分520‑a。換言之，如操作550之實例中所圖解說明，對於與同一感測放大器290‑a多工之信號開發組件250‑a，一第一組寫入之一寫入信號開發部分520‑a可在時間上與一第二組寫入之一鎖存信號產生部分510‑a重疊(例如，鎖存信號產生部分510‑a‑5與寫入信號開發部分520‑a‑4重疊)。因此，在其中域310‑a‑1至310‑a‑4係可獨立控制之操作550之實例中用於對四個記憶體單元105進行寫入之週期性可由時間t B2至t B0圖解說明，時間t B2至t B0可基於與一寫入操作相關聯之總體持續時間(例如，t B1至t B0)、子操作之各別延時(例如，鎖存信號產生部分510‑a及寫入信號開發部分520‑a之相對持續時間)及多工程度(例如，與感測放大器290‑a多工之信號開發組件250‑a之一數目)。
在某些實例中，可對一記憶體單元105‑b執行一後續寫入，記憶體單元105‑b與不同於一先前寫入操作之一數位線210‑a耦合，但與一相同經啟動字線205‑a耦合(此可減少延時)。舉例而言，維持一選定字線205‑a可消除一字線取消選擇操作及一後續字線選擇操作。可藉由使與較早寫入操作相關聯之一數位線210‑a (例如，先前未經分路之一數位線210‑a)分路且不使與稍後寫入操作相關聯之一數位線210‑a (例如，在較早寫入操作期間經分路之一數位線210‑a)分路而實現此等實例。
在未展示之另一實例中，一組寫入可與一第一共同字線相關聯(例如，其中同時啟動不同域之邏輯字線WL 11、WL 21、WL 31及WL 41)，且一第二組寫入可與一第二共同字線相關聯(例如，其中同時啟動不同域之邏輯字線WL 12、WL 22、WL 32及WL 42)。或者，更一般而言，該第一組寫入及該第二組寫入可至少部分地基於寫入操作之一選定共同字線205‑a而不同。在某些實例(例如，其中跨越域310‑a之字線205‑a並非可獨立控制的)中，可選擇一新字線205‑a，只要針對所有多工信號開發組件250‑a (例如，與感測放大器290‑a或並非可獨立控制之其他域310‑a組相關聯)完成一寫入信號開發部分520。換言之，在某些實例中，對於與同一感測放大器290‑a多工之信號開發組件250，一第一組寫入之一寫入信號開發部分520可在時間上不與一第二組寫入之一鎖存信號產生部分510重疊。
舉例而言，當字線205‑a跨越域310‑a‑1至310‑a‑4並非可獨立控制的時，鎖存信號產生部分510‑a‑5可跟隨寫入信號開發部分520‑a‑4或以其他方式繼寫入信號開發部分520‑a‑4之後。因此，用於在其中域310‑a並非可獨立控制之實例中對四個記憶體單元105進行寫入之週期性可等於或幾乎等於用於多工信號開發組件250‑a‑1至250‑a‑4之鎖存信號產生部分510‑a‑1至510‑a‑4中之每一者與寫入信號開發部分520‑a中之一者之經組合時間。因此，在某些實例中，其中域310‑a並非可獨立控制之此一週期性可比由時間t B2至t B0圖解說明之週期性長。
因此，根據如本文中所揭示之各種實例，由所闡述信號開發多工提供之優點(例如，當並行存取多個記憶體單元105‑b時之一經減少延時)可隨鎖存信號產生部分510及寫入信號開發部分520之相對延時差(例如，持續時間)而比例縮放。所闡述信號開發多工之優點亦可取決於域310‑a經組態以係可獨立控制的還是經由共同存取線或共同邏輯信號來控制。
圖6圖解說明根據如本文中所揭示之實例之支援多工信號開發之一信號開發組件250‑b之一實例。信號開發組件250‑b可係參考圖1至圖5所闡述之信號開發組件250之一實例。信號開發組件250‑b可與一數位線210‑b及一信號開發線255‑b耦合或耦合於數位線210‑b與信號開發線255‑b之間。信號開發組件250‑b可包含可經組態成一放大器組態(例如，作為一電荷轉移感測放大器、作為一閘極-陰極放大器)之一電容器610 (例如，一積分電容器)及一電晶體620。
電容器610可係信號開發組件250‑b之一信號儲存組件或一電荷儲存組件之一實例。在信號開發組件250‑b之實例中，電容器610可與信號開發組件250‑b之一線(例如，信號開發線255‑b)及一電壓源615 (例如，一接地電壓源、具有用於電容器610之一參考電壓之一電壓源)耦合或耦合於信號開發組件250‑b之一線與一電壓源615之間。儘管經圖解說明為包含電容器610，但根據如本文中所揭示之實例，一信號開發組件250可另外或替代地包含或以其他方式採用處於一特定狀態中之一電晶體、一個二極體或者可提供信號開發組件250中之一信號儲存組件或電荷儲存組件之功能性之其他組件。在某些實例中，一組信號開發組件250‑b可包含一組電容器610，此可在包含信號開發組件250‑b組之一裝置中提供一快速區域記憶體內快取記憶體。
在某些實例中，包含信號開發組件250‑b之一記憶體裝置可包含採用一邏輯儲存元件之記憶體單元105，該邏輯儲存元件包含一電容性元件(例如，一DRAM應用中之一線性電容器、一FeRAM應用中之一鐵電電容器)。在各種實例中，電容器610可包含與一邏輯儲存元件相同之一電容性元件或技術(例如，電容器610可係一DRAM應用中之一線性電容器，一電容器610可係一FeRAM應用中之一鐵電電容器)，或與一邏輯儲存元件不同之一電容性元件或技術(例如，電容器610可係一FeRAM應用中之一線性電容器)。
電晶體620可係信號開發組件250‑b之一放大器或電壓調節器之一實例，且可經組態以至少部分地基於信號開發線255‑b (例如，一第一存取線)之一電壓及數位線210‑b(例如，一第二存取線)之一電壓中之一者或兩者而在信號開發線255‑b與數位線210‑b之間轉移電荷。舉例而言，電晶體620之一閘極節點可與一電壓源625耦合，且可至少部分地基於電壓源625之一電壓(例如，V 2)與數位線210‑b之一電壓之間的一關係而跨越電晶體轉移電荷。在各種實例中，電晶體620可與一或多個數位線210 (例如，多工數位線210)相關聯，且可位於信號開發組件250‑b之說明性邊界外側(例如，在針對一組多工數位線210中之每一者包含一電晶體620之記憶體裝置之實例中)。
電晶體620可提供數位線210‑b與信號開發線255‑b之間的一信號轉換。舉例而言，電晶體620可在數位線210‑b之一電壓減小之後(例如，在經由一選擇組件320選擇一記憶體單元105、選擇一數位線210之後)即刻准許自信號開發線255‑b (例如，自電容器610)至數位線210‑b之一電荷流(例如，電流)，如由電壓源625饋送或啟用。至數位線210‑b之一相對小電荷流可與信號開發線255‑b之一相對小電壓改變相關聯，然而至數位線210‑b之一相對大電荷流可與信號開發線255‑a之一相對大電壓改變相關聯。根據信號開發線255‑b之淨電容(例如，包含電容器610)，舉例而言，信號開發線255‑b可在選擇一記憶體單元105之後取決於跨越電晶體620之電荷流而經歷一相對小電壓改變或一相對大電壓改變。在某些實例中，電晶體620或信號開發組件250‑b可藉由一切換組件或一選擇組件(例如，一選擇組件320)與數位線210‑b隔離。電晶體620亦可稱為一「電壓調節器」或一「偏壓組件」，此與電晶體620如何回應於數位線210‑b之電壓而調節一電荷流有關。
在某些實例中，信號開發組件250‑b可包含經組態以支援(例如，信號開發線255‑b之)與一相對高電壓(例如，電壓源635)之一選擇性耦合之電路系統。舉例而言，信號開發組件250‑b可包含可基於一邏輯信號SW 1而操作之一切換組件630。在某些實例中，電壓源645可與一相對高電壓軌或供應器耦合，此可支援將電容器610充電(例如，以用於開發一單元存取信號)。
在某些實例中，信號開發組件250‑b可包含經組態以支援(例如，數位線210‑b之)與一參考電壓(例如，電壓源645)之一選擇性耦合之電路系統。舉例而言，信號開發組件250‑b可包含可基於一邏輯信號SW 2而操作之一切換組件640。在某些實例中，電壓源645可與一接地或虛接地軌或供應器耦合。在某些實例中，電壓源645可和與電壓源615相同之一軌或供應器耦合(例如，V 1可等於V 4)。
在某些實例中，信號開發組件250‑b可包含經組態以支援(例如，信號開發線255‑b、信號開發組件250‑b之)與另一組件(例如，一選擇組件280、一感測放大器290)之一選擇性耦合之電路系統。舉例而言，信號開發組件250‑b可包含一切換組件650，切換組件650可稱為一隔離切換組件，且可係可基於一邏輯信號ISO而操作的。另外或替代地，根據如本文中所揭示之實例，一隔離切換組件可包含於一感測放大器290中。
圖7圖解說明根據如本文中所揭示之實例之支援多工信號開發之一感測放大器290‑b之一實例。感測放大器290‑b可係參考圖1至圖5所闡述之感測放大器290之一實例。感測放大器290‑b可與一信號線285‑b及一參考線275‑b耦合或耦合於信號線285‑b與參考線275‑b之間。感測放大器290‑b亦可與I/O線295‑b及295‑c相關聯(例如，耦合)。在某些實例中，感測放大器290‑b可稱為一記憶體裝置之一放大器組件。
感測放大器290‑b可包含一對對置放大器710‑a及710‑b。儘管經圖解說明為放大器710，但感測放大器290‑b可替代地或等效地包含若干對交叉耦合之電晶體(例如，一對交叉耦合之p型電晶體及一對交叉耦合之n型電晶體)。
在某些實例中，感測放大器290‑b可包含經組態以支援(例如，放大器710‑a及710‑b之)與感測放大器低及高電壓源(例如，電壓源293‑b及294‑b)之一選擇性耦合之電路系統。舉例而言，感測放大器290‑b可包含分別係可基於邏輯信號SW 3及SW 4而操作之切換組件730‑a及730‑b。在某些實例中，啟動或選擇邏輯信號SW 3及SW 4可稱為啟動或鎖存感測放大器290‑b。
在某些實例中，感測放大器290‑b可包含經組態以支援與另一組件(例如，一信號開發組件250、一選擇組件280、一參考組件270)之一選擇性耦合或解耦之電路系統。舉例而言，感測放大器290‑b可包含切換組件720‑a及720‑b，切換組件720‑a及720‑b可稱為一隔離切換組件，且可係可基於一邏輯信號ISO 1及ISO 2而操作的。另外或替代地，根據如本文中所揭示之實例，一隔離切換組件可包含於一信號開發組件250或一選擇組件280中。
在某些實例(例如，支援一讀取操作)中，感測放大器290‑a可至少部分地基於一單元讀取信號而產生一輸出信號。舉例而言，一信號開發組件250 (例如，一組信號開發組件250中之一選定者)可經由信號線285‑b傳遞一單元存取信號，或以其他方式與感測放大器290‑a共用至少部分地基於一單元存取信號之一電荷。一參考組件270可經由參考線275‑b傳遞一參考信號，或以其他方式與感測放大器290‑a共用至少部分地基於一參考信號之一電荷。當信號線285‑b具有比參考線275‑b高之一電壓時，可藉助具有一相對較高電壓(例如，V H)之I/O線295‑b及具有一相對較低電壓(例如，V L)之I/O線295‑c產生輸出信號。當參考線275‑b具有比信號線285‑b高之一電壓時，可藉助具有一相對較高電壓(例如，V H)之I/O線295‑c及具有一相對較低電壓(例如，V L)之I/O線295‑b產生輸出信號。在某些實例中，可閉合切換組件720‑a及720‑b以接收單元讀取信號或單元參考信號，且隨後在啟動感測放大器290‑b (例如，「鎖存」)時斷開切換組件720‑a及720‑b。
在某些實例中，一所產生鎖存信號或所產生輸出信號可與經由信號線285‑b傳遞至選定信號開發組件250 (例如，在閉合切換組件720‑a之後)之一寫入信號或重寫信號一起共用或以其他方式與該寫入信號或重寫信號相關聯。在某些實例中，可在感測放大器290‑b處接收一寫入命令或寫入信號(例如，經由I/O線295‑b及295‑c自一輸入/輸出組件160)，且該所接收寫入命令或寫入信號可與由選定信號開發組件250產生之一單元寫入信號一起經鎖存、共用(例如，經由信號線285‑b)或以其他方式相關聯。
圖8展示根據如本文中所揭示之實例之支援多工信號開發之一系統800之一方塊圖。系統800可包含一記憶體陣列805、一選擇組件815、一信號開發組件陣列825、一選擇組件830及一感測放大器陣列835。
記憶體陣列805可包含一組記憶體單元105，其可與諸如參考圖1至圖3所闡述之彼等存取線(例如，字線205、數位線210、板線215)之存取線相關聯。在某些實例中，記憶體陣列可與 A列(例如， A個可獨立存取之字線205)及 B行(例如， B個可獨立存取之數位線210)相關聯。在一項實例中，記憶體陣列805可與根據1,024個字線205及1,024個數位線210配置之1,048,576個記憶體單元105相關聯。
在某些實例中，記憶體陣列805可配置於一組域(其可類似於參考圖3所闡述之域310)中。在一項實例中，記憶體陣列805可在4個域當中經分裂，且該四個域中之每一者可具有帶有板控制之四個獨立區帶(例如，記憶體陣列805之每一域可具有帶有共同經加偏壓板線215之四個區帶)。在此等實例中，記憶體陣列805可根據16個控制區帶來配置，此可與選擇64位元資料相關聯。
信號開發組件陣列825可包含一組信號開發組件250，其可包含參考圖2至圖7所闡述之信號開發組件250之態樣。在某些實例中，信號開發組件陣列825之信號開發組件250可配置成具有 C列及 D行之一網格。在某些實例中， D行中之每一者可與一快取記憶體區塊相關聯，且 C列中之每一者可與一各別快取記憶體區塊中之一位置相關聯。在一項實例中，信號開發組件陣列825可與各自具有64個位置之8個快取記憶體區塊相關聯。該等快取記憶體區塊中之每一者之位置中之每一者可對應於一單個信號開發組件250。
選擇組件815可包含支援將記憶體陣列805之記憶體單元105與信號開發組件陣列825之信號開發組件250映射之各種組件。舉例而言，選擇組件815可提供記憶體陣列805之個別數位線210與信號開發組件陣列825之個別信號開發組件250之選擇性耦合及解耦以支援本文中所闡述之多工信號開發之各種實例。
選擇組件815可經由具有 N個信號路徑之一匯流排810與記憶體陣列805耦合，且選擇組件815可經由具有 M個信號路徑之一匯流排820與信號開發組件陣列825耦合。在某些實例中，選擇組件815可與記憶體陣列805之數位線210中之每一者耦合(例如，其中 N= B)。在某些實例中，匯流排820可具有比匯流排810少之信號路徑，其中 M與信號開發組件陣列之快取記憶體區塊數目相關聯。舉例而言，匯流排810可具有 N= 1,024個信號路徑，且匯流排820可具有 M= 8個信號路徑或 M= 4個信號路徑。
在各種實例中，記憶體陣列805之每一數位線210可經組態以用於與信號開發組件陣列825之信號開發組件250中之一特定者、信號開發組件陣列825之一特定組信號開發組件250選擇性耦合，或可經組態以用於與信號開發組件陣列之信號開發組件250中之任一者選擇性耦合。另外或替代地，信號開發組件陣列825之一信號開發組件250可經組態以用於與記憶體陣列805之數位線210中之一特定者、記憶體陣列之一特定組數位線210選擇性耦合，或可經組態以用於與記憶體陣列805之數位線210中之任一者選擇性耦合。換言之，根據所闡述技術之數位線210與信號開發組件250之間的映射可包含一個一對多映射、一個多對一映射或一個多對多映射。
感測放大器陣列835可包含一組感測放大器290，其可包含參考圖2至圖7所闡述之感測放大器290之態樣。在某些實例中，感測放大器陣列835之感測放大器可配置成一條帶或其他經分組配置。選擇組件830可耦合於信號開發組件陣列825與感測放大器陣列835之間以支援信號開發組件250與感測放大器290之間的各種映射。在各種實例中，(例如，感測放大器陣列835之)感測放大器290可整合於(例如，信號開發組件陣列825之)快取記憶體區塊之間或可在信號開發組件快取記憶體區域外部(例如，在信號開發組件陣列825外部)。
在某些實例中，信號開發組件陣列825可與(例如，感測放大器陣列835之)感測放大器290之一條帶或其他群組耦合，感測放大器290中之每一者亦可係可獨立存取的。舉例而言，一感測放大器290條帶中之每一者可經組態以用於與信號開發組件陣列825之信號開發組件250中之一特定者、信號開發組件陣列825之一特定組信號開發組件250選擇性耦合，或可經組態以用於與信號開發組件陣列之信號開發組件250中之任一者選擇性耦合。另外或替代地，信號開發組件陣列825之一信號開發組件250可經組態以用於與感測放大器條帶之感測放大器290中之一特定者、感測放大器條帶之一特定組感測放大器選擇性耦合，或可經組態以用於與感測放大器條帶之感測放大器290中之任一者選擇性耦合。換言之，根據所闡述技術之信號開發組件陣列825之信號開發組件250與感測放大器陣列835之感測放大器290之間的映射(例如，經由選擇組件830)可包含一個一對多映射、一個多對一映射或一個多對多映射。
在其中記憶體陣列805與1,024個數位線210相關聯之一說明性實例中，1,024個數位線210中之每一者可與(例如，選擇組件815之)一多工器耦合，其中該等數位線可減少至64 × 4 = 256個數位線。此可支援在時間上重疊之64個數位線之4個組之信號傳送(例如，參與一記憶體單元105與一信號開發組件250之間的同時傳送)。在某些實例中，此4個組中之每一者可選路至(例如，信號開發組件陣列825之)8個快取記憶體區塊中之任一者，其中每一快取記憶體區塊可包含8個線乘以64個位元。換言之，與此一信號開發組件陣列825相關聯之總快取記憶體大小可係64 × 64個位元。根據陣列選路之此實例，來自記憶體陣列之任一64位元子列可選路至64位元信號開發組件快取記憶體線中之任一者。
在另一說明性實例中，系統800可包含(例如，記憶體陣列805之)數個域，該等域各自具有配置成1,024個唯一地經定址列及1,024行之1,048,576個記憶體單元105。系統800之域中之每一者可與(例如，信號開發組件陣列825之) 64個信號開發組件映射(例如，經由選擇組件815)。換言之，64個信號開發組件可映射至每一域內之1,024個數位線210。在某些實例中，一特定信號開發組件250可映射至每一域內之16個數位線210 (例如，1,024個數位線210除以64個信號開發組件250)。在某些實例中，此一映射可係固定的(例如，其中16個數位線210之群組映射至每一域內之一各別信號開發組件250)，在某些實例中，此可降低多工或選擇電路複雜性。在各種其他實例中，一信號開發組件250可映射至一個以上域、(例如，一域之)一個以上組數位線210或其他組態。另外或替代地，一域或一組數位線210可映射至一個以上信號開發組件250。換言之，一記憶體裝置可包含各種組態之信號開發組件250以支援本文中所闡述之多工信號開發之實例。
在此說明性實例中，1024個記憶體單元105之一列(例如，橫跨一個域310)可由每一域中之一單個字線205選擇。在每域具有64個信號開發組件250之情況下，可在每一域中一次存取1,024個記憶體單元105之組中之64個記憶體單元(例如，藉由經由選擇組件815將一各別數位線210與64個信號開發組件250‑a中之每一者選擇性地耦合)。在此存取期間，其他數位線210可與介接同一域之信號開發組件250選擇性地隔離。此外，可使其他數位線210分路或遮蔽其他數位線210，如本文中所闡述。
圖9A及圖9B圖解說明根據如本文中所揭示之實例之支援多工信號開發之組件配置900及950之實例。組件配置900及950中之每一者可包含域310‑c、信號開發組件250‑c及一感測放大器290‑c。組件配置900及950可圖解說明組件之分層構造，其可包含構造之一或多個加性操作、減性操作或其他支援操作。在某些實例中，組件配置900及950可說明一CMOS程序之層。
組件配置900可說明一分成構造，其中信號開發組件250‑c形成或位於與域310‑c相同之層上。舉例而言，層920可包含域310‑c‑1及310‑c‑2以及信號開發組件250‑c‑1及250‑c‑2。舉例而言，層930可包含域310‑c‑3及310‑c‑4以及信號開發組件250‑c‑3及250‑c‑4。層920亦可包含感測放大器290‑c，但在各種其他實例中感測放大器290‑c可形成或位於層930上，或跨越層920及930而分佈。在各種實例中，層920及930可形成於一基板層910上(例如，基板915上)。組件配置900可係其中複數個記憶體單元跨越一或多個層而分佈且信號開發組件250 (例如，信號儲存元件)跨越相同之一或多個層而分佈之一實例。
在某些實例中，組件配置900可包含自一個層通往另一層之導體，其可稱為插座、電極、導通體或字線。在組件配置900之實例中，插座可不和一域310‑c與一對應信號開發組件250‑c之間的電荷共用相關聯。確切而言，可透過平面中或層內導體進行域310‑c與信號開發組件250‑c之間的此電荷共用，且可或可不經由插座進行信號開發組件250‑c與感測放大器290‑c之間的電荷共用。因此，組件配置900可說明在一垂直方向或域中支援一快取記憶體之信號開發組件250‑c。
在一項實例中，一域310‑c之每一數位線210可映射或選路至至少一個信號開發組件250‑c (例如，至少一個電容器610)，信號開發組件250‑c可係各別數位線210之一接續。在某些實例中，(例如，一信號開發組件250‑c之)至少一個電容器610可係一電容器陣列之至少一個列之一部分。可在一記憶體單元層面(例如，一FeRAM陣列)之一邏輯部分中實施電容器610之此一陣列作為FeRAM陣列之接續。舉例而言，可執行或修改與鐵電電容器相關聯之一FeRAM形成程序，諸如遮蔽與鐵電電容器相關聯之特定步驟，以形成一組線性電容器610。
在此等實例中，一域310‑c之每一數位線210可映射或選路至積分電容器610之一陣列。自感測放大器側，此一配置可包含一多工器(例如，一選擇組件280)，且電容器610之一陣列可經劃分以隔離去往或來自FeRAM記憶體單元之傳送且使該等傳送重疊。此一配置可支援經由積分電容器610陣列之一子組進行去往或來自感測放大器290‑c之電荷轉移，該子組未參加與FeRAM記憶體單元105之一電流轉移。因此，組件配置900之實例可解決跨越插座(連接至多個層面之垂直金屬導線)之電荷共用之一問題，插座在某些實例中可在若干層面或層當中共用。舉例而言，在層面或層計數在某些實例中按比例增加之情況下，插座上之電荷共用負載可太高。因此，在每一層上(例如，緊密接近於DL插座)具有至少一個電容器610作為一臨時快取記憶體可支援多工信號開發組件250之一垂直地經組織之快取記憶體。此一「樹」配置可支援FeRAM記憶體單元105與積分電容器610之間的層面中電荷共用以及由底部邏輯經由電容器610及感測放大器290‑c進行之並行讀取/寫入操作。
組件配置950可說明一分層構造，其中信號開發組件250‑d形成或位於與域310‑c不同之一層上。舉例而言，層970可包含信號開發組件250‑d‑1、250‑d‑2、250‑d‑3及250‑d‑4。舉例而言，層980可包含域310‑d‑1及310‑d‑2。舉例而言，層990可包含域310‑d‑3及310‑d‑4。層970亦可包含感測放大器290‑d，但在各種其他實例中感測放大器290‑d可形成或位於層980、層990上，或跨越層970、980或990中之兩者或兩者以上而分佈。在各種實例中，層970、980及990可形成於一基板層960上(例如，基板865上)。組件配置950可係其中複數個記憶體單元跨越一或多個層而分佈且信號開發組件250 (例如，信號儲存元件)跨越一或多個不同層而分佈之一實例。
在某些實例中，組件配置950可包含自一個層通往另一層之導體，其可稱為插座、電極、導通體或跡線。在組件配置950之實例中，插座可和一域310‑d與一對應信號開發組件250‑d之間的電荷共用相關聯。儘管組件配置950可與跨越插座之相對緩慢電荷共用相關聯，但組件配置950可有利地將用於一特定組件類型之形成操作分組。舉例而言，在某些實例中，信號開發組件250‑d可包含線性電容器610，然而域310‑a可包含具有鐵電電容器之記憶體單元105。因此，形成層370可包含形成一組線性電容器，且形成層980及990可包含形成若干組鐵電電容器。此一配置可支援較高密度域310‑d，此乃因鐵電電容器可具有一較高陣列密度(例如，歸因於矽操作中之構造)，且線性電容器610可具有一較低陣列密度(例如，歸因於CMOS操作中之構造)。因此，在某些實例中，信號開發組件250‑d組可形成或位於域310‑d下面(例如，更靠近於一基板層960)。
可藉助一分層製造方法或用於形成所圖解說明配置之任何其他方法執行製作組件配置900及950。舉例而言，製作組件配置900及950可包含在一基板上製作複數個記憶體單元、一放大器組件及各自與該複數個記憶體單元中之一或多個記憶體單元相關聯之複數個信號開發組件。該製作可進一步包含在該基板上製作一選擇組件，該選擇組件與該複數個信號開發組件耦合且經組態以將該複數個信號開發組件中之一選定信號開發組件與該放大器組件選擇性地耦合。在某些實例中，製作該複數個記憶體單元包含製作複數個鐵電電容器。在某些實例中，製作該複數個信號開發組件中之每一信號開發組件包括製作一電容器、製作一放大器或兩者。在某些實例中，製作該複數個信號開發組件之電容器可包含製作該等電容器中之每一者之一線性介電部分。可執行不同製作步驟及配置以製作組件配置900或950。
圖10展示根據如本文中所揭示之實例之支援多工信號開發之一記憶體裝置1005之一方塊圖1000。記憶體裝置1005可稱為一電子記憶體設備，且可係參考圖1所闡述之一記憶體裝置100之一組件之一實例。
記憶體裝置1005可包含一或多個記憶體單元1010，其可係參考圖1至圖8所闡述之(例如，一記憶體區段110之)記憶體單元105之一實例。記憶體裝置1005亦可包含一記憶體控制器1015、一字線1020、一板線1025、一感測組件1035及一數位線1040。此等組件可彼此進行電子通信且可執行本文中所闡述之功能中之一或多者。在某些情形中，記憶體控制器1015可包含一偏壓組件1050及一定時組件1055。
記憶體控制器1015可與字線1020、板線1025、數位線1040及感測組件1035(其可係參考圖1至圖8所闡述之一字線205、一板線215、一數位線210及一感測組件150之實例)進行電子通信。在某些實例中，記憶體裝置1005亦可包含一I/O組件1045，其可係如本文中所闡述之一輸入/輸出組件160之一實例。記憶體裝置1005之組件可彼此進行電子通信且可執行參考圖1至圖8所闡述之功能。在某些情形中，感測組件1035或I/O組件1045可係記憶體控制器1015之組件。
在某些實例中，數位線1040可與感測組件1035 (例如，經由一選擇組件320、經由一旁路線260，如本文中所闡述)及一記憶體單元1010之一電容器或鐵電電容器進行電子通信。可以一邏輯狀態(例如，一第一或第二邏輯狀態)對一記憶體單元1010進行寫入。字線1020可與記憶體控制器1015 (例如，記憶體控制器1015之一列組件或列解碼器)及一記憶體單元1010之一單元選擇組件(例如，一切換組件、一電晶體)進行電子通信。板線1025可與記憶體控制器1015及一記憶體單元1010之電容器或鐵電電容器之一板進行電子通信。感測組件1035可與記憶體控制器1015、數位線1040及I/O組件1045進行電子通信。感測控制線1065可與感測組件1035及記憶體控制器1015進行電子通信，且可用於控制感測組件1035之態樣(例如，選擇感測組件1035之一組多工信號開發組件250中之一者以支援多工信號開發)。除上文未列出之組件之外，此等組件亦可經由其他組件、連接或匯流排與記憶體裝置1005內部或外部之其他組件進行電子通信。
記憶體控制器1015可係如本文中所闡述之一記憶體控制器170之一實例，且可經組態以藉由將電壓施加至各種節點而啟動字線1020、板線1025或數位線1040。舉例而言，偏壓組件1050可經組態以施加操作記憶體單元1010之一電壓以對如本文中所闡述之記憶體單元1010進行讀取或寫入。在某些實例中，記憶體控制器1015可包含一列組件115、一行組件135或一板組件145中之一或多者，或可以其他方式執行參考列組件125、行組件135或板組件145所闡述之一或多個操作，或可以其他方式與一列組件125、一行組件135、一板組件145或其一組合通信，如參考圖1至圖8所闡述，此可使得記憶體控制器1015能夠存取一或多個記憶體單元1010。偏壓組件1050可提供電壓(例如，電壓源)以用於與記憶體單元1010耦合。另外或替代地，偏壓組件1050可提供電壓(例如，電壓源)以用於感測組件1035之操作。
在某些情形中，記憶體控制器1015可使用定時組件1055執行其操作中之一或多者。舉例而言，定時組件1055可控制各種字線選擇、信號開發組件選擇或板偏壓之定時，包含用於切換及電壓施加以執行本文中所論述之記憶體功能(諸如讀取及寫入) (例如，根據讀取操作400或450、寫入操作500或550)之定時。在某些情形中，定時組件1055可控制偏壓組件1050之操作。在某些情形中，定時組件1055可包含與記憶體裝置1005之記憶體區段110相關聯之一定時器或時脈。
感測組件1035可比較來自記憶體單元1010 (例如，經由數位線1040)之一感測信號與一參考信號。在判定邏輯狀態之後，感測組件1035然後可提供I/O組件1045中之一輸出，其中可根據可包含記憶體裝置1005之一電子裝置之操作使用該輸出。感測組件1035可包含與I/O組件及記憶體單元1010進行電子通信之一或多個感測放大器290。
可在硬體、由一處理器執行之程式碼(例如，軟體、韌體)或其任一組合中實施記憶體控制器1015或其子組件。若在由一處理器執行之程式碼中實施，則記憶體控制器1015或其子組件之功能可由經設計以執行如本文中所揭示之功能之一個一般用途處理器、一數位信號處理器(DSP)、一特殊應用積體電路(ASIC)、一場可程式化閘極陣列(FPGA)或其他可程式化邏輯裝置、離散閘極或電晶體邏輯、離散硬體組件或其任一組合執行。
記憶體控制器1015或其子組件可實體地位於各種位置處，包含經分佈使得功能之部分在不同實體位置處由一或多個實體裝置實施。在某些實例中，記憶體控制器1015或其子組件可係一單獨且相異組件。在其他實例中，記憶體控制器1015或其子組件可與一或多個其他硬體組件(包含但不限於一I/O組件、一收發器、一網路伺服器、另一計算裝置、本文中所闡述之一或多個其他組件或其一組合)組合。記憶體控制器1015可係參考圖11所闡述之記憶體控制器1115或參考圖12所闡述之記憶體控制器1215之一實例。
在某些實例中，包含其任何子組件之記憶體控制器1015可支援記憶體裝置1005中之多工信號開發之所闡述實例。舉例而言，記憶體裝置1005可包含複數個記憶體單元、一放大器組件及各自與該複數個記憶體單元中之一或多個記憶體單元相關聯之複數個信號開發組件。記憶體裝置1005亦可包含一選擇組件，該選擇組件與該複數個信號開發組件耦合且經組態以將該複數個信號開發組件中之一選定信號開發組件與該放大器組件選擇性地耦合。
記憶體控制器1015可係可操作的，舉例而言，以致使記憶體裝置1005至少部分地基於將該複數個信號開發組件中之一信號開發組件與該複數個記憶體單元中之一記憶體單元選擇性地耦合而在該信號開發組件處開發一信號，且至少部分地基於該信號開發組件處之該所開發信號而產生該放大器組件之一輸出信號。另外或替代地，記憶體控制器1015可係可操作的，舉例而言，以致使該記憶體裝置至少部分地基於將該複數個信號開發組件中之一信號開發組件與該放大器組件選擇性地耦合而在該信號開發組件處產生一信號，且至少部分地基於該信號開發組件處之該所產生信號而在該複數個記憶體單元中之一記憶體單元處開發一單元寫入信號。
圖11展示根據如本文中所揭示之實例之支援多工信號開發之一記憶體控制器1115之一方塊圖1100。記憶體控制器1115可係參考圖1所闡述之一記憶體控制器170或參考圖10所闡述之一記憶體控制器1015之一實例。記憶體控制器1115可包含一偏壓組件1120及一定時組件1125，其可係參考圖10所闡述之偏壓組件1050及定時組件1055之實例。記憶體控制器1115亦可包含一電壓選擇器1130、一記憶體單元選擇器1135、一感測控制器1140，其可係本文中所闡述之選擇組件280之一實例或包含選擇組件280。此等模組中之每一者可彼此直接或間接通信(例如，經由一或多個匯流排)。
電壓選擇器1130可起始電壓源之選擇以支援一記憶體裝置之各種存取操作。舉例而言，電壓選擇器1130可產生或觸發用於將各種切換組件或電壓源啟動或撤銷啟動之控制信號，或者產生或觸發可提供至如參考圖1至圖10所闡述之列組件125、板組件145、感測組件150或參考組件270之控制信號。舉例而言，電壓選擇器1130可產生用於選擇(例如，啟用、停用)字線205、數位線210或板線215之電壓或者用於將分路器330啟動或撤銷啟動之邏輯信號中之一或多者。
記憶體單元選擇器1135可選擇用於存取操作(例如，讀取操作、寫入操作、重寫操作、再新操作及其他操作)之一記憶體單元。在某些實例中，記憶體單元選擇器1135可產生用於將一記憶體裝置之一記憶體區段110啟動或撤銷啟動之邏輯信號。在某些實例中，記憶體單元選擇器1135可產生用於將一單元選擇組件(諸如本文中所闡述之單元選擇組件225)啟動或撤銷啟動之邏輯信號或位址信號。在某些實例中，記憶體單元選擇器1135可起始或以其他方式控制本文中所闡述之字線電壓。
感測控制器1140可控制一感測組件(諸如本文中所闡述之感測組件150)之各種操作。舉例而言，感測控制器1140可產生用於將一感測組件隔離組件(諸如一感測組件150與一記憶體區段110或參考組件270之間的切換組件)啟動或撤銷啟動之邏輯信號(例如，隔離信號)。在某些實例中，感測控制器1140可產生用於等化一感測組件150之節點之邏輯信號(例如，等化信號、分路信號)。在某些實例中，感測控制器1140可產生用於將一感測組件與一感測電壓源耦合或解耦或者將一感測組件與一輸入/輸出組件160或一I/O組件1235耦合或解耦之邏輯信號。
感測控制器1140可係可操作的，舉例而言，以至少部分地基於將複數個信號開發組件中之一信號開發組件與複數個記憶體單元中之一記憶體單元選擇性地耦合而在該信號開發組件處開發一信號，且至少部分地基於該信號開發組件處之該所開發信號而產生一放大器組件之一輸出信號。另外或替代地，感測控制器1140可係可操作的，舉例而言，以至少部分地基於將複數個信號開發組件中之一信號開發組件與一放大器組件選擇性地耦合而在該信號開發組件處產生一信號，且至少部分地基於該信號開發組件處之該所產生信號而在複數個記憶體單元中之一記憶體單元處開發一單元寫入信號。
圖12展示根據如本文中所揭示之實例之包含支援多工信號開發之一裝置1205之一系統1200之一圖式。裝置1205可係如(舉例而言)參考圖1所闡述之記憶體裝置100之一實例或包含記憶體裝置100之組件。裝置1205可包含用於雙向通信之組件，包含用於傳輸及接收通信之組件，包含一記憶體控制器1215、記憶體單元1220、一基本輸入/輸出系統(BIOS)組件1225、一處理器1230、一I/O組件1235及周邊組件1240。此等組件可經由一或多個匯流排(例如，匯流排1210)進行電子通信。
記憶體控制器1215可操作如本文中所闡述之一或多個記憶體單元。具體而言，記憶體控制器1215可經組態以支援用於存取記憶體單元之所闡述方案，包含多工信號開發。在某些情形中，記憶體控制器1215可包含一列組件、一行組件、一板組件或其一組合，如參考圖1至圖8所闡述。
記憶體單元1220可係參考圖1至圖10所闡述之記憶體單元105或1010之一實例，且可儲存資訊(例如，以一邏輯狀態之形式)，如本文中所闡述。
BIOS組件1225係包含操作為韌體之BIOS之一軟體組件，該BIOS可初始化且運行各種硬體組件。BIOS組件1225亦可管理一處理器與各種其他組件(諸如周邊組件、I/O控制組件及其他組件)之間的資料流。BIOS組件1225可包含儲存於唯讀記憶體(ROM)、快閃記憶體或任何其他非揮發性記憶體中之一程式或軟體。
處理器1230可包含一智慧型硬體裝置(例如，一個一般用途處理器、一DSP、一中央處理單元(CPU)、一微控制器、一ASIC、一FPGA、一可程式化邏輯裝置、一離散閘極或電晶體邏輯組件、一離散硬體組件)。在某些情形中，處理器1230可經組態以使用一記憶體控制器操作一記憶體陣列。在其他情形中，一記憶體控制器可整合至處理器1230中。處理器1230可經組態以執行儲存於一記憶體中之電腦可讀指令以執行各種功能(例如，支援用於一記憶體裝置中之存取線故障之存取方案之功能或任務)。
I/O組件1235可管理用於裝置1205之輸入及輸出信號。I/O組件1235亦可管理未整合至裝置1205中之周邊裝置。在某些情形中，I/O組件1235可表示至一外部周邊裝置之一實體連接或埠。在某些情形中，I/O組件1235可利用一作業系統，諸如iOS®、ANDROID®、MS-DOS®、MS-WINDOWS®、OS/2®、UNIX®、LINUX®或另一已知作業系統。在其他情形中，I/O組件1235可表示以下各項或與以下各項互動：一數據機、一鍵盤、一滑鼠、一觸控螢幕或一類似裝置。在某些情形中，I/O組件1235可經實施為一處理器之一部分。在某些情形中，一使用者可經由I/O組件1235或經由受I/O組件1235控制之硬體組件與裝置1205互動。I/O組件1235可支援存取記憶體單元1220，包含接收與記憶體單元1220中之一或多者之所感測邏輯狀態相關聯之資訊，或提供與寫入記憶體單元1220中之一或多者之一邏輯狀態相關聯之資訊。
周邊組件1240可包含任何輸入或輸出裝置，或用於此等裝置之一介面。實例可包含磁碟控制器、聲音控制器、圖形控制器、乙太網路控制器、數據機、通用串列匯流排(USB)控制器、一串列或並列埠或周邊卡槽，諸如周邊組件互連(PCI)或加速圖形埠(AGP)槽。
輸入1245可表示將輸入提供至裝置1205或其組件之在裝置1205外部之一裝置或信號。此可包含一使用者介面或者與其他裝置或位於其他裝置之間的一介面。在某些情形中，輸入1245可由I/O組件1235管理，且可經由一周邊組件1240與裝置1205互動。
輸出1250可表示經組態以自裝置1205或其組件中之任一者接收輸出之在裝置1205外部之一裝置或信號。輸出1250之實例可包含一顯示器、音訊揚聲器、一打印裝置、另一處理器或印刷電路板或其他裝置。在某些情形中，輸出1250可係經由周邊組件1240與裝置1205介接之一周邊元件。在某些情形中，輸出1250可由I/O組件1235管理。
裝置1205之組件可包含經設計以實施其功能之電路系統。此可包含經組態以實施本文中所闡述之功能之各種電路元件，舉例而言，導電線、電晶體、電容器、電感器、電阻器、放大器或者其他主動或非主動元件。裝置1205可係一電腦、一伺服器、一膝上型電腦、一筆記型電腦、一平板電腦、一行動電話、一穿戴式電子裝置、一個人電子裝置或諸如此類。或者，裝置1205可係此一裝置之一部分或元件。
圖13展示圖解說明根據如本文中所揭示之實例之支援多工信號開發之一方法1300之一流程圖。可根據參考圖1至圖12所闡述之方法、電路系統及設備執行方法1300之操作。在某些實例中，可由一記憶體裝置100或者一記憶體裝置100之組件或電路系統實施方法1300之操作，如參考圖1至圖12所闡述。在某些實例中，一記憶體裝置可執行一組指令以控制裝置之功能性元件(例如，電路系統、電壓供應器、邏輯信號、電晶體、放大器、切換組件、選擇組件)以執行所闡述功能。另外或替代地，一記憶體裝置可使用專用硬體執行所闡述功能中之某些或所有功能。在某些實例中，可根據參考圖4A所闡述之一讀取操作400或參考圖4B所闡述之一讀取操作450執行方法1300。
在1305處，該記憶體裝置可判定要存取一第一記憶體單元及一第二記憶體單元。
在1310處，該記憶體裝置可在一第一時間間隔期間且基於判定要存取該第一記憶體單元而將該第一記憶體單元與一第一信號開發組件耦合。
在1315處，該記憶體裝置可在與該第一時間間隔重疊之一第二時間間隔期間且基於判定要存取該第二記憶體單元而將該第二記憶體單元與一第二信號開發組件耦合。
在1320處，該記憶體裝置可在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與一放大器組件耦合。
在1325處，該記憶體裝置可在繼該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該放大器組件耦合。
在某些實例中，可執行本文中所闡述之方法(包含方法1300)之一設備可包含：用於判定要存取一第一記憶體單元及一第二記憶體單元之構件；用於在一第一時間間隔期間且基於判定要存取該第一記憶體單元而將該第一記憶體單元與一第一信號開發組件耦合之構件；用於在與該第一時間間隔重疊之一第二時間間隔期間且基於判定要存取該第二記憶體單元而將該第二記憶體單元與一第二信號開發組件耦合之構件；用於在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與一放大器組件耦合之構件；及用於在繼該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該放大器組件耦合之構件。
在某些實例中，可執行本文中所闡述之方法(包含方法1300)之一設備可包含一處理器、與該處理器進行電子通信之記憶體及儲存於該記憶體中之指令。該等指令可由該處理器執行以致使該設備進行以下操作：判定要存取一第一記憶體單元及一第二記憶體單元；在一第一時間間隔期間且基於判定要存取該第一記憶體單元而將該第一記憶體單元與一第一信號開發組件耦合；在與該第一時間間隔重疊之一第二時間間隔期間且基於判定要存取該第二記憶體單元而將該第二記憶體單元與一第二信號開發組件耦合；在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與一放大器組件耦合；及在繼該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該放大器組件耦合。
在某些實例中，用於執行本文中所闡述之方法(包含方法1300)之指令可作為程式碼儲存於一非暫時性電腦可讀媒體中。該程式碼可包含可執行以進行以下操作之指令：判定要存取一第一記憶體單元及一第二記憶體單元；在一第一時間間隔期間且基於判定要存取該第一記憶體單元而將該第一記憶體單元與一第一信號開發組件耦合；在與該第一時間間隔重疊之一第二時間間隔期間且基於判定要存取該第二記憶體單元而將該第二記憶體單元與一第二信號開發組件耦合；在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與一放大器組件耦合；及在繼該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該放大器組件耦合。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，將該第一記憶體單元與該第一信號開發組件耦合可包含用於經由與一第一組存取線耦合之一第一選擇組件將該第一信號開發組件與相關聯於該第一記憶體單元之該第一組存取線中之一第一選定存取線選擇性地耦合之操作、特徵、構件或指令。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，將該第二記憶體單元與該第二信號開發組件耦合可包含用於經由與一第二組存取線耦合之一第二選擇組件將該第二信號開發組件與相關聯於該第二記憶體單元之該第二組存取線中之一第二選定存取線選擇性地耦合之操作、特徵、構件或指令。
方法、設備及非暫時性電腦可讀媒體之某些實例可包含用於在將該第一信號開發組件與該放大器組件耦合之後將該第一信號開發組件與該放大器組件解耦之操作、特徵、構件或指令。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，可在將該第二信號開發組件與該放大器組件耦合之前將該第一信號開發組件與該放大器組件解耦。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，可繼將該第一信號開發組件與該放大器組件解耦之後的一延遲之後起始將該第二信號開發組件與該放大器組件耦合。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，該第三時間間隔至少部分地與該第二時間間隔重疊。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，將該第一信號開發組件與該放大器組件耦合可包含用於經由一選擇組件選擇性地耦合該第一信號開發組件之操作、特徵、構件或指令，且將該第二信號開發組件與該放大器組件耦合可包含用於經由該選擇組件選擇性地耦合該第二信號開發組件之操作、特徵、構件或指令。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，將該第二信號開發組件與該放大器組件耦合可繼該第三時間間隔之後。
在本文中所闡述之方法、設備及非暫時性電腦可讀媒體之某些實例中，該第三時間間隔可在該第二時間間隔內。
圖14展示圖解說明根據如本文中所揭示之實例之支援多工信號開發之一方法1400之一流程圖。可根據參考圖1至圖12所闡述之方法、電路系統及設備執行方法1400之操作。在某些實例中，可由一記憶體裝置100或者一記憶體裝置100之組件或電路系統執行方法1400之操作，如參考圖1至圖12所闡述。在某些實例中，一記憶體裝置可執行一組指令以控制裝置之功能性元件(例如，電路系統、電壓供應器、邏輯信號、電晶體、放大器、切換組件、選擇組件)以執行所闡述功能。另外或替代地，一記憶體裝置可使用專用硬體執行所闡述功能中之某些或所有功能。在某些實例中，可根據參考圖5A所闡述之一寫入操作500或參考圖5B所闡述之一寫入操作550執行方法1400。
在1405處，該記憶體裝置可判定要存取一第一記憶體單元及一第二記憶體單元。
在1410處，該記憶體裝置可在一第一時間間隔期間且基於判定要存取該第一記憶體單元而將一第一信號開發組件與一放大器組件耦合。
在1415處，該記憶體裝置可在繼該第一時間間隔之後的一第二時間間隔期間且基於判定要存取該第二記憶體單元而將一第二信號開發組件與該放大器組件耦合。
在1420處，該記憶體裝置可在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該第一記憶體單元耦合。
在1425處，該記憶體裝置可在繼與該第三時間間隔重疊之該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該第二記憶體單元耦合。
在某些實例中，可執行本文中所闡述之方法(包含方法1400)之一設備可包含：用於判定要存取一第一記憶體單元及一第二記憶體單元之構件；用於在一第一時間間隔期間且基於判定要存取該第一記憶體單元而將一第一信號開發組件與一放大器組件耦合之構件；用於在繼該第一時間間隔之後的一第二時間間隔期間且基於判定要存取該第二記憶體單元而將一第二信號開發組件與該放大器組件耦合之構件；用於在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該第一記憶體單元耦合之構件；及用於在繼與該第三時間間隔重疊之該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該第二記憶體單元耦合之構件。
在某些實例中，可執行本文中所闡述之方法(包含方法1400)之一設備可包含一處理器、與該處理器進行電子通信之記憶體及儲存於該記憶體中之指令。該等指令可由該處理器執行以致使該設備進行以下操作：判定要存取一第一記憶體單元及一第二記憶體單元；在一第一時間間隔期間且基於判定要存取該第一記憶體單元而將一第一信號開發組件與一放大器組件耦合；在繼該第一時間間隔之後的一第二時間間隔期間且基於判定要存取該第二記憶體單元而將一第二信號開發組件與該放大器組件耦合；在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該第一記憶體單元耦合；及在繼與該第三時間間隔重疊之該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該第二記憶體單元耦合。
在某些實例中，用於執行本文中所闡述之方法(包含方法1300)之指令可作為程式碼儲存於一非暫時性電腦可讀媒體中。該程式碼可包含可執行以進行以下操作之指令：判定要存取一第一記憶體單元及一第二記憶體單元；在一第一時間間隔期間且基於判定要存取該第一記憶體單元而將一第一信號開發組件與一放大器組件耦合；在繼該第一時間間隔之後的一第二時間間隔期間且基於判定要存取該第二記憶體單元而將一第二信號開發組件與該放大器組件耦合；在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該第一記憶體單元耦合；及在繼與該第三時間間隔重疊之該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該第二記憶體單元耦合。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，將該第一信號開發組件與該第一記憶體單元耦合可包含用於經由可與一第一組存取線耦合之一第一選擇組件將該第一信號開發組件和可與該第一記憶體單元相關聯之該第一組存取線中之一第一選定存取線選擇性地耦合之操作、特徵、構件或指令。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，將該第二信號開發組件與該第二記憶體單元耦合可包含用於經由可與一第二組存取線耦合之一第二選擇組件將該第二信號開發組件和可與該第二記憶體單元相關聯之該第二組存取線中之一第二選定存取線選擇性地耦合之操作、特徵、構件或指令。
方法、設備及非暫時性電腦可讀媒體之某些實例可包含用於在將該第一信號開發組件與該放大器組件耦合之後將該第一信號開發組件與該放大器組件解耦之操作、特徵、構件或指令。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，可在將該第二信號開發組件與該放大器組件耦合之前將該第一信號開發組件與該放大器組件解耦。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，可繼將該第一信號開發組件與該放大器組件解耦之後的一延遲之後起始將該第二信號開發組件與該放大器組件耦合。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，該第三時間間隔至少部分地與該第二時間間隔重疊。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，將該第一信號開發組件與該放大器組件耦合可包含用於經由一選擇組件選擇性地耦合該第一信號開發組件之操作、特徵、構件或指令，且將該第二信號開發組件與該放大器組件耦合可包含用於經由該選擇組件選擇性地耦合該第二信號開發組件之操作、特徵、構件或指令。
在方法、設備及非暫時性電腦可讀媒體之某些實例中，該第二時間間隔可在該第三時間間隔內。
圖15展示圖解說明根據如本文中所揭示之實例之支援多工信號開發之一方法1500之一流程圖。可執行方法1500之操作以製作參考圖1至圖12所闡述之電路系統及設備之實例。在某些實例中，可根據參考圖9A所闡述之組件配置900或參考圖9B所闡述之組件配置950執行方法1500。
在1505處，方法1500可包含在一基板上製作一組記憶體單元。
在1510處，方法1500可包含在該基板上製作一放大器組件。
在1515處，方法1500可包含在該基板上製作各自與該組記憶體單元中之一或多個記憶體單元相關聯之一組信號開發組件。
在1520處，方法1500可包含在該基板上製作一選擇組件，該選擇組件與該組信號開發組件耦合且經組態以將該組信號開發組件中之一選定信號開發組件與該放大器組件選擇性地耦合。
在方法1500之某些實例中，製作該組信號開發組件中之每一信號開發組件可包含用於製作一電容器之操作。
在方法1500之某些實例中，製作該組記憶體單元可包含用於跨越該基板上之一或多個層製作該組記憶體單元之操作，且製作該組信號開發組件之該等電容器可包含用於跨越該基板上之該一或多個層製作該等電容器之操作。
在方法1500之某些實例中，製作該組記憶體單元可包含用於跨越該基板上之一或多個層製作該組記憶體單元之操作，且製作該組信號開發組件之該等電容器可包含用於跨越該基板上之一或多個不同層製作該等電容器之操作。
在方法1500之某些實例中，製作該組信號開發組件之該等電容器可包含用於製作該等電容器中之每一者之一線性介電部分之操作。
在方法1500之某些實例中，製作該組記憶體單元可包含用於製作一組鐵電電容器之操作。
方法1500之某些實例可包含用於在該基板上製作一組第二選擇組件之操作，該組第二選擇組件中之每一第二選擇組件與一各別信號開發組件相關聯且經組態以將該組記憶體單元中之任何一個記憶體單元與該各別信號開發組件選擇性地耦合。
在方法1500之某些實例中，製作該組信號開發組件可包含用於製作一組放大器之操作。
應注意，本文中所闡述之方法闡述可能實施方案，且操作及步驟可經重新配置或以其他方式經修改且其他實施方案亦係可能的。此外，可組合來自方法中之兩者或兩者以上之態樣。
闡述一種設備。該設備可包含：複數個記憶體單元；一放大器組件；複數個信號開發組件，其各自與該複數個記憶體單元中之一或多個記憶體單元相關聯；及一選擇組件，其與該複數個信號開發組件耦合且經組態以將該複數個信號開發組件中之一選定信號開發組件與該放大器組件選擇性地耦合。
在某些實例中，該複數個信號開發組件中之每一信號開發組件可與該複數個記憶體單元中之一組記憶體單元相關聯，且該設備可進一步包含複數個第二選擇組件，該複數個第二選擇組件中之每一第二選擇組件與一各別信號開發組件相關聯且經組態以將該組記憶體單元中之任何一個記憶體單元與該各別信號開發組件選擇性地耦合。
在某些實例中，該複數個信號開發組件中之每一信號開發組件包括一信號儲存元件。
在某些實例中，該複數個記憶體單元可跨越一或多個層而分佈，且該複數個信號開發組件之該等信號儲存元件可跨越該一或多個層而分佈。
在某些實例中，該複數個記憶體單元可跨越一或多個層而分佈，且該複數個信號開發組件之該等信號儲存元件可跨越一或多個不同層而分佈。
在某些實例中，該複數個信號開發組件中之每一信號儲存元件可包含一電容器。
在某些實例中，該複數個信號開發組件中之每一信號開發組件可包含一電荷轉移感測放大器。
在某些實例中，該放大器可經組態以至少部分地基於一第一存取線之一電壓及一第二存取線之一電壓中之一者或兩者而在該第一存取線與該第二存取線之間轉移電荷。
在某些實例中，該複數個記憶體單元可跨越一或多個層而分佈，且該複數個信號開發組件可至少部分地跨越該一或多個層而分佈。
在某些實例中，該複數個記憶體單元可跨越一或多個層而分佈，且該複數個信號開發組件可至少部分地跨越一或多個不同層而分佈。
在某些實例中，該複數個記憶體單元中之每一記憶體單元可包含一鐵電電容器。
在某些實例中，該設備可經組態以至少部分地基於將該複數個信號開發組件中之一信號開發組件與該複數個記憶體單元中之一記憶體單元選擇性地耦合而在該信號開發組件處開發一信號，其中在該信號開發組件處開發該信號與一第一延時相關聯，且至少部分地基於該信號開發組件處之該所開發信號而產生該放大器組件之一輸出信號，其中產生該放大器組件之該輸出信號與持續時間比該第一延時短之一第二延時相關聯。
在某些實例中，該設備可經組態以進行以下操作：至少部分地基於將該複數個信號開發組件中之一信號開發組件與該放大器組件選擇性地耦合而在該信號開發組件處產生一信號，其中在該信號開發組件處產生該信號與一第三延時相關聯；且至少部分地基於該信號開發組件處之該所產生信號而在該複數個記憶體單元中之一記憶體單元處開發一單元寫入信號，其中在該記憶體單元處開發該單元寫入信號與持續時間比該第三延時長之一第四延時相關聯。
闡述另一設備。該設備可包含複數個記憶體單元、一放大器組件及複數個信號開發組件。該設備亦可包含經組態以進行以下操作之電路系統：在一第一時間間隔期間且至少部分地基於存取該複數個記憶體單元中之一第一記憶體單元及該複數個記憶體單元中之一第二記憶體單元之一判定而將該第一記憶體單元與該複數個信號開發組件中之一第一信號開發組件耦合；在與該第一時間間隔重疊之一第二時間間隔期間且至少部分地基於存取該第一記憶體單元及該第二記憶體單元之該判定而將該第二記憶體單元與該複數個信號開發組件中之一第二信號開發組件耦合；在該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該放大器組件耦合；且在該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該放大器組件耦合。
在某些實例中，該設備可包含與該複數個信號開發組件耦合之一選擇組件，且該電路系統可經組態以經由該選擇組件將該第一信號開發組件與該放大器組件耦合，且經由該選擇組件將該第二信號開發組件與該放大器組件耦合。
闡述另一設備。該設備可包含複數個記憶體單元、一放大器組件及複數個信號開發組件。該設備亦可包含經組態以進行以下操作之電路系統：在一第一時間間隔期間且至少部分地基於判定要存取該第一記憶體單元而將一第一信號開發組件與一放大器組件耦合；在繼該第一時間間隔之後的一第二時間間隔期間且至少部分地基於判定要存取該第二記憶體單元而將一第二信號開發組件與該放大器組件耦合；在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該第一記憶體單元耦合；且在繼與該第三時間間隔重疊之該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該第二記憶體單元耦合。
在某些實例中，該設備可包含與該複數個信號開發組件耦合之一選擇組件，且該電路系統可經組態以經由該選擇組件將該第一信號開發組件與該放大器組件耦合，且經由該選擇組件將該第二信號開發組件與該放大器組件耦合。
闡述另一設備。該設備可包含：一記憶體陣列；複數個信號開發組件，其各自與該記憶體陣列之一或多個存取線相關聯；及複數個第一選擇組件，其各自與該複數個信號開發組件之一子組耦合且經組態以將該子組之一選定信號開發組件與複數個放大器組件中之一者選擇性地耦合。
在某些實例中，該複數個信號開發組件中之每一信號開發組件可與該記憶體陣列之複數個存取線相關聯，且該設備可包含複數個第二選擇組件，該複數個第二選擇組件中之每一者與關聯於該等信號開發組件中之一各別者之該複數個存取線耦合且經組態以將該複數個存取線中之 一選定存取線與該等信號開發組件中之該各別者選擇性地耦合。
本文中之說明提供實例，且不限制申請專利範圍中所陳述之範圍、適用性或實例。可在不背離本發明之範圍之情況下在元件功能及配置方面做出改變。某些實例可視情況省略、替代或添加各種操作、程序步驟或組件。而且，可在其他實例中組合關於某些實例所闡述之特徵。
可使用各種不同技藝及技術中之任一者表示本文中所闡述之資訊及信號。舉例而言，可貫穿以上說明提及之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或粒子、光場或粒子或者其任一組合表示。某些圖式可將信號圖解說明為一單個信號；然而，熟習此項技術者將理解，信號可表示一信號匯流排，其中該匯流排可具有各種位元寬度。
如本文中所使用，術語「虛接地」係指保持在大致零伏(0V)之一電壓的一電路之一節點，或更一般而言表示該電路或包含該電路之裝置(其可與接地直接耦合或可不與接地直接耦合)之一參考電壓。因此，一虛接地之電壓可暫時波動且在穩態下返回至大致0 V或虛擬0 V。可使用各種電子電路元件(諸如由操作放大器及電阻器組成之一分壓器)實施一虛接地。其他實施方案亦係可能的。「虛接地」或「經虛接地」意味連接至大致0 V，或一裝置之某一其他參考電壓。
術語「電子通信」及「耦合」係指組件之間的一關係，此支援該等組件之間的電子流。此可包含組件之間的一直接連接或耦合或可包含中間組件。換言之，「與…連接」或「與…耦合」之組件彼此進行電子通信。進行電子通信之組件可主動地交換電子或信號(例如，在一通電電路中)或可不主動地交換電子或信號(例如，在一未通電電路中)，但可經組態且可操作以在使一電路通電之後即刻交換電子或信號。藉由實例方式，不管開關之狀態(例如，斷開、閉合)，經由一開關(例如，一電晶體)實體地連接或耦合之兩個組件進行電子通信。
片語「耦合於…之間」可係指組件相對於彼此之一次序，且可係指一電耦合。在一項實例中，電耦合於一組件「A」與一組件「C」之間的一組件「B」可係指在一電感測中「A-B-C」或「C-B-A」之一組件次序。換言之，電信號(例如，電壓、電荷、電流)可藉助於組件B自組件A傳遞至組件C。
對一組件B「耦合於」組件A與組件C「之間」之一說明應未必被解釋為以所闡述次序排除其他介入組件。舉例而言，一組件「D」可耦合於所闡述組件A與組件B之間(例如，係指作為實例之「A-D-B-C」或「C-B-D-A」之一組件次序)，同時仍支援組件B電耦合於組件A與組件C之間。換言之，所使用之片語「耦合於…之間」不應被解釋為必需參考一排他性順序次序。
此外，對組件B「耦合於」組件A與組件C「之間」之一說明不排除組件A與組件C之間的一第二不同耦合。舉例而言，組件A與組件C可在一單獨耦合(其與經由組件B之一耦合電並聯)中彼此耦合。在另一實例中，組件A與組件C可經由另一組件「E」耦合(例如，組件B耦合於組件A與組件C之間且組件E耦合於組件A與組件C之間)。換言之，所使用之片語「耦合於…之間」不應被解釋為組件之間的一排他性耦合。
術語「隔離」係指組件之間的一關係，其中電子目前不能夠在其之間流動；若組件之間存在一斷開電路，則該等組件彼此隔離。舉例而言，藉由一開關實體地耦合之兩個組件可在該開關斷開時彼此隔離。
如本文中所使用，術語「短路」係指組件之間的一關係，其中經由啟動所述兩個組件之間的一單個中間組件而在該等組件之間建立一導電路徑。舉例而言，當閉合兩個組件之間的一開關時，短接至一第二組件之一第一組件可與該第二組件交換電子。因此，短接可係使得能夠在進行電子通信之組件(或線)之間施加電壓及/或電荷流之一動態操作。
如本文中所使用，術語「電極」可係指一電導體，且在某些情形中，可經採用作為至一記憶體陣列之一記憶體單元或其他組件之一電觸點。一電極可包含提供記憶體裝置100之元件或組件之間的一導電路徑之一跡線、導線、導電線、導電層或諸如此類。
如本文中所使用，術語「端子」不需要建議一電路元件之一實體邊界或連接點。確切而言，「端子」可係指與電路元件相關之一電路之一參考點，其亦可稱為一「節點」或「參考點」。
如本文中所使用，術語「層」可係指一幾何結構之一階層或薄片。每一層可具有三個維度(例如，高度、寬度及深度)且可覆蓋一表面之某些或全部。舉例而言，一層可係一個三維結構，其中兩個維度大於一第三維度，諸如一薄膜。層可包含不同元件、組件及/或材料。在某些情形中，一個層可由兩個或兩個以上子層構成。在某些附圖中，出於圖解說明目的而繪示一個三維層之兩個維度。然而，熟習此項技術者將認識到，該等層本質上係三維的。
硫化物材料可係包含元素S、Se及Te中之至少一者之材料或合金。本文中所論述之相變材料可係硫化物材料。硫化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、銦(In)、鎵(Ga)、錫(Sn)、鉍(Bi)、鈀(Pd)、鈷(Co)、氧(O)、銀(Ag)、鎳(Ni)、鉑(Pt)之合金。實例性硫化物材料及合金可包含但不限於Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中所使用，帶連字符化學化合物符號指示包含於一特定化合物或合金中之元素且意欲表示涉及所指示元素之所有化學計量法。舉例而言，Ge-Te可包含GexTey，其中x及y可係任何正整數。可變電阻材料之其他實例可包含二進制金屬氧化物材料或混合價氧化物(其包含兩種或兩種以上金屬，諸如過渡金屬、鹼土金屬及/或稀土金屬)。實例不限於與記憶體單元之記憶體元件相關聯之一或若干特定可變電阻材料。舉例而言，可變電阻材料之其他實例可用於形成記憶體元件且可包含硫化物材料、巨磁阻材料或基於聚合物之材料以及其他材料。
包含參考圖1、圖2及圖3所闡述之記憶體裝置100、電路200及電路300之本文中所論述之裝置可形成於一半導體基板(諸如矽、鍺、矽-鍺合金、砷化鎵、氮化鎵等)上。在某些情形中，該基板係一半導體晶片。在其他情形中，該基板可係一絕緣體上矽(SOI)基板，諸如玻璃上矽(SOG)或藍寶石上矽(SOP)，或另一基板上之外延半導體材料層。可透過使用包含但不限於磷、硼或砷之各種化學物種進行摻雜來控制基板或基板之子區域之導電性。可在基板之初始形成或生長期間藉由離子植入或藉由任何其他摻雜手段執行摻雜。
本文中所論述之一或若干電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置。該等端子可透過諸如金屬之導電材料連接至其他電子元件。源極及汲極可係導電的且可包括一經重摻雜或退化半導體區域。源極及汲極可藉由一經輕摻雜半導體區域或通道分開。若該通道係n型(例如，大多數載子係電子)，則FET可稱為一n型FET。若該通道係p型(例如，大多數載子係電洞)，則FET可稱為一p型FET。該通道可由一絕緣閘極氧化物覆蓋。可藉由將一電壓施加至閘極而控制通道導電性。舉例而言，分別將一正電壓或負電壓施加至一n型FET或一p型FET可致使通道變得導電。當大於或等於電晶體之臨限電壓之一電壓施加至電晶體閘極時，一電晶體可係「接通」或「啟動的」。當小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，電晶體可係「關斷」或「撤銷啟動的」。
本文中結合附圖所陳述之說明闡述實例性組態且不表示可經實施或在申請專利範圍之範疇內之所有實例。本文中所使用之術語「例示性」意味「用作一實例、例項或圖解說明」，且並非「較佳的」或「優於其他實例」。出於提供對所闡述技術之一理解之目的，詳細說明包含特定細節。然而，可在無此等特定細節之情況下實踐此等技術。在某些例項中，以塊圖形式展示眾所周知之結構及裝置以避免使所闡述實例之概念模糊。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後接著一破折號及在類似組件當中進行區分之一第二標籤而區分同一類型之各種組件。若在說明書中僅使用第一參考標籤，則說明可適用於具有相同第一參考標籤之類似組件中之任一者而無論第二參考標籤如何。
可藉助經設計以執行本文中所闡述之功能之一個一般用途處理器、一DSP、一ASIC、一FPGA或其他可程式化邏輯裝置、離散閘極或電晶體邏輯、離散硬體組件或其任一組合實施或執行結合本文中之揭示內容所闡述之各種說明性區塊及模組。一個一般用途處理器可係一微處理器，但在替代方案中，處理器可係任何習用處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如，一數位信號處理器(DSP)與一微處理器之一組合、多個微處理器之一組合、一或多個微處理器與一DSP核心之聯合或任一其他此類配置)。
可在硬體、由一處理器執行之軟體、韌體或其任一組合中實施本文中所闡述之功能。若實施於由一處理器執行之軟體中，則該等功能可作為一或多個指令或程式碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案在本發明及隨附申請專利範圍之範疇內。舉例而言，由於軟體之本質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等各項中之任何者之組合來實施所闡述功能。實施功能之特徵亦可實體地位於各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。而且，如本文中(包含在申請專利範圍中)所使用，如一物項清單(舉例而言，前面有諸如「…中之至少」或「…中之一或多者」之一片語之一物項清單)中所使用之「或」指示一包含性清單，使得(舉例而言) A、B或C中之至少一者之一清單意味A或B或C或AB或AC或BC或ABC (例如，A及B及C)。
如本文中所使用，術語「實質上」意味經修改特性(例如，由術語「實質上」修飾之一動詞或形容詞)不需要係絕對的，但係足夠接近的以便達成特性之優點，或足夠接近的使得所提及之特性在本發明之相關態樣之內容脈絡中成立。
如本文中所使用，片語「基於」不應被解釋為對一閉合條件組之一參考。舉例而言，經闡述為「基於條件A」之一例示性步驟可在不背離本發明之範疇之情況下基於一條件A及一條件B兩者。換言之，如本文中所使用，片語「基於」應以與片語「至少部分地基於」相同之方式來解釋。
提供本文中之說明以使得熟習此項技術者能夠製成或使用本發明。熟習此項技術者將易於明瞭對本發明之各種修改，且本文中所定義之通用原理可應用於其他變化形式，此並不背離本發明之範疇。因此，本發明不限於本文中所闡述之實例及設計，但應被賦予與本文中所揭示之原理及新穎特徵一致之最寬廣範疇。
100:記憶體裝置 105:記憶體單元 105-a:記憶體單元 105-b-111:記憶體單元 105-b-11m:記憶體單元 105-b-1rm:記憶體單元 105-b-srm:記憶體單元 110:記憶體區段 120:第一存取線/存取線 125:列組件 130:第二存取線/存取線 135:行組件 140:第三存取線/存取線 145:板組件 150:感測組件 150-a:感測組件 150-b:感測組件 160:輸入/輸出組件 170:記憶體控制器 200:電路 205:字線 205-a-11:字線 205-a-1m:字線 205-a-s1:字線 210:數位線 210-a-11:數位線 210-a-1r:數位線 210-b:數位線 215:板線 220:電容器/鐵電電容器 221:單元板 222:單元底部 225:單元選擇組件 226:控制節點 230:本質電容 240-a:電壓源 250:信號開發組件/多工信號開發組件 250-a-1:信號開發組件/多工信號開發組件 250-a-s:信號開發組件 250-b:信號開發組件 250-c-1:信號開發組件 250-c-2:信號開發組件 250-c-3:信號開發組件 250-c-4:信號開發組件 250-d-1:信號開發組件 250-d-2:信號開發組件 250-d-3:信號開發組件 250-d-4:信號開發組件 255:信號開發線 255-a-1:信號開發線 255-a-s:信號開發線 255-b:信號開發線 260:旁路線/可選擇旁路線 265:切換組件 270:參考組件 275:參考線 275-b:參考線 280:選擇組件 280-a:選擇組件 285:信號線 285-a:信號線 285-b:信號線 290:感測放大器 290-a:感測放大器 290-b:感測放大器 290-c:感測放大器 290-d:感測放大器 291:第一節點 292:第二節點 293:電壓源/低電壓源 293-b:電壓源 294:電壓源/高電壓源 294-b:電壓源 295:輸入/輸出線 295-a:輸入/輸出線 295-b:輸入/輸出線 295-c:輸入/輸出線 300:電路 310-a-1:域 310-a-s:域 310-d-1:域 310-d-2:域 310-d-3:域 310-d-4:域 310-c-1:域 310-c-2:域 310-c-3:域 310-c-4:域 320-a-1:選擇組件 320-a-s:選擇組件 330-a-11:分路器 330-a-1r:分路器 400:讀取操作 410:讀取信號開發部分 410-a-1:讀取信號開發部分 410-a-2:讀取信號開發部分 410-a-3:讀取信號開發部分 410-a-4:讀取信號開發部分 410-a-5:讀取信號開發部分 410-a-6:讀取信號開發部分 410-a-7:讀取信號開發部分 410-a-8:讀取信號開發部分 420:鎖存信號產生部分 420-a-1:鎖存信號產生部分 410-a-2:鎖存信號產生部分 420-a-3:鎖存信號產生部分 420-a-4:鎖存信號產生部分 430:重寫信號開發部分 430-a-1:重寫信號開發部分 430-a-2:重寫信號開發部分 430-a-3:重寫信號開發部分 430-a-4:重寫信號開發部分 450:讀取操作 500:寫入操作 510:鎖存信號產生部分 510-a-1:鎖存信號產生部分 510-a-2:鎖存信號產生部分 510-a-3:鎖存信號產生部分 510-a-4:鎖存信號產生部分 510-a-5:鎖存信號產生部分 510-a-6:鎖存信號產生部分 510-a-7:鎖存信號產生部分 510-a-8:鎖存信號產生部分 520:寫入信號開發部分 520-a-1:寫入信號開發部分 520-a-2:寫入信號開發部分 520-a-3:寫入信號開發部分 520-a-4:寫入信號開發部分 550:寫入操作/操作 610:電容器/線性電容器/積分電容器 615:電壓源 620:電晶體 625:電壓源 630:切換組件 635:電壓源 640:切換組件 645:電壓源 650:切換組件 710-a:放大器 710-b:放大器 720-a:切換組件 720-b:切換組件 730-a:切換組件 730-b:切換組件 800:系統 805:記憶體陣列 810:匯流排 815:選擇組件 820:匯流排 825:信號開發組件陣列 830:選擇組件 835:感測放大器陣列 900:組件配置 910:基板層 915:基板 920:層 930:層 950:組件配置 960:基板層 970:層 980:層 990:層 1000:方塊圖 1005:記憶體裝置 1010:記憶體單元 1015:記憶體控制器 1020:字線 1025:板線 1035:感測組件 1040:數位線 1045:輸入/輸出組件 1050:偏壓組件 1055:定時組件 1065:感測控制線 1100:方塊圖 1115:記憶體控制器 1120:偏壓組件 1125:定時組件 1130:電壓選擇器 1135:記憶體單元選擇器 1140:感測控制器 1200:系統 1205:裝置 1210:匯流排 1215:記憶體控制器 1220:記憶體單元 1225:基本輸入/輸出系統組件 1230:處理器 1235:輸入/輸出組件 1240:周邊組件 1245:輸入 1250:輸出 1300:方法 1305:步驟 1310:步驟 1315:步驟 1320:步驟 1325:步驟 1400:方法 1405:步驟 1410:步驟 1415:步驟 1420:步驟 1425:步驟 1500:方法 1505:步驟 1510:步驟 1515:步驟 1520:步驟 DL:數位線 DL 1-DL N:數位線 DLM 1:數位線多工信號/選擇信號/邏輯選擇信號 DLS 11:邏輯或切換信號 ISO:邏輯信號 ISO 1:邏輯信號 ISO 2:邏輯信號 PL:板線 PL 1-PL N:板線 SDL:信號開發線 SW 1:邏輯信號 SW 2:邏輯信號 SW 3:邏輯信號 SW 4:邏輯信號 t A0:總持續時間/持續時間/時間 t A1:總持續時間/持續時間/時間 t A2:時間 t A3:時間 t B0:總持續時間/持續時間/時間 t B1:總持續時間/持續時間 t B2:時間 V 0:電壓 V 1:電壓 V 2:電壓 V 4:電壓 V bottom:電壓 V H:電壓 V L:相對較低電壓 V plate:電壓 V ref:參考信號電壓/電壓 V sig:感測信號電壓/電壓 V SDL:電壓 WL:字線 WL 11:邏輯信號/邏輯字線 WL 1m:邏輯信號 WL 1-WL M:字線
圖1圖解說明根據如本文中所揭示之實例之支援多工信號開發之一實例性記憶體裝置。
圖2圖解說明根據如本文中所揭示之實例之支援多工信號開發之一實例性電路。
圖3圖解說明根據如本文中所揭示之實例之支援多工信號開發之一實例性電路。
圖4A及圖4B圖解說明根據如本文中所揭示之實例之支援多工信號開發之讀取操作之實例。
圖5A及圖5B圖解說明根據如本文中所揭示之實例之支援多工信號開發之寫入操作之實例。
圖6圖解說明根據如本文中所揭示之實例之支援多工信號開發之一信號開發組件之一實例。
圖7圖解說明根據如本文中所揭示之實例之支援多工信號開發之一感測放大器之一實例。
圖8展示根據如本文中所揭示之實例之支援多工信號開發之一系統之一方塊圖。
圖9A及圖9B圖解說明根據如本文中所揭示之實例之支援多工信號開發之組件配置之實例。
圖10展示根據如本文中所揭示之實例之支援多工信號開發之一記憶體裝置之一方塊圖。
圖11展示根據如本文中所揭示之實例之支援多工信號開發之一記憶體控制器之一方塊圖。
圖12展示根據如本文中所揭示之實例之包含支援多工信號開發之一裝置之一系統之一圖式。
圖13至圖15展示圖解說明根據如本文中所揭示之實例之支援一記憶體裝置中之多工信號開發之方法之流程圖。
800:系統
805:記憶體陣列
810:匯流排
815:選擇組件
820:匯流排
825:信號開發組件陣列
830:選擇組件
835:感測放大器陣列

Claims (20)

  1. 一種用於記憶體存取操作之方法，其包括： 判定要存取一第一記憶體單元及一第二記憶體單元；及 至少部分地基於該判定而存取該第一記憶體單元及該第二記憶體單元，其中存取該第一記憶體單元及該第二記憶體單元包括： 將該第一記憶體單元與一第一信號開發組件耦合； 在該第一記憶體單元與該第一信號開發組件耦合的同時，將該第二記憶體單元與一第二信號開發組件耦合； 將該第一信號開發組件與一放大器組件耦合；及 在將該第一信號開發組件與該放大器組件耦合之後，將該第二信號開發組件與該放大器組件耦合。
  2. 如請求項1之方法，其中該存取包括： 在一第一時間間隔期間將該第一記憶體單元與該第一信號開發組件耦合； 在與該第一時間間隔重疊之一第二時間間隔期間將該第二記憶體單元與該第二信號開發組件耦合； 在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該放大器組件耦合；及 在繼該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該放大器組件耦合。
  3. 如請求項2之方法，其中將該第一記憶體單元與該第一信號開發組件耦合包括經由與第一複數個存取線耦合之一第一選擇組件將該第一信號開發組件與該第一複數個存取線中關聯於該第一記憶體單元之一第一存取線耦合。
  4. 如請求項3之方法，其中將該第二記憶體單元與該第二信號開發組件耦合包括經由與第二複數個存取線耦合之一第二選擇組件將該第二信號開發組件與該第二複數個存取線中關聯於該第二記憶體單元之一第二存取線耦合。
  5. 如請求項2之方法，其進一步包括： 在將該第一信號開發組件與該放大器組件耦合之後將該第一信號開發組件與該放大器組件解耦。
  6. 如請求項5之方法，其中在將該第二信號開發組件與該放大器組件耦合之前該第一信號開發組件與該放大器組件解耦。
  7. 如請求項6之方法，其中繼將該第一信號開發組件與該放大器組件解耦之後的一延遲之後起始將該第二信號開發組件與該放大器組件耦合。
  8. 如請求項2之方法，其中該第三時間間隔至少部分地與該第二時間間隔重疊。
  9. 如請求項2之方法，其中： 將該第一信號開發組件與該放大器組件耦合包括經由一選擇組件將該第一信號開發組件與該放大器組件耦合；及 將該第二信號開發組件與該放大器組件耦合包括經由該選擇組件將該第二信號開發組件與該放大器組件耦合。
  10. 如請求項1之方法，其中該存取包括： 在一第一時間間隔期間將該第一信號開發組件與該放大器組件耦合； 在繼該第一時間間隔之後的一第二時間間隔期間將該第二信號開發組件與該放大器組件耦合； 在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該第一記憶體單元耦合；及 在繼與該第三時間間隔重疊之該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該第二記憶體單元耦合。
  11. 如請求項10之方法，其中將該第一信號開發組件與該第一記憶體單元耦合包括經由與第一複數個存取線耦合之一第一選擇組件將該第一信號開發組件與該第一複數個存取線中關聯於該第一記憶體單元之一第一存取線耦合。
  12. 如請求項11之方法，其中將該第二信號開發組件與該第二記憶體單元耦合包括經由與第二複數個存取線耦合之一第二選擇組件將該第二信號開發組件與該第二複數個存取線中關聯於該第二記憶體單元之一第二存取線耦合。
  13. 如請求項10之方法，其進一步包括： 在將該第一信號開發組件與該放大器組件耦合之後將該第一信號開發組件與該放大器組件解耦。
  14. 如請求項13之方法，其中在將該第二信號開發組件與該放大器組件耦合之前該第一信號開發組件與該放大器組件解耦。
  15. 如請求項14之方法，其中繼將該第一信號開發組件與該放大器組件解耦之後的一延遲之後起始將該第二信號開發組件與該放大器組件耦合。
  16. 如請求項10之方法，其中該第二時間間隔至少部分地與該第三時間間隔重疊。
  17. 如請求項10之方法，其中： 將該第一信號開發組件與該放大器組件耦合包括經由一選擇組件將該第一信號開發組件與該放大器組件耦合；及 將該第二信號開發組件與該放大器組件耦合包括經由該選擇組件將該第二信號開發組件與該放大器組件耦合。
  18. 一種電子設備，其包括： 複數個記憶體單元； 一放大器組件； 複數個信號開發組件；及 電路，其經組態以： 將該複數個記憶體單元之一第一記憶體單元與該複數個信號開發組件中之一第一信號開發組件耦合； 在該第一記憶體單元與該第一信號開發組件耦合的同時，將該複數個記憶體單元之一第二記憶體單元與該複數個信號開發組件中之一第二信號開發組件耦合； 將該第一信號開發組件與一放大器組件耦合；及 在將該第一信號開發組件與該放大器組件耦合之後，將該第二信號開發組件與該放大器組件耦合。
  19. 如請求項18之電子設備，其中該電路係經組態以： 在一第一時間間隔期間將該第一記憶體單元與該第一信號開發組件耦合； 在與該第一時間間隔重疊之一第二時間間隔期間將該第二記憶體單元與該第二信號開發組件耦合； 在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該放大器組件耦合；及 在繼該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該放大器組件耦合。
  20. 如請求項18之電子設備，其中該電路係經組態以： 在一第一時間間隔期間將該第一信號開發組件與該放大器組件耦合； 在繼該第一時間間隔之後的一第二時間間隔期間將該第二信號開發組件與該放大器組件耦合； 在繼該第一時間間隔之後的一第三時間間隔期間將該第一信號開發組件與該第一記憶體單元耦合；及 在繼與該第三時間間隔重疊之該第二時間間隔之後的一第四時間間隔期間將該第二信號開發組件與該第二記憶體單元耦合。
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