JP2021525939A - メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキーム - Google Patents

メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキーム Download PDF

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Abstract

メモリ・デバイスにおけるセクション・ベースのデータ保護のための方法、システム、およびデバイスが説明される。一実施例では、メモリ・デバイスは、それぞれのメモリ・セクションのアクセス・ラインと選択的に結合されるように構成されたメモリ・セルを各々が有するセット・メモリ・セクションを含んでよい。メモリ・デバイスを動作させる方法は、タイマの決定された値に基づいて、電圧調整動作のためにセクションのうちの１つを選択することと、選択されたセクションの複数のワード線の各々をアクティブ化することによって、選択されたセクション上で電圧調整動作を実行することとを含んでよい。電圧調整動作は、メモリ・セルの両端子に等しい電圧を印加することを含んでよく、これによって、選択されたメモリ・セクションのアクセス動作から蓄積する漏洩電荷などの重ねられた電荷が、選択されたセクションのメモリ・セルから放散することが可能になる。

Description

（相互参照）
本特許出願は、２０１８年８月１７日に出願された、Ｖｉｌｌａらによる「ＡＣＣＥＳＳ ＳＣＨＥＭＥＳ ＦＯＲ ＡＣＴＩＶＩＴＹ−ＢＡＳＥＤ ＤＡＴＡ ＰＲＯＴＥＣＴＩＯＮ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の米国特許出願第１６／１０４，６９３号に関連する、２０１８年８月１７日に出願された、Ｆａｃｋｅｎｔｈａｌらによる「ＡＣＣＥＳＳ ＳＣＨＥＭＥＳ ＦＯＲ ＳＥＣＴＩＯＮ−ＢＡＳＥＤ ＤＡＴＡ ＰＲＯＴＥＣＴＩＯＮ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の米国特許出願第１６／１０４，７１１号の優先権を主張するものであり、これら出願の各々は、本発明の譲受人に譲渡され、これら出願の各々は、参照により明白に本明細書に組み込まれる。
以下は、一般に、メモリ・システムに関し、より詳細には、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームに関する。
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリ・デバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリ・メモリ・デバイスは、論理「１」または論理「０」によって示されることが多い、２つの論理状態を有する。他のメモリ・デバイスでは、３つ以上の論理状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントが、メモリ・デバイスに記憶された論理状態を読み出しもよいし、これを検知してもよい。情報を記憶するために、電子デバイスのコンポーネントは、メモリ・デバイスに論理状態を書き込んでもよいし、これをプログラムしてもよい。
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、位相変化メモリ（ＰＣＭ）などを用いるメモリ・デバイスを含む、さまざまなタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性であってもよいし、不揮発性であってもよい。ＰＣＭおよびＦｅＲＡＭなどの不揮発性メモリは、外部電源の不在下ですら、延長された時間の期間にわたって、記憶された論理状態を維持し得る。ＤＲＡＭなどの揮発性メモリ・デバイスは、電源によって定期的にリフレッシュされない限り、経時的に記憶された論理状態を失い得る。いくつかの場合では、不揮発性メモリは、類似のデバイス・アーキテクチャを揮発性メモリとして使用することがあるが、そのような物理現象を強誘電体容量または異なる材料相として用いることによって不揮発性性質を有することもある。
メモリ・デバイスを改善することは、メトリクスの中でもとりわけ、メモリ・セル密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含んでよい。いくつかの場合では、メモリ・デバイスのセクションの選択されたメモリ・セル上でのアクセス動作は、電荷をメモリ・デバイスのセクションの選択されていないメモリ・セル上に蓄積させることがあり、これは、選択されていないメモリ・セル内に記憶されたデータの損失に寄与することがある。
本開示の実施例による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートする例示的なメモリ・デバイスを示す図である。 本開示の実施例による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートする例示的な回路を示す図である。 本開示の実施例による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートするメモリ・セルに関するヒステリシス・プロットを用いた非線形的な電気的性質の一例を示す図である。 本開示の実施例による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートする回路の一実施例を示す図である。 本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のための例示的なアクセス・スキームの動作を示すタイミング図である。 本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートし得る１つまたは複数の方法を示すフローチャートである。 本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートし得る１つまたは複数の方法を示すフローチャートである。 本開示の実施例による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートする回路の一実施例を示す図である。 本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートし得るメモリ・デバイスのブロック図である。 本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートし得るメモリ・コントローラのブロック図である。 本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートし得るデバイスを含むシステムの図である。
メモリ・セルの論理状態は、本開示の態様により、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームを実行することによって、維持され得る。たとえば、メモリ・デバイスは、いくつかのメモリ・セクションに分割され得る。メモリ・セクションの各々とまではいかないが少なくともいくつかは、メモリ・セクションのディジット線およびプレート線、もしくは共通プレート、もしくはメモリ・セクションの他の共通ノード（たとえば、メモリ・セクションのすべてのメモリ・セルに共通したノード）と結合されたまたはこれらの間に結合されたメモリ・セルのセットを含み得る。メモリ・セクションのメモリ・セルの各々は、メモリ・セルをメモリ・セクションの関連づけられたディジット線と選択的に結合するように構成されたセル選択コンポーネントを含んでもよいし、これと関連づけられてもよい。いくつかの実施例では、セル選択コンポーネントの各々は、特定のセル選択コンポーネントをアクティブ化または非アクティブ化するために使用され得る、メモリ・セクションのワード線のセットのうちの１つと（たとえば、セル選択コンポーネントの制御ノード、制御端子、選択ノード、または選択端子において）結合されてよい。
アクセス動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作、またはそれらの組み合わせ）は、メモリ・セクションの選択されたメモリ・セル（たとえば、それぞれのアクセス動作に対して選択または識別されたメモリ・セル）上で実行され得る。いくつかの実施例では、アクセス動作は、関連づけられたメモリ・セクションのプレート線またはディジット線にバイアスすることと関連づけられてよい。アクセス動作中に、選択されたメモリ・セルのためのセル選択コンポーネントは、選択されたメモリ・セルが関連づけられたメモリ・セクションのディジット線およびプレート線と選択的に結合され得るようにアクティブ化されてよい。したがって、アクセス動作と関連づけられた信号（たとえば、アクセス動作と関連づけられた電圧、アクセス動作と関連づけられた電荷、アクセス動作と関連づけられた電流）は、アクセス動作のためのメモリ・セクションのディジット線またはプレート線のバイアシングの結果として、選択されたメモリ・セルに、これから、またはこれを通じて、渡されてよい。
選択されていないメモリ・セル（たとえば、メモリ・セクションのアクセス動作のために選択または識別されていないメモリ・セクションのセル）のセル選択コンポーネントは、非アクティブ化されてよいが、電荷（たとえば、漏洩電荷）は、非アクティブ化されたセル選択コンポーネントを流れてよい。たとえば、メモリ・セクションのディジット線またはプレート線が、選択されたメモリ・セル上でのアクセス動作と関連づけられた電圧においてバイアスされるとき、ディジット線またはプレート線と選択されていないメモリ・セル（たとえば、選択されていないメモリ・セルの中間ノード）との間の電圧の差によって、電荷が、非アクティブ化されたセル選択コンポーネントの上を、選択されていないメモリ・セルにまたはこれから（たとえば、選択されたメモリ・セル上でのアクセス動作中に）流れることがある。
他の機構も、漏洩電荷があるメモリ・セルの記憶素子から別のメモリ・セルの記憶素子に流れることを可能にするメモリ・セル間の結合などの漏洩電荷の流れ（たとえば、非アクティブ化されたセル選択コンポーネントを通過する、非アクティブ化されたセル選択コンポーネントの周りを流れる、あるメモリ・セルの中間ノードから別のメモリ・セルの中間ノードに流れる）をもたらすことがある。いくつかの実施例では、漏洩電荷は、そうでなければ存在しないであろうメモリ・セル（たとえば、そうでなければ均等化されたバイアスまたは電圧を有するであろうセル）上でのバイアス（たとえば、非ゼロ・バイアスまたは電圧）を引き起こすことがある。そのような漏洩電荷またはゼロ・バイアスは、メモリ・セクションの連続アクセス動作中にメモリ・セクションの選択されていないメモリ・セル上にまたはこれから蓄積することがあり、これは、いくつかの実施例では、メモリ・セクションのメモリ・セル内に記憶されたデータの損失を引き起こし得る。
本開示の実施例によれば、動作は、メモリ・セクションのメモリ・セルからの蓄積された漏洩電荷またはバイアスの放散を可能にするまたはサポートするために、メモリ・デバイスのメモリ・セクション上で実行されてよい。たとえば、選択されたメモリ・セクションの１つまたは複数のメモリ・セル（たとえば、メモリ・セルのすべて）のセル選択コンポーネントは、（たとえば、選択されたメモリ・セクションと関連づけられた１つまたは複数のワード線をアクティブ化または「上昇」させることによって、選択されたメモリ・セクションと関連づけられたすべてのワード線をアクティブ化することによって）アクティブ化されてよい。
選択されたメモリ・セクションのセル選択コンポーネントはアクティブ化される（たとえば、「オンにされる」）が、選択されたメモリ・セクションの関連づけられたディジット線、およびプレート線、共通プレート、または選択されたメモリ・セクションの別の共通ノードは、蓄積された漏洩電荷またはバイアスの放散をサポートする電圧源と結合されることがある。たとえば、そのような動作のために選択されたメモリ・セクションのディジット線およびプレート線は、同じ電圧源と結合されてもよいし、同じ電圧を有する異なる電圧源と結合されてもよいし、選択されたメモリ・セクションのメモリ・セルにおいて蓄積された漏洩電荷またはバイアスの放散を他の方法でサポートする電圧を有する電圧源と結合されてもよい。いくつかの実施例では、漏洩電荷またはバイアスのそのような放散と関連づけられたメモリ・セクションの説明された動作は、メモリ・セクションのための電圧調整動作（たとえば、放散動作、均等化動作）と呼ばれることがある。動作は、ワード線のみリフレッシュ（ＷＯＲ）動作として説明されてもよいし、その一部であってもよい。
そのような動作のためのメモリ・セクションの選択は、１つまたは複数のさまざまな間隔に応じて実行されてよい。たとえば、メモリ・デバイスはタイマを含むことがあり、メモリ・セクションは、（たとえば、タイマの初期化後に）タイマの決定された値に基づいて電圧調整動作のために選択されることがある。たとえば、タイマの決定された値は、メモリ・デバイスが電源投入された以降の持続時間を表すことがある、または以前の電圧調整動作が実行された以降の持続時間を表すことがある。いくつかの実施例では、そのような持続時間は、メモリ・デバイスの動作モードに基づくことがあり、いくつかの動作モードは、他の動作モードとは異なる（たとえば、より短いまたはより長い）、電圧調整動作間の持続時間と関連づけられることがある。いくつかの実施例では、タイマが、決定された値に到達すると、メモリ・デバイスが、メモリ・デバイスのセクションを調整するための順序（たとえば、逐次的順序）に基づいて、または最も新しく実行されたアクセス動作と関連づけられたメモリ・セクションを選択することによって、電圧調整動作のためにメモリ・セクションのセットのうちの１つを選択することがある。
メモリ・セクションのメモリ・セルにおいて蓄積された漏洩電荷またはバイアスの放散は、メモリ・セクションのメモリ・セルによって記憶された論理状態の劣化を防止または減少させ得る。たとえば、メモリ・セクションの強誘電体メモリ・セルは、非線形的分極挙動（たとえば、印加される電界がない場合に電荷を記憶することができること）に基づいて動作してよい。言い換えれば、一例として、分極した強誘電体メモリ記憶素子は、電界がメモリ・セル上に（たとえば、均等化された状態で、スタンバイ状態で）能動的に印加されないときですら、電荷を記憶し得る。漏洩電荷または非ゼロ・バイアスは、分極の劣化または損失を引き起こすことがあるが、そのような分極の劣化は、メモリ・セクションにおいて実行された連続アクセス動作から蓄積した漏洩電荷またはバイアスによって悪化され得る。本明細書において説明される動作（たとえば、電圧調整動作、放散動作、均等化動作）を実行することによって、メモリ・セクションの強誘電体メモリ・セルにおいて蓄積された漏洩電荷または非ゼロ・バイアスは、たとえば、メモリ・セクション上で実行されたアクセス動作後に放散してよく、これは、メモリ・セクションの連続アクセス動作上での漏洩電荷またはバイアスの蓄積を軽減または防止し、メモリ・デバイスが記憶されたデータを維持する能力を改善し得る。さらに、定期的な間隔に応じてそのような動作のために特定のメモリ・セクションを選択することによって、メモリ・デバイスは、各アクセス動作の後にそのような動作が実行されるときよりも効率的に動作し得る。
上記で紹介された本開示の特徴は、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートするメモリ・アレイ、メモリ回路、およびメモリ・セルの挙動の文脈で、図１〜図３を参照してさらに説明される。次いで、具体的な実施例が、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートする特定の回路および関連づけられたタイミング図を示す図４および図５を参照して説明される。説明された動作をサポートし得る方法および回路のさらなる実施例が、図６および図７を参照して説明される。本開示のこれらおよび他の特徴は、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートする装置およびシステム図を示す図８〜図１０に関してさらに説明される。
図１は、本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートする例示的なメモリ・デバイス１００を示す。メモリ・デバイス１００は、電子メモリ装置と呼ばれることもある。メモリ・デバイス１００は、異なる論理状態を記憶するようにプログラム可能であるメモリ・セル１０５を含んでよい。いくつかの場合では、メモリ・セル１０５は、論理０および論理１と示される２つの論理状態を記憶するようにプログラム可能であってよい。いくつかの場合では、メモリ・セル１０５は、３つ以上の論理状態を記憶するようにプログラム可能であってよい。いくつかの実施例では、メモリ・セル１０５は、容量性メモリ素子、強誘電体メモリ素子、抵抗性素子、自己選択メモリ素子、またはそれらの組み合わせを含んでよい。
メモリ・セル１０５のセットは、（たとえば、メモリ・セル１０５のアレイを含む）メモリ・デバイス１００のメモリ・セクション１１０の一部であってよく、いくつかの実施例では、メモリ・セクション１１０は、メモリ・セル１０５の隣接タイル（たとえば、半導体チップの素子の隣接セット）を指すことがある。いくつかの実施例では、メモリ・セクション１１０は、アクセス動作においてバイアスされ得るメモリ・セル１０５の最小セットを指してもよいし、共通ノード（たとえば、共通プレート線、共通電圧にバイアスされるプレート線のセット）を共有するメモリ・セル１０５の最小セットを指してもよい。メモリ・デバイス１００の単一のメモリ・セクション１１０のみが示されているが、本開示によるメモリ・デバイスのさまざまな実施例は、メモリ・セクション１１０のセットを有し得る。例示的な一実施例では、メモリ・デバイス１００は３２の「バンク」を含んでよく、各バンクは３２のセクションを含んでよい。したがって、例示的な実施例によるメモリ・デバイス１００は、１，０２４のメモリ・セクション１１０を含み得る。
いくつかの実施例では、メモリ・セル１０５は、（たとえば、キャパシタ、容量性メモリ素子、容量性記憶素子に電荷を記憶する）プログラム可能な論理状態を表す電荷を記憶することがある。一実施例では、充電されたキャパシタおよび充電されていないキャパシタはそれぞれ、２つの論理状態を表すことがある。別の実施例では、正に荷電されたキャパシタおよび負に荷電されたキャパシタはそれぞれ、２つの論理状態を表すことがある。ＤＲＡＭアーキテクチャまたはＦｅＲＡＭアーキテクチャは、そのような設計を使用することがあり、用いられるキャパシタは、線形的分極性質または常誘電性分極性質をもつ誘電材料を絶縁体として含んでよい。いくつかの実施例では、キャパシタの異なるレベルの電荷は、（たとえば、それぞれのメモリ・セル１０５内の３つ以上の論理状態をサポートする）異なる論理状態を表すことがある。ＦｅＲＡＭアーキテクチャなどのいくつかの実施例では、メモリ・セル１０５は、キャパシタの端子間の絶縁（たとえば、非導電）層として強誘電体材料を有する強誘電体キャパシタを含んでよい。強誘電体キャパシタの異なるレベルの分極は、（たとえば、それぞれのメモリ・セル１０５内の２つ以上の論理状態をサポートする）異なる論理状態を表すことがある。強誘電体材料は、図３を参照してさらに詳細に論じられる性質を含む非線形分極性質を有する。
いくつかの実施例では、メモリ・セル１０５は、メモリ素子、メモリ記憶素子、自己選択メモリ素子、または自己選択メモリ記憶素子と呼ばれることのある材料部分を含んでよい。材料部分は、異なる論理状態を表す、可変かつ構成可能な電気抵抗を有してよい。
たとえば、結晶原子配置または非晶質原子配置の形をとることができる（たとえば、メモリ・デバイス１００の周囲動作温度範囲にわたって結晶状態または非晶質状態のどちらかを維持することができる）材料は、原子配置に応じて異なる電気抵抗を有することがある。材料のより結晶性の高い状態（たとえば、単結晶、実質的に結晶であり得る比較的大きい結晶粒の集まり）は、比較的低い電気抵抗を有することがあり、代替的に、「ＳＥＴ」論理状態と呼ばれることがある。材料の非晶質性のより高い状態（たとえば、完全に非晶質の状態、実質的に非晶質であり得る比較的小さい結晶粒の何らかの分布）は、比較的高い電気抵抗を有することがあり、代替的に、「ＲＥＳＥＴ」論理状態と呼ばれることがある。したがって、そのようなメモリ・セル１０５に印加される電圧は、メモリ・セル１０５の材料部分がより結晶性の高い状態であるか非晶質性のより高い状態であるかに応じて、異なる電流の流れをもたらすことがある。したがって、読み出し電圧をメモリ・セル１０５に印加することから生じる電流の大きさは、メモリ・セル１０５によって記憶される論理状態を決定するために使用されてよい。
いくつかの実施例では、メモリ素子は、異なる論理状態を表し得る（たとえば、それぞれのメモリ・セル１０５内の２つ以上の論理状態をサポートする）中程度の抵抗をもたらし得る、さまざまな比の結晶エリアと非晶質エリア（たとえば、さまざまな程度の原子秩序および無秩序）とともに構成されることがある。さらに、いくつかの実施例では、材料またはメモリ素子は、非晶質構成および２つの異なる結晶構成などの、３つ以上の原子配置を有することがある。本明細書では、異なる原子配置の電気抵抗に関して説明されるが、メモリ・デバイスは、メモリ素子の何らかの他の特性を使用して、原子配置または原子配置の組み合わせに対応する記憶される論理状態を決定し得る。
いくつかの場合では、非晶質性のより高い状態における記憶素子は、しきい値電圧と関連づけられることがある。いくつかの実施例では、電流は、しきい値電圧よりも大きい電圧がメモリ素子上に印加されるとき、非晶質性のより高い状態のメモリ素子を流れることがある。いくつかの実施例では、電流は、しきい値電圧よりも小さい電圧がメモリ素子上に印加されるとき、非晶質性のより高い状態のメモリ素子を流れないことがある。いくつかの場合では、より結晶性の高い状態のメモリ素子は、しきい値電圧と関連づけられないことがある（たとえば、ゼロのしきい値電圧と関連づけられることがある）。いくつかの実施例では、電流は、記憶素子上の非ゼロ電圧に応答して、より結晶性の高い状態のメモリ素子を流れることがある。
いくつかの場合では、非晶質性のより高い状態とより結晶性の高い状態の両方の材料は、しきい値電圧と関連づけられることがある。たとえば、自己選択メモリは、（たとえば、異なる成分分布によって）異なるプログラムされた状態間のメモリ・セルのしきい値電圧の差を増大し得る。そのようなメモリ素子を有するメモリ・セル１０５の論理状態は、特定の原子配置または原子配置の組み合わせを形成することをサポートする温度プロファイルにメモリ素子を経時的に加熱することによって設定され得る。
メモリ・デバイス１００は、３次元（３Ｄ）メモリ・アレイを含んでよく、複数の２次元（２Ｄ）メモリ・アレイ（たとえば、デッキ、レベル）が互いの上に形成される。さまざまな実施例では、そのようなアレイは、メモリ・セクション１１０のセットに分割されてよく、各メモリ・セクション１１０は、デッキまたはレベル内に配設されてもよいし、複数のデッキまたはレベルにわたって分散されてもよいし、それらの任意の組み合わせであってもよい。そのような構成によって、２Ｄアレイと比較して単一のダイまたは基板の上に置かれ得るまたは作成され得るメモリ・セル１０５の数が増加することがあり、このことによって、生産コストが減少され得る、またはメモリ・デバイス１００の性能が増加され得る、または両方であり得る。デッキまたはレベルは、電気的絶縁材料によって分離されてよい。各デッキまたはレベルは、メモリ・セル１０５が各デッキ上で互いとほぼ位置合わせされ、メモリ・セル１０５のスタックを形成し得るように、位置合わせまたは位置決めされてよい。
メモリ・デバイス１００の実施例では、メモリ・セクション１１０のメモリ・セル１０５の各行は、第１のアクセス・ライン１２０のセットのうちの１つ（たとえば、ＷＬ１〜ＷＬＭのうちの１つなどのワード線（ＷＬ））と結合されてよく、メモリ・セル１０５の各列は、第２のアクセス・ライン１３０のセットのうちの１つ（たとえば、ＤＬ１〜ＤＬＮのうちの１つなどのディジット線（ＤＬ））と結合されてよい。いくつかの実施例では、異なるメモリ・セクション１１０（図示せず）のメモリ・セル１０５の行は、異なる複数の第１のアクセス・ライン１２０のうちの１つ（たとえば、ＷＬ１〜ＷＬＭとは異なるワード線）と結合されてよく、異なるメモリ・セクション１１０のメモリ・セル１０５の列は、異なる複数の第２のアクセス・ライン１３０のうちの１つ（たとえば、ＤＬ１〜ＤＬＮとは異なるディジット線）と結合されてよい。いくつかの場合では、第１のアクセス・ライン１２０と第２のアクセス・ライン１３０は、（たとえば、図１に示されるように、メモリ・デバイス１００のデッキの平面を見るとき）メモリ・デバイス１００内で互いに実質的に垂直であってよい。ワード線およびビット線またはそれらの類似物への参照は、理解または動作の損失なしに交換可能である。
一般に、１つのメモリ・セル１０５は、アクセス・ライン１２０とアクセス・ライン１３０の交点に配置され得る（たとえば、これらと結合され得る、これらの間に結合され得る）。この交点は、メモリ・セル１０５のアドレスと呼ばれることがある。ターゲット・メモリ・セルまたは選択されたメモリ・セル１０５は、通電または選択されたアクセス・ライン１２０と通電または選択されたアクセス・ライン１３０の交点に配置されたメモリ・セル１０５であってよい。言い換えれば、アクセス・ライン１２０およびアクセス・ライン１３０は、交点にあるメモリ・セル１０５にアクセスする（たとえば、これを読み出す、書き込む、再度書き込む、リフレッシュする）ために通電または選択されてよい。同じアクセス・ライン１２０または１３０と電子通信する（たとえば、これに接続される）他のメモリ・セル１０５は、非ターゲット・メモリ・セルまたは選択されていないメモリ・セル１０５と呼ばれることがある。
いくつかのアーキテクチャでは、メモリ・セル１０５の論理記憶コンポーネント（たとえば、容量性メモリ素子、強誘電体メモリ素子、抵抗性メモリ素子、他のメモリ素子）は、セル選択コンポーネントによって第２のアクセス・ライン１３０から電気的に絶縁されることがあり、セル選択コンポーネントは、いくつかの実施例では、スイッチング・コンポーネントまたはセレクタ・デバイスと呼ばれることがある。第１のアクセス・ライン１２０は、（たとえば、セル選択コンポーネントの制御ノードまたは端子を介して）セル選択コンポーネントと結合されてよく、メモリ・セル１０５のセル選択コンポーネントを制御してよい。たとえば、セル選択コンポーネントはトランジスタであってよく、第１のアクセス・ライン１２０は、トランジスタのゲートに結合されてよい（たとえば、トランジスタのゲート・ノードは、トランジスタの制御ノードであってよい）。メモリ・セル１０５の第１のアクセス・ライン１２０をアクティブ化することによって、メモリ・セル１０５の論理記憶コンポーネントとその対応する第２のアクセス・ライン１３０との間の電気接続または閉回路がもたらされ得る。次いで、第２のアクセス・ライン１３０は、メモリ・セル１０５を読み出すまたはこれに書き込むためにアクセスされてよい。
いくつかの実施例では、メモリ・セクション１１０のメモリ・セル１０５は、複数の第３のアクセス・ライン１４０のうちの１つ（たとえば、ＰＬ１〜ＰＬＮのうちの１つなどのプレート線（ＰＬ））とも結合されてよい。別個のラインとして示されているが、いくつかの実施例では、複数の第３のアクセス・ライン１４０は、共通プレート線、共通プレート、またはメモリ・セクション１１０の他の共通ノード（たとえば、メモリ・セクション１１０内のメモリ・セル１０５の各々に共通したノード）、またはメモリ・デバイス１００の他の共通ノードを表してもよいし、これと機能的に同等であってよい。いくつかの実施例では、複数の第３のアクセス・ライン１４０は、本明細書において説明される動作を含むさまざまなセンシング動作および／または書き込み動作のために、１つまたは複数の電圧源とメモリ・セル１０５を結合させることがある。たとえば、メモリ・セル１０５が論理状態を記憶するためにキャパシタを用いるとき、第２のアクセス・ライン１３０は、キャパシタの第１の端子または第１のプレートへのアクセスを提供することがあり、第３のアクセス・ライン１４０は、キャパシタの第２の端子または第２のプレート（たとえば、キャパシタの第１の端子と対向するキャパシタの反対側のプレートと関連づけられた端子、そうではなくキャパシタの第１の端子からのある容量の反対側の端子）へのアクセスを提供することがある。いくつかの実施例では、異なるメモリ・セクション１１０のメモリ・セル１０５（図示せず）は、異なる複数の第３のアクセス・ライン１４０のうちの１つ（たとえば、ＰＬ１〜ＰＬＮとは異なるプレート線のセット、異なる共通プレート線、異なる共通プレート、異なる共通ノード）と結合されることがある。
複数の第３のアクセス・ライン１４０は、プレート・コンポーネント１４５と結合されてよく、プレート・コンポーネント１４５は、複数の第３のアクセス・ライン１４０のうちの１つもしくは複数をアクティブ化すること、または複数の第３のアクセス・ライン１４０のうちの１つもしくは複数を電圧源もしくは他の回路素子と選択的に結合することなどの、さまざまな動作を制御し得る。メモリ・デバイス１００の複数の第３のアクセス・ライン１４０は、複数の第２のアクセス・ライン１３０と実質的に平行であると示されているが、他の実施例では、複数の第３のアクセス・ライン１４０は、複数の第１のアクセス・ライン１２０と実質的に平行であってもよいし、他の任意の構成であってもよい。
図１を参照して説明されるアクセス・ラインは、メモリ・セル１０５と結合されたコンポーネントとの間の直接的な線として示されているが、アクセス・ラインは、本明細書において説明される動作を含むアクセス動作をサポートするために使用され得る、キャパシタ、抵抗、トランジスタ、アンプ、電圧源、スイッチング・コンポーネント、選択コンポーネントなどの他の回路素子を含んでよい。いくつかの実施例では、電極が、メモリ・セル１０５およびアクセス・ライン１２０と（たとえば、これらの間に）結合されてもよいし、メモリ・セル１０５およびアクセス・ライン１３０と（たとえば、これらの間に）結合されてもよい。電極という用語は、電気導体、またはコンポーネント間の他の電気インタフェースを指すことがあり、いくつかの場合では、メモリ・セル１０５への電気接点として用いられることがある。電極は、メモリ・デバイス１００の要素またはコンポーネント間の導電路を提供する、トレース、ワイヤ、導電ライン、導電層、導電パッドなどを含んでよい。
読み出し、書き込み、再書き込み、およびリフレッシュなどのアクセス動作は、メモリ・セル１０５と結合された第１のアクセス・ライン１２０、第２のアクセス・ライン１３０、および／または第３のアクセス・ライン１４０をアクティブ化または選択することによって、メモリ・セル１０５上で実行されてよく、アクティブ化または選択することは、電圧、電荷、または電流をそれぞれのアクセス・ラインに印加することを含んでよい。アクセス・ライン１２０、１３０、および１４０は、金属（たとえば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、または他の導電材料もしくは半導体材料、合金、もしくは化合物などの導電材料から作製されてよい。メモリ・セル１０５を選択すると、結果として生じる信号は、メモリ・セル１０５によって記憶される論理状態を決定するために使用され得る。たとえば、論理状態を記憶する容量性メモリ素子をもつメモリ・セル１０５が選択されることがあり、結果として生じる、アクセス・ラインを介する電荷の流れ、および／または結果として生じるアクセス・ラインの電圧は、メモリ・セル１０５によって記憶されるプログラムされる論理状態を決定するために検出されることがある。
メモリ・セル１０５にアクセスすることは、行コンポーネント１２５（たとえば、行デコーダ）、列コンポーネント１３５（たとえば、列デコーダ）、またはプレート・コンポーネント１４５（たとえば、プレート・ドライバ）、またはそれらの組み合わせを通して制御され得る。たとえば、行コンポーネント１２５は、メモリ・コントローラ１７０から行アドレスを受け取り、受け取った行アドレスに基づいて適切な第１のアクセス・ライン１２０をアクティブ化することがある。同様に、列コンポーネント１３５は、メモリ・コントローラ１７０から列アドレスを受け取り、適切な第２のアクセス・ライン１３０をアクティブ化することがある。したがって、いくつかの実施例では、メモリ・セル１０５は、第１のアクセス・ライン１２０および第２のアクセス・ライン１３０をアクティブ化することによってアクセスされ得る。いくつかの実施例では、そのようなアクセス動作は、プレート・コンポーネント１４５が第３のアクセス１４０のうちの１つまたは複数をバイアスすること（たとえば、メモリ・セクション１１０の第３のアクセス・ライン１４０のうちの１つをバイアスすること、メモリ・セクションの第３のアクセス・ライン１４０のすべてをバイアスすること、メモリ・セクション１１０またはメモリ・デバイス１００の共通プレート線をバイアスすること、メモリ・セクション１１０またはメモリ・デバイス１００の共通ノードをバイアスすること）を伴ってよく、これは、メモリ・セル１０５、メモリ・セクション１１０、またはメモリ・デバイス１００の「プレートを移動させること」と呼ばれることがある。
いくつかの実施例では、メモリ・コントローラ１７０は、さまざまなコンポーネント（たとえば、行コンポーネント１２５、列コンポーネント１３５、プレート・コンポーネント１４５、センス・コンポーネント１５０）を通してメモリ・セル１０５の動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作、放電動作、電圧調整動作、放散動作、均等化動作）を制御し得る。いくつかの場合では、行コンポーネント１２５、列コンポーネント１３５、プレート・コンポーネント１４５、およびセンス・コンポーネント１５０のうちの１つまたは複数は、メモリ・コントローラ１７０と同じ場所に配置されてもよいし、これとともに含まれてもよい。メモリ・コントローラ１７０は、所望のアクセス・ライン１２０およびアクセス・ライン１３０をアクティブ化するために、行アドレス信号および列アドレス信号を生成することがある。メモリ・コントローラ１７０は、メモリ・デバイス１００の動作中に使用されるさまざまな電圧または電流も生成または制御することがある。たとえば、メモリ・コントローラ１７０は、１つまたは複数のメモリ・セル１０５にアクセスした後、メモリ・セクション１１０のアクセス・ライン１２０、アクセス・ライン１３０、またはアクセス・ライン１４０のうちの１つまたは複数に放電電圧または均等化電圧を印加することがある。単一のメモリ・コントローラ１７０のみが示されているが、メモリ・デバイス１００の他の実施例は、複数のメモリ・コントローラ１７０（たとえば、メモリ・デバイスのメモリ・セクション１１０のセットの各々に対するメモリ・コントローラ１７０、メモリ・デバイス１００のメモリ・セクション１１０のいくつかのサブセットの各々に対するメモリ・コントローラ１７０、マルチチップ・メモリ・デバイス１００のチップのセットの各々に対するメモリ・コントローラ１７０、マルチバンク・メモリ・デバイス１００のバンクのセットの各々に対するメモリ・コントローラ１７０、マルチコア・メモリ・デバイス１００の各コアに対するメモリ・コントローラ１７０、またはこれらの任意の組み合わせ）を有してよく、異なるメモリ・コントローラ１７０が、同じ機能および／または異なる機能を実行してよい。
メモリ・デバイス１００は、単一の行コンポーネント１２５、単一の列コンポーネント１３５と、単一のプレート・コンポーネント１４５とを含むとして示されているが、メモリ・デバイス１００の他の実施例は、メモリ・セクション１１０のセットに対応するために異なる構成を含んでよい。たとえば、さまざまなメモリ・デバイス１００では、行コンポーネント１２５は、（たとえば、メモリ・セクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリ・セクション１１０のセットのそれぞれのメモリ・セクション１１０に専用のサブコンポーネントを有する）メモリ・セクション１１０のセットの間で共有されてもよいし、行コンポーネント１２５は、メモリ・セクション１１０のセットの１つのメモリ・セクション１１０に専用であってもよい。同様に、さまざまなメモリ・デバイス１００では、列コンポーネント１３５は、（たとえば、メモリ・セクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリ・セクション１１０のセットのそれぞれのメモリ・セクション１１０に専用のサブコンポーネントを有する）メモリ・セクション１１０のセットの間で共有されてもよいし、列コンポーネント１３５は、メモリ・セクション１１０のセットの１つのメモリ・セクション１１０に専用であってもよい。追加的に、さまざまなメモリ・デバイス１００では、プレート・コンポーネント１４５は、（たとえば、メモリ・セクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリ・セクション１１０のセットのそれぞれのメモリ・セクション１１０に専用のサブコンポーネントを有する）メモリ・セクション１１０のセットの間で共有されてもよいし、プレート・コンポーネント１４５は、メモリ・セクション１１０のセットの１つのメモリ・セクション１１０に専用であってもよい。
一般に、印加される電圧、電流、または電荷の振幅、形状、または持続時間は、調整または変化されてよく、メモリ・デバイス１００を動作させる際に論じられるさまざまな動作に対して異なってよい。さらに、メモリ・デバイス１００内の１つのメモリ・セル１０５、複数のメモリ・セル１０５、またはすべてのメモリ・セル１０５が、同時にアクセスされてよい。たとえば、メモリ・デバイス１００の複数のメモリ・セル１０５またはすべてのメモリ・セル１０５は、すべてのメモリ・セル１０５、またはメモリ・セル１０５のグループ（たとえば、メモリ・セクション１１０のメモリ・セル１０５）が単一の論理状態に設定されるリセット動作中に同時にアクセスされてよい。
メモリ・セル１０５は、メモリ・セル１０５が、メモリ・セル１０５によって記憶される論理状態を決定するために（たとえば、メモリ・コントローラ１７０と協働して）アクセスされるとき、センス・コンポーネント１５０によって読み出され（たとえば、検知され）てよい。たとえば、センス・コンポーネント１５０は、読み出し動作に応答して、メモリ・セル１０５を通る電流もしくは電荷、またはセンス・コンポーネント１５０もしくは他の介在コンポーネント（たとえば、メモリ・セル１０５とセンス・コンポーネント１５０との間の信号発生コンポーネント）とメモリ・セル１０５を結合することから生じる電圧を検知するように構成されてよい。センス・コンポーネント１５０は、メモリ・セル１０５によって記憶される論理状態を示す出力信号を、１つまたは複数のコンポーネントに（たとえば、列コンポーネント１３５、入出力コンポーネント１６０、メモリ・コントローラ１７０に）提供してよい。さまざまなメモリ・デバイス１００では、センス・コンポーネント１５０は、（たとえば、メモリ・セクション１１０のセットのすべてに共通するサブコンポーネントを有する、メモリ・セクション１１０のセットのそれぞれのメモリ・セクション１１０に専用のサブコンポーネントを有する）メモリ・セクション１１０のセットの間で共有されてもよいし、センス・コンポーネント１５０は、メモリ・セクション１１０のセットの１つのメモリ・セクション１１０に専用であってもよい。
いくつかの実施例では、メモリ・セル１０５にアクセスする間またはその後、メモリ・セル１０５の論理記憶部分は、放電してもよいし、電荷または電流がその対応するアクセス・ライン１２０、１３０、または１４０を介して流れることを可能にしてもよい。そのような電荷または電流は、メモリ・デバイス１００の１つまたは複数の電圧源または電圧供給源（図示せず）からメモリ・セル１０５にバイアスすること、またはこれに電圧を印加することから生じることがあり、そのような電圧源または電圧供給源は、行コンポーネント１２５、列コンポーネント１３５、プレート・コンポーネント１４５、センス・コンポーネント１５０、メモリ・コントローラ１７０、または何らかの他のコンポーネント（たとえば、バイアシング・コンポーネント）の一部であってよい。いくつかの実施例では、メモリ・セル１０５の放電は、アクセス・ライン１３０の電圧の変化を引き起こすことがあり、センス・コンポーネント１５０は、メモリ・セル１０５の記憶される状態を決定するために、アクセス・ライン１３０の電圧を基準電圧と比較することがある。いくつかの実施例では、電圧は、（たとえば、対応するアクセス・ライン１２０およびアクセス・ライン１３０を使用して）メモリ・セル１０５に印加されることがあり、結果として生じる電流の存在は、印加電圧およびメモリ・セル１０５のメモリ素子の抵抗状態に依存することがあり、センス・コンポーネント１５０は、メモリ・セル１０５の記憶される状態を決定するために、メモリ・セル１０５のメモリ素子の抵抗状態を使用することがある。
いくつかの実施例では、読み出し信号（たとえば、読み出しパルス、読み出し電流、読み出し電圧）が、第１の論理状態（たとえば、より結晶性の高い原子配置と関連づけられたＳＥＴ状態）を記憶する材料メモリ素子をもつメモリ・セル１０５上に印加されるとき、メモリ・セル１０５は、メモリ・セル１０５のしきい値電圧を超える読み出しパルスにより電流を伝導する。これに応答して、またはこれに基づいて、センス・コンポーネント１５０は、したがって、メモリ・セル１０５によって記憶される論理状態を決定することの一部として、メモリ・セル１０５を通る電流を検出することがある。読み出しパルスが、第１の論理状態を記憶するメモリ素子をもつメモリ・セル１０５上での読み出しパルスの印加前または後に出現し得る第２の論理状態（たとえば、非晶質性のより高い原子配置と関連づけられたＲＥＳＥＴ状態）を記憶するメモリ素子をもつメモリ・セル１０５に印加されるとき、メモリ・セル１０５は、読み出しパルスがメモリ・セル１０５のしきい値電圧を超えないことにより、電流を伝導しないことがある。したがって、センス・コンポーネント１５０は、記憶される論理状態を決定することの一部として、メモリ・セル１０５を通る電流をほとんどまたはまったく検出しないことがある。
いくつかの実施例では、しきい値電流が、メモリ・セル１０５によって記憶される論理状態を検知するために定義されることがある。しきい値電流は、メモリ・セル１０５が読み出しパルスに応答してしきい値選定をしないとき、メモリ・セル１０５を通過し得る電流を上回って設定されてよいが、読み出しパルスに応答してメモリ・セル１０５がしきい値選定をするとき、メモリ・セル１０５を通る予想電流に等しいまたはこれを下回って設定されてよい。たとえば、しきい値電流は、関連づけられたアクセス・ライン１２０、１３０、または１４０の漏れ電流よりも高くてよい。いくつかの実施例では、メモリ・セル１０５によって記憶される論理状態は、読み出しパルスによって駆動される電流から生じる（たとえば、分路抵抗上の）電圧に基づいて決定されてよい。たとえば、結果として生じる電圧は、基準電圧に対して比較されてよく、結果として生じる電圧は、第１の論理状態に対応する基準電圧よりも低く、結果として生じる電圧は、第２の論理状態に対応する基準電圧よりも大きい。
いくつかの実施例では、メモリ・セル１０５を読み出すとき、複数の電圧が印加されることがある（たとえば、複数の電圧が、読み出し動作の一部として印加されることがある）。たとえば、印加される読み出し電圧が電流の流れをもたらさない場合、１つまたは複数の他の読み出し電圧が、（たとえば、電流がセンス・コンポーネント１５０によって検出されるまで）印加されてよい。電流の流れをもたらした読み出し電圧を評価することに基づいて、メモリ・セル１０５の記憶される論理状態が決定され得る。いくつかの場合では、読み出し電圧は、電流の流れまたは他の条件がセンス・コンポーネント１５０によって検出されるまで、逓増される（たとえば、大きさがより高く滑らかに増加する）ことがある。他の場合では、電流が検出されるまで、所定の読み出し電圧が印加されることがある（たとえば、段階的に大きさがより高く増加する読み出し電圧の所定のシーケンス）。同様に、読み出し電流がメモリ・セル１０５に印加されることがあり、読み出し電流を作成する電圧の大きさは、メモリ・セル１０５の電気抵抗または合計しきい値電圧に依存することがある。
センス・コンポーネント１５０は、いくつかの実施例ではラッチングと呼ばれることがある、センシング信号の差（たとえば、読み出し電圧と基準電圧との間の差、読み出し電流と基準電流との間の差、読み出し電荷と基準電荷との間の差）を検出または増幅するためのさまざまなスイッチング・コンポーネント、選択コンポーネント、トランジスタ、アンプ、キャパシタ、抵抗器、または電圧源を含んでよい。いくつかの実施例では、センス・コンポーネント１５０は、センス・コンポーネント１５０に接続されたアクセス・ライン１３０のセットの各々に対して繰り返し現れるコンポーネント（たとえば、回路素子）の集まりを含んでよい。たとえば、センス・コンポーネント１５０は、論理状態が、アクセス・ライン１３０のセットのそれぞれのアクセス・ライン１３０に結合されたそれぞれのメモリ・セル１０５に対して別個に検出され得るように、センス・コンポーネント１５０に結合されたアクセス・ライン１３０のセットの各々に対する別個のセンシング回路（たとえば、別個のセンス・アンプ、別個の信号発生コンポーネント）を含んでよい。いくつかの実施例では、基準信号源（たとえば、基準コンポーネント）または生成された基準信号が、メモリ・デバイス１００のコンポーネント間で共有される（たとえば、１つまたは複数のセンス・コンポーネント１５０の間で共有される、センス・コンポーネント１５０の別個のセンシング回路の間で共有される、メモリ・セクション１１０のアクセス・ライン１２０、１３０、または１４０の間で共有される）ことがある。
センス・コンポーネント１５０は、メモリ・デバイス１００を含むデバイス内に含まれてよい。たとえば、センス・コンポーネント１５０は、メモリ・デバイス１００に結合され得るメモリの他の読み出しおよび書き込み回路、復号回路、またはレジスタ回路とともに含まれてよい。いくつかの実施例では、メモリ・セル１０５の検出される論理状態が、出力として列コンポーネント１３５を通して出力されることがある。いくつかの実施例では、センス・コンポーネント１５０は、列コンポーネント１３５または行コンポーネント１２５の一部であってよい。いくつかの実施例では、センス・コンポーネント１５０は、列コンポーネント１３５または行コンポーネント１２５に接続されてもよいし、これと電子通信してもよい。
単一のセンス・コンポーネント１５０が示されているが、メモリ・デバイス１００（たとえば、メモリ・デバイス１００のメモリ・セクション１１０）は、複数のセンス・コンポーネント１５０を含んでよい。たとえば、第１のセンス・コンポーネント１５０は、アクセス・ライン１３０の第１のサブセットと結合されてよく、第２のセンス・コンポーネント１５０は、（たとえば、アクセス・ライン１３０の第１のサブセットとは異なる）アクセス・ライン１３０の第２のサブセットと結合されてよい。いくつかの実施例では、センス・コンポーネント１５０のそのような分割は、複数のセンス・コンポーネント１５０の並列（たとえば、同時）動作をサポートしてよい。いくつかの実施例では、センス・コンポーネント１５０のそのような分割は、異なる構成または特性を有するセンス・コンポーネント１５０をメモリ・デバイスのメモリ・セル１０５の特定のサブセットに適合させることをサポートしてよい（たとえば、異なるタイプのメモリ・セル１０５をサポートする、メモリ・セル１０５のサブセットの異なる特性をサポートする、アクセス・ライン１３０のサブセットの異なる特性をサポートする）。追加的または代替的に、２つ以上のセンス・コンポーネント１５０は、（たとえば、コンポーネントの冗長性のために）アクセス・ライン１３０の同じセットと結合されてよい。いくつかの実施例では、そのような構成は、冗長なセンス・コンポーネント１５０のうちの１つの故障または不十分な動作を克服するために機能性を維持することをサポートしてよい。いくつかの実施例では、そのような構成は、特定の動作特性のために（たとえば、電力消費量特性に関連して、特定のセンシング動作のためのアクセス速度特性に関連して、揮発性モードまたは不揮発性モードでメモリ・セル１０５を動作させることに関連して）、冗長なセンス・コンポーネント１５０のうちの１つを選択する能力をサポートしてよい。
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすることによって、記憶された論理状態が劣化または破壊されることがあり、再書き込み動作またはリフレッシュ動作が、元の論理状態をメモリ・セル１０５に戻すために実行されることがある。ＤＲＡＭまたはＦｅＲＡＭでは、たとえば、メモリ・セル１０５のキャパシタは、センス動作中に部分的または完全に放電され、それによって、メモリ・セル１０５に記憶された論理状態を損なうことがある。ＰＣＭでは、たとえば、センス動作は、メモリ・セル１０５の原子配置の変化を引き起こし、それによって、メモリ・セル１０５の抵抗状態を変化させることがある。したがって、いくつかの実施例では、メモリ・セル１０５に記憶される論理状態は、アクセス動作後に再書き込みされることがある。さらに、単一のアクセス・ライン１２０、１３０、または１４０をアクティブ化することは、アクセス・ライン１２０、１３０、または１４０に結合されたすべてのメモリ・セル１０５の放電を招くことがある。したがって、アクセス動作と関連づけられたアクセス・ライン１２０、１３０、または１４０に結合されたいくつかまたはすべてのメモリ・セル１０５（たとえば、アクセスされる行のすべてのセル、アクセスされる列のすべてのセル）は、アクセス動作後に再書き込みされることがある。
いくつかの実施例では、メモリ・セル１０５を読み出すことは、非破壊的であることがある。すなわち、メモリ・セル１０５の論理状態は、メモリ・セル１０５が読み出された後で再書き込みされる必要がないことがある。たとえば、ＰＣＭなどの不揮発性メモリでは、メモリ・セル１０５にアクセスすることによって、論理状態が破壊されないことがあり、したがって、メモリ・セル１０５は、アクセス後の再書き込みを必要としないことがある。しかしながら、いくつかの実施例では、メモリ・セル１０５の論理状態をリフレッシュすることは、アクセス動作の不在または存在下で必要されるまたは必要とされないことがある。たとえば、メモリ・セル１０５によって記憶される論理状態は、記憶される論理状態を維持するために適切な書き込み、リフレッシュ、または均等化パルスまたはバイアスを印加することによって、定期的な間隔でリフレッシュされてよい。メモリ・セル１０５をリフレッシュすることによって、電荷漏洩または経時的なメモリ素子の原子配置の変化による読み出し妨害エラーまたは論理状態破損が減少または解消されることがある。
メモリ・セル１０５はまた、関連する第１のアクセス・ライン１２０、第２のアクセス・ライン１３０、および／または第３のアクセス・ライン１４０を（たとえば、メモリ・コントローラ１７０を介して）アクティブ化することによって、設定されてもよいし、書き込まれてもよい。言い換えれば、論理状態は、メモリ・セル１０５に記憶されてよい。行コンポーネント１２５、列コンポーネント１３５、またはプレート・コンポーネント１４５は、たとえば、入出力コンポーネント１６０を介して、メモリ・セル１０５に書き込まれることになるデータを受け入れ得る。いくつかの実施例では、書き込み動作は、少なくとも一部はセンス・コンポーネント１５０によって実行されてよく、書き込み動作は、センス・コンポーネント１５０をバイパスするように構成されてよい。
容量性メモリ素子の場合、メモリ・セル１０５は、キャパシタに電圧を印加し、次いで、所望の論理状態と関連づけられたキャパシタに電荷を記憶するためにキャパシタを絶縁する（たとえば、メモリ・セル１０５に書き込むために使用される電圧源からキャパシタを絶縁する、キャパシタを浮遊させる）ことによって書き込まれてよい。強誘電体メモリの場合、メモリ・セル１０５の強誘電体メモリ素子（たとえば、強誘電体キャパシタ）は、所望の論理状態と関連づけられた分極を用いて強誘電体メモリ素子を分極させるのに十分に高い大きさをもつ電圧を印加する（たとえば、飽和電圧を印加する）ことによって書き込まれてよく、強誘電体メモリ素子は絶縁されてよく（たとえば、フローティング）、またはゼロ正味電圧またはバイアスが強誘電体メモリ素子上に印加されて（たとえば、強誘電体メモリ素子上の電圧を接地して、仮想的に接地、または均等化させて）もよい。ＰＣＭの場合、メモリ素子は、メモリ素子に（たとえば、加熱および冷却によって）所望の論理状態と関連づけられた原子配置を形成させるプロファイルをもつ電流を印加することによって書き込まれてよい。
本開示によるいくつかの実施例では、メモリ・デバイス１００は、メモリ・セクション１１０のセットを含んでよい。メモリ・セクション１１０の各々は、（たとえば、それぞれのメモリ・セクション１１０の）第２のアクセス・ライン１３０のセットのうちの１つおよび第３のアクセス・ライン１４０のセットのうちの１つと結合されたまたは第２のアクセス・ライン１３０のセットのうちの１つと第３のアクセス・ライン１４０のセットとの間に結合されたメモリ・セル１０５のセットを含んでよい。メモリ・セル１０５の各々は、（たとえば、それぞれのメモリ・セクション１１０の）関連づけられた第２のアクセス・ライン１３０または関連づけられた第３のアクセス・ライン１４０とメモリ・セル１０５を選択的に結合するように構成されたセル選択コンポーネントを含んでよい。いくつかの実施例では、セル選択コンポーネントの各々は、（たとえば、メモリ・セクション１１０の）第１のアクセス・ライン１２０のうちのそれぞれの第１のアクセス・ライン１２０と（たとえば、それぞれのセル選択コンポーネントの制御ノードまたは制御端子において）結合されてよく、それぞれの第１のアクセス・ライン１２０は、特定のセル選択コンポーネントをアクティブ化または非アクティブ化するために使用されてよい。
読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作、またはこれらのさまざまな組み合わせを含み得るアクセス動作は、メモリ・セクション１１０の選択されたメモリ・セル１０５上で実行されてよい。いくつかの実施例では、アクセス動作は、選択されたメモリ・セル１０５と関連づけられた第２のアクセス・ライン１３０または第３のアクセス・ライン１４０にバイアスすることと関連づけられてよい。アクセス動作中、選択されたメモリ・セル１０５のためのセル選択コンポーネントは、選択されたメモリ・セル１０５が第２のアクセス・ライン１３０または第３のアクセス・ライン１４０と選択的に結合され得るように、アクティブ化されてよい。したがって、アクセス動作と関連づけられた信号（たとえば、アクセス動作と関連づけられた電圧、アクセス動作と関連づけられた電荷、アクセス動作と関連づけられた電流）は、アクセス動作のための第２のアクセス・ライン１３０または第３のアクセス・ライン１４０のバイアシングの結果として、選択されたメモリ・セル１０５に渡してもよいし、これから渡してもよいし、またはこれを通じて渡してもよい。
メモリ・セクション１１０の選択されていないメモリ・セル１０５のセル選択コンポーネントが非アクティブ化され得るが、漏洩電荷は、メモリ・セクション１１０の非アクティブ化されたセル選択コンポーネントを流れ得る。たとえば、メモリ・セクション１１０の関連づけられた第２のアクセス・ライン１３０または第３のアクセス・ライン１４０が、選択されたメモリ・セル１０５上でのアクセス動作と関連づけられた電圧においてバイアスされるとき、選択されていないメモリ・セル１０５と第２のアクセス・ライン１３０または第３のアクセス・ライン１４０との間の電圧の差によって、漏洩電荷が、（たとえば、選択されたメモリ・セル上でのアクセス動作中に）非アクティブ化されたセル選択コンポーネント上で、選択されてないメモリ・セル１０５にまたはこれから流れ得る。そのような漏洩電荷は、メモリ・セクション１１０の連続アクセス動作中に選択されていないメモリ・セル１０５上に蓄積することがある、または非ゼロ・バイアスもしくは電圧を、メモリ・セクション１１０の選択されていないメモリ・セルにおいて蓄積させることがある。いくつかの実施例では、そのような漏洩電荷またはバイアスの蓄積は、メモリ・セクション１１０のメモリ・セル１０５内に記憶されたデータの劣化または損失を引き起こすことがある。
本開示の実施例によれば、動作は、メモリ・セクション１１０のメモリ・セル１０５上での蓄積された漏洩電荷またはバイアスの放散を促進またはサポートするために、メモリ・デバイス１００のメモリ・セクション１１０上で実行されてよい。たとえば、特定の間隔で（たとえば、タイマの値に基づいて、メモリ・デバイス１００のアクセス動作の総数に基づいて）、メモリ・コントローラ１７０は、バイアスの蓄積された漏洩電荷の放散と関連づけられた動作を実行することを決定することがある。そのような動作を実行することを決定すると、メモリ・コントローラ１７０は、その上で動作を実行するためにメモリ・デバイス１００のメモリ・セクション１１０のセットのうちの１つを選択し得る。
いくつかの実施例では、メモリ・コントローラ１７０は、メモリ・セクション１１０を均等化するための決定された順序（たとえば、複数のセクションの逐次的順序、交互のセクションまたはセクションの別のパターンであってよい非逐次的または非隣接的セクションの順序）に基づいてメモリ・セクション１１０を選択してよく、これは、「ラウンド・ロビン」手法と呼ばれることがある。いくつかの実施例では、メモリ・コントローラ１７０は、１つまたは複数のアクセス動作がいつ実行されたかに基づいてメモリ・セクション１１０を選択することがある。たとえば、メモリ・コントローラ１７０は、最も新しく実行されたアクセス動作と関連づけられたメモリ・セクション１１０を選択する（たとえば、均等化動作のために、最も新しく実行された読み出し動作、書き込み動作、再書き込み動作、またはリフレッシュ動作と関連づけられたメモリ・セクション１１０を選択すること）ことがある。
蓄積された漏洩電荷またはバイアスの放散をサポートする説明される動作は、（たとえば、メモリ・セクション１１０と関連づけられた第１のアクセス・ライン１２０の各々をアクティブ化することによって）選択されたメモリ・セクション１１０のメモリ・セル１０５の各々のセル選択コンポーネントをアクティブ化することを含んでよい。たとえば、動作は、選択されたメモリ・セクション１１０の第１のアクセス・ライン１２０の各々を同時にもしくは並行してアクティブ化すること、第１の時間期間中に選択されたメモリ・セクション１１０の第１のアクセス・ライン１２０の第１のサブセットをアクティブ化して、第２の時間期間中に選択されたメモリ・セクション１１０の第１のアクセス・ライン１２０の第２のサブセットをアクティブ化すること、または選択されたメモリ・セクション１１０の第１のアクセス・ライン１２０の各々を逐次的な順序でアクティブ化することを含んでよい。
セル選択コンポーネント、メモリ・セル１０５がアクティブ化される間、選択されたメモリ・セクション１１０の第２のアクセス・ライン１３０および第３のアクセス・ライン１４０は、蓄積された漏洩電荷または電圧バイアスの放散をサポートする電圧源と結合されてよい。たとえば、第２のアクセス・ライン１３０および第３のアクセス・ライン１４０は、同じ電圧源と結合されてもよいし、同じ電圧を有する電圧源と結合されてもよいし、他の方法でメモリ・セクション１１０のメモリ・セル１０５において蓄積された漏洩電荷またはバイアスの放散をサポートする電圧を有する電圧源と結合されてもよい。
さまざまな実施例では、漏洩電荷またはバイアスのそのような放散と関連づけられた説明された動作は、電圧調整動作と呼ばれることがある。本明細書において説明された電圧調整動作を実行することによって、メモリ・セクション１１０のメモリ・セル１０５において蓄積された漏洩電荷または電圧バイアスは放散されてよく、これは、メモリ・セクションの連続アクセス動作にわたっての漏洩電荷の蓄積を軽減または防止し、記憶されたデータを維持するためのメモリ・デバイス１００の能力を改善し得る。さらに、定期的な間隔に応じてそのような動作のために特定のメモリ・セクション１１０を選択することによって、メモリ・デバイスは、たとえば各アクセス動作の後にそのような動作が実行されるときよりも効率的に動作し得る。
図２は、本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートする例示的な回路２００を示す。回路２００はメモリ・セル１０５−ａを含んでよく、メモリ・セル１０５−ａは、図１を参照して説明されるメモリ・セル１０５の一実施例であってよい。回路２００はセンス・アンプ２９０も含んでよく、センス・アンプ２９０は、図１を参照して説明されるセンス・コンポーネント１５０の一部分であってよい。回路２００は、ワード線２０５と、ディジット線２１０と、プレート線２１５も含んでよく、ワード線２０５、ディジット線２１０、およびプレート線２１５はそれぞれ、いくつかの実施例では、図１を参照して説明されるように、（たとえば、メモリ・セクション１１０の）第１のアクセス・ライン１２０、第２のアクセス・ライン１３０、および第３のアクセス・ライン１４０に対応してよい。いくつかの実施例では、プレート線２１５は、メモリ・セル１０５−ａおよび同じメモリ・セクション１１０の別のメモリ・セル１０５（図示せず）のための共通プレート線、共通プレート、または別の共通ノードを示してよい。回路２００は、メモリ・セル１０５−ａの記憶される論理状態を決定するためにセンス・アンプ２９０によって使用される基準線２６５も含んでよい。
図２に示されるように、センス・アンプ２９０は、第１のノード２９１と第２のノード２９２とを含んでよく、第１のノード２９１および第２のノード２９２は、いくつかの実施例では、回路の異なるアクセス・ライン（たとえば、それぞれ、回路２００の信号線２６０および基準線２６５）と結合されてもよいし、異なる回路の共通アクセス・ライン（図示せず）と結合されてよい。いくつかの実施例では、第１のノード２９１は、信号ノードと呼ばれることがあり、第２のノード２９２は、基準ノードと呼ばれることがある。しかしながら、本開示のさまざまな実施形態により、アクセス・ラインおよび／または基準線の他の構成が可能である。
メモリ・セル１０５−ａは、第１のプレートであるセル・プレート２２１と第２のプレートであるセル底部２２２とを有するキャパシタ２２０などの、論理記憶コンポーネント（たとえば、メモリ素子、記憶素子、メモリ記憶素子）を含んでよい。セル・プレート２２１とセル底部２２２は、（たとえば、ＤＲＡＭ適用例では）それらの間に位置決めされた誘電材料を通して容量的に結合されてもよいし、（たとえば、ＦｅＲＡＭ適用例では）それらの間に位置決めされた強誘電体材料を通して容量的に結合されてもよい。回路２００内で示されるように、セル・プレート２２１は電圧Ｖｐｌａｔｅと関連づけられてよく、セル底部２２２は電圧Ｖｂｏｔｔｏｍと関連づけられてよい。セル・プレート２２１およびセル底部２２２の方位は、メモリ・セル１０５−ａの動作を変更することなく異なって（たとえば、反転されて）よい。セル・プレート２２１は、プレート線２１５を介してアクセスされてよく、セル底部２２２は、ディジット線２１０を介してアクセスされてよい。本明細書において説明されるように、さまざまな論理状態は、キャパシタ２２０を充電、放電、または分極させることによって記憶されてよい。
キャパシタ２２０は、ディジット線２１０と電子通信してよく、キャパシタ２２０の記憶される論理状態は、回路２００内に表されるさまざまな要素を動作させることによって読み出されてもよいし、検知されてもよい。たとえば、メモリ・セル１０５−ａはセル選択コンポーネント２３０も含んでよく、セル選択コンポーネント２３０は、いくつかの実施例では、アクセス・ライン（たとえば、ディジット線２１０）およびキャパシタ２２０と結合されたスイッチング・コンポーネントまたはセレクタ・デバイスと呼ばれることがある。いくつかの実施例では、セル選択コンポーネント２３０は、メモリ・セル１０５−ａの例示的な境界の外にあると考えられてよく、セル選択コンポーネント２３０は、アクセス・ライン（たとえば、ディジット線２１０）およびメモリ・セル１０５−ａと結合されたまたはアクセス・ライン（たとえば、ディジット線２１０）とメモリ・セル１０５−ａとの間に結合されたスイッチング・コンポーネントまたはセレクタ・デバイスと呼ばれることがある。
キャパシタ２２０は、セル選択コンポーネント２３０が（たとえば、アクティブ化論理信号によって）アクティブ化されるとき、ディジット線２１０と選択的に結合されてよく、キャパシタ２２０は、セル選択コンポーネント２３０が（たとえば、非アクティブ化論理信号によって）非アクティブ化されるとき、ディジット線２１０から選択的に絶縁可能である。論理信号または他の選択信号もしくは電圧は、セル選択コンポーネント２３０の制御ノード２３５（たとえば、制御ノード、制御端子、選択ノード、選択端子）に（たとえば、ワード線２０５を介して）印加されてよい。言い換えれば、セル選択コンポーネント２３０は、ワード線２０５を介して制御ノード２３５に印加される論理信号または電圧に基づいてキャパシタ２２０およびディジット線２１０を選択的に結合または結合解除するように構成されてよい。
セル選択コンポーネント２３０をアクティブ化することは、いくつかの実施例では、メモリ・セル１０５−ａを選択することと呼ばれることがあり、セル選択コンポーネント２３０を非アクティブ化することは、いくつかの実施例では、メモリ・セル１０５−ａを選択解除することと呼ばれることがある。いくつかの実施例では、セル選択コンポーネント２３０はトランジスタであり、その動作は、トランジスタ・ゲート（たとえば、制御または選択ノードまたは端子）にアクティブ化電圧を印加することによって制御され得る。トランジスタをアクティブ化するための電圧（たとえば、トランジスタ・ゲート端子とトランジスタ・ソース端子との間の電圧）は、トランジスタのしきい値電圧の大きさよりも大きい電圧であってよい。ワード線２０５は、セル選択コンポーネント２３０をアクティブ化するために使用され得る。たとえば、ワード線２０５に印加される選択電圧（たとえば、ワード線論理信号またはワード線電圧）は、セル選択コンポーネント２３０のトランジスタのゲートに印加されてよく、セル選択コンポーネント２３０は、キャパシタ２２０をディジット線２１０に選択的に接続し得る（たとえば、キャパシタ２２０とディジット線２１０との間の導電路を提供する）。いくつかの実施例では、セル選択コンポーネント２３０をアクティブ化することは、メモリ・セル１０５−ａをディジット線２１０と選択的に結合すると呼ばれることがある。
他の実施例では、メモリ・セル１０５−ａ内のセル選択コンポーネント２３０およびキャパシタ２２０の位置は、セル選択コンポーネント２３０がプレート線２１５およびセル・プレート２２１と結合され得るまたはプレート線２１５とセル・プレート２２１との間に結合され得、キャパシタ２２０がディジット線２１０およびセル選択コンポーネント２３０の他の端子と結合され得るまたはディジット線２１０とセル選択コンポーネント２３０の他の端子との間に結合され得るように、切り換えられることがある。そのような実施形態では、セル選択コンポーネント２３０は、キャパシタ２２０を通してディジット線２１０と電子通信したままであることがある。この構成は、アクセス動作のために代替タイミングおよびバイアシングと関連づけられてよい。
強誘電体キャパシタ２２０を用いる実施例では、キャパシタ２２０は、ディジット線２１０への接続時に完全に放電することもあり、完全に放電しないこともある。さまざまなスキームでは、強誘電体キャパシタ２２０によって記憶される論理状態を検知するために、電圧がプレート線２１５および／またはディジット線２１０に印加されてよく、ワード線２０５は、メモリ・セル１０５−ａを選択するために（たとえば、ワード線２０５をアクティブ化することによって）バイアスされてよい。いくつかの場合では、プレート線２１５および／またはディジット線２１０は、ワード線２０５をアクティブ化する前に、仮想的に接地され、次いで、仮想接地から絶縁されてよく、これは、フローティング条件、アイドル条件、またはスタンバイ条件と呼ばれることがある。
電圧を（たとえば、プレート線２１５を介して）セル・プレート２２１に変化させることによるメモリ・セル１０５−ａの動作は、「セル・プレートを移動させること」と呼ばれることがある。プレート線２１５および／またはディジット線２１０をバイアスすることは、キャパシタ２２０上の電圧差（たとえば、ディジット線２１０の電圧−プレート線２１５の電圧）をもたらすことがある。電圧差は、キャパシタ２２０上に記憶される電荷の変化に付随することがあり、記憶される電荷の変化の大きさは、キャパシタ２２０の初期状態（たとえば、初期論理状態が論理１を記憶するのか論理０を記憶するのか）に依存することがある。いくつかのスキームでは、キャパシタ２２０の記憶される電荷の変化は、ディジット線２１０の電圧の変化を引き起こすことがあり、この電圧は、メモリ・セル１０５−ａの記憶される論理状態を決定するためにセンス・コンポーネント１５０−ａによって使用され得る。
ディジット線２１０は、追加のメモリ・セル１０５（図示せず）と結合されてよく、ディジット線２１０は、無視できない真性容量２４０（たとえば、ピコファラド（ｐＦ）程度）をもたらす性質を有することがあり、これによって、ディジット線２１０が電圧源２５０−ａに結合されることがある。電圧源２５０−ａは、共通接地電圧もしくは仮想接地電圧、または回路２００の隣接するアクセス・ライン（図示せず）の電圧を表すことがある。図２では別個の要素として示されているが、真性容量２４０は、ディジット線２１０全体を通して分散される性質と関連づけられてよい。
いくつかの実施例では、真性容量２４０は、ディジット線２１０の導体寸法（たとえば、長さ、幅、厚さ）を含むディジット線２１０の物理的特性に依存することがある。真性容量２４０は、隣接するアクセス・ラインまたは回路コンポーネントの特性、そのような隣接するアクセス・ラインもしくは回路コンポーネントへの近接性、またはディジット線２１０とそのようなアクセス・ラインもしくは回路コンポーネントとの間の絶縁特性にも依存することがある。したがって、メモリ・セル１０５−ａを選択した後のディジット線２１０の電圧の変化は、ディジット線２１０の正味容量に依存し得る（たとえば、これと関連づけられる）。言い換えれば、電荷がディジット線２１０に沿って（たとえば、ディジット線２１０に、ディジット線２１０から）流れると、何らかの有限電荷がディジット線２１０に沿って（たとえば、真性容量２４０内、ディジット線２１０と結合された他の容量内に）記憶されることがあり、結果として得られるディジット線２１０の電圧は、ディジット線２１０の正味容量に依存することがある。
メモリ・セル１０５−ａを選択した後に結果として得られるディジット線２１０の電圧は、メモリ・セル１０５−ａに記憶された論理状態を決定するためにセンス・コンポーネント１５０−ａによって基準（たとえば、基準線２６５の電圧）と比較され得る。いくつかの実施例では、基準線２６５の電圧は、基準コンポーネント２８５によって提供されることがある。他の実施例では、基準コンポーネント２８５が省略されることがあり、基準電圧は、たとえば、基準電圧を（たとえば、自己参照アクセス動作において）生成するためにメモリ・セル１０５−ａにアクセスすることによって、提供されることがある。他の動作は、本明細書において説明されるセクション・ベースのデータ保護のためのアクセス・スキームをサポートするための動作を含む、メモリ・セル１０５−ａを選択および／または検知することをサポートするために使用されてよい。
いくつかの実施例では、回路２００は信号発生コンポーネント２８０を含んでよく、信号発生コンポーネント２８０は、メモリ・セル１０５−ａおよびセンス・アンプ２９０と結合されたまたはメモリ・セル１０５−ａとセンス・アンプ２９０との間に結合された信号発生回路の一実施例であってよい。信号発生コンポーネント２８０は、検知動作前にディジット線２１０の信号を増幅または変換してよい。信号発生コンポーネント２８０は、たとえば、トランジスタ、アンプ、カスコード、または他の任意の電荷もしくは電圧変換器もしくはアンプ・コンポーネントを含んでよい。いくつかの実施例では、信号発生コンポーネント２８０は、電荷移送型センシング・アンプ（ＣＴＳＡ）を含んでよい。信号発生コンポーネント２８０をもついくつかの実施例では、センス・アンプ２９０と信号発生コンポーネント２８０との間の線は、信号線（たとえば、信号線２６０）と呼ばれることがある。いくつかの実施例（たとえば、信号発生コンポーネント２８０をもつまたはもたない実施例）では、ディジット線２１０は、センス・アンプ２９０と直接的に接続してよい。
いくつかの実施例では、回路２００は、信号発生コンポーネント２８０またはメモリ・セル１０５−ａとセンス・アンプ２９０との間の何らかの他の信号生成回路を選択的にバイパスすることを可能にし得るバイパス線２７０を含んでよい。いくつかの実施例では、バイパス線２７０は、スイッチング・コンポーネント２７５によって選択的にイネーブルされてよい。言い換えれば、スイッチング・コンポーネント２７５がアクティブ化されるとき、ディジット線２１０は、バイパス線２７０を介して信号線２６０と結合されてよい（たとえば、メモリ・セル１０５−ａをセンス・コンポーネント１５０−ａと結合する）。
いくつかの実施例では、スイッチング・コンポーネント２７５がアクティブ化されるとき、信号発生コンポーネント２８０は、（たとえば、図示されない別のスイッチング・コンポーネントまたは選択コンポーネントによって）ディジット線２１０または信号線２６０の一方または両方から選択的に絶縁されてよい。スイッチング・コンポーネント２７５が非アクティブ化されるとき、ディジット線２１０は、信号発生コンポーネント２８０を介して信号線２６０と選択的に結合されてよい。他の実施例では、選択コンポーネントは、メモリ・セル１０５−ａ（たとえば、ディジット線２１０）を信号発生コンポーネント２８０またはバイパス線２７０のうちの１つと選択的に結合するために使用されてよい。追加的または代替的に、いくつかの実施例では、選択コンポーネントは、センス・アンプ２９０を信号発生コンポーネント２８０またはバイパス線２７０のうちの１つと結合するために使用されてよい。いくつかの実施例では、選択可能なバイパス線２７０は、信号発生コンポーネント２８０を使用することによってメモリ・セル１０５−ａの論理状態を検出するためのセンス信号を生成することと、信号発生コンポーネント２８０をバイパスするメモリ・セル１０５−ａに論理状態を書き込むために書き込み信号を生成することとをサポートすることがある。
説明されたセクション・ベースのデータ保護のためのアクセス・スキームをサポートするメモリ・デバイスのいくつかの実施例は、センス信号および基準信号を同じメモリ・セル１０５から生成することをサポートするためにメモリ・セル１０５とセンス・アンプ２９０との間の共通アクセス・ライン（図示せず）を共有してよい。一実施例では、信号発生コンポーネント２８０とセンス・アンプ２９０との間の共通アクセス・ラインは、「共通ライン」、「ＡＭＰＣＡＰライン」、または「ＡＭＰＣＡＰノード」と呼ばれることがあり、この共通アクセス・ラインは、回路２００内に示される信号線２６０および基準線２６５の代わりをすることがある。そのような実施例では、共通アクセス・ラインは、２つの異なるノード（たとえば、本明細書において説明されるような、第１のノード２９１および第２のノード２９２）においてセンス・アンプ２９０に接続されることがある。いくつかの実施例では、共通アクセス・ラインは、自己参照読み出し動作が、信号生成動作と基準生成動作の両方で、センス・アンプ２９０とアクセスされているメモリ・セル１０５との間に存在し得るコンポーネントを共有することを可能にし得る。そのような構成は、メモリ・セル１０５、アクセス・ライン（たとえば、ワード線２０５、ディジット線２１０、プレート線２１５）、信号発生回路（たとえば、信号発生コンポーネント２８０）、トランジスタ、電圧源２５０などの、メモリ・デバイス内のさまざまなコンポーネントの動作変動に対するセンス・アンプ２９０の感度を減少させ得る。
ディジット線２１０と信号線２６０は別の線として識別されるが、ディジット線２１０、信号線２６０、およびメモリ・セル１０５をセンス・コンポーネント１５０と接続する他の任意の線は、本開示による単一のアクセス・ラインと呼ばれることがある。そのようなアクセス・ラインの構成要素部分は、さまざまな例示的な構成では、介在コンポーネントおよび介在信号を示す目的で別個に識別されることがある。
センス・アンプ２９０は、信号の差を検出、変換、または増幅するために、さまざまなトランジスタまたはアンプを含んでよく、これは、ラッチングと呼ばれることがある。たとえば、センス・アンプ２９０は、第１のノード２９１におけるセンス信号電圧（たとえば、Ｖｓｉｇ）を受け取って第２のノード２９２における基準信号電圧（たとえば、Ｖｒｅｆ）と比較する回路素子を含んでよい。センス・アンプの出力は、センス・アンプ２９０における比較に基づいて、より高い（たとえば、正の）電圧に駆動されてもよいし、より低い電圧（たとえば、負電圧、接地電圧）に駆動されてもよい。
たとえば、第１のノード２９１が第２のノード２９２よりも低い電圧を有する場合、センス・アンプ２９０の出力は、センス・アンプによって、第１のセンス・アンプ電圧源２５０−ｂの比較的低い電圧（たとえば、Ｖ０に実質的に等しい接地電圧であってもよいし負の電圧であってもよいＶＬの電圧）に駆動されてよい。センス・アンプ２９０を含むセンス・コンポーネント１５０は、メモリ・セル１０５−ａ内に記憶される論理状態を決定するためにセンス・アンプ２９０の出力をラッチしてよい（たとえば、第１のノード２９１が第２のノード２９２よりも低い電圧を有するとき、論理０を検出する）。
第１のノード２９１が第２のノード２９２よりも高い電圧を有する場合、センス・アンプ２９０の出力は、第２のセンス・アンプ電圧源２５０−ｃの電圧（たとえば、ＶＨの電圧）に駆動されてよい。センス・アンプ２９０を含むセンス・コンポーネント１５０は、メモリ・セル１０５−ａ内に記憶される論理状態を決定するためにセンス・アンプ２９０の出力をラッチしてよい（たとえば、第１のノード２９１が第２のノード２９２よりも高い電圧を有するとき、論理１を検出する）。次いで、メモリ・セル１０５−ａの検出される論理状態に対応する、センス・アンプ２９０のラッチされる出力が、１つまたは複数の入出力（Ｉ／Ｏ）ライン（たとえば、Ｉ／Ｏライン２９５）を介して出力されてよく、Ｉ／Ｏラインは、図１を参照して説明される入出力コンポーネント１６０を介して列コンポーネント１３５を通る出力を含んでよい。
メモリ・セル１０５−ａ上で書き込み動作を実行するために、電圧は、キャパシタ２２０の上に印加されてよい。さまざまな方法が使用されてよい。一実施例では、セル選択コンポーネント２３０は、キャパシタ２２０をディジット線２１０に電気的に接続するために、（たとえば、ワード線２０５をアクティブ化することによって）ワード線２０５を通してアクティブ化されることがある。電圧は、セル・プレート２２１（たとえば、プレート線２１５を通る）およびセル底部２２２（たとえば、ディジット線２１０を通る）の電圧を制御することによって、キャパシタ２２０上に印加され得る。
たとえば、論理０を書き込むために、セル・プレート２２１は、ハイとされてよく（たとえば、正の電圧をプレート線２１５に印加する）、セル底部２２２は、ローとされてよい（たとえば、ディジット線２１０を接地する、ディジット線２１０を仮想接地、負の電圧をディジット線２１０に印加する）。セル・プレート２２１がローとされ、セル底部２２２がハイとされる場合、論理１を書き込むために反対のプロセスが実行されてよい。いくつかの場合では、書き込み動作中にキャパシタ２２０上に印加される電圧は、キャパシタ２２０が分極され、したがって、印加電圧の大きさが減少されるときですら、またはゼロ正味電圧がキャパシタ２２０上に印加される場合、電荷を維持するように、キャパシタ２２０内の強誘電体材料の飽和電圧に等しいまたはこれよりも大きい大きさを有することがある。いくつかの実施例では、センス・アンプ２９０は、書き込み動作を実行するために使用されることがあり、書き込み動作は、第１のセンス・アンプ電圧源２５０−ｂまたは第２のセンス・コンポーネント電圧源２５０−ｃをディジット線と結合することを含み得る。センス・アンプ２９０が書き込み動作を実行するために使用されるとき、信号発生コンポーネント２８０は、（たとえば、バイパス線２７０を介して書き込み信号を印加することによって）バイパスされてもよいし、バイパスされなくてもよい。
センス・アンプ２９０、セル選択コンポーネント２３０、信号発生コンポーネント２８０、または基準コンポーネント２８５を含む回路２００は、さまざまなタイプのトランジスタを含んでよい。たとえば、回路２００は、ｎ型トランジスタを含んでよく、ｎ型トランジスタに対するしきい値電圧を上回る相対的な正の電圧（たとえば、しきい値電圧よりも大きい、ソース端子に対して正の大きさを有する印加電圧）をｎ型トランジスタのゲートに印加することによって、ｎ型トランジスタの他の端子（たとえば、ソース端子とドレイン端子）間の導電路が可能になる。
いくつかの実施例では、ｎ型トランジスタは、印加電圧が、比較的高い論理信号電圧（たとえば、正の論理信号電圧供給源と関連づけられ得る、論理１状態に対応する電圧）を印加することによるトランジスタを通る伝導を可能にするため、または比較的低い論理信号電圧（たとえば、接地電圧または仮想接地電圧と関連づけられ得る、論理０状態に対応する電圧）を印加することによるトランジスタを通る伝導を不可能にするために使用される論理信号である場合、スイッチング・コンポーネントとして機能することがある。ｎ型トランジスタがスイッチング・コンポーネントとして用いられるいくつかの実施例では、ゲート端子に印加される論理信号の電圧は、（たとえば、飽和領域内またはアクティブ領域内の）特定の作業点でトランジスタを動作させるように選択されてよい。
いくつかの実施例では、ｎ型トランジスタの挙動は、論理切り換えよりも複雑であることがあり、トランジスタ上での選択的伝導率は、変動するソース電圧とドレイン電圧の関数であってもよい。たとえば、ゲート端子における印加電圧は、ソース端子電圧があるレベルを下回る（たとえば、ゲート端子電圧−しきい値電圧を下回る）ときにソース端子とドレイン端子との間の伝導を可能にするために使用される特定の電圧レベル（たとえば、クランプ電圧）を有することがある。ソース端子電圧またはドレイン端子電圧の電圧が、あるレベルを上回って上昇するとき、ｎ型トランジスタは、ソース端子とドレイン端子との間の導電路が開かれるように非アクティブ化され得る。
追加的または代替的に、回路２００は、ｐ型トランジスタを含んでよく、ｐ型トランジスタに対するしきい値電圧を上回る相対的な負の電圧（たとえば、しきい値電圧よりも大きい、ソース端子に対して負の大きさを有する印加電圧）をｐ型トランジスタのゲートに印加することによって、ｐ型トランジスタの他の端子（たとえば、ソース端子とドレイン端子）間の導電路が可能になる。
いくつかの実施例では、ｐ型トランジスタは、印加電圧が、比較的低い論理信号電圧（たとえば、負の論理信号電圧供給源と関連づけられ得る、論理「１」状態に対応する電圧）を印加することによる伝導を可能にするため、または比較的高い論理信号電圧（たとえば、接地電圧または仮想接地電圧と関連づけられ得る、論理「０」状態に対応する電圧）を印加することによる伝導を不可能にするために使用される論理信号である場合、スイッチング・コンポーネントとして機能することがある。ｐ型トランジスタがスイッチング・コンポーネントとして用いられるいくつかの実施例では、ゲート端子に印加される論理信号の電圧は、（たとえば、飽和領域内またはアクティブ領域内の）特定の作業点でトランジスタを動作させるように選択されてよい。
いくつかの実施例では、ｐ型トランジスタの挙動は、ゲート電圧による論理切り換えよりも複雑であることがあり、トランジスタ上での選択的伝導率は、変動するソース電圧とドレイン電圧の関数であってもよい。たとえば、ゲート端子における印加電圧は、ソース端子電圧があるレベルを上回る（たとえば、ゲート端子電圧＋しきい値電圧を上回る）限りソース端子とドレイン端子との間の伝導を可能にするために使用される特定の電圧レベルを有することがある。ソース端子電圧の電圧が、あるレベルを下回って低下するとき、ｐ型トランジスタは、ソース端子とドレイン端子との間の導電路が開かれるように非アクティブ化され得る。
回路２００のトランジスタは、ＭＯＳＦＥＴと呼ばれることがある金属酸化膜半導体ＦＥＴを含む、電界効果トランジスタ（ＦＥＴ）であってよい。これらおよび他のタイプのトランジスタは、基板上の材料のドープ領域によって形成されてよい。いくつかの実施例では、トランジスタは、回路２００の特定のコンポーネントに専用の基板（たとえば、センス・アンプ２９０のための基板、信号発生コンポーネント２８０のための基板、またはメモリ・セル１０５−ａのための基板）上に形成されてもよいし、トランジスタは、回路２００の特定のコンポーネントに共通の基板（たとえば、センス・アンプ２９０、信号発生コンポーネント２８０、およびメモリ・セル１０５−ａに共通の基板）上に形成されてもよい。いくつかのＦＥＴは、アルミニウムまたは他の金属を含む金属部分を有することがあるが、いくつかのＦＥＴは、ＭＯＳＦＥＴと呼ばれることがあるＦＥＴを含む多結晶シリコンなどの他の非金属材料を組み込むことがある。さらに、酸化物部分は、ＦＥＴの誘電体部分として使用されることがあるが、他の非酸化物材料が、ＭＯＳＦＥＴと呼ばれることがあるＦＥＴを含むＦＥＴ内の誘電材料に使用されてよい。
本開示によるいくつかの実施例では、アクセス動作は、ディジット線２１０と結合されたメモリ・セル１０５−ａ以外の選択されたメモリ・セル１０５上で実行されてよい。そのような実施例では、メモリ・セル１０５−ａは、選択されていないメモリ・セルと呼ばれることがある。アクセス動作は、ディジット線２１０およびプレート線２１５をバイアスすることと関連づけられてよい。選択されていないメモリ・セル１０５−ａのセル選択コンポーネント２３０が非アクティブ化され得るが、漏洩電荷は、（たとえば、ディジット線２１０を介して）セル選択コンポーネント２３０を流れ得る。そのような漏洩電荷は、（たとえば、メモリ・セル１０５−ａの中間ノードにおいて、キャパシタ２２０のセル底部２２２において）選択されていないメモリ・セル１０５−ａ上に蓄積することもあり、または、選択されていないメモリ・セル１０５−ａから流れることもあり、または、バイアス（たとえば、非ゼロ電圧）を、選択されていないメモリ・セル１０５−ａのうちの少なくともいくつかの上で蓄積させることもあり、これは、いくつかの実施例では、選択されていないメモリ・セル１０５のうちの少なくともいくつかに記憶されたデータの損失を引き起こし得る。
本開示の実施例によれば、動作が、選択されていないメモリ・セル１０５−ａ、および漏洩電荷またはバイアスを蓄積した可能性のあるメモリ・セクション１１０の他のメモリ・セル１０５からの蓄積された漏洩電荷またはバイアスの放散を促進またはサポートするために、メモリ・セル１０５−ａを含むメモリ・セクション１１０上で実行されてよい。たとえば、定期的な間隔（たとえば、定期的なセクション選択間隔、定期的な放散間隔、定期的な均等化間隔、定期的な電圧調整間隔）に応じて、メモリ・コントローラ１７０は、電圧調整動作のためのメモリ・セル１０５−ａを含むメモリ・セクション１１０を選択し、電圧調整動作の一部として、セル選択コンポーネント２３０が（たとえば、ワード線２０５をアクティブ化することによって）アクティブ化されてよい。セル選択コンポーネント２３０がアクティブ化される間、ディジット線２１０およびプレート線２１５は、蓄積された漏洩電荷またはバイアスの放散をサポートする電圧源と結合されてよい。たとえば、ディジット線２１０とプレート線２１５は、同じ電圧源と結合されてもよいし、同じ電圧を有する電圧源と結合されてもよいし、選択されていないメモリ・セル１０５−ａにおいて蓄積された漏洩電荷またはバイアスの放散を他の方法でサポートする、電圧を有する電圧源と結合されてもよい。
いくつかの実施例では、漏洩電荷またはバイアスのそのような放散と関連づけられた説明された動作は、電圧調整動作と呼ばれることがある。本明細書において説明された電圧調整動作を実行することによって、メモリ・セクション１１０のメモリ・セル１０５において蓄積された漏洩電荷またはバイアスは放散されてよく、これは、メモリ・セクション１１０の連続アクセス動作にわたっての漏洩電荷またはバイアスの蓄積を軽減または防止し、記憶されたデータを維持するためのメモリ・デバイス１００の能力を改善し得る。さらに、定期的な間隔に応じてそのような動作のために特定のメモリ・セクション１１０を選択することによって、メモリ・デバイスは、たとえば各アクセス動作の後にそのような動作が実行されるときよりも効率的に動作し得る。
図３は、本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートするメモリ・セル１０５に関するヒステリシス・プロット３００−ａおよび３００−ｂを用いた非線形的な電気的性質の一例を示す。ヒステリシス・プロット３００−ａおよび３００−ｂはそれぞれ、図２を参照して説明されるように強誘電体キャパシタ２２０を用いるメモリ・セル１０５に対して、例示的な書き込みプロセスおよび読み出しプロセスを示し得る。ヒステリシス・プロット３００−ａおよび３００−ｂは、強誘電体キャパシタ２２０の端子間の、電圧差Ｖｃａｐの関数として、強誘電体キャパシタ２２０上に記憶された電荷Ｑを示す（たとえば、電荷が、電圧差Ｖｃａｐに応じて強誘電体キャパシタ２２０へと流入するまたはこれから流出することが可能とされるとき）。たとえば、電圧差Ｖｃａｐは、キャパシタ２２０のディジット線側とキャパシタ２２０のプレート線側との間の電圧の差（たとえば、Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅ）を表すことがある。
強誘電体材料は自発電気分極によって特徴づけられ、材料は、電界の不在下で非ゼロ電荷を維持し得る。強誘電体材料の例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタ２２０は、これらまたは他の強誘電体材料を含んでよい。強誘電体キャパシタ２２０内の電気分極は、強誘電体材料の表面における正味電荷をもたらし、強誘電体キャパシタ２２０の端子を通る反対電荷を引きつける。したがって、電荷は、強誘電体材料の境界面とキャパシタ端子に記憶される。電気分極は、比較的長い時間にわたって、無期限にすら、外部から印加される電界の不在下で維持され得るので、電荷漏洩が、たとえば、従来のＤＲＡＭアレイにおいて使用されるキャパシタなどの強誘電体性質をもたないキャパシタと比較して、著しく減少され得る。強誘電体材料を用いることによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少することがあり、したがって、ＦｅＲＡＭアーキテクチャの論理状態を維持することは、ＤＲＡＭアーキテクチャの論理状態を維持することよりも実質的に低い電力消費量と関連づけられることがある。
ヒステリシス・プロット３００−ａおよび３００−ｂは、強誘電体キャパシタ２２０の単一端子の観点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が、強誘電体キャパシタ２２０の関連づけられた端子に蓄積する。同様に、強誘電体材料が正の分極を有する場合、負の電荷が、強誘電体キャパシタ２２０の関連づけられた端子に蓄積する。
追加的に、ヒステリシス・プロット３００−ａおよび３００−ｂ内の電圧は、キャパシタ上の電圧差（たとえば、強誘電体キャパシタ２２０の端子間の電位）を表し、方向性があることが理解されるべきである。たとえば、正の電圧は、正の電圧をパースペクティブ（ｐｅｒｓｐｅｃｔｉｖｅ）端子（たとえば、セル底部２２２）に印加し、基準端子（たとえば、セル・プレート２２１）を接地または仮想接地（すなわち約ゼロ・ボルト（０Ｖ））に維持することによって、実現されることがある。いくつかの実施例では、負の電圧は、パースペクティブ端子を接地に維持し、正の電圧を基準端子（たとえば、セル・プレート２２１）に印加することによって、印加されることがある。言い換えれば、正の電圧は、強誘電体キャパシタ２２０上で負の電圧差Ｖｃａｐに達し、それによって、問題の端子を負に分極させるために印加されることがある。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせが、ヒステリシス・プロット３００−ａおよび３００−ｂに示される電圧差Ｖｃａｐを生成するために適切なキャパシタ端子に印加され得る。
ヒステリシス・プロット３００−ａに示されるように、強誘電体キャパシタ２２０において使用される強誘電体材料は、強誘電体キャパシタ２２０の端子間に正味電圧差がないとき、正の分極または負の分極を維持することがある。たとえば、ヒステリシス・プロット３００−ａは、それぞれ正に飽和された分極状態および負に飽和された分極状態を表し得る、２つの可能な分極状態すなわち電荷状態３０５−ａおよび電荷状態３１０−ｂを示す。電荷状態３０５−ａおよび３１０−ａは、残留分極（Ｐｒ）値を示す物理的状態にあることがあり、これは、外部バイアス（たとえば、電圧）を除去したときに状態を保つ分極（または電荷）を指し得る。強制的電圧は、電荷（または分極）がゼロである電圧である。ヒステリシス・プロット３００−ａの例によれば、電荷状態３０５−ａは、電圧差が強誘電体キャパシタ２２０の上に印加されないとき、論理０を表すことがあり、電荷状態３１０−ａは、電圧差が強誘電体キャパシタ２２０の上に印加されないとき、論理１を表すことがある。いくつかの実施例では、それぞれの電荷状態の論理値は、メモリ・セル１０５を動作させるための他のスキームに対応するために逆転され得る。
論理０または１は、正味電圧差を強誘電体キャパシタ２２０の上に印加することによって、強誘電体材料の電気分極を、したがってキャパシタ端子上の電荷を制御することによって、メモリ・セルに書き込まれ得る。たとえば、電圧３１５は、正の飽和電圧に等しいまたはこれよりも大きい電圧であることがあり、電圧３１５を強誘電体キャパシタ２２０の上に印加することによって、電荷状態３０５−ｂが到達される（たとえば、論理１を書き込む）まで電荷蓄積がもたらされることがある。電圧３１５を強誘電体キャパシタ２２０から除去すると（たとえば、強誘電体キャパシタ２２０の端子の上にゼロ正味電圧を印加すると）、強誘電体キャパシタ２２０の電荷状態は、キャパシタ上のゼロ電圧における電荷状態３０５−ｂと電荷状態３０５−ａとの間に示されるパス３２０をたどることがある。言い換えれば、電荷状態３０５−ａは、正に飽和されている強誘電体キャパシタ２２０上での均等化された電圧における論理１状態を表し得る。
同様に、電圧３２５は、負の飽和電圧に等しいまたはこれよりも小さい電圧であることがあり、電圧３２５を強誘電体キャパシタ２２０の上に印加することによって、電荷状態３１０−ｂが到達される（たとえば、論理０を書き込む）まで電荷蓄積がもたらされ得る。電圧３２５を強誘電体キャパシタ２２０から除去すると（たとえば、強誘電体キャパシタ２２０の端子の上にゼロ正味電圧を印加すると）、強誘電体キャパシタ２２０の電荷状態は、キャパシタ上のゼロ電圧における電荷状態３１０−ｂと電荷状態３１０−ａとの間に示されるパス３３０をたどることがある。言い換えれば、電荷状態３１０−ａは、負に飽和されている強誘電体キャパシタ２２０上での均等化された電圧における論理０状態を表し得る。いくつかの実施例では、飽和電圧を表す電圧３１５と電圧３２５が、同じ大きさであるが強誘電体キャパシタ２２０上での反対の極性を有することがある。
強誘電体キャパシタ２２０の記憶された状態を読み出す、または検知するために、電圧は、強誘電体キャパシタ２２０の上にも印加されることがある。印加電圧に応答して、強誘電体キャパシタによって記憶されるその後の電荷Ｑが変化し、変化の程度は、初期分極状態、印加電圧、アクセス・ライン上の真性容量または他の容量、および他の要因に依存し得る。言い換えれば、読み出し動作から生じる電荷状態は、要因の中でもとりわけ、電荷状態３０５−ａが最初に記憶されたか、または電荷状態３１０−ａが最初に記憶されたか、または何らかの他の電荷状態が最初に記憶されたかに依存し得る。
ヒステリシス・プロット３００−ｂは、記憶される電荷状態３０５−ａおよび３１０−ａを読み出すためのアクセス動作の一例を示す。読み出し電圧３３５は、たとえば、図２を参照して説明されるディジット線２１０およびプレート線２１５を介した電圧差として、印加されることがある。ヒステリシス・プロット３００−ｂは、読み出し電圧３３５が負の電圧差Ｖｃａｐである（たとえば、Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅが負である）読み出し動作を示すことがある。強誘電体キャパシタ２２０上の負の読み出し電圧は、プレート線２１５が最初は高電圧とされ、ディジット線２１０が最初は低電圧（たとえば、接地電圧）である、「プレート・ハイ」読み出し動作と呼ばれることがある。読み出し電圧３３５は、強誘電体キャパシタ２２０上の負の電圧として示されているが、代替動作では、読み出し電圧は、強誘電体キャパシタ２２０上の正の電圧であってもよく、これは、「プレート・ロー」読み出し動作と呼ばれることがある。
読み出し電圧３３５は、メモリ・セル１０５が（たとえば、図２を参照して説明されるようにワード線２０５を介してセル選択コンポーネント２３０をアクティブ化することによって）選択されるとき、強誘電体キャパシタ２２０の上に印加されることがある。読み出し電圧３３５を強誘電体キャパシタ２２０に印加すると、電荷が、関連づけられたディジット線２１０およびプレート線２１５を介して強誘電体キャパシタ２２０へと流入するまたはこれから流出することがあり、異なる電荷状態が、強誘電体キャパシタ２２０が電荷状態３０５−ａ（たとえば、論理１）であったか電荷状態３１０−ａ（たとえば、論理０）であったか何らかの他の電荷状態に応じて起こることがある。
電荷状態３１０−ａ（たとえば、論理０）である強誘電体キャパシタ２２０上で読み出し動作を実行するとき、追加の負の電荷が、強誘電体キャパシタ２２０上に蓄積することがあり、電荷状態は、電荷状態３１０−ｃの電荷および電圧に到達するまでパス３４０をたどることがある。キャパシタ２２０を流れる電荷の量は、ディジット線２１０の真性容量または他の容量（たとえば、図２を参照して説明される真性容量２４０）に関連することがある。
したがって、電荷状態３１０−ａと電荷状態３１０−ｃとの間の遷移によって示されるように、結果として生じる強誘電体キャパシタ２２０上の電圧３５０は、電荷の所与の変化に対する電圧の比較的大きい変化により、比較的大きい負の値であることがある。したがって、「プレート・ハイ」読み出し動作において論理０を読み出すとき、電荷状態３１０−ｃにおける、ＶＰＬと（Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅ）の値の合計に等しいディジット線電圧は、比較的低い電圧であることがある。そのような読み出し動作は、電荷状態３１０−ａを記憶した強誘電体キャパシタ２２０の残留分極を変更しないことがあり、したがって、読み出し動作を実行した後、強誘電体キャパシタ２２０は、読み出し電圧３３５が（たとえば、強誘電体キャパシタ２２０の上にゼロ正味電圧を印加することによって、強誘電体キャパシタ２２０上の電圧を均等化することによって）除去されたとき、パス３４０を介して電荷状態３１０−ａに戻ることがある。したがって、電荷状態３１０−ａをもつ強誘電体キャパシタ２２０上で負の読み出し電圧を用いる読み出し動作を実行することは、非破壊的読み出しプロセスと考えられ得る。
電荷状態３０５−ａ（たとえば、論理１）において強誘電体キャパシタ２２０上で読み出し動作を実行するとき、記憶される電荷は、正味の負の電荷が強誘電体キャパシタ２２０の上に蓄積するので、極性を逆転させることがあり、電荷状態は、電荷状態３０５−ｃの電荷および電圧に到達するまでパス３６０をたどることがある。強誘電体キャパシタ２２０を流れる電荷の量は、やはり、ディジット線２１０の真性容量または他の容量（たとえば、図２を参照して説明される真性容量２４０）に関連することがある。したがって、電荷状態３０５−ａと電荷状態３０５−ｃとの間の遷移によって示されるように、結果として生じる電圧３５５は、いくつかの場合では、電荷の所与の変化に対する電圧の比較的小さい変化により、比較的小さい負の値であることがある。したがって、「プレート・ハイ」読み出し動作において論理１を読み出すとき、電荷状態３０５−ｃにおける、ＶＰＬと（Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅ）の値の合計に等しいディジット線電圧は、比較的高い電圧であることがある。
いくつかの実施例では、負の読み出し電圧（たとえば、読み出し電圧３３５）を用いた読み出し動作は、電荷状態３０５−ａを記憶したキャパシタ２２０の残留分極の減少または逆転をもたらすことがある。言い換えれば、強誘電体材料の性質により、読み出し動作を実行した後、強誘電体キャパシタ２２０は、読み出し電圧３３５が（たとえば、強誘電体キャパシタ２２０上でゼロ正味電圧を印加することによって、強誘電体キャパシタ２２０上で電圧を均等化することによって）除去されたとき、電荷状態３０５−ａに戻らないことがある。むしろ、読み出し電圧３３５を用いた読み出し動作後に強誘電体キャパシタ２２０の上にゼロ正味電圧を印加するとき、電荷状態は、分極の大きさの正味減少（たとえば、電荷状態３０５−ａと電荷状態３０５−ｄとの間の電荷の差によって示される、初期電荷状態３０５−ａよりも小さく正に分極された電荷状態）を示す、電荷状態３０５−ｃから電荷状態３０５−ｄまでパス３６５をたどることがある。したがって、電荷状態３０５−ａをもつ強誘電体キャパシタ２２０上で負の読み出し電圧を用いる読み出し動作を実行することは、破壊的な読み出しプロセスとして説明されてよい。しかしながら、いくつかのセンシング・スキームでは、減少された残留分極が、依然として、飽和残留分極状態（たとえば、電荷状態３０５−ａと電荷状態３０５−ｄの両方からの論理１の検出をサポートする）と同じ記憶された論理状態として読み出され、それによって、読み出し動作に関してメモリ・セル１０５にある程度の不揮発性を提供することがある。
電荷状態３０５−ａから電荷状態３０５−ｄまでの遷移は、メモリ・セル１０５の強誘電体キャパシタ２２０の分極における部分的減少および／または部分的逆転（たとえば、電荷状態３０５−ａから電荷状態３０５−ｄへの電荷Ｑの大きさの減少）と関連づけられるセンシング動作を示すことがある。いくつかの実施例では、センシング動作の結果としてのメモリ・セル１０５の強誘電体キャパシタ２２０の分極の変化の量は、特定のセンシング・スキームに従って選択され得る。いくつかの実施例では、メモリ・セル１０５の強誘電体キャパシタ２２０の分極のより大きい変化を有するセンシング動作は、メモリ・セル１０５の論理状態を検出する際の比較的大きい堅牢さと関連づけられることがある。いくつかのセンシング・スキームでは、電荷状態３０５−ａにおける強誘電体キャパシタ２２０の論理０を検知することは、分極の完全な逆転をもたらすことがあり、強誘電体キャパシタ２２０は、センシング動作後に電荷状態３０５−ａから電荷状態３１０−ａに遷移する。
読み出し動作を開始した後の電荷状態３０５−ｃおよび電荷状態３１０−ｃの位置は、特定のセンシング・スキームおよび回路を含むいくつかの要因に依存することがある。いくつかの場合では、最終電荷は、メモリ・セル１０５と結合されたディジット線２１０の正味容量に依存することがあり、これは、真性容量２４０、積分器キャパシタなどを含んでよい。たとえば、強誘電体キャパシタ２２０が０Ｖのディジット線２１０と電気的に結合され、読み出し電圧３３５がプレート線に印加された場合、ディジット線２１０の電圧は、強誘電体キャパシタ２２０からディジット線２１０の正味容量に流れる電荷によりメモリ・セル１０５が選択されたとき、上昇することがある。したがって、センス・コンポーネント１５０において測定された電圧は、読み出し電圧３３５、または結果として生じる電圧３５０もしくは３５５に等しくないことがあり、代わりに、電荷共有の期間に続くディジット線２１０の電圧に依存することがある。
読み出し動作を開始するときヒステリシス・プロット３００−ｂ上の電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線２１０の正味容量に依存することがあり、負荷線分析（ｌｏａｄ−ｌｉｎｅ ａｎａｌｙｓｉｓ）を通して決定されることがある。言い換えれば、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線２１０の正味容量に関して定義されることがある。その結果、読み出し動作を開始した後の強誘電体キャパシタ２２０の電圧（たとえば、電荷状態３１０−ａを記憶した強誘電体キャパシタ２２０を読み出すときの電圧３５０、電荷状態３０５−ａを記憶した強誘電体キャパシタ２２０を読み出すときの電圧３５５）は、異なってよく、強誘電体キャパシタ２２０の初期状態に依存することがある。
強誘電体キャパシタ２２０の初期状態（たとえば、電荷状態、論理状態）は、（たとえば、図２を参照して説明される基準線２６５を介した、または共通アクセス・ラインを介した）基準電圧を用いた読み出し動作から生じるディジット線２１０（または適用可能な場合、信号線２６０）の電圧を比較することによって決定されてよい。いくつかの実施例では、ディジット線電圧は、プレート線電圧と強誘電体キャパシタ２２０上での最終電圧の合計であってよい（たとえば、記憶された電荷状態３１０−ａを有する強誘電体キャパシタ２２０を読み出すときの電圧３５０、または記憶された電荷状態３０５−ａを有する強誘電体キャパシタ２２０を読み出すときの電圧３５５）。いくつかの実施例では、ディジット線電圧は、読み出し電圧３３５とキャパシタ２２０上の最終電圧との間の差であってよい（たとえば、記憶された電荷状態３１０−ａを有する強誘電体キャパシタ２２０を読み出すときの（読み出し電圧３３５−電圧３５０）、記憶された電荷状態３０５−ａを有する強誘電体キャパシタ２２０を読み出すときの（読み出し電圧３３５−電圧３５５））。
いくつかのセンシング・スキームでは、基準電圧は、基準電圧が、異なる論理状態を読み出すことから生じ得る可能な電圧の間にあるように、生成されることがある。たとえば、基準電圧は、論理１を読み出すときに結果として生じるディジット線電圧よりも低く、論理０を読み出すときに結果として生じるディジット線電圧よりも高いように選択されることがある。他の実施例では、比較は、ディジット線が結合される部分とは異なる、センス・コンポーネント１５０の一部分においてなされることがあり、したがって、基準電圧は、論理１を読み出すときにセンス・コンポーネント１５０の比較部分における結果として生じる電圧よりも低く、論理０を読み出すときにセンス・コンポーネント１５０の比較部分における結果として生じる電圧よりも高いように選択されることがある。センス・コンポーネント１５０による比較中、センシングに基づく電圧は、基準電圧よりも高いまたは低いように決定されることがあり、したがって、メモリ・セル１０５の記憶される論理状態（たとえば、論理０または論理１）が決定されることがある。
センシング動作中、さまざまなメモリ・セル１０５を読み出すことからの、結果として生じる信号は、さまざまなメモリ・セル１０５間の製造変動または動作変動の関数であることがある。たとえば、さまざまなメモリ・セル１０５のキャパシタ２２０は、異なるレベルの容量または飽和分極を有することがあり、したがって、論理１は、あるメモリ・セルから次のメモリ・セルへの異なるレベルの電荷と関連づけられてよく、論理０は、あるメモリ・セルから次のメモリ・セルへの異なるレベルの電荷と関連づけられてよい。さらに、真性容量または他の容量（たとえば、図２を参照して説明される真性容量２４０）は、メモリ・デバイス内のあるディジット線２１０から次のディジット線２１０へ異なることがあり、同じディジット線上のあるメモリ・セル１０５から次のメモリ・セル１０５への観点からすれば、１つのディジット線２１０内でも変化することがある。したがって、これらおよび他の理由で、論理１を読み出すことは、あるメモリ・セルから次のメモリ・セルへ異なるレベルのディジット線電圧と関連づけられることがあり（たとえば、結果として生じる電圧３５０は、あるメモリ・セル１０５から次のメモリ・セル１０５へ読み出すことによって異なることがある）、論理０を読み出すことは、あるメモリ・セルから次のメモリ・セルへ異なるレベルのディジット線電圧と関連づけられることがある（たとえば、結果として生じる電圧３５５は、あるメモリ・セル１０５から次のメモリ・セル１０５へ読み出すことによってさまざまであることがある）。
いくつかの実施例では、基準電圧は、論理１を読み出すことと関連づけられる電圧の統計的平均と論理０を読み出すことと関連づけられる電圧の統計的平均との間で提供され得るが、基準電圧は、結果として生じる、任意の所与のメモリ・セル１０５に対する論理状態のうちの１つを読み出すことの電圧に比較的近くてよい。結果として生じる、特定の論理状態を（たとえば、メモリ・デバイスの複数のメモリ・セル１０５を読み出すための統計値として）読み出すことの電圧と、関連づけられたレベルの基準電圧との間の最小差は、「最小読み出し電圧差」と呼ばれることがあり、低い最小読み出し電圧差を有することは、所与のメモリ・デバイス内のメモリ・セルの論理状態を確実に検知することの困難さと関連づけられ得る。
いくつかの実施例では、センス・コンポーネント１５０は自己参照技法を用いるように設計されることがあり、メモリ・セル１０５自体は、メモリ・セル１０５を読み出すときに基準信号を提供することに関与する。しかしながら、センス信号と基準信号の両方を提供するために同じメモリ・セル１０５を使用するとき、センス信号と基準信号は、メモリ・セル１０５によって記憶される状態を変更しないアクセス動作を実行するとき、実質的に同一であることがある。たとえば、論理１を記憶する（たとえば、電荷状態３１０−ａを記憶する）メモリ・セル１０５上で自己参照読み出し動作を実行するとき、読み出し電圧３３５を印加することを含み得る第１のアクセス動作は、パス３４０をたどることがあり、読み出し電圧３３５を印加することも含み得る第２の動作も、パス３４０をたどることがあり、第１のアクセス動作および第２のアクセス動作は、（たとえば、メモリ・セル１０５の観点からすれば）実質的に同じアクセス信号をもたらすことがある。そのような場合、センス信号と基準信号との間の差に依拠するセンス・コンポーネント１５０を用いて、メモリ・セル１０５によって記憶される論理状態を検出するとき、メモリ・デバイスの何らかの他の部分は、アクセス動作が実質的に等しいセンス信号および基準信号を提供し得る場合、そのような差を提供することがある。
本開示によるいくつかの実施例では、メモリ・セクション１１０の選択されていないメモリ・セル１０５のセル選択コンポーネント２３０が非アクティブ化され得るが、漏洩電荷は、それにもかかわらず、メモリ・セクション１１０の異なる選択されたメモリ・セル１０５と関連づけられたアクセス動作中にメモリ・セクション１１０の非アクティブ化されたセル選択コンポーネント２３０を流れ得る。強誘電体メモリ・セル１０５の実施例では、漏洩電荷またはバイアスは、メモリ・セクション１１０の選択されていないメモリ・セル１０５の強誘電体キャパシタ２２０（たとえば、セル底部２２２）において蓄積することがあり、これによって、強誘電体キャパシタ２２０の分極が変えられ得る。
たとえば、メモリ・セクション１１０の選択されていないメモリ・セル１０５の強誘電体キャパシタ２２０が（たとえば、論理１を記憶する）電荷状態３０５−ａであるとき、メモリ・セクションの選択されたメモリ・セル１０５上でのアクセス動作（たとえば、選択されたメモリ・セル１０５のためのプレート・ハイ読み出し動作、選択されたメモリ・セル１０５上に論理０を書き込むことと関連づけられた書き込み動作）と関連づけられた漏洩電荷によって、選択されていないメモリ・セル１０５の電荷状態が、パス３６０の少なくとも一部分をたどることがある。いくつかの実施例では、選択されたメモリ・セル１０５上での第１のアクセス動作によって、選択されていないメモリ・セルの強誘電体キャパシタ２２０が、電荷状態３０５−ｅに到達することがある（たとえば、電荷状態３０５−ａから電荷状態３０５−ｅへの電荷Ｑの変化によって示される漏洩電荷を蓄積する、電荷状態３０５−ａから電荷状態３０５−ｅへの電圧Ｖｃａｐの変化によって示されるバイアスを蓄積する）。しかしながら、選択されていないメモリ・セル１０５が、同じメモリ・セクション１１０の選択されたメモリ・セル１０５（たとえば、同じ選択されたメモリ・セル１０５、１つまたは複数の異なる選択されたメモリ・セル１０５）のためのその後のアクセス動作のために選択されていないままである場合、選択されていないメモリ・セル１０５は、漏洩電荷またはバイアスが引き続き蓄積するので、たとえば、電荷状態３０５−ｃに到達するまで、パス３６０に沿って継続してよい。
電荷状態３０５−ｃは、分極の実質的な損失を表すことがあり、これは、電荷状態３０５−ａと電荷状態３０５−ｄとの間の、記憶された電荷の差によって表され得る。言い換えれば、選択されていないメモリ・セル１０５以外の選択されたメモリ・セルのためのアクセス動作のセットの後で、選択されていないメモリ・セル１０５上の電圧が均等化される場合、選択されていないメモリ・セル１０５は、電荷状態３０５−ａよりも実質的に低い分極または電荷を示す、電荷状態３０５−ｃから電荷状態３０５−ｄまでパス３６５をたどることがある。いくつかの実施例では、この電荷または分極の損失は、ある論理状態または別の論理状態に関して不確定である電荷状態と関連づけられることがある。いくつかの実施例では、分極が、飽和された分極状態から３０％以上（たとえば、電荷状態３０５−ａと関連づけられた電荷Ｑの７０％未満）減少した場合、電荷状態が不確定になることがある。したがって、いくつかの実施例では、漏洩電荷またはバイアスの蓄積の結果としての（たとえば、電荷状態３０５−ｃを介した）電荷状態３０５−ａと電荷状態３０５−ｄとの間の遷移は、そのような漏洩電荷からのデータの損失を表し得る。
本開示の実施例によれば、動作が、メモリ・セクション１１０のメモリ・セル１０５からの漏洩電荷またはバイアスの放散を促進またはサポートするために、メモリ・セクション１１０上で実行されてよく、これによって、漏洩電荷またはバイアスの蓄積から生じ得るデータ損失が減少または解消し得る。たとえば、メモリ・セクション１１０の選択されたメモリ・セル１０５上でのアクセス動作の後、選択されていないメモリ・セル１０５の電荷状態は、アクセス動作によって引き起こされる漏洩電荷の結果としてパス３６０の少なくとも一部分をたどることがある。定期的な間隔（たとえば、定期的なセクション選択間隔、定期的な電圧調整間隔、定期的な放散間隔、定期的な均等化間隔であってよい間隔に応じて）、メモリ・コントローラ１７０は、電圧調整動作のためにメモリ・セクション１１０を選択することがある。電圧調整動作の一部として、メモリ・セクション１１０のメモリ・セル１０５の各々のセル選択コンポーネント２３０が、（たとえば、メモリ・セクション１１０と関連づけられたワード線２０５の各々をアクティブ化することによって）アクティブ化されることがある。
セル選択コンポーネント２３０がアクティブ化される間、メモリ・セクション１１０の関連づけられたディジット線２１０およびプレート線２１５は、蓄積された漏洩電荷またはバイアスの放散をサポートする電圧源と結合されてよい。たとえば、メモリ・セクション１１０の関連づけられたディジット線２１０およびプレート線２１５は、同じ電圧源と結合されてもよいし、同じ電圧（たとえば、接地電圧、ゼロ電圧、非ゼロ電圧）を有する電圧源と結合されてもよいし、メモリ・セクション１１０のメモリ・セル１０５において蓄積された漏洩電荷またはバイアスの放散を他の方法でサポートする電圧を有する電圧源と結合されてもよい。言い換えれば、いくつかの実施例では、ゼロ電圧または均等化された電圧がメモリ・セル１０５上で印加されてよく、これによって、メモリ・セル１０５が、非ゼロ・バイアスと関連づけられた電荷状態３０５（たとえば、電荷状態３０５−ｅ）からゼロ・バイアスをもつ電荷状態３０５（たとえば、電荷状態３０５−ｆ）に遷移してよく、これは、ゼロ・キャパシタ電圧Ｖｃａｐと呼ばれることがある。
いくつかの実施例では、説明された電圧調整動作のためのメモリ・セクション１１０の選択は、定期的な選択間隔に応じて実行されてよく、そのような間隔は、メモリ・セクション１１０の選択されていないメモリ・セル１０５内の分極の比較的小さい損失（たとえば、電荷状態３０５−ａと電荷状態３０５−ｆとの間の、記憶される電荷の差）と関連づけられるアクセス動作の量または時間の期間に対応する。いくつかの実施例では、電荷または分極の比較的小さい損失は、関連づけられたメモリ・セルがある論理状態を記憶するのか別の論理状態を記憶するのかに関して確定したままである電荷状態と関連づけられることがある。言い換えれば、いくつかの実施例では、論理１は、電荷状態３０５−ａまたは３０５−ｆにおける強誘電体キャパシタ２２０に関して検出されることがある。したがって、いくつかの実施例では、アクセス動作からの漏洩電荷またはバイアスの蓄積の結果としての電荷状態３０５−ａと電荷状態３０５−ｆとの間の遷移は、そのような漏洩電荷またはバイアスにもかかわらずデータが維持されていることを表し得る。いくつかの実施例では、分極が、飽和された分極状態の３０％以内である限り、電荷状態が確定することがある（たとえば、特定の論理状態に関して検出可能である状態を依然として表すことがある）。
いくつかの実施例では、メモリ・セクション１１０の選択されていないメモリ・セル１０５が電荷状態３０５−ｆを記憶する、その後のアクセス動作が実行されることがある。そのような実施例では、メモリ・セクション１１０の選択されていないメモリ・セル１０５は、メモリ・セクション１１０上でのその後のアクセス動作と、その後の均等化、放電動作、または電圧調整動作の、それぞれの結果として、電荷状態３０５−ｆと３０５−ｅを繰り返すことがある。したがって、本明細書において説明されるセクション・ベースの放散、均等化、または電圧調整動作を実行することによって、メモリ・セクション１１０のメモリ・セル１０５において蓄積された漏洩電荷またはバイアスは、メモリ・セクション１１０上でのさまざまなアクセス動作の後に放散され得る。そのような放散または均等化は、連続アクセス動作にまたがる漏洩電荷またはバイアスの蓄積を軽減または防止し、記憶されたデータを維持するメモリ・デバイス１００の能力を改善し得る。さらに、間隔（たとえば、定期的な間隔）に応じてそのような動作のために特定のメモリ・セクション１１０を選択することによって、メモリ・デバイス１００は、たとえば各アクセス動作の後にそのような動作が実行されるときよりも効率的に動作し得る。
図４は、本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートする例示的なメモリ・デバイスの回路４００の一実施例を示す。回路４００のコンポーネントは、図１〜図３を参照して説明される対応するコンポーネントの実施例であってよい。
回路４００は、メモリ・セル１０５−ｂの第１のセット（たとえば、メモリ・セル１０５−ｂ−１１〜１０５−ｂ−ｍｎ）を含む第１のメモリ・セクション１１０−ｂを含んでよく、この第１のセットは、ｍ列とｎ行とを有するメモリ・セル１０５のアレイを示し得る。メモリ・セル１０５−ｂの各々は、第１のメモリ・セクション１１０−ｂのワード線２０５−ａ（たとえば、ワード線２０５−ａ−１〜２０５−ａ−ｎのうちの１つ）、第１のメモリ・セクション１１０−ｂのディジット線２１０−ａ（たとえば、ディジット線２１０−ａ−１〜２１０−ａ−ｍのうちの１つ）、および第１のメモリ・セクション１１０−ｂのプレート線２１５−ａと結合されてよい。回路４００によって示される一実施例によれば、メモリ・セル１０５−ｂ−１１〜１０５−ｂ−１ｎは、第１のメモリ・セクション１１０−ｂのディジット線（たとえば、ディジット線２１０−ａ−１）および第１のメモリ・セクション１１０−ｂのプレート線（たとえば、プレート線２１５−ａ）と結合されたまたは第１のメモリ・セクション１１０−ｂのディジット線（たとえば、ディジット線２１０−ａ−１）と第１のメモリ・セクション１１０−ｂのプレート線（たとえば、プレート線２１５−ａ）との間に結合された第１のメモリ・セクション１１０−ｂのメモリ・セル１０５のセット（たとえば、列）を表してよい。回路４００によって示される別の実施例によれば、メモリ・セル１０５−ｂ−ｍ１〜１０５−ｂ−ｍｎは、第１のメモリ・セクション１１０−ｂの異なるディジット線（たとえば、ディジット線２１０−ａ−ｍ）および第１のメモリ・セクション１１０−ｂのプレート線（たとえば、プレート線２１５−ａ）と結合されたまたは第１のメモリ・セクション１１０−ｂの異なるディジット線（たとえば、ディジット線２１０−ａ−ｍ）と第１のメモリ・セクション１１０−ｂのプレート線（たとえば、プレート線２１５−ａ）との間に結合された第１のメモリ・セクション１１０−ｂのメモリ・セル１０５のセットを表してよい。
回路４００は第２のメモリ・セクション１１０−ｃも含んでよく、この第２のメモリ・セクションのコンポーネントは、例示の目的かつ本開示における明瞭性のために簡略化されている。第２のメモリ・セクション１１０−ｃは、メモリ・セル１０５−ｃのセット（たとえば、メモリ・セル１０５−ｃ−１１〜１０５−ｃ−ｍｎ）を含んでよく、このセットも、ｍ列とｎ行とを有するメモリ・セル１０５のアレイを示し得る。メモリ・セル１０５−ｃの各々は、第２のメモリ・セクション１１０−ｃのワード線２０５−ｂ（たとえば、ワード線２０５−ｂ−１〜２０５−ｂ−ｎのうちの１つ）、第２のメモリ・セクション１１０−ｃのディジット線２１０−ｂ（たとえば、ディジット線２１０−ｂ−１〜２１０−ｂ−ｍのうちの１つ）、および第２のメモリ・セクション１１０−ｃのプレート線２１５−ｂと結合されてよい。回路４００によって示される一実施例によれば、メモリ・セル１０５−ｃ−１１〜１０５−ｃ−１ｎは、メモリ・セクション１１０−ｃのディジット線（たとえば、ディジット線２１０−ｂ−１）および第２のメモリ・セクション１１０−ｃのプレート線（たとえば、プレート線２１５−ｂ）と結合されたまたはメモリ・セクション１１０−ｃのディジット線（たとえば、ディジット線２１０−ｂ−１）と第２のメモリ・セクション１１０−ｃのプレート線（たとえば、プレート線２１５−ｂ）との間に結合された第２のメモリ・セクション１１０−ｃのメモリ・セル１０５のセット（たとえば、列）を表してよい。回路４００によって示される別の実施例によれば、メモリ・セル１０５−ｃ−ｍ１〜１０５−ｃ−ｍｎは、第２のメモリ・セクション１１０−ｃの異なるディジット線（たとえば、ディジット線２１０−ｂ−ｍ）および第２のメモリ・セクション１１０−ｃのプレート線（たとえば、プレート線２１５−ｂ）と結合されたまたは第２のメモリ・セクション１１０−ｃの異なるディジット線（たとえば、ディジット線２１０−ｂ−ｍ）と第２のメモリ・セクション１１０−ｃのプレート線（たとえば、プレート線２１５−ｂ）との間に結合された第２のメモリ・セクション１１０−ｃのメモリ・セル１０５のセットを表してよい。
回路４００の実施例では、メモリ・セル１０５−ｂおよび１０５−ｃの各々は、それぞれのキャパシタ２２０と、それぞれのセル選択コンポーネント２３０とを含んでよい。それぞれのキャパシタ２２０とそれぞれのセル選択コンポーネント２３０との間のある点（たとえば、ノード、中間ノード、端子）における電圧は、第１のメモリ・セクション１１０−ｂ全体を通じて示されるように、それぞれのＶｂｏｔｔｏｍとして識別され得る。いくつかの実施例では、キャパシタ２２０のうちの１つまたは複数は、本明細書において説明される強誘電体キャパシタであってよい。メモリ・セクション１１０−ｂおよび１１０−ｃの各々は、メモリ・セル１０５をセクションの複数のディジット線２１０のうちの１つと選択的に結合するように構成されたセクションの複数のワード線２０５のうちの１つと関連づけられたメモリ・セル１０５を含むメモリ・セクション１１０の一実施例であってよい。回路４００は、メモリ・セル１０５と、ディジット線２１０と、メモリ・セル１０５をディジット線２１０のうちの１つと選択的に結合するように構成されたワード線２０５とを各々が含むメモリ・セクション１１０を有する装置の一実施例であってよい。回路４００は、本開示のさまざまな動作を実行するように動作可能であるメモリ・コントローラ１７０を有する装置の一実施例であってもよい。
第１のメモリ・セクション１１０−ｂと第２のメモリ・セクション１１０−ｃの両方が、共通プレート線２１５−ａおよび２１５−ｂ（たとえば、各メモリ・セクション１１０のための共通プレート、メモリ・セクション１１０のメモリ・セル１０５の各々のための共通ノード）をそれぞれ含むと示されているが、回路４００のいくつかの実施例は、メモリ・セル１０５−ｂまたは１０５−ｃの各行のための別個のプレート線２１５−ａまたは２１５−ｂ（たとえば、ワード線２０５の各々と関連づけられた独立してアクセス可能なプレート線２１５）を含んでもよいし、メモリ・セル１０５−ｂもしくは１０５−ｃの各列のための別個のプレート線２１５−ａまたは２１５−ｂ（たとえば、ディジット線２１０の各々と関連づけられた独立してアクセス可能なプレート線２１５）を含んでもよい。
ワード線２０５−ａおよび２０５−ｂの各々（たとえば、ワード線ＷＬ１１〜ＷＬ１ｎおよびＷＬ２１〜ＷＬ２ｎの各々）は、示されるようにそれぞれのワード線電圧ＶＷＬと関連づけられてよく、それぞれの行コンポーネント（たとえば、第１のメモリ・セクション１１０−ｂのための行コンポーネント１２５−ｂ、第２のメモリ・セクション１１０−ｃのための行コンポーネント１２５−ｃ）と結合されてよい。行コンポーネント１２５−ｂおよび１２５−ｃは、ワード線２０５−ａまたは２０５−ｂのうちの１つまたは複数をさまざまな電圧源（図示せず）と結合してよい。たとえば、行コンポーネント１２５−ｂは、ワード線２０５−ａのうちの１つまたは複数を、比較的高い電圧（たとえば、０Ｖよりも大きい電圧であってよい選択電圧）を有する電圧源または比較的低い電圧（たとえば、０Ｖの接地電圧または負の電圧であってよい選択解除電圧）を有する電圧源と選択的に結合してよい。別の実施例では、行コンポーネント１２５−ｂは、ワード線２０５−ａのうちの１つまたは複数を３つの電圧源のうちの１つと選択的に結合してよい。いくつかの実施例では、第１の電圧源はアイドル電圧またはスタンバイ電圧（たとえば、接地電圧、比較的小さい正の電圧）を有することがあり、第２の電圧源は選択電圧（たとえば、接地電圧よりも大きい正の電圧、比較的大きい正の電圧）を有することがあり、第３の電圧源は選択解除電圧（たとえば、接地電圧、負の電圧）を有することがある。いくつかの実施例は、さまざまな動作をサポートするためにワード線均等化電圧源をさらに含むことがあり、このワード線均等化電圧源は第４の電圧源であってよい。本開示によれば、他の実施例も可能である。行コンポーネント１２５−ｃは、行コンポーネント１２５−ｂに類似した様式でワード線２０５−ｂを電圧源と結合してもよいし、または行コンポーネント１２５−ｂとは異なる様式でワード線２０５−ｂを電圧源と結合してもよい。
ディジット線２１０−ａおよび２１０−ｂの各々（たとえば、ディジット線ＤＬ１１〜ＤＬ１ｍおよびＤＬ２１〜ＤＬ２ｍの各々）は、示されるようにそれぞれのディジット線電圧ＶＤＬと関連づけられてよく、それぞれのセンス・コンポーネント１５０（たとえば、センス・コンポーネント１５０−ｂ、センス・コンポーネント１５０−ｃ）と結合されてよい。回路４００の実施例では、ディジット線２１０−ａおよび２１０−ｂの各々は、それぞれのメモリ・セクション１１０とそれぞれのセンス・コンポーネント１５０との間の直接接続（たとえば、メモリ・セクション１１０−ｂをセンス・コンポーネント１５０−ｂと直接的に結合する、メモリ・セクション１１０−ｃをセンス・コンポーネント１５０−ｃと直接的に結合する）として示されている。メモリ・デバイスにおけるセクション・ベースのデータ保護のための説明されたアクセス・スキームをサポートする回路の他の実施例では、図２を参照して説明されるように、真性容量２４０、１つもしくは複数の信号発生コンポーネント２８０、または１つもしくは複数のバイパス線２７０を含む追加のコンポーネントまたは要素は、メモリ・セクション１１０およびセンス・コンポーネント１５０に結合されてもよいし、メモリ・セクション１１０とセンス・コンポーネント１５０との間に結合されてもよい。いくつかの実施例では、回路４００は、図２を参照して説明される信号線２６０などの、信号線のセットＳＬ１１〜ＳＬ１ｍまたはＳＬ２１〜ＳＬ２ｍも含んでよい。
１つまたは複数のプレート線２１５−ａまたは２１５−ｂ（たとえば、プレート線ＰＬ１、プレート線ＰＬ２）の各々は、示されるようにそれぞれのプレート線電圧ＶＰＬと関連づけられてよく、それぞれのプレート・コンポーネント１４５（たとえば、第１のメモリ・セクション１１０−ｂのためのプレート・コンポーネント１４５−ｂ、第２のメモリ・セクション１１０−ｃのためのプレート・コンポーネント１４５−ｃ）と結合されてよい。プレート・コンポーネント１４５−ｂまたは１４５−ｃは、１つまたは複数のプレート線２１５−ａまたは２１５−ｂをさまざまな電圧源（図示せず）と結合してよい。たとえば、プレート・コンポーネント１４５−ｂは、１つまたは複数のプレート線２１５−ａを、比較的高い電圧（たとえば、０Ｖよりも大きい電圧であってよいプレート・ハイ電圧）を有する電圧源または比較的低い電圧（たとえば、０Ｖの接地電圧または負の電圧であってよいプレート・ロー電圧）を有する電圧源と選択的に結合してよい。
行コンポーネント１２５−ｂ、センス・コンポーネント１５０−ｂ、およびプレート・コンポーネント１４５−ｂは、第１のメモリ・セクション１１０−ｂのためのさまざまなアクセス動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作、放散動作、均等化動作、電圧調整動作）をサポートするように構成されてよい。たとえば、行コンポーネント１２５−ｂは、特定のワード線２０５−ａをアクティブ化するまたはこれに電圧を印加するように構成されてよい。いくつかの実施例では、ワード線２０５−ａをアクティブ化することによって、それぞれのワード線２０５−ａと結合されたメモリ・セル１０５−ｂのうちの１つまたは複数のためのセル選択コンポーネント２３０−ａがアクティブ化され得る。たとえば、ワード線２０５−ａ−１をアクティブ化することによって、メモリ・セル１０５−ｂ−１１〜１０５−ｂ−ｍ１（たとえば、第１のメモリ・セクション１１０−ｂのメモリ・セル１０５−ｂの行）と関連づけられたセル選択コンポーネント２３０−ａ−１１〜２３０−ａ−ｍ１のすべてがアクティブ化され得る。
センス・コンポーネント１５０−ｂは、メモリ・セル１０５−ｂのそれぞれのメモリ・セルによって記憶された論理状態を検出するように構成されたセンス・アンプ２９０−ａのセットを含んでよい。いくつかの実施例では、センス・アンプ２９０−ａは、それぞれのディジット線電圧ＶＤＬを基準線電圧ＶＲＬと比較することによって、記憶された論理状態を検出することがあり、この論理状態は、（たとえば、基準線２６５−ａを介して）基準コンポーネント２８５−ａによってセンス・コンポーネント１５０−ｂに提供され得る。プレート・コンポーネント１４５−ｂは、プレート線２１５−ａのうちの特定の１つもしくは複数をアクティブ化するまたはこれに電圧を印加するように構成されてよい。いくつかの実施例では、行コンポーネント１２５−ｂ、センス・コンポーネント１５０−ｂ、プレート・コンポーネント１４５−ｂ、または基準コンポーネント２８５−ａと関連づけられた動作は、少なくとも一部はメモリ・コントローラ１７０−ｂによって制御されてよい。
同様に、行コンポーネント１２５−ｃ、センス・コンポーネント１５０−ｃ、およびプレート・コンポーネント１４５−ｃは、第２のメモリ・セクション１１０−ｃのためのさまざまなアクセス動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作、放散動作、均等化動作、電圧調整動作）をサポートするように構成されてよい。いくつかの実施例では、行コンポーネント１２５−ｃ、センス・コンポーネント１５０−ｃ、プレート・コンポーネント１４５−ｃ、または基準コンポーネント２８５−ｂと関連づけられた動作は、少なくとも一部はメモリ・コントローラ１７０−ｂによっても制御されてよい。
回路４００の実施例では、センス・コンポーネント１５０−ｂおよび１５０−ｃは各々、それぞれのディジット線２１０−ａまたは２１０−ｂ（たとえば、メモリ・セル１０５の各列のための別個のセンス・アンプ２９０）の各々と関連づけられた別個のセンス・アンプ２９０（たとえば、第１のメモリ・セクション１１０−ｂのためのセンス・アンプ２９０−ａ、第２のメモリ・セクション１１０−ｃのためのセンス・アンプ２９０−ｂ）を含んでよい。センス・アンプ２９０−ａおよび２９０−ｂの各々は、列コンポーネント１３５、入出力コンポーネント１６０、またはメモリ・コントローラ１７０−ｂなどのメモリ・デバイスの他の部分と（たとえば、図示されない１つまたは複数のＩ／Ｏライン２９５を介して）結合されてよい。センス・アンプ２９０−ａおよび２９０−ｂの各々は、図２を参照して説明されるような関連づけられた電圧などの、それぞれの信号電圧Ｖｓｉｇおよびそれぞれの基準電圧Ｖｒｅｆと関連づけられてよい。センス・アンプ２９０−ａおよび２９０−ｂの各々は、図２を参照して説明されるものなどの、（たとえば、Ｖ０または負の電圧に実質的に等しい接地電圧であってよいＶＬの電圧を有する）第１のセンス・アンプ電圧源と結合されてよく、（たとえば、ＶＬの電圧よりも大きくてよいＶＨの電圧を有する）第２のセンス・アンプ電圧源と結合されてよい。
センス・コンポーネント１５０−ｂおよび１５０−ｃは、いくつかの実施例では、メモリ・セル１０５−ｂまたは１５０−ｃによって記憶された論理状態を検出するときに読み出し動作と関連づけられた信号をラッチするために使用されてよい。たとえば、そのようなラッチングと関連づけられた電気信号は、たとえばＩ／Ｏライン２９５（図示せず）を介して、センス・コンポーネント１５０−ａ（たとえば、センス・アンプ２９０−ａ）と入出力コンポーネント１６０（図示せず）との間で通信されることがある。いくつかの実施例では、センス・コンポーネント１５０−ａおよび１５０−ｂは、メモリ・コントローラ１７０−ｂと電子通信することがあり、メモリ・コントローラ１７０−ｂは、センス・コンポーネント１５０−ａおよび１５０−ｂのさまざまな動作を制御し得る。いくつかの実施例では、センス・コンポーネント１５０に提供された論理信号をアクティブ化することは、センス・コンポーネント１５０を「イネーブル」にするまたは「アクティブ化」することと呼ばれることがある。いくつかの実施例では、センス・コンポーネント１５０に提供された論理信号をアクティブ化することは、メモリ・セル１０５にアクセスした結果を「ラッチ」することと呼ばれることがある、または、それとして知られる動作の一部であることがある。
回路４００の実施例では、センス・アンプ２９０−ａおよび２９０−ｂの各々は、さまざまなスイッチング・コンポーネントによって回路４００のさまざまな部分を選択的に結合または結合解除されてよい。いくつかの実施例では、センス・アンプ２９０−ａおよび２９０−ｂの各々は、（たとえば、論理信号をアクティブ化または非アクティブ化することによって）それぞれのセンス・アンプ２９０−ａまたは２９０−ｂおよびそれぞれのディジット線２１０−ａまたは２１０−ｂを選択的に結合または結合解除するように構成されたスイッチング・コンポーネントを含んでよい。いくつかの実施例では、センス・アンプ２９０−ａおよび２９０−ｂの各々は、（たとえば、論理信号をアクティブ化または非アクティブ化することによって）それぞれのセンス・アンプ２９０−ａまたは２９０−ｂおよび基準コンポーネント２８５−ａまたは２８５−ｂなどの基準源を選択的に結合または結合解除するように構成されたスイッチング・コンポーネントを含んでよい。
いくつかの実施例では、センス・アンプ２９０−ａおよび２９０−ｂの各々は、（たとえば、論理信号をアクティブ化または非アクティブ化することによって）それぞれのセンス・アンプ２９０−ａまたは２９０−ｂおよびそれぞれの均等化電圧源を選択的に結合または結合解除するように構成されたスイッチング・コンポーネントを含んでよい。いくつかの実施例では、均等化電圧源は、電圧Ｖ０を有する共通基準電圧と関連づけられ得る共通接地点（たとえば、シャーシ接地、中性点など）を表すことがあり、共通基準電圧から他の電圧が定義される。
回路４００に関して説明される論理信号のうちの任意の１つまたは複数は、メモリ・コントローラ１７０−ｂによって提供されてよく、メモリ・コントローラ１７０−ｂは、複数のメモリ・セクション１１０の間で共有されるメモリ・コントローラ１７０の一実施例であってよい。いくつかのスイッチング・コンポーネントは共通論理信号を共有し得るが、スイッチング・コンポーネントのいずれかは、所与のスイッチング・コンポーネントに固有の論理信号（たとえば、ディジット線２１０−ａまたは２１０−ｂのうちの特定の１つに固有の論理信号、メモリ・セル１０５の特定の行に固有の論理信号、ディジット線２１０−ａまたは２１０−ｂのうちの特定の１つに固有の論理信号、メモリ・セル１０５の特定の列に固有の論理信号）によってアクティブ化または非アクティブ化されてよい。
回路４００は、別個の基準電圧源（たとえば、基準コンポーネント２８５−ａ、基準コンポーネント２８５−ｂ）とともに示されているが、メモリ・デバイスにおけるセクション・ベースのデータ保護のための説明されるアクセス・スキームをサポートする他の実施形態または構成は自己参照アクセス・スキームを用いてよく、それぞれのメモリ・セル１０５−ｂまたは１０５−ｃを読み出すための基準電圧は、少なくとも一部は（たとえば、その後の動作において）それぞれのメモリ・セル１０５−ｂまたは１０５−ｃにアクセスすることによって提供されてよい。そのような実施例では、メモリ・セル１０５−ｂまたは１５０−ｃは、それぞれのセンス・アンプ２９０−ａまたは２９０−ｂの基準ノードと結合されてよい。
メモリ・セクション１１０−ａおよび１１０−ｂならびにセンス・コンポーネント１５０−ａおよび１５０−ｂは、特定の境界を反映するそれぞれの破線とともに示されているが、そのような境界は、例示のために示されているにすぎない。言い換えれば、本開示によるメモリ・セクション１１０−ａおよび１１０−ｂならびにセンス・コンポーネント１５０−ａおよび１５０−ｂのうちの１つまたは複数は、回路４００に示される破線の境界とは異なる境界を有してよく、したがって、図４の実施例に示されるよりも多いまたは少ないコンポーネントを含んでよい。
一実施例では、メモリ・デバイスは、センス・コンポーネント１５０−ｂと結合されたディジット線２１０の複数のセットを有してよく、これは、列選択コンポーネントまたはレベル選択コンポーネントを介して選択されてよい。たとえば、回路４００のディジット線２１０−ａ−１〜２１０−ａ−ｍは、センス・コンポーネント１５０−ｂと結合されたディジット線の第１のセット（たとえば、列の第１のセット、列の第１のレベル）を示すことがある。ディジット線の別のセット（たとえば、図示されないディジット線２１０−ｃ−１〜２１０−ｃ−ｍ）は、ディジット線の第１のセットと類似の構成を有し得るセンス・コンポーネント１５０−ｂと結合された（たとえば、図示されないメモリ・セル１０５の異なるセットと結合された）ディジット線の第２のセット（たとえば、列の第２のセット、列の第２のレベル）を指すことがある。
いくつかの実施例では、メモリ・デバイス１００の回路は、ディジット線の第１のセットのディジット線２１０がセンス・コンポーネント１５０−ｂと結合されるかまたはディジット線の第２のセットのディジット線２１０がセンス・コンポーネント１５０−ｂと結合されるかを選択するために、センス・コンポーネント１５０−ｂとディジット線の第１のセットおよび第２のセットとの間の列選択コンポーネントまたはレベル選択コンポーネントを含んでよい。いくつかの実施例では、ディジット線２１０または列の異なるセットが共通ワード線２０５を共有し得る。言い換えれば、いくつかの実施例では、ワード線２０５は、ディジット線２１０の異なるセットまたは列内の、メモリ・セル１０５のセル選択コンポーネント２３０（たとえば、行）をアクティブ化し得る。いくつかの実施例では、ディジット線２１０の異なるセットまたは列は、メモリ・セクション１１０とセンス・コンポーネント１５０との間の（たとえば、センス・コンポーネント１５０と列選択コンポーネントまたはレベル選択コンポーネントとの間の）信号線も共有し得る。したがって、特定のメモリ・セル１０５は、特定のワード線アドレス、ディジット線アドレスまたは信号線アドレス、および列選択アドレスまたはレベル選択アドレス（たとえば、「Ｙアドレス」）の組み合わせを用いてアクセスされ得る。
本開示によるさまざまな実施例では、ディジット線の第１のセットおよびディジット線の第２のセットと関連づけられたメモリ・セル１０５は、同じメモリ・セクション１１０の一部である（たとえば、第１のメモリ・セクション１１０−ｂに含まれるディジット線２１０−ａ−１〜２１０−ａ−ｍおよびディジット線２１０−ｃ−１〜２１０−ｃ−ｍ、共通プレート線２１５−ａを共有するディジット線２１０−ａ−１〜２１０−ａ−ｍおよびディジット線２１０−ｃ−１〜２１０−ｃ−ｍ）と考えられてもよいし、ディジット線の第１のセットおよびディジット線の第２のセットと関連づけられたメモリ・セル１０５は、異なるメモリ・セクションの一部である（たとえば、第１のメモリ・セクション１１０−ｂに含まれ、プレート線２１５−ａと結合されたディジット線２１０−ａ−１〜２１０−ａ−ｍ、および別のメモリ・セクション１１０−ｄに含まれ、図示されていない別のプレート線２１５−ｃと結合されたディジット線２１０−ｃ−１〜２１０−ｃ−ｍ）と考えられてよい。
いくつかの場合では、電圧源は、共通電圧供給源および／または接地点に結合されることがあるが、共通電圧供給源または共通接地点と結合された電圧源の各々における電圧は、それぞれの電圧源と関連づけられた共通電圧供給源または共通接地点との間の回路４００におけるさまざまな差（たとえば、導体長さ、導体幅、導体抵抗、導体または他の容量）により、異なることがある。
いくつかの実施例では、第１のメモリ・セクション１１０−ｂは、第２のメモリ・セクション１１０−ｃから絶縁または分離されてよい。たとえば、ディジット線２１０−ａはディジット線２１０−ｂから絶縁されてよく、プレート線２１５−ａはプレート線２１５−ｂから絶縁されてよく、ワード線２０５−ａはワード線２０５−ｂから絶縁されてよい。さまざまな実施例では、行コンポーネント１２５−ｂは行コンポーネント１２５−ｃから分離されてもよいし、プレート・コンポーネント１４５−ｂはプレート・コンポーネント１４５−ｃから分離されてもよいし、基準コンポーネント２８５−ａは基準コンポーネント２８５−ｂから分離されてもよいし、センス・コンポーネント１５０−ｂはセンス・コンポーネント１５０−ｃから分離されてもよい。
いくつかの実施例では（たとえば、第１のメモリ・セクション１１０−ｂが第２のメモリ・セクション１１０−ｃから絶縁または分離されるとき）、第１のメモリ・セクション１１０−ｂ上で実行されるアクセス動作は、第２のメモリ・セクション１１０−ｃに影響を与えないことがある。言い換えれば、（たとえば、アクセス動作中に）第１のメモリ・セクション１１０−ｂに印加される電圧または他の信号は、第２のメモリ・セクション１１０−ｃに印加される電圧または他の信号へと転換されないことがあり、その逆も同様である。したがって、漏洩電荷またはバイアスは、メモリ・デバイス１００の異なるメモリ・セクション１１０によって異なるように蓄積することがあり、あるメモリ・セクション１１０上で実行される電圧調整動作は、別のメモリ・セクション１１０上で類似の効果を提供しないことがある。本開示の態様によれば、電圧調整動作は、メモリ・デバイス１００のメモリ・セクション１１０上での漏洩電荷またはバイアスの蓄積を軽減するために、セクションごとにさまざまな間隔に従って実行されることがある。
図５は、本開示の態様による、メモリ・デバイスにおいて記憶されたデータを保護するための例示的なアクセス・スキームの動作を示すタイミング図５００を示す。タイミング図５００は、図４の例示的な回路４００のコンポーネントを参照して説明されるが、異なる回路配置とともに実行され得る動作を示すこともある。
タイミング図５００の例では、メモリ・セル１０５−ｂ−１１は、選択されたメモリ・セル１０５（たとえば、第１のメモリ・セクション１１０−ｂの選択されたメモリ・セル１０５−ｂ）であってよい。言い換えれば、タイミング図５００の動作の前またはその間に、メモリ・セル１０５−ｂ−１１は、第１のメモリ・セクション１１０−ｂのアクセス動作（たとえば、読み出し動作、いくつかの実施例では再書き込み動作を含むまたはこれが続くことがある）のために、（たとえば、メモリ・コントローラ１７０−ｂによって）選択または識別されてよい。第１のメモリ・セクション１１０−ｂの他のメモリ・セル１０５−ｂ（たとえば、図示されないメモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎ）は、タイミング図５００の例では、選択されていないメモリ・セル１０５（たとえば、メモリ・セルの列の選択されていないメモリ・セル１０５−ｂ）であってよい。タイミング図５００の例では、メモリ・セル１０５−ｂ−１１は、最初は、本明細書において（たとえば、図３を参照して）説明される論理１状態を記憶することがある。タイミング図５００の例では、選択されていないメモリ・セル１０５−ｂ−１ｎも、最初は、本明細書において（たとえば、図３を参照して）説明される論理１状態を記憶することがある。アクセス動作から生じる説明される漏洩に関して、選択されていないメモリ・セル１０５は「犠牲セル」と呼ばれることがあり、選択されたメモリ・セル１０５は「攻撃者セル」と呼ばれることがある。
いくつかの実施例では、タイミング図５００の動作を開始する前に（たとえば、アイドル期間、アイドル間隔、スタンバイ期間、スタンバイ間隔の間に）、第１のメモリ・セクション１１０−ｂのディジット線２１０−ａとプレート線２１５−ａが、同じ電圧でバイアスされることがある。ディジット線２１０とプレート線２１５の電圧を一致させることは、第１のメモリ・セクション１１０−ａ内の電荷漏洩を最小にし得る。たとえば、タイミング図５００の例では、第１のメモリ・セクション１１０−ｂのディジット線２１０−ａおよびプレート線２１５−ａは、０Ｖの初期電圧（たとえば、接地電圧、シャーシ接地電圧、均等化電圧）を有することがあり、この初期電圧は、（たとえば、センス・コンポーネント１５０−ｂを介して、プレート・コンポーネント１４５−ｂを介して、列コンポーネント１３５を介して、信号発生コンポーネント２８０を介して）さまざまな電圧源によって提供され得る。他の実施例では、ディジット線２１０−ａおよびプレート線２１５−ａは、異なる電圧でバイアスされてよく、その電圧は、ディジット線２１０−ａとプレート線２１５−ａとで等しくてもよいし、等しくなくてもよい。
タイミング図５００は、行コンポーネント１２５−ｂが本明細書において説明される（たとえば、第１のメモリ・セクション１１０−ｂの特定のワード線２０５−ａまたは列をアクティブ化、非アクティブ化、均等化するための）さまざまな動作をサポートするために３つの電圧のうちの１つである電圧（たとえば、バイアス）を第１のメモリ・セクション１１０−ｂのワード線２０５−ａの各々に印加するように構成されるアクセス・スキームを示し得る。タイミング図５００の動作をサポートするために、行コンポーネント１２５−ｂは、ワード線２０５−ａの特定のワード線に特定の電圧印加するために電圧源、電圧供給源、スイッチング・コンポーネント、選択コンポーネント、アンプ、または電圧変換コンポーネントのさまざまな構成を含んでよく、いくつかの実施例では、メモリ・コントローラ１７０−ｂからの信号またはコマンドに応答し得る。
第１の電圧であるＶ１は、ワード線アイドル電圧またはワード線スタンバイ電圧を表し得る。タイミング図５００の例によれば、第１の電圧は、いくつかの場合では、接地電圧または仮想接地電圧であることがあり、たとえば、センス・コンポーネント１５０−ｂまたはプレート・コンポーネント１４５−ｂの電圧源と同じ電圧供給源またはシャーシ接地と結合されることがある。第１の電圧は、いくつかの条件下で第１のメモリ・セクション１１０−ｂのセル選択コンポーネント２３０−ａを非アクティブ化することと関連づけられた値を有することがある。いくつかの実施例では、第１の電圧は、０Ｖの値を有することがあり、ＶＳＳと呼ばれることがある。他の実施例では、第１の電圧は、セル選択コンポーネント２３０を非アクティブ化するために負の値を有することがあり、ＶＮＷＬと呼ばれることがある。
第２の電圧であるＶ２は、セル・アクセス・ワード線電圧を表し得る。タイミング図５００の例によれば、第３の電圧は、いくつかの場合では、比較的大きい正の電圧であってよく、（たとえば、読み出し動作のための、書き込み動作のための、再書き込み動作のための、リフレッシュ動作のための）いくつかの条件下で第１のメモリ・セクション１１０−ｂのセル選択コンポーネント２３０−ａをアクティブ化するのに十分に大きい大きさを有することがある。いくつかの実施例では、第２の電圧は、（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作のためにメモリ・セル１０５−ｂを選択するためにより低い電圧を使用することと比較して）比較的高速なアクセス動作をサポートするために比較的大きい大きさを有するように選択されることがある。いくつかの実施例では、第２の電圧は、３．１Ｖの値を有することがあり、ＶＣＣＰと呼ばれることがある。
第３の電圧であるＶ３は、セル均等化または放散ワード線電圧を表し得る。タイミング図５００の例によれば、第３の電圧は、いくつかの場合では、比較的小さい正の電圧であってよく、（たとえば、電圧調整動作のための）いくつかの条件下で第１のメモリ・セクション１１０−ｂのセル選択コンポーネント２３０−ａをアクティブ化するのに十分に大きい大きさを有することがある。いくつかの実施例では、第３の電圧は、電圧調整動作または比較的低い電力消費量をもつ他の状態（たとえば、電圧調整動作のためにより高い電圧を使用することと比較して）をサポートするために比較的小さい大きさを有するように選択されてよい。いくつかの実施例では、第３の電圧は、説明された動作中の比較的低いスルー・レート（たとえば、電圧の変化の速度）をサポートするように選択されることがある。いくつかの実施例では、第３の電圧は、１．０Ｖ〜１．２Ｖの値を有することがあり、ＶＰＷＬまたはＶｐｅｒｉと呼ばれることがある。
５０１では、アクセス動作は、第１のメモリ・セクション１１０−ｂのさまざまな初期化動作を含んでもよいし、第１のメモリ・セクション１１０−ｂと関連づけられてもよい。たとえば、５０１では、アクセス動作は、センス・コンポーネント１５０−ｂのセンス・アンプ２９０−ａをそれぞれの均等化電圧源から選択的に結合解除すること（たとえば、センス・コンポーネント１５０−ｂと関連づけられた論理信号を非アクティブ化することを含み得る、センス・アンプ２９０−ａと接地電圧源との間のスイッチング・コンポーネントを非アクティブ化すること）を含むことがある。したがって、５０１では、センス・アンプ２９０−ａのためのそれぞれの信号電圧Ｖｓｉｇ（たとえば、センス・コンポーネント１５０−ｂのアレイ側の電圧）および基準電圧Ｖｒｅｆ（たとえば、センス・コンポーネント１５０−ｂの基準側の電圧）は、ゼロ・ボルトであることがある。
５０２では、アクセス動作は、第１のメモリ・セクション１１０−ｂのプレート線２１５−ａ（たとえば、共通プレート、メモリ・セル１０５−ｂの共通ノード）の電圧を上昇させることを含んでよい。たとえば、５０２では、プレート・コンポーネント１４５−ｂは、プレート線２１５−ａを比較的高い電圧（たとえば、プレート・ハイ電圧）を有する電圧源と結合することがある。いくつかの実施例では、５０２では、プレート・コンポーネント１４５−ｂは、プレート線２１５−ａを比較的高い電圧を有する電圧源と結合する前に、プレート線２１５−ａをプレート・ロー電圧源（たとえば、接地電圧源、アイドル・プレート線電圧源、スタンバイ・プレート線電圧源）から結合解除することがある。したがって、５０２では、第１のメモリ・セクション１１０−ｂのプレート線電圧ＶＰＬ，１は、５０２の前の電圧から増加し得る。
いくつかの実施例では、５０２の動作は、漏洩電荷を第１のメモリ・セクション１１０−ｂの選択されていないメモリ・セル１０５−ｂへとまたはこれから駆動することと関連づけられることがある。たとえば、第１のメモリ・セクション１１０−ｂのプレート線２１５−ａとディジット線２１０−ａ−１の電圧の差（たとえば、ＶＰＬ，１−ＶＤＬ，１１）により、漏洩電荷は、メモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎと関連づけられたセル選択コンポーネント２３０−ａ−１２（図示せず）〜２３０−ａ−１ｎのうちの１つまたは複数にわたって流れることがある。したがって、漏洩電荷は、キャパシタ２２０−ａ−１２（図示せず）〜２２０−ａ−１ｎのうちの１つまたは複数へとまたはこれから流れることがあり、これによって、選択されていないメモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎのうちの１つまたは複数（たとえば、選択されたメモリ・セル１０５−ｂと同じ列のメモリ・セル１０５−ｂ）によって記憶された電荷状態または論理状態が変わり得る。たとえば、図３を参照して説明される電荷状態３０５−ａと比較して、５０２の動作は、選択されていないメモリ・セルの強誘電体キャパシタ２２０−ａ（たとえば、メモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎのうちの１つまたは複数）を、パス３６０に沿って（たとえば、電荷状態３０５−ｅの方へ）移動させることがあり、これは、選択されていないメモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎのうちの１つまたは複数の分極の部分的損失を表し得る。
いくつかの実施例では、漏洩電荷は、プレート線２１５−ａの電圧を上昇させた結果として、第１のメモリ・セクション１１０−ｂの他の選択されていないメモリ・セル１０５−ｂ（たとえば、第１のメモリ・セクション１１０の他の列のメモリ・セル１０５、メモリ・セル１０５−ｂ−ｍ１〜１０５−ｂ−ｍｎのうちのもう１つ）へとまたはこれから駆動されることがある。いくつかの実施例では、メモリ・セクション１１０のプレート線２１５の電圧を上昇させたことは、特定のメモリ・セル１０５が選択されているにせよいないにせよ、メモリ・セクション１１０のすべてのメモリ・セル１０５へとまたはこれから漏洩電荷を駆動することと関連づけられ得る。たとえば、何らかの量の漏洩電荷は、セル選択コンポーネント２３０−ａ−１１が決定されたアクセス動作（たとえば、５０３におけるワード線選択動作）のためにアクティブ化される前に、５０２においてプレート線２１５−ａの電圧を第１の電圧から第２のより高い電圧に上昇させた結果として、選択されたメモリ・セル１０５−ｂ−１１へとまたはこれから駆動されることがある。
そのような動作と関連づけられた漏洩電荷は、第１のメモリ・セクション１１０−ｂの選択されていないメモリ・セル１０５−ｂ（たとえば、ディジット線２１０−ａ−１と結合された、メモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎのうちの任意の１つまたは複数）の電圧挙動によって示され得る。たとえば、電荷漏洩の不在下で、ディジット線２１０−ａ−１と結合された選択されていないメモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎのセル底部電圧Ｖｂｏｔｔｏｍ，１は、プレート線電圧ＶＰＬ，１に全体的に従う。しかしながら、タイミング図５００の例では、（たとえば、論理１を記憶する）メモリ・セル１０５−ｂ−１ｎと関連づけられたセル底部電圧Ｖｂｏｔｔｏｍ，１ｎは、強誘電体キャパシタ２２０−ａ−１ｎのセル底部からセル選択コンポーネント２３０−ａ−１ｎを通ってディジット線２１０−ａ−１への電荷漏洩により、印加電圧ＶＰＬほど高く上昇しないことがある。したがって、強誘電体キャパシタ２２０−ａ−１ｎ（または、他の選択されていないメモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎのいずれかのキャパシタ２２０−ａ）は、強誘電体キャパシタ２２０−ａ−１ｎの電荷状態の変化（たとえば、電荷状態３０５−ａから電荷状態３０５−ｅに向けての遷移）と関連づけられ得る、ΔＶｃａｐ，１ｎによって示される、電圧（たとえば、蓄積された非ゼロ・バイアス）の変化を経験することがある。
いくつかの実施例では、漏洩電荷は、５０２の後に（たとえば、５０８の後にプレート線２１５−ａおよびディジット線２１０−ａ−１の電圧が均等化されるまで、プレート線２１５−ａおよびディジット線２１０−ａ−１の電圧の差がそれぞれのメモリ・セル１０５−ｂの強誘電体キャパシタ２２０−ａのキャパシタ電圧Ｖｃａｐに等しくなるまで）第１のメモリ・セクション１１０−ｂ内を引き続き流れることがある。強誘電体キャパシタ２２０−ａ−１ｎの電圧の変化は、タイミング図５００の動作全体を通して電圧ΔＶｃａｐ，１ｎによって引き続き示されることがある。漏洩電荷はセル選択コンポーネント２３０上での漏洩に関して説明されるが、漏洩は、中間ノードまたは隣接するメモリ・セル１０５のセル底部２２２の間を結合した結果でもあることがある（たとえばＶｂｏｔｔｏｍ，１１とＶｂｏｔｔｏｍ，１２との間の差の結果としての漏洩、Ｖｂｏｔｔｏｍ，１１とＶｂｏｔｔｏｍ，２１の間の差の結果としての漏洩）。
５０３では、動作は、第１のメモリ・セクション１１０−ｂのワード線選択動作を含んでよい。たとえば、５０３では、行コンポーネント１２５−ｂは、選択されたメモリ・セル１０５−ｂ−１１と関連づけられたワード線２０５−ａ−１（たとえば、第１のメモリ・セクション１１０−ｂの選択されたワード線２０５−ａ、第１のメモリ・セクション１１０−ｂの選択された行）を、第１の電圧（たとえば、Ｖ１、ワード線アイドル電圧またはスタンバイ電圧）にバイアスされることから、第２の電圧（たとえば、Ｖ２、セル・アクセス・ワード線電圧）にバイアスされることに変更することがある。言い換えれば、５０３の動作は、ワード線２０５−ａ−１に印加されたバイアスにおける遷移（たとえば、ＶＷＬ，１１）を引き起こすまたは開始することを含んでよい、（たとえば、第１のメモリ・セクション１１０−ｂの）ワード線２０５−ａ−１をアクティブ化または選択することと関連づけられることがある。いくつかの実施例では、５０３の動作は、メモリ・セクション１１０−ｂのメモリ・セル１０５−ｂ−１１にアクセスすることを決定すること（たとえば、メモリ・コントローラ１７０−ｂによる決定）を伴ってもよいし、アクセス動作を実行するためにメモリ・セル１０５−ｂ−１１を識別してもよい。いくつかの実施例では、５０３の動作は、強誘電体キャパシタ２２０−ａ−１１をディジット線２１０−ａ−１と選択的に結合することと関連づけられることがある。いくつかの実施例では、５０３の動作は、メモリ・セル１０５−ｂ−１１を選択することと呼ばれることがある。
ワード線２０５−ａ−１はセル選択コンポーネント２３０−ａ−１１と結合されているので、セル選択コンポーネント２３０−ａ−１１は、５０３の動作の結果としてアクティブ化され得る。言い換えれば、５０３の動作の結果として、キャパシタ２２０−ａ−１１は、ディジット線２１０−ａ−１と選択的に結合され得る。したがって、電荷は、メモリ・セル１０５−ｂ−１１によって記憶された論理状態に基づいて（たとえば、キャパシタ２２０−ａ−１１の分極状態に基づいて）メモリ・セル１０５−ｂ−１１とディジット線２１０−ａ−１との間を流れ得る。したがって、タイミング図５００の例では、ディジット線２１０−ａ−１の電圧（たとえば、ＶＤＬ，１）は、電荷がディジット線２１０−ａ−１と共有されるとき、上昇し得る。いくつかの実施例では（たとえば、第１のメモリ・セクション１１０−ｂがセンス・コンポーネント１５０−ｂと結合されているとき）、センス・アンプ２９０−ａ−１における信号電圧（たとえば、Ｖｓｉｇ，１）も上昇することがあり、５０３の後でＶＤＬ，１に等しいことがある。したがって、５０３の動作は、行コンポーネント１２５−ｂ（たとえば、行デコーダ）にワード線２０５−ａ−１をアクティブ化させることによって選択されたメモリ・セル１０５−ｂ−１１上でアクセス動作を実行する実施例であることがある。いくつかの実施例では、５０３の動作は、メモリ・セル１０５（たとえば、メモリ・セル１０５−ｂ−２１〜１０５−ｂ−ｍ１）の行内の他のメモリ・セル１０５上でアクセス動作を実行することとも関連づけられることがある。
５０４では、動作は、センス・コンポーネント１５０−ｂに基準電圧を提供することを含んでよい。たとえば、５０４では、基準コンポーネント２８５−ａは、第１のメモリ・セクション１１０−ｂの基準線２６５−ａを、基準電圧を提供する電圧源と結合することがある。基準電圧は、いくつかの場合では、論理０を記憶するメモリ・セル１０５−ｂを読み出すときに生成される信号電圧（たとえば、論理０を読み出すときの論理Ｖｓｉｇ）と論理１を記憶するメモリ・セル１０５−ｂを読み出すときに生成される信号電圧（たとえば、論理１を読み出すときのＶｓｉｇ）との間の値（たとえば、平均）として選択されることがある。いくつかの実施例では、５０４では、アクセス動作は、基準電圧を提供する電圧源と基準線２６５−ａを結合する前に基準コンポーネント２８５−ａが基準線２６５−ａを接地電圧源から結合解除することを含んでよい。したがって、５０４では、基準線２６５−ａの電圧（たとえば、ＶＲＬ，１）は、５０４の前の電圧（たとえば、アイドル基準線電圧またはスタンバイ基準線電圧）から増加し得る。いくつかの実施例では、センス・アンプ２９０−ａ−１における基準電圧（たとえば、Ｖｒｅｆ，１）も、上昇することがあり、５０４の後のＶＲＬ，１に等しいことがある。自己参照読み出し動作をサポートするアクセス・スキームの他の実施例（図示せず）では、５０４において示される動作は、メモリ・セル１０５−ｂ−１１を使用して（たとえば、選択されたメモリ・セル１０５−ｂを使用して）基準信号を発生させる１つまたは複数の動作と置き換えられてよい。
５０５では、動作は、メモリ・セル１０５−ｂ−１１によって記憶された論理状態を検出した結果をラッチすることを含んでよい。たとえば、５０５では、センス・アンプ２９０−ａは、（たとえば、論理信号をセンス・コンポーネント１５０−ｂにアクティブ化することによって）アクティブ化されることがあり、これによって、センス・アンプ２９０−ａ−１がハイ・センス・アンプ電圧源（たとえば、電圧ＶＨの電圧源）と結合されることがあり、センス・アンプ２９０−ａ−１がロー・センス・アンプ電圧源（たとえば、電圧ＶＬの電圧源）と結合されることがある。いくつかの実施例では、５０５における動作は、（たとえば、センス・アンプ２９０−ａと第１のメモリ・セクション１１０−ｂとの間のスイッチング・コンポーネントを非アクティブ化することによって）センス・アンプ２９０−ａを第１のメモリ・セクション１１０−ｂから絶縁（たとえば、結合解除）することを含むことがあり、これによって、センス・アンプ２９０−ａ−１の信号ノード２９１がメモリ・セル１０５−ｂ−１１から絶縁され得る。いくつかの実施例では、５０５における動作は、（たとえば、センス・アンプ２９０−ａと基準コンポーネント２８５−ａとの間のスイッチング・コンポーネントを非アクティブ化することによって）センス・アンプ２９０−ａを基準コンポーネント２８５−ａから絶縁（たとえば、結合解除）することを含むことがあり、これによって、センス・アンプ２９０−ａ−１の基準ノード２９２が基準コンポーネント２８５−ａから絶縁され得る。いくつかの実施例では、センス・アンプ２９０−ａを第１のメモリ・セクション１１０−ｂまたは基準コンポーネント２８５−ｂまたは両方から絶縁することは、センス・アンプ２９０−ａをアクティブ化する前に実行されることがある。
タイミング図５００の例では、５０５においてＶｓｉｇ，１がＶｒｅｆ，１よりも大きい場合、５０５の動作の結果として、Ｖｓｉｇ，１は電圧ＶＨに上昇することがあり、Ｖｒｅｆ，１は電圧ＶＬに低下することがある。Ｖｓｉｇ，１またはＶｒｅｆ，１（たとえば、ＶＨまたはＶＬ）の電圧は、（たとえば、列コンポーネント１３５に、入出力コンポーネント１６０に、メモリ・コントローラ１７０−ｂに）センス・コンポーネント１５０−ｂの出力として提供されてよい。いくつかの実施例では、５０１〜５０５の動作のうちの任意の１つまたは複数は、読み出し動作と呼ばれることがある。
５０６では、動作は、センス・アンプ２９０−ａ−１を第１のメモリ・セクション１１０−ｂと結合することを含んでよい。たとえば、５０６では、動作は、センス・アンプ２９０−ａ−１と第１のメモリ・セクション１１０−ｂとの間のスイッチング・コンポーネントをアクティブ化することを含むことがあり、これによって、センス・アンプ２９０−ａ−１の信号ノード２９１がメモリ・セル１０５−ｂ−１１と結合され得る。したがって、ディジット線２１０−ａ−１の電圧（たとえば、ＶＤＬ，１１）は、ハイ・センス・アンプ電圧源（たとえば、ＶＨ）の電圧に上昇することがあり、この電圧は、いくつかの実施例では、（たとえば、５０２においてアクティブ化されるような）プレート線ハイ電圧源の電圧であってもよい。
５０７では、動作は、第１のメモリ・セクション１１０−ｂのプレート線２１５−ａの電圧を低下させることを含んでよい。たとえば、５０７では、プレート・コンポーネント１４５−ｂは、比較的低い電圧（たとえば、プレート線ロー電圧、接地電圧、仮想接地電圧）を有する電圧源とプレート線２１５−ａを結合することがある。いくつかの実施例では、５０７では、プレート・コンポーネント１４５−ｂは、比較的低い電圧を有する電圧源とプレート線２１５−ａを結合する前に、比較的高い電圧を有する電圧源からプレート線２１５−ａを結合解除することがある。したがって、５０７では、プレート線電圧は、（たとえば、アイドル・プレート線電圧またはスタンバイ・プレート線電圧に戻ると）５０７の前の電圧から降下することがある。
いくつかの実施例では、５０６または５０７の一方または両方の動作は、再書き込み動作と呼ばれてもよいし、メモリ・セル１０５−ｂ−１１の再書き込み動作に含まれてもよい。たとえば、５０７では、強誘電体キャパシタ２２０−ａ−１１上に印加される電圧（たとえば、Ｖｃａｐ）は、第１のメモリ・セクション１１０−ｂのディジット線２１０−ａ−１の電圧（たとえば、ＶＤＬ，１１）とプレート線２１５−ａの電圧（たとえば、ＶＰＬ，１）との間の差に等しいことがある。いくつかの実施例では、強誘電体キャパシタ２２０−ａ−１１上に印加される電圧は、正の飽和電圧に対応し得る、図３を参照して説明される電圧３１５に対応することがある。言い換えれば、５０６および５０７の一方または両方の動作は、論理１状態をもつメモリ・セル１０５−ｂ−１１を再書き込みすること（たとえば、タイミング図５００の動作の前に記憶されたメモリ・セル１０５−ｂ−１１を論理状態に戻すこと）と関連づけられることがある。したがって、５０７の動作の後、強誘電体キャパシタ２２０−ａ−１１は、正に飽和されることがある。他の実施例では、再書き込み動作を含む、５０１〜５０７のうちの任意の１つまたは複数の動作は、単一のアクセス動作（たとえば、「読み出しプラス再書き込み」動作）と呼ばれることがある。いくつかの実施例では、５０６または５０７の一方または両方の動作は、読み出し動作とは別個に実行されることがあり、代替的に、「書き込み」動作と呼ばれることがある。
いくつかの実施例では、５０７の動作は、漏洩電荷を選択されていないメモリ・セル１０５へと駆動することとも関連づけられることがある。たとえば、第１のメモリ・セクション１１０−ｂのディジット線２１０−ａ−１およびプレート線２１５−ａの電圧の差（たとえば、ＶＤＬ，１１−ＶＰＬ，１）により、漏洩電荷は、（たとえば、第１のメモリ・セクション１１０−ｂのメモリ・セル１０５−ｂの列の）メモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎのセル選択コンポーネント２３０−ａ−１２〜２３０−ａ−１ｎのうちの１つまたは複数にわたって流れることがある。したがって、漏洩電荷は、キャパシタ２２０−ａ−１２〜２２０−ａ−１ｎのうちの１つまたは複数に流入することがあり、これによって、第１のメモリ・セクション１１０−ｂの選択されていないメモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎのうちの１つまたは複数によって記憶される論理状態が変えられることがある。
いくつかの実施例では、５０７の動作と関連づけられた漏洩電荷は、５０２の動作と関連づけられた漏洩電荷の流れとは反対の方向に流れることがある。言い換えれば、図３を参照して説明される電荷状態３０５−ｅと比較して、５０７の動作は、選択されていないメモリ・セル（たとえば、メモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎのうちの１つまたは複数）の強誘電体キャパシタ２２０−１を、電荷状態３０５−ｆの方へ移動させることがある。いくつかの実施例では、漏洩電荷またはバイアスが、５０７の後に（たとえば、５０８の後にプレート線２１５−ａおよびディジット線２１０−ａ−１の電圧が均等化されるまで、第１のメモリ・セクション１１０−ｂのプレート線２１５−ａおよびディジット線２１０−ａ−１の電圧の差がそれぞれのメモリ・セル１０５−ｂのキャパシタ電圧Ｖｃａｐに等しくなるまで）引き続き蓄積することがある。
５０８では、動作は、センス・アンプ２９０−ａの入力ノードを均等化することを含んでよい。たとえば、５０８では、動作は、センス・アンプ２９０−ａとそれぞれの均等化電圧源との間のスイッチング・コンポーネントをアクティブ化することを含むことがあり、これによって、センス・アンプ２９０−ａがそれぞれの均等化電圧源と選択的に結合されることがある。いくつかの実施例では、５０８における動作は、センス・コンポーネント１５０−ａを非アクティブ化すること（たとえば、センス・アンプ２９０−ａの入力ノードを均等化する前にセンス・アンプ２９０−ａを非アクティブ化すること）を含むことがある。たとえば、５０８においてセンス・コンポーネント１５０−ｂを非アクティブ化することは、センス・アンプ２９０−ａをハイ・センス・アンプ電圧源（たとえば、電圧ＶＨの電圧源）から結合解除することと、センス・アンプ２９０−ａをロー・センス・アンプ電圧源（たとえば、電圧ＶＬの電圧源）から結合解除することとを含むことがある。したがって、５０８では、センス・アンプ２９０−ａのための信号電圧Ｖｓｉｇおよび基準電圧Ｖｒｅｆが、ゼロ・ボルトでバイアスされることがある。いくつかの実施例では（たとえば、センス・コンポーネント１５０−ｂが第１のメモリ・セクション１１０−ｂと結合されるとき）、ディジット線２１０−ａの各々も、５０８の動作の結果としてゼロ・ボルトでバイアスされることがある。
いくつかの実施例では、５０８における動作は、センス・アンプ２９０−ａを基準コンポーネント２８５−ａと結合することを含むことがある。たとえば、５０８における動作は、センス・アンプ２９０−ａと基準コンポーネント２８５−ａとの間のスイッチング・コンポーネントをアクティブ化することを含むことがあり、これによって、センス・アンプ２９０−ａの基準ノード２９２が基準コンポーネント２８５−ａと選択的に結合されることがある。いくつかの実施例では、基準コンポーネント２８５−ａは、センス・アンプ２９０−ａを基準コンポーネント２８５−ａと結合する前または後に、基準線２６５−ａを接地電圧源と結合することがある。
５０９では、動作は、選択されたワード線２０５−ａ−１を非アクティブ化することを含むことがある。たとえば、５０９では、行コンポーネント１２５−ｂは、選択されたワード線２０５−ａ−１を、第２の電圧（たとえば、Ｖ２、セル・アクセス・ワード線電圧）でバイアスされることから、第１の電圧（たとえば、Ｖ１、ワード線アイドル電圧またはワード線スタンバイ電圧）でバイアスされることに変更することがある。いくつかの実施例では、５０９の動作は、強誘電体キャパシタ２２０−ａ−１１をそれぞれのディジット線２１０−ａ−１から選択的に結合解除することと関連づけられることがある。
別個の動作が異なるときに起こるように示されているが、いくつかの動作が、同時に出現してもよいし、並行して出現してもよいし、異なる順序で出現してもよい。
いくつかの実施例では、さまざまな動作は、有利には、メモリ・セル１０５−ｂの論理状態を検知するための時間の量を減少させるために、同時に開始されることがある。たとえば、５０２においてプレート線２１５−ａの電圧を上昇させること、５０３においてワード線２０５−ａ−１をアクティブ化すること、または５０４においてセンス・コンポーネント１５０−ａに基準電圧を提供すること、のうちの任意の２つ以上が、異なる相対的順序で出現してもよいし、重複する持続時間中に出現してもよいし、同時に出現してもよい。
追加的または代替的に、センス・アンプ２９０−ａ−１を第１のメモリ・セクション１１０−ｂから絶縁することと、センス・アンプ２９０−ａを基準コンポーネント２８５−ａから絶縁することは、異なる順序で出現してもよいし、重複する持続時間中に出現してもよいし、同時に出現してもよい。追加的または代替的に、５０７において、センス・アンプ２９０−ａ−１を第１のメモリ・セクション１１０−ｂと結合することと、プレート線２１５−ａの電圧を低下させることは、異なる順序で出現してもよいし、重複する持続時間中に出現してもよいし、同時に出現してもよい。追加的または代替的に、５０９において、センス・アンプ２９０−ａの入力ノードを均等化すること、センス・アンプ２９０−ａを基準コンポーネント２８５−ａと結合すること、またはワード線２０５−ａ−１を選択解除すること、のうちの任意の２つ以上は、異なる順序で出現してもよいし、重複する持続時間中に出現してもよいし、同時に出現してもよい。
５０９の後の選択されていないメモリ・セル１０５−ｂのセル底部電圧（たとえば、Ｖｂｏｔｔｏｍ，１ｎ）によって示されるように、選択されていないメモリ・セル１０５−ａ（たとえば、メモリ・セル１０５−ｂ−１２〜１０５−ｂ−１ｎのうちの１つまたは複数、他の列の他のメモリ・セル１０５）のセル選択コンポーネント２３０−ａが非アクティブ化されることがあるが、それにもかかわらず、漏洩電荷は、選択されたメモリ・セル１０５−ｂ−１１と関連づけられたアクセス動作中に（たとえば、５０１〜５０９のうちの任意の１つまたは複数の動作中に）それぞれの非アクティブ化されたセル選択コンポーネント２３０−ａを流れることがある。強誘電体メモリ・セル１０５−ｂの実施例では、漏洩電荷またはバイアスが、選択されていないメモリ・セル１０５−ｂの強誘電体キャパシタ２２０−ａにおいて蓄積することがあり、これによって、強誘電体キャパシタ２２０−ａの分極が（たとえば、５０９の後のΔＶｃａｐ，１ｎの非ゼロ値によって示されるように）変えられ得る。
たとえば、選択されていないメモリ・セル１０５−ｂ−１ｎの強誘電体キャパシタ２２０−ａ−１ｎが（たとえば、論理１を記憶する）電荷状態３０５−ａであるとき、選択されたメモリ・セル１０５−ｂ−１１上でのアクセス動作と関連づけられた漏洩電荷またはバイアスは、選択されていないメモリ・セル１０５−ｂ−１ｎの電荷状態に、図３を参照して説明されるパス３６０の少なくとも一部分をたどらせることがある。いくつかの実施例では、選択されたメモリ・セル１０５−ｂ−１１上での第１のアクセス動作（たとえば、５０１〜５０９の動作のうちの１つまたは複数）は、強誘電体キャパシタ２２０−ａ−１ｎメモリ・セル１０５−ｂ−１ｎを、電圧ΔＶｃａｐ，１ｎのレベルに対応し得る、図３を参照して説明される電荷状態３０５−ｅに接近または到達させることがある。
選択されていないメモリ・セル１０５−ｂ−１ｎが、第１のメモリ・セクション１１０−ｂの他の選択されたメモリ・セル１０５−ｂのためのその後のアクセス動作（たとえば、５０９の動作に続く、図示せず）のために選択されていないままである場合、メモリ・セル１０５−ｂ−１ｎの電荷状態は、たとえば図３を参照して説明される電荷状態３０５−ｃに到達する（たとえば、より大きいΔＶｃａｐを蓄積する）まで漏洩電荷またはバイアスが引き続き蓄積するので、パス３６０に沿って継続することがある。電荷状態３０５−ｃは、そのような蓄積された漏洩電荷またはバイアスからメモリ・セル１０５−ｂ−１ｎにおけるデータの損失を示し得る、分極の実質的な損失を示すことがある。例示的な実施例では、１５０ナノ秒ごとにアクセス動作を実行するメモリ・デバイス１００の場合、１００マイクロ秒は、約６６７回のアクセス動作に等しいことがある。いくつかの実施例では、連続アクセス動作にわたっての累積的な漏洩は、回路４００の漏洩特性に応じて、数十または数百マイクロ秒の時間期間にわたって数百ミリボルト程度であってよい。しかしながら、動作は、選択されていないメモリ・セル１０５−ｂからの漏洩電荷またはバイアスの放散を促進またはサポートするために選択されたメモリ・セル１０５−ｂ上でのアクセス動作の後で（たとえば、５０１〜５０９のうちの１つまたは複数の動作の後で）実行されることがあり、これによって、漏洩電荷またはバイアスの蓄積から生じ得るデータ損失が減少または解消され得る。
たとえば、５１０では、動作は、（たとえば、電圧調整動作のために）第１のメモリ・セクション１１０−ｂのワード線２０５−ａ−１〜２０５−ａ−ｎの各々をアクティブ化することを含んでよい。たとえば、５１０では、行コンポーネント１２５−ｂは、ワード線２０５−ａの各々が第１の電圧（たとえば、Ｖ１、ワード線アイドル電圧またはワード線スタンバイ電圧）でバイアスされることから第３の電圧（たとえば、Ｖ３、セル均等化または放散ワード線電圧）でバイアスされることに変化することがある。いくつかの実施例では、５１０の動作は、強誘電体キャパシタ２２０−ａの各々をそれぞれのディジット線２１０−ａと（たとえば、比較的低い大きさの選択電圧と）選択的に結合することと関連づけられることがある。
いくつかの実施例では、ディジット線２１０−ａおよびプレート線２１５−ａの各々が同じ電圧（たとえば、接地電圧）でバイアスされることがある。したがって、５１０の動作の結果として、強誘電体キャパシタ２２０−ａの各々は、（たとえば、それぞれのセル選択コンポーネント２３０−ａがワード線アイドル電圧またはワード線スタンバイ電圧によってアクティブ化されたので）均等化されることがある。したがって、５１０の動作は、行コンポーネント１２５−ｂ（たとえば、行デコーダ）にワード線２０５−ａのうちの１つまたは複数をアクティブ化させる（たとえば、メモリ・セル１０５−ｂ上での任意の蓄積された漏洩電荷またはバイアスを放散する）ことによってメモリ・セル１０５−ｂ−１１〜１０５−ｂ−ｍｎのうちの１つまたは複数上で電圧調整動作を実行する実施例であることがある。したがって、５１０の動作の後、強誘電体キャパシタ２２０−ａの各々は、（たとえば、それぞれのキャパシタ電圧Ｖｃａｐ＝０Ｖを有する）均等化された状態に戻されることがある。
５１１では、動作は、ワード線２０５−ａ−１〜２０５−ａ−ｎの各々をアイドリングさせることを含んでよい。たとえば、５１１では、行コンポーネント１２５−ｂは、ワード線２０５−ａの各々が第３の電圧（たとえば、Ｖ３、セル均等化または放散ワード線電圧）でバイアスされることから第１の電圧（たとえば、Ｖ１、ワード線アイドル電圧またはワード線スタンバイ電圧）でバイアスされることに変化することがある。いくつかの実施例では、５１１の動作は、強誘電体キャパシタ２２０−ａの各々をそれぞれのディジット線２１０−ａと（たとえば、比較的低い大きさの選択電圧と）選択的に結合解除することと関連づけられることがある。いくつかの実施例では、５１０および５１１の動作は、総称して電圧調整動作と呼ばれることがある。
５１１の後のメモリ・セル１０５−ｂのセル底部電圧によって示されるように、（たとえば、選択されていないメモリ・セル１０５−ｂ−１ｎにおける）蓄積された漏洩電荷またはバイアスが、（たとえば、タイミング図５００の終わりのΔＶｃａｐ，１−ｎのゼロ値によって示されるように）放散されることがある。したがって、タイミング図５００の例によって示されるように、動作は、選択されていないメモリ・セル１０５からの漏洩電荷の放散を促進またはサポートするために選択されたメモリ・セル１０５上でのアクセス動作（たとえば、動作５０１〜５０９のうちの任意の１つまたは複数）の後に実行されることがあり、これによって、漏洩電荷またはバイアスの蓄積から生じるデータ損失が減少または解消され得る。
タイミング図５００に示される動作の順序は例示にすぎず、ステップのさまざまな他の順序および組み合わせが、本開示により実行されてよい。さらに、タイミング図５００の動作のタイミングも例示にすぎず、ある動作と別の動作との間の特定の相対的持続時間を示すことを意味するものではない。さまざまな動作は、本開示による、メモリ・デバイスにおいてセクション・ベースのデータ保護のためのアクセス・スキームのさまざまな実施形態において示されるよりも比較的短いまたは比較的長い持続時間または時間間隔にわたって出現してよい。
タイミング図５００の論理信号の遷移は、ある状態から別の状態への遷移を示し、一般的には、特定の番号が付与された動作と関連づけられるように、不可能にされた状態または非アクティブ化された状態（たとえば、状態「０」）と可能にされた状態またはアクティブ化された状態（たとえば、状態「１」）との間の遷移を反映する。いくつかの実施例では、状態は、論理信号の特定の電圧（たとえば、スイッチとして動作するトランジスタのゲートに印加された論理入力電圧）と関連づけられることがあり、ある状態から別の状態への電圧の変化は瞬間的でないことがある。むしろ、いくつかの実施例では、論理信号と関連づけられる電圧は、急増挙動に従ってもよいし、経時的にある論理状態から別の論理状態に時定数的（たとえば、対数的または指数関数的）挙動に従ってもよい。
いくつかの実施例では、ある状態から別の状態へのコンポーネントの遷移は、論理信号の電圧レベルまたは論理信号自体の遷移特性を含む、関連づけられた論理信号の特性に基づくことがある。したがって、タイミング図５００に示される遷移は、必ずしも瞬間的な遷移を示すとは限らない。さらに、番号が付与された動作における遷移と関連づけられる論理信号の初期状態は、説明された遷移および関連づけられた動作を依然としてサポートしながら、番号が付与された動作に先行するさまざまな時間の間に到着されることがある。論理信号は、論理状態間の遷移として説明されているが、論理信号の電圧は、（たとえば、アクティブ領域内または飽和領域内の）特定の作業点においてコンポーネントを動作させるように選択されてよく、他の論理信号の電圧と同じであってもよいし、異なってもよい。
行コンポーネント１２５は、タイミング図５００の動作をサポートするために、さまざまな手段で構成されることがある。たとえば、行コンポーネント１２５は、アクセス動作中にワード線２０５のうちの１つを選択するために正の選択電圧を印加することは、（たとえば、選択電圧または選択解除電圧を印加する前に介在接地電圧印加することを用いてまたは用いずに）アクセス動作中に選択されていないワード線２０５の各々に負の選択解除電圧を印加することを明示的に伴うように設計されることがある。
別の実施例では、行コンポーネント１２５は、アクセス動作中にワード線２０５のうちの１つを選択するために正の選択電圧を印加することが、アクセス動作中に選択されていないワード線２０５の各々に接地電圧または０Ｖ選択解除電圧を印加することを明示的に伴うように設計されることがある。別の実施例では、行コンポーネント１２５は、アクセス動作中に選択されていないワード線２０５の各々に選択解除電圧を印加することなく、アクセス動作中にワード線２０５のうちの１つ単一の選択されたワード線に正の選択電圧印加するために設計されることがある。いくつかの実施例では、行コンポーネントは、ワード線２０５の各々の上で電圧調整動作を実行するワード線２０５の各々に選択電圧または他のアクティブ化電圧を別個に印加することがある。
蓄積された電荷またはバイアスを均等化または放散するための説明された動作（たとえば、５１０および５１１の動作）は、タイミング図５００では、（たとえば、少なくとも１つのアクセス動作を実行することに基づいて）特定のアクセス動作の後に出現すると示されているが、本開示の実施例によるメモリ・デバイスは、そのような動作（たとえば、電圧調整動作）を、セクションごとに（たとえば、メモリ・デバイス１００のメモリ・セクション１１０の間で、メモリ・デバイス１００内のバンクのセットのうちの１つのメモリ・セクション１１０の間で）他の期間または間隔に従って実行してよい。そのような期間または間隔に応じてそのような動作のために特定のメモリ・セクション１１０を選択することによって、メモリ・デバイスは、たとえば各アクセス動作の後、そのような動作が実行されるときよりも効率的に動作し得る。
図６Ａおよび図６Ｂは、本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートし得る方法６００−ａおよび方法６００−ｂを示すフローチャートを示す。方法６００−ａおよび６００−ｂの動作は、図１〜図５を参照して説明される方法および装置により実行されてよい。いくつかの実施例では、方法６００−ａまたは６００−ｂの動作は、メモリ・デバイス１００、回路２００、または回路４００内に示される１つまたは複数のコンポーネントによって実施され得る。たとえば、方法６００−ａまたは６００−ｂの動作は、図１〜図５を参照して説明されるメモリ・コントローラ１７０、１つもしくは複数の行コンポーネント１２５、メモリ・デバイス１００の他のコンポーネント、またはこれらのさまざまな組み合わせによって、少なくとも一部は実行されてよい。いくつかの実施例では、メモリ・デバイス１００、またはその１つもしくは複数のサブコンポーネント（たとえば、メモリ・コントローラ１７０）は、以下で説明される機能を実行するようにデバイスの機能要素（たとえば、電圧供給源、論理信号、トランジスタ、アンプ、スイッチング・コンポーネント、選択コンポーネント）を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリ・デバイス１００、またはその１つもしくは複数のサブコンポーネントは、以下で特殊目的ハードウェアを使用して説明される機能のうちのいくつかまたはすべてを実行してよい。いくつかの実施例では、方法６００−ａまたは方法６００−ｂは、強誘電体キャパシタ２２０を含むメモリ・セル１０５を有するメモリ・デバイス１００によって実行されてよい。方法６００−ａまたは方法６００−ｂは、ワード線のみリフレッシュ（ＷＯＲ）を実施することと呼ばれることがある。
方法６００−ａは、本開示の実施例により電圧調整動作（たとえば、放散動作、均等化動作）を実行する一例であってよい。
６０５では、方法６００−ａは、メモリ・デバイス１００のセクション（たとえば、メモリ・セクション１１０のセット）と関連づけられたタイマを初期化することを含んでよい。本明細書で使用されるとき、メモリ・セクション１１０のセットは、メモリ・デバイス１００のメモリ・セクション１１０のすべて、メモリ・デバイス１００のメモリ・セクション１１０の特定のサブセットのメモリ・セクション１１０のすべて、メモリ・デバイス１００のメモリ・セクション１１０の特定のバンクのメモリ・セクション１１０のすべて、またはメモリ・セクション１１０の他のセット（たとえば、方法６００−ａまたは方法６００−ｂの別個のインスタンスを実行することをサポートし得るメモリ・セクション１１０のセット）を指すことがある。
いくつかの実施例では、タイマは、電圧調整動作（たとえば、放散動作、均等化動作）専用であることがある。他の実施例では、タイマは、メモリ・コントローラ１７０の汎用クロックもしくはタイマ、メモリ・デバイス１００の何らかの他のコンポーネントの汎用クロックもしくはタイマ、またはメモリ・デバイス１００を含むデバイスのタイマもしくはクロック（たとえば、メモリ・デバイスを含むコンピュータのプロセッサ・クロック）を指すことがある。場合によっては、メモリ・デバイス１００のセクションと関連づけられたタイマを初期化することは、メモリ・コントローラ１７０が、汎用タイマもしくはクロックとの接続を確立する、またはメモリ・デバイス１００のバスを介して、タイマもしくはクロック情報、もしくは汎用クロックのサイクルを受け取ることなどの、汎用タイマもしくはクロックと関連づけられた信号を受け取るもしくは識別することを指すことがある。さまざまな実施例では、タイマは、秒の単位で、クロック・サイクルの単位で、または他の任意の時間的単位で、時間をカウントしてよい。いくつかの実施例では、タイマは、カウンタと呼ばれることがあり、定期的間隔を全体的に追跡するために使用されることがある。
いくつかの実施例では、６０５の動作は、メモリ・デバイス１００上で実行されるアクセス動作の総数を追跡するカウンタなどの、異なるタイプのカウンタを含むことがある。そのようなカウンタは、（たとえば、メモリ・デバイスのすべてのメモリ・セクション１１０上で、メモリ・デバイスのメモリ・セクション１１０のいくつかのサブセットの）メモリ・デバイスによって実行される任意のアクセス動作のカウントを累積することがある、または、そのようなカウンタは、いくつかのタイプのアクセス動作（たとえば、読み出し動作のみ、書き込み動作のみ、書き込み動作および再書き込み動作のみ、プレチャージ動作のみ）のカウントを累積することがある。したがって、さまざまな実施例では、方法６００−ａは、時間的な間隔に従って実行されてもよいし、非時間的な電圧調整間隔に従って実行されてもよい。
６１０では、方法６００−ａは、タイマ（またはカウンタ）の決定された値に基づいて電圧調整動作（たとえば、均等化動作、放散動作）のためにセクションのうちの１つ（たとえば、メモリ・デバイス１００のメモリ・セクション１１０のうちの１つ）を選択することを含んでよい。たとえば、回路４００のコンポーネントに関して、６１０では、メモリ・コントローラ１７０−ｂは、（たとえば、メモリ・コントローラ１７０−ｂの、メモリ・デバイス１００の別のコンポーネントの）タイマの決定された値に基づいて（たとえば、回路４００を含むメモリ・デバイス１００の）電圧調整動作を実行することを決定することがある。本開示のさまざまな実施例によれば、メモリ・コントローラ１７０−ｂは、その後、電圧調整動作のために第１のメモリ・セクション１１０−ｂまたは第２のメモリ・セクション１１０−ｃのどちらかを選択するためにさまざまな基準を適用することがある。
いくつかの実施例では、タイマの決定された値は、持続時間またはメモリ・デバイス１００が電源投入されてからの他の間隔（たとえば、第１の電圧調整動作を決定するとき、メモリ・デバイス１００に給電した後）を表すまたはこれに基づくことがある。追加的または代替的に、タイマの決定された値は、持続時間または以前の電圧調整動作が実行されてからの他の間隔を表すまたはこれに基づくことがある。そのようなタイマの持続時間は固定されて（たとえば、あらかじめ決定されて、あらかじめ構成されて、不変にされて）もよいし、そのようなタイマの持続時間は可変であってもよい（たとえば、動的、動作条件に基づいて計算される、動作モードまたは動作状態に基づいて決定される）。
いくつかの実施例では、６１０における動作は、（たとえば、以前の電圧調整動作が実行された以降に）メモリ・デバイス１００またはメモリ・デバイス１００のバンクの上で実行されるアクセス動作の総数に基づいて、電圧調整動作のためにメモリ・セクション１１０のうちの１つを選択することを決定することを含むことがある。したがって、いくつかの実施例では、セクション選択動作は、メモリ・デバイス１００の１０回のアクセス動作ごと、メモリ・デバイス１００の１００回のアクセス動作ごと、メモリ・デバイス１００の１０００回のアクセス動作ごとの後などの、メモリ・デバイス１００またはメモリ・デバイス１００のバンクのアクセス動作の決定された量（たとえば、メモリ・デバイス１００のすべてのメモリ・セクション１１０上での特定のタイプのアクセス動作の量、メモリ・デバイス１００のすべてのメモリ・セクション１１０上でのアクセス動作タイプの特定のセットの量）の後にトリガされることがある。
さまざまな実施例では、メモリ・デバイス１００のアクセス動作の決定された量に基づく選択は、タイマと関連づけられた定期的な間隔に基づく選択の代替形態であってもよいし、タイマと関連づけられた定期的な間隔に基づく選択と組み合わされてもよい。たとえば、６１０における動作は、以前の電圧調整動作または以前の電圧調整動作がしきい値を超えた以降にメモリ・デバイス１００によって実行されるアクセス動作の総数以降に経過した持続時間の早い方に基づいて電圧調整動作のためにメモリ・セクション１１０を選択することを決定することを含むことがある。６１０における動作は、（たとえば、タイマの値に基づいて、カウンタの値に基づいて、メモリ・デバイス１００のメモリ・セクション１１０のすべての上で実行されるアクセス動作の数に基づいて、）電圧調整動作、放散動作、もしくは均等化動作を実行するためのメモリ・セクション１１０を選択することを決定することと呼ばれることがある、またはこれを含むことがある。
いくつかの実施例では、タイマまたはカウンタ（たとえば、電圧調整間隔、電圧調整動作間の持続時間）の決定された値は、メモリ・デバイス１００の動作モードに基づくことがあり、いくつかの動作モードは、他の動作モードより短いまたは長い、電圧調整動作間の持続時間と関連づけられることがある。さまざまな実施例では、電圧調整動作間の間隔は、アクセス速度、電圧状態、論理状態、動作温度、電力消費量など、またはこれらの何らかの組み合わせなどの、１つまたは複数の動作条件に基づいて選択または計算されることがある。たとえば、所与の量の時間内に比較的多くのアクセス動作がメモリ・デバイス１００によって実行される高速アクセス・モードでは、説明された電圧調整動作と関連づけられたタイマまたはカウンタの決定された値（たとえば、電圧調整動作間隔）は、潜在的な漏洩電荷またはバイアスからのデータ損失を軽減するために（たとえば、動的に、動作モードの機会に応答して）短縮されることがある。所与の量の時間内に比較的少数のアクセス動作がメモリ・デバイス１００によって実行されると関連づけられ得る低電力アクセス・モードでは、電圧調整動作間の間隔は、電力消費量（たとえば、ワード線２０５をアクティブ化することまたはメモリ・セル１０５上でのバイアスを均等化することと関連づけられた電力消費量）を減少させるために（たとえば、動的に、動作モードの機会に応答して）延長されることがある。
別の実施例では、メモリ・デバイス１００は、メモリ・セル１０５が漏洩電荷またはバイアスに対する感度が高くなり得る条件を検出することがある。そのような条件としては、選択されていないセル選択コンポーネント２３０がより多くの漏洩を可能にし得る条件、選択されていないメモリ・セル１０５上でのバイアスが高くなり得る条件、メモリ・セル１０５のメモリ記憶素子が分極の損失を受けやすくなる条件などがあり得る。したがって、メモリ・デバイス１００は、漏洩電荷またはバイアスに対する高められた感度と関連づけられたモードで動作することがある。そのようなモードでは、メモリ・デバイス１００は、短縮された電圧調整間隔を使用して、潜在的な漏洩電荷またはバイアスからのデータ損失を軽減し得る。
本開示のさまざまな実施例によれば、さまざまな基準は、（たとえば、電圧調整動作を実行することを決定した後、電圧調整動作を実行するためにメモリ・セクション１１０を選択することを決定した後）電圧調整動作を実行するために特定のメモリ・セクション１１０を選択するために使用されることがある。いくつかの実施例では、タイマが、決定された値に到達すると、メモリ・コントローラ１７０は、メモリ・デバイス１００のメモリ・セクション１１０を調整するための順序（たとえば、逐次的順序、定義された順序、所定の順序）に基づいて、電圧調整動作のためにメモリ・セクション１１０を選択することがある。そのような手法は、「ラウンド・ロビン」または「ブラインド・ラウンド・ロビン」選択と呼ばれることがあり、多くのメモリ・セクション１１０がメモリ・デバイス１００に含まれるような順序づけられた繰り返しもしくは逐次的な繰り返し、またはメモリ・デバイス１００の定義された部分に含まれるメモリ・セクション１１０の数に対応するように構成されることがある。
いくつかの実施例では、方法６００−ａまたは方法６００−ｂは、（たとえば、６１０の前に）メモリ・デバイス１００のセクションを調整または均等化するためにそのような順序を識別することを含むことがあり、（たとえば、６１０において）電圧調整動作のためにメモリ・セクション１１０を選択することは、メモリ・セクション１１０を調整または均等化するための識別された順序に基づくことがある。セクション選択順序は、メモリ・デバイス１００内のメモリ・セクション１１０の構成に基づいてもよいし、これに従って定義されてもよい。セクション選択順序は、メモリ・コントローラ１７０に記憶されてもよい（たとえば、あらかじめ定義される、書き込まれる、あらかじめロードされる）し、メモリ・コントローラ１７０によって決定されてもよい（たとえば、計算される、順序づけルールに基づいて識別される、以前の電圧調整動作と関連づけられたメモリ・セクション１１０に基づいて識別される）。さまざまな実施例では、セクション選択順序は、メモリ・デバイス１００の起動または初期化時に決定されてもよいし、（たとえば、動作モードに基づいて、動作特性に基づいて、電圧調整動作を実行するためのメモリ・セクション１１０のセットの動的決定に基づいて）動的に決定されてもよい。
いくつかの実施例では、セクション選択順序は、（たとえば、メモリ・アレイの横方向次元に沿った、メモリ・アレイの厚さ次元に沿った）メモリ・デバイス１００内のメモリ・セクション１１０の空間構成を考慮することがあり、セクション選択順序は、１つまたは複数の空間方向に沿ったメモリ・セクション１１０のシーケンス（たとえば、第１のメモリ・セクション１１０に続いて、空間方向に沿った第２のメモリ・セクション１１０、それに続いて、空間方向に沿った第３のメモリ・セクション１１０）をたどる。追加的または代替的に、セクション選択順序は、メモリ・デバイス１００内のメモリ・セクション１１０の論理（たとえば、番号が付けられた）構成を考慮することがあり、このセクション選択順序は、論理構成に応じた逐次的順序に従う（たとえば、メモリ・セクション１１０の論理番号または他の数字識別情報を増加させる順序に従う）。さまざまな実施例では、空間構成と論理構成は、同等であってもよいし、同等でなくてもよい。
いくつかの実施例では、セクション選択順序は、メモリ・セクションの空間構成または論理構成を考慮することがあるが、順序は、線形順序または増加／減少順序に従わないことがある。たとえば、セクション選択順序は、（たとえば、空間構成に従って、論理構成に従って）第２のメモリ・セクション１１０で始まり、それに続いて第１のメモリ・セクション１１０、引き続いて第３のメモリ・セクション１１０であってよい。
いくつかの実施例では、メモリ・セクション１１０を調整または均等化するための順序を識別することは、（たとえば、メモリ・セクション１１０のセットの、電圧調整動作のセットのための）メモリ・セクション１１０の構成に従ってランダム順序を決定することを含んでよい。さまざまな実施例では、セクション選択順序は、電圧調整動作（たとえば、電荷放散特性、振動信号特性、信号または電圧の安定性）を実行するための特定の電子的特性に基づいて識別または定義されることがある。
ラウンド・ロビン手法による電圧調整動作間の間隔は、電圧調整動作がそれぞれのメモリ・セクション１１０上で、特定のメモリ・セクション１１０上でのアクセス動作の激しい群発（ｈｅａｖｙ ｂｕｒｓｔ）を扱うのに十分なほどすばやく実行されるように設定または定義されることがある。
いくつかの実施例では、ラウンド・ロビン手法は、メモリ・デバイス１００のメモリ・セクション１１０の異なるサブセットに適用されることがあり、メモリ・デバイス１００は、メモリ・セクション１１０の第１のサブセットの順序に従って電圧調整動作の態様を実行する第１のメモリ・コントローラ１７０と、メモリ・セクション１１０の第２のサブセットの順序に従って電圧調整動作の態様を実行する第２のメモリ・コントローラ１７０とを含むことがある。いくつかの実施例では、メモリ・セクション１１０の異なるサブセットの異なる順序に従って電圧調整動作を実行する態様が、同じメモリ・コントローラ１７０によって実行されることがある。
いくつかの実施例では、タイマが、決定された値に到達すると、メモリ・コントローラ１７０は、最も新しく実行されたアクセス動作と関連づけられたメモリ・セクション１１０に基づいて電圧調整動作のためにメモリ・セクション１１０を選択することがある。たとえば、メモリ・コントローラ１７０は、アクセス動作のセットのいずれかによって最も新しく読み込まれた、最も新しく書き込まれた、最も新しく再書き込みされた、最もリフレッシュされた、または最も新しくアクセスされたメモリ・セクション１１０のレコードまたは標識を記憶または維持することがある。そのような記憶された標識は、そのようなアクセス動作がメモリ・デバイス１００上で実行されるたびに更新されてよい。電圧調整動作を実行することを（たとえば、タイマに基づいて、メモリ・デバイス１００のアクセス動作の総数に基づいて）決定すると、メモリ・コントローラ１７０は、電圧調整動作のために、最も新しくアクセスされたメモリ・セクション１１０を選択することがある。
最も新しくアクセスされたメモリ・セクション１１０を選択する手法は、「ロウ・ハンマー」手法と呼ばれることがあり、多くのメモリ・セクション１１０がメモリ・デバイス１００に含まれるようなものからの選択、またはメモリ・デバイス１００の定義された部分に含まれるメモリ・セクション１１０の数に対応するように構成されることがある。言い換えれば、ラウンド・ロビン手法のように、ロウ・ハンマー手法も、メモリ・デバイス１００のメモリ・セクション１１０の異なるサブセットに適用されることがあり、メモリ・デバイス１００は、メモリ・セクション１１０の第１のサブセットの最も新しくアクセスされたメモリ・セクション１１０に従って電圧調整動作の態様を実行する第１のメモリ・コントローラ１７０と、メモリ・セクション１１０の第２のサブセットの最も新しくアクセスされたメモリ・セクション１１０に従って電圧調整動作の態様を実行する第２のメモリ・コントローラ１７０とを含むことがある。いくつかの実施例では、メモリ・セクション１１０の異なるサブセットの異なるアクセスに従って電圧調整動作を実行する態様が、同じメモリ・コントローラ１７０によって実行されることがある。
６１５では、方法６００−ａは、選択されたセクション（たとえば、選択されたメモリ・セクション１１０）上で電圧調整動作（たとえば、均等化動作、放散動作）を実行することを含んでよい。たとえば、６１５では、メモリ・デバイス１００は、図５のタイミング図５００および図４の回路４００を参照して説明される５１０および５１１の動作の態様を実行することがある（たとえば、選択されたメモリ・セクション１１０のワード線を選択またはアクティブ化すること、メモリ・セクション１１０のメモリ・セル１０５上でバイアスを均等化すること）。言い換えれば、いくつかの実施例では、方法６００−ａに関して説明される６１０の動作（たとえば、電圧調整動作のためにメモリ・セクション１１０を選択すること）は、タイミング図５００を参照して説明される５０９の動作と５１０の動作との間に（たとえば、メモリ・セクション１１０のメモリ・セル１０５上で１つまたは複数のアクセス動作を実行した後、電圧調整動作を実行する前に）出現することがある。したがって、いくつかの実施例では、６１０の動作は、タイミング図５００の５０９および５１０の動作を実行する判定またはトリガを指すことがある。
いくつかの実施例では、６１５において電圧調整動作を実行することは、選択されたメモリ・セクション１１０の複数のワード線２０５の各々またはセル選択コンポーネント２３０の各々をアクティブ化することを含むことがある。いくつかの実施例では、電圧調整動作は、メモリ・コントローラ（たとえば、メモリ・コントローラ１７０）が、選択されたメモリ・セクション１１０のメモリ・セル１０５の各々の記憶素子（たとえば、キャパシタ２２０）を選択されたメモリ・セクション１１０のアクセス・ライン（たとえば、ディジット線２１０）と結合するために、選択されたメモリ・セクション１１０のメモリ・セル１０５のうちのそれぞれのメモリ・セル１０５と関連づけられたスイッチング・コンポーネント（たとえば、セル選択コンポーネント２３０）をアクティブ化することを含むことがある。
いくつかの実施例では、６１５においてワード線２０５またはセル選択コンポーネント２３０をアクティブ化することは、アクセス動作と関連づけられた選択バイアスよりも小さい大きさをもつ選択バイアスを（たとえば、ワード線２０５を介して）印加することを含む。たとえば、読み出し動作または書き込み動作などのアクセス動作は、比較的高い大きさのワード線電圧またはセル選択電圧（たとえば、第２の電圧Ｖ２、ＶＣＣＰ、３．１Ｖ）と関連づけられることがある。比較すると、６１５において電圧調整動作のためにワード線２０５またはセル選択コンポーネント２３０をアクティブ化することは、比較的低い大きさのワード線電圧またはセル選択電圧（たとえば、第３の電圧Ｖ３、ＶＰＷＬ、Ｖｐｅｒｉ、１．０Ｖ〜１．２Ｖ）と関連づけられることがある。したがって、６１５の電圧調整動作は、アクセス動作と関連づけられた選択電圧よりも小さい大きさを有する選択電圧を印加することを含むことがある。
いくつかの実施例では、６１５における動作は、選択されたメモリ・セクション１１０のメモリ・セル１０５の各々の記憶素子（たとえば、キャパシタ２２０）にわたってバイアスまたは電圧を均等化することによって選択されたメモリ・セクション１１０上で均等化動作を実行することと関連づけられることがある。均等化動作を実行することは、選択されたメモリ・セクション１１０のメモリ・セル１０５のうちのそれぞれのメモリ・セル１０５と関連づけられたセル選択コンポーネント２３０をアクティブ化することによって、選択されたメモリ・セクション１１０のメモリ・セル１０５の各々を選択されたメモリ・セクション１１０のアクセス・ライン（たとえば、ディジット線２１０）と選択的に結合することを含むことがある。
いくつかの実施例では、メモリ・セル１０５のそれぞれのメモリ・セル上でバイアスを均等化することは、それぞれのメモリ・セル１０５と結合されたディジット線２１０を接地電圧にバイアスすることと、それぞれのメモリ・セル１０５と結合された共通ノード（たとえば、プレート線２１５、プレート・コンポーネント１４５）を接地電圧にバイアスすることとを含むことがある。いくつかの実施例では、メモリ・セル１０５のそれぞれのメモリ・セル上でバイアスを均等化することは、それぞれのメモリ・セル１０５と結合されるディジット線２１０を非ゼロ電圧にバイアスすることと、それぞれのメモリ・セル１０５と結合された共通ノード（たとえば、プレート線２１５、プレート・コンポーネント１４５）を非ゼロ電圧にバイアスすることとを含むことがある。いくつかの実施例では、メモリ・セル１０５のそれぞれのメモリ・セルの上でバイアスを均等化することは、それぞれのメモリ・セル１０５と結合されたディジット線２１０およびそれぞれのメモリ・セル１０５と結合された共通ノード（たとえば、プレート線２１５、プレート・コンポーネント１４５）を同じ電圧源（たとえば、シャーシ接地、接地電圧源、均等化電圧源）に結合することを含むことがある。
図５のタイミング図５００を参照して説明される５１０および５１１の動作は、第１のメモリ・セクション１１０−ｂのワード線２０５−ａの各々が（たとえば、５１０において）同時にアクティブ化され、（たとえば、５１１において）同時に非アクティブ化される電圧調整動作の実施例を示し得る。しかしながら、他の実施例では、メモリ・セクション１１０の電圧調整動作におけるワード線２０５のアクティブ化または非アクティブ化は、異なる順序または構成で出現することがある。たとえば、さまざまな電圧調整動作は、選択されたメモリ・セクション１１０のワード線２０５またはセル選択コンポーネント２３０の各々を並行してもしくは同時にアクティブ化もしくは非アクティブ化すること、または選択されたメモリ・セクション１１０セクションの設定されたワード線２０５の各々を逐次的なワード線順序に従ってアクティブ化もしくは非アクティブ化することを含むことがある。別の実施例では、電圧調整動作は、第１の時間期間中にワード線２０５の第１のサブセットをアクティブ化することと、第１の時間期間とは異なる（たとえば、異なる時間に始まる、異なる持続時間を有する、重複しない、重複する）第２の時間期間中にワード線２０５の第２のサブセットをアクティブ化することとを含むことがある。
たとえば、図４の回路４００を参照すると、第１のメモリ・セクション１１０−ｂのワード線２０５−ａの各々を逐次的な順序でアクティブ化するために、アクティブ化は、ワード線２０５−ａ−ｎをアクティブ化するまで、ワード線２０５−ａ−１をアクティブ化すること、次いで、ワード線２０５−ａ−２をアクティブ化することなどを含むことがある。そのような逐次的な順序づけのアクティブ化は、重複する（たとえば、ワード線２０５−ａ−１のアクティブ化が完了する前にワード線２０５−ａ−２がアクティブ化を始める場合）または重複しない（たとえば、ワード線２０５−ａ−１のアクティブ化が完了した後にワード線２０５−ａ−２がアクティブ化を始める）時間間隔で出現することがある。第１のメモリ・セクション１１０−ｂのワード線２０５−ａのすべてを非アクティブ化するために、そのような非アクティブ化も逐次的な順序で出現することがあり、この順序は、アクティブ化順序と同じであってもよいし、これと異なってもよい。上記で論じられたアクティブ化のように、そのような逐次的な順序づけの非アクティブ化も、重複する（たとえば、ワード線２０５−ａ−１の非アクティブ化が完了する前にワード線２０５−ａ−２が非アクティブ化を始める場合）または重複しない（たとえば、ワード線２０５−ａ−１の非アクティブ化が完了した後にワード線２０５−ａ−２が非アクティブ化を始める）時間間隔で出現することがある。
本開示によるいくつかの実施例では、電圧調整動作は、ワード線２０５のアクティブ化または選択をディジット線２１０のアクティブ化または選択と組み合わせることがある。たとえば、メモリ・デバイス１００が、レベル選択コンポーネントまたは列選択コンポーネントを用いて選択され得るメモリ・セクション１１０のディジット線２１０の複数のレベルまたは他のサブセットを有するとき、メモリ・セクション１１０のディジット線２１０のレベルまたは他のサブセットも、電圧調整動作の一部として選択またはアクティブ化されることがある。いくつかの実施例では、メモリ・セクション１１０のディジット線２１０のレベルまたは他のサブセットは各々、逐次的な順序に従って選択またはアクティブ化されることがあり、動作のワード線２０５のアクティブ化と同じ速度または異なる速度で選択またはアクティブ化される（たとえば、反復される、切り換えられる）ことがある。
一実施例では、電圧調整動作は、「ＷＬ高速、ＤＬ低速」アクティブ化構成により実行されることがある。言い換えれば、説明される動作は、ワード線２０５を比較的すばやく、ディジット線２１０またはディジット線２１０のセットを比較的ゆっくりと、アクティブ化することを繰り返すことがある。一実施例では、電圧調整動作は、第１のレベルのワード線２０５または行（たとえば、ディジット線２１０のサブセット、列のサブセット）の各々をアクティブ化すること、次いで、第２のレベルのワード線２０５または行の各々をアクティブ化すること、などを含むことがある。ディジット線２１０の異なるサブセットまたは列の異なるサブセットが共通ワード線を共有する実施例では、電圧調整動作は、ディジット線２１０の最後のサブセットまたは列のサブセットがアクティブ化されている間に共通ワード線２０５の各々をアクティブ化するまで、ディジット線２１０の第１のサブセットまたは列のサブセットがアクティブ化されている間に共通ワード線２０５の各々のアクティブ化を繰り返すこと、次いで、ディジット線２１０の第２のサブセットまたは列のサブセットがアクティブ化されている間に共通ワード線２０５の各々のアクティブ化を繰り返すことを反復すること、などを含むことがある。「ＤＬ高速、ＷＬ低速」アクティブ化構成により実行される電圧調整動作などの他の実施例が可能である。
６１５の動作に続いて、方法６００−ａは、その後の電圧調整動作を実行する決定、および電圧調整動作のためのメモリ・セクション１１０のその後の選択のために６１０に戻ってよい。言い換えれば、メモリ・デバイス１００は、メモリ・デバイス１００の動作全体を通して電圧調整動作を実行するために、反復的な様式で６１０の動作と６１５の動作との間を循環してよい。いくつかの実施形態では、６１５の動作に続いて、または６１５の動作の一部として、電圧調整タイマまたはカウンタは、６１０の動作を繰り返す前にタイマまたはカウンタが新しい電圧調整間隔にわたって時間またはカウントを累積し得るように、リセットされることがある。言い換えれば、６１５の動作を実行した後、６１０に戻ることは、電圧調整動作タイマまたはカウンタの値に基づくまたはこれによってトリガされることがある。
方法６００−ｂは、本開示の実施例により電圧調整動作（たとえば、放散動作、均等化動作）を実行する別の例であってよい。方法６００−ｂは、電圧調整動作に含まれ得る変形形態の実施例を示し、以下で繰り返されない、方法６００−ａに関して説明される電圧調整動作の他の変形形態を含んでよい。
６５５では、方法６００−ｂは、メモリ・デバイス１００のセクション（たとえば、メモリ・セクション１１０のセット）と関連づけられたタイマを初期化することを含んでよい。本明細書で使用されるとき、メモリ・セクション１１０のセットは、メモリ・デバイス１００のメモリ・セクション１１０のすべて、メモリ・デバイス１００のメモリ・セクション１１０の特定のサブセットのメモリ・セクション１１０のすべて、メモリ・デバイス１００のメモリ・セクション１１０の特定のバンクのメモリ・セクション１１０のすべて、またはメモリ・セクション１１０の他のセット（たとえば、方法６００−ａまたは６００−ｂの別個のインスタンスを実行することをサポートし得るメモリ・セクション１１０のセット）を指すことがある。
６６０では、方法６００−ｂは、タイマ（またはカウンタ）の決定された値に基づいて均等化動作（たとえば、均等化動作、放散動作）のためにセクションのうちの１つ（たとえば、メモリ・デバイス１００のメモリ・セクション１１０のうちの１つ）を選択することを含んでよい。たとえば、回路４００のコンポーネントに関して、６１０では、メモリ・コントローラ１７０−ｂは、（たとえば、メモリ・コントローラ１７０−ｂの、メモリ・デバイス１００の別のコンポーネントの）タイマの決定された値に基づいて均等化動作を実行することを決定することがある。本開示のさまざまな実施例によれば、メモリ・コントローラ１７０−ｂは、その後、均等化動作のために第１のメモリ・セクション１１０−ｂまたは第２のメモリ・セクション１１０−ｃのどちらかを選択するために、さまざまな基準（たとえば、セクション選択順序に従った選択、最も新しくアクセスされたメモリ・セクション１１０の選択）を適用することがある。
６６５では、方法６００−ｂは、選択されたセクション（たとえば、選択されたメモリ・セクション１１０）上で均等化動作を実行することを含んでよい。いくつかの実施例では、均等化動作を実行することは、選択されたセクションのメモリ・セル１０５の各々の記憶素子（たとえば、キャパシタ２２０）上でバイアス（たとえば、電圧）を均等化することを含むことがある。たとえば、６６５では、メモリ・デバイス１００は、図５のタイミング図５００および図４の回路４００を参照して説明される５１０および５１１の動作の態様を実行することがある（たとえば、選択されたメモリ・セクション１１０のワード線を選択またはアクティブ化すること、メモリ・セクション１１０のメモリ・セル１０５上でバイアスを均等化すること）。言い換えれば、いくつかの実施例では、方法６００−ｂに関して説明される６６０の動作（たとえば、均等化動作のためにメモリ・セクション１１０を選択すること）は、タイミング図５００を参照して説明される５０９の動作と５１０の動作との間に（たとえば、メモリ・セクション１１０のメモリ・セル１０５上で１つまたは複数のアクセス動作を実行した後、均等化動作を実行する前に）出現することがある。したがって、いくつかの実施例では、６６０の動作は、タイミング図５００の５０９および５１０の動作を実行する判定またはトリガを指すことがある。
６６５の動作に続いて、方法６００−ｂは、その後の均等化動作を実行する決定、および均等化動作のためのメモリ・セクション１１０のその後の選択のために６６０に戻ってよい。言い換えれば、メモリ・デバイス１００は、メモリ・デバイス１００の動作全体を通して均等化動作を実行するために、反復的な様式で６６０の動作と６６５の動作との間を循環してよい。いくつかの実施例では、６６５の動作に続いて、または６６５の動作の一部として、均等化タイマまたはカウンタは、６６０の動作を繰り返す前にタイマまたはカウンタが新しい均等化間隔にわたって時間またはカウントを累積し得るように、リセットされることがある。言い換えれば、６６５の動作を実行した後、６６０に戻ることは、均等化動作タイマまたはカウンタの値に基づくまたはこれによってトリガされることがある。
いくつかの実施例では、メモリ・デバイス１００は、ラウンド・ロビン手法により電圧調整動作を並行してまたは同時に実行し、ロウ・ハンマー手法により電圧調整動作を実行する（たとえば、ラウンド・ロビン手法により方法６００−ａまたは６００−ｂの第１のインスタンスを実行しながら、ロウ・ハンマー手法により方法６００−ａまたは６００−ｂの第２のインスタンスも実行する）ことがある。たとえば、メモリ・コントローラ１７０は、所与のメモリ・セクション１１０上で電圧調整動作間の最大持続時間を設定または定義するためにラウンド・ロビン手法により第１の電圧調整サイクルを実行し、最近アクセスされたメモリ・セクション１１０上で電圧調整動作をより頻繁に実行するためにロウ・ハンマー手法により第２の電圧調整サイクルも実行することがある。そのような実施例では、異なる電圧調整サイクルのそれぞれの電圧調整動作の実行は、それぞれの電圧調整動作が同時に発生しないようにずらされているが同じ電圧調整間隔に従って、または異なる電圧調整間隔に従って、同時に行われてよい。いくつかの実施例では、メモリ・デバイス１００は、メモリ・セクション１１０の第１のセットのために方法６００−ａの第１のインスタンスを実行しながら、メモリ・セクション１１０の第２のセットのために方法６００−ａの第２のインスタンスも実行することがあり、第１のインスタンスと第２のインスタンスは、同じ手法または構成に従って実行されてもよいし、異なる手法または構成に従って実行されてもよい。
いくつかの実施例では、電圧調整動作（たとえば、放散動作、均等化動作、方法６００−ａの動作、方法６００−ｂの動作）は、間隔（たとえば、定期的なセクション選択間隔、非定期的なセクション選択間隔）で発生するようにスケジュールされることがあるが、アクセス動作（たとえば、電圧調整動作と関連づけられたワード線２０５を使用する１つまたは複数のアクセス動作）が電圧調整動作のために識別されたメモリ・セクション１１０上で実行されている場合、キャンセルまたは上書きされてよい。
方法６００−ａおよび６００−ｂならびに上記で説明されたそれらの変形形態は可能な実施例を示し、動作およびステップは並べ替えられてもよいし修正されてもよく、本開示によれば他の実施例も可能であることに留意されたい。さらに、説明された方法の異なるインスタンスは、（たとえば、同じメモリ・デバイスによって）同時に実行されてもよいし、重複する時間期間中に実行されてもよいし、重複しない時間期間中に実行されてもよい。いくつかの実施例では、同じメモリ・デバイス１００によって実行される説明された方法の異なるインスタンスは、実質的に同じ方法を（たとえば、異なるメモリ・セクション１１０上で、メモリ・セクション１１０の異なるセット上で）実行すること、または実質的に異なる方法を（たとえば、異なるメモリ・セクション１１０上で、メモリ・セクション１１０の異なるセット上で）実行することを含むことがある。
図７は、本開示の実施例による、メモリ・デバイス内の記憶されたデータを保護することをサポートするセクション・デコーダ７１０の実施例を含む回路７００を示す。いくつかの実施例では、回路７００は、図１を参照して説明されるメモリ・デバイス１００などのメモリ・デバイスに含まれることがある。いくつかの実施例では、回路７００は、図４を参照して説明される回路４００などの別の回路のコンポーネントであってよい。いくつかの実施例では、セクション・デコーダ７１０はメモリ・コントローラ１７０に含まれることがあり、そのようなセクション・デコーダ７１０またはメモリ・コントローラ１７０は、メモリ・デバイス１００内のメモリの各「コア」に対して繰り返し現れることがある。
セクション・デコーダ７１０は、さまざまな電圧調整動作のための制御信号を受け取ることがあり、これらの制御信号としては、ワード線のみリフレッシュ動作（たとえば、電圧調整動作）を指す信号「ＷＯＲ」があり得る。信号ＷＯＲは、メモリ・デバイス１００のメモリ・セクション１１０のうちの１つの上で電圧調整動作を実行するために（たとえば、メモリ・コントローラ１７０によって）決定が行われたことを示す、トグルされた信号であってよい。信号ＷＯＲは、電圧調整動作のための特定のメモリ・セクション１１０（たとえば、選択されたメモリ・セクション１１０）のアドレスの標識を含むことがあり、または信号ＷＯＲは、そのようなメモリ・セクション１１０の標識を提供する別の信号を伴うことがある。信号ＷＯＲは、電圧調整動作のために選択された特定のメモリ・セクション１１０のためのセクション・アクティブ化信号をトリガすることがあり、これは、いくつかの実施例では、選択されたメモリ・セクション１１０のワード線２０５と結合されるために（たとえば、電圧調整動作のためのセル選択コンポーネント２３０のアクティブ化をサポートするために）特定の電圧を選択的に提供するために使用されることがある。
たとえば、セクション・デコーダ７１０は、メモリ・デバイス１００のＳ個のメモリ・セクション１１０と関連づけられることがあり、このＳ個のメモリ・セクション１１０は、メモリ・デバイス１００のメモリ・セクション１１０のすべてであってもよいし、メモリ・デバイス１００のメモリ・セクション１１０のサブセットであってもよい。セクション・デコーダ７１０は、Ｓ個のメモリ・セクション１１０の各々のための別個の制御ライン７２０（たとえば、制御ライン７２０−ａ〜７２０−ｓ）を含むことがある。セクション・デコーダ７１０は、電圧調整動作がＳ個のメモリ・セクションのうちの１つの上で実行され得るとき、アクティブ化されたＷＯＲ信号を受け取ることがあり、セクション・デコーダ７１０は、その後、関連づけられた制御ライン７２０を介して、メモリ・セクション１１０のうちの選択されたメモリ・セクション１１０のためのアクティブ化されたセクション・アクティブ化信号を提供することがある。いくつかの実施例では、セクション・デコーダ７１０は、関連づけられた制御ライン７２０を介して、メモリ・セクション１１０のうちの選択されていないメモリ・セクション１１０のための非アクティブ化セクション・アクティブ化信号を提供することもある。
いくつかの実施例では、セクション・デコーダ７１０は、関連づけられたモリ・セクション１１０の各々のための可変電圧源７５０を含むことがあり、可変電圧源７５０の各々は、それぞれの制御ライン７２０を介してそれぞれのセクションのためのセクション・アクティブ化信号を受け取ることがある。たとえば、可変電圧源７５０−ａは、第１のメモリ・セクション１１０と関連づけられることがあり、第１の制御ライン７２０−ａを介して、第１のメモリ・セクション１１０のためのセクション・アクティブ化信号を受け取ることがある。可変電圧源７５０は、セクション・デコーダ７１０の一部として示されているが、他の実施例では、それぞれのメモリ・セクション１１０のための可変電圧源７５０は、それぞれのメモリ・セクション１１０と関連づけられ得る行コンポーネント１２５に含まれることがある。
第１のメモリ・セクション１１０が電圧調整動作のために選択されているとき、可変電圧源７５０−ａは、制御ライン７２０−ａを介して、アクティブ化セクション・アクティブ化信号を受け取ることがある。このアクティブ化セクション・アクティブ化信号は、トランジスタ７６０−ａのゲートで受け取られてよく、これが、可変電圧源７５０−ａの出力７８０−ａを電圧「Ｖｐｅｒｉ」と選択的に結合し得る。電圧Ｖｐｅｒｉは、電圧調整動作中にワード線２０５またはセル選択コンポーネント２３０をアクティブ化するための電圧（たとえば、第３の電圧Ｖ３）を表してよく、アクセス動作と関連づけられた電圧よりも小さい電圧を有することがある。電圧Ｖｐｅｒｉにおける出力７８０−ａは、メモリ・セクション１１０のワード線２０５が電圧調整動作中に電圧Ｖｐｅｒｉを用いてアクティブ化され得るように、選択されたメモリ・セクション１１０のための行コンポーネント１２５に提供されることがある。
第１のメモリ・セクション１１０が電圧調整動作のために選択されていないとき、可変電圧源７５０−ａは、制御ライン７２０−ａを介して、非アクティブ化セクション・アクティブ化信号を受け取ることがある。この非アクティブ化セクション・アクティブ化信号は、トランジスタ７６５−ａのゲートで反転されて受け取られてよく、これが、可変電圧源７５０−ａの出力７８０−ａを電圧「ＶＮＷＬ」と選択的に結合し得る。電圧ＶＮＷＬは、ワード線２０５またはセル選択コンポーネント２３０を非アクティブ化するための電圧（たとえば、第１の電圧Ｖ１）を表してよく、接地電圧またはメモリ・デバイス１００のセル選択コンポーネント２３０のスタンバイ状態もしくは選択解除状態と関連づけられた負の電圧を有することがある。電圧ＶＮＷＬにおける出力７８０−ａは、メモリ・セクション１１０のワード線２０５が（たとえば、スタンバイ状態中に、異なるメモリ・セクション１１０上で電圧調整動作が実行されている間隔中に）電圧ＶＮＷＬを用いて非アクティブ化または選択解除され得るように、メモリ・セクション１１０のために行コンポーネント１２５に提供されることがある。
いくつかの実施例では、メモリ・セクション１１０のアクセス動作をサポートするために、メモリ・セクション１１０のための行コンポーネント１２５は、メモリ・セクション１１０のそれぞれのワード線２０５を、アクセス動作中にそれぞれのワード線２０５が選択解除もしくは非アクティブ化されたときの電圧ＶＮＷＬ（たとえば、出力７８０を介して提供される）、またはアクセス動作中にそれぞれのワード線２０５が選択もしくはアクティブ化されるときの異なる選択電圧（たとえば、第２の電圧Ｖ２、Ｖｐｅｒｉよりも高い大きさをもつ電圧）のどちらかと選択的に結合することがある）。異なる選択電圧が、異なるコンポーネント（たとえば、行コンポーネント１２５、メモリ・デバイス１００の共通高電圧源）によって提供されることがあり、この異なるコンポーネントは、セクション・デコーダ７１０の外部のコンポーネントであってよい。
いくつかの実施例では、トランジスタ７６０および７６５は比較的弱いドライバであってよく、これは、比較的遅いスルー・レート（たとえば、出力７８０における電圧の変化率）をサポートすることがある。たとえば、比較的弱いトランジスタ７６０は、電圧Ｖｐｅｒｉに比較的遅い電圧ランプ（ｒａｍｐ）を提供することがある。いくつかの実施例では、可変電圧源７５０は、別のトランジスタ７７５のゲートと結合されたＮＯＲゲート７７０も含むことがあり、ＮＯＲゲート７７０は、出力７８０−ａと電圧ＶＮＷＬとの別の選択的結合を提供し得る。トランジスタ７７５は、比較的強いドライバであってよく、これは、一定の遷移下で比較的速いスルー・レートをサポートし得る。たとえば、比較的強いトランジスタ７７５は、電圧ＶＮＷＬに比較的速い電圧ランプを提供することがある。
したがって、回路７００は、それぞれのメモリ・セクション１１０が電圧調整動作のために選択されているかどうかに基づいて、メモリ・セクション１１０に異なる電圧（たとえば、ＶｐｅｒｉまたはＶＮＷＬ）を選択的に提供する実施例であってよい。セクション・デコーダまたは可変電圧源の他の実施例は、説明されるセクション・ベースの電圧調整動作をサポートするように実施されてよく、関連づけられたコンポーネントは、メモリ・コントローラ１７０、行コンポーネント１２５、またはメモリ・デバイス１００の他の部分の間にさまざまな様式で分散されてよい。
図８は、本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートし得るメモリ・デバイス８０５のブロック図８００を示す。メモリ・デバイス８０５は、電子メモリ装置と呼ばれることがあり、図１を参照して説明されるメモリ・デバイス１００のコンポーネントの一実施例であることがある。
メモリ・デバイス８０５は、図１〜図７を参照して説明される（たとえば、メモリ・セクション１１０の）メモリ・セル１０５の一実施例であり得る１つまたは複数のメモリ・セル８１０を含んでよい。メモリ・デバイス８０５は、メモリ・コントローラ８１５と、ワード線８２０と、プレート線８２５と、センス・コンポーネント８３５と、ディジット線８４０も含んでよい。これらのコンポーネントは、互いと電子通信してよく、本明細書において本開示の態様により説明される機能のうちの１つまたは複数を実行し得る。いくつかの場合では、メモリ・コントローラ８１５は、バイアシング・コンポーネント８５０と、タイミング・コンポーネント８５５とを含んでよい。
メモリ・コントローラ８１５は、ワード線８２０、プレート線８２５、ディジット線８４０、およびセンス・コンポーネント８３５と電子通信してよく、これらは、図１〜図７を参照して説明されるワード線２０５、プレート線２１５、ディジット線２１０、およびセンス・コンポーネント１５０の実施例であり得る。いくつかの実施例では、メモリ・デバイス８０５は、本明細書において説明されるＩ／Ｏコンポーネント１６０の一実施例であってよいラッチ８４５も含んでよい。メモリ・デバイス８０５のコンポーネントは、互いと電子通信してよく、図１〜図７を参照して説明される機能の実施形態を実行し得る。いくつかの場合では、センス・コンポーネント８３５またはラッチ８４５は、メモリ・コントローラ８１５のコンポーネントであってよい。
いくつかの実施例では、ディジット線８４０は、（たとえば、本明細書において説明されるように、信号発生コンポーネント２８０を介して、バイパス線２７０を介して）センス・コンポーネント８３５と、メモリ・セル８１０の強誘電体キャパシタと電子通信することがある。メモリ・セル８１０は、論理状態（たとえば、第１の論理状態または第２の論理状態）とともに書き込み可能であることがある。ワード線８２０は、メモリ・コントローラ８１５（たとえば、メモリ・コントローラ８１５の行デコーダ）およびメモリ・セル８１０のセル選択コンポーネント（たとえば、スイッチング・コンポーネント、トランジスタ）と電子通信し得る。プレート線８２５は、メモリ・コントローラ８１５およびメモリ・セル８１０の強誘電体キャパシタのプレートと電子通信し得る。センス・コンポーネント８３５は、メモリ・コントローラ８１５、ディジット線８４０、およびラッチ８４５と電子通信し得る。いくつかの実施例では、共通アクセス・ラインは、信号線および基準線の機能を提供することがある。センス制御ライン８６５は、センス・コンポーネント８３５およびメモリ・コントローラ８１５と電子通信し得る。これらのコンポーネントは、他のコンポーネント、接続、またはバスを介して、上記で列挙されていないコンポーネントに加えて、メモリ・デバイス８０５の内部、または外部、またはその両方にある他のコンポーネントとも電子通信してよい。
メモリ・コントローラ８１５は、本明細書において説明されるメモリ・コントローラ１７０の一実施例であることがあり、さまざまなノードに電圧を印加することによってワード線８２０、プレート線８２５、またはディジット線８４０をアクティブ化するように構成されてよい。たとえば、バイアシング・コンポーネント８５０は、上記で説明されたように、メモリ・セル８１０を読み出すまたは書き込むようにメモリ・セル８１０を動作させるために電圧を印加するように構成されてよい。いくつかの実施例では、メモリ・コントローラ８１５は、図１〜図７を参照して説明されるように、行コンポーネント１２５、列コンポーネント１３５、またはプレート・コンポーネント１４５のうちの１つまたは複数を含んでもよいし、行コンポーネント１２５、列コンポーネント１３５、またはプレート・コンポーネント１４５に関して説明される１つまたは複数の動作を実行してもよいし、行コンポーネント１２５、列コンポーネント１３５、プレート・コンポーネント１４５、またはそれらの組み合わせと通信してもよく、これによって、メモリ・コントローラ８１５が１つまたは複数のメモリ・セル８１０にアクセスすることが可能にされ得る。バイアシング・コンポーネント８５０は、メモリ・セル８１０と結合するための電圧（たとえば、電圧源）を提供し得る。追加的または代替的に、バイアシング・コンポーネント８５０が、センス・コンポーネント８３５または基準コンポーネント８３０の動作のための電圧（たとえば、電圧源）を提供することがある。
いくつかの場合では、メモリ・コントローラ８１５は、タイミング・コンポーネント８５５を使用して、その動作のうちの１つまたは複数を実行することがある。たとえば、タイミング・コンポーネント８５５は、本明細書において論じられる（たとえば、図５のタイミング図５００を参照して説明される動作による）読み出しおよび書き込みなどのメモリ機能を実行するためのスイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択またはプレート・バイアシングのタイミングを制御することがある。いくつかの場合では、タイミング・コンポーネント８５５は、バイアシング・コンポーネント８５０の動作を制御することがある。いくつかの場合では、タイミング・コンポーネント８５５は、メモリ・デバイス８０５のメモリ・セクション１１０と関連づけられたタイマを含むことがある。
センス・コンポーネント８３５は、メモリ・セル８１０（たとえば、ディジット線８４０を介した）からのセンス信号を基準信号（たとえば、基準線８６０を介して基準コンポーネント８３０から、メモリ・セル８１０から）と比較することがある。論理状態を決定すると、センス・コンポーネント８３５は、次いで、ラッチ８４５に出力を記憶することがあり、それは、メモリ・デバイス８０５を含み得る電子デバイスの動作により使用されることがある。センス・コンポーネント８３５は、ラッチおよび強誘電体メモリ・セルと電子通信する１つまたは複数のアンプを含んでよい。
メモリ・コントローラ８１５、またはそのサブコンポーネントは、ハードウェアで実施されてもよいし、プロセッサによって実行されるコード（たとえば、ソフトウェア、ファームウェア）で実施されてもよいし、任意のこれらの組み合わせで実施されてもよい。プロセッサによって実行されるコードで実施される場合、メモリ・コントローラ８１５、またはそのサブコンポーネントの機能は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、または本開示において説明される機能を実行するように設計されたこれらの任意の組み合わせによって実行されてよい。
メモリ・コントローラ８１５、またはそのサブコンポーネントは、機能の部分が１つまたは複数の物理デバイスによって異なる物理的場所で実施されるように分散されることを含めて、さまざまな位置に物理的に配置されてよい。いくつかの実施例では、メモリ・コントローラ８１５、またはそのサブコンポーネントは、本開示のさまざまな実施形態による別個の異なるコンポーネントであってよい。他の実施例では、メモリ・コントローラ８１５、またはそのサブコンポーネントは、限定するものではないが、Ｉ／Ｏコンポーネント、トランシーバ、ネットワーク・サーバ、別のコンピューティング・デバイス、本開示において説明される１つもしくは複数の他のコンポーネント、または本開示のさまざまな実施形態によるこれらの組み合わせを含む、１つまたは複数の他のハードウェア・コンポーネントと組み合わされることがある。メモリ・コントローラ８１５は、図１０を参照して説明されるメモリ・コントローラ１０１５の一実施例であることがある。
いくつかの実施例では、その任意のサブコンポーネントを含めて、メモリ・コントローラ８１５は、メモリ・デバイス８０５におけるセクション・ベースのデータ保護のためのアクセス・スキームの説明される実施例をサポートすることがある。たとえば、メモリ・デバイス８０５は、ディジット線８４０およびプレート線８２５と結合された複数のメモリ・セル８１０を含むことがある。いくつかの実施例では、複数のメモリ・セル８１０の各々は、複数のメモリ・セルのそれぞれの１つをディジット線８４０と選択的に結合するように構成されたセル選択コンポーネントを含むことがある。メモリ・デバイスは、各々が複数のメモリ・セルのそれぞれ１つのセル選択コンポーネントと結合されたワード線８２０を含むことがある。メモリ・デバイス８０５は、複数のワード線の各々と結合された行デコーダも含むことがあり、行デコーダは、メモリ・コントローラ８１５内に含まれてもよいし、メモリ・コントローラ８１５と通信する別個のコンポーネントであってもよい。
本開示の実施形態によれば、メモリ・コントローラ８１５は、メモリ・デバイス８０５のメモリ・セクション１１０上で電圧調整動作を実行するように動作可能であってよい。いくつかの実施例では、メモリ・コントローラ８１５は、行デコーダに選択されたメモリ・セクション１１０のワード線８２０の各々をアクティブ化させることによって、そのような動作を実行することがある。いくつかの実施例では、メモリ・コントローラ８１５は、選択されたメモリ・セクション１１０のメモリ・セル８１０の各々の記憶素子（たとえば、強誘電体キャパシタ）にわたってバイアスを均等化することによって、そのような動作を実行することがある。
図９は、本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートし得るメモリ・コントローラ９１５のブロック図９００を示す。メモリ・コントローラ９１５は、図１を参照して説明されるメモリ・コントローラ１７０または図８を参照して説明されるメモリ・コントローラ８１５の一実施例であることがある。メモリ・コントローラ９１５は、バイアシング・コンポーネント９２０とタイミング・コンポーネント９２５を含んでよく、これらは、図８を参照して説明されるバイアシング・コンポーネント８５０およびタイミング・コンポーネント８５５の実施例であってよい。メモリ・コントローラ９１５は、電圧セレクタ９３０と、メモリ・セル・セレクタ９３５と、センス・コントローラ９４０も含んでよい。これらのモジュールの各々は、（たとえば、１つまたは複数のバスを介して）直接的にまたは間接的に、互いと通信してよい。
電圧セレクタ９３０は、メモリ・デバイスのさまざまなアクセス動作をサポートするために電圧源の選択を開始することがある。たとえば、電圧セレクタ９３０は、図７を参照して説明されるセクション・デコーダ７１０に提供される制御信号、または図１〜図５を参照して説明される行コンポーネント１２５、プレート・コンポーネント１４５、センス・コンポーネント１５０、もしくは基準コンポーネント２８５−ａに提供され得る制御信号などの、さまざまなスイッチング・コンポーネントまたは電圧源をアクティブ化または非アクティブ化するために使用される制御信号を生成またはトリガすることがある。たとえば、電圧セレクタ９３０は、図５のタイミング図５００に示されるワード線２０５、ディジット線２１０、またはプレート線２１５の電圧を選択する（たとえば、イネーブルにする、ディスエーブルにする）ための論理信号のうちの１つまたは複数を生成することがある。
メモリ・セル・セレクタ９３５は、アクセス動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作、均等化動作、放散動作）のためにメモリ・セルを選択することがある。いくつかの実施例では、メモリ・セル・セレクタ９３５は、メモリ・デバイスのメモリ・セクション１１０をアクティブ化または非アクティブ化するために使用される論理信号を生成することがある。いくつかの実施例では、メモリ・セル・セレクタ９３５は、図２〜図５を参照して説明されるセル選択コンポーネント２３０などのセル選択コンポーネントをアクティブ化または非アクティブ化するために使用される論理信号を生成することがある。いくつかの実施例では、メモリ・セル・セレクタ９３５は、図５のタイミング図５００に示されるワード線電圧ＶＷＬを開始または制御することがある。
センス・コントローラ９４０は、図１〜図５を参照して説明されるセンス・コンポーネント１５０などのセンス・コンポーネントのさまざまな動作を制御することがある。たとえば、センス・コントローラ９４０は、図４および図５を参照して説明される、センス・コンポーネント１５０とメモリ・セクション１１０との間のスイッチング・コンポーネントまたは基準コンポーネント２８５などの、センス・コンポーネント絶縁コンポーネントをアクティブ化または非アクティブ化するために使用される論理信号（たとえば、絶縁信号）を生成することがある。いくつかの実施例では、センス・コントローラ９４０は、センス・コンポーネント１５０のまたはアクセス・ラインのノードを均等化するために使用される論理信号（たとえば、均等化信号）を生成することがある。いくつかの実施例では、センス・コントローラ９４０は、センス・コンポーネントをセンシング電圧源と結合もしくは結合解除するために、またはセンス・コンポーネントを入出力コンポーネント１６０もしくはラッチ８４５と結合もしくは結合解除するために使用される論理信号を生成することがある。したがって、いくつかの実施例では、センス・コントローラ９４０は、図５のタイミング図５００を参照して説明される論理信号を生成することがある。
いくつかの実施形態では、センス・コントローラ９４０は、センス・アンプの第１のノードの電圧をセンス・アンプの第２のノードの電圧と比較することがあり、これらの電圧は、読み出し動作の１つまたは複数のアクセス動作を用いてメモリ・セルにアクセスすることに基づく（たとえば、これから生じる）。センス・コントローラ９４０は、結果として生じる電圧を比較することに基づいて、メモリ・セルと関連づけられる論理値を決定することがある。いくつかの実施例では、センス・コントローラ９４０は、メモリ・セルと関連づけられる論理値を決定するために、別のコンポーネントに信号を提供することがある。
図１０は、本開示のさまざまな実施形態による、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートし得るデバイス１００５を含むシステム１０００の図を示す。デバイス１００５は、上記で、たとえば、図１を参照して説明されたメモリ・デバイス１００のコンポーネントの一実施例であってもよいし、これを含んでもよい。デバイス１００５は、メモリ・コントローラ１０１５と、メモリ・セル１０２０と、基本入出力システム（ＢＩＯＳ）コンポーネント１０２５と、プロセッサ１０３０と、Ｉ／Ｏコンポーネント１０３５と、周辺機器コンポーネント１０４０とを含む、通信を送信および受信するためのコンポーネントを含む、双方向通信のためのコンポーネントを含んでよい。これらのコンポーネントは、１つまたは複数のバス（たとえば、バス１０１０）を介して電子通信することがある。
メモリ・コントローラ１０１５は、本明細書において説明される１つまたは複数のメモリ・セルを動作させることがある。具体的には、メモリ・コントローラ１０１５は、メモリ・セルにアクセスするまたは電圧調整動作を実行するための説明されたセンシング・スキームをサポートするように構成されることがある。いくつかの場合では、メモリ・コントローラ１０１５は、図１〜図５を参照して説明されるように、行コンポーネント、列コンポーネント、プレート・コンポーネント、またはそれらの組み合わせを含むことがある。
メモリ・セル１０２０は、図１〜図８を参照して説明されるメモリ・セル１０５または８１０の一実施例であることがあり、本明細書において説明される（たとえば、の論理状態の形で）情報を記憶し得る。
ＢＩＯＳコンポーネント１０２５は、さまざまなハードウェア・コンポーネントを初期化および実行し得る、ファームウェアとして動作されるＢＩＯＳを含むソフトウェア・コンポーネントであってよい。ＢＩＯＳコンポーネント１０２５は、プロセッサと、周辺機器コンポーネント、Ｉ／Ｏ制御コンポーネントなどのさまざまな他のコンポーネントとの間のデータの流れも管理することがある。ＢＩＯＳコンポーネント１０２５は、読み出し専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または他の任意の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含んでよい。
プロセッサ１０３０としては、インテリジェント・ハードウェアデバイス（たとえば、汎用プロセッサ、ＤＳＰ、中央処理ユニット（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理コンポーネント、ディスクリート・ハードウェア・コンポーネント）があり得る。いくつかの場合では、プロセッサ１０３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成されることがある。他の場合には、メモリ・コントローラは、プロセッサ１０３０へと統合されることがある。プロセッサ１０３０は、さまざまな機能（たとえば、メモリ・デバイスにおけるセクション・ベースのデータ保護のためのアクセス・スキームをサポートする機能またはタスク）を実行するためにメモリに記憶されたコンピュータ可読命令を実行するように構成されることがある。
Ｉ／Ｏコンポーネント１０３５は、デバイス１００５のための入力信号および出力信号を管理することがある。Ｉ／Ｏコンポーネント１０３５は、デバイス０５に統合されていない周辺機器も管理することがある。いくつかの場合では、Ｉ／Ｏコンポーネント１０３５は、外部周辺機器への物理的接続またはポートを表すことがある。いくつかの場合では、Ｉ／Ｏコンポーネント１０３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の既知のオペレーティング・システムなどのオペレーティング・システムを利用してよい。他の場合には、Ｉ／Ｏコンポーネント１０３５は、モデム、キーボード、マウス、タッチスクリーン、または類似のデバイスを表してもよいし、これと相互作用してもよい。いくつかの場合では、Ｉ／Ｏコンポーネント１０３５は、プロセッサの一部として実施されることがある。いくつかの場合では、ユーザは、Ｉ／Ｏコンポーネント１０３５を介してデバイス１００５と対話してもよいし、Ｉ／Ｏコンポーネント１０３５によって制御されるハードウェア・コンポーネントを介してデバイス１００５と対話してもよい。Ｉ／Ｏコンポーネント１０３５は、メモリ・セル１０２０のうちの１つもしくは複数の検知された論理状態と関連づけられた情報を受け取ること、またはメモリ・セル１０２０のうちの１つもしくは複数の論理状態を書き込むことと関連づけられた情報を提供することを含む、メモリ・セル１０２０にアクセスすることをサポートし得る。
周辺機器コンポーネント１０４０は、任意の入力デバイスもしくは出力デバイス、またはそのようなデバイスのためのインタフェースを含むことがある。例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアル・ポートもしくはパラレル・ポート、またはペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）またはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺機器カード・スロットがあり得る。
入力１０４５は、デバイス１００５またはそのコンポーネントに入力を提供するデバイス１００５の外部にあるデバイスまたは信号を表すことがある。これは、ユーザ・インタフェースを含んでもよいし、他のデバイスとのもしくはそれらの間のインタフェースを含んでもよい。いくつかの場合では、入力１０４５は、Ｉ／Ｏコンポーネント１０３５によって管理されることがあり、周辺機器コンポーネント１０４０を介してデバイス１００５と相互作用することがある。
出力１０５０は、デバイス１００５またはそのコンポーネントのいずれかから出力を受け取るように構成されたデバイス１００５の外部にあるデバイスまたは信号を表すことがある。出力１０５０の例としては、ディスプレイ、オーディオ・スピーカ、印刷デバイス、別のプロセッサもしくはプリント回路基板、または他のデバイスがあり得る。いくつかの場合では、出力１０５０は、周辺機器コンポーネント１０４０を介してデバイス１００５とインタフェースする周辺機器要素であることがある。いくつかの場合では、出力１０５０は、Ｉ／Ｏコンポーネント１０３５によって管理されることがある。
デバイス１００５のコンポーネントは、それらの機能を行うように設計された回路を含んでよい。これは、本明細書において説明される機能を行うように構成された、さまざまな回路素子、たとえば、導電ライン、トランジスタ、キャパシタ、インダクタ、抵抗、アンプ、または他の能動素子もしくは非能動素子を含んでよい。デバイス１００５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってもよい。または、デバイス１００５は、そのようなデバイスの一部分または要素であってよい。
本明細書における説明は、実施例を提供するものであり、特許請求の範囲に記載される範囲、適用可能性、または実施例の限定ではない。変更は、本開示の範囲から逸脱することなく、論じられる要素の機能および構成に関してなされてよい。いくつかの実施例は、さまざまな動作、手順、または構成要素を適宜省略してもよいし、置き換えてもよいし、追加してもよい。また、いくつかの実施例に関して説明される特徴は、他の実施例では組み合わされてよい。
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光粒子、またはこれらの任意の組み合わせによって表され得る。いくつかの図面が、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、このバスはさまざまなビット幅を有し得ることは、当業者によって理解されよう。
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧で保たれる電気回路のノードを指し、またはより一般的には、接地に直接的に結合されてもよいしされなくてもよい、電気回路または電気回路を含むデバイスの基準電圧を表す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖまたは仮想０Ｖに戻ることがある。仮想接地は、演算アンプと抵抗からなる分圧器などのさまざまな電子回路要素を使用して実施され得る。他の実施例も可能である。「仮想接地」または「仮想的に接地された」は、約０Ｖ、またはデバイスの何らかの他の基準電圧に接続されたことを意味する。
「電子通信」および「結合された」という用語は、コンポーネント間の電子の流れをサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接的な接続または結合を含んでもよいし、中間コンポーネントを含んでもよい。言い換えれば、「と接続された」または「と結合された」コンポーネントは、互いと電子通信する。電子通信するコンポーネントは、（たとえば、通電された回路内で）電子または信号を活発に交換していることがあり、または電子または信号（たとえば、通電解除された回路内で）を活発に交換していないことがあるが、回路が通電されているとき電子または信号を交換するように構成されていることがある、およびそのように動作可能であることがある。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続または結合された２つのコンポーネントは、スイッチの状態（たとえば、開または閉）に関係なく電子通信する。
「との間に結合される」という句は、互いに対する構成要素の順序を指すことがあり、電気結合を指すことがある。一実施例では、構成要素「Ａ」と構成要素「Ｃ」との間に電気的に結合された構成要素「Ｂ」は、電気的な意味での「Ａ−Ｂ−Ｃ」または「Ｃ−Ｂ−Ａ」の構成要素の順序を指すことがある。言い換えれば、電気信号（たとえば、電圧、電荷、電流）は、構成要素Ｂによって構成要素Ａから構成要素Ｃに渡されることがある。
構成要素Ｂが構成要素Ａと構成要素Ｃ「との間に結合される」という説明は、必ずしも、説明された順序において他の介在する構成要素を排除すると解釈されるべきでない。たとえば、構成要素「Ｄ」は、構成要素Ｂが構成要素Ａと構成要素Ｃとの間に電気的に結合されることを依然としてサポートしながら、（たとえば、実施例として「Ａ−Ｄ−Ｂ−Ｃ」または「Ｃ−Ｂ−Ｄ−Ａ」の構成要素の順序を参照して）説明された構成要素Ａと構成要素Ｂとの間に結合されてよい。言い換えれば、「との間に結合された」という句の使用は、排他的な逐次的順序を必ず参照すると解釈されるべきでない。
さらに、構成要素Ｂが構成要素Ａと構成要素Ｃ「との間に結合される」という説明は、構成要素Ａと構成要素Ｃとの間の第２の、異なる結合を排除しない。たとえば、構成要素Ａと構成要素Ｃは、構成要素Ｂを介した結合と電気的に並列である別個の結合において互いに結合されてよい。別の実施例では、構成要素Ａと構成要素Ｃは、別の構成要素「Ｅ」を介して結合されてよい（たとえば、構成要素Ｂが、構成要素Ａと構成要素Ｃとの間に結合され、構成要素Ｅが、構成要素Ａと構成要素Ｃとの間に結合される）。言い換えれば、「との間に結合された」という句の使用は、構成要素間の排他的な結合と解釈されるべきでない。
「絶縁された」という用語は、電子がそれらの間を流れることが現在可能でないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路が存在する場合、互いから絶縁される。たとえば、スイッチによって物理的に結合された２つのコンポーネントは、スイッチが開であるとき、互いから絶縁され得る。
本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントのアクティブ化を介してコンポーネント間に導電路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、第２のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント（またはライン）間の電圧の印加および／または電荷の流れを可能にする動的な動作であってよい。
本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、いくつかの場合では、メモリ・セルまたはメモリ・アレイの他のコンポーネントへの電気接触として用いられることがある。電極は、メモリ・デバイス１００の要素またはコンポーネント間の導電路を提供する、トレース、ワイヤ、導電ライン、導電層などを含んでよい。
本明細書で使用されるとき、「端子」という用語は、回路素子の物理的境界または接続点を示唆する必要はない。むしろ、「端子」は、回路素子に関連する回路の基準点を指すことがあり、これは、「ノード」または「基準点」とも呼ばれることがある。
本明細書において使用されるとき、「層」という用語は、幾何学的構造の階層またはシートを指し得る。各層は、３つの次元（たとえば、高さ、幅、および深さ）を有してよく、表面のうちのいくらかまたはすべてを覆うことがある。たとえば、層は、薄層などの、２つの寸法が第３の寸法よりも大きい３次元構造であってよい。層は、異なる要素、コンポーネント、および／または材料を含んでよい。いくつかの場合では、１つの層が、２つ以上の副層から構成されることがある。添付の図のうちのいくつかでは、３次元層の２つの次元は、例示の目的で描かれる。しかしながら、当業者は、層が本質的に３次元であることを認識するであろう。
カルコゲナイド材料は、元素Ｓ、Ｓｅ、およびＴｅのうちの少なくとも１つを含む材料または合金であってよい。本明細書において論じられる相変化材料は、カルコゲナイド材料であってよい。カルコゲナイド材料としては、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金があり得る。例示的なカルコゲナイド材料および合金としては、限定するものではないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔがあり得る。本明細書で使用される、ハイフンで結ばれた化学組成表記は、特定の組成または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことを意図したものである。たとえば、Ｇｅ−ＴｅはＧｅｘＴｅｙを含んでよく、ここで、ｘおよびｙは任意の正の整数であってよい。可変抵抗材料の他の例としては、遷移金属、アルカリ土類金属、および／または希土類金属などの２つ以上の金属を含む、二元金属酸化物材料または混合原子価酸化物があり得る。例は、メモリ・セルのメモリ素子と関連づけられた１つまたは複数の特定の可変抵抗材料に限定されない。たとえば、可変抵抗材料の他の例は、メモリ素子を形成するために使用可能であり、とりわけ、カルコゲナイド材料、巨大磁気抵抗材料、またはポリマー系材料があり得る。
図１、図２、および図４を参照して説明される、メモリ・デバイス１００と回路２００と回路４００とを含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。いくつかの場合では、基板は半導体ウエハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってよい。基板または基板の小領域の伝導性は、限定するものではないが、亜リン酸、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、イオン注入によって、または他の任意のドーピング手段によって、基板の初期形成または成長中に実行されることがある。
本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを備えることがある。端子は、金属などの導電性材料を通って他の電子的要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングした半導体領域、または変性した半導体領域を備えることがある。ソースとドレインは、少量ドーピングした半導体領域またはチャネルによって分離されることがある。チャネルがｎ型である（たとえば、大多数のキャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（たとえば、大多数のキャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によってキャップされてよい。チャネル伝導性は、電圧をゲートに印加することによって制御され得る。たとえば、正の電圧または負の電圧をｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ印加することは、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタのしきい値電圧よりも大きいまたはこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」または「アクティブ化」されてよい。トランジスタは、トランジスタのしきい値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」または「非アクティブ化」されてよい。
本明細書において添付の図面とともに記載される説明は、例示的な構成について説明したものであり、実施され得るまたは特許請求の範囲内である例をすべて表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「一例、事例、または例示として働く」を意味する。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施されてよい。いくつかの例では、既知の構造およびデバイスは、説明される実施例の概念を不明瞭にすることを回避するためにブロック図形式で示される。
添付の図では、類似のコンポーネントまたは特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、参照ラベルの後にダッシュと類似のコンポーネントを区別する第２のラベルとを続けることによって区別され得る。単に第１の参照ラベルが本明細書で使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのうちの任意のコンポーネントに適用可能である。
本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、または本明細書において説明される機能を実行するように設計されたこれらの任意の組み合わせとともに実施または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティング・デバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）としても実施されてよい。
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実施されてよい。これらの機能は、プロセッサによって実行されるソフトウェアで実施する場合、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの性質により、上記で説明される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、異なる物理的場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に配置されてもよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前置きされる項目のリスト）内で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（たとえば、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、「実質的に」という用語によって修飾された動詞または形容詞）は、絶対的である必要はなく、特性の利点を達成するように十分に近い、または本開示の関連態様の文脈では言及される特性が真であることに十分に近いことを意味する。
本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されないものとする。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づくことがある。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるものとする。
本明細書における説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対するさまざまな修正は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に一致する最も広い範囲が与えられるべきである。
（相互参照）
本特許出願は、２０１８年８月１７日に出願された、Ｖｉｌｌａらによる「ＡＣＣＥＳＳ ＳＣＨＥＭＥＳ ＦＯＲ ＡＣＴＩＶＩＴＹ−ＢＡＳＥＤ ＤＡＴＡ ＰＲＯＴＥＣＴＩＯＮ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の米国特許出願第１６／１０４，６９３号に関連する、２０１８年８月１７日に出願された、Ｆａｃｋｅｎｔｈａｌらによる「ＡＣＣＥＳＳ ＳＣＨＥＭＥＳ ＦＯＲ ＳＥＣＴＩＯＮ−ＢＡＳＥＤ ＤＡＴＡ ＰＲＯＴＥＣＴＩＯＮ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の米国特許出願第１６／１０４，７１１号の優先権を主張するものであり、２０１９年７月２５日に出願された、Ｆａｃｋｅｎｔｈａｌらによる「ＡＣＣＥＳＳ ＳＣＨＥＭＥＳ ＦＯＲ ＳＥＣＴＩＯＮ−ＢＡＳＥＤ ＤＡＴＡ ＰＲＯＴＥＣＴＩＯＮ ＩＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０４３５１１の優先権を主張するものであり、これら出願の各々は、本発明の譲受人に譲渡され、これら出願の各々は、参照によりその全体が明白に本明細書に組み込まれる。
他の機構も、漏洩電荷があるメモリ・セルの記憶素子から別のメモリ・セルの記憶素子に流れることを可能にするメモリ・セル間の結合などの漏洩電荷の流れ（たとえば、非アクティブ化されたセル選択コンポーネントを通過する、非アクティブ化されたセル選択コンポーネントの周りを流れる、あるメモリ・セルの中間ノードから別のメモリ・セルの中間ノードに流れる）をもたらすことがある。いくつかの実施例では、漏洩電荷は、そうでなければ存在しないであろうメモリ・セル（たとえば、そうでなければ均等化されたバイアスまたは電圧を有するであろうセル）上でのバイアス（たとえば、非ゼロ・バイアスまたは電圧）を引き起こすことがある。そのような漏洩電荷または非ゼロ・バイアスは、メモリ・セクションの連続アクセス動作中にメモリ・セクションの選択されていないメモリ・セル上にまたはこれから蓄積することがあり、これは、いくつかの実施例では、メモリ・セクションのメモリ・セル内に記憶されたデータの損失を引き起こし得る。
メモリ・セル１０５のセル選択コンポーネントがアクティブ化される間、選択されたメモリ・セクション１１０の第２のアクセス・ライン１３０および第３のアクセス・ライン１４０は、蓄積された漏洩電荷または電圧バイアスの放散をサポートする電圧源と結合されてよい。たとえば、第２のアクセス・ライン１３０および第３のアクセス・ライン１４０は、同じ電圧源と結合されてもよいし、同じ電圧を有する電圧源と結合されてもよいし、他の方法でメモリ・セクション１１０のメモリ・セル１０５において蓄積された漏洩電荷またはバイアスの放散をサポートする電圧を有する電圧源と結合されてもよい。
いくつかの実施例では、タイマまたはカウンタ（たとえば、電圧調整間隔、電圧調整動作間の持続時間）の決定された値は、メモリ・デバイス１００の動作モードに基づくことがあり、いくつかの動作モードは、他の動作モードより短いまたは長い、電圧調整動作間の持続時間と関連づけられることがある。さまざまな実施例では、電圧調整動作間の間隔は、アクセス速度、電圧状態、論理状態、動作温度、電力消費量など、またはこれらの何らかの組み合わせなどの、１つまたは複数の動作条件に基づいて選択または計算されることがある。たとえば、所与の量の時間内に比較的多くのアクセス動作がメモリ・デバイス１００によって実行される高速アクセス・モードでは、説明された電圧調整動作と関連づけられたタイマまたはカウンタの決定された値（たとえば、電圧調整動作間隔）は、潜在的な漏洩電荷またはバイアスからのデータ損失を軽減するために（たとえば、動的に、動作モードの変化に応答して）短縮されることがある。所与の量の時間内に比較的少数のアクセス動作がメモリ・デバイス１００によって実行されると関連づけられ得る低電力アクセス・モードでは、電圧調整動作間の間隔は、電力消費量（たとえば、ワード線２０５をアクティブ化することまたはメモリ・セル１０５上でのバイアスを均等化することと関連づけられた電力消費量）を減少させるために（たとえば、動的に、動作モードの変化に応答して）延長されることがある。
本開示のさまざまな実施例によれば、さまざまな基準は、（たとえば、電圧調整動作を実行することを決定した後、電圧調整動作を実行するためにメモリ・セクション１１０を選択することを決定した後）電圧調整動作を実行するために特定のメモリ・セクション１１０を選択するために使用されることがある。いくつかの実施例では、タイマが、決定された値に到達すると、メモリ・コントローラ１７０は、メモリ・デバイス１００のメモリ・セクション１１０を調整するための順序（たとえば、逐次的順序、定義された順序、所定の順序）に基づいて、電圧調整動作のためにメモリ・セクション１１０を選択することがある。そのような手法は、「ラウンド・ロビン」または「ブラインド・ラウンド・ロビン」選択と呼ばれることがあり、メモリ・デバイス１００に含まれるメモリ・セクション１１０の数、またはメモリ・デバイス１００の定義された部分に含まれるメモリ・セクション１１０の数を通じて、順序づけられた繰り返しもしくは逐次的な繰り返しに対応するように構成されることがある。

Claims (25)

  1. メモリ・デバイスのセクションと関連づけられたタイマを初期化することであって、前記セクションの各々が、メモリ・セルを前記セクションの複数のディジット線のうちの１つと選択的に結合するように構成されたセクションの複数のワード線のうちの１つと関連づけられたメモリ・セルを備える、初期化することと、
    前記タイマの決定された値に少なくとも一部は基づいて、電圧調整動作のために前記セクションのうちの１つを選択することと、
    前記選択されたセクションの前記複数のワード線の各々をアクティブ化することによって、前記選択されたセクション上で前記電圧調整動作を実行することと
    を含む方法。
  2. 前記メモリ・デバイスの前記セクションを調整するための順序を識別することであって、前記電圧調整動作のために前記セクションのうちの前記１つを選択することが、前記セクションを調整するための前記識別された順序に少なくとも一部は基づく、識別すること
    をさらに含む、請求項１に記載の方法。
  3. 前記電圧調整動作のために前記セクションのうちの前記１つを選択することが、
    最も新しく実行されたアクセス動作と関連づけられた前記セクションのうちの１つを選択すること
    を含む、請求項１に記載の方法。
  4. 前記選択されたセクションの前記複数のワード線の各々をアクティブ化することが、
    アクセス動作と関連づけられたバイアスよりも低いバイアスをもつ前記複数のワード線の各々をアクティブ化すること
    を含む、請求項１に記載の方法。
  5. 前記選択されたセクションの前記複数のワード線の各々をアクティブ化することが、
    前記複数のワード線の各々を同時にアクティブ化すること
    を含む、請求項１に記載の方法。
  6. 前記選択されたセクションの前記複数のワード線の各々をアクティブ化することが、
    第１の時間期間中に前記複数のワード線の第１のサブセットをアクティブ化することと、
    前記第１の時間期間とは異なる第２の時間期間中に前記複数のワード線の第２のサブセットをアクティブ化することと
    を含む、請求項１に記載の方法。
  7. 前記選択されたセクションの前記複数のワード線の各々をアクティブ化することが、
    前記選択されたセクションの前記複数のワード線の各々を逐次的なワード線順序に従ってアクティブ化すること
    を含む、請求項１に記載の方法。
  8. 逐次的なディジット線順序に従って前記選択されたセクションの前記複数のディジット線の各々をアクティブ化することであって、前記逐次的なワード線順序に従って前記複数のワード線の各々をアクティブ化することとは異なる速度で発生する、逐次的なディジット線順序に従って前記複数のディジット線の各々をアクティブ化すること
    をさらに含む、請求項７に記載の方法。
  9. 前記タイマの前記決定された値が、以前の電圧調整動作からの決定された持続時間に少なくとも一部は基づく、請求項１に記載の方法。
  10. 前記決定された持続時間が動作的モードと関連づけられる、請求項９に記載の方法。
  11. 前記決定された持続時間が、前記メモリ・デバイス上で実行されるアクセス動作の数に少なくとも一部は基づく、請求項９に記載の方法。
  12. 前記電圧調整動作を実行することが、
    前記選択されたセクションの前記メモリ・セルの各々の上のバイアスを均等化すること
    を含む、請求項１に記載の方法。
  13. 前記メモリ・セルのそれぞれ１つの上の前記バイアスを均等化することが、
    前記それぞれのメモリ・セルと結合されたディジット線を接地電圧にバイアスすることと、
    前記それぞれのメモリ・セルと結合された共通ノードを前記接地電圧にバイアスすることと
    を含む、請求項１２に記載の方法。
  14. 前記メモリ・セルのそれぞれ１つの上の前記バイアスを均等化することが、
    前記それぞれのメモリ・セルと結合されたディジット線を非ゼロ電圧にバイアスすることと、
    前記それぞれのメモリ・セルと結合された共通ノード線を前記非ゼロ電圧にバイアスすることと
    を含む、請求項１２に記載の方法。
  15. 前記メモリ・セルの各々が強誘電体キャパシタを備える、請求項１に記載の方法。
  16. 各々が、
    メモリ・セルと、
    ディジット線と、
    前記メモリ・セルを前記ディジット線のうちの１つと選択的に結合するように構成されたワード線と
    を備えるメモリ・セクションと、
    前記メモリ・セクションと関連づけられたタイマを初期化し、
    前記タイマの決定された値に少なくとも一部は基づいて、電圧調整動作のために前記メモリ・セクションのうちの１つを選択し、
    前記選択されたメモリ・セクションの前記複数のワード線の各々をアクティブ化することによって、前記選択されたメモリ・セクション上で前記電圧調整動作を実行する
    ように動作可能であるメモリ・コントローラと
    を備える装置。
  17. メモリ・デバイスのセクションと関連づけられたタイマを初期化することであって、前記メモリ・デバイスの前記セクションの各々がメモリ・セルを備える、初期化することと、
    前記タイマの決定された値に少なくとも一部は基づいて、均等化動作のために前記セクションのうちの１つを選択することと、
    前記選択されたセクションの前記メモリ・セルの各々の記憶素子上のバイアスを均等化することによって、前記選択されたセクション上で前記均等化動作を実行することと
    を含む方法。
  18. 前記均等化動作を実行することが、
    前記選択されたセクションの前記メモリ・セルのそれぞれ１つと関連づけられたセル選択コンポーネントをアクティブ化することによって、前記選択されたセクションの前記メモリ・セルの各々を前記選択されたセクションのアクセス・ラインと選択的に結合すること
    を含む、請求項１７に記載の方法。
  19. 前記セル選択コンポーネントをアクティブ化することが、
    アクセス動作と関連づけられた選択バイアスよりも小さい大きさをもつそれぞれのセル選択コンポーネントに選択バイアスを印加すること
    を含む、請求項１８に記載の方法。
  20. 前記均等化動作のために前記セクションのうちの１つを選択することが、前記セクションを均等化するための識別されたセクション順序に少なくとも一部は基づく、請求項１７に記載の方法。
  21. 前記セクションのどれが最も新しく実行されたアクセス動作と関連づけられるかを識別することであって、前記均等化動作のために前記セクションのうちの１つを選択することが識別することに少なくとも一部は基づく、識別すること
    をさらに含む、請求項１７に記載の方法。
  22. 各々がメモリ・セルを備えるメモリ・セクションと、
    前記メモリ・セクションと関連づけられたタイマを初期化し、
    前記タイマの決定された値に少なくとも一部は基づいて、均等化動作のために前記メモリ・セクションのうちの１つを選択し、
    前記選択されたメモリ・セクションの前記メモリ・セルの各々の記憶素子上のバイアスを均等化することによって、前記選択されたメモリ・セクション上で前記均等化動作を実行する
    ように動作可能であるメモリ・コントローラと
    を備える装置。
  23. 前記均等化動作を実行するために、前記メモリ・コントローラが、
    前記選択されたメモリ・セクションの前記メモリ・セルの各々の記憶素子を前記選択されたメモリ・セクションのアクセス・ラインと結合するために、前記選択されたメモリ・セクションの前記メモリ・セルのそれぞれ１つと関連づけられたスイッチング・コンポーネントをアクティブ化する
    ように動作可能である、請求項２２に記載の装置。
  24. 前記スイッチング・コンポーネントをアクティブ化するために、前記メモリ・コントローラが、
    アクセス動作と関連づけられたアクティブ化バイアスよりも小さい大きさをもつそれぞれのセル選択コンポーネントにアクティブ化バイアスを印加する
    ように動作可能である、請求項２３に記載の装置。
  25. 前記スイッチング・コンポーネントをアクティブ化するために、前記メモリ・コントローラが、
    前記セル選択コンポーネントの各々を並行してアクティブ化する
    ように動作可能である、請求項２３に記載の装置。
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