KR100744598B1 - 리프레쉬 회로 및 방법 및 이를 이용하는 반도체 메모리장치 - Google Patents
리프레쉬 회로 및 방법 및 이를 이용하는 반도체 메모리장치 Download PDFInfo
- Publication number
- KR100744598B1 KR100744598B1 KR1020010038330A KR20010038330A KR100744598B1 KR 100744598 B1 KR100744598 B1 KR 100744598B1 KR 1020010038330 A KR1020010038330 A KR 1020010038330A KR 20010038330 A KR20010038330 A KR 20010038330A KR 100744598 B1 KR100744598 B1 KR 100744598B1
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- voltage
- refresh
- control signal
- logic value
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
Abstract
셀 누설 전류(cell leakage current)를 모니터링 함으로써 리프레쉬 주기를 효율적으로 개선한 리프레쉬 회로가 개시된다. 본 발명은 정규 셀에 대한 리프레쉬 완료 시점까지 더미 셀에 하이 레벨의 데이터를 기록함으로써 전하를 저장하고, 상기 더미 셀에 저장된 전하에 의한 전압이 기준전압보다 작아지면 정규 셀에 대한 리프레쉬 수행을 지시하는 제1 논리값의 제어신호를 생성하며, 이로부터 소정 시간이 경과하면 정규 셀에 대한 리프레쉬 종료를 지시하는 제2 논리값의 제어신호를 생성하는 더미 셀 누설 모니터 수단(dummy cell leakage monitor means)과, 상기 더미 셀 누설 모니터 수단으로부터 상기 제1 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 제1 레벨의 전압을 출력하고, 상기 제2 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 상기 제1 레벨보다 소정 레벨 높은 제2 레벨의 전압을 출력하는 셀 플레이트 전압 생성 수단(cell plate voltage generating means)을 구비한 것을 특징으로 한다.
리프레쉬, 주기, 더미 셀, 누설 전류, 모니터링, 셀 플레이트 전압
Description
도 1은 본 발명의 일 실시예에 의한 리프레쉬 회로의 구성도.
도 2는 도 1에 도시된 리프레쉬 회로에서의 신호 타이밍도.
본 발명은 리프레쉬 회로 및 방법과 이를 이용하는 반도체 메모리 장치에 관한 것으로서, 특히 셀 누설 전류(cell leakage current)를 모니터링 함으로써 리프레쉬 주기를 효율적으로 개선한 리프레쉬 회로 및 방법에 대한 것이다.
디램(DRAM)이 개발되어 오는 과정에 있어서 한 세대 앞으로 나갈 때마다 리프레쉬 사이클(refresh cycle)을 증가시켜 왔다. 기본적으로 메모리 셀이 유효한 데이터를 계속 유지할 수 있는 시간은 셀 구조상 원칙적으로 제한되어 있다. 디램이 개발되어질수록 고집적, 대용량, 저전압 그리고 낮은 임계전압 등을 필요로 하므로 데이터 보유 특성은 더욱 악화될 수밖에 없다. 한편 리프레쉬 간격을 15.6㎲로 유지하는 방식에서는 리프레쉬 사이클 수를 어느 값 이상으로 계속 증가시켜 나 갈 수 없으므로 한번에 리프레쉬 해야 하는 셀의 수가 계속 증가할 수밖에 없다. 이로 인해 데이터 보유 전류(data retention current)의 막대한 증가와 파워 소모가 불합리한 수준에 도달하게 되는 문제점이 있다.
따라서 본 발명은 리프레쉬 모드의 수행을 필요로 하는 반도체 메모리 장치에서 리프레쉬 주기를 효율적으로 결정함으로써 데이터 보유 전류를 줄이는 것을 일 목적으로 한다.
또한 본 발명은 셀 플레이트 전압을 조절하여 누설 전류를 줄이는 것을 다른 목적으로 한다.
먼저 리프레쉬 주기를 결정하는 것은 전체 칩 면적의 0.01% 이하 정도를 차지하는 저질 셀(bad cell)에 의해서이다. 그러나 이러한 저질 셀을 찾을 수는 없으므로 본 발명에서는 더미 셀을 이용하여 모니터링을 한다.
전술한 바와 같은 목적을 달성하기 위하여 본 발명은 반도체 메모리 장치에 적용되는 리프레쉬 회로에 있어서, 정규 셀에 대한 리프레쉬 완료 시점까지 더미 셀에 하이 레벨의 데이터를 기록함으로써 전하를 저장하고, 상기 더미 셀에 저장된 전하에 의한 전압이 기준전압보다 작아지면 정규 셀에 대한 리프레쉬 수행을 지시하는 제1 논리값의 제어신호를 생성하며, 이로부터 소정 시간이 경과하면 정규 셀에 대한 리프레쉬 종료를 지시하는 제2 논리값의 제어신호를 생성하는 더미 셀 누설 모니터 수단(dummy cell leakage monitor means)과, 상기 더미 셀 누설 모니터 수단으로부터 상기 제1 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 제1 레벨의 전압을 출력하고, 상기 제2 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 상기 제1 레벨보다 소정 레벨 높은 제2 레벨의 전압을 출력하는 셀 플레이트 전압 생성 수단(cell plate voltage generating means)을 구비한 것을 특징으로 한다.
더미 셀 누설 모니터 수단은 더미 셀의 전압과 기준전압을 비교하는 비교기(comparator)와, 상기 비교기의 출력에 따라 더미 셀의 전압이 기준전압보다 작아지면 상기 제1 논리값의 제어신호를 출력하고 이 제어신호를 래치하는 래치회로(latch circuit)와, 상기 래치회로로부터 상기 제1 논리값의 제어신호가 출력되면 카운트를 시작하여 리프레쉬 구동신호를 발생하는 리프레쉬 타이머(refresh timer)를 구비하며, 상기 리프레쉬 타이머가 소정 값까지 카운트하면 상기 래치회로가 상기 제2 논리값의 제어신호를 출력하고 이를 래치한다.
셀 플레이트 전압 생성 수단은 멀티플렉서(multiplexor)를 포함하며, 상기 멀티플렉서에는 상기 제1 및 제2 레벨의 전압 신호가 입력되고 상기 래치회로로부터 출력되는 제어신호에 따라 상기 멀티플렉서는 상기 제1 또는 제2 레벨의 전압 신호를 선택적으로 출력한다.
또한 본 발명은 리프레쉬 모드를 갖는 반도체 메모리 장치에 있어서, 정규 셀 및 더미 셀을 갖는 셀 어레이와, 상기 정규 셀에 대한 리프레쉬 완료 시점까지 상기 더미 셀에 하이 레벨의 데이터를 기록함으로써 전하를 저장하고, 상기 더미 셀에 저장된 전하에 의한 전압이 기준전압보다 작아지면 정규 셀에 대한 리프레쉬 수행을 지시하는 제1 논리값의 제어신호를 생성하며, 이로부터 소정 시간이 경과하면 정규 셀에 대한 리프레쉬 종료를 지시하는 제2 논리값의 제어신호를 생성하는 더미 셀 누설 모니터 수단(dummy cell leakage monitor means)과, 상기 더미 셀 누설 모니터 수단으로부터 상기 제1 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 제1 레벨의 전압을 출력하고, 상기 제2 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 상기 제1 레벨보다 소정 레벨 높은 제2 레벨의 전압을 출력하는 셀 플레이트 전압 생성 수단(cell plate voltage generating means)을 구비한 것을 특징으로 한다.
또한 본 발명은 반도체 메모리 장치에서 리프레쉬 모드를 수행하는 방법에 있어서, 정규 셀에 대한 리프레쉬 완료 시점까지 더미 셀에 하이 레벨의 데이터를 기록함으로써 전하를 저장하는 단계와, 상기 더미 셀에 저장된 전하에 의한 전압이 기준전압보다 작아지면 정규 셀에 대한 리프레쉬 수행을 지시하는 제1 논리값의 제어신호를 생성하는 단계와, 상기 제1 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 제1 레벨의 전압을 출력하는 단계와, 상기 제1 논리값의 제어신호가 생성된 시점부터 소정 시간이 경과하면 상기 정규 셀에 대한 리프레쉬 종료를 지시하는 제2 논리값의 제어신호를 생성하는 단계와, 상기 제2 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 상기 제1 레벨보다 소정 레벨 높은 제2 레벨의 전압을 출력하는 단계를 구비한 것을 특징으로 한다.
이와 같은 특징을 갖는 본 발명에 의하면 리프레쉬 모드의 수행을 필요로 하는 반도체 메모리 장치에서 리프레쉬 주기를 효율적으로 결정함으로써 데이터 보유 전류를 줄일 수 있다. 또한 본 발명은 셀 플레이트 전압을 조절하여 누설 전류를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 또는 신호를 가리킨다.
도 1은 본 발명의 일 실시예에 의한 리프레쉬 회로의 구성도이다. 도 1에 도시되어 있는 바와 같이 본 실시예에 의한 리프레쉬 회로는 더미 셀 누설 모니터 수단(dummy cell leakage monitor means : 101)과 셀 플레이트 전압 생성 수단(cell plate voltage generating means : 103)을 구비하고 있다. 더미 셀 누설 모니터 수단(101)은 비교기(113)와 래치회로(115)와 리프레쉬 타이머(117)를 구비하고 있으며, 셀 플레이트 전압 생성 수단(103)은 멀티플렉서(119)를 구비하고 있다. 한편 도 1에서 105는 정규 셀 부(normal cell part)를, 107은 더미 셀 부(dummy cell part)를 각각 가리킨다.
더미 셀 누설 모니터 수단(101)에서는 먼저 정규 셀(105)에 대한 리프레쉬 완료 시점까지 더미 셀(111)에 하이 레벨의 데이터를 기록함으로써 전하를 저장한다. 더미 셀(111)에 저장된 전하는 누설 전류에 의해 리프레쉬 완료 시점부터 감소하기 시작하며 이에 해당하는 전압(VN)이 비교기(113)에 입력된다. 비교기(113)는 더미 셀의 전압(VN)과 기준전압(VREF)을 비교하는 역할을 한다. 더미 셀의 전압(VN)이 기준전압(VREF)보다 작으면 하이 레벨의 신호를 출력하고, 더미 셀의 전압(VN)이 기준전압(VREF)보다 크면 로우 레벨의 신호를 출력한다. 래치회로(115)는 SR 래치로 구성되어 있으며, 비교기(113)의 출력신호가 세트 입력단(S)에 입력 되고 있다. 더미 셀의 전압(VN)이 기준전압(VREF)보다 작아져 비교기(113)가 하이 레벨의 신호를 출력하면 래치회로(115)는 세트되고 하이 레벨의 신호를 VPLD 신호로 출력한다. 하이 레벨의 VPLD 신호가 리프레쉬 타이머(117)에 입력되면 리프레쉬 타이머(117)는 카운트를 시작하고, 이에 따라 정규 셀에서의 리프레쉬를 구동시키는 내부 RAS 신호가 발생된다. 이 내부 RAS 신호에 의해 정규 셀에서의 버스트 리프레쉬(burst refresh)가 수행된다. 리프레쉬 타이머(117)가 소정 값까지 카운트하면, 즉 하이 레벨의 VPLD 신호가 출력된 이후로 소정 시간이 경과하면 리프레쉬 타이머(117)로부터 래치회로(115)를 리셋 시키는 신호가 출력된다. 이 리셋 신호가 래치회로(115)의 리셋 입력단(R)에 입력되면 래치회로(115)는 리셋 되고, 출력단(Q)을 통하여 로우 레벨의 VPLD 신호가 출력된다. 로우 레벨의 VPLD 신호가 리프레쉬 타이머(117)에 입력되면 리프레쉬 타이머(117)는 카운팅을 멈추고, 이에 따라 정규 셀 부(105)에서의 리프레쉬 동작도 종료한다.
셀 플레이트 전압 생성 수단(103)은 멀티플렉서(119)로 구현된다. 멀티플렉서(119)에는 제1 레벨(VSS)의 전압 신호와 제2 레벨(VDD/2)의 전압 신호가 입력되고 있다. 래치회로(115)로부터 발생된 VPLD 신호가 멀티플렉서(119)의 제어신호로 입력되며, VPLD 신호가 하이 레벨이면 제2 레벨(VDD/2)의 전압 신호를 출력 신호(VCP)로서 출력하고, VPLD 신호가 로우 레벨이면 제1 레벨(VSS)의 전압 신호를 출력 신호(VCP)로서 출력한다. 멀티플렉서(119)의 출력 신호(VCP)는 정규 셀 부(105)와 더미 셀 부(107)에 제공되어 셀 플레이트 전압으로서 이용된다.
도 2는 도 1에 도시된 리프레쉬 회로에서의 신호 타이밍도이다. 도 1 및 도 2를 함께 참조하면서 본 발명의 전체적인 동작을 설명한다. 휴지기간 이전에 더미 워드 라인(D지)을 온 시켜서 스토리지 노드(N1)에 "H" 데이터를 저장하고, 휴지기간 동안에 스트로지 노드(N1)의 전압(VN)과 기준전압(VREF)의 레벨을 비교하여 스토리지 노드의 전압(VN)이 기준전압(VREF) 이하로 내려가면 하이 레벨의 VPLD 신호를 발생하여 리프레쉬 타이머(117)를 동작시켜서 다시 버스트 리프레쉬를 시작한다. 그리고 셀 플레이트 전압 생성 수단(103)의 멀티플렉서(119)는 아이들 신호(IDL)와 VPLD 신호의 제어를 받아 정규 상태에서는 셀 플레이트 전압(VCP)을 VDD/2 로 유지하고, 휴지기간에는 Qc = Cc (VDD - Vcp) 공식에 의해서 셀 플레이트 전압(VCP)을 VSS 로 낮춤으로써 셀에 저장된 신호 전하량 Qc를 크게 하여 누설을 상대적으로 적게 발생시킨다. 그러다가 전술한 바와 같이 하이 레벨의 VPLD 신호가 발생하면 다시 셀 플레이트 전압(VCP)을 VDD/2 레벨로 변화시켜서 효율적으로 동작하도록 한다. 그리고 정규 셀 부(105)는 셀 플레이트 전압 생성 수단(103)에서 생성된 셀 플레이트 전압(VCP)을 받아서 디램 동작(DRAM operation)을 한다.
상기 실시예는 주로 반도체 메모리 장치에 적용되는 리프레쉬 회로라는 관점에서 기술되었으나, 동일한 특징을 갖는 리프레쉬 방법 및 반도체 메모리 장치에 대해서도 본 발명은 적용될 수 있다. 또한 상기 실시예는 단지 본 발명을 구체화하기 위한 것일 뿐이며, 본 발명의 권리범위를 한정하려는 것은 아니다. 따라서 당업자들은 상기 실시예에 대한 구성에 대해 다양한 변형이나 변경이 본 발명의 권리범위 안에서 가능함을 주목하여야 한다. 본 발명의 권리범위는 후술하는 특허청구범위에 의하여 원칙적으로 정하여진다.
전술한 바와 같은 특징을 갖는 본 발명에 의하면 리프레쉬 모드의 수행을 필요로 하는 반도체 메모리 장치에서 리프레쉬 주기를 효율적으로 결정함으로써 데이터 보유 전류를 줄일 수 있다. 또한 본 발명은 셀 플레이트 전압을 조절하여 누설 전류를 줄일 수 있다.
Claims (5)
- 반도체 메모리 장치에 적용되는 리프레쉬 회로에 있어서,정규 셀에 대한 리프레쉬 완료 시점까지 더미 셀에 하이 레벨의 데이터를 기록함으로써 전하를 저장하고, 상기 더미 셀에 저장된 전하에 의한 전압이 기준전압보다 작아지면 정규 셀에 대한 리프레쉬 수행을 지시하는 제1 논리값의 제어신호를 생성하며, 이로부터 소정 시간이 경과하면 정규 셀에 대한 리프레쉬 종료를 지시하는 제2 논리값의 제어신호를 생성하는 더미 셀 누설 모니터 수단(dummy cell leakage monitor means)과,상기 더미 셀 누설 모니터 수단으로부터 상기 제1 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 제1 레벨의 전압을 출력하고, 상기 제2 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 상기 제1 레벨보다 소정 레벨 높은 제2 레벨의 전압을 출력하는 셀 플레이트 전압 생성 수단(cell plate voltage generating means)을구비한 것을 특징으로 하는 리프레쉬 회로.
- 제1항에 있어서,상기 더미 셀 누설 모니터 수단은더미 셀의 전압과 기준전압을 비교하는 비교기(comparator)와,상기 비교기의 출력에 따라 더미 셀의 전압이 기준전압보다 작아지면 상기 제1 논리값의 제어신호를 출력하고 이 제어신호를 래치하는 래치회로(latch circuit)와,상기 래치회로로부터 상기 제1 논리값의 제어신호가 출력되면 카운트를 시작하여 리프레쉬 구동신호를 발생하는 리프레쉬 타이머(refresh timer)를구비하며,상기 리프레쉬 타이머가 소정 값까지 카운트하면 상기 래치회로가 상기 제2 논리값의 제어신호를 출력하고 이를 래치하는 것을 특징으로 하는 리프레쉬 회로.
- 제2항에 있어서,상기 셀 플레이트 전압 생성 수단은 멀티플렉서(multiplexor)를 포함하며, 상기 멀티플렉서에는 상기 제1 및 제2 레벨의 전압 신호가 입력되고 상기 래치회로로부터 출력되는 제어신호에 따라 상기 멀티플렉서는 상기 제1 또는 제2 레벨의 전압 신호를 선택적으로 출력하는 것을 특징으로 하는 리프레쉬 회로.
- 리프레쉬 모드를 갖는 반도체 메모리 장치에 있어서,정규 셀 및 더미 셀을 갖는 셀 어레이와,상기 정규 셀에 대한 리프레쉬 완료 시점까지 상기 더미 셀에 하이 레벨의 데이터를 기록함으로써 전하를 저장하고, 상기 더미 셀에 저장된 전하에 의한 전압이 기준전압보다 작아지면 정규 셀에 대한 리프레쉬 수행을 지시하는 제1 논리값의 제어신호를 생성하며, 이로부터 소정 시간이 경과하면 정규 셀에 대한 리프레쉬 종 료를 지시하는 제2 논리값의 제어신호를 생성하는 더미 셀 누설 모니터 수단(dummy cell leakage monitor means)과,상기 더미 셀 누설 모니터 수단으로부터 상기 제1 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 제1 레벨의 전압을 출력하고, 상기 제2 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 상기 제1 레벨보다 소정 레벨 높은 제2 레벨의 전압을 출력하는 셀 플레이트 전압 생성 수단(cell plate voltage generating means)을구비한 것을 특징으로 하는 반도체 메모리 장치.
- 반도체 메모리 장치에서 리프레쉬 모드를 수행하는 방법에 있어서,정규 셀에 대한 리프레쉬 완료 시점까지 더미 셀에 하이 레벨의 데이터를 기록함으로써 전하를 저장하는 단계와,상기 더미 셀에 저장된 전하에 의한 전압이 기준전압보다 작아지면 정규 셀에 대한 리프레쉬 수행을 지시하는 제1 논리값의 제어신호를 생성하는 단계와,상기 제1 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 제1 레벨의 전압을 출력하는 단계와,상기 제1 논리값의 제어신호가 생성된 시점부터 소정 시간이 경과하면 상기 정규 셀에 대한 리프레쉬 종료를 지시하는 제2 논리값의 제어신호를 생성하는 단계와,상기 제2 논리값의 제어신호가 생성되면 셀 플레이트 전압으로서 상기 제1 레벨보다 소정 레벨 높은 제2 레벨의 전압을 출력하는 단계를구비한 것을 특징으로 하는 리프레쉬 모드의 수행 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010038330A KR100744598B1 (ko) | 2001-06-29 | 2001-06-29 | 리프레쉬 회로 및 방법 및 이를 이용하는 반도체 메모리장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010038330A KR100744598B1 (ko) | 2001-06-29 | 2001-06-29 | 리프레쉬 회로 및 방법 및 이를 이용하는 반도체 메모리장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030002650A KR20030002650A (ko) | 2003-01-09 |
KR100744598B1 true KR100744598B1 (ko) | 2007-08-01 |
Family
ID=27712354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010038330A KR100744598B1 (ko) | 2001-06-29 | 2001-06-29 | 리프레쉬 회로 및 방법 및 이를 이용하는 반도체 메모리장치 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100744598B1 (ko) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100800145B1 (ko) * | 2006-05-22 | 2008-02-01 | 주식회사 하이닉스반도체 | 셀프 리프레쉬 주기 제어 회로 및 그 방법 |
US10991411B2 (en) | 2018-08-17 | 2021-04-27 | Micron Technology, Inc. | Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations |
US10431281B1 (en) | 2018-08-17 | 2019-10-01 | Micron Technology, Inc. | Access schemes for section-based data protection in a memory device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100193103B1 (ko) * | 1995-02-08 | 1999-06-15 | 무명씨 | 반도체집적회로장치 및 리프레시타이머 주기조정방법 |
KR100265607B1 (ko) * | 1997-12-29 | 2000-09-15 | 김영환 | 저전력 메모리 장치 |
-
2001
- 2001-06-29 KR KR1020010038330A patent/KR100744598B1/ko not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100193103B1 (ko) * | 1995-02-08 | 1999-06-15 | 무명씨 | 반도체집적회로장치 및 리프레시타이머 주기조정방법 |
KR100265607B1 (ko) * | 1997-12-29 | 2000-09-15 | 김영환 | 저전력 메모리 장치 |
Also Published As
Publication number | Publication date |
---|---|
KR20030002650A (ko) | 2003-01-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7362640B2 (en) | Apparatus and method for self-refreshing dynamic random access memory cells | |
KR100447563B1 (ko) | 반도체 메모리 | |
US5455801A (en) | Circuit having a control array of memory cells and a current source and a method for generating a self-refresh timing signal | |
US7548468B2 (en) | Semiconductor memory and operation method for same | |
US20120224444A1 (en) | Methods of operating dram devices having adjustable internal refresh cycles that vary in response to on-chip temperature changes | |
US8116161B2 (en) | System and method for refreshing a DRAM device | |
JP2000298982A5 (ko) | ||
US7355918B2 (en) | Semiconductor memory device and refresh method thereof | |
US7336555B2 (en) | Refresh control circuit of pseudo SRAM | |
US5270982A (en) | Dynamic random access memory device improved in testability without sacrifice of current consumption | |
US7327631B2 (en) | Semiconductor memory device and method of operating semiconductor memory device | |
WO1996028825A1 (fr) | Memoire a semi-conducteur | |
US6930946B2 (en) | Refresh control and internal voltage generation in semiconductor memory device | |
KR100744598B1 (ko) | 리프레쉬 회로 및 방법 및 이를 이용하는 반도체 메모리장치 | |
KR100624624B1 (ko) | 반도체 기억 장치 | |
US6925023B2 (en) | Semiconductor memory device and electronic device | |
US20050237827A1 (en) | RAS time control circuit and method for use in DRAM using external clock | |
KR100244837B1 (ko) | 기판 전압의 크기를 모드에 따라서 설정할 수 있는 반도체 기억 장치 | |
US20050002257A1 (en) | Semiconductor memory device and electronic device | |
US6538948B2 (en) | Semiconductor device, refreshing method thereof, memory system, and electronic instrument | |
US6944082B2 (en) | Semiconductor memory device and electronic device for activation control of word lines in a semiconductor memory device | |
KR20060084071A (ko) | 반도체 메모리에서의 리프레쉬 제어회로 및 그에 따른제어방법 | |
JPH0536274A (ja) | 半導体メモリ装置 | |
JPH02312095A (ja) | 半導体記憶装置 | |
KR100422961B1 (ko) | 주파수변환기 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
G170 | Publication of correction | ||
FPAY | Annual fee payment |
Payment date: 20130620 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20140618 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |