KR100624624B1

KR100624624B1 - 반도체 기억 장치

Info

Publication number: KR100624624B1
Application number: KR1020030001574A
Authority: KR
Inventors: 혼다야스히꼬
Original assignee: 가부시끼가이샤 도시바
Priority date: 2002-01-11
Filing date: 2003-01-10
Publication date: 2006-09-19
Also published as: KR20030061345A; EP1327990A3; US20030133346A1; EP1327990A2; US6813207B2; CN1431664A

Abstract

반도체 기억 장치는, 페이지 판독을 행하는 단위인 그룹마다 분할된, 복수의 감지 증폭기(3)와, 상기 그룹마다 감지 증폭기를 인에이블로 하고, 또한, 상기 그룹마다 감지 증폭기를 디스에이블로 하는, 감지 증폭기 제어 신호(SAENi)를 생성하여 출력하는, 감지 증폭기 제어 신호 생성 회로로서, 상기 감지 증폭기 제어 신호는, 상기 복수의 감지 증폭기의 그룹 중 일부의 그룹의 감지 증폭기를, 다른 그룹의 감지 증폭기와 다른 타이밍에서 인에이블로 하고, 또한, 다른 타이밍에서 디스에이블로 하는, 감지 증폭기 제어 신호 생성 회로(4)와, 상기 복수의 감지 증폭기에 데이터선(2)을 통하여 접속된, 복수의 메모리 셀(1)을 구비한다.

감지 증폭기 제어 신호, 판독 래치, 트리거 신호, 데이터선 충전 신호

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 제1 실시 형태의 반도체 기억 장치의 개략 구성도.

도 2는 제1 실시 형태의 반도체 기억 장치의 페이지 판독 동작을 도시한 타이밍차트.

도 3a는 제1 실시 형태의 반도체 기억 장치의 감지 증폭기 및 메모리 셀을 나타내는 회로도.

도 3b는 제1 실시 형태에서의 감지 증폭기 인에이블 신호 생성 회로의 회로 구성의 일례를 나타내는 도면.

도 3c는 도 3b의 감지 증폭기 인에이블 신호 생성 회로에서의 딜레이 회로의 회로 구성의 일례를 나타내는 도면.

도 3d는 도 3b의 감지 증폭기 인에이블 신호 생성 회로에서의 각처의 동작 파형을 나타내는 도면.

도 4는 제2 실시 형태의 반도체 기억 장치의 감지 증폭기 인에이블 신호 생성 회로와 트리거 신호 생성 회로의 구성의 일례를 나타내는 블록도.

도 5는 제2 실시 형태의 반도체 기억 장치의 페이지 판독 동작을 도시한 타이밍차트.

도 6은 제2 실시 형태의 트리거 신호 생성 회로에서의 어드레스 디코드 회로 의 회로 구성의 일례를 나타내는 도면.

도 7a는 제2 실시 형태의 트리거 신호 생성 회로에서의 인크리먼트 회로의 회로 구성의 일례를 나타내는 도면.

도 7b는 제2 실시 형태의 트리거 신호 생성 회로에서의 인크리먼트 회로의 회로 구성의 일례를 나타내는 도면.

도 8은 종래의 반도체 기억 장치의 개략 구성도.

도 9는 종래의 반도체 기억 장치의 페이지 판독 동작을 도시한 타이밍차트.

도 10은 제3 실시 형태에 따른 반도체 기억 장치의 페이지 판독 모드 시의 동작 파형을 나타내는 도면.

도 11은 제3 실시 형태에 따른 반도체 기억 장치의 버스트 판독 모드 시의 동작 파형을 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 메모리 셀

2 : 데이터선

3 : 감지 증폭기

5 : 메모리 셀 트랜지스터

6 : 데이터 접속선 스위치

9 : 기준 데이터선 접속 스위치

10 : 제1 부하

11 : 제2 부하

본 발명은 반도체 기억 장치에서 이용되는 고속 페이지 판독에 관한 것으로, 특히 분할 판독을 행하는 반도체 기억 장치에 관한 것이다.

종래의 플래시 메모리 등의 반도체 기억 장치에서는, 일괄하여 수 워드분의 데이터를 감지 증폭기로 판독하여 래치하고, 출력측의 제어만으로 원하는 어드레스의 데이터를 고속으로 출력하는 페이지 판독이 사용되어 왔다. 즉, 최초의 액세스인 제1 액세스 중에 예를 들면, 복수의 데이터를 통합하여 래치한다. 그리고, 래치한 데이터를 출력측으로 전환하여 고속으로 출력한다. 이와 같이, 종래의 반도체 기억 장치에서는 수 워드분의 데이터, 예를 들면 8워드(1워드당 16개 I/0)분의 데이터를, 8×16=128개의 감지 증폭기로 동시에 판독하고 있었다.

페이지 판독이므로, 데이터 수가 증가하여도 셀 디코드로 소비되는 전류는 그다지 증가하지 않는다. 즉, 복수의 비트선을 개방하는 데 불필요한 전류가 증가하지만, 워드선, 프리 디코드분은 증가하지 않기 때문에, 전체 소비 전류에 크게 영향을 주지 않는다. 그에 비하여, 감지 증폭기가 소비하는 전류는, 데이터 수에 비례하여 증가해 간다. 즉, 1개의 감지 증폭기에 1개의 비트선이 접속되기 때문이다. 그에 따라, 한번에 모든 감지 증폭기의 부하가 데이터선을 충전하면, 순간적으로 소비 전류가 증가하여, 전압 강하·전원 노이즈가 발생된다. 도 8은 종래의 반도체 기억 장치의 개략 구성을 도시한다. 복수개 형성된 메모리 셀(30)은, 각각 복수개의 단위로 그룹화되어 있다. 메모리 셀(30)에는, 복수의 데이터선(31)이 각각 접속되어 있다. 이 데이터선(31)은, 그룹화되고, 그룹화된 복수의 감지 증폭기(32)에 접속되어 있다. 이 감지 증폭기(32)는, 각 그룹에 예를 들면 16개 구비되어 있다. 이 16개의 개수는, 1워드분으로서의 16개의 I/O 분에 상당한다. 도 8에 도시한 구성에서는, 감지 증폭기(32)를 8그룹, 즉, 16과 8의 곱인 128개 형성하고 있다. 감지 증폭기(32)는, 반도체 기억 장치의 메모리 셀 영역과는 다른 주변 회로 영역 내에 형성된다. 여기서, 분할하는 감지 증폭기는, 1워드, 2워드, 등 적절한 단위로 설정할 수 있다. 여기서는, 8워드마다 설정하고 있다.

각 감지 증폭기(32)에는, 동일한 타이밍의 감지 증폭기 인에이블 신호가 입력된다. 이 감지 증폭기 인에이블 신호는, 단일의 감지 증폭기 인에이블 신호 생성 회로(33)로부터 출력되고 있다.

다음에, 도 8에서의 각 구성으로 입출력되는 신호의 타이밍을 나타내는 도 9를 참조하여, 도 8에 도시한 종래의 반도체 기억 장치의 동작을 설명한다. 액세스되는 메모리 셀을 지정하는 어드레스 신호가 입력되고, 그 후, 각 감지 증폭기(32)로 입력되는 감지 증폭기 인에이블 신호가 일제히 L 레벨로부터 H 레벨로 상승하여, 모든 감지 증폭기(32)가 활성화된다. 이 감지 증폭기(32)의 활성화에 따라, 각 감지 증폭기(32)에서, 초기 전류가 소비된다. 감지 증폭기(32)가 활성화되면, 이 감지 증폭기(32)에 접속되는 메모리 셀(30)이 액세스된다. 이와 같이, 감지 증폭기가 활성화되고, 메모리 셀로부터 판독된 데이터가, I/O(도시 생략)로부터 출력된다.

도 9에서 가장 아래의 란에 도시한 바와 같이 소비 전류는, 모든 감지 증폭기가 활성화된 직후, 순간적으로 소비 전류가 급격히 증대하고, 그리고 정상 상태로 되고, 판독 종료 후, 초기값으로 복귀한다. 즉, 최대 순간 소비 전류는, 활성화된 각 감지 증폭기에서의 초기 소비 전류의 합이며, 각 감지 증폭기가 활성화 개시하는 시간이 동일하기 때문에, 순간 소비 전류가 매우 커진다.

또한, 금후 한층 더한 고속 액세스를 위해 판독하는 데이터량(워드 수)이 증가하는 경향에 있다. 이 페이지 판독에서는, 일괄하여 판독하는 데이터량(워드 수)에 대응한 수의 감지 증폭기로 판독 동작을 행하기 때문에, 데이터량이 많아질수록 그 순간의 소비 전류는 증대한다.

이상과 같은 종래의 반도체 기억 장치에서는, 이하의 과제가 발생된다.

반도체 기억 장치를 사용하는 시스템측의 전원 공급 능력이 약한 경우, 이 순간에 전원 전압 강하가 발생하고, 급격한 전류 소비에 의한 전원 노이즈가 발생하기 때문에, 반도체 기억 장치의 판독 능력 저하나 오동작, 그 밖에 시스템에 실장되어 있는 장치의 오동작을 초래할 우려가 있다. 또한, 플래시 메모리에서는, 만일 시스템의 전원 강하가 생긴 경우, 기입, 소거 동작이 정지할 가능성이 있다. 특히 휴대용 전자 기기 등에서는, 배터리를 사용하고 있기 때문에, 휴대용 전자 기기에 조립된 반도체 기억 장치에 대한 전원 공급 능력은 저하되는 경향이 있기 때문에, 이 순간 소비 전류의 증가는 큰 영향을 미친다. 또한, 데이터 판독의 고속화의 기술 동향에 수반하여, 데이터 길이가 예를 들면 16개로부터 32개로 증가함에 따라서, 소비 전류가 증가한다.

종래 기술에서는, 8워드인 경우, 순간 소비 전류가 예를 들면 수 100㎃ 흐르고, 그 배선 저항이 1Ω이라고 하면, 그 회로 주위의 전압 강하는, -0.수V로 되어, 특성의 열화가 생긴다.

본 발명의 반도체 기억 장치는, 페이지 판독을 행하는 단위인 그룹마다 분할된, 복수의 감지 증폭기와, 상기 그룹마다 감지 증폭기를 인에이블로 하고, 또한, 상기 그룹마다 감지 증폭기를 디스에이블로 하는, 감지 증폭기 제어 신호(SAENi)를 생성하여 출력하는, 감지 증폭기 제어 신호 생성 회로로서, 상기 감지 증폭기 제어 신호는, 상기 복수의 감지 증폭기의 그룹 중 일부의 그룹의 감지 증폭기를, 다른 그룹의 감지 증폭기와 다른 타이밍에서 인에이블로 하고, 또한, 다른 타이밍에서 디스에이블로 하는, 감지 증폭기 제어 신호 생성 회로와, 상기 복수의 감지 증폭기에 데이터선을 통하여 접속된, 복수의 메모리 셀을 구비한다.

[제1 실시 형태]

본 실시 형태의 반도체 기억 장치의 구성을 도 1에 도시한 구성 블록도를 참조하여 설명한다. 복수개 형성된 메모리 셀(1)은, 각각 복수개의 단위로 그룹화되어 있다. 메모리 셀(1)에는, 복수의 데이터선(2)이 각각 접속되어 있다. 이 데이터선(2)은, 그룹화되어, 그룹화된 복수의 감지 증폭기(3)에 접속되어 있다. 이 감지 증폭기(3)는, 각 그룹에 예를 들면 16개 구비되어 있다. 이 16개의 개수는, 1 워드분으로서의 16개의 I/O 분에 상당한다. 도 1에 도시한 구성에서는, 감지 증폭 기(3)를 8그룹, 즉, 16과 8의 곱인 128개 형성하고 있다. 감지 증폭기(3)는, 반도체 기억 장치의 메모리 셀 영역과는 다른 주변 회로 영역 내에 형성된다. 여기서, 분할하는 감지 증폭기는, 1워드, 2워드…, 등 적절한 단위로 설정할 수 있다. 여기서는, 8워드마다 설정하고 있다.

각 감지 증폭기(3)에는, 감지 증폭기 인에이블(감지 증폭기 활성화) 신호가 감지 증폭기의 그룹마다 각각 입력된다. 동일 그룹 내의 각 감지 증폭기(3)에는, 동일한 타이밍의 감지 증폭기 인에이블 신호가 입력된다. 또한, 다른 그룹의 감지 증폭기에는 다른 타이밍의 감지 증폭기 인에이블 신호가 입력된다. 도 1의 예에서는, 8개의 감지 증폭기 인에이블 신호 SAEN (1)∼SAEN (8)이, 각각, 감지 증폭기(3)의 그룹 (1)∼(8)에 입력된다.

이 복수 종류의 감지 증폭기 인에이블 신호는, 각각 다른 감지 증폭기 인에이블 신호 생성 회로(4)로부터 출력되고 있다. 즉, 복수의 감지 증폭기 인에이블 신호 생성 회로(4)는, 각각이 접속된 감지 증폭기(3)로 출력하는 신호 그룹마다 다른 타이밍 파형이 되도록 감지 증폭기 인에이블 신호 SAEN (1)∼SAEN (8)을 출력한다. 감지 증폭기 인에이블 신호 SAEN (1)∼SAEN (8)은, 감지 증폭기를 단위 그룹으로 하여 1 워드분마다 판독을 개시시킨다.

다음에, 도 1에서의 각 구성으로 입출력되는 신호의 타이밍을 나타내는 도 2를 참조하여, 도 1에 도시한 반도체 기억 장치의 동작을 설명한다. 액세스되는 메모리 셀을 지정하는 어드레스 신호 ADDRESS가 입력되고, 원하는 메모리 셀이 선택된 후, 감지 증폭기 인에이블 신호 SAEN (1)이 L 레벨로부터 H 레벨로 상승하여, 그룹 (1)의 감지 증폭기(3)가 활성화된다. 이 그룹 (1)의 감지 증폭기(3)의 활성화에 수반하여, 그룹 (1)의 감지 증폭기(3)에서, 초기 전류가 소비된다. 그룹 (1)의 감지 증폭기(3)가 활성화되면, 이 그룹 (1)의 감지 증폭기(3)에 접속되는 메모리 셀(1)의 데이터가 판독된다.

다음에, 감지 증폭기 인에이블 신호 SAEN (2)가 L 레벨로부터 H 레벨로 상승하고, 그룹 (2)의 감지 증폭기(3)가 활성화된다. 이 그룹 (2)의 감지 증폭기(3)의 활성화에 수반하여, 그룹 (2)의 감지 증폭기(3)에서 전류가 소비된다. 그룹 (2)의 감지 증폭기(3)가 활성화되면, 이 그룹 (2)의 감지 증폭기(3)에 접속되는 메모리 셀(2)의 데이터가 판독된다. 이와 같이, 순서대로 각 감지 증폭기 인에이블 신호가 L 레벨로부터 H 레벨로 상승하여, 각 감지 증폭기가 순차적으로 활성화된다. 이와 같이, 순차적으로, 감지 증폭기가 활성화되는 도중에서, 메모리 셀로부터 판독된 데이터가, I/O(도시 생략)로부터 출력된다.

도 2에서의 가장 아래 란에 도시한 바와 같이 소비 전류는, 어드레스가 입력된 후, 거의 평균값을 유지하고, 모든 감지 증폭기의 활성화가 종료된 후, 초기값으로 복귀한다. 이와 같이, 감지 증폭기 1워드분씩, 판독 동작을 제어하는 감지 증폭기 인에이블 신호를 형성하고, 데이터선을 충전하여, 데이터를 판독하고, 그 데이터를 래치하기까지의 기간을 일정하게 유지한 상태로, 각각의 신호에 타이밍을 형성함으로써, 순간 소비 전류를 평활화시키는 것이 가능해진다. 즉, 순간 소비 전류는, 활성화된 각 감지 증폭기에서의 소비 전류의 합이고, 각 감지 증폭기가 활성화 개시하는 시간이 어긋나 있기 때문에, 순간 소비 전류가 평활화하게 된다. 이와 같이, 판독 동작은, 먼저 디코드 기간에 어드레스를 검지하고, 그 후, 충전을 스타트시킨다. 이 후, 메모리 셀을 순차적으로 액세스하고, 증폭 동작을 행하여 감지 증폭기로부터 출력이 행해진다. 그 후, 래치 동작이 행해진다.

감지 증폭기 인에이블 신호 SAENi(i는, 입력된 어드레스 신호로 지정되는 감지 증폭기의 그룹을 특정하는 번호임)의 동작 타이밍은 내부 클럭에 의해 생성한다. 감지 증폭기 인에이블 신호 SAENi는, 피크는 수나노초 정도이며, 제1 액세스 시에 예를 들면 5나노초 정도 변이된다. 그리고, 최초로 액세스된 메모리 셀의 데이터(제1 액세스 데이터)가 출력되기 전까지의 기간 L 내에 모든 감지 증폭기 인에이블 신호 SAENi가 활성화되고, 모든 데이터가 래치된다. 이 감지 증폭기 인에이블 신호 SAENi의 피크가 어긋나는 타이밍은, 분할하는 감지 증폭기의 개수에 의해서 변경된다. 즉, 분할수가 많은 경우에 어긋나는 타이밍은 작아지며, 분할수가 적은 경우에 어긋나는 타이밍은 커진다.

판독 동작에는, 데이터선 충전, 감지, 래치의 3 동작 타이밍이 있지만, 그 3개의 타이밍을 독립시키고, 감지 증폭기 제어 회로를 실행시킨다. 즉, 감지 증폭기 부하가 데이터선을 충전하고, 데이터를 판정하여, 그 데이터를 최적화시킨 시간 유지하는 동작을 감지 증폭기 제어 회로가 실행한다.

다음에, 도 1에 도시한 감지 증폭기(3) 및 메모리 셀(1)의 부분의 회로도를 도 3a에 도시한다. 감지 증폭기(3) 내에는, 메모리 셀(1) 내의 메모리 셀 트랜지스터(5)에 데이터선(2)을 통하여, 데이터선 접속 스위치(6)가 접속되어 있다. 또한, 기준 메모리 셀 트랜지스터(7)에는, 기준 데이터선(8)을 통하여, 기준 데이터 선 접속 스위치(9)가 접속되어 있다. 이 데이터선 접속 스위치(6)에는, 바이어스 트랜지스터 B1을 통하여, 제1 부하(10)가 접속되고, 기준 데이터선 접속 스위치(9)에는, 바이어스 트랜지스터 B2를 통하여, 제2 부하(11)가 접속되어 있다. 이들 바이어스 트랜지스터 B1, B2의 게이트 단자에는, 셀 드레인 전압 BIAS가 바이어스 전압으로서 인가되어 있다. 또한, 바이어스 트랜지스터 B1와, 바이어스 트랜지스터 B2 사이에는, 전류 미러부(12)가 접속되어 있다. 이들, 전류 미러부(12), 제1 부하(10), 제2 부하(11)에는 동일한 감지 증폭기 인에이블 신호 SAEN가 입력되어 있다. 또한, 전류 미러부(12)에는, 데이터 판정부(24)와, 데이터 래치부(13)가 접속되어 있다. 이 데이터 래치부(13)로부터 I/O부를 통하여, 반도체 기억 장치 내의 데이터가 출력된다. 여기서, 데이터 래치부(13)는, 예를 들면, 2개의 인버터로 구성된다.

제1 부하(10)는, 데이터선(2)에 전류를 공급하는 회로이며, P형의 MOS 트랜지스터(50, 52)와 인버터(54)를 구비하여 구성되어 있다. 이 때문에, 하이 레벨의 감지 증폭기 인에이블 신호 SAEN가 인버터(54)에 입력되면, 전압 VDD로부터 데이터선(2)에 전류가 공급된다. 한편, 제2 부하(11)는, 기준 데이터선(8)에 전류를 공급하는 회로이며, P형의 MOS 트랜지스터(60, 62)와 인버터(64)를 구비하여 구성되어 있다. 이 때문에, 하이 레벨의 감지 증폭기 인에이블 신호 SAEN가 인버터(64)에 입력되면, 전압 VDD로부터 기준 데이터선(8)에 전류가 공급된다.

전류 미러부(12)는, 노드 N1와 노드 N2의 전압을 비교함으로써, 메모리 셀 트랜지스터(5)의 데이터를 판독하기 위한 회로이다. 즉, 메모리 셀 트랜지스터(5) 에는, 0 데이터 또는 1 데이터가 저장되어 있고, 이 때문에, 0 데이터의 임계값 또는 1 데이터의 임계값으로 설정되어 있다. 기준 메모리 셀 트랜지스터(7)는, 0 데이터와 1 데이터와의 중간 임계값으로 설정되어 있다.

전류 미러부(12)는, 인버터(70)와, P형의 MOS 트랜지스터(72, 74, 76)와, N형의 MOS 트랜지스터(78, 80)를 구비하여 구성되어 있다. 이 때문에, 하이 레벨의 감지 증폭기 인에이블 신호 SAEN가 인버터(70)에 입력되면, 전류 미러부(12)가 구동되고, 노드 N3의 전압이 데이터 판정부(24)에 입력된다. 이 노드 N3의 전압을, 데이터 판정부(24)에서 판정하여, 데이터 래치부(13)에서 판정한 데이터를 보존한다.

도 3b는 본 실시 형태에 따른 감지 증폭기 인에이블 신호 생성 회로(4)의 회로 구성의 일례를 나타내는 도면이고, 도 3c는 이 감지 증폭기 인에이블 신호 생성 회로(4)에서 이용되고 있는 딜레이 회로(90, 92, 94)의 회로 구성의 일례를 나타내는 도면이며, 도 3d는 감지 증폭기 인에이블 신호 생성 회로(4)에서의 각처의 동작 파형을 나타내는 도면이다.

도 3b 및 도 3d에 도시한 바와 같이, 본 실시 형태에 따른 감지 증폭기 인에이블 신호 생성 회로(4)는, 3개의 딜레이 회로(90, 92, 94)와, NOR 회로(96)와, 인버터(98)를 구비하여 구성되어 있다. 딜레이 회로(90)에는, 임의의 타이밍에서 트리거 펄스 신호 TRIGGERi가 입력된다. 즉, 도 2에 도시한 바와 같이, 각 감지 증폭기 인에이블 신호 생성 회로(4)마다, 어긋난 타이밍에서 트리거 펄스 신호 TRIGGERi가 입력된다.

딜레이 회로(90, 92, 94)는, 입력된 펄스를 지연시킴과 함께 그 펄스 폭을 조정하는 회로이다. 이 때문에, 딜레이 회로(90)로부터는, 트리거 펄스 신호 TRIGGERi의 입력으로부터 소정 시간만큼 지연되어, 데이터선 충전 펄스 신호 PREi가 출력된다. 구체적으로는, 트리거 펄스 신호 TRIGGERi가 로우 레벨이 되었을 때에, 데이터선 충전 펄스 신호 PREi가 하이 레벨로 되고, 소정 시간만큼 지연되어, 로우 레벨로 된다. 이 데이터선 충전 펄스 신호 PREi가, 하이 레벨인 동안, 데이터선(2)의 충전이 행해진다.

이 데이터선 충전 펄스 신호 PREi는, 딜레이 회로(92)에 입력된다. 딜레이 회로(92)로부터는, 데이터선 충전 펄스 신호 PREi의 입력으로부터 소정 시간만큼 지연되어, 감지 펄스 신호 SENi가 출력된다. 구체적으로는, 데이터선 충전 펄스 신호 PREi가 로우 레벨이 되었을 때에, 감지 펄스 신호 SENi가 하이 레벨로 되고, 소정 시간만큼 지연되어, 로우 레벨로 된다. 이 감지 펄스 신호 SENi가, 하이 레벨인 동안, 데이터선(2)을 통하여 메모리 셀로부터 데이터를 판독하고, 그 데이터를 데이터 판정부(24)에서 판정한다.

이 감지 펄스 신호 SENi는, 딜레이 회로(94)에 입력된다. 딜레이 회로(94)로부터는, 감지 펄스 신호 SENi의 입력으로부터 소정 시간만큼 지연되어, 데이터 래치 펄스 신호 LATCHi가 출력된다. 구체적으로는, 감지 펄스 신호 SENi가 로우 레벨이 되었을 때에, 데이터 래치 펄스 신호 LATCHi가 하이 레벨이 되고, 소정 시간만큼 지연되어, 로우 레벨로 된다. 이 데이터 래치 펄스 신호 LATCHi가, 하이 레벨인 동안, 데이터 래치부(13)에서 데이터의 래치 동작을 행한다.

이들 데이터선 충전 펄스 신호 PREi와, 감지 펄스 신호 SENi와, 데이터 래치 펄스 신호 LATCHj는, NOR 회로(96)에 입력된다. 이 때문에, NOR 회로(96) 및 인버터(98)를 통하여, 이들 3개의 신호의 하이 레벨의 기간을 맞춘 기간만큼, 하이 레벨의 감지 증폭기 인에이블 신호 SAENi가 출력된다. 이에 따라, 메모리 셀(3)에 접속된 데이터선(2)을 충전하고, 이 데이터선(2)을 통하여 판독한 메모리 셀의 데이터를 판정하여, 그 데이터를 래치하는 데 필요한 시간만큼, 감지 증폭기 인에이블 신호 SAENi를 인에이블로 할 수 있다.

도 3c에 도시한 바와 같이, 딜레이 회로(90)(딜레이 회로(92, 94)도 마찬가지의 구성임)는, NOR 회로(100, 102)와, 짝수개의 인버터(104)를 구비하여 구성되어 있다. 그리고, 딜레이 회로(90)에서는, 입력 신호 IN로서 트리거 펄스 신호 TRIGGERi가 입력되고, 출력 신호 OUT로서 데이터선 충전 펄스 신호 PREi가 출력된다. 펄스 폭의 조정은, 인버터(104)의 개수에 의해 행한다.

이와 같이, 각각 독립된 감지 증폭기 인에이블 신호 SAENi는, 감지 증폭기 내의 부하가 데이터선을 충전하고, 데이터를 판정하여, 그 데이터를 래치하는 데 최적화된 시간을 유지한 상태로, 각각 독립적으로 타이밍을 취해 순차적으로 인에이블이 되는 기능을 갖는 반도체 기억 장치로 함으로써, 소비 전류가 적어진다. 이와 같이, 감지 증폭기가 활성화된 순간에 일시적인 최대 소비 전류가 흐르는 것을 방지하여, 소비 전류를 감지 증폭기의 활성화 기간에서 평균화시킴과 함께, 최대 소비 전류를 작게 할 수 있다.

종래 기술에서는, 8워드인 경우, 감지 증폭기 회로 주위의 전압 강하는, -0. 수V로 되어, 특성의 열화가 생기지만, 본 실시 형태의 반도체 기억 장치에서는, 1 워드분만으로 전압 강하가 생기고, 그 전압 강하는 종래 기술의 분할 수분의 1, 예를 들면 8분의 1의 -0.0수V이다.

본 실시 형태에서는, 복수의 감지 증폭기가 판독 동작을 개시하고, 데이터선을 충전할 때, 예를 들면 단위 워드마다 판독 동작 개시 타이밍·판독 동작 기간을 형성하여, 순간 소비 전류를 평활화하여, 최대 소비 전류가 큰 경우에 생기는 전압 강하·전원 노이즈를 저감시키는 반도체 기억 장치를 제공할 수 있다.

본 실시 형태에서는, 분할 판독에 관한 동작을 변경하는 반도체 기억 장치를 제공하고 있으며, 다른 동작에 대해서는 종래의 반도체 기억 장치에 변경을 가하지는 않는다.

본 실시 형태는, 일괄하여 수 워드분의 데이터를 판독하는 페이지 판독에 관한 것으로, 판독하는 타이밍을 워드마다 형성함으로써, 페이지 판독 시의 피크 소비 전류를 억제하여, 전압 강하 저감·전원 노이즈 저감을 가능하게 하고, 판독 능력 저하·판독 오동작을 방지하는 반도체 기억 장치를 제공할 수 있다.

[제2 실시 형태]

본 실시 형태에서는, 도 1에 도시한 제1 실시 형태의 반도체 기억 장치에서, 도 4에 도시한 바와 같은 트리거 신호 생성 회로 TGG를 구비하고 있으며, 다른 구성은 제1 실시 형태와 마찬가지이다. 또한, 도 5는, 도 4의 트리거 신호 생성 회로 TGG의 각처에서 생성되는 동작 파형을 나타내는 도면이다.

여기서, 트리거 신호 생성 회로 TGG는, 어드레스 신호 ADDRESS가 입력되는 어드레스 디코드 회로(15)와, 이 어드레스 디코드 회로(15)로부터 출력되는 클럭 인에이블 신호 CLKEN가 입력되는 내부 클럭 신호 생성 회로(17)와, 어드레스 디코드 회로(15)로부터 출력되는 페이지 선택 신호 PAGEi와 내부 클럭 신호 생성 회로(17)로부터 출력되는 내부 클럭 신호 CLK1가 입력되는 인크리먼트 회로(16)를 갖고 있다.

어드레스 디코드 회로(15)는, 입력된 어드레스 신호 ADDRESS에 대응하는 감지 증폭기 인에이블 신호 SAENi가 최초로 활성 상태가 되도록, 어드레스 신호 ADDRESS를 디코드하여, 페이지 선택 신호 PAGEi를 생성한다(i는, 입력된 어드레스 신호로 지정되는 감지 증폭기의 그룹을 특정하는 번호임). 이와 같이 어드레스 디코드 회로(15)를 갖음으로써, 제1 액세스를 최대한 빠르게 한다. 제1 액세스를 늦추지 않기 위해서, 최초로 인에이블로 하는 감지 증폭기를 디코드한다. 도 5의 예에서는, 5번째의 페이지 PAGE5가 선택된 경우를 도시하고 있으며, 페이지 선택 신호 PAGE5가 하이 레벨로 되어 있다.

또한, 어드레스 디코드 회로(15)는, 내부 클럭 신호 생성 회로(17)로부터의 내부 클럭 신호 CLK1의 출력을 인에이블로 하는 클럭 인에이블 신호 CLKEN를 출력한다. 내부 클럭 신호 생성 회로(17)는, 이 클럭 인에이블 신호 CLKEN에 기초하여, 내부 클럭 신호 CLK1를 인크리먼트 회로(16)로 출력한다.

인크리먼트 회로(16)는, 최초로 인에이블로 하여야 할 감지 증폭기 인에이블 신호를 인에이블 상태로 설정한 후, 남은 감지 증폭기 인에이블 신호를 순차적으로 인에이블 상태로 설정한다. 따라서, 도 5의 예에서는, 인크리먼트 회로(16)는, 최 초로 인에이블로 하는 감지 증폭기의 그룹 (5)의 트리거 펄스 신호 TRIGGER5의 펄스를 출력한 후, 순차적으로, 그룹 (3), (4), (6), (7), (8), (1), (2)의 트리거 펄스 신호 TRIGGER3, TRIGGER4, TRIGGER6, TRIGGER7, TRIGGER8, TRIGGER1, TRIGGER2의 펄스를 출력한다.

도 6은, 본 실시 형태에 따른 어드레스 디코드 회로(15)의 회로 구성의 일례를 나타내는 도면이다. 도 6에 도시한 바와 같이, 본 실시 형태에 따른 어드레스 디코드 회로(15)는, 8개의 NAND 회로(200)와, 8개의 인버터(202)와, NOR 회로(204)와, 인버터(206)를 구비하여 구성되어 있다.

즉, 본 실시 형태에서는, 감지 증폭기(3)는 8페이지(8그룹)로 나뉘어져 있기때문에, 어드레스 신호 ADDRESS는, 3비트이다. 이 때문에, NAND 회로(200)와 인버터(202)로 구성되는 디코더가 8세트 형성되어 있다. 이들 인버터(202)로부터는, 페이지 선택 신호 PAGE1∼PAGE8가 출력된다. 즉, 어느 하나의 페이지 선택 신호 PAGEi가 하이 레벨로 된다. 이들 페이지 선택 신호 PAGE1∼PAGE8는, NOR 회로(204)에 입력된다. 따라서, 페이지 선택 신호 PAGE1∼PAGE8 중 어느 하나가 하이 레벨이 되면, 인버터(206)의 출력도 하이 레벨로 되어, 하이 레벨의 클럭 인에이블 신호 CLKEN가 출력된다.

도 7a 및 도 7b는, 본 실시 형태에 따른 인크리먼트 회로(16)의 회로 구성의 일례를 나타내는 도면이다. 도 7a에 도시한 바와 같이, 본 실시 형태에 따른 인크리먼트 회로(16)는, 인버터(210, 212, 214)와, 바이너리 카운터(216, 218, 220, 222)와, 인버터(224)와, NAND 회로(230)와, 인버터(232)와, 인버터(240)와, NAND 회로(242)와, 인버터(244)를 구비하여 구성되어 있다. 또한, 도 7b에 도시한 바와 같이, 인크리먼트 회로(16)는, NOR 회로(250, 252)와, 인버터(254, 256)와, 저항(258)과, P형의 MOS 트랜지스터(260)와, N형의 MOS 트랜지스터(262, 264)와, 인버터(270)를 구비하여 구성되어 있고, 이들은 8세트 형성되어 있다. 즉, 도 7b의 회로는, 1개의 페이지에 대하여 1세트 형성되어 있다.

도 7a에 도시한 바와 같이, 내부 클럭 신호 생성 회로(17)로부터 출력된 내부 클럭 신호 CLK1는, 바이너리 카운터(216)에 입력됨과 함께, 인버터(210)로 반전되어, 내부 클럭 신호 CLK2로서, 바이너리 카운터(220)에 입력된다. 즉, 내부 클럭 신호 CLK1와 내부 클럭 신호 CLK2는, 도 5에 도시한 바와 같이, 상호 반주기분만큼 어긋난 클럭 신호로 된다.

바이너리 카운터(216, 218, 220, 222)는, 2주기로 1을 카운트 업하는 회로이다. 이 때문에, 바이너리 카운터(216)의 출력인 내부 클럭 신호 CUT2는, 내부 클럭 신호 CLK1의 2배의 클럭 주기로 되고, 바이너리 카운터(218)의 출력인 내부 클럭 신호 CUT4는, 내부 클럭 신호 CUT2의 2배의 클럭 주기가 된다. 마찬가지로, 바이너리 카운터(220)의 출력인 내부 클럭 신호 CUT1는, 내부 클럭 신호 CLK2의 2배의 클럭 주기로 되고, 바이너리 카운터(222)의 출력인 내부 클럭 신호 CUT3는, 내부 클럭 신호 CUT1의 2배의 클럭 주기로 된다.

내부 클럭 신호 CUT2, CUT4는, NAND 회로(230)에 입력된다. 이 NAND 회로(230)에는, 로우 레벨의 클럭 커버 신호 CLK1COVER가, 인버터(224)로 반전되어 입력된다. 이 때문에, 페이지 1, 3, 5, 7의 감지 증폭기(3)를 순서대로 인에이블 로 하기 위한 페이지 선택 신호 CPAGEi가, 인버터(232)로부터 출력된다.

마찬가지로, 내부 클럭 신호 CUT1, CUT3는, NAND 회로(242)에 입력된다. 이 NAND 회로(242)에는, 로우 레벨의 클럭 커버 신호 CLK2COVER가, 인버터(240)로 반전되어 입력된다. 이 때문에, 페이지 2, 4, 6, 8의 감지 증폭기(3)를 순서대로 인에이블로 하기 위한 페이지 선택 신호 CPAGEi가, 인버터(244)로부터 출력된다.

페이지 선택 신호 PAGEi와 페이지 선택 신호 CPAGEi는, 대응하는 페이지에 형성되어 있는 NOR 회로(250)에 입력된다. 예를 들면, 페이지 선택 신호 PAGE1와 페이지 선택 신호 CPAGE1는, 페이지 1의 NOR 회로(250)에 입력된다.

페이지 선택 신호 PAGEi 또는 페이지 선택 신호 CPAGEi가 하이 레벨이 되면, NOR 회로(250)의 출력이 로우 레벨로 되고, 인버터(270)로부터 트리거 펄스 신호 TRIGGERi가 1 펄스 출력된다. 예를 들면, 도 5에 도시한 바와 같이, 페이지 선택 신호 PAGE5가 하이 레벨이 되면, 트리거 펄스 신호 TRIGGER5가 1 펄스 출력된다. 그리고, 이 이후, 순서대로, 트리거 펄스 신호 TRIGGER3, TRIGGER4, TRIGGER6, TRIGGER7, TRIGGER8, TRIGGER1, TRIGGER2로부터, 1 펄스 출력된다. 도 7b의 예에서는, 인버터(254, 256, 270)와, 저항(258)과, MOS 트랜지스터(260, 262, 264)로 펄스 생성 회로를 구성하고 있다.

판독 동작의 전에는, 8개 모든 NOR 회로(252)에 리세트 신호 RST가 입력되고, 이 인크리먼트 회로(16)가 리세트된다.

본 실시 형태에 따르면, 제1 실시 형태와 마찬가지의 효과를 얻을 수 있고, 또한, 최초의 어드레스는 어떤 어드레스가 지정될지 불명확하기 때문에, 최초의 어 드레스는 지정된 어드레스를 판독하고, 그 후, 순차적으로 어드레스를 인크리먼트하여 판독할 수 있다. 또, 상기 각 실시 형태는, 각각 조합하여 실시할 수 있다.

[제3 실시 형태]

제3 실시 형태에서는, 상술한 각 실시 형태에서, 페이지 판독 모드인 경우와, 버스트 판독 모드인 경우의 감지 증폭기 인에이블 신호 SAENi의 어긋남 시간 ΔtSAEN에 대하여 검토한다.

도 10은 상술한 각 실시 형태에서의 페이지 판독 모드에서의 어드레스 신호 ADDRESS와 트리거 펄스 신호 TRIGGERi와 데이터 래치 펄스 신호 LATCHi와 데이터 판독 신호 DATA와의 동작 파형을 나타내는 도면이고, 도 11은 버스트 판독 모드에서의 이들 신호의 동작 파형을 나타내는 도면이다. 이들 페이지 판독 모드와 버스트 판독 모드의 선택은, 외부로부터의 설정에 의해 행해진다.

도 10에 도시한 바와 같이, 페이지 판독 모드인 경우, 감지 증폭기 인에이블 신호 SAENi의 어긋남 시간 ΔtSAEN은, 제1 페이지의 래치가 완료하고 나서, 실제로 출력으로서 출력되기까지의 시간 tP을, 페이지 수 n으로 나눈 값으로 설정된다. 즉, 감지 증폭기 인에이블 신호 SAENi의 어긋남 시간 ΔtSAEN=tP/n이다.

이것은, 제1 액세스의 데이터가 출력된 후, 다음에 어떤 페이지가 액세스될지는 정해져 있지 않기 때문에, 제1 액세스가 출력되었을 때에는, 다른 페이지의 데이터를 판독하여 둘 필요가 있기 때문이다.

이에 대하여, 버스트 판독 모드인 경우, 도 11에 도시한 바와 같이, 감지 증폭기 인에이블 신호 SAENi의 어긋남 시간 ΔtSAEN은, 제1 액세스의 페이지의 래치 가 완료하고 나서, 실제로 출력으로서 출력되기까지의 시간 tB여도 된다. 즉, 감지 증폭기 인에이블 신호 SAENi의 어긋남 시간 ΔtSAEN=tB이다.

이것은, 제1 액세스의 데이터가 출력된 후, 다음에 어떤 페이지가 액세스할지는 확정되어 있기 때문에, 제1 액세스의 데이터가 출력되었을 때에는, 다음의 페이지의 데이터를 판독하여 두면 되기 때문이다.

여기서, 시간 tP과 시간 tB를 다른 값으로 한 것은, 페이지 판독 모드의 출력 스피드와, 버스트 판독 모드의 출력 스피드가, 반드시 동일하지 않고, 통상적으로, 버스트 판독 모드의 시간 tB 쪽이 짧기 때문이다.

그렇게 하면, 시간 tB/n<시간 tP/n으로 되고, 버스트 판독 모드 시의 어긋남 시간 ΔtSAEN이 짧아지게 된다. 이것을 회피하기 위해, 예를 들면, 내부의 클럭 주파수를 가변으로 하여, 버스트 판독 모드 시에는, 어긋남 시간 ΔtSAEN을 시간 tB로 설정하도록 하면 된다. 이에 따라, 버스트 판독 모드 시에서의 노이즈·전압 강하 등의 억제를 한층 더 도모할 수 있다.

또, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 다양하게 변형 가능하다. 예를 들면, 상술한 각 실시 형태에서는, 각 그룹마다 다른 타이밍에서 감지 증폭기 인에이블 신호 SAENi를 인에이블로 하고, 각 그룹마다 다른 타이밍에서 감지 증폭기 인에이블 신호 SAENi를 디스에이블로 하였지만, 일부의 그룹에 대해서는, 동시에 감지 증폭기 인에이블 신호 SAENi를 인에이블로 하고, 또한, 디스에이블로 하여도 된다. 다시 말하면, 복수의 그룹 중 일부의 그룹에 대하여, 다른 타이밍에서 감지 증폭기 인에이블 신호 SAENi를 인에이블로 하고, 또한, 디스에이블 로 하도록 하여도 된다.

본 발명에 따르면, 전압 강하 저감·전원 노이즈 저감을 가능하게 하고, 또한 판독 능력 저하나 오동작을 방지하는 반도체 장치를 제공할 수 있다.

Claims

페이지 판독을 행하는 단위인 그룹마다 분할된, 복수의 감지 증폭기와,

상기 그룹마다 감지 증폭기를 인에이블로 하고, 또한, 상기 그룹마다 감지 증폭기를 디스에이블로 하는, 감지 증폭기 제어 신호(SAENi)를 생성하여 출력하는, 감지 증폭기 제어 신호 생성 회로로서, 상기 감지 증폭기 제어 신호는, 상기 복수의 감지 증폭기의 그룹 중 일부의 그룹의 감지 증폭기를, 다른 그룹의 감지 증폭기와 다른 타이밍에서 인에이블로 하고, 또한, 다른 타이밍에서 디스에이블로 하는, 감지 증폭기 제어 신호 생성 회로와,

상기 감지 증폭기와 1 대 1로 대응하는 데이터선을 통하여 상기 감지 증폭기에 접속된 복수의 메모리 셀

을 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서,

상기 감지 증폭기 제어 신호 생성 회로는, 상기 복수의 감지 증폭기의 그룹마다, 다른 타이밍에서 감지 증폭기를 인에이블로 하고, 또한, 다른 타이밍에서 디스에이블로 하도록, 상기 감지 증폭기 제어 신호를 출력하는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 감지 증폭기 제어 신호 생성 회로는, 입력된 어드레스 신호(ADDRESS)에 대응하는 그룹의 감지 증폭기를 최초로 인에이블로 하고, 계속해서, 다른 그룹의 감지 증폭기를 순차적으로 인에이블로 해 나가는 것을 특징으로 하는 반도체 기억 장치.
제2항에 있어서,

상기 감지 증폭기 제어 신호에 기초하여 상기 감지 증폭기가 인에이블로 되고 나서 디스에이블이 되기까지의 시간은, 메모리 셀에 접속된 데이터선을 충전하고, 이 데이터선을 통하여 판독한 메모리 셀의 데이터를 판정하고, 그 데이터를 래치하는 데 필요한 시간으로 설정되어 있는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

상기 감지 증폭기 제어 신호 생성 회로는, 상기 감지 증폭기 제어 신호를 출력하는 감지 증폭기 인에이블 신호 생성 회로를, 상기 그룹마다 구비하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서,

상기 감지 증폭기 인에이블 신호 생성 회로의 각각은,

입력된 트리거 신호(TRIGGER)에 기초하여, 데이터선을 충전하기 위한 신호인 데이터선 충전 신호(PREi)를 생성하는 제1 생성 회로와,

상기 데이터선 충전 신호에 기초하여, 데이터선을 통하여 메모리 셀로부터 데이터를 판독하고, 그 데이터를 판정하기 위한 신호인 감지 신호(SENi)를 생성하는 제2 생성 회로와,

상기 감지 신호에 기초하여, 판정한 데이터를 래치하기 위한 데이터 래치 신호(LATCHi)를 생성하는 제3 생성 회로와,

상기 데이터선 충전 신호와 상기 감지 신호와 상기 데이터 래치 신호가 출력되고 있는 시간을 맞춘 시간만큼, 상기 감지 증폭기 제어 신호를 인에이블로 하는 제4 생성 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 감지 증폭기 제어 신호 생성 회로는,

입력된 어드레스 신호(ADDRESS)를 디코드하고, 디코드된 어드레스 신호에 대응하는 그룹의 감지 증폭기를 최초로 인에이블 상태로 설정하기 위한 제1 그룹 선택 신호(PAGEi)를 생성하여 출력하는 어드레스 디코드 회로와,

상기 제1 그룹 선택 신호에 기초하여, 디코드된 어드레스 신호에 대응하는 그룹의 상기 감지 증폭기 인에이블 신호 생성 회로에, 상기 트리거 신호(TRIGGER)를 출력함과 함께, 순차적으로, 다른 그룹의 상기 감지 증폭기 인에이블 신호 생성 회로에 상기 트리거 신호를 출력하는 인크리먼트 회로를 더 구비하는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서,

상기 인크리먼트 회로는, 내부에서 생성된 제1 클럭 신호에 동기하여 인크리먼트 동작을 함으로써, 상기 트리거 신호를 순차적으로 출력하는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서,

상기 인크리먼트 회로는, 상기 제1 클럭 신호(CLK1)와, 이 제1 클럭 신호와 반주기 어긋난 제2 클럭 신호(CLK2)에 동기하여 인크리먼트 동작을 함으로써, 상기 제1 클럭 신호의 반주기에서, 상기 트리거 신호를 순차적으로 출력하는 것을 특징으로 하는 반도체 기억 장치.
제9항에 있어서,

외부로부터의 입력으로 설정되는 판독 모드에 따라서, 상기 제1 클럭 신호의 클럭 주파수를 변경하는 것을 특징으로 하는 반도체 기억 장치.