KR100608341B1 - 디램 셀의 전원공급회로 - Google Patents

Abstract

본 발명은 노말 동작시와 리프레쉬 동작시 공급하는 내부 기준전압을 각각 독립적으로 발생시켜 리프레쉬 동작시에는 상대적으로 더 높은 전압을 인가하므로써, DRAM 셀에 더 많은 전하를 충전하여 긴 리프레쉬 주기를 가질 수 있도록 하는 DRAM 셀의 전원공급회로에 관한 것이다.

이를 위해, 본 발명의 DRAM 셀의 전원공급회로는 기준전압을 입력받아 전압 조정신호의 제어에 의해 기준전압의 전압레벨을 조절하여 DRAM 셀 레벨의 노말 동작용 내부 기준전압과 이보다 상대적으로 높은 전압의 리프레쉬 동작용 내부 기준전압을 각각 독립적으로 발생시켜, 노말 동작용 내부 기준전압 또는 리프레쉬 동작용 내부 기준전압을 선택적으로 출력하는 기준전압 레벨조정부와; 이 기준전압 레벨조정부에서 출력된 노말 또는 리프레쉬 동작용 내부 기준전압을 입력받아, 이에 비례하는 각기 다른 전압을 발생시켜 DRAM 셀의 워드라인과 비트라인 및 플레이트 각각에 공급하는 내부전압 발생기를 포함하여 이루어지며,

이에 따라, 리프레쉬 동작시 메모리 셀의 워드라인 과 비트라인에 노말 동작시보다 더 높은 전압을 인가하므로써, 셀에 충전되는 전하의 양이 많아지게 되어 메모리에 저장된 데이터의 안정성을 유지하며 상대적으로 긴 리프레쉬 주기를 가질 수 있는 효과가 있다.

DRAM 셀의 전원공급회로, Refresh

Description

디램 셀의 전원공급회로{Power supply circuit for DRAM Cell}

도 1 은 종래 DRAM 셀의 전원공급회로를 도시한 회로도.

도 2 는 종래 DRAM 셀의 전원공급회로에서 출력되는 내부전압을 도시한 그래프.

도 3 은 DRAM 셀의 구조를 도시한 회로도.

도 4 는 본 발명에 따른 DRAM 셀의 전원공급회로를 도시한 회로도.

도 5 는 본 발명의 제어펄스의 발생 시점을 설명하기위한 타이밍도.

도 6 은 본 발명에 따른 DRAM 셀의 전원공급회로에서 출력되는 내부전압을 도시한 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 기준전압 발생기 20 : 기준전압 레벨조정부

21 : 노말 동작용 내부 기준전압 출력부

22 : 리프레쉬 동작용 내부 기준전압 출력부

23 : 내부 기준전압 스위칭부

30 : 내부전압 발생기

NOR1,2 : 제1 및 제2 노아 게이트 R10∼R31 : 저항

NM0∼NM7 : nMOS트랜지스터 PM1,2 : pMOS트랜지스터

본 발명은 반도체 메모리 중 리프레쉬가 필요한 DRAM의 메모리 셀에 인가되는 내부전압을 발생시켜 공급하는 전원공급회로에 관한 것으로, 특히 노말 동작시와 리프레쉬 동작시 공급하는 내부 기준전압을 각각 다르게 발생시켜 리프레쉬 동작시에는 상대적으로 더 높은 전압을 인가하므로써, DRAM 셀에 더 많은 전하(Charge)를 충전하여 긴 리프레쉬 주기를 가질 수 있도록 하는 DRAM 셀의 전원공급회로에 관한 것이다.

일반적으로, 반도체 메모리 회로는 회로전체의 로직에 사용되는 전압레벨과 실제 메모리 셀에 인가되는 전압레벨은 동일하지않다. 즉, 회로의 로직에 관계되는 전압레벨보다 메모리 셀의 워드라인이나 비트라인 등에 인가되는 전압레벨이 더 낮다.

따라서, 메모리 회로의 로직에 사용되는 기준전압의 레벨을 하향 조정하고, 이를 이용하여 워드라인이나 비트라인 등에 인가할 내부 전압을 발생시키는 전원공급회로가 필요하게된다.

도1은 이러한 종래의 DRAM 셀의 전원공급회로를 도시한 회로도이다.

종래의 DRAM 셀 전원공급회로는 기준전압 발생기(1)로부터 발생된 기준전압(Vref0)을 인가받아 전압 조정신호(T0∼T3)의 제어에 의해 기준전압(Vref0)의 전압레벨을 조절하여 DRAM 셀 레벨의 내부 기준전압(VrefN)을 출력하는 기준전압 레벨조정부(2)와; 이 기준전압 레벨조정부(2)에서 출력된 내부 기준전압(VrefN)을 입력받아, 이에 비례하는 각기 다른 전압(VWL, VBL, VPL)을 발생시켜 DRAM 셀의 워 드라인과 비트라인 및 플레이트 각각에 공급하는 내부전압 발생기(3)로 이루어진다.

여기서, 기준전압 발생기(1)로부터 발생된 기준전압(Vref0)은 반도체 메모리 회로의 기타 로직에서 사용되는 기준전압이며, 기준전압 레벨조정부(2)는 도시한 바와 같이, 직렬 연결된 저항들(R1, R2, R3)과 전압 조정신호(T0∼T3)의 논리레벨에 따라 온/오프 동작하여, 이 저항들(R1, R2, R3)이 연결된 각 노드의 전압을 선택적으로 출력하는 스위칭 소자들로 이루어진다.

따라서, 기준전압 레벨조정부(2)는 전압 조정신호(T0∼T3)의 제어에 의해 기준전압(Vref0)의 전압레벨을 하향조절한 전압을 DRAM 셀 레벨의 내부 기준전압(VrefN)으로 출력하게된다.

이 내부 기준전압(VrefN)을 입력받은 내부전압 발생기(3)는 인가된 내부 기준전압(VrefN)을 기준으로 이에 비례하는 워드라인 전압(VWL) 및 비트라인 전압(VBL)을 발생시키고 또, 플레이트 전압(VPL)도 출력한다. 이 때 발생되는 각 내부 전압들(VWL, VBL, VPL)은 통상적으로 도2에 도시한 바와같은 전압 레벨을 가지며, 이들 내부 전압은 도3에 도시한 바와 같이 DRAM 셀의 워드라인과 비트라인 및 플레이트에 각각 인가된다.

그러나, 이러한 종래의 DRAM 셀 전원공급회로는 메모리 셀에 데이터를 Read 또는 Write하는 노말 동작시와 메모리 셀에 기록된 데이터를 리프레쉬하는 리프레쉬 동작시, 두 경우 모두 동일한 내부 전압(VWL, VBL, VPL)을 메모리 셀에 공급하게된다.

그러므로, 메모리 칩의 집적도가 높아질수록 리프레쉬 동작시 셀에 충전되는 전하의 양이 적어지게 되고, 이에 따라 리프레쉬에의한 데이터의 안정성이 떨어지게된다.

이런 경우, 저장된 데이터의 안정성을 유지하려면 리프레쉬 주기를 짧게하여 자주 리프레쉬를 해야만하는데, 이렇게되면 잦은 리프레쉬 동작으로인해 칩 내에 소비되는 전류의 양이 많아지게되고, 이는 칩 내에서 많은 양의 열을 발생시키게되므로 결국, 칩의 동작특성 전체를 악화시키게되는 결과를 초래하는 문제점이 있다.

따라서, 본 발명은 이러한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 노말 동작시와 리프레쉬 동작시 공급하는 내부 기준전압을 각각 독립적으로 발생시켜 리프레쉬 동작시에는 상대적으로 더 높은 전압을 인가하므로써, DRAM 셀에 더 많은 전하(Charge)를 충전하여 긴 리프레쉬 주기를 가질 수 있도록 하는 DRAM 셀의 전원공급회로를 제공하는데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명은 기준전압을 입력받아 전압 조정신호의 제어에 의해 기준전압의 전압레벨을 조절하여 DRAM 셀 레벨의 노말 동작용 내부 기준전압과 리프레쉬 동작용 내부 기준전압을 각각 독립적으로 발생시켜, 노말 동작용 내부 기준전압 또는 리프레쉬 동작용 내부 기준전압을 선택적으로 출력하는 기준전압 레벨조정부와; 이 기준전압 레벨조정부에서 출력된 노말 또는 리프레쉬 동작용 내부 기준전압을 입력받아, 이에 비례하는 각기 다른 전압을 발생시켜 DRAM 셀의 워드라인과 비트라인 및 플레이트 각각에 공급하는 내부전압 발생기를 포함하 여 이루어진다.

이하, 본 발명의 기술적 구성 및 동작을 첨부한 도4 내지 도6를 참조하여 설명한다.

도4은 본 발명에 따른 DRAM 셀의 전원공급회로를 도시한 회로도이다.

본 발명에 따른 DRAM 셀의 전원공급회로는 기준전압 발생기(10)로부터 기준전압(Vref0)을 입력받아 전압 조정신호(T0∼T3)의 제어에 의해 기준전압(Vref0)의 전압레벨을 조절하여 DRAM 셀 레벨의 노말 동작용 내부 기준전압(Vref_n)과 리프레쉬 동작용 내부 기준전압(Vref_r)을 각각 독립적으로 발생시켜, 노말 동작용 내부 기준전압(Vref_n) 또는 리프레쉬 동작용 내부 기준전압(Vref_r)을 선택적으로 출력하는 기준전압 레벨조정부(20)와; 이 기준전압 레벨조정부(20)에서 출력된 노말 또는 리프레쉬 동작용 내부 기준전압(Vref_n:Vref_r)을 입력받아, 이에 비례하는 각기 다른 전압(VWLn:VWLr, VBLn:VBLr, VPLn:VPLr)을 발생시켜 DRAM 셀의 워드라인과 비트라인 및 플레이트 각각에 공급하는 내부전압 발생기(30)를 포함하여 이루어진다.

도4에 도시된 기준전압 발생기(10)와 여기서 출력되는 기준전압(Vref0)은 도1에 도시된 종래기술의 기준전압 발생기(1)와 그 출력인 기준전압(Vref0)과 동일하다.

그리고, 본 발명의 내부전압 발생기(30) 역시 종래기술의 내부전압 발생기(3)와 동일한 것이며, 워드라인 전압(VWL) 출력라인과 비트라인 전압(VBL) 출력라인 각각을 두 개의 라인으로 도시한 것은 내부 기준전압으로 입력되는 서로 다른 두 전압(Vref_n:Vref_r)대해 각각 다른 전압레벨의 내부전압(VWLn:VWLr, VBLn:VBLr)을 발생시킴을 표시하기 위함이다.

본 발명의 기준전압 레벨조정부(20)는 전압 조정신호(T0∼T3)의 제어에 의해, 입력받은 기준전압(Vref0)에 비례하는 각기 다른 전압레벨의 전압(Vref_n)을 출력하는 노말 동작용 내부 기준전압 출력부(21)와; 전압 조정신호(T0∼T3)의 제어에 의해, 입력받은 기준전압(Vref0)에 비례하는 각기 다른 전압레벨의 전압(Vref_r)을 출력하는 리프레쉬 동작용 내부 기준전압 출력부(22)와; 노말 동작용 내부 기준전압 출력부(21)에서 출력한 내부 기준전압(Vref_n)과 리프레쉬 동작용 내부 기준전압 출력부(22)에서 출력한 내부 기준전압(Vref_r)을 입력받아, 제어펄스(S1, S2)의 제어에 의해, 노말 동작용 또는 리프레쉬 동작용 내부 기준전압(Vref_n:Vref_r)을 선택적으로 출력하는 내부 기준전압 스위칭부(23)로 이루어진다.

여기서, 본 발명의 노말 동작용 내부 기준전압 출력부(21)는 직렬 연결된 저항들(R10, R20, R30)과 전압 조정신호(T0∼T3)의 논리레벨에 따라 온/오프 동작하여, 이 저항들(R10, R20, R30)이 연결된 각 노드의 전압을 선택적으로 출력하는 스위칭 소자들(NM0∼NM3)로 이루어진다.

따라서, 노말 동작용 내부 기준전압 출력부(21)는 전압 조정신호(T0∼T3)의 제어에 의해 기준전압(Vref0)의 전압레벨을 하향조절한 전압을 DRAM 셀 레벨의 노말 동작용 내부 기준전압(Vref_n)으로 출력하게된다.

따라서, 본 발명의 노말 동작용 내부 기준전압 출력부(21)는 종래기술의 기준전압 레벨조정부(2)와 동일한 구성으로 이루어진다. 즉, 노말 동작용 내부 기준전압 출 력부(21)에서 출력되는 노말 동작용 내부 기준전압(Vref_n)은 종래기술의 기준전압 레벨조정부(2)에서 출력하는 내부 기준전압(VrefN)과 동일한 전압레벨의 전압이 출력되도록 이루어진다.

그리고, 본 발명의 리프레쉬 동작용 내부 기준전압 출력부(22)는 직렬 연결된 저항들(R11, R21, R31)과 전압 조정신호(T0∼T3)의 논리레벨에 따라 온/오프 동작하여, 이 저항들(R11, R21, R31)이 연결된 각 노드의 전압을 선택적으로 출력하는 스위칭 소자들(NM4∼NM7)로 이루어진다. 여기서, 리프레쉬 동작용 내부 기준전압 출력부(22)의 저항(R11)을 노말 동작용 내부 기준전압 출력부(21)의 저항(R10)보다 상대적으로 낮은 저항값을 갖는 저항으로 이루어지거나, 저항(R31)을 저항(R30)보다 큰 저항값을 갖는 저항으로 구성된다.

따라서, 리프레쉬 동작용 내부 기준전압 출력부(22)는, 노말 동작용 내부 기준전압 출력부(21)와 마찬가지로, 전압 조정신호(T0∼T3)의 제어에 의해 기준전압(Vref0)의 전압레벨을 하향조절한 전압을 DRAM 셀 레벨의 리프레쉬 동작용 내부 기준전압(Vref_r)으로 출력하게되며, 이 때, 출력되는 리프레쉬 동작용 내부 기준전압(Vref_r)은 노말 동작용 내부 기준전압(Vref_n)보다 상대적으로 높은 레벨의 전압이 출력하도록 이루어진다.

그리고, 본 발명의 내부 기준전압 스위칭부(23)는 제1 제어펄스 신호(S1)와 제2 노아 게이트(NOR2)의 출력을 입력받아 부정적 논리합 동작하여 출력하는 제1 노아 게이트(NOR1)와; 제2 제어펄스 신호(S2)와 제1 노아 게이트(NOR1)의 출력을 입력받아 부정적 논리합 동작하여 출력하는 제2 노아 게이트(NOR2)와; 제1 노아 게이트의 출 력을 입력받아 반전시켜 출력하는 인버터(INV)와; 게이트로 인버터(INV)의 출력을 인가받아 온/오프 동작하여, 노말 동작용 내부 기준전압 출력부(21)에서 출력한 전압(Vref_n)을 내부전압 발생기(30)로 인가하는 pMOS트랜지스터(PM1)와; 제1 노아 게이트(NOR1)의 출력을 인가받아 온/오프 동작하여, 리프레쉬 동작용 내부 기준전압 출력부(22)에서 출력한 전압(Vref_r)을 내부전압 발생기(30)로 인가하는 pMOS트랜지스터(PM2)로 이루어진다.

여기서, 제어펄스(S1, S2) 각각은 도5에 도시한 바와 같이 발생된다.

즉, 제1 제어펄스(S1)은 리프레쉬 동작의 시작 시점(Refresh Entry)에서 "하이"레벨로 1회 발생되며, 제2 제어펄스(S2)는 리프레쉬 동작의 종료 시점(Refresh Exit)에서 "하이"레벨로 1회 발생된다.

상술한 바와 같은 제어펄스(S1, S2)의 입력에의해 제1 노아 게이트(NOR1)의 출력전압은, 제1 제어펄스(S1)가 입력된 이후는 "로우"레벨이 되고 제2 제어펄스(S2)가 입력된 이후는 다시 "하이"레벨이 된다.

즉, 제1 노아 게이트(NOR1)의 출력전압은, 리프레쉬 동작 구간에서 "로우"가 되고 노말 동작 구간에서는 "하이"가 되며 이에 따라 pMOS트랜지스터(PM1, PM2)가 각각 교호로 온/오프 동작하게된다.

이에 따라, 내부 기준전압 스위칭부(23)는 DRAM의 노말 동작시에는 노말 동작용 내부 기준전압(Vref_n)을 내부전압 발생기(30)로 인가하며, 리프레쉬 동작시에는 노말 동작용 내부 기준전압(Vref_n)보다 더 높은 레벨의 리프레쉬 동작용 내부 기준전압(Vref_r)을 내부전압 발생기(30)로 인가하도록 동작한다.

그리고, 이와 같이 서로 다른 전압레벨의 두 내부 기준전압(Vref_n:Vref_r)을 입력받는 내부전압 발생기(30)는 입력된 내부 기준전압(Vref_n:Vref_r)의 레벨에 따라 이에 비례하는 전압 레벨의 내부전압(VWLn:VWLr, VBLn:VBLr, VPLn:VPLr)을 발생시켜 DRAM 메모리 셀의 워드라인과 비트라인 및 플레이트에 각각 인가하게된다.

이 때, 내부전압 발생기(30)에서 출력되는 워드라인 전압(VWL), 비트라인 전압(VBL) 및 플레이트 전압(VPL)을 도6에 도시하였다.

도6에 도시한 바와 같이, 본 발명에 따른 DRAM 셀의 전원공급회로는 노말 모드의 동작시에는 종래기술에서와 동일한 전압레벨의 내부전압(VWLn, VBLn, VPLn)을 메모리 셀에 인가하며, 리프레쉬 모드의 동작시에는 노말 모드시 보다 상대적으로 더 높은 레벨의 워드라인 전압(VWLr) 및 비트라인 전압(VBLr)을 인가하게된다.

이상에서 설명한 바와 같이, 본 발명에 따른 DRAM 셀의 전원공급회로는 리프레쉬 동작시 메모리 셀의 워드라인과 비트라인에 노말 동작시 보다 더 높은 전압을 인가하므로써, 셀에 충전되는 전하의 양이 많아지게 되어 메모리에 저장된 데이터의 안정성을 유지하며 상대적으로 긴 리프레쉬 주기를 가질 수 있어 반복된 리프레쉬 동작으로인해 칩 내에 소비되는 전류의 양을 줄일 수 있는 효과가 있다.

Claims (4)

1. 기준전압(Vref0)을 입력받아 전압 조정신호(T0∼T3)의 제어에 의해 기준전압(Vref0)의 전압레벨을 조절하여 리프레쉬동작시 공급하는 제2 내부 기준전압(Vref_r)이 노말동작시 공급되는 제1 내부 기준전압(Vref_n)보다 상대적으로 더 높은 전압을 갖도록 하면서 노말동작시 공급되는 DRAM 셀 레벨의 제1 내부 기준전압(Vref_n)과 리프레쉬동작시 공급되는 DRAM 셀 레벨의 또다른 제2 내부 기준전압(Vref_r)을 각각 발생시켜 상기 제1 및 제2 내부 기준전압(Vref_n:Vref_r)을 선택적으로 출력하는 기준전압 레벨조정부와;

   상기 기준전압 레벨조정부에서 출력된 제1 또는 제2 내부 기준전압(Vref_n:Vref_r)을 입력받아, 이에 비례하는 각기 다른 내부전압(VWLn:VWLr, VBLn:VBLr, VPLn:VPLr)을 발생시켜 DRAM 셀의 워드라인과 비트라인 및 플레이트 각각에 공급하는 내부전압 발생기를 포함하여 이루어진 것이 특징인 DRAM 셀의 전원공급회로.
2. 청구항 1에 있어서,

   상기 기준전압 레벨조정부는 전압 조정신호(T0∼T3)의 제어에 의해, 입력받은 기준전압(Vref0)의 전압레벨을 하향 조절한 노말동작시 공급하는 제1 내부 기준전압(Vref_n)을 출력하는 제1 내부 기준전압 출력부와;

   전압 조정신호(T0∼T3)의 제어에 의해, 입력받은 기준전압(Vref0)의 전압레벨을 하향 조절한 리프레쉬동작시 공급하는 제2 내부 기준전압(Vref_r)을 출력하는 제2 내부 기준전압 출력부와;

   상기 제1 내부 기준전압 출력부에서 출력한 제1 내부 기준전압(Vref_n)과 상기 제2 내부 기준전압 출력부에서 출력한 제2 내부 기준전압(Vref_r)을 입력받아, 제어펄스(S1, S2)의 제어에 의해, 상기 제1 또는 제2 내부 기준전압(Vref_n:Vref_r)을 선택적으로 출력하는 내부 기준전압 스위칭부로 이루어진 것이 특징인 DRAM 셀의 전원공급회로.
3. 청구항 2에 있어서,

   상기 제2 내부 기준전압 출력부는 리프레쉬동작시 공급하는 제2 내부 기준전압(Vref_r)이 노말동작시 공급되는 제1 내부 기준전압(Vref_n)보다 상대적으로 더 높은 전압을 갖도록 하기 위하여 제1 내부 기준전압 출력부보다 상대적으로 더 높은 전압 레벨의 내부 기준전압을 출력하도록 이루어진 것이 특징인 DRAM 셀의 전원공급회로.
4. 청구항 2에 있어서,

   상기 내부 기준전압 스위칭부는 리프레쉬 동작의 시작 시점에서 발생되는 제1 제어펄스 신호(S1)와 제2 노아 게이트의 출력을 입력받아 부정적 논리합 동작하여 출력하는 제1 노아 게이트와;

   리프레쉬 동작의 종료 시점에서 발생되는 제2 제어펄스 신호(S2)와 상기 제1 노아 게이트의 출력을 입력받아 부정적 논리합 동작하여 출력하는 제2 노아 게이트와;

   상기 제1 노아 게이트의 출력을 입력받아 반전시켜 출력하는 인버터와;

   상기 인버터 출력신호의 논리레벨에 따라 온/오프 동작하여, 상기 제1 내부 기준전압 출력부로부터 출력된 제1 내부 기준전압(Vref_n)을 입력받아 출력하는 제1 pMOS트랜지스터와;

   상기 제1 노아 게이트 출력신호의 논리레벨에 따라 온/오프 동작하여, 상기 제2 내 부 기준전압 출력부로부터 출력된 제2 내부 기준전압(Vref_r)을 입력받아 출력하는 제2 pMOS트랜지스터로 이루어진 것이 특징인 DRAM 셀의 전원공급회로.

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