KR19990013146A - 리프레시 동작모드시 소비되는 동작전류를 감소시키기 위한 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 동작전류의 소비를 줄이기 위한 반도체 메모리 장치에 관한 것으로, 특히 리프레시 동작모드시 소비되는 동작전류를 감소시키기 위하여 상기 리프레시 동작모드 진입신호와 기준신호에 제어되어 상기 리프레시 동작모드 이외의 동작모드에서는 소정전압을 제공하고 상기 리프레시 동작모드에서는 상기 소정전압보다 다운된 전압을 부하회로에 제공하는 회로를 적어도 하나 가지는 장치를 향한 것이다.

Description

리프레시 동작모드시 소비되는 동작전류를 감소시키기 위한 반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리프레시 동작모드시 소비되는 동작전류를 감소시키기 위한 회로를 가지는 반도체 메모리 장치에 관한 것이다.

일반적으로, 다이내믹 랜덤 억세스(dynamic random access) 반도체 메모리 장치(이하 DRAM이라 칭한다)는 통상 하나의 트랜지스터와 하나의 커패시터로 구성되고 그 커패시터에 데이타 비트(또는 데이타)를 저장하고 저장된 데이타를 억세스하여 독출한다. 이와 같은 DRAM은 커페시터에 데이타를 저장하기 때문에 그 커패시커의 성질상 저장된 데이타 즉 전하가 저장된 상태로 보존되지 않고 방전하게 된다. 그 원인은 커패시터의 대전하는 반대 노드(node)로 얇은 절연막(oxide/nitride/oxide)을 통해 터널링되거나 또는 그 커패시터에 연결된 정션을 통해 방전된다. 따라서, DRAM은 상기와 같은 이유로 인해 커패시터에 저장된 전하를 유지하기 위해 리프레시 동작을 수행하여 일정주기의 그 리프세시 동작모드시에 데이타를 커패시터에 재저장한다. 그러한 리프레서 동작을 구현하기 위한 방법으로는 카스 비포어 라스(CAS before RAS; 이하 CBR이라 칭한다)동작모드와 라스 온리프레시(RAS Only Rfresh; 이하 ROR이라 칭한다)동작모드로서 크게 구분된다. 한편, 본 발명에서는 CBR동작모드의 일예로 하여 설명되지만 반드시 이에 한정되지 않으며 상기 ROR동작모드시에도 적용가능하다. 리프레시 동작모드 중의 하나인 CBR동작모드에 의해 일정시간 후 DRAM에 내장되는 전압발생회로가 제어되어 리프레시 동작을 수행하게 된다. 이러한 것을 셀프 리프레시 동작모드라 칭한다. 그 셀프리프레시 동작모드는 리프레시 동작모드 수행시간 동안 동작전류를 감소시킬 수 있다는 것이 큰 잇점이 된다. 이와는 달리 리프레시 동작모드 시간동안 동작전류를 감소시킬 수 있는 방법으로는 리프레시 동작주기를 확장하거나 DRAM에서 이용되는 비트라인용, 플래이트노드용, 내부전압컨버터용 그리고, 기타의 전압발생회로의 동작을 일시적으로 멈추는 방법을 사용하였다. 상술한 바와 같은 방법의 셀프 리프레시 동작모드시에의 동작전류를 어느 정도 감소시킬 수는 있지만 그 감소되는 정도는 미세하다. 그 이유는 셀프 리프레시의 주기를 무한정 확장할 수 없으며 상기 전압 발생회로들의 동작을 일시적으로 멈추는 데에는 칩의 신뢰성과 관련되어 있으므로 신중하게 접근해야 하고 또한 동작전류의 감소는 미비한 정도에 그친다.

상기한 바와 같이 본 발명의 목적은 전압발생회로의 수를 줄이거나 동작을 일시적으로 멈추지 않고 셀프 리프레시 동작모드시에 소비되는 동작전류를 최대한으로 줄이기 위한 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 리프레시 동작모드시에 부하회로에 공급되는 동작전류를 최대한 억제하기 위한 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 데이타의 입출력동작이 아닌 동작모드에서의 전원소비를 줄이기 위한 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 저장된 데이타의 손실없이 동작전류의 소비를 억제하여 셀프 리프레시를 수행하기 위한 반도체 메모리 장치를 제공함에 있다.

도 1은 본 발명의 일실시예에 따른 리프레시 동작모드시 소비되는 동작전류를 감소시키기 위한 전압발생회로를 보인 도면이고,

도 2는 본 발명의 이해를 돕고 위한 반도체 메모리 장치의 개략적인 블럭을 보인 도면이고,

그리고, 도 3은 본 발명의 일실시예에 따른 신호파형을 보인 도면이다.

상기한 바와 같은 목적을 달성하기 위한 본 발명에 따르면, 리프레시 동작모드 진입신호와 기준신호 제어되어 상기 리프레시 동작모드 이외의 동작모드에서는 소정전압을 제공하고, 상기 리프레시 동작모드에서는 상기 소정전압보다 다운된 전압을 부하회로에 제공하는 전압발생회로들을 가지는 장치를 향한 것이다. 그러한 전압발생회로들내에는 미리 설정된 기준신호와 피이드백신호에 응답하여 비교증폭된 신호를 출력하기 위한 차동증폭부와, 상기 비교증폭된 신호에 응답하여 외부에서 인가되는 소정전압 또는 다운된 전압을 상기 부하회로 일단에 제공하기 위한 스위칭부와, 상기 부하회로 일단과 상기 스위칭부 일단과 공통 접속되고 리프레시 동작모드 진입신호에 응답하여 상기 피이드백신호를 제공하기 위한 전압조절부를 포함한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 또한, 하기 설명에서는 구체적인 구성소자와 같은 특정 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공될 것일 뿐 이러한 특정 사항들 없이 본 발명이 실시 가능함은 통상의 지식을 가진자에게는 자명하다. 그리고, 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 본 발명의 회로를 설명하기에 앞서 본 발명에 따른 구성소자의 이해를 도모하기 위하여 제시된 도면을 참조하여 설명한다. 도 2는 이러한 본 발명의 이해를 돕기 위한 반도체 메모리 장치의 개략적인 블럭을 보인 도면이고, 참조부호 10은 본 발명에 따른 전압발생회로를 나타내고 있으며 이는 상세히 후술될 것이다. 메모리 셀어레이 1(2)은 비트라인 BL과 이에 직교하는 워드라인 WL과 매트릭스 형태로 그 각각의 라인에 접속되는 단위 메모리 셀 MC를 포함한다. 도시되지 않았지만, 단위 메모리 셀은 게이트단이 워드라인에 접속되고 드레인단이 비트라인에 접속된 N채널형 모오스 트랜지스터(또는 억세스 트랜지스터)와 그 트랜지스터의 소오스단과 접지전압단 사이에 채널이 접속된 데이타 저장용 커패시터가 접속된다. 센스 앰프 회로 20a(20)에 의해 그 커패시터에 데이타가 저장되고 저장된 데이타가 독출된다. 그리고, 센스 앰프 회로에는 일정 내부전압이 제공되며 센스 앰프 제어회로 SACC 17a(17)에 의해 활성화된다. CAS버퍼회로 CASBC 12와 RAS버퍼회로 RASBC 11의 조합에 의해 즉, CBR모드로서 CASBC 12가 RASBC 11보다 먼저 하이에서 로우로트리거되면 리프레시회로 PRFHB 3은 하이에서 로우로 변환된다. 내부카운터활성회로 POSC 4는 그 변환된 신호에 응답하여 내부카운터회로들 5를 일정주기동안 발생시킨다. 내부카운터회로들 5의 출력신호는 버퍼로우어드레스회로 BRAC 7로 제공되고 HAO~9를 로우프리디코더회로 RDC 8로 전송한다. BRAC 7은 일반동작의 쓰기와 독출동작시에는 외부에서 제공되는 어드레스를 수신하고 상술한 바와 같이 리프레시 동작모드 CBR 모드시에 그 HAO~9를 RDC 8로 전송한다. RDC 8은 그 신호에 응답하여 로우디코더회로 14a(14)를 제어한다. 셀프 리프레시의 진입신호를 발생하는 회로 PSRAS 9는 내부카운터회로 5의 출력신호를 수신한다. 즉, PSRAS 9는 내부카운터회로 5의 일정주기이상의 Q0~9의 신호를 수신하면 로우에서 하이로 천이한다. 이로서 본 발명에 따른 전압발생회로 10이 리프레시 동작을 수행하게 된다. 따라서, PSRAS 9의 출력신호는 리프레시의 동작시점을 정의해주는 마스터 클럭이다. 전압발생회로 10은 PSRAS가 로우에서 하이로 천이하면 VCCP 또는 VCCA가 조절되어 PSRAS가 인에이블되기 이전의 전압 레벨보다 낮은 전압레벨로 출력된다. 여기서, VCCP는 주변회로에 공급되는 전원이며, VCCA는 메모리 어레이 셀의 데이타를 쓰기 또는 독출할 때 비트라인 BL, BLB를 확장레벨로 설정시킬 때 사용되는 전원이다. 본 원 출원인은 CCP와 VCCA를 부하회로에 이용되는 전원으로 칭하고 있다. RASBC 11은 외부에서 인가되는 RAS를 수신하여 RAS가 하이에서 로우로 인에이블되면 비로서 DRAM이 활성화된다. CASBC 12는 외부에서 인가되는 CAS를 수신하는 컬럼어드레스를 스트로우브하는 역할과 함께 RASBC 12의 신호를 비교하여 노말동작모드(독출/쓰기)와 리프레시동작모드를 구분하는 역할을 한다. 컬럼어드레스와 관련된 버퍼컬럼어드레스회로 BCAC 13과 칼럼프리디코더회로 CDC 18과 컬럼디코더회로 19a(19)는 본 발명과 관련성이 없어 자세한 설명은 생략한다. 센스앰프제어회로 SACC 17a(17)는 RASBC 11에 의해 제어되며 DRAM의 기본동작으로 워드라인드라이버회로 16a(16)에 의해 워드라인이 활성화된 후 셀에 저장된 데이터가 비트라인으로 차아지셰어링하여 일정시간 후 SACC 17a(17)의 신호가 활성화되어 셀에서 비트라인으로 독출된 미세한 BL, BLB의 전압차를 센스앰프회로 20a(20)이 센싱 동작한다. 이하에서는 본 발명의 따른 회로 10을 제시된 도면과 함께 상세히 설명한다.

도 1은 본 발명의 일실시예에 따른 리프레시 동작모드시 소비되는 동작전류를 감소시키기 위한 전압발생회로를 보인 도면이고, 도 3은 본 발명의 일실시예에 따른 신호파형을 보인 도면이다. 도 1과 도 3을 동시에 참조하여 구조 및 동작을 설명한다. 먼저, 도 3을 참조하자면, RASB와 CASB를 비교하여 CASB가 RASB대비 먼저 로우로 변환하면 PRFHB가 하이에로 로우로 변환하여 CBR리프레시 모드로 진입하여 POSC를 활성화시켜 기본주기를 발생한다. 이후 Q0에서 Qx로 증가된 주기를 발생시킨다. 통상 주기가 약 100㎲인 Qx 마스터클럭인 PSRAS가 활성화되면 기준전압 VREF는 포화된 상태로 있고 VCCA 또는 VCCP는 셀프 리프레시 진입전 레벨보다 일정전압 낮은 전압으로 되고 RASB 또는 CASB가 로우에서 하이로 되면 셀프 리프레시모드에서 빠져나오게 되는데 이때 VCCA 또는 VCCP는 셀프 리프레시 전의 전압 레벨로 환원하게 된다. 도 1의 본 발명에 따른 회로는 PSRAS가 인에이블되면 저항 R1, R2가 제어되어 VCCA 또는 VCCP의 전압레벨을 낮추는 역할을 한다. 이때, 그 저항은 모오스 전계 효과 트랜지스터 또는 바이폴라 트랜지스터로 사용된다. 또한, 기준전압을 하나로 쓰고 VCCA(VCCP)가 서로 다른 레벨을 갖는 전압발생회로를 구비하여 셀프 리프레시 모드시 VCCP 또는 VCCA의 전압을 낮출 수도 있음에 유의해야 한다. 본 발명에 따른 도 1의 상세회로를 참조하면, 차동증폭부 1은 미리 설정된 기준신호 VREF와 노드 NO에 실리는 피이드백신호에 응답하여 비교증폭된 신호를 출력한다. 비교증폭된 신호는 피채널형 모오스 트랜지스터인 스위칭부 2의 게이트단으로 인가되어 게이트단의 턴온 또는 시나브로 턴오프 동작으로 인해 외부에서 인가되는 소정전압 또는 다운된 전압을 부하회로 3의 일단으로 제공한다. 전압조절부는 부하회로 3 일단과 스위칭부 2일단과 공통 접속되고 리프레시 동작모드 진입신호 PSRAS에 응답하여 피이드백신호를 제공한다. 이때, 전압조절부는 전술한 바와 같이 저항 R1, R2로 구성된다.

이러한 구성에 따른 동작을 부연 설명하자면, 차동증폭부 1의 기준전압 VREF가 포지티브로 되면 스위칭부 2를 더 턴온시켜 VCCA(VCCP)의 전압이 높이 설정되고 네가티브로 되면 VCCA(VCCP)는 낮아지는 동작 특성을 가진다. 노드 NO은 VCCA(VCCP)이 피이드백되는 경로이며 저항 R1, R2의 저항비에 의해 결정되며 이에 실리는 전압을 V0이라 하면 V0=R2/(R1+R2)×VCCA(또는 VCCP)로 나타낼 수 있으며 V0의 전압이 올라가면 상기 차동증폭부 1의 기준전압 VREF와 비교되어 상기 스위칭부 2의 전류공급능력이 저하되어 VCCP(VCCA)의 레벨이 낮아지게 된다. 따라서, 상기 노드 N0의 레벨이 PSRAS에 의해 제어되는데 그 PSRAS가 활성화 즉, 셀프 리프레시 동작모드로 진입하게 되면 노드 N0에 실리는 전압레벨을 높게하여 상기 VCCA(VCCP)의 전압레벨이 다운된다. 결과적으로, VCCA(VCCP)의 전압레벨이 낮아지면 부하회로 3에서 소모되는 전류는 감소하게 된다.

상기한 바와 같은 본 발명에 따르면, 셀프 리프레시 동작모드시 VCCA(VCCP)의 전압레벨을 본 발명에 따른 전압발생회로에서 다운시키기 때문에 부하회로에서 소모되는 전류량을 최대한 억제할 수 있는 효과가 있다. 한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정하여서는 않되며 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (7)

1. 반도체 메모리 장치에 있어서,

   리프레시 동작 모드시 소비되는 동작전류를 감소시키기 위하여, 상기 리프레시 동작모드 진입신호와 기준신호에 제어되어 상기 리프레시 동작모드 이외의 동작모드에서는 소정전압을 제공하고, 상기 리프레시 동작모드에서는 상기 소정전압보다 다운된 전압을 부하회로에 제공하는 전압발생회로를 적어도 하나 포함하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제 1항에 있어서; 상기 부하회로는 주변회로 영역 또는 메모리 셀 어레이영역을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
3. 제 1항에 있어서; 상기 리프레시 동작모드시 다운된 전압을 발생하는 전압발생회로는,

   미리 설정된 기준신호와 피이드백신호에 응답하여 비교증폭된 신호를 출력하기 위한 차동증폭부와,

   상기 비교증폭된 신호에 응답하여 외부에서 인가되는 소정전압 또는 다운된 전압을 상기 부하회로 일단에 제공하기 위한 스위칭부와,

   상기 부하회로 일단과 상기 스위칭부 일단과 공통 접속되고 리프레시 동작모드 진입신호에 응답하여 상기 피이드백신호를 제공하기 위한 전압조절부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
4. 제 3항에 있어서; 상기 스위칭부는 피채널형 모오스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
5. 제 3항에 있어서; 상기 전압보절부는 상기 부하회로 일단과 스위칭부의 일단의 공통접속단과 접지전압단 사이에 접속되고 상기 리프레시 동작모드 진입신호에 제어되는 제 1, 2저항을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
6. 제 5항에 있어서; 상기 저항은 모오스 전계 효과 트랜지스터 또는 바이폴라 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
7. 제 1항에 있어서; 상기 리프레시 동작모드 진입신호가 활성화되었을 경우 상기 피이드백신호는 시나브로 증가함을 것을 특징으로 하는 반도체 메모리 장치.