JPH0628855A - 低電力ｄｒａｍおよびその電力消費の減少方法 - Google Patents
低電力ｄｒａｍおよびその電力消費の減少方法Info
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- JPH0628855A JPH0628855A JP5092308A JP9230893A JPH0628855A JP H0628855 A JPH0628855 A JP H0628855A JP 5092308 A JP5092308 A JP 5092308A JP 9230893 A JP9230893 A JP 9230893A JP H0628855 A JPH0628855 A JP H0628855A
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- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
Abstract
(57)【要約】
【目的】 ＤＲＡＭにおけるリフレッシュ動作または書
き込み動作のための電力消費を低減すること。 【構成】 低電力ＤＲＡＭは、ビット線、ワード線、メ
モリセル、センスアンプを有し、さらにＶccより低い非
ゼロ電圧を発生する手段と、メモリセルにデータ値を書
き込むために、前記電圧を前記ビット線に印加する手段
とを備える。論理「１」を、最小Ｖcc値から１スレッシ
ョルド電圧を減算した値として再設定し、この中間電圧
を、センスアンプを介して、リフレッシュ中にビット線
に印加し、ドライバを制御する比較器によって制御す
る。電源電圧が上昇した時でも、この中間電圧は、固定
した基準電圧との比較によって、一定に保たれ、制御さ
れたより低い電圧を用いるため、メモリセルのデータ書
込み用電力を減少させる。
き込み動作のための電力消費を低減すること。 【構成】 低電力ＤＲＡＭは、ビット線、ワード線、メ
モリセル、センスアンプを有し、さらにＶccより低い非
ゼロ電圧を発生する手段と、メモリセルにデータ値を書
き込むために、前記電圧を前記ビット線に印加する手段
とを備える。論理「１」を、最小Ｖcc値から１スレッシ
ョルド電圧を減算した値として再設定し、この中間電圧
を、センスアンプを介して、リフレッシュ中にビット線
に印加し、ドライバを制御する比較器によって制御す
る。電源電圧が上昇した時でも、この中間電圧は、固定
した基準電圧との比較によって、一定に保たれ、制御さ
れたより低い電圧を用いるため、メモリセルのデータ書
込み用電力を減少させる。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセスメモリ（ＤＲＡＭ）に関し、特に、大規模
なＤＲＡＭにおけるリフレッシュ及びその他の動作によ
って生じるＤＲＡＭ内の電力消費に関するものである。
ム・アクセスメモリ（ＤＲＡＭ）に関し、特に、大規模
なＤＲＡＭにおけるリフレッシュ及びその他の動作によ
って生じるＤＲＡＭ内の電力消費に関するものである。
【０００２】
【従来の技術】本発明は集積回路メモリの分野に関す
る。特に、ＤＲＡＭに関するが、他のメモリにおいても
利用できるものである。ＤＲＡＭは、互いに並列に配置
され、かつ複数のワード線に直交する複数のビット線を
備えている。
る。特に、ＤＲＡＭに関するが、他のメモリにおいても
利用できるものである。ＤＲＡＭは、互いに並列に配置
され、かつ複数のワード線に直交する複数のビット線を
備えている。
【０００３】図１を参照すると、ＤＲＡＭにおけるメモ
リセルは、一般的に、電界効果トランジスタのようなア
クセストランジスタを備えており、このトランジスタの
端子の１つがビット線１４に結合され、その制御電極
（ゲート電極）がワード線１６に結合されている。ま
た、このトランジスタのもう１つの別の電極は、記憶用
キャパシタ１８に結合されている。即ち、このキャパシ
タの一方のプレートは上記トランジスタに結合され、こ
のキャパシタの他方のプレートは、グラウンド（Ｖs
s）、グラウンド以外の電源電圧（Ｖcc）または中間電
圧（例えば、１／２Ｖcc）のような、ある電圧に結合さ
れている。ビット線１４に沿って、通常複数のメモリセ
ルが配列されており、各々１本のワード線に対応してい
る。図を明確にするために、メモリセル１つのみをビッ
ト線１４に対して示しているが、実際には多数のメモリ
セルが存在する。
リセルは、一般的に、電界効果トランジスタのようなア
クセストランジスタを備えており、このトランジスタの
端子の１つがビット線１４に結合され、その制御電極
（ゲート電極）がワード線１６に結合されている。ま
た、このトランジスタのもう１つの別の電極は、記憶用
キャパシタ１８に結合されている。即ち、このキャパシ
タの一方のプレートは上記トランジスタに結合され、こ
のキャパシタの他方のプレートは、グラウンド（Ｖs
s）、グラウンド以外の電源電圧（Ｖcc）または中間電
圧（例えば、１／２Ｖcc）のような、ある電圧に結合さ
れている。ビット線１４に沿って、通常複数のメモリセ
ルが配列されており、各々１本のワード線に対応してい
る。図を明確にするために、メモリセル１つのみをビッ
ト線１４に対して示しているが、実際には多数のメモリ
セルが存在する。
【０００４】相補的ビット線１４’がビット線１４と対
をなし、同様にトランジスタ１２’とキャパシタ１８’
とを有する。トランジスタ１２’の制御電極（ゲート電
極）は、ワード線１６とは異なるワード線２０に結合さ
れているが、メモリによってはこれを同一のワード線に
結合することもある。図を明確にするために、メモリセ
ル１つのみをビット線１４’に沿って示しているが、ビ
ット線１４及び１４’の双方には、それらに沿って複数
のメモリセルが配列されていることが理解されよう。
をなし、同様にトランジスタ１２’とキャパシタ１８’
とを有する。トランジスタ１２’の制御電極（ゲート電
極）は、ワード線１６とは異なるワード線２０に結合さ
れているが、メモリによってはこれを同一のワード線に
結合することもある。図を明確にするために、メモリセ
ル１つのみをビット線１４’に沿って示しているが、ビ
ット線１４及び１４’の双方には、それらに沿って複数
のメモリセルが配列されていることが理解されよう。
【０００５】ビット線１４及び１４’をセンスアンプ２
２に結合する。センスアンプ２２は、例示的に、１対の
クロス結合したｐチャンネル及びｎチャンネルトランジ
スタを備えている。図１は、代表的なものであり、セン
スアンプからの出力または入出力バッファまたはその他
の回路のような、それに接続されている他のものを図示
していない。これまでの説明は、ＤＲＡＭ設計（の一
部）の一般的な事項を表すものである。
２に結合する。センスアンプ２２は、例示的に、１対の
クロス結合したｐチャンネル及びｎチャンネルトランジ
スタを備えている。図１は、代表的なものであり、セン
スアンプからの出力または入出力バッファまたはその他
の回路のような、それに接続されている他のものを図示
していない。これまでの説明は、ＤＲＡＭ設計（の一
部）の一般的な事項を表すものである。
【０００６】この設計は永年の間用いられてきた。しか
しながら、ＤＲＡＭの密度の上昇にともない、更に多く
のメモリセルをビット線に加えつつあり、ビット線の全
キャパシタンスが増加している。
しながら、ＤＲＡＭの密度の上昇にともない、更に多く
のメモリセルをビット線に加えつつあり、ビット線の全
キャパシタンスが増加している。
【０００７】記憶用キャパシタ１８及び１８’は揮発性
のものである。即ち、それらに記憶された電荷は漏洩す
る傾向がある。このため、メモリセル内に記憶されたデ
ータを読みだし、最大（回復またはリフレッシュ）電圧
でそれをメモリセルに再び書き込むことによって、１秒
当り多数回ＤＲＡＭをリフレッシュしている。キャパシ
タに記憶された電圧即ち電荷がゼロに減衰してしまう
前、即ちデータが消失してしまう前に、メモリセルを読
み出さなくてはならない。
のものである。即ち、それらに記憶された電荷は漏洩す
る傾向がある。このため、メモリセル内に記憶されたデ
ータを読みだし、最大（回復またはリフレッシュ）電圧
でそれをメモリセルに再び書き込むことによって、１秒
当り多数回ＤＲＡＭをリフレッシュしている。キャパシ
タに記憶された電圧即ち電荷がゼロに減衰してしまう
前、即ちデータが消失してしまう前に、メモリセルを読
み出さなくてはならない。
【０００８】一般的に、メモリセルをリフレッシュす
る、即ち書き込むには、ビット線をＶcc及びＶssの間で
駆動させなくてはならない。更にＤＲＡＭのキャパシテ
ィが増加している状況において、この巨大なキャパシタ
ンスをＶssとＶccとの間に駆動させなくてはならない
が、このことに対する１つの解決法は、その一部を同時
に駆動させることである。即ち、４メガビットのＤＲＡ
Ｍにおいて、ビット線の１／４のみを同時にリフレッシ
ュするのである。しかし、これでもなお大量の電力を必
要とする。
る、即ち書き込むには、ビット線をＶcc及びＶssの間で
駆動させなくてはならない。更にＤＲＡＭのキャパシテ
ィが増加している状況において、この巨大なキャパシタ
ンスをＶssとＶccとの間に駆動させなくてはならない
が、このことに対する１つの解決法は、その一部を同時
に駆動させることである。即ち、４メガビットのＤＲＡ
Ｍにおいて、ビット線の１／４のみを同時にリフレッシ
ュするのである。しかし、これでもなお大量の電力を必
要とする。
【０００９】この問題は、Ｖccが変動することによっ
て、更に重大性が増している。メモリには指定された動
作範囲がある。例えば、メモリは、Ｖccの最小及び最大
範囲として、例示的に、４．５ボルト及び５．５ボルト
の供給電源の間で動作しなくてはならないことがある。
Ｖccは、パッケージされたチップの１本のピンに外部電
源から印加される。Ｖccがその最大値に向かって上昇す
るにつれ、リフレッシュ動作に必要な電流したがって電
力は、図２の曲線３０に示すように増加する。従来技術
の構成では、かなりの電力増加が必要であることが解
る。
て、更に重大性が増している。メモリには指定された動
作範囲がある。例えば、メモリは、Ｖccの最小及び最大
範囲として、例示的に、４．５ボルト及び５．５ボルト
の供給電源の間で動作しなくてはならないことがある。
Ｖccは、パッケージされたチップの１本のピンに外部電
源から印加される。Ｖccがその最大値に向かって上昇す
るにつれ、リフレッシュ動作に必要な電流したがって電
力は、図２の曲線３０に示すように増加する。従来技術
の構成では、かなりの電力増加が必要であることが解
る。
【００１０】ＤＲＡＭ設計における別の重要な要素は、
書き込み動作中のメモリセルアクセストランジスタにお
いて固有のスレシュホールド電圧低下による、信号の損
失である。代表的な従来技術では、ブートストラップを
用いてワード線により高い電圧を加え、全Ｖcc値をセル
に書き込めるようにすることによって、この問題に対処
してきた。即ち、ワード線がＶccより高い電圧にブート
ストラップされると、トランジスタ１２をより強くオン
にすることになり、これによってビット線１４上の電圧
の全量を、キャパシタ１８の上側プレートに結合するよ
うにしていた。このため、ブートストラップ用ドライバ
を設けなければならず、かつ高電圧を発生するという問
題を引き起こし、このため更に多くの電力を必要とする
ことになる。
書き込み動作中のメモリセルアクセストランジスタにお
いて固有のスレシュホールド電圧低下による、信号の損
失である。代表的な従来技術では、ブートストラップを
用いてワード線により高い電圧を加え、全Ｖcc値をセル
に書き込めるようにすることによって、この問題に対処
してきた。即ち、ワード線がＶccより高い電圧にブート
ストラップされると、トランジスタ１２をより強くオン
にすることになり、これによってビット線１４上の電圧
の全量を、キャパシタ１８の上側プレートに結合するよ
うにしていた。このため、ブートストラップ用ドライバ
を設けなければならず、かつ高電圧を発生するという問
題を引き起こし、このため更に多くの電力を必要とする
ことになる。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
目的は、ビット線に関連する大きなキャパシタンスの問
題を克服することである。
目的は、ビット線に関連する大きなキャパシタンスの問
題を克服することである。
【００１２】本発明の別の目的は、電源電圧の増加に伴
う、リフレッシュ動作用電力量の更なる増加を回避する
ことである。
う、リフレッシュ動作用電力量の更なる増加を回避する
ことである。
【００１３】本発明の更に別の目的は、最小に指定され
た電源電圧においても、リフレッシュ動作または書き込
み動作のための電力消費を低減することである。
た電源電圧においても、リフレッシュ動作または書き込
み動作のための電力消費を低減することである。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、指定された最小電源電圧を有し、内部の
トランジスタがスレッショルド電圧を有する集積回路Ｄ
ＲＡＭにおける電力消費を減少させる方法であって、リ
フレッシュ動作のためのビット線電圧を、実質的に前記
指定された最小電源電圧から前記スレッショルド電圧を
減算した値に制限することを特徴としている。
め、本発明は、指定された最小電源電圧を有し、内部の
トランジスタがスレッショルド電圧を有する集積回路Ｄ
ＲＡＭにおける電力消費を減少させる方法であって、リ
フレッシュ動作のためのビット線電圧を、実質的に前記
指定された最小電源電圧から前記スレッショルド電圧を
減算した値に制限することを特徴としている。
【００１５】そして、この方法を実施するため、本発明
の集積回路ＤＲＡＭは、記憶用キャパシタ上に記憶した
電圧によってデータを記憶し、１つのデータに対応する
電圧が、前記ＤＲＡＭの通常動作範囲において、実質的
に指定された最小電源電圧より１スレッショルド電圧低
くなっている。
の集積回路ＤＲＡＭは、記憶用キャパシタ上に記憶した
電圧によってデータを記憶し、１つのデータに対応する
電圧が、前記ＤＲＡＭの通常動作範囲において、実質的
に指定された最小電源電圧より１スレッショルド電圧低
くなっている。
【００１６】また、本発明の低電力ＤＲＡＭは、ビット
線と、ワード線と、前記ビット線及びワード線の交差点
或はその近傍に配置されたメモリセルとに結合されたセ
ンスアンプを備え、さらに、電源電圧（Ｖcc）より低い
非ゼロ電圧のラッチ信号を前記センスアンプに供給する
ドライバと、該ドライバの前段に設けられ、前記ラッチ
信号の帰還入力と基準電圧の入力とを比較して、前記基
準電圧を越えない前記ラッチ信号を前記ドライバに出力
する電圧比較器とを備え、前記センスアンプを介してリ
フレッシュ中に前記制限されたラッチ信号をビット線に
印加することを特徴としている。
線と、ワード線と、前記ビット線及びワード線の交差点
或はその近傍に配置されたメモリセルとに結合されたセ
ンスアンプを備え、さらに、電源電圧（Ｖcc）より低い
非ゼロ電圧のラッチ信号を前記センスアンプに供給する
ドライバと、該ドライバの前段に設けられ、前記ラッチ
信号の帰還入力と基準電圧の入力とを比較して、前記基
準電圧を越えない前記ラッチ信号を前記ドライバに出力
する電圧比較器とを備え、前記センスアンプを介してリ
フレッシュ中に前記制限されたラッチ信号をビット線に
印加することを特徴としている。
【００１７】
【作用】このような構成によれば、リフレッシュ動作の
ためのビット線電圧、即ちメモリセル内で論理「１」を
表す電圧を最小Ｖccから１スレッショルド電圧だけ低い
値として改めて定めることによって、リフレッシュ動作
時の電力消費を減少させることができる。
ためのビット線電圧、即ちメモリセル内で論理「１」を
表す電圧を最小Ｖccから１スレッショルド電圧だけ低い
値として改めて定めることによって、リフレッシュ動作
時の電力消費を減少させることができる。
【００１８】また、比較器をドライバと基準電圧源に結
合し、センスアンプに印加されるラッチ信号が好適な電
圧以上に上昇するのを防止することによって、リフレッ
シュ動作中にビット線を駆動する電圧が制限され、この
制御されたより低い電圧を用いることからメモリセルに
データを書き込むのに必要な電力を減少させることがで
きる。
合し、センスアンプに印加されるラッチ信号が好適な電
圧以上に上昇するのを防止することによって、リフレッ
シュ動作中にビット線を駆動する電圧が制限され、この
制御されたより低い電圧を用いることからメモリセルに
データを書き込むのに必要な電力を減少させることがで
きる。
【００１９】
【実施例】図１は、本発明によるメモリセル及びカラム
回路の構成を示すものである。上述のように、全てのメ
モリセルを示しているのではなく、これによって図の明
確化を図っている。しかしながら、本発明は、メモリセ
ル、好ましくはＤＲＡＭのメモリセルのアレイ全体に適
用するものであることは、理解されよう。したがって、
多数のワード線及び多数のビット線には、またはそれら
の交差点若しくはその近傍にメモリセルが配置されてい
ることが理解されよう。複数のセンスアンプが、各々ビ
ット線対に対応して設けられている。
回路の構成を示すものである。上述のように、全てのメ
モリセルを示しているのではなく、これによって図の明
確化を図っている。しかしながら、本発明は、メモリセ
ル、好ましくはＤＲＡＭのメモリセルのアレイ全体に適
用するものであることは、理解されよう。したがって、
多数のワード線及び多数のビット線には、またはそれら
の交差点若しくはその近傍にメモリセルが配置されてい
ることが理解されよう。複数のセンスアンプが、各々ビ
ット線対に対応して設けられている。
【００２０】例示的に、トランジスタ１２及び１２’
を、それぞれ記憶用キャパシタ１８及び１８’に結合さ
れたＮチャンネルエンハンスメントモードトランジスタ
として示している。他の形式のトランジスタ、または他
のスイッチングデバイスを用いてもよいことは理解され
よう。本発明は、アクセストランジスタとしてＮチャン
ネル電界効果トランジスタを使用することのみに制限さ
れているものではない。
を、それぞれ記憶用キャパシタ１８及び１８’に結合さ
れたＮチャンネルエンハンスメントモードトランジスタ
として示している。他の形式のトランジスタ、または他
のスイッチングデバイスを用いてもよいことは理解され
よう。本発明は、アクセストランジスタとしてＮチャン
ネル電界効果トランジスタを使用することのみに制限さ
れているものではない。
【００２１】例示のために、ｎチャンネルスレッショル
ド電圧が約１．２ボルトであると仮定する。これは、当
該技術では公知のフィールドシールドプロセスを用いる
ことによって実施することができる。電源最小電圧を
４．５ボルトに指定すると、これから遷移電圧を減算す
ることにより、データを記憶するのに利用可能な３．３
ボルトが残る。本発明のある観点によれば、４．５ボル
トが最小Ｖccであり、遷移電圧が１．２ボルトであるよ
うな好適実施例では、３．３ボルトを論理「１」として
定義する。更に、好ましくは、ワード線にはブートスト
ラップを設けない。
ド電圧が約１．２ボルトであると仮定する。これは、当
該技術では公知のフィールドシールドプロセスを用いる
ことによって実施することができる。電源最小電圧を
４．５ボルトに指定すると、これから遷移電圧を減算す
ることにより、データを記憶するのに利用可能な３．３
ボルトが残る。本発明のある観点によれば、４．５ボル
トが最小Ｖccであり、遷移電圧が１．２ボルトであるよ
うな好適実施例では、３．３ボルトを論理「１」として
定義する。更に、好ましくは、ワード線にはブートスト
ラップを設けない。
【００２２】このように、論理「１」（または論理
「０」）に対応する電圧は、通常最小Ｖccから１遷移電
圧を減算した値に対応する。本例では、これは、上述の
ように３．３ボルトである。回復動作中、３．３ボルト
を、論理「１」に対してメモリセルに書き込む。
「０」）に対応する電圧は、通常最小Ｖccから１遷移電
圧を減算した値に対応する。本例では、これは、上述の
ように３．３ボルトである。回復動作中、３．３ボルト
を、論理「１」に対してメモリセルに書き込む。
【００２３】メモリ（チップ）が異なる状態、即ち、Ｖ
ccを例えば５．５ボルトのような最大指定値に上昇させ
るような、他の状態では、次のように回路を構成し、動
作させるようにする。通常、線３２上のＬＡＴＣＨ−Ｐ
と呼ぶことにするラッチ信号は、Ｖccレベルにある。Ｌ
ＡＴＣＨ−Ｐは、センスアンプがオンになっていないよ
うな時に、ゼロの値をとることもある。ＬＡＴＣＨ−Ｐ
の電圧を、センスアンプ２２のＰチャンネルトランジス
タを通して結合し、ビット線をＬＡＴＣＨ−Ｐの電圧値
に駆動する。
ccを例えば５．５ボルトのような最大指定値に上昇させ
るような、他の状態では、次のように回路を構成し、動
作させるようにする。通常、線３２上のＬＡＴＣＨ−Ｐ
と呼ぶことにするラッチ信号は、Ｖccレベルにある。Ｌ
ＡＴＣＨ−Ｐは、センスアンプがオンになっていないよ
うな時に、ゼロの値をとることもある。ＬＡＴＣＨ−Ｐ
の電圧を、センスアンプ２２のＰチャンネルトランジス
タを通して結合し、ビット線をＬＡＴＣＨ−Ｐの電圧値
に駆動する。
【００２４】好適実施例では、線３２に印加されるＬＡ
ＴＣＨ−Ｐの値は、３．３ボルトに制限されており、こ
の値は、指定した最小電源におけるＶccと１電圧遷移と
の差である。したがって、好適実施例では、Ｖccの上昇
とは独立して、ビット線の電圧を３．３ボルトに制限し
ている。Ｖccが最大値の時でも、ビット線は、リフレッ
シュ動作中、Ｖccまでは上昇できないようになってお
り、理想的には、Ｖcc(min) −Ｖt 以上に上昇すること
はない。
ＴＣＨ−Ｐの値は、３．３ボルトに制限されており、こ
の値は、指定した最小電源におけるＶccと１電圧遷移と
の差である。したがって、好適実施例では、Ｖccの上昇
とは独立して、ビット線の電圧を３．３ボルトに制限し
ている。Ｖccが最大値の時でも、ビット線は、リフレッ
シュ動作中、Ｖccまでは上昇できないようになってお
り、理想的には、Ｖcc(min) −Ｖt 以上に上昇すること
はない。
【００２５】これは、ＬＡＴＣＨ−Ｐを与えるように回
路を構成することによって達成する。この回路は比較器
３４とドライバ３６とを備えている。比較器３４は、ド
ライバ３６の入力及び出力の双方に、フィードバックル
ープ状に結合されている。比較器３４の別の入力は、基
準電圧Ｖref を受け取る。この基準電圧は、米国特許出
願番号第０７／６４４９０４号（１９９１年１月２３日
出願、対応する日本出願（特願平４−３４０７０号）並
びにそこで参照された出願に、詳細に記載された回路に
よって、発生されるものである。これらの開示を参考文
献としてここに組み入れている。この基準電圧は、十分
に制御された電圧である。比較器３４は、ＬＡＴＣＨ−
Ｐを基準電圧と比較するものである。ＬＡＴＣＨ−Ｐが
基準電圧にまで上昇すると、ドライバ３６を遮断し、こ
れによってＬＡＴＣＨ−Ｐの更なる上昇を防止する。
路を構成することによって達成する。この回路は比較器
３４とドライバ３６とを備えている。比較器３４は、ド
ライバ３６の入力及び出力の双方に、フィードバックル
ープ状に結合されている。比較器３４の別の入力は、基
準電圧Ｖref を受け取る。この基準電圧は、米国特許出
願番号第０７／６４４９０４号（１９９１年１月２３日
出願、対応する日本出願（特願平４−３４０７０号）並
びにそこで参照された出願に、詳細に記載された回路に
よって、発生されるものである。これらの開示を参考文
献としてここに組み入れている。この基準電圧は、十分
に制御された電圧である。比較器３４は、ＬＡＴＣＨ−
Ｐを基準電圧と比較するものである。ＬＡＴＣＨ−Ｐが
基準電圧にまで上昇すると、ドライバ３６を遮断し、こ
れによってＬＡＴＣＨ−Ｐの更なる上昇を防止する。
【００２６】したがって、メモリが４．５ボルトの電源
電圧で動作している時は、ＬＡＴＣＨ−Ｐが３．３ボル
トに制限されているので、３．３ボルトのみがリフレッ
シュ用にビット線に供給されることになる。同様に、メ
モリが５．５ボルトの電源電圧で動作している時も、
３．３ボルトがＬＡＴＣＨ−Ｐの最大値であるので、
３．３ボルトのみがリフレッシュ中のビット線に供給さ
れる。
電圧で動作している時は、ＬＡＴＣＨ−Ｐが３．３ボル
トに制限されているので、３．３ボルトのみがリフレッ
シュ用にビット線に供給されることになる。同様に、メ
モリが５．５ボルトの電源電圧で動作している時も、
３．３ボルトがＬＡＴＣＨ−Ｐの最大値であるので、
３．３ボルトのみがリフレッシュ中のビット線に供給さ
れる。
【００２７】このように、通常最小Ｖccから１遷移電圧
を減算した値の中間電圧を、センスアンプを介して、リ
フレッシュ中にビット線に印加する。好ましくは、ドラ
イバを制御する比較器によってこの中間電圧を制御す
る。電源電圧が上昇した時でも、この中間電圧は、固定
した基準電圧との比較によって、一定に保たれる。この
結果、リフレッシュ中にビット線に供給される電圧は、
制御されたより低い電圧を用いているので、メモリセル
にデータを書き込むのに必要な電力が少なくて済み、動
作電流を相当減少することができる。
を減算した値の中間電圧を、センスアンプを介して、リ
フレッシュ中にビット線に印加する。好ましくは、ドラ
イバを制御する比較器によってこの中間電圧を制御す
る。電源電圧が上昇した時でも、この中間電圧は、固定
した基準電圧との比較によって、一定に保たれる。この
結果、リフレッシュ中にビット線に供給される電圧は、
制御されたより低い電圧を用いているので、メモリセル
にデータを書き込むのに必要な電力が少なくて済み、動
作電流を相当減少することができる。
【００２８】図２に戻り、本発明にしたがって構成し、
動作させたメモリでは、４．５ボルト及び５．５ボルト
における電力消費は、ほぼ同じであることが認められよ
う。図に見られるように、本発明を用いることによって
消費された電流を表す曲線４０は、線３０によって表さ
れる従来技術の回路による消費電流よりも、最大電源電
圧において、大幅に低くなっている。双方の場合、好適
実施例によって消費される電流は、従来技術よりも低
く、大きなキャパシタンスを用い電圧遷移値が上昇する
という事実にも係わらず、このような結果となってい
る。
動作させたメモリでは、４．５ボルト及び５．５ボルト
における電力消費は、ほぼ同じであることが認められよ
う。図に見られるように、本発明を用いることによって
消費された電流を表す曲線４０は、線３０によって表さ
れる従来技術の回路による消費電流よりも、最大電源電
圧において、大幅に低くなっている。双方の場合、好適
実施例によって消費される電流は、従来技術よりも低
く、大きなキャパシタンスを用い電圧遷移値が上昇する
という事実にも係わらず、このような結果となってい
る。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
ビット線に関連する大きなキャパシタンスの問題を克服
し、電源電圧の増加に伴うリフレッシュ動作用電力量の
増加を回避し、最小に指定された電源電圧においても、
リフレッシュ動作または書き込み動作のための電力消費
を低減することができる。
ビット線に関連する大きなキャパシタンスの問題を克服
し、電源電圧の増加に伴うリフレッシュ動作用電力量の
増加を回避し、最小に指定された電源電圧においても、
リフレッシュ動作または書き込み動作のための電力消費
を低減することができる。
【図１】本発明の好適実施例による構成を示す図。
【図２】本発明を従来技術と比較するための電流−電圧
曲線を示す図。
曲線を示す図。
１２、１２’ トランジスタ １６、２０ ワード線 １８、１８’ 記憶用キャパシタ ２２ センスアンプ ３４ 比較器 ３６ ドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エス． シェフィールド イートン ジュ ニア アメリカ合衆国 コロラド 80906 コロ ラド スプリングス スプリング リッジ サークル 3361
Claims (3)
- 【請求項１】指定された最小電源電圧を有し、内部のト
ランジスタがスレッショルド電圧を有する集積回路ＤＲ
ＡＭにおける電力消費を減少させる方法であって、 リフレッシュ動作のためのビット線電圧を、実質的に前
記指定された最小電源電圧から前記スレッショルド電圧
を減算した値に制限することを特徴とする方法。 - 【請求項２】ビット線と、メモリセルと、ワード線と、
センスアンプとを有する集積回路ＤＲＡＭであって、 記憶用キャパシタ上に記憶した電圧によってデータを記
憶し、１つのデータに対応する電圧が、前記ＤＲＡＭの
通常動作範囲において、実質的に指定された最小電源電
圧より１スレッショルド電圧低いことを特徴とする集積
回路ＤＲＡＭ。 - 【請求項３】ビット線と、ワード線と、前記ビット線及
びワード線の交差点或はその近傍に配置されたメモリセ
ルとに結合されたセンスアンプを備えた形式の集積回路
ＤＲＡＭであって、 電源電圧（Ｖcc）より低い非ゼロ電圧のラッチ信号を前
記センスアンプに供給するドライバと、 該ドライバの前段に設けられ、前記ラッチ信号の帰還入
力と基準電圧の入力とを比較して、前記基準電圧を越え
ない前記ラッチ信号を前記ドライバに出力する電圧比較
器とを備え、 前記センスアンプを介して前記メモリセルにデータ値を
書き込むために、リフレッシュ中に前記制限されたラッ
チ信号を前記ビット線に印加することを特徴とする集積
回路ＤＲＡＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/859,670 US5317538A (en) | 1992-03-30 | 1992-03-30 | Low power DRAM |
| US859670 | 1992-03-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628855A true JPH0628855A (ja) | 1994-02-04 |
Family
ID=25331460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5092308A Pending JPH0628855A (ja) | 1992-03-30 | 1993-03-26 | 低電力ｄｒａｍおよびその電力消費の減少方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5317538A (ja) |
| EP (1) | EP0563521B1 (ja) |
| JP (1) | JPH0628855A (ja) |
| KR (1) | KR930020456A (ja) |
| DE (1) | DE69320229T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990013146A (ko) * | 1997-07-31 | 1999-02-25 | 윤종용 | 리프레시 동작모드시 소비되는 동작전류를 감소시키기 위한 반도체 메모리 장치 |
| US7057954B2 (en) | 2003-05-30 | 2006-06-06 | Hynix Semiconductor Inc. | Sense amplifier select circuit and method of selecting the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214462B1 (ko) * | 1995-11-27 | 1999-08-02 | 구본준 | 반도체메모리셀의 라이트 방법 |
| KR0170903B1 (ko) * | 1995-12-08 | 1999-03-30 | 김주용 | 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치 |
| KR0180781B1 (ko) * | 1995-12-29 | 1999-04-15 | 김주용 | 비트라인 센스 앰프 구동 회로 |
| US5717644A (en) * | 1996-10-09 | 1998-02-10 | International Business Machines Corporation | Apparatus for varying the refresh rate for a DRAM in response to variation in operating voltages and method thereof |
| KR100507701B1 (ko) * | 2001-12-06 | 2005-08-09 | 주식회사 하이닉스반도체 | 부스트랩 회로 |
| US10438646B1 (en) * | 2018-07-03 | 2019-10-08 | Micron Technology, Inc. | Apparatuses and methods for providing power for memory refresh operations |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506351A (en) * | 1982-06-23 | 1985-03-19 | International Business Machines Corporation | One-device random access memory having enhanced sense signal |
| JP3037377B2 (ja) * | 1990-08-27 | 2000-04-24 | 沖電気工業株式会社 | 半導体記憶装置 |
-
1992
- 1992-03-30 US US07/859,670 patent/US5317538A/en not_active Expired - Lifetime
-
1993
- 1993-01-26 DE DE69320229T patent/DE69320229T2/de not_active Expired - Lifetime
- 1993-01-26 EP EP93101104A patent/EP0563521B1/en not_active Expired - Lifetime
- 1993-03-16 KR KR1019930003994A patent/KR930020456A/ko not_active Application Discontinuation
- 1993-03-26 JP JP5092308A patent/JPH0628855A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990013146A (ko) * | 1997-07-31 | 1999-02-25 | 윤종용 | 리프레시 동작모드시 소비되는 동작전류를 감소시키기 위한 반도체 메모리 장치 |
| US7057954B2 (en) | 2003-05-30 | 2006-06-06 | Hynix Semiconductor Inc. | Sense amplifier select circuit and method of selecting the same |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69320229D1 (de) | 1998-09-17 |
| EP0563521B1 (en) | 1998-08-12 |
| DE69320229T2 (de) | 1999-04-01 |
| EP0563521A3 (en) | 1994-09-21 |
| EP0563521A2 (en) | 1993-10-06 |
| US5317538A (en) | 1994-05-31 |
| KR930020456A (ko) | 1993-10-19 |
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