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Diese Erfindung betrifft dynamische Speicher mit wahlfreiem
Zugriff ("DRAMs"). Im besonderen betrifft sie die
Leistungsaufnahme in Großintegrations-DRAMs, die von einem
Auffrischen und von anderen Aktivitäten im DRAM stammt.
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Diese Erfindung betrifft das Gebiet von Speichern, die als
integrierter Schaltkreis aufgebaut sind. Im besonderen
betrifft sie DRAMs, doch kann sie auch bei anderen Speichern
Anwendung finden. DRAMs enthalten eine Vielzahl von
Bitleitungen, die parallel zueinander und senkrecht zu einer
Vielzahl von Wortleitungen organisiert sind. An den
Schnittpunkten der Bitleitungen mit den Wortleitungen oder in
deren Nähe sind üblicherweise Speicherzellen angeordnet. Im
Zusammenhang mit Fig. 1 weist eine Speicherzelle in einem DRAM
typisch einen Zugrifftransistor 12, beispielsweise einen
Feldeffekttransistor auf, von dem eine Elektrode mit einer
Bitleitung 14 und die Steuerelektrode mit einer Wortleitung 16
verbunden sind. Eine weitere Elektrode des Transistors liegt
an einem Speicherkondensator 18. Das bedeutet, daß eine Platte
des Kondensators mit dem Transistor verbunden ist, während die
andere Platte des Kondensators an Masse ("VSS") oder an
irgendeiner Spannung liegt, bei der es sich nicht um das
Massepotential handelt, beispielsweise an der
Versorgungsspannung ("VCC") oder an einer Zwischenspannung,
beispielsweise an ½VCC. Die Bitleitung 14 besitzt
normalerweise eine Vielzahl von Speicherzellen, die entlang
dieser Bitleitung angeordnet sind, wobei jede Speicherzelle
einer Wortleitung entspricht. Um die Zeichnung zu
vereinfachen, ist für die Bitleitung 14 nur eine Speicherzelle
dargestellt, obwohl in Wirklichkeit viele Speicherzellen
vorhanden sind.
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Eine komplementäre Bitleitung 14' bildet mit der Bitleitung 14
ein Paar, wobei sie einen Transistor 12' und einen Kondensator
18' besitzt. Die Steuerelektrode des Transistors 12' liegt an
einer Wortleitung 20, die von der Wortleitung 16 getrennt ist,
obwohl sie in einigen Speichern mit der selben Wortleitung
verbunden sein kann. Um die Zeichnung zu vereinfachen, ist
entlang der Bitleitung 14' nur eine Speicherzelle dargestellt,
doch ist ersichtlich, daß beide Bitleitungen 14 und 14' über
eine Vielzahl von Speicherzellen verfügen, die entlang der
Leitungen angeordnet sind.
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Die Bitleitungen 14 und 14' sind mit einem Abtastverstärker 22
verbunden, der beispielsweise ein Paar von über Kreuz
geschalteten p-Kanaltransistoren und n-Kanaltransistoren
enthält. Fig. 1 dient nur als Beispiel und zeigt nicht den
Ausgang oder andere Anschlüsse des Abtastverstärkers,
beispielsweise die Eingang/Ausgang-Pufferstufe oder andere
Schaltkreise. Was die bisherige Beschreibung betrifft, so
handelt es sich um (einen Teil) einen gängigen DRAM-Aufbau.
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Dieser Aufbau steht bereits jahrelang in Verwendung. Mit
steigender DRAM-Dichte wurden den Bitleitungen immer mehr
Speicherzellen beigefügt, wodurch die Gesamtkapazität der
Bitleitungen größer wurde.
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Bei den Speicherkondensatoren 18 und 18' handelt es sich
ebenfalls um nichtpermanente Speicher. Das bedeutet, daß die
in ihnen gespeicherte Ladung abfließen will. Aus diesem Grund
werden DRAMs mehrmals pro Sekunde aufgefrischt, indem die in
den Speicherzellen gespeicherten Daten ausgelesen und mit der
vollen (wiederhergestellten oder aufgefrischten) Spannung
wieder eingeschrieben werden. Die Speicherzellen müssen
ausgelesen werden, bevor die Spannungen oder die in den
Kondensatoren gespeicherte Ladung auf Null gefallen sind, d. h.
auf einen Punkt, an dem die Daten verlorengehen.
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Um die Speicherzellen aufzufrischen oder in sie
einzuschreiben, müssen die Bitleitungen zwischen VCC und VSS
bewegt werden. Bei jeder Erhöhung der DRAM-Kapazität besteht
eine Lösung, um diese riesige Kapazität zwischen VSS und VCC
zu bewegen, darin, nur einen Teil davon gleichzeitig zu
bewegen. Das bedeutet, daß in einem 4MB-DRAM nur ein Viertel
der Bitleitungen gleichzeitig aufgefrischt werden kann. Aber
auch dafür ist eine große Leistung erforderlich.
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Dieses Problem wird durch Schwankungen in VCC verschlimmert.
Ein Speicher besitzt bestimmte Arbeitsbereiche. Beispielsweise
kann er zwischen einer Versorgungsspannung von 4,5 Volt und
5,5 Volt arbeiten, die als Minimal- und Maximalwert von VCC
angegeben werden. VCC wird an einen Anschlußstift des
Schaltkreisplättchens von einer externen Quelle angelegt. Wenn
die Spannung VCC gegen ihr Maximum steigt, werden auch der
Strom und damit jene Leistung größer, die für die
Auffrischungsvorgänge erforderlich ist, wie dies die Kurve 30
von Fig. 2 zeigt. Es ist ersichtlich, daß ein ansehnlicher
Leistungsanstieg bei Aufbauten gemäß dem Stand der Technik
erforderlich ist.
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Ein weiterer wichtiger Faktor beim Aufbau eines DRAM ist der
Signalverlust infolge eines inneren Schleusenspannungsabfalls
am Speicherzellen-Zugrifftransistors während des
Einschreibvorgangs. Der Stand der Technik hat sich typisch mit diesem
Problem befaßt, indem er die Wortleitungen bei der Ureingabe
auf eine höhere Spannung lädt, so daß ein voller VCC-Wert in
die Zelle eingeschrieben werden kann. Wenn die Wortleitung bei
der Ureingabe auf eine Spannung über VCC geladen wird, öffnet
sie den Transistor 12 stärker, wodurch die volle Spannung auf
der Bitleitung 14 an die obere Platte des Kondensators 18
gelegt wird. Dadurch wird ein weiters Problem sichtbar, da
Verstärker für die Ureingabe vorgesehen und höhere Spannungen
erzeugt werden müssen, wobei dies auch zu einer höheren
Leistung führt.
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Eine zusätzliche Hintergrundinformation, die sich auf diese
Erfindung bezieht, kann EP-A-0,473.360 und IBM TECHNICAL
DISCLOSURE BULLETIN, Band 33, Nr. 4, September 1990, NEW YORK,
USA, Seite 181-182, "REFERENCE VOLTAGE GENERATOR FOR DYNAMIC
MEMORIES" entnommen werden.
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Gegenstand dieser Erfindung ist es daher, sowohl mit dem
Verfahren gemäß Anspruch 1 als auch mit dem IC-DRAM gemäß
Anspruch 2 das Problem einer größeren Kapazität zu überwinden,
die den Bitleitungen zugeordnet ist.
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Ein Gegenstand dieser Erfindung besteht darin, jeden
Leistungsanstieg bei Auffrischungsvorgängen zu vermeiden, wenn
die Versorgungsspannung ansteigt.
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Ein weiterer Gegenstand der Erfindung ist es, die
Leistungsaufnahme für Auffrischungsvorgänge oder
Einschreibvorgänge auf die vorgeschriebene minimale
Versorgungsspannung herabzusetzen.
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Gemäß den Gesichtspunkten dieser Erfindung, die in den
Ansprüchen 1 und 2 festgelegt sind, werden die oben erwähnten
Probleme dadurch gelöst, daß jene Spannung neu festgelegt
wird, durch die logisch "1" gekennzeichnet ist. Diese Spannung
ist um eine Transistor-Schleusenspannung kleiner als VCC.
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Bei der Beschreibung dieser Erfindung wird auf die
beiliegenden Zeichnungen Bezug genommen, in denen zeigt:
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Fig. 1 einen Aufbau gemäß der bevorzugten
Ausführungsform dieser Erfindung; und
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Fig. 2 eine Strom/Spannungs-Kurve, in der diese
Erfindung mit dem Stand der Technik verglichen
wird.
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Fig. 1 zeigt den Aufbau einer Speicherzellen- und Spaltenstufe
gemäß dieser Erfindung. Wie bereits oben erwähnt, sind nicht
alle Speicherzellen dargestellt, wodurch die Zeichnung
übersichtlicher wird. Es ist jedoch ersichtlich, daß sich
diese Erfindung auf eine vollständige Anordnung von
Speicherzellen, vorzugsweise auf DRAM-Speicherzellen, bezieht.
Es ist somit ersichtlich, daß eine große Anzahl von
Wortleitungen sowie eine große Anzahl von Bitleitungen
Speicherzellen besitzen, die an ihren Schnittpunkten oder in
deren Nähe angeordnet sind. Es ist eine Vielzahl von
Abtastverstärkern vorgesehen, wobei jeder einem Paar von
Bitleitungen entspricht.
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Die Transistoren 12 und 12' sind beispielhaft als
n-Kanaltransistoren im Verstärkerbetrieb dargestellt, die mit dem
Speicherkondensator 18 bzw. 18' verbunden sind. Es ist jedoch
ersichtlich, daß auch andere Transistorarten und andere
Schalter verwendet werden können. Diese Erfindung ist nicht
auf die Verwendung von n-Kanal-Feldeffekttransistoren
beschränkt, die als Zugrifftransistoren verwendet werden.
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Für die Beschreibung soll angenommen werden, daß die n-Kanal-
Schleusenspannung etwa 1,2 Volt beträgt. Dies kann durch die
Verwendung eines Feldabschirmverfahrens erreicht werden, wie
dies in der Technik bekannt ist. Wenn die minimale
Versorgungsspannung mit 4,5 Volt vorgeschrieben ist und dann
die Übergangsspannung davon subtrahiert wird, bleiben 3,3 Volt
über, die für eine Datenspeicherung bereitstehen. Gemäß einem
Gesichtspunkt dieser Erfindung werden bei der bevorzugten
Ausführungsform 3,3 Volt als logisch "1" bezeichnet, wenn 4,5
Volt der Minimalwert der VCC-Spannung und 1,2 Volt die
Übergangsspannung sind. Weiters wird die Wortleitung
vorzugsweise nicht bei der Ureingabe geladen.
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Die Spannung für logisch "1" (oder für logisch "0") entspricht
daher allgemein dem Minimalwert von VCC minus einer
Übergangsspannung. Beim hier beschriebenen Beispiel sind dies,
wie oben erwähnt, 3,3 Volt. Während der Erneuerungsvorgänge
werden in die Speicherzelle für eine logische "1" 3,3 Volt
eingeschrieben.
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Wenn sich der Speicher (das Schaltkreisplättchen) in einer
anderen Umgebung oder in einem anderen Zustand befindet, die
ein Ansteigen von VCC auf den Maximalwert veranlassen,
beispielsweise auf 5,5, Volt, ist der Schaltkreis so
aufgebaut, wie dies nun beschrieben wird, wobei er wie folgt
arbeitet. Normalerweise liegt das Signal auf einer Leitung 32,
das als LATCH-P bezeichnet werden soll, auf dem VCC-Wert.
LATCH-P kann manchmal den Wert 0 besitzen, wie wenn der
Abtastverstärker nicht eingeschaltet wäre. Der Wert von LATCH-
P wird über die p-Kanaltransistoren eines Abtastverstärkers 22
gelegt, der die Bitleitungen auf den Spannungswert von LATCH-P
treibt. Bei der bevorzugten Ausführungsform ist der Wert von
LATCH-P, der an der Leitung 32 liegt, auf 3,3 Volt begrenzt,
wobei dies die Differenz zwischen VCC, das auf der
vorgeschriebenen minimalen Versorgungsspannung liegt, und
einem Spannungsübergang ist. Unabhängig von einem Ansteigen
von VCC ist die Bitleitungsspannung bei der bevorzugten
Ausführungsform
auf 3,3 Volt begrenzt. Auch wenn VCC auf
seinem Maximalwert liegt, darf die Bitleitung während der
Auffrischungsvorgänge nicht bis auf VCC ansteigen, wobei sie
im Idealfall nicht über VCCmin - Vt ansteigen soll.
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Dies erreicht man mit einem Schaltungsaufbau, der LATCH-P
liefert. Dieser Schaltkreis enthält einen Vergleicher 34 und
einen Treiber 36. Der Vergleicher 34 ist sowohl mit dem
Eingang als auch mit dem Ausgang des Treibers 36 in einem
Rückkopplungskreis verbunden. Ein weiterer Eingang des
Vergleichers 34 empfängt eine Bezugsspannung Vref. Die
Bezugsspannung wird von einem Schaltkreis erzeugt, wie er
beispielsweise in US-07/644.904, 23. Januar 1991, nunmehrige
US-Patentschrift 5,117.177 (atty docket RAM 325), und den
darin angeführten Anwendungen ausführlich dargestellt und
beschrieben ist. Bei der Bezugsspannung handelt es sich
einfach um eine genau geregelte Spannung. Der Vergleicher 34
vergleicht LATCH-P mit der Bezugsspannung. Wenn LATCH-P gegen
die Bezugsspannung ansteigt, wird der Treiber 36 außer Betrieb
gesetzt, wodurch ein weiters Ansteigen von LATCH-P verhindert
wird.
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Wenn der Speicher daher mit einer Versorgungsspannung von 4,5
Volt arbeitet, werden der Bitleitung zum Auffrischen nur 3,3
Volt zugeführt, da LATCH-P auf 3,3 Volt begrenzt ist. Wenn der
Speicher mit einer Versorgungsspannung von 5,5 Volt arbeitet,
werden während des Auffrischens auch nur 3,3 Volt an die
Bitleitungen gelegt, da es sich dabei um den Maximalwert von
LATCH-P handelt.
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Kehren wir nun zu Fig. 2 zurück. Es ist ersichtlich, daß bei
einem Speicher, der gemäß dieser Erfindung aufgebaut ist und
betrieben wird, die Leistungsaufnahme bei 4,5 Volt und bei 5,5
Volt annähernd gleich ist. Wie man sieht, ist die Kurve 40,
die den Stromverbrauch bei Verwendung dieser Erfindung
darstellt, bei der maximalen Versorgungsspannung wesentlich
niedriger als beim Stromverbrauch gemäß dem Stand der Technik,
den die Kurve 30 zeigt. In beiden Fällen ist der
Stromverbrauch bei der bevorzugten Ausführungsform niedriger
als beim Stand der Technik, wobei dies ungeachtet davon
erfolgt, ob eine große Kapazität verwendet wird, oder ob
Spannungsübergangswerte ansteigen.