DE69934621T2

DE69934621T2 - Nichtflüchtige Halbleiterspeicheranordnung

Info

Publication number: DE69934621T2
Application number: DE69934621T
Authority: DE
Inventors: Hidekazu Nara-shi Takata
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-03-18
Filing date: 1999-03-16
Publication date: 2007-10-25
Anticipated expiration: 2019-03-17
Also published as: KR100315933B1; US6046928A; EP0944092A3; TW446948B; EP0944092B1; KR19990077765A; DE69934621D1; JPH11273362A; EP0944092A2

Description

HINTERGRUND DER ERFINDUNG
1. GEBIET DER ERFINDUNG
Die Erfindung betrifft eine nichtflüchtige Halbleiterspeicheranordnung zum Speichern und Halten von Informationen, wobei die nichtflüchtige Halbleiterspeicheranordnung einen Kondensator umfasst, welcher einen zwischen gegenüber liegenden Elektroden eingefügten ferroelektrischen Film beinhaltet derart, dass unterschiedliche Polarisationszustände des ferroelektrischen Films dazu genutzt werden, die Speicherung und das Halten von Informationen zu ermöglichen.
2. BESCHREIBUNG DES VERWANDTEN STANDES DER TECHNIK
Im Allgemeinen ist eine ein ferroelektrisches Material umfassende Halbleiterspeicheranordnung (nachstehend als eine "ferroelektrische Halbleiterspeicheranordnung" bezeichnet") eine nichtflüchtige Halbleiterspeicheranordnung, welche Daten basierend auf den Polarisationsrichtungen des ferroelektrischen Films speichert und hält. Nachstehend werden Beispiele konventioneller nichtflüchtiger Halbleiterspeicheranordnungen beschrieben (vgl. zum Beispiel die japanische offen gelegte Patentveröffentlichung Nr. 6-223583, das US-Patent Nr. 4,873,664 und dergleichen).
4 ist ein Schaltungsdiagramm, das eine konventionelle nichtflüchtige Halbleiterspeicheranordnung darstellt. 8 ist ein Schaltungsdiagramm, das einen in der in 4 gezeigten Halbleiterspeicheranordnung verwendeten Leseverstärker darstellt. 5 ist ein Zeitverlaufdiagramm, das das Zeitverlaufschema der in 4 gezeigten Halbleiterspeicheranordnung darstellt. 6 ist eine Graphik, die die Hysteresekurve eines in einem Kondensator in einer Hauptspeicherzelle (nachstehend als ein "Hauptspeicherzellenkondensator" bezeichnet) der konventionellen Halbleiterspeicheranordnung verwendeten ferroelektrischen Films zeigt. 7 ist eine Graphik, die die Hysteresekurve eines in ei nem Kondensator in einer Blindspeicherzelle (nachstehend als ein "Blindspeicherzellenkondensator" bezeichnet) der konventionellen Halbleiterspeicheranordnung verwendeten ferroelektrischen Films zeigt.
Unter Bezugnahme auf das Schaltungsdiagramm von 4, die die konventionelle nichtflüchtige Halbleiterspeicheranordnung darstellt, sind eine Bitleitung (BIT) 26 und eine Bitleitung (/BIT) 28 mit einem Leseverstärker 30 gekoppelt. Hauptspeicherzellen 20a, 20b und 20c und eine Blindspeicherzelle 46 sind mit der Bitleitung (BIT) 26 gekoppelt, wohingegen Hauptspeicherzellen 20d und 20e und eine Blindspeicherzelle 36 mit der Bitleitung (/BIT) 28 gekoppelt sind.
Die Hauptspeicherzelle 20a beinhaltet einen MOS-Transistor 24 und einen Hauptspeicherzellenkondensator 22. Der Hauptspeicherzellenkondensator 22 beinhaltet einen ferroelektrischen Film, der zwischen einer ersten und einer zweiten Elektrode eingefügt ist. Ein Gate-Anschluss des MOS-Transistors 24 ist mit einer Wortleitung 32 gekoppelt; ein Drain-Anschluss des MOS-Transistors 24 ist mit der Bitleitung (BIT) 26 gekoppelt; und ein Source-Anschluss des MOS-Transistors 24 ist mit der ersten Elektrode des Hauptspeicherzellenkondensators 22 gekoppelt. Die zweite Elektrode des Hauptspeicherzellenkondensators 22 ist mit einer Zellenplatten- bzw. Zellenplatinenleitung 34 gekoppelt.
Auf ähnliche Art und Weise beinhaltet die Blindspeicherzelle 36 einen MOS-Transistor 38 und einen Blindspeicherzellenkondensator 40. Der Blindspeicherzellenkondensator 40 beinhaltet einen ferroelektrischen Film, der zwischen einer ersten und einer zweiten Elektrode eingefügt ist. Ein Gate-Anschluss des MOS-Transistors 38 der Blindspeicherzelle 36 ist mit einer Blindwortleitung 42 gekoppelt; ein Drain-Anschluss des MOS-Transistors 38 ist mit der Bitleitung (/BIT) 28 gekoppelt; und ein Source-Anschluss des MOS-Transistors 38 ist mit der ersten Elektrode des Blindspeicherzellenkondensators 40 gekoppelt. Die zweite Elektrode des Blindspeicherzellenkondensators 40 ist mit einer Blindzellenplatinenleitung 44 gekoppelt.
Wie in 8 gezeigt ist, beinhaltet der Leseverstärker 30 p-MOS-Transistoren 110, 111 und 112; und n-MOS-Transistoren 118 und 120. Bezugszeichen 114 und 116 entsprechen jeweils der Bitleitung (BIT) 26 und der Bitleitung (/BIT) 28.
Nachstehend wird der Betrieb der vorstehenden konventionellen nichtflüchtigen Halbleiterspeicheranordnung unter Bezugnahme auf das in 5 gezeigte Zeitverlaufdiagramm, die Graphik von 6, die die Hysteresekurve des ferroelektrischen Films in einem Hauptspeicherzellenkondensator zeigt, und die Graphik von 7, die die Hysteresekurve des ferroelektrischen Films in einem Blindspeicherzellenkondensator zeigt, beschrieben.
In jeder der Hysteresekurven-Graphiken der 6 und 7 repräsentiert die horizontale Achse ein elektrisches Feld, welches an den Speicherzellenkondensator angelegt ist, wobei die entsprechende Ladung auf der vertikalen Achse repräsentiert ist. Wie aus den 6 und 7 ersichtlich ist, funktioniert ein einen ferroelektrischen Film umfassender Kondensator auf eine An und Weise derart, dass eine remanente Polarisation auch dann existiert (wie an Punkten B, E, H und K angegeben), wenn das angelegte Feld Null ist. In einer nichtflüchtigen Halbleiterspeicheranordnung wird eine solche remanente Polarisation zum Halten von Daten auf eine nichtflüchtige Art und Weise genutzt. Der Hauptspeicherzellenkondensator nimmt einen Zustand bei Punkt B (6) an, wenn ein Datum "1" in der Speicherzelle gespeichert wird, und nimmt einen Zustand bei Punkt E (6) an, wenn ein Datum "0" in der Speicherzelle gespeichert wird. Der Blindspeicherzellenkondensator nimmt einen Anfangszustand bei Punkt K (7) an. Zum Zwecke der Erklärung wird angenommen, dass während eines Anfangszustands, welcher existiert, bevor ein Lesen des Datums in der Hauptspeicherzelle auftritt, die Bitleitung (BIT) 26 und die Bitleitung (/BIT) 28, die Wortleitung 32, die Blindwortleitung 42, die Zellenplatinenleitung 34 und die Blindzellenplatinenleitung 44 auf einer logischen Spannung "L" (= Massepotenzial "GND") liegen; danach die Bitleitung (BIT) 26 und die Bitleitung (/BIT) 28 in einen potenzialfreien Zustand versetzt werden; und ein invertiertes Lesesignal (/SE) auf einer logischen Spannung "H" (= Versorgungsspannung "Vcc") liegt.
Als Nächstes gehen, wie in 5 gezeigt ist, die Wortleitung 32, die Blindwortleitung 42, die Zellenplatinenleitung 34 und die Blindzellenplatinenleitung 44 alle auf ihre jeweiligen logischen Spannungen "H" über. Es wird angenommen, dass die logische Spannung "H" für die Wortleitung 32 eine hohe Spannung (Vpp) ist, die durch Anheben der Versorgungsspannung (Vcc) erhalten wird, wohingegen die logischen Spannungen "H" für die Blindwortleitung 42, die Zellenplatinenleitung 34 und die Blindzellenplatinenleitung 44 sie Versorgungsspannung (Vcc) sind. Folglich werden der MOS-Transistor 24 der Hauptspeicherzelle 20a und der MOS-Transistor 38 der Blindspeicherzelle 36 eingeschaltet, so dass ein elektrisches Feld über den Hauptspeicherzellenkondensator 22 und den Blindspeicherzellenkondensator 40 angelegt wird. Falls ein Datum "1" in der Hauptspeicherzelle gespeichert wird, verschiebt sich der Zustand der Hauptspeicherzelle von Punkt B zu Punkt D (6), so dass die Differenz Q1 zwischen den Ladungen bei Punkt B und Punkt D ausgelesen wird, welche als eine Spannung auf der Bitleitung (BIT) 26 erscheint. Der Zustand der Blindspeicherzelle verschiebt sich von Punkt K zu Punkt J (7), so dass die Differenz Qd zwischen den Ladungen bei Punkt K und Punkt J ausgelesen wird, welche als eine Spannung auf der Bitleitung (/BIT) 28 erscheint. Dann geht das invertierte Lesesignal (/SE) auf seine logische Spannung "L" (d. h. die Massespannung) über, so dass die Differenz zwischen der Spannung aus der Hauptspeicherzelle, welche auf die Bitleitung (BIT) 26 ausgelesen wurde, und der Spannung aus der Blindspeicherzelle, welche auf die Bitleitung (/BIT) 28 ausgelesen wurde, durch den Leseverstärker 30 verstärkt wird, und die Bitleitung (26) bis auf den Versorgungsspannungspegel (Vcc) hochgebracht wird und die Bitleitung (/BIT) 28 auf den Massespannungspegel (GND) heruntergebracht wird. Somit ist das Datum "1" in der Hauptspeicherzelle gelesen.
Falls andererseits ein Datum "0" in der Hauptspeicherzelle gespeichert wird, verschiebt sich der Zustand der Hauptspeicherzelle von Punkt E zu Punkt D (6), so dass die Differenz Q0 zwischen den Ladungen bei Punkt E und Punkt D ausgelesen wird, welche als eine Spannung auf der Bitleitung (BIT) 26 erscheint. Der Zustand der Blindspeicherzelle verschiebt sich von Punkt K zu Punkt J (7), so dass die Differenz Qd zwischen den Ladungen bei Punkt K und Punkt J ausgelesen wird, welche als eine Spannung auf der Bitleitung (/BIT) 28 erscheint. Dann wird die Differenz zwischen der Spannung aus der Hauptspeicherzelle, welche auf die Bitleitung (BIT) 26 ausgelesen wurde, und der Spannung aus der Blindspeicherzelle, welche auf die Bitleitung (/BIT) 28 ausgelesen wurde, durch den Leseverstärker 30 verstärkt, und wird die Bitleitung (26) auf den Massespannungspegel (GND) abgesenkt und wird die Bitleitung (/BIT) 28 auf den Versorgungsspannungspegel (Vcc) hochgebracht. Somit ist das Datum "0" in der Hauptspeicherzelle gelesen.
Als ein Ergebnis der Verstärkung durch den Leseverstärker 30 wird die Bitleitung (BIT) 26 auf den Versorgungsspannungspegel (Vcc) gelegt, wenn ein Datum "1" in der Hauptspeicherzelle gespeichert wird, wobei die Zellenplatinenleitung 34 ebenfalls auf dem Versorgungsspannungspegel (Vcc) liegt. Infolge dessen wird kein elektrisches Feld an den Hauptspeicherzellenkondensator 22 angelegt (Punkt E in 6). Danach wird, um das in dem Hauptspeicherzellenkondensator 22 gespeicherte Datum an Punkt B wiederherzustellen, die Zellenplatinenleitung 34 auf die Massespannung gelegt (Punkt A in 6), und dann wird die Wortleitung 32 auf ihre logische Spannung "L" gelegt. Infolge dessen wird kein elektrisches Feld an den Hauptspeicherzellenkondensator 22 angelegt (zurück zu Punkt B in 6). Somit wurde das Datum "1" in die Hauptspeicherzelle zurück geschrieben. Üblicherweise wird in dem Punkt A entsprechenden Zustand die angehobene Spannung (Vpp) der Wortleitung 32 zugeführt, so dass die logische Spannung "H" auf der Bitleitung (BIT) 26 dem Hauptspeicherzellenkondensator 22 ausreichend zugeführt wird.
Auf ähnliche Art und Weise liegt dann, wenn ein Datum "0" in der Hauptspeicherzelle gespeichert wird, die Bitleitung (BIT) 26 auf der Massespannung, wohingegen die Zellenplatinenleitung 34 auf dem Versorgungsspannungspegel (Vcc) liegt. Daher befindet sich der Hauptspeicherzellenkondensator 22 an Punkt D in 6. Danach wird die Zellenplatinenleitung 34 auf ihre logische Spannung "L" gelegt, so dass kein elektrisches Feld an den Hauptspeicherzellenkondensator 22 angelegt wird (Punkt E in 6). Dann wird die Wortleitung 32 auf ihre logische Spannung "L" gelegt, aber es wird noch immer kein elektrisches Feld an den Hauptspeicherzellenkondensator 22 angelegt, so dass die Hauptspeicherzelle an Punkt E in 6 bleibt. Somit wurde das Datum "0" in die Hauptspeicherzelle zurück geschrieben.
In Bezug auf die Blindspeicherzelle liegt dann, wenn ein Datum "1 " in der Hauptspeicherzelle gespeichert wird, die Bitleitung (/BIT) 28 auf der Massespannung (GND), und liegt die Blindzellenplatinenleitung 44 auf der Versorgungsspannung (Vcc), so dass sich der Blindspeicherzellenkondensator 40 an Punkt J in 7 befindet. Danach wird, da die Blindwortleitung 42 auf die Massespannung gelegt ist, die Blindzellenplatinenleitung 44 ebenfalls gleichzeitig auf die Massespannung gelegt. Infolge dessen wird kein elektrisches Feld an den Blindspeicherzellenkondensator 40 angelegt (zurück zu Punkt K in 7).
Auf ähnliche Art und Weise liegt dann, wenn ein Datum "0" in der Hauptspeicherzelle gespeichert wird, die Bitleitung (/BIT) 28 auf der Versorgungsspannung (Vcc), und liegt die Blindzellenplatinenleitung 44 ebenfalls auf der Versorgungsspannung (Vcc), so dass sich der Blindspeicherzellenkondensator 40 an Punkt K in 7 befindet. Danach wird, da die Blindwortleitung 42 auf die Massespannung gelegt ist, die Blindzellenplatinenleitung 44 ebenfalls auf die Massespannung gelegt, aber wird noch immer kein elektrisches Feld an den Blindspeicherzellenkondensator 40 angelegt, so dass die Blindspeicherzelle an Punkt K in 7 bleibt. Somit wurde ein Datum in die Blindspeicherzelle zurück geschrieben.
Die vorstehend beschriebene konventionelle nichtflüchtige Halbleiterspeicheranordnung hat jedoch das folgende Problem:
Da der Leseverstärker in der konventionellen nichtflüchtigen Halbleiterspeicheranordnung die niedrigeren Spannungspegel der Bitleitungen nur auf die Massespannung leseverstärkt, ist es schwierig, eine ausreichende Polarisation in dem Speicherzellenkondensator zu erzielen. Infolge dessen ist es in dem Fall, in dem ein Datum "0" in der Hauptspeicherzelle gespeichert wird, unmöglich, einen großen Spannungsspielraum zwischen den Bitleitungen während eines Lesevorgangs bereitzustellen.
Die Druckschrift US 5910911 betrifft einen Halbleiterspeicher mit Speicherzellen, von denen jede einen Auswahltransistor und einen einen ferroelektrischen Film verwendenden Kondensator enthält, welcher Speicher in sowohl einem flüchtigen als auch in einem nichtflüchtigen Modus (beispielsweise als ein Schatten-RAM) betrieben werden kann. Eine gemeinsame Platinenelektrode wird für die Kondensatoren der Vielzahl von Speicherzellen verwendet, und diese gemeinsame Platinenelektrode wird auf einer festen (konstanten) Spannung gehalten. Der Speicher weist zwei Datenleitungen für jede Speicherzelle und einen zwischen den beiden Datenleitungen verschalteten Leseverstärker auf. Ein flüchtiger oder nichtflüchtiger Betrieb wird in Abhängigkeit von der an den Verstärker angelegten Spannung hergestellt. Die an den Verstärker angelegte Spannung wird erhöht, und der ferroelektrische Kondensator wird vollständig polarisiert, um nichtflüchtige Informationen zu schreiben; um flüchtige Informationen zu schreiben, wird diese Spannung verringert, und wird eine Polarisationsumkehr minimiert. Der Speicher kann eine Modusumschaltschaltung, welche die Leistungsversorgungsspannung für den Verstärker ändert, um den Betriebsmodus zwischen flüchtigen und nichtflüchtigen Modi zu wechseln, und einen internen Spannungsgenerator zum Erzeugen von Spannungen, unter anderem, zum Lesen und Schreiben in sowohl dem flüchtigen als auch dem nichtflüchtigen Betriebsmodus aufweisen. Der Speicher führt Speicher- und Abrufvorgänge mit einer hohen Geschwindigkeit und verringertem Leistungsverbrauch durch; und eine Ermüdung des ferroelektrischen Kondensators bei einem Durchführen eines flüchtigen Schreibens nimmt ab, und die Anzahl von Neuschreibvorgängen kann erhöht werden.
KURZBESCHREIBUNG DER ERFINDUNG
Erfindungsgemäß wird eine nichtflüchtige Halbleiterspeicheranordnung bereitgestellt, umfassend: eine Speicherzelle mit: einem Kondensator mit einem zwischen einer ersten Elektrode und einer zweiten Elektrode eingefügten ferroelektrischen Film, wobei der Kondensator in der Lage ist, binäre Informationen in Antwort darauf, dass der ferroelektrische Film einen ersten oder einen zweiten Polarisationszustand annimmt, zu speichern; und einem Transistor mit einem Source-Anschluss, einem Drain-Anschluss und einem Gate-Anschluss, wobei der Source-Anschluss mit der ersten Elektrode des Kondensators gekoppelt ist; eine Wortleitung, die mit dem Gate-Anschluss des Transistors gekoppelt ist; eine Bitleitung, die mit dem Drain-Anschluss des Transistors gekoppelt ist; eine Platinenleitung, die mit der zweiten Elektrode des Kondensators gekoppelt ist; und einen Leseverstärker, der mit der Bitleitung gekoppelt ist, wobei der Leseverstärker umfasst: einen n-MOS-Transistor mit einem Source-Anschluss und einem Gate-Anschluss, wobei der Source-Anschluss die negative Spannung empfängt und der Gate-Anschluss ein Lesesignal empfängt; einen p-MOS-Transistor mit einem Source-Anschluss und einem Gate-Anschluss, wobei der Source-Anschluss die Versorgungsspannung empfängt und der Gate-Anschluss ein durch Invertieren des Lesesignals erhaltenes Signal empfängt; eine Ansteuerschaltung, die mit der Wortleitung gekoppelt ist; und einen Umschaltabschnitt zum selektiven Zuführen der Versorgungsspannung oder einer Spannung, welche höher ist als die Versorgungsspannung, zu der Ansteuerschaltung als eine Ansteuerspannung zum Ansteuern der Wortleitung.
Bevorzugt umfasst die nichtflüchtige Halbleiterspeicheranordnung ferner eine Blindzelle, die mit dem Leseverstärker gekoppelt ist.
Bevorzugt umfasst die nichtflüchtige Halbleiterspeicheranordnung eine Vielzahl der Speicherzellen, die in einer Matrix von Zeilen und Spalten angeordnet sind.
Somit ermöglicht die hierin beschriebene Erfindung die Vorteile des Bereitstellens einer nichtflüchtigen Halbleiterspeicheranordnung, welche einen erhöhten Spannungsspielraum zwischen Bitleitungen während eines Lesevorgangs in dem Fall bereitstellt, in dem ein Datum "0" in der Hauptspeicherzelle gespeichert wird.
Zum leichteren Verständnis der vorliegenden Erfindung werden bestimmte Ausführungsbeispiele derselben nun unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Schaltungsdiagramm, das eine nichtflüchtige Halbleiterspeicheranordnung gemäß einem Ausführungsbeispiel der Erfindung darstellt.
2 ist ein Zeitverlaufdiagramm, das das Zeitverlaufschema einer in 1 gezeigten Halbleiterspeicheranordnung darstellt.
3 ist ein Schaltungsdiagramm, das einen Leseverstärker 30 in der in 1 gezeigten Halbleiterspeicheranordnung darstellt.
4 ist ein Schaltungsdiagramm, das eine konventionelle Halbleiterspeicheranordnung darstellt.
5 ist ein Zeitverlaufdiagramm, das Zeitverlaufschema der in 4 gezeigten Halbleiterspeicheranordnung darstellt.
6 ist eine Graphik, die die Hysteresekurve eines in einem Hauptspeicherzellenkondensator der konventionellen Halbleiterspeicheranordnung verwendeten ferroelektrischen Films zeigt.
7 ist eine Graphik, die die Hysteresekurve eines in einem Blindspeicherzellenkondensator der konventionellen Halbleiterspeicheranordnung verwendeten ferroelektrischen Films zeigt.
8 ist ein Schaltungsdiagramm, das einen Leseverstärker 30 in der in 4 gezeigten Halbleiterspeicheranordnung darstellt.
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
1 ist ein Schaltungsdiagramm, das eine nichtflüchtige Halbleiterspeicheranordnung gemäß einem Beispiel der vorliegenden Erfindung zeigt. In 1 sind diejenigen Elemente, welche auch in der in 4 dargestellten konventionellen nichtflüchtigen Halbleiterspeicheranordnung erscheinen, durch dieselben Bezugszeichen wie dort verwendet bezeichnet, und wird deren Beschreibung weggelassen. Die nichtflüchtige Halbleiterspeicheranordnung der vorliegenden Erfindung (1) unterscheidet sich von der konventionellen nichtflüchtigen Halbleiterspeicheranordnung (4) dahin gehend, dass sie einen Umschaltabschnitt 12 zum selektiven Zuführen entweder einer Versorgungsspannung (Vcc) oder einer hohen Spannung (Vpp), welche durch Anheben der Versorgungsspannung (Vcc) erhalten wird, als eine einer Ansteuerschaltung 10 zum Ansteuern einer Wortleitung 32 zuzuführenden Ansteuerspannung, umfasst.
Die nichtflüchtige Halbleiterspeicheranordnung der vorliegenden Erfindung umfasst vorteilhaft einen in 3 gezeigten Leseverstärker 30, im Gegensatz zu dem Leseverstärker (8), der in der vorstehend erwähnten konventionellen nichtflüchtigen Halbleiterspeicheranordnung verwendet wird. Der Leseverstärker 30 beinhaltet p-MOS-Transistoren 110, 111 und 112; und n-MOS-Transistoren 118, 119 und 120.
Bezugszeichen 114 und 116 repräsentieren jeweils eine Bitleitung (BIT) 26 und eine Bitleitung (/BIT) 28. Die Versorgungsspannung (Vcc) und ein invertiertes Lesesignal (/SE) werden einem Gate-Anschluss bzw. einem Source-Anschluss des p-MOS-Transistors 111 zugeführt. Die negative Spannung (-VBB) und ein Lesesignal (SE) werden einem Source-Anschluss bzw. einem Gate-Anschluss des n-MOS-Transistors 119 zugeführt. Hierin wird eine negative Spannung als eine Spannung definiert, welche zwischen einer Substratvor spannung, welche dem Halbleitersubstrat zugeführt wird, und der Massespannung (GND) liegt.
Die folgende Beschreibung wird ein System mit offener Bitleitung darstellen, das einen Transistor und einen Kondensator umfassende Speicherzellen nutzt, in denen Blindzellen mit der Bitleitung (/BIT) 28 gekoppelt sind. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Die vorliegende Erfindung ist allgemein auf verschiedene Fälle anwendbar, in denen ein Leseverstärker mit einer Bitleitung gekoppelt ist, welche mit einer ausgewählten Hauptspeicherzelle gekoppelt ist, und der Leseverstärker darüber hinaus mit einer weiteren Bitleitung gekoppelt ist, welche mit einer Einrichtung zum Erzeugen eines Referenzpegels derart gekoppelt ist, dass der Leseverstärker eine Potenzialdifferenz zwischen der ersten Bitleitung und der weiteren Bitleitung verstärkt.
Obwohl in der folgenden Beschreibung angenommen wird, dass die ferroelektrischen Filme der Hauptspeicherzellenkondensatoren und die ferroelektrischen Filme der Blindspeicherzellenkondensatoren der vorliegenden Erfindung die in dem (in den 6 bzw. 7 gezeigten) Stand der Technik verwendeten Hysterese-Kennlinienkurven aufweisen, ist die vorliegende Erfindung nicht auf solche Hysterese-Kennlinien beschränkt.
Nachstehend werden ein Lesevorgang und ein Zurückschreibevorgang der nichtflüchtigen Halbleiterspeicheranordnung in Übereinstimmung mit dem vorliegenden Beispiel unter Bezugnahme auf das in 2 gezeigte Zeitverlaufdiagramn beschrieben.
Der Hauptspeicherzellenkondensator 22 (1) nimmt einen Zustand an Punkt B (6) an, wenn ein Datum "1" in der Speicherzelle gespeichert wird, und nimmt einen Zustand an Punkt E (6) an, wenn ein Datum "0" in der Speicherzelle gespeichert wird. Der Blindspeicherzellenkondensator nimmt einen Anfangszustand an Punkt K (7) an. Zum Zwecke der Erklärung wird angenommen, dass die Bitleitung (BIT) 26 und die Bitleitung (/BIT) 28, eine Wortleitung 32, eine Blindwortleitung 42, eine Zellenplatinenleitung 34 und eine Blindzellenplatinenleitung 44 während eines Anfangszustands, welcher existiert, bevor ein Lesen des Datums in der Hauptspeicherzelle auftritt, auf der Massespannung (GND) liegen; danach die Bitleitung (BIT) 26 und die Bitleitung (/BIT) 28 in einen potenzialfreien Zustand versetzt werden; und das Lesesignal (SE) auf einem logischen Spannungspegel "L" liegt.
Als Nächstes gehen die Wortleitung 32, die Blindwortleitung 42, die Zellenplatinenleitung 34 und die Blindzellenplatinenleitung 44 alle auf die Versorgungsspannung (Vcc) über. Folglich werden ein MOS-Transistor der Hauptspeicherzelle 20a und ein MOS-Transistor 38 der Blindspeicherzelle 36 eingeschaltet, so dass ein elektrisches Feld an den Hauptspeicherzellenkondensator 22 und den Blindspeicherzellenkondensator 40 angelegt wird. Da die Bitleitung (BIT) 26 und die Bitleitung (/BIT) 28 jede eine relativ große Leitungskapazität haben, erfahren die Spannungen der Bitleitungen (BIT) 26 und (/BIT) 28 eine geringfügige Erhöhung. Infolge dessen nehmen die jeweiligen ersten Elektroden des Hauptspeicherzellenkondensators 22 und des Blindspeicherzellenkondensators 40 dasselbe Potenzial wie das der Bitleitung (BIT) 26 (Bitleitung (/BIT) 28) an. Es wird angemerkt, dass dieses stattfindet, ohne dass eine hohe Spannung, die durch Anheben der Versorgungsspannung (Vcc) erhalten wurde, an die Wortleitung 32 und die Blindwortleitung 42 angelegt werden muss, wie im Stand der Technik erforderlich. Da die Pegel der Wortleitung 32 und der Blindwortleitung 42 nicht angehoben werden, erfordert die nichtflüchtige Halbleiterspeicheranordnung der vorliegenden Erfindung einen kleineren Treiberstrom als die konventionelle nichtflüchtige Halbleiterspeicheranordnung.
Falls ein Datum "1" in der Hauptspeicherzelle gespeichert wird, verschiebt sich der Zustand der Hauptspeicherzelle von Punkt B zu Punkt D (6), so dass eine Potenzialdifferenz äquivalent zu der Differenz Q1 zwischen den Ladungen an Punkt B und Punkt D ausgelesen wird, welche als eine Spannung auf der Bitleitung (BIT) 26 erscheint. Falls andererseits ein Datum "0" in der Hauptspeicherzelle gespeichert wird, verschiebt sich der Zustand der Hauptspeicherzelle von Punkt E zu Punkt D (6), so dass eine Potenzialdifferenz äquivalent zu der Differenz Q0 zwischen den Ladungen an Punkt E und Punkt D ausgelesen wird, welche als eine Spannung auf der Bitleitung (BIT 26) erscheint. Der Zustand der Blindspeicherzelle verschiebt sich von Punkt K zu Punkt J (7), so dass eine Potenzialdifferenz äquivalent zu der Differenz Qd zwischen den Ladungen an Punkt K und Punkt J ausgelesen wird, welche als eine Spannung auf der Bitleitung (/BIT) 28 erscheint. Hierin haben die Werte Q0, Q1 und Qd die Beziehung: Q1 > Qd > Q0, wie durch die entsprechenden Spannungen widergespiegelt wird, welche auf den jeweiligen Bitleitungen erscheinen.
Dann wird, wenn sich das Lesesignal SE aus dem Leseverstärker 30 auf eine logische Spannung "H" (d. h. der Versorgungsspannung (Vcc)) verschiebt, die Differenz zwischen der Spannung aus der Hauptspeicherzelle, welche auf die Bitleitung (BIT) 26 gelesen wurde, und der Spannung aus der Blindspeicherzelle, welche auf die Bitleitung (/BIT) 28 gelesen wurde, durch den Leseverstärker 30 verstärkt. Falls ein Datum "1" in der Hauptspeicherzelle gespeichert wird, ist die Spannung, welche auf die Bitleitung (BIT) 26 gelesen wurde, größer als die Spannung, welche auf die Bitleitung (/BIT) 28 gelesen wurde, so dass der Pegel der Bitleitung (BIT) 26 in Richtung hin zu der Versorgungsspannung (Vcc) angehoben wird, wodurch sich die Hauptspeicherzelle von Punkt D zu Punkt E verschiebt.
Der Pegel der Bitleitung (/BIT) 28 wird in Richtung hin zu der negativen Spannung (-VBB) verringert, wodurch sich die Blindspeicherzelle weiter dem Punkt J nähert. Dann verschiebt sich, unter Bezugnahme auf 2, wenn sich die Zellenplatinenleitung 34 auf die Massespannung (GND) verschiebt, die Hauptspeicherzelle von Punkt E in Richtung hin zu Punkt A. Die Blindspeicherzelle verbleibt noch immer nahe Punkt J, weil die Spannung auf der Blindzellenplatinenleitung auf der Versorgungsspannung (Vcc) gehalten wird. Andererseits ist, wenn ein Datum "0" in der Hauptspeicherzelle gespeichert wird, die Spannung, welche auf die Bitleitung (BIT) 26 ausgelesen wurde, kleiner als die Spannung, welche auf die Bitleitung (/BIT) 28 ausgelesen wurde, so dass der Pegel der Bitleitung (BIT) 26 in Richtung hin zu der negativen Spannung (-VBB) verringert wird, wodurch sich die Hauptspeicherzelle weiter Punkt D annähert. Die Bitleitung (/BIT) 28 steigt in Richtung hin zu der Versorgungsspannung (Vcc) an, wodurch sich die Blindspeicherzelle von Punkt J in Richtung hin zu Punkt K verschiebt. Dann verschiebt sich, unter Bezugnahme auf 2, wenn sich die Zellenplatinenleitung 34 auf die Massespannung (GND) verschiebt, die Hauptspeicherzelle von Punkt D in Richtung hin zu Punkt E. Die Blindspeicherzelle verbleibt noch immer nahe Punkt K, weil die Spannung auf der Blindzellenplatinenleitung 44 auf der Versorgungsspannung (Vcc) gehalten wird.
Nun wird ein Zurückschreibevorgang beschrieben werden. Unter Bezugnahme auf Figur 2wird der Pegel der Wortleitung 32 zunächst auf die hohe Spannung (Vpp) angehoben. Infolge der Verstärkung durch den Leseverstärker 30 nimmt die Bitleitung (BIT) 26 die Versorgungsspannung (Vcc) an, falls ein Datum "1" in der Hauptspeicherzelle gespeichert wird. Da der Pegel der Wortleitung 32 angehoben wurde, nimmt die erste Elektrode des Hauptspeicherzellenkondensators 22 ebenfalls die Versorgungsspannung (Vcc) an. Infolge dessen wird die Versorgungsspannung (Vcc) an den Hauptspeicherzellenkondensator in der positiven Richtung angelegt, wodurch eine ausreichende Polarisation bis Punkt A bereitgestellt wird. Zu dieser Zeit liegen die Bitleitung (/BIT) 28 und die erste Elektrode des Blindspeicherzellenkondensators 40 auf der negativen Spannung (-VBB), so dass sich die Blindspeicherzelle an Punkt J befindet. Danach verschiebt sich, wenn der Pegel der Zellenplatinenleitung 34 auf die Versorgungsspannung (Vcc) zurückgebracht wird, die Hauptspeicherzelle zu Punkt B. Somit wurde das Datum "1" zurück geschrieben.
Falls ein Datum "0" in der Hauptspeicherzelle gespeichert wird, liegen die Bitleitung (BIT) 26 und die erste Elektrode des Hauptspeicherzellenkondensators 22 auf der negativen Spannung (-VBB), so dass sich die Hauptspeicherzelle an einem Punkt zwischen Punkt D und Punkt E befindet. Zu dieser Zeit liegen die Bitleitung (/BIT) 28 und die erste Elektrode des Blindspeicherzellenkondensators 40 auf der Versorgungsspannung (Vcc), so dass sich die Blindspeicherzelle an Punkt K befindet. Danach wird, wenn der Pegel der Zellenplati nenleitung 34 auf die Versorgungsspannung (Vcc) zurückgebracht wird, die Hauptspeicherzelle ausreichend in der negativen Richtung polarisiert, bis zu Punkt D. Somit wurde das Datum "0" zurück geschrieben.
Schließlich werden die Wortleitung 32, die Blindwortleitung 42, die Zellenplatinenleitung 34 und die Blindzellenplatinenleitung 44 alle auf die Massespannung (GND) gelegt, so dass kein elektrisches Feld an den Hauptspeicherzellenkondensator oder den Blindspeicherzellenkondensator 40 angelegt wird. Infolge dessen nimmt, falls ein Datum "1" in der Hauptspeicherzelle gespeichert wird, die Hauptspeicherzelle den Zustand an Punkt B an, wobei die Blindspeicherzelle den Zustand an Punkt K annimmt; falls ein Datum "0" in der Hauptspeicherzelle gespeichert wird, nimmt die Hauptspeicherzelle den Zustand an Punkt E an, wobei die Blindspeicherzelle den Zustand an Punkt K annimmt. Somit wurde der Anfangszustand in sowohl den Hauptspeicherzellenkondensator 22 als auch den Blindspeicherzellenkondensator 40 zurück geschrieben.
Wie vorstehend spezifisch beschrieben wurde, wird in Übereinstimmung mit der nichtflüchtigen Halbleiterspeicheranordnung der vorliegenden Erfindung das niedrigere Potenzial auf den Bitleitungen (BIT) 26 und (/BIT) 28 durch den Leseverstärker 30 bis auf die negative Spannung (-VBB) verstärkt, so dass eine ausreichende negative Spannung der ersten Elektrode des Kondensators in dem Fall zugeführt werden kann, in dem ein Datum "0" in der Hauptspeicherzelle gespeichert wird. Infolge dessen wird eine ausreichende Polarisation realisiert, wodurch ein vergrößerter Spannungsspielraum zwischen den Bitleitungen während eines Lesevorgangs bereitgestellt wird.
Verschiedene andere Modifikationen werden für den Fachmann ersichtlich werden und können von diesen leicht durchgeführt werden, ohne den Schutzumfang dieser Erfindung zu verlassen. Demgemäß ist nicht beabsichtigt, dass der Schutzumfang der hierin beigefügten Patentansprüche auf die Beschreibung wie hierin dargelegt beschränkt wird, sondern dass anstelle dessen die Patentansprüche breit ausgelegt werden.

Claims

Nichtflüchtige Halbleiterspeicheranordnung, umfassend: eine Speicherzelle (20a) mit: einem Kondensator (22) mit einem zwischen einer ersten Elektrode und einer zweiten Elektrode eingefügten ferroelektrischen Film, wobei der Kondensator (22) in der Lage ist, binäre Informationen in Antwort darauf, dass der ferroelektrische Film einen ersten oder einen zweiten Polarisationszustand annimmt, zu speichern; und einem Transistor (24) mit einem Source-Anschluss, einem Drain-Anschluss und einem Gate-Anschluss, wobei der Source-Anschluss mit der ersten Elektrode des Kondensators (22) gekoppelt ist; eine Wortleitung (32), die mit dem Gate-Anschluss des Transistors (24) gekoppelt ist; eine Bitleitung (26), die mit dem Drain-Anschluss des Transistors (24) gekoppelt ist; eine Platinenleitung (34), die mit der zweiten Elektrode des Kondensators (22) gekoppelt ist; und einen Leseverstärker (30), der mit der Bitleitung (26) gekoppelt ist, wobei der Leseverstärker (30) umfasst: einen n-MOS-Transistor (119) mit einem Source-Anschluss und einem Gate-Anschluss, wobei der Source-Anschluss die negative Spannung (-Vbb) empfängt und der Gate-Anschluss ein Lesesignal (SE) empfängt; und einen p-MOS-Transistor(111) mit einem Source-Anschluss und einem Gate-Anschluss, wobei der Source-Anschluss die Versorgungsspannung (Vcc) empfängt und der Gate-Anschluss ein durch Invertieren des Lesesignals (SE) erhaltenes Signal (/SE) empfängt, gekennzeichnet durch: eine Ansteuerschaltung (10), die mit der Wortleitung (32) gekoppelt ist; und einen Umschaltabschnitt (12) zum selektiven Zuführen der Versorgungsspannung (Vcc) oder einer Spannung (Vpp), welche höher ist als die Versorgungsspannung (Vcc), zu der Ansteuerschaltung (10) als eine Ansteuerspannung zum Ansteuern der Wortleitung (32).
Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, ferner umfassend eine Blindzelle (36), die mit dem Leseverstärker gekoppelt ist.
Nichtflüchtige Halbleiterspeicheranordnung nach Anspruch 1, umfassend eine Vielzahl der Speicherzellen (20a, 20b, 20c), die in einer Matrix von Zeilen und Spalten angeordnet sind.