JP3189540B2 - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JP3189540B2
JP3189540B2 JP29512493A JP29512493A JP3189540B2 JP 3189540 B2 JP3189540 B2 JP 3189540B2 JP 29512493 A JP29512493 A JP 29512493A JP 29512493 A JP29512493 A JP 29512493A JP 3189540 B2 JP3189540 B2 JP 3189540B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
するものである。
【０００２】
【従来の技術】半導体メモリ装置では、半導体装置内に
形成されたキャパシタに電荷を蓄積し、その電荷の有無
によりデータを記憶する方式が主に用いられている(一
般にダイナミックランダムアクセスメモリ、ＤＲＡＭと
呼ばれる)。このキャパシタには、通常、シリコン酸化
膜を絶縁膜として用いられている。
【０００３】近年、この絶縁膜として強誘電体材料を用
いることにより、記憶すべきデータが不揮発化させよう
とする半導体メモリ装置が考案されている。
【０００４】以下、強誘電体材料を用いた半導体メモリ
装置の従来例について説明する（例：米国特許第４,８
７３,６６４号明細書）。
【０００５】図２４は従来の半導体メモリ装置の回路構
成図、図２５は図２４の半導体メモリ装置の動作タイミ
ングを示す図、図２６は従来の半導体メモリ装置内の本
体メモリセルキャパシタで使用する強誘電体のヒステリ
シス特性を示す図、図２７は従来の半導体メモリ装置内
のダミーメモリセルキャパシタで使用する強誘電体のヒ
ステリシス特性を示す図である。
【０００６】図２４の従来の半導体メモリ装置の回路構
成において、センスアンプ３０にビット線２６，２８が
接続されている。ビット線２６および同２８のそれぞれ
に、本体メモリセル２０ａ，２０ｂ，２０ｃおよび同２
０ｄ，２０ｅと、ダミーメモリセル４６および同３６と
が接続されている。本体メモリセル２０ａはＭＯＳトラ
ンジスタ２４と本体メモリセルキャパシタ２２で構成さ
れている。ＭＯＳトランジスタ２４のゲートはワード線
３２に接続され、ＭＯＳトランジスタ２４のドレインは
ビット線２６に接続され、ＭＯＳトランジスタ２４のソ
ースは本体メモリセルキャパシタ２２の第１の電極に接
続されている。本体メモリセルキャパシタ２２の第２の
電極はセルプレート電極３４に接続されている。同様
に、ダミーメモリセル３６はＭＯＳトランジスタ３８と
ダミーメモリセルキャパシタ４０で構成されている。Ｍ
ＯＳトランジスタ３８のゲートはダミーワード線４２に
接続され、ＭＯＳトランジスタ３８のドレインはビット
線２８に接続され、ＭＯＳトランジスタ３８のソースは
ダミーメモリセルキャパシタ４０の第１の電極に接続さ
れている。ダミーメモリセルキャパシタ４０の第２の電
極はダミーセルプレート電極４４に接続されている。
【０００７】この従来の半導体メモリ装置の回路の動作
について、図２５の動作タイミング図と、図２６の本体
メモリセルキャパシタの強誘電体のヒステリシス特性
図、図２７のダミーメモリセルキャパシタの強誘電体の
ヒステリシス特性図を参照しながら説明する。
【０００８】図２６および図２７は強誘電体のヒステリ
シス特性図である。横軸がメモリセルキャパシタに印加
される電界、縦軸がそのときの電荷を示している。図２
６および図２７のように、強誘電体のキャパシタでは電
界が０のときでも点Ｂ、点Ｅ、点Ｋ、点Ｈのように残留
分極が残る。電源をオフした後にも、強誘電体のキャパ
シタには残留分極が生じる。これを利用して不揮発性の
データとし、不揮発性半導体メモリ装置を実現してい
る。本体メモリセルキャパシタは、メモリセルのデータ
が“１”である場合には図２６の点Ｂの状態で、メモリ
セルのデータが“０”である場合には図２６の点Ｅの状
態である。また、ダミーメモリセルキャパシタの初期状
態は、図２７の点Ｋの状態である。ここで本体メモリセ
ルのデータを読み出すために、初期状態として、ビット
線２６および同２８、ワード線３２、ダミーワード線４
２、セルプレート電極３４とダミーセルプレート電極４
４の各々の論理電圧を“Ｌ”とする。その後、ビット線
２６および同２８をフローティング状態とする。
【０００９】次に、図２５のように、ワード線３２、ダ
ミーワード線４２、セルプレート電極３４とダミーセル
プレート電極４４とをすべて論理電圧“Ｈ”とする。こ
れによって、ＭＯＳトランジスタ２４および３８がオン
し、本体メモリセルキャパシタ２２およびダミーメモリ
セルキャパシタ４０には電界がかかる。このとき、本体
メモリセルのデータが“１”であれば、図２６の点Ｂの
状態から点Ｄの状態になり、電荷Ｑ１がビット線２６に
読み出される。本体メモリセルのデータが“０”であれ
ば、図２６の点Ｅの状態から点Ｄの状態になり、電荷Ｑ
０がビット線２６に読み出される。ダミーメモリセルは
図２７の点Ｋの状態から点Ｊの状態になり、電荷Ｑｄが
ビット線２８に読み出される。そして、ビット線２６に
読み出された本体メモリセルのデータとビット線２８に
読み出されたダミーメモリセルのデータとをセンスアン
プ３０で増幅し、本体メモリセルのデータを読み出す。
【００１０】本体メモリセルのデータが“１”のとき、
ビット線２６は論理電圧“Ｈ”となり、セルプレート電
極３４が論理電圧“Ｈ”となっている。このため、本体
メモリセルキャパシタ２２には電界がかからなくなり、
図２６で点Ｅの状態になる。その後、本体メモリセルキ
ャパシタ２２のデータの状態を図２６で点Ｂの状態にも
どすために、セルプレート電極３４の論理電圧を“Ｌ”
として、図２６で点Ａの状態に１度した後、ワード線３
２の論理電圧を“Ｌ”とする。ワード線３２を論理電圧
“Ｌ”とすると、本体メモリセルキャパシタ２２には電
界がかからなくなり、図２６の点Ｂの状態にもどる。
【００１１】同様に、本体メモリセルのデータが“０”
のとき、ビット線２６は論理電圧“Ｌ”となり、セルプ
レート電極３４が論理電圧“Ｈ”となっている。このた
め、本体メモリセルキャパシタ２２は図２６で点Ｄの状
態である。その後、セルプレート電極３４の論理電圧を
“Ｌ”とすると、本体メモリセルキャパシタ２２には電
界がかからなくなり、図２６で点Ｅの状態となる。その
後、ワード線３２の論理電圧を“Ｌ”とするが、本体メ
モリセルキャパシタ２２には電界が印加されない状態で
あることには変わりなく、図２６の点Ｅの状態のままと
なる。
【００１２】ダミーメモリセルは、本体メモリセルのデ
ータが“１”のとき、ビット線２８が論理電圧“Ｌ”と
なり、セルプレート電極４４の論理電圧が“Ｈ”であ
る。このため、ダミーメモリセルキャパシタ４０は図２
７で点Ｊの状態にある。その後、ダミーワード線３６を
論理電圧“Ｌ”とすると同時にダミーセルプレート電極
４４の論理電圧を“Ｌ”とすることで、ダミーメモリセ
ルキャパシタ４０には電界がかからなくなり、図２７の
点Ｋの状態にもどる。
【００１３】同様に、本体メモリセルのデータが“０”
のとき、ビット線２８が論理電圧“Ｈ”となり、セルプ
レート電極４４が論理電圧“Ｈ”である。このため、ダ
ミーメモリセルキャパシタ４０は図２７で点Ｋの状態に
ある。その後、ダミーワード線３６を論理電圧“Ｌ”と
すると同時にダミーセルプレート電極４４の論理電圧を
“Ｌ”としても、ダミーメモリセルキャパシタ４０に電
界が印加されない状態は変わらず、図２７の点Ｋの状態
が維持される。
【００１４】
【発明が解決しようとする課題】しかし、上記のような
従来の構成および動作の半導体メモリ装置では、製造工
程直後の初期状態としてダミーメモリセルキャパシタが
図２７の点Ｋの状態となりうるとは限らない。このた
め、初期状態がたとえば図２７の点Ｈの状態であった場
合、１回目の読み出し時に誤動作が発生するという課題
があった。
【００１５】また、従来の半導体メモリ装置では、デー
タを読み出しセンスアンプでビット線に読み出された電
荷を増幅した後に、ダミーワード線４２とダミーセルプ
レート電極４４とを同時に論理電圧“Ｌ”としている。
このため、たとえばダミーワード線４２の寄生容量が大
きく、ダミーワード線４２の立ち下がりがダミーセルプ
レート電極の立ち下がりよりも遅い場合、本体メモリセ
ルのデータが“０”のとき、ビット線２８が論理電圧
“Ｈ”で、セルプレート電極４４は論理電圧“Ｌ”の状
態が生じる。このため、ダミーメモリセルキャパシタ４
０は図２７の点Ｇの状態となる。その後、ダミーワード
線４２を論理電圧“Ｌ”とすると、ダミーメモリセルキ
ャパシタ４０は図２７の点Ｈの状態となる。このよう
に、ダミーメモリセルキャパシタ４０が初期状態である
図２７の点Ｋの状態でなければ、次回のメモリセル読み
出し時に誤動作が発生するという課題があった。
【００１６】また、メモリセルのデータ読み出し時にワ
ード線を立ち上げてからセルプレート電極立ち上げるた
めにビット線にデータが読み出されるのが遅いという課
題があった。
【００１７】また、ワード線とダミーワード線とセルプ
レート電極とダミーセルプレート電極の立ち上げが同時
であり、ワード線とダミーワード線とダミーセルプレー
ト電極の立ち下げが同時であるため、これらを駆動する
ために消費電力が多く成ってしまうという課題があっ
た。
【００１８】
【課題を解決するための手段】この課題を解決するため
に、第１の発明の半導体メモリ装置は、増幅器に第１の
ビット線と第１のビット線と対になった第２のビット線
が接続され、第１のＭＯＳトランジスタのゲートが第１
のワード線に接続され、第１の強誘電体キャパシタの第
１の電極が第１のＭＯＳトランジスタのソースに接続さ
れ、第１のビット線に第１のＭＯＳトランジスタのドレ
インが接続され、第１の強誘電体キャパシタの第２の電
極が第１のプレート電極に接続され、第２のＭＯＳトラ
ンジスタのゲートが第２のワード線に接続され、第２の
強誘電体キャパシタの第１の電極 が第２のＭＯＳトラン
ジスタのソースに接続され、第２のＭＯＳトランジスタ
のドレインが第２のビット線に接続され、第２の強誘電
体キャパシタの第２の電極が第２のプレート電極に接続
されており、第１の強誘電体キャパシタに蓄積された電
荷量と第２の強誘電体キャパシタに蓄積された電荷量と
の差を増幅器で増幅して記憶されたデータを読み出す半
導体メモリ装置であって、第２のＭＯＳトランジスタを
オフした後に、第２のプレート電極の論理電圧を反転す
る。
【００１９】第２の発明は、第１の発明の半導体メモリ
装置において、第２のＭＯＳトランジスタをオフした後
に、第１のプレート電極および第２のプレート電極の論
理電圧を反転し、その後に第１のＭＯＳトランジスタを
オフする。
【００２０】第３の発明は、第２の発明の半導体メモリ
装置において、第１のプレート電極が第２のプレート電
極と接続されている。
【００２１】第４の発明は、第１の発明の半導体メモリ
装置において、メモリセルのデータの読み出しあるいは
書き込み動作終了後または動作開始前に、第２のビット
線をある論理電圧とし、第２のＭＯＳトランジスタをオ
ンし、第２のプレート電極の論理電圧を第２のビット線
の論理電圧とは逆の論理電圧とする。
【００２２】第５の発明は、第１の発明の半導体メモリ
装置において、メモリセルのデータの読み出し動作開始
前における第２のプレート電極の論理電圧および第２の
ビット線の論理電圧が第２の強誘電体キャパシタの第１
の電極の論理電圧と逆の論理電圧とする。
【００２３】第６の発明は、第１の発明の半導体メモリ
装置において、第１のＭＯＳトランジスタおよび第２の
ＭＯＳトランジスタをオンした後に、第１のプレート電
極および第２のプレート電極の論理電圧を反転する。
【００２４】第７の発明は、第１の発明の半導体メモリ
装置において、第１のＭＯＳトラン ジスタおよび第２の
ＭＯＳトランジスタをオンした後に、メモリセルのデー
タの読み出しあるいは書き込み動作開始前における第１
のビット線および第２のビット線を１論理電圧にプリチ
ャージすることを終了し、その後に第１のプレート電極
および第２のプレート電極の論理電圧を反転する。
【００２５】第８の発明は、第１の発明の半導体メモリ
装置において、第１のプレート電極および第２のプレー
ト電極の論理電圧を反転した後に、第１のＭＯＳトラン
ジスタおよび第２のＭＯＳトランジスタをオンする。
【００２６】第９の発明は、増幅器に第１のビット線と
第１のビット線と対になった第２のビット線が接続さ
れ、第１のＭＯＳトランジスタのゲートが第１のワード
線に接続され、第１の強誘電体キャパシタの第１の電極
が第１のＭＯＳトランジスタのソースに接続され、第１
のＭＯＳトランジスタのドレインが第１ビット線に接続
され、第１の強誘電体キャパシタの第２の電極がプレー
ト電極に接続され、第２のＭＯＳトランジスタのゲート
が第２のワード線に接続され、第２の強誘電体キャパシ
タの第１の電極が第２のＭＯＳトランジスタのソースに
接続され、第２のＭＯＳトランジスタのドレインが第２
のビット線に接続され、第２の強誘電体キャパシタの第
２の電極がプレート電極に接続され、第３のＭＯＳトラ
ンジスタのゲートがデータ初期化用制御信号線に接続さ
れ、第３のＭＯＳトランジスタのドレインが第２の強誘
電体キャパシタの第１の電極に接続され、第３のＭＯＳ
トランジスタのソースがデータ初期化電位信号線に接続
されている。
【００２７】第１０の発明は、増幅器に第１のビット線
と第１のビット線と対になった第２のビット線が接続さ
れ、第１のＭＯＳトランジスタのゲートが第１のワード
線に接続され、第１の強誘電体キャパシタの第１の電極
が第１のＭＯＳトランジスタのソースに接続され、第１
のＭＯＳトランジスタのドレインが第１ビット線に接続
され、第１の強誘電体キャパシタの第２の電極が第１の
プレート電極に接続され、第２のＭＯＳトランジスタの
ゲートが第２のワード線に接続され、第２の強誘電体キ
ャパシタの第１の電極が前記第２のＭＯＳトランジスタ
のソースに接続 され、第２のＭＯＳトランジスタのドレ
インが第２のビット線に接続され、第２の強誘電体キャ
パシタの第２の電極が第２のプレート電極に接続され、
第３のＭＯＳトランジスタのゲートがデータ初期化用制
御信号線に接続され、第３のＭＯＳトランジスタのドレ
インが第２の強誘電体キャパシタの第１の電極に接続さ
れ、第３のＭＯＳトランジスタのソースがデータ初期化
電位信号線に接続されており、メモリセルのデータの読
み出し動作開始前における第２のプレート電極の論理電
圧および第２のビット線の論理電圧が第２の強誘電体キ
ャパシタの第１の電極の論理電圧と逆の論理電圧とす
る。
【００２８】第１１の発明は、増幅器に第１のビット線
と第１のビット線と対になった第２のビット線が接続さ
れ、第１のＭＯＳトランジスタのゲートが第１のワード
線に接続され、第１の強誘電体キャパシタの第１の電極
が前記第１のＭＯＳトランジスタのソースに接続され、
第１のＭＯＳトランジスタのドレインが第１ビット線に
接続され、第１の強誘電体キャパシタの第２の電極が第
１のプレート電極に接続され、第２のＭＯＳトランジス
タのゲートが第２のワード線に接続され、第２の強誘電
体キャパシタの第１の電極が第２のＭＯＳトランジスタ
のソースに接続され、第２のＭＯＳトランジスタのドレ
インが第２のビット線に接続され、第２の強誘電体キャ
パシタの第２の電極が第２のプレート電極に接続され、
第３のＭＯＳトランジスタのゲートがデータ初期化用制
御信号線に接続され、第３のＭＯＳトランジスタのドレ
インが第２の強誘電体キャパシタの第１の電極に接続さ
れ、第３のＭＯＳトランジスタのソースがデータ初期化
電位信号線に接続されており、第１のＭＯＳトランジス
タおよび第２のＭＯＳトランジスタをオンした後に、第
１のプレート電極および第２のプレート電極の論理電圧
を反転する。
【００２９】第１２の発明は、増幅器に第１のビット線
と第１のビット線と対になった第２のビット線が接続さ
れ、第１のＭＯＳトランジスタのゲートが第１のワード
線に接続され、第１の強誘電体キャパシタの第１の電極
が第１のＭＯＳトランジスタのソースに接続され、第１
のＭＯＳトランジスタのドレインが第１ビット線に接続
され、第１の強誘電体キャパシタの第２の電極が第１の
プレート電極に接続さ れ、第２のＭＯＳトランジスタの
ゲートが第２のワード線に接続され、第２の強誘電体キ
ャパシタの第１の電極が第２のＭＯＳトランジスタのソ
ースに接続され、第２のＭＯＳトランジスタのドレイン
が第２のビット線に接続され、第２の強誘電体キャパシ
タの第２の電極が第２のプレート電極に接続され、第３
のＭＯＳトランジスタのゲートがデータ初期化用制御信
号線に接続され、第３のＭＯＳトランジスタのドレイン
が第２の強誘電体キャパシタの第１の電極に接続され、
第３のＭＯＳトランジスタのソースがデータ初期化電位
信号線に接続されており、第１のＭＯＳトランジスタお
よび第２のＭＯＳトランジスタをオンした後に、メモリ
セルのデータの読み出しあるいは書き込み動作開始前に
おける第１のビット線および第２のビット線を１論理電
圧にプリチャージすることを終了し、その後に第１のプ
レート電極および第２のプレート電極の論理電圧を反転
する。
【００３０】第１３の発明は、増幅器に第１のビット線
と前記第１のビット線と対になった第２のビット線が接
続され、第１のＭＯＳトランジスタのゲートが第１のワ
ード線に接続され、第１の強誘電体キャパシタの第１の
電極が前記第１のＭＯＳトランジスタのソースに接続さ
れ、前記第１のＭＯＳトランジスタのドレインが前記第
１ビット線に接続され、前記第１の強誘電体キャパシタ
の第２の電極が第１のプレート電極に接続され、第２の
ＭＯＳトランジスタのゲートが第２のワード線に接続さ
れ、第２の強誘電体キャパシタの第１の電極が前記第２
のＭＯＳトランジスタのソースに接続され、前記第２の
ＭＯＳトランジスタのドレインが前記第２のビット線に
接続され、前記第２の強誘電体キャパシタの第２の電極
が第２のプレート電極に接続され、第３のＭＯＳトラン
ジスタのゲートがデータ初期化用制御信号線に接続さ
れ、前記第３のＭＯＳトランジスタのドレインが前記第
２の強誘電体キャパシタの第１の電極に接続され、前記
第３のＭＯＳトランジスタのソースがデータ初期化電位
信号線に接続されており、前記第１のプレート電極およ
び前記第２のプレート電極の論理電圧を反転した後に、
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳ
トランジスタをオンする。
【００３１】第１４の発明は、増幅器に第１のビット線
と第１のビット線と対になった第２ のビット線が接続さ
れ、第１のＭＯＳトランジスタのゲートが第１のワード
線に接続され、第１の強誘電体キャパシタの第１の電極
が第１のＭＯＳトランジスタのソースに接続され、第１
のＭＯＳトランジスタのドレインが第１ビット線に接続
され、第１の強誘電体キャパシタの第２の電極が第１の
プレート電極に接続され、第２のＭＯＳトランジスタの
ゲートが第２のワード線に接続され、第２の強誘電体キ
ャパシタの第１の電極が第２のＭＯＳトランジスタのソ
ースに接続され、第２のＭＯＳトランジスタのドレイン
が第２のビット線に接続され、第２の強誘電体キャパシ
タの第２の電極が第２のプレート電極に接続され、第３
のＭＯＳトランジスタのゲートがデータ初期化用制御信
号線に接続され、第３のＭＯＳトランジスタのドレイン
が第２の強誘電体キャパシタの第１の電極に接続され、
第３のＭＯＳトランジスタのソースがデータ初期化電位
信号線に接続されており、第２のＭＯＳトランジスタを
オフした後に、第３のＭＯＳトランジスタをオンし、そ
の後に第１のプレート電極および第２のプレート電極の
論理電圧を反転し、その後に第１のＭＯＳトランジスタ
をオフする。
【００３２】第１５の発明は、第１４の発明の半導体メ
モリ装置において、ダミーメモリセルデータ初期化電位
信号線が接地電位に接続されている。
【００３３】第１６の発明は、第１４の発明の半導体メ
モリ装置において、メモリセルのデータの読み出しある
いは書き込み動作開始前における第１のビット線および
第２のビット線の論理電圧が接地電位である。
【００３４】第１７の発明は、第１４の発明の半導体メ
モリ装置において、メモリセルのデータの読み出し動作
開始前における第１のプレート電極の論理電圧が第１の
ビット線の論理電圧と逆の論理電圧とする。
【００３５】第１８の発明は、第１４の発明の半導体メ
モリ装置において、メモリセルのデータの読み出し動作
開始前における第２のプレート電極の論理電圧および第
２の強誘電体キャパシタの第１の電極の論理電圧が第２
のビット線の論理電圧と逆の 論理電圧とする。
【００３６】第１９の発明は、第５、第１０，第１７ま
たは第１８の発明の半導体メモリ装置において、第１の
プレート電極の論理電圧がつねに同じまたは第２のプレ
ート電極の論理電圧がつねに同じである。
【００３７】
【作用】上記のような構成および動作の半導体メモリ装
置にすることにより、ダミーメモリセルキャパシタの初
期化が行え、読み出し時の誤動作がなくなる。また、デ
ータ読み出し後のダミーメモリセルキャパシタの状態を
確実に初期状態とすることができ、読み出し時の誤動作
がなくなる。また、消費電力の集中がない半導体メモリ
装置とすることができる。
【００３８】
【実施例】本発明の半導体メモリ装置の第１の実施例に
ついて説明する。図１はこの半導体メモリ装置の回路構
成図、図２はそれを駆動する際の動作タイミング図であ
る。
【００３９】まず、この実施例の構成について、図１を
参照して説明する。本体メモリセルは本体メモリセル強
誘電体キャパシタＣｓ１〜Ｃｓ８と、ワード線ＷＬ０〜
ＷＬ３がゲートに接続されたＮチャネル型ＭＯＳトラン
ジスタＱｎとから構成されている。本体メモリセル強誘
電体キャパシタＣｓ１〜Ｃｓ８の第１の電極がＮチャネ
ル型ＭＯＳトランジスタＱｎのソースに接続されてい
る。本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８
の第２の電極はセルプレート電極ＣＰ０かＣＰ１のいず
れかと接続されている。また、本体メモリセルを構成す
るＮチャネル型ＭＯＳトランジスタＱｎのドレインはビ
ット線ＢＬ０、／ＢＬ０、ＢＬ１と／ＢＬ１のいずれか
と接続されている。ダミーメモリセルも同様に、ダミー
メモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４と、ダミ
ーワード線ＤＷＬ０〜ＤＷＬ１がゲートに接続されたＮ
チャネル型ＭＯＳトランジスタＱｎとから構成されてい
る。ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ
４の第１の電極がＮチャネル型ＭＯＳトランジスタＱｎ
のソースに接続されている。ダミーメモリセル強誘電体
キャパシタＣｄ１〜Ｃｄ４の第２の電極はダミーセルプ
レート電極ＤＣＰ０とＤＣＰ１のいずれかと接続されて
いる。また、ダミーメモリセルを構成するＮチャネル型
ＭＯＳトランジスタＱｎのドレインは、ビット線ＢＬ
０、／ＢＬ０、ＢＬ１と／ＢＬ１のいずれかと接続され
ている。また、ビット線ＢＬ０と／ＢＬ０、ＢＬ１と／
ＢＬ１の各組はそれぞれセンスアンプＳＡ０、ＳＡ１に
接続されている。センスアンプＳＡ０、ＳＡ１は、それ
ぞれセンスアンプ制御信号ＳＡＥ０、ＳＡＥ１で制御さ
れており、ＳＡＥ０、ＳＡＥ１が論理電圧“Ｈ”のとき
に動作する。また、ビット線ＢＬ０と／ＢＬ０、ＢＬ１
と／ＢＬ１は、ゲートにビット線イコライズおよびプリ
チャージ制御信号ＥＱ１１が印加されたＮチャネル型Ｍ
ＯＳトランジスタＱｎを介して接続されており、さらに
ビット線ＢＬ０、／ＢＬ０、ＢＬ１と／ＢＬ１とのそれ
ぞれはゲートにビット線イコライズおよびプリチャージ
制御信号ＥＱ１１が印加されたＮチャネル型ＭＯＳトラ
ンジスタＱｎを介して接地電圧ＶＳＳに接続されてい
る。
【００４０】次に、第１の実施例の半導体メモリ装置の
動作について、図２の動作タイミング図を用いて説明す
る。従来例に示したように、本体メモリセルキャパシタ
の強誘電体は図２６に示したヒステリシス特性を、ダミ
ーメモリセルキャパシタの強誘電体は図２７に示したヒ
ステリシス特性を示す。
【００４１】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“Ｌ”とし、ビット線イコライ
ズおよびプリチャージ制御信号ＥＱ１１を論理電圧
“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。その
後、ビット線イコライズおよびプリチャージ制御信号Ｅ
Ｑ１１を論理電圧“Ｌ”とし、ビット線をフローティン
グ状態とする。次に、本体メモリセルキャパシタＣｓ２
のデータを読み出すために、ワード線ＷＬ１、ダミーワ
ード線ＤＷＬ１、セルプレート電極ＣＰ０、ダミーセル
プレート電極ＤＣＰ０を論理電圧“Ｈ”とすると、ビッ
ト線ＢＬ０にダミーメモリセルのデータが読み出され、
ビット線／ＢＬ０に本体メモリセルのデータが読み出さ
れる。このとき、本体メモリセルのデータが“１”であ
る場合、図２６の点Ｂの状態から点Ｄの状態になり、電
荷Ｑ１がビット線に読み出される。本体メモリセルのデ
ータが“０”である場合、図２６の点Ｅの状態から点Ｄ
の状態になって、電荷Ｑ０がビット線に読み出される。
このときダミーメモリセルが図２７の点Ｋの状態から点
Ｊの状態になり、電荷Ｑｄがビット線に読み出される。
その後、センスアンプ制御信号ＳＡＥ０を論理電圧
“Ｈ”とし、センスアンプＳＡ０を動作させ、ビット線
ＢＬ０、／ＢＬ０に読み出されたデータを増幅する。次
に、セルプレート電極ＣＰ０を論理電圧“Ｌ”とする。
このとき、本体メモリセルのデータが“１”である場
合、図２６の点Ａの状態になる。本体メモリセルのデー
タが“０”である場合、図２６の点Ｅの状態になる。
【００４２】次に、ワード線ＷＬ１、ダミーワード線Ｄ
ＷＬ１を論理電圧“Ｌ”とする。このとき、本体メモリ
セルのデータが“１”でれば、図２６の点Ａまたは点Ｂ
の状態になり、本体メモリセルのデータが“０”であれ
ば、図２６の点Ｅの状態になる。
【００４３】次に、ダミーセルプレート電極ＣＰ０を論
理電圧“Ｌ”とし、センスアンプ制御信号ＳＡＥ０を論
理電圧“Ｌ”とし、ビット線イコライズおよびプリチャ
ージ制御信号ＥＱ１１を論理電圧“Ｈ”とし、ビット線
を論理電圧“Ｌ”とする。
【００４４】この第１の実施例の特徴としては、ダミー
ワード線を論理電圧“Ｌ”とした後にダミーセルプレー
ト電極を論理電圧“Ｌ”とすることによって、ダミーメ
モリセルの初期状態を確実に図２７の点Ｋの状態にでき
る。このため次回のデータ読み出し時に誤動作が生じる
ことがない。ちなみに、ダミーセルプレート電極を論理
電圧“Ｌ”とした後に、ダミーワード線を論理電圧
“Ｌ”とした場合、本体メモリセルのデータが“０”の
とき、ダミーセルプレート電極が論理電圧“Ｌ”となっ
たときにダミーメモリセルが図２７の点Ｇの状態とな
る。ダミーワード線が論理電圧“Ｌ”となったときにダ
ミーメモリセルが図２７の点Ｇまたは点Ｈの状態とな
る。このようにダミーメモリセルの初期状態が図２７の
点Ｋの状態でないため、次回のデータ読み出し時誤動作
を起こすこととなる。
【００４５】本発明の半導体メモリ装置の第２の実施例
について説明する。図３はこの半導体メモリ装置の回路
構成図、図４はそれを駆動する際の動作タイミング図で
ある。
【００４６】まず、この実施例の構成について、図３を
参照して説明する。本体メモリセルは本体メモリセル強
誘電体キャパシタＣｓ１〜Ｃｓ８と、ワード線ＷＬ０〜
ＷＬ３がゲートに接続されたＮチャネル型ＭＯＳトラン
ジスタＱｎとから構成されている。本体メモリセル強誘
電体キャパシタＣｓ１〜Ｃｓ８の第１の電極はＮチャネ
ル型ＭＯＳトランジスタＱｎのソースに接続され、本体
メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第２の
電極はセルプレート電極ＣＰ０（ＤＣＰ０）とＣＰ１
（ＤＣＰ１）とのいずれかとに接続されている。また、
本体メモリセルを構成するＮチャネル型ＭＯＳトランジ
スタＱｎのドレインはビット線ＢＬ０、／ＢＬ０、ＢＬ
１と／ＢＬ１のいずれかとに接続されている。ダミーメ
モリセルも同様にダミーメモリセル強誘電体キャパシタ
Ｃｄ１〜Ｃｄ４と、ダミーワード線ＤＷＬ０〜ＤＷＬ１
がゲートに接続されたＮチャネル型ＭＯＳトランジスタ
Ｑｎとから構成されている。ダミーメモリセル強誘電体
キャパシタＣｄ１〜Ｃｄ４の第１の電極はＮチャネル型
ＭＯＳトランジスタＱｎのソースに接続され、ダミーメ
モリセル強誘電体キャパシタＣｄ１〜Ｃｄ４の第２の電
極はセルプレート電極ＣＰ０（ＤＣＰ０）とＣＰ１（Ｄ
ＣＰ１）とのいずれかと接続されている。また、ダミー
メモリセルを構成するＮチャネル型ＭＯＳトランジスタ
Ｑｎのドレインはビット線ＢＬ０、／ＢＬ０、ＢＬ１と
／ＢＬ１とのいずれかと接続されている。また、ビット
線ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１の各組はそれぞ
れセンスアンプＳＡ０、ＳＡ１に接続されている。セン
スアンプＳＡ０、ＳＡ１はそれぞれセンスアンプ制御信
号ＳＡＥ０、ＳＡＥ１で制御され、ＳＡＥ０、ＳＡＥ１
が論理電圧“Ｈ”のとき動作する。また、ビット線ＢＬ
０と／ＢＬ０、ＢＬ１と／ＢＬ１の各組はゲートにビッ
ト線イコライズおよびプリチャージ制御信号ＥＱ２１が
印加されたＮチャネル型ＭＯＳトランジスタＱｎを介し
て接続されている。さらに、ビット線ＢＬ０、／ＢＬ
０、ＢＬ１、／ＢＬ１のそれぞれはゲートにビット線イ
コライズおよびプリチャージ制御信号ＥＱ２１が印加さ
れたＮチャネル型ＭＯＳトランジスタＱｎを介して接地
電圧ＶＳＳに接続されている。
【００４７】次に、第２の実施例である半導体メモリ装
置の動作について、図４の動作タイミング図を用いて説
明する。ただし、第１の実施例と同様に、本体メモリセ
ルキャパシタの強誘電体は図２６のヒステリシス特性を
示し、ダミーメモリセルキャパシタの強誘電体は図２７
のヒステリシス特性を示す。
【００４８】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“Ｌ”とし、ビット線イコライ
ズおよびプリチャージ制御信号ＥＱ２１を論理電圧
“Ｈ”、ビット線を論理電圧“Ｌ”とする。その後、ビ
ット線イコライズおよびプリチャージ制御信号ＥＱ２１
を論理電圧“Ｌ”とし、ビット線をフローティング状態
とする。次に、本体メモリセルキャパシタＣｓ２のデー
タを読み出すために、ワード線ＷＬ１、ダミーワード線
ＤＷＬ１、セルプレート電極ＣＰ０（ＤＣＰ０）を論理
電圧“Ｈ”とすると、ビット線ＢＬ０にダミーメモリセ
ルのデータが読み出され、ビット線／ＢＬ０に本体メモ
リセルのデータが読み出される。このとき、本体メモリ
セルのデータが“１”であれば、図２６の点Ｂの状態か
ら点Ｄの状態になり、電荷Ｑ１がビット線に読み出され
る。本体メモリセルのデータが“０”であれば、図２６
の点Ｅの状態から点Ｄの状態になって電荷Ｑ０がビット
線に読み出される。このときダミーメモリセルが図２７
の点Ｋの状態から点Ｊの状態になり、電荷Ｑｄがビット
線に読み出される。その後、センスアンプ制御信号ＳＡ
Ｅ０を論理電圧“Ｈ”とし、センスアンプＳＡ０を動作
させ、ビット線ＢＬ０、／ＢＬ０に読み出されたデータ
を増幅する。次に、ダミーワード線ＤＷＬ１を論理電圧
“Ｌ”とする。次に、セルプレート電極ＣＰ０（ＤＣＰ
０）を論理電圧“Ｌ”とする。このとき、本体メモリセ
ルのデータが“１”である場合、図２６の点Ａの状態に
なる。本体メモリセルのデータが“０”である場合、図
２６の点Ｅの状態になる。次に、ワード線ＷＬ１を論理
電圧“Ｌ”とする。このとき、本体メモリセルのデータ
が“１”であれば、図２６の点Ａまたは点Ｂの状態にな
り、本体メモリセルのデータが“０”であれば、図２６
の点Ｅの状態になる。次に、センスアンプ制御信号ＳＡ
Ｅ０を論理電圧“Ｌ”とし、ビット線イコライズおよび
プリチャージ制御信号ＥＱ２１を論理電圧“Ｈ”とし、
ビット線を論理電圧“Ｌ”とする。
【００４９】この第２の実施例の特徴としては、第１の
実施例と同様にダミーワード線を論理電圧“Ｌ”とした
後に（ダミー）セルプレート電極を論理電圧“Ｌ”とす
ることによって、ダミーメモリセルの初期状態を確実に
図２７の点Ｋの状態にできることである。また、上述し
たような図４の動作タイミングにより、本体メモリセル
のセルプレート電極とダミーメモリセルのダミーセルプ
レート電極を共通にすることができる。
【００５０】本発明の半導体メモリ装置の第３の実施例
について説明する。図３はこの半導体メモリ装置の回路
構成図、図５はそれを駆動する際の動作タイミング図で
ある。
【００５１】この実施例の回路構成は第２の実施例と同
様である。その動作については、第１の実施例と同様に
ダミーメモリセルキャパシタの強誘電体のヒステリシス
特性は図２７に示したもので説明される。
【００５２】ここで本体メモリセルのデータを読み出す
タイミングは第２の実施例と同様である。
【００５３】図５でセンスアンプ制御信号ＳＡＥ０の論
理電圧を“Ｌ”とし、ビット線イコライズおよびプリチ
ャージ制御信号ＥＱ２１を論理電圧“Ｈ”、ビット線を
論理電圧“Ｌ”とし、本体メモリセルのデータの読みだ
しを終了する。ここまでは第２の実施例と同じである。
次に、図５に示してあるように、ダミーワード線ＤＷＬ
１とセルプレート電極ＣＰ０（ＤＣＰ０）を論理電圧
“Ｈ”とする状態がある。これが、ダミーメモリセルの
データの初期状態化のタイミングであり、ダミーメモリ
セルの状態は図２７の点Ｊの状態になる。この後セルプ
レート電極ＣＰ０（ＤＣＰ０）を論理電圧“Ｌ”とし、
ダミーワード線ＤＷＬ１を論理電圧“Ｌ”とすることに
よって、ダミーメモリセルの状態は図２７の点Ｋの状態
になる。
【００５４】この第３の実施例の特徴としては、ダミー
メモリセルのデータの初期状態化のタイミング動作によ
り、ダミーメモリセルのデータを確実に図２７の点Ｋの
初期状態とできることである。特にデバイス製造後の電
源投入時にはダミーメモリセルは初期状態でない場合が
あり、このようなときに使用する。
【００５５】第１、第２の実施例では、データの読みだ
しの一連の動作タイミングの最後にダミーメモリセルの
初期化を行うため、読みだし動作を行うことなくダミー
メモリセルの初期化はできない。
【００５６】本発明の半導体メモリ装置の第４の実施例
について説明する。図６はこの半導体メモリ装置の回路
構成図、図７はその動作タイミング図である。
【００５７】まず、この実施例の構成について、図６を
参照して説明する。第２の実施例と同様に、本体メモリ
セルは本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ
８と、ワード線ＷＬ０〜ＷＬ３がゲートに接続されたＮ
チャネル型ＭＯＳトランジスタＱｎとから構成されてい
る。本体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８
の第１の電極はＮチャネル型ＭＯＳトランジスタＱｎの
ソースに接続され、本体メモリセル強誘電体キャパシタ
Ｃｓ１〜Ｃｓ８の第２の電極はセルプレート電極ＣＰ０
（ＤＣＰ０）かＣＰ１（ＤＣＰ１）かに接続されてい
る。また、本体メモリセルを構成するＮチャネル型ＭＯ
ＳトランジスタＱｎのドレインはビット線ＢＬ０、／Ｂ
Ｌ０、ＢＬ１とＢＬ１のいずれかに接続されている。ダ
ミーメモリセルも同様にダミーメモリセル強誘電体キャ
パシタＣｄ１〜Ｃｄ４と、ダミーワード線ＤＷＬ０〜Ｄ
ＷＬ１がゲートに接続されたＮチャネル型ＭＯＳトラン
ジスタＱｎとから構成されている。ダミーメモリセル強
誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極はＮチャ
ネル型ＭＯＳトランジスタＱｎのソースに接続され、ダ
ミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４の第
２の電極はセルプレート電極ＣＰ０（ＤＣＰ０）かＣＰ
１（ＤＣＰ１）かに接続されている。また、ダミーメモ
リセル強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極
はゲートがダミーメモリセルデータ初期化用制御信号Ｄ
ＣＷ４１であるＮチャネル型ＭＯＳトランジスタＱｎを
介して接地電圧ＶＳＳに接続されている。また、ダミー
メモリセルを構成するＮチャネル型ＭＯＳトランジスタ
Ｑｎのドレインはビット線ＢＬ０、／ＢＬ０、ＢＬ１と
／ＢＬ１のいずれかに接続されている。また、ビット線
ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１の各組はそれぞれ
センスアンプＳＡ０、ＳＡ１に接続されている。また、
センスアンプＳＡ０、ＳＡ１はそれぞれセンスアンプ制
御信号ＳＡＥ０、ＳＡＥ１で制御され、ＳＡＥ０、ＳＡ
Ｅ１が論理電圧“Ｈ”のとき動作する。また、ビット線
ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１の各組はゲートが
ビット線イコライズおよびプリチャージ制御信号ＥＱ４
１であるＮチャネル型ＭＯＳトランジスタＱｎを介して
接続されている。また、ビット線ＢＬ０、／ＢＬ０、Ｂ
Ｌ１、／ＢＬ１のそれぞれはゲートがビット線イコライ
ズおよびプリチャージ制御信号ＥＱ４１であるＮチャネ
ル型ＭＯＳトランジスタＱｎを介して接地電圧ＶＳＳに
接続されている。
【００５８】次に、上記構成の半導体メモリ装置の動作
について図７の動作タイミングを示す図を用いて説明す
る。ここでも本体メモリセルキャパシタの強誘電体は図
２６のヒステリシス特性を、ダミーメモリセルキャパシ
タの強誘電体は図２７のヒステリシス特性を示す。
【００５９】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号は論理電圧“Ｌ”、ダミーメモリセルデー
タ初期化用制御信号ＤＣＷ４１は論理電圧“Ｈ”であ
り、ダミーメモリセルのデータを初期状態である図２７
の状態Ｋとしている。次にビット線イコライズおよびプ
リチャージ制御信号ＥＱ４１を論理電圧“Ｈ”、ビット
線を論理電圧“Ｌ”とする。その後、ビット線イコライ
ズおよびプリチャージ制御信号ＥＱ４１を論理電圧
“Ｌ”とし、ビット線をフローティング状態とする。ま
た、ダミーメモリセルデータ初期化用制御信号ＤＣＷ４
１を論理電圧“Ｌ”とし、ダミーメモリセル強誘電体キ
ャパシタの第１の電極もフローティング状態とする。次
に、本体メモリセルキャパシタＣｓ２のデータを読み出
すために、ワード線ＷＬ１、ダミーワード線ＤＷＬ１、
セルプレート電極ＣＰ０（ＤＣＰ０）を論理電圧“Ｈ”
とすると、ビット線ＢＬ０にダミーメモリセルのデータ
が読み出され、ビット線／ＢＬ０に本体メモリセルのデ
ータが読み出される。このとき、本体メモリセルのデー
タが“１”である場合には、図２６の点Ｂの状態から点
Ｄの状態になって、電荷Ｑ１がビット線に読み出され
る。また、本体メモリセルのデータが“０”である場合
には、図２６の点Ｅの状態から点Ｄの状態になり、電荷
Ｑ０がビット線に読み出される。このときダミーメモリ
セルは図２７の点Ｋの状態から点Ｊの状態になって、電
荷Ｑｄがビット線に読み出される。その後、センスアン
プ制御信号ＳＡＥ０を論理電圧“Ｈ”として、センスア
ンプＳＡ０を動作させ、ビット線ＢＬ０、／ＢＬ０に読
み出されたデータを増幅する。次に、ダミーワード線Ｄ
ＷＬ１を論理電圧“Ｌ”とする。次に、ダミーメモリセ
ルデータ初期化用制御信号ＤＣＷ４１を論理電圧“Ｈ”
とし、ダミーメモリセルを図２７の点Ｊの状態とする。
次に、セルプレート電極ＣＰ０（ＤＣＰ０）を論理電圧
“Ｌ”とする。このとき、本体メモリセルのデータが
“１”である場合には、図２６の点Ａの状態になる。本
体メモリセルのデータが“０”である場合には、図２６
の点Ｅの状態になって、ダミーメモリセルが図２７の点
Ｋの状態となる。次に、ワード線ＷＬ１を論理電圧
“Ｌ”とする。このとき、本体メモリセルのデータが
“１”である場合には、図２６の点Ａまたは点Ｂの状態
になる。本体メモリセルのデータが“０”である場合に
は、図２６の点Ｅの状態になる。次に、センスアンプ制
御信号ＳＡＥ０を論理電圧“Ｌ”とし、ビット線イコラ
イズおよびプリチャージ制御信号ＥＱ２１を論理電圧
“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。
【００６０】この第４の実施例の特徴としては、ダミー
メモリセル強誘電体キャパシタの第１の電極の状態をダ
ミーメモリセルデータ初期化用制御信号ＤＣＷ４１で制
御することにより、ダミーメモリセルの初期状態を図２
７の点Ｋの状態にできる。この第４の実施例では、ダミ
ーメモリセル強誘電体キャパシタの第１の電極の状態を
接地電圧ＶＳＳ（論理電圧“Ｌ”）に固定してから、セ
ルプレート電極ＣＰ０（ＤＣＰ０）を論理電圧“Ｌ”と
するため、ダミーメモリセルの初期状態を図２７の点Ｋ
の状態に確実にできる。すなわち第１、第２の実施例の
ように、ダミーメモリセル強誘電体キャパシタの第１の
電極が論理電圧“Ｈ”のフローティング状態で、セルプ
レート電極ＣＰ０（ＤＣＰ０）を論理電圧“Ｌ”とする
ので、セルプレート電極ＣＰ０（ＤＣＰ０）をある電位
だけ変化させたとき、第１の電極はフローティング状態
であるため、同じ電位だけ変化するとは限らない。これ
に対して第４の実施例では、メモリセルの第１の電極と
セルプレート電極の両方の電極を接地電位にするので、
この両方の電極の電位差がなければ同電位になる。
【００６１】また、この第４の実施例では、ビット線の
プリチャージ電位が接地電圧ＶＳＳ（論理電圧
“Ｌ”）、ダミーメモリセル強誘電体キャパシタの第１
の電極の初期状態を接地電圧ＶＳＳ（論理電圧“Ｌ”）
としているため、デバイスの電源投入時の初期化時の消
費電力を少なくすることができている。ビット線および
メモリセルキャパシタは容量Ｃを持っているため、もし
プリチャージ電位およびキャパシタの第１の電極の初期
状態が電源電圧（ＶＣＣ）である場合には、Ｃ×ＶＣＣ
だけの電荷量を供給するだけの消費電力が生じる。
【００６２】本発明の半導体メモリ装置の第５の実施例
について説明する。図８はこの半導体メモリ装置の回路
構成図、図９はその動作タイミング図である。この第５
の実施例は、上記第４の実施例と回路構成が同様である
が、ビット線およびセルプレート電極およびダミーメモ
リセルの初期状態の論理電圧が第４の実施例と反対のも
のである。
【００６３】まず、この実施例の構成について、図８を
参照して説明する。本体メモリセルは本体メモリセル強
誘電体キャパシタＣｓ１〜Ｃｓ８と、ワード線ＷＬ０〜
ＷＬ３がゲートに接続されたＮチャネル型ＭＯＳトラン
ジスタＱｎとから構成されている。本体メモリセル強誘
電体キャパシタＣｓ１〜Ｃｓ８の第１の電極はＮチャネ
ル型ＭＯＳトランジスタＱｎのソースに接続され、本体
メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第２の
電極はセルプレート電極ＣＰ０（ＤＣＰ０）、ＣＰ１
（ＤＣＰ１）のいずれかに接続されている。また、本体
メモリセルを構成するＮチャネル型ＭＯＳトランジスタ
Ｑｎのドレインはビット線ＢＬ０、／ＢＬ０、ＢＬ１と
／ＢＬ１とのいずれかに接続されている。ダミーメモリ
セルも同様にダミーメモリセル強誘電体キャパシタＣｄ
１〜Ｃｄ４と、ダミーワード線ＤＷＬ０〜ＤＷＬ１がゲ
ートに接続されたＮチャネル型ＭＯＳトランジスタＱｎ
とから構成されている。ダミーメモリセル強誘電体キャ
パシタＣｄ１〜Ｃｄ４の第１の電極はＮチャネル型ＭＯ
ＳトランジスタＱｎのソースに接続され、ダミーメモリ
セル強誘電体キャパシタＣｄ１〜Ｃｄ４の第２の電極は
セルプレート電極ＣＰ０（ＤＣＰ０）、ＣＰ１（ＤＣＰ
１）に接続されている。また、ダミーメモリセル強誘電
体キャパシタＣｄ１〜Ｃｄ４の第１の電極はゲートがダ
ミーメモリセルデータ初期化用制御信号ＤＣＷ５１であ
るＰチャネル型ＭＯＳトランジスタＱｐを介して電源電
圧ＶＣＣに接続されている。また、ダミーメモリセルを
構成するＮチャネル型ＭＯＳトランジスタＱｎのドレイ
ンはビット線ＢＬ０、／ＢＬ０、ＢＬ１と／ＢＬ１のい
ずれかに接続されている。また、ビット線ＢＬ０と／Ｂ
Ｌ０、ＢＬ１と／ＢＬ１の各組はそれぞれセンスアンプ
ＳＡ０、ＳＡ１に接続されている。また、センスアンプ
ＳＡ０、ＳＡ１はそれぞれセンスアンプ制御信号ＳＡＥ
０、ＳＡＥ１で制御され、ＳＡＥ０、ＳＡＥ１が論理電
圧“Ｈ”のとき動作する。また、ビット線ＢＬ０と／Ｂ
Ｌ０、ＢＬ１と／ＢＬ１の各組はゲートがビット線イコ
ライズおよびプリチャージ制御信号ＥＱ５１であるＰチ
ャネル型ＭＯＳトランジスタＱｐを介して接続されてい
る。また、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ
１のそれぞれはゲートがビット線イコライズおよびプリ
チャージ制御信号ＥＱ５１であるＰチャネル型ＭＯＳト
ランジスタＱｐを介して電源電圧ＶＣＣに接続されてい
る。
【００６４】次に、上記半導体メモリ装置の動作につい
て、図９の動作タイミングを用いて説明する。図１０は
この半導体メモリ装置内の本体メモリセルキャパシタの
強誘電体のヒステリシス特性を示す図であり、図１１は
ダミーメモリセルキャパシタの強誘電体のヒステリシス
特性を示す図である。
【００６５】ここで、本体メモリセルのデータを読み出
すために、初期状態として、ワード線、ダミーワード
線、センスアンプ制御信号は論理電圧“Ｌ”、セルプレ
ート電極、ダミーセルプレート電極は論理電圧“Ｈ”、
ダミーメモリセルデータ初期化用制御信号ＤＣＷ５１を
論理電圧“Ｌ”としている。このとき、ダミーメモリセ
ルのデータは、初期状態である図１１の点Ｈの状態とし
ている。次に、ビット線イコライズおよびプリチャージ
制御信号ＥＱ５１を論理電圧“Ｌ”とし、ｍビット線を
論理電圧“Ｈ”とする。その後、ビット線イコライズお
よびプリチャージ制御信号ＥＱ５１を論理電圧“Ｈ”と
し、ビット線をフローティング状態とする。また、ダミ
ーメモリセルデータ初期化用制御信号ＤＣＷ５１を論理
電圧“Ｈ”とし、ダミーメモリセル強誘電体キャパシタ
の第１の電極もフローティング状態とする。次に、本体
メモリセルキャパシタＣｓ２のデータを読み出すため
に、ワード線ＷＬ１、ダミーワード線ＤＷＬ１を論理電
圧“Ｈ”、セルプレート電極ＣＰ０（ＤＣＰ０）を論理
電圧“Ｌ”とすると、ビット線ＢＬ０にダミーメモリセ
ルのデータが読み出され、ビット線／ＢＬ０に本体メモ
リセルのデータが読み出される。このとき、本体メモリ
セルのデータが“１”である場合には、図１０の点Ｂの
状態から点Ａの状態になり、電荷Ｑ１がビット線に読み
出される。本体メモリセルのデータが“０”である場合
には、図１０の点Ｅの状態から点Ａの状態になり、電荷
Ｑ０がビット線に読み出される。このときダミーメモリ
セルが図１１の点Ｈの状態から点Ｇの状態になって、電
荷Ｑｄがビット線に読み出される。その後、センスアン
プ制御信号ＳＡＥ０を論理電圧“Ｈ”として、センスア
ンプＳＡ０を動作させ、ビット線ＢＬ０、／ＢＬ０に読
み出されたデータを増幅する。次に、ダミーワード線Ｄ
ＷＬ１を論理電圧“Ｌ”とする。次に、ダミーメモリセ
ルデータ初期化用制御信号ＤＣＷ５１を論理電圧“Ｌ”
とし、ダミーメモリセルを図１１の点Ｇの状態とする。
【００６６】次に、セルプレート電極ＣＰ０（ＤＣＰ
０）を論理電圧“Ｈ”とする。このとき、本体メモリセ
ルのデータが“１”である場合には、図１０の点Ａの状
態になる。また、本体メモリセルのデータが“０”であ
る場合には、図１０の点Ｄの状態になる。このときダミ
ーメモリセルは図１１の点Ｈの状態となる。
【００６７】次に、ワード線ＷＬ１を論理電圧“Ｌ”と
する。このとき、本体メモリセルのデータが“１”であ
る場合には、図１０の点Ａまたは点Ｂの状態になる。ま
た、本体メモリセルのデータが“０”である場合には、
図１０の点Ｅの状態になる。次に、センスアンプ制御信
号ＳＡＥ０を論理電圧“Ｌ”とし、ビット線イコライズ
およびプリチャージ制御信号ＥＱ５１を論理電圧“Ｌ”
とし、ビット線を論理電圧“Ｈ”とする。
【００６８】この第５の実施例の特徴としては、第４の
実施例と同様に、ダミーメモリセル強誘電体キャパシタ
の第１の電極の状態をダミーメモリセルデータ初期化用
制御信号ＤＣＷ５１で制御することにより、ダミーメモ
リセルの初期状態を図１１の点Ｈの状態に確実にでき
る。
【００６９】本発明の半導体メモリ装置の第６の実施例
について説明する。図１２はこの半導体メモリ装置の回
路構成図、図１３はその動作タイミング図である。
【００７０】まず、この実施例の構成について、図１２
を参照して説明する。本体メモリセルは本体メモリセル
強誘電体キャパシタＣｓ１〜Ｃｓ８と、ワード線ＷＬ０
〜ＷＬ３がゲートに接続されたＮチャネル型ＭＯＳトラ
ンジスタＱｎとから構成されている。本体メモリセル強
誘電体キャパシタＣｓ１〜Ｃｓ８の第１の電極はＮチャ
ネル型ＭＯＳトランジスタＱｎのソースに接続され、本
体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第２
の電極はセルプレート電極ＣＰ０、ＣＰ１のいずれかに
接続されている。また、本体メモリセルを構成するＮチ
ャネル型ＭＯＳトランジスタＱｎのドレインはビット線
ＢＬ０、／ＢＬ０、ＢＬ１と／ＢＬ１とのいずれかに接
続されている。ダミーメモリセルも同様にダミーメモリ
セル強誘電体キャパシタＣｄ１〜Ｃｄ４と、ダミーワー
ド線ＤＷＬ０〜ＤＷＬ１がゲートに接続されたＮチャネ
ル型ＭＯＳトランジスタＱｎとから構成されている。ダ
ミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４の第
１の電極はＮチャネル型ＭＯＳトランジスタＱｎのソー
スに接続され、ダミーメモリセル強誘電体キャパシタＣ
ｄ１〜Ｃｄ４の第２の電極はダミーセルプレート電極Ｄ
ＣＰ０、ＤＣＰ１のいずれかに接続されている。また、
ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４の
第１の電極はゲートがダミーメモリセルデータ初期化用
制御信号ＤＣＷ６１であるＮチャネル型ＭＯＳトランジ
スタＱｎを介して電源電圧ＶＣＣに接続されている。ま
た、ダミーメモリセルを構成するＮチャネル型ＭＯＳト
ランジスタＱｎのドレインはビット線ＢＬ０、／ＢＬ
０、ＢＬ１と／ＢＬ１の各組のいずれかに接続されてい
る。また、ビット線ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ
１の各組はそれぞれセンスアンプＳＡ０、ＳＡ１に接続
され、センスアンプＳＡ０、ＳＡ１はそれぞれセンスア
ンプ制御信号ＳＡＥ０、ＳＡＥ１で制御される。ＳＡＥ
０、ＳＡＥ１が論理電圧“Ｈ”のとき動作する。また、
ビット線ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１の各組は
ゲートがビット線イコライズおよびプリチャージ制御信
号ＥＱ６１であるＮチャネル型ＭＯＳトランジスタＱｎ
を介して接続されている。また、ビット線ＢＬ０、／Ｂ
Ｌ０、ＢＬ１、／ＢＬ１のそれぞれはゲートがビット線
イコライズおよびプリチャージ制御信号ＥＱ６１である
Ｎチャネル型ＭＯＳトランジスタＱｎを介して接地電圧
ＶＳＳに接続されている。
【００７１】次に、上記半導体メモリ装置の動作につい
て図１３の動作タイミングを用いて説明する。本体メモ
リセルキャパシタの強誘電体は図２６のヒステリシス特
性で示され、ダミーメモリセルキャパシタの強誘電体は
図２７のヒステリシス特性で示される。
【００７２】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
センスアンプ制御信号は論理電圧“Ｌ”、セルプレート
電極、ダミーセルプレート電極は論理電圧“Ｈ”、ダミ
ーメモリセルデータ初期化用制御信号ＤＣＷ６１を論理
電圧“Ｈ”としている。このときダミーメモリセルのデ
ータは初期状態である図２７の点Ｋの状態である。ビッ
ト線イコライズおよびプリチャージ制御信号ＥＱ６１を
論理電圧“Ｈ”とし、ビット線を論理電圧“Ｌ”とす
る。その後、ビット線イコライズおよびプリチャージ制
御信号ＥＱ６１を論理電圧“Ｌ”とし、ビット線をフロ
ーティング状態とする。さらに、ダミーメモリセルデー
タ初期化用制御信号ＤＣＷ６１を論理電圧“Ｌ”とし、
ダミーメモリセル強誘電体キャパシタの第１の電極をフ
ローティング状態とする。
【００７３】次に、本体メモリセルキャパシタＣｓ２の
データを読み出すために、ワード線ＷＬ１、ダミーワー
ド線ＤＷＬ１を論理電圧“Ｈ”とする。これによって、
ビット線ＢＬ０にダミーメモリセルのデータが読み出さ
れ、ビット線／ＢＬ０に本体メモリセルのデータが読み
出される。このとき、本体メモリセルのデータが“１”
である場合には、図２６の点Ｂの状態から点Ｄの状態に
なって電荷Ｑ１がビット線に読み出される。また、本体
メモリセルのデータが“０”である場合には、図２６の
点Ｅの状態から点Ｄの状態になって電荷Ｑ０がビット線
に読み出される。これによって、ダミーメモリセルは図
２７の点Ｋの状態から点Ｊの状態になり、電荷Ｑｄがビ
ット線に読み出される。その後、センスアンプ制御信号
ＳＡＥ０を論理電圧“Ｈ”として、センスアンプＳＡ０
を動作させ、ビット線ＢＬ０、／ＢＬ０に読み出された
データを増幅する。
【００７４】次に、セルプレート電極ＣＰ０を論理電圧
“Ｌ”とする。このとき、本体メモリセルのデータが
“１”である場合には、図２６の点Ａの状態になる。本
体メモリセルのデータが“０”である場合には、図２６
の点Ｅの状態になる。
【００７５】次に、ワード線ＷＬ１、ダミーワード線Ｄ
ＷＬ１を論理電圧“Ｌ”とし、セルプレート電極ＣＰ０
を論理電圧“Ｈ”、ダミーメモリセルデータ初期化用制
御信号ＤＣＷ６１を論理電圧“Ｈ”とする。このとき、
本体メモリセルのデータが“１”である場合には、図２
６の点Ａまたは点Ｂの状態になる。また、本体メモリセ
ルのデータが“０”である場合には、図２６の点Ｅの状
態になる。このときダミーメモリセルは図２７の点Ｋ付
近の状態となる。次に、センスアンプ制御信号ＳＡＥ０
を論理電圧“Ｌ”、ビット線イコライズおよびプリチャ
ージ制御信号ＥＱ６１を論理電圧“Ｈ”とし、ビット線
を論理電圧“Ｌ”とする。
【００７６】この第６の実施例の特徴は、本体メモリセ
ルのデータを読み出すための初期状態として、本体メモ
リセルにおいてビット線の論理電圧とセルプレート電極
の論理電圧を反対の論理電圧とし、ダミーメモリセルに
おいてビット線の論理電圧とダミーメモリセル強誘電体
キャパシタの第１の電極の論理電圧を反対の論理電圧と
することにより、ワード線、ダミーワード線を論理電圧
“Ｈ”としたときに、すぐにビット線に本体メモリセル
およびダミーメモリセルからデータを読み出せることで
ある。
【００７７】すなわちセルプレートにはメモリセルの容
量がついているので、セルプレート電位を論理電圧”
Ｈ”に変化させるまでに時間がかかる。このため結果的
にデータを読み出す時間が長くなる。これに対して、本
実施例ではセルプレート電極が初めから論理電圧”Ｈ”
であるため、ワード線、ダミーワード線を論理電圧”
Ｈ”にさえすればすぐにデータを読み出すことができ
る。
【００７８】また、この実施例ではダミーセルプレート
電極の論理電圧が“Ｈ”に固定されているので低消費電
力化につながる。
【００７９】また、この第６の実施例ではダミーメモリ
セルのデータ読み出し電荷量は、図２７の点Ｋの状態と
点Ｊの状態との差のダミーメモリセルデータ読み出し電
加量Ｑｄである。このとき点Ｋから点Ｊの曲線では、点
Ｊ付近ではその曲線の傾きが小さく、電界の変化に対し
て電荷が変化する量は少ない。このため、読み出し時に
充分に電界がかからない場合でも、点Ｊ付近の状態では
電界に対して電荷が飽和状態である。すなわち、ダミー
メモリセルデータ読み出し電加量Ｑｄの誤差が小さくな
る。
【００８０】本発明の半導体メモリ装置の第７の実施例
について説明する。図１４はこの実施例の半導体メモリ
装置の回路構成図、図１５はその動作タイミング図であ
る。この第７の実施例は上記第６の実施例とほぼ同様の
構成をしており、ダミーメモリセルデータ初期化用制御
信号ＤＣＷ７１がゲートに接続されたトランジスタがＰ
チャネル型ＭＯＳトランジスタＱｐである点が異なる。
【００８１】まず、この実施例の構成について、図１４
を参照して説明する。本体メモリセルは本体メモリセル
強誘電体キャパシタＣｓ１〜Ｃｓ８と、ワード線ＷＬ０
〜ＷＬ３がゲートに接続されたＮチャネル型ＭＯＳトラ
ンジスタＱｎとから構成されている。本体メモリセル強
誘電体キャパシタＣｓ１〜Ｃｓ８の第１の電極はＮチャ
ネル型ＭＯＳトランジスタＱｎのソースに接続され、本
体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第２
の電極はセルプレート電極ＣＰ０、ＣＰ１に接続されて
いる。また、本体メモリセルを構成するＮチャネル型Ｍ
ＯＳトランジスタＱｎのドレインはビット線ＢＬ０、／
ＢＬ０、ＢＬ１、／ＢＬ１のいずれかに接続されてい
る。ダミーメモリセルも同様にダミーメモリセル強誘電
体キャパシタＣｄ１〜Ｃｄ４と、ダミーワード線ＤＷＬ
０〜ＤＷＬ１がゲートに接続されたＮチャネル型ＭＯＳ
トランジスタＱｎとから構成される。ダミーメモリセル
強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極はＮチ
ャネル型ＭＯＳトランジスタＱｎのソースに接続され、
ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ４の
第２の電極はダミーセルプレート電極ＤＣＰ０、ＤＣＰ
１のいずれかに接続されている。また、ダミーメモリセ
ル強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極はゲ
ートがダミーメモリセルデータ初期化用制御信号ＤＣＷ
７１であるＰチャネル型ＭＯＳトランジスタＱｐを介し
て電源電圧ＶＣＣに接続されている。また、ダミーメモ
リセルを構成するＮチャネル型ＭＯＳトランジスタＱｎ
のドレインはビット線ＢＬ０、／ＢＬ０、ＢＬ１と／Ｂ
Ｌ１のいずれかに接続されている。また、ビット線ＢＬ
０と／ＢＬ０、ＢＬ１と／ＢＬ１の各組はそれぞれセン
スアンプＳＡ０、ＳＡ１に接続さている。また、センス
アンプＳＡ０、ＳＡ１はそれぞれセンスアンプ制御信号
ＳＡＥ０、ＳＡＥ１で制御され、ＳＡＥ０、ＳＡＥ１が
論理電圧“Ｈ”のとき動作する。また、ビット線ＢＬ０
と／ＢＬ０、ＢＬ１と／ＢＬ１の各組はゲートがビット
線イコライズおよびプリチャージ制御信号ＥＱ７１であ
るＮチャネル型ＭＯＳトランジスタＱｎを介して接続さ
れる。ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１の
それぞれはゲートがビット線イコライズおよびプリチャ
ージ制御信号ＥＱ７１であるＮチャネル型ＭＯＳトラン
ジスタＱｎを介して接地電圧ＶＳＳに接続されている。
【００８２】次に、上記半導体メモリ装置の動作につい
て図１５の動作タイミングを用いて説明する。本体メモ
リセルキャパシタの強誘電体は図２６のヒステリシス特
性を示し、ダミーメモリセルキャパシタの強誘電体は図
２７のヒステリシス特性を示す。
【００８３】ここで本体メモリセルのデータを読み出す
ために、初期状態としてワード線、ダミーワード線、セ
ンスアンプ制御信号を論理電圧“Ｌ”、セルプレート電
極、ダミーセルプレート電極を論理電圧“Ｈ”、ダミー
メモリセルデータ初期化用制御信号ＤＣＷ７１を論理電
圧“Ｌ”とする。このときダミーメモリセルのデータを
初期状態である図２７の点Ｋの状態である。次に、ビッ
ト線イコライズおよびプリチャージ制御信号ＥＱ７１を
論理電圧“Ｈ”とし、ビット線を論理電圧“Ｌ”とす
る。その後、ビット線イコライズおよびプリチャージ制
御信号ＥＱ７１を論理電圧“Ｌ”とし、ビット線をフロ
ーティング状態とする。また、ダミーメモリセルデータ
初期化用制御信号ＤＣＷ７１を論理電圧“Ｈ”とし、ダ
ミーメモリセル強誘電体キャパシタの第１の電極をフロ
ーティング状態とする。
【００８４】次に、本体メモリセルキャパシタＣｓ２の
データを読み出すために、ワード線ＷＬ１とダミーワー
ド線ＤＷＬ１とを論理電圧“Ｈ”とすると、ビット線Ｂ
Ｌ０にダミーメモリセルのデータが読み出され、ビット
線／ＢＬ０に本体メモリセルのデータが読み出される。
このとき、本体メモリセルのデータが“１”である場合
には、図２６の点Ｂの状態から点Ｄの状態になり、電荷
Ｑ１がビット線に読み出される。本体メモリセルのデー
タが“０”である場合には、図２６の点Ｅの状態から点
Ｄの状態になり、電荷Ｑ０がビット線に読み出される。
このときダミーメモリセルが図２７の点Ｋの状態から点
Ｊの状態になって、電荷Ｑｄがビット線に読み出され
る。その後、センスアンプ制御信号ＳＡＥ０を論理電圧
“Ｈ”としてセンスアンプＳＡ０を動作させ、ビット線
ＢＬ０、／ＢＬ０に読み出されたデータを増幅する。
【００８５】次に、セルプレート電極ＣＰ０を論理電圧
“Ｌ”とする。このとき、本体メモリセルのデータが
“１”である場合には、図２６の点Ａの状態になる。本
体メモリセルのデータが“０”である場合には、図２６
の点Ｅの状態になる。次に、ワード線ＷＬ１とダミーワ
ード線ＤＷＬ１とを論理電圧“Ｌ”とし、セルプレート
電極ＣＰ０を論理電圧“Ｈ”、ダミーメモリセルデータ
初期化用制御信号ＤＣＷ７１を論理電圧“Ｌ”とする。
このとき、本体メモリセルのデータが“１”である場合
には、図２６の点Ａまたは点Ｂの状態になる。また、本
体メモリセルのデータが“０”である場合には、図２６
の点Ｅの状態になり、ダミーメモリセルは図２７の状態
Ｋとなる。次に、センスアンプ制御信号ＳＡＥ０を論理
電圧“Ｌ”とし、ビット線イコライズおよびプリチャー
ジ制御信号ＥＱ７１を論理電圧“Ｈ”とし、ビット線を
論理電圧“Ｌ”とする。
【００８６】この第７の実施例の特徴は、第６の実施例
本体と同様で、メモリセルのデータを読み出すための初
期状態として、本体メモリセルにおいてビット線の論理
電圧とセルプレート電極の論理電圧を反対の論理電圧と
し、ダミーメモリセルにおいてビット線の論理電圧とダ
ミーメモリセル強誘電体キャパシタの第１の電極の論理
電圧を反対の論理電圧とすることにより、ワード線とダ
ミーワード線とを論理電圧“Ｈ”としたときに、すぐに
ビット線に本体メモリセルおよびダミーメモリセルから
データを読み出せる。また、ダミーセルプレート電極は
論理電圧“Ｈ”のまま固定されているので、半導体メモ
リ装置の低消費電力化につながる。
【００８７】また、第７の実施例ではダミーメモリセル
のデータ読み出しは、図２７の点Ｋと状態Ｊの差のダミ
ーメモリセルデータ読み出し電加量Ｑｄであるが、読み
出し時に充分に電界がかからない場合でも、状態Ｊ付近
では電界に対して電荷が飽和状態であるため、ダミーメ
モリセルデータ読み出し電加量Ｑｄの誤差が小さい。
【００８８】本発明の半導体メモリ装置の第８の実施例
について説明する。図１６はこの実施例の半導体メモリ
装置の回路構成図、図１７はその動作タイミング図であ
る。
【００８９】まず、この実施例の構成について、図１６
を参照して説明する。本体メモリセルは本体メモリセル
強誘電体キャパシタＣｓ１〜Ｃｓ８と、ワード線ＷＬ０
〜ＷＬ３がゲートに接続されたＮチャネル型ＭＯＳトラ
ンジスタＱｎとから構成されている。本体メモリセル強
誘電体キャパシタＣｓ１〜Ｃｓ８の第１の電極はＮチャ
ネル型ＭＯＳトランジスタＱｎのソースに接続され、本
体メモリセル強誘電体キャパシタＣｓ１〜Ｃｓ８の第２
の電極はセルプレート電極ＣＰ０〜ＣＰ３に接続されて
いる。また、本体メモリセルを構成するＮチャネル型Ｍ
ＯＳトランジスタＱｎのドレインはビット線ＢＬ０、／
ＢＬ０、ＢＬ１と／ＢＬ１のいずれかに接続されてい
る。ダミーメモリセルも同様にダミーメモリセル強誘電
体キャパシタＣｄ１〜Ｃｄ４と、ダミーワード線ＤＷＬ
０〜ＤＷＬ１がゲートに接続されたＮチャネル型ＭＯＳ
トランジスタＱｎとから構成されている。ダミーメモリ
セル強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極は
Ｎチャネル型ＭＯＳトランジスタＱｎのソースに接続さ
れ、ダミーメモリセル強誘電体キャパシタＣｄ１〜Ｃｄ
４の第２の電極はダミーセルプレート電極ＤＣＰ０、Ｄ
ＣＰ１のいずれかに接続されている。また、ダミーメモ
リセル強誘電体キャパシタＣｄ１〜Ｃｄ４の第１の電極
はゲートがダミーメモリセルデータ初期化用制御信号Ｄ
ＣＷ８１であるＮチャネル型ＭＯＳトランジスタＱｎを
介して電源電圧ＶＣＣに接続されている。また、ダミー
メモリセルを構成するＮチャネル型ＭＯＳトランジスタ
Ｑｎのドレインはビット線ＢＬ０、／ＢＬ０、ＢＬ１、
／ＢＬ１のいずれかに接続されている。また、ビット線
ＢＬ０と／ＢＬ０、ＢＬ１と／ＢＬ１はそれぞれセンス
アンプＳＡ０、ＳＡ１に接続されている。センスアンプ
ＳＡ０、ＳＡ１はそれぞれセンスアンプ制御信号ＳＡＥ
０、ＳＡＥ１で制御され、ＳＡＥ０、ＳＡＥ１が論理電
圧“Ｈ”のとき動作する。また、ビット線ＢＬ０と／Ｂ
Ｌ０、ＢＬ１と／ＢＬ１の各組はゲートがビット線イコ
ライズおよびプリチャージ制御信号ＥＱ８１であるＮチ
ャネル型ＭＯＳトランジスタＱｎを介して接続される。
ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１のそれぞ
れはゲートがビット線イコライズおよびプリチャージ制
御信号ＥＱ８１であるＮチャネル型ＭＯＳトランジスタ
Ｑｎを介して接地電圧ＶＳＳに接続されている。
【００９０】この第８の実施例の特徴的な構成は、１本
のワード線で選択される本体メモリセルのメモリセルキ
ャパシタのセルプレート電極が同じである点である。つ
まり、１本のワード線で選択される本体メモリセルのデ
ータをすべて読み出せうる構成になっている。
【００９１】次に、上記半導体メモリ装置の動作につい
て、図１７の動作タイミングにもとづいて説明する。本
体メモリセルキャパシタの強誘電体は図２６のヒステリ
シス特性を示し、ダミーメモリセルキャパシタの強誘電
体は図２７のヒステリシス特性を示す。
【００９２】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線ＷＬ１、ダミーワー
ド線ＤＷＬ１、センスアンプ制御信号を論理電圧
“Ｌ”、セルプレート電極ＣＰ１、ダミーセルプレート
電極ＤＣＰ１を論理電圧“Ｈ”、ダミーメモリセルデー
タ初期化用制御信号ＤＣＷ８１を論理電圧“Ｈ”として
いる。このときダミーメモリセルのデータを初期状態で
ある図２７の点Ｋの状態とし、ビット線イコライズおよ
びプリチャージ制御信号ＥＱ８１を論理電圧“Ｈ”と
し、ビット線を論理電圧“Ｌ”とする。その後、ビット
線イコライズおよびプリチャージ制御信号ＥＱ８１を論
理電圧“Ｌ”とし、ビット線をフローティング状態とす
る。また、ダミーメモリセルデータ初期化用制御信号Ｄ
ＣＷ８１を論理電圧“Ｌ”とし、ダミーメモリセル強誘
電体キャパシタの第１の電極もフローティング状態とす
る。
【００９３】次に、本体メモリセルキャパシタＣｓ２と
Ｃｓ４のデータを読み出すために、ワード線ＷＬ１とダ
ミーワード線ＤＷＬ１を論理電圧“Ｈ”とする。これに
よって、ビット線ＢＬ０にダミーメモリセルのデータが
読み出され、ビット線／ＢＬ０に本体メモリセルのデー
タが読み出される。このとき、本体メモリセルのデータ
が“１”である場合には、図２６の点Ｂの状態から点Ｄ
の状態になり、電荷Ｑ１がビット線に読み出される。本
体メモリセルのデータが“０”である場合には、図２６
の点Ｅの状態から点Ｄの状態になり、電荷Ｑ０がビット
線に読み出される。このときダミーメモリセルが図２７
の点Ｋの状態から点Ｊの状態になり、電荷Ｑｄがビット
線に読み出される。その後、センスアンプ制御信号ＳＡ
Ｅ０、ＳＡＥ１を論理電圧“Ｈ”とし、センスアンプＳ
Ａ０、ＳＡ１を動作させ、ビット線ＢＬ０、／ＢＬ０に
読み出されたデータを増幅する。
【００９４】次に、セルプレート電極ＣＰ１を論理電圧
“Ｌ”とする。このとき、本体メモリセルのデータが
“１”である場合には、図２６の点Ａの状態になり、本
体メモリセルのデータが“０”である場合には、図２６
の点Ｅの状態になる。
【００９５】次に、ワード線ＷＬ１とダミーワード線Ｄ
ＷＬ１を論理電圧“Ｌ”とし、セルプレート電極ＣＰ１
を論理電圧“Ｈ”、ダミーメモリセルデータ初期化用制
御信号ＤＣＷ８１を論理電圧“Ｈ”とする。このとき、
本体メモリセルのデータが“１”である場合には、図２
６の点Ａまたは点Ｂの状態になる。本体メモリセルのデ
ータが“０”である場合には、図２６の点Ｅの状態にな
る。このときダミーメモリセルが図２７の点Ｋ付近の状
態となる。次に、センスアンプ制御信号ＳＡＥ０、ＳＡ
Ｅ１を論理電圧“Ｌ”、ビット線イコライズおよびプリ
チャージ制御信号ＥＱ８１を論理電圧“Ｈ”とし、ビッ
ト線を論理電圧“Ｌ”とする。
【００９６】この第８の実施例の特徴は、第６の実施例
と同様である。本体メモリセルのデータを読み出すため
の初期状態として、本体メモリセルにおいてビット線の
論理電圧とセルプレート電極の論理電圧を反対の論理電
圧とし、ダミーメモリセルにおいてビット線の論理電圧
とダミーメモリセル強誘電体キャパシタの第１の電極の
論理電圧を反対の論理電圧とすることにより、ワード線
とダミーワード線を論理電圧“Ｈ”としたときに、すぐ
にビット線に本体メモリセルおよびダミーメモリセルか
らデータを読み出せる。また、ダミーセルプレート電極
は論理電圧“Ｈ”のまま固定されておくことができるた
め、半導体メモリ装置は低消費電力化される。この第８
の実施例では、１本のワード線で選択される本体メモリ
セルのデータが一部あるいはすべて読み出される。
【００９７】本発明の半導体メモリ装置の第９の実施例
について説明する。図１２はこの実施例の回路構成図、
図１８はその動作タイミング図である。この実施例の回
路構成は第６の実施例と同様である。
【００９８】動作について、本体メモリセルキャパシタ
の強誘電体は図１９のヒステリシス特性を示し、ダミー
メモリセルキャパシタの強誘電体は図２０のヒステリシ
ス特性を示す。
【００９９】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
センスアンプ制御信号、ダミーセルプレート電極を論理
電圧“Ｌ”、セルプレート電極、ダミーセルプレート電
極を論理電圧“Ｈ”、ダミーメモリセルデータ初期化用
制御信号ＤＣＷ６１を論理電圧“Ｈ”としている。この
ときダミーメモリセルのデータは初期状態である図２０
の点Ｇの状態である。ビット線イコライズおよびプリチ
ャージ制御信号ＥＱ６１を論理電圧“Ｈ”とし、ビット
線を論理電圧“Ｌ”とする。その後、ビット線イコライ
ズおよびプリチャージ制御信号ＥＱ６１を論理電圧
“Ｌ”とし、ビット線をフローティング状態とする。ダ
ミーメモリセルデータ初期化用制御信号ＤＣＷ６１を論
理電圧“Ｌ”とし、ダミーメモリセル強誘電体キャパシ
タの第１の電極もフローティング状態とする。
【０１００】次に、本体メモリセルキャパシタＣｓ２の
データを読み出すために、ワード線ＷＬ１とダミーワー
ド線ＤＷＬ１を論理電圧“Ｈ”とすると、ビット線ＢＬ
０にダミーメモリセルのデータが読み出され、ビット線
／ＢＬ０に本体メモリセルのデータが読み出される。こ
のとき、本体メモリセルのデータが“１”である場合に
は、図１９の点Ｂの状態から点Ｄの状態になって電荷Ｑ
１がビット線に読み出される。また、本体メモリセルの
データが“０”である場合には、図１９の点Ｅの状態か
ら点Ｄの状態になって電荷Ｑ０がビット線に読み出され
る。このときダミーメモリセルが図２０の点Ｇの状態か
ら点Ｈの状態になり、電荷Ｑｄがビット線に読み出され
る。その後、センスアンプ制御信号ＳＡＥ０を論理電圧
“Ｈ”とし、センスアンプＳＡ０を動作させ、ビット線
ＢＬ０、／ＢＬ０に読み出されたデータを増幅する。
【０１０１】次に、セルプレート電極ＣＰ０を論理電圧
“Ｌ”とする。このとき、本体メモリセルのデータが
“１”である場合には図１９の点Ａの状態になる。本体
メモリセルのデータが“０”である場合には図１９の点
Ｅの状態になる。
【０１０２】次に、ワード線ＷＬ１とダミーワード線Ｄ
ＷＬ１を論理電圧“Ｌ”とし、セルプレート電極ＣＰ０
を論理電圧“Ｈ”、ダミーメモリセルデータ初期化用制
御信号ＤＣＷ６１を論理電圧“Ｈ”とする。このとき、
本体メモリセルのデータが“１”である場合には図１９
の点Ｂの状態になる。本体メモリセルのデータが“０”
である場合には図１９の点Ｅの状態になる。このときダ
ミーメモリセルが図２０の点Ｇ付近の状態となる。次
に、センスアンプ制御信号ＳＡＥ０を論理電圧“Ｌ”と
し、ビット線イコライズおよびプリチャージ制御信号Ｅ
Ｑ６１を論理電圧“Ｈ”とし、ビット線を論理電圧
“Ｌ”とする。
【０１０３】この第９の実施例の特徴は、本体メモリセ
ルのデータを読み出すための初期状態として、本体メモ
リセルにおいてビット線の論理電圧とセルプレート電極
の論理電圧を反対の論理電圧とし、ダミーメモリセルに
おいてビット線の論理電圧とダミーメモリセル強誘電体
キャパシタの第１の電極の論理電圧を反対の論理電圧と
することにより、ワード線、ダミーワード線を論理電圧
“Ｈ”としたときに、すぐにビット線に本体メモリセル
およびダミーメモリセルからデータを読み出すことがで
きる。また、ダミーセルプレート電極が論理電圧“Ｌ”
のまま固定しておくことができるので、半導体メモリ装
置の低消費電力化が図れる。
【０１０４】本発明の半導体メモリ装置の第１０の実施
例について説明する。図６はこの実施例の回路構成図、
図２１はその動作タイミング図である。この実施例の回
路構成は第４の実施例と同じである。
【０１０５】半導体メモリ装置の動作において、本体メ
モリセルキャパシタの強誘電体は図２６のヒステリシス
特性を示し、ダミーメモリセルキャパシタの強誘電体は
図２７のヒステリシス特性を示す。
【０１０６】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“Ｌ”、ダミーメモリセルデー
タ初期化用制御信号ＤＣＷ４１を論理電圧“Ｈ”として
いる。このときダミーメモリセルのデータを初期状態で
ある図２７の点Ｋの状態とされている。ビット線イコラ
イズおよびプリチャージ制御信号ＥＱ４１を論理電圧
“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。その
後、ビット線イコライズおよびプリチャージ制御信号Ｅ
Ｑ４１を論理電圧“Ｌ”とし、ビット線をフローティン
グ状態とする。また、ダミーメモリセルデータ初期化用
制御信号ＤＣＷ４１を論理電圧“Ｌ”とし、ダミーメモ
リセル強誘電体キャパシタの第１の電極もフローティン
グ状態とする。
【０１０７】次に、本体メモリセルキャパシタＣｓ２の
データを読み出すために、ワード線ＷＬ１とダミーワー
ド線ＤＷＬ１の論理電圧を“Ｈ”とした後に、セルプレ
ート電極ＣＰ０（ＤＣＰ０）を論理電圧“Ｈ”とする
と、ビット線ＢＬ０にダミーメモリセルのデータが読み
出され、ビット線／ＢＬ０に本体メモリセルのデータが
読み出される。このとき、本体メモリセルのデータが
“１”である場合には図２６の点Ｂの状態から点Ｄの状
態になり電荷Ｑ１がビット線に読み出される。本体メモ
リセルのデータが“０”である場合には、図２６の点Ｅ
の状態から点Ｄの状態になり、電荷Ｑ０がビット線に読
み出される。また、ダミーメモリセルが図２７の点Ｋの
状態から点Ｊの状態になり、電荷Ｑｄがビット線に読み
出される。その後、センスアンプ制御信号ＳＡＥ０を論
理電圧“Ｈ”とし、センスアンプＳＡ０を動作させ、ビ
ット線ＢＬ０、／ＢＬ０に読み出されたデータを増幅す
る。次に、ダミーワード線ＤＷＬ１を論理電圧“Ｌ”と
する。次に、ダミーメモリセルデータ初期化用制御信号
ＤＣＷ４１を論理電圧“Ｈ”とし、ダミーメモリセルを
図２７の点Ｊの状態とする。
【０１０８】次に、セルプレート電極ＣＰ０（ＤＣＰ
０）を論理電圧“Ｌ”とする。このとき、本体メモリセ
ルのデータが“１”である場合には図２６の点Ａの状態
になる。本体メモリセルのデータが“０”である場合に
は図２６の点Ｅの状態になる。このときダミーメモリセ
ルが図２７の点Ｋの状態となる。
【０１０９】次に、ワード線ＷＬ１を論理電圧“Ｌ”と
する。このとき、本体メモリセルのデータが“１”であ
る場合は図２６の点Ａまたは点Ｂの状態になる。本体メ
モリセルのデータが“０”である場合には図２６の点Ｅ
の状態になる。次に、センスアンプ制御信号ＳＡＥ０を
論理電圧“Ｌ”、ビット線イコライズおよびプリチャー
ジ制御信号ＥＱ２１を論理電圧“Ｈ”とし、ビット線を
論理電圧“Ｌ”とする。
【０１１０】この第１０の実施例の特徴は、ワード線お
よびダミーワード線の立ち上げとセルプレート電極ＣＰ
０（ＤＣＰ０）の立ち上げ時間をずらすことにより、消
費電流の分散を図ることができる。
【０１１１】本発明の半導体メモリ装置の第１１の実施
例について説明する。図６はこの実施例の回路構成図、
図２２はその動作タイミング図である。この実施例の回
路構成は第４の実施例と同じである。
【０１１２】動作について、本体メモリセルキャパシタ
の強誘電体は図２６のヒステリシス特性をし、ダミーメ
モリセルキャパシタの強誘電体は図２７のヒステリシス
特性を示す。
【０１１３】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“Ｌ”、ダミーメモリセルデー
タ初期化用制御信号ＤＣＷ４１を論理電圧“Ｈ”として
いる。このときダミーメモリセルのデータは初期状態で
ある図２７の点Ｋの状態としている。ビット線イコライ
ズおよびプリチャージ制御信号ＥＱ４１を論理電圧
“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。その
後、ダミーメモリセルデータ初期化用制御信号ＤＣＷ４
１を論理電圧“Ｌ”とし、ダミーメモリセル強誘電体キ
ャパシタの第１の電極をフローティング状態とする。次
に、本体メモリセルキャパシタＣｓ２のデータを読み出
すために、ワード線ＷＬ１とダミーワード線ＤＷＬ１と
の論理電圧を“Ｈ”とした後、ビット線イコライズおよ
びプリチャージ制御信号ＥＱ４１を論理電圧“Ｌ”と
し、ビット線をフローティング状態とする。
【０１１４】その後、セルプレート電極ＣＰ０（ＤＣＰ
０）を論理電圧“Ｈ”とすると、ビット線ＢＬ０にダミ
ーメモリセルのデータが読み出され、ビット線／ＢＬ０
に本体メモリセルのデータが読み出される。このとき、
本体メモリセルのデータが“１”である場合には図２６
の点Ｂの状態から点Ｄの状態になって、電荷Ｑ１がビッ
ト線に読み出される。本体メモリセルのデータが“０”
である場合には図２６の点Ｅの状態から点Ｄの状態にな
って、電荷Ｑ０がビット線に読み出される。このときダ
ミーメモリセルは図２７の点Ｋの状態から点Ｊの状態に
なり、電荷Ｑｄがビット線に読み出される。その後、セ
ンスアンプ制御信号ＳＡＥ０を論理電圧“Ｈ”とし、セ
ンスアンプＳＡ０を動作させ、ビット線ＢＬ０、／ＢＬ
０に読み出されたデータを増幅する。次に、ダミーワー
ド線ＤＷＬ１を論理電圧“Ｌ”とする。次に、ダミーメ
モリセルデータ初期化用制御信号ＤＣＷ４１を論理電圧
“Ｈ”とし、ダミーメモリセルを図２７の点Ｊの状態と
する。次に、セルプレート電極ＣＰ０（ＤＣＰ０）を論
理電圧“Ｌ”とする。このとき、本体メモリセルのデー
タが“１”である場合には図２６の点Ａの状態になる。
本体メモリセルのデータが“０”である場合には図２６
の点Ｅの状態になる。このときダミーメモリセルが図２
７の点Ｋの状態となる。次に、ワード線ＷＬ１を論理電
圧“Ｌ”とする。このとき、本体メモリセルのデータが
“１”である場合には図２６の点Ａまたは点Ｂの状態に
なる。本体メモリセルのデータが“０”である場合には
図２６の点Ｅの状態になる。次に、センスアンプ制御信
号ＳＡＥ０を論理電圧“Ｌ”とし、ビット線イコライズ
およびプリチャージ制御信号ＥＱ２１を論理電圧“Ｈ”
とし、ビット線を論理電圧“Ｌ”とする。
【０１１５】この第１１の実施例の特徴としては、第１
０の実施例と同様にワード線およびダミーワード線の立
ち上げとセルプレート電極ＣＰ０（ＤＣＰ０）の立ち上
げ時間をずらすことにより、消費電流の分散を図ること
ができる。また、ワード線およびダミーワード線の立ち
上げ時には、ビット線は論理電圧“Ｌ”に固定されてい
るため、ワード線およびダミーワード線の立ち上げ時の
ノイズがビット線にのらない。このため、本体メモリセ
ルあるいはダミーメモリセルのデータの読み出しの精度
が向上する。
【０１１６】本発明の半導体メモリ装置の第１２の実施
例について説明する。図６はこの実施例の回路構成図、
図２３はその動作タイミング図である。この実施例の回
路構成は第４の実施例と同じである。
【０１１７】動作について本体メモリセルキャパシタの
強誘電体は図２６のヒステリシス特性を示し、ダミーメ
モリセルキャパシタの強誘電体は図２７のヒステリシス
特性を示す。
【０１１８】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“Ｌ”、ダミーメモリセルデー
タ初期化用制御信号ＤＣＷ４１を論理電圧“Ｈ”として
いる。このときダミーメモリセルのデータは初期状態で
ある図２７の点Ｋの状態としている。ビット線イコライ
ズおよびプリチャージ制御信号ＥＱ４１を論理電圧
“Ｈ”とし、ビット線を論理電圧“Ｌ”とする。その
後、ビット線イコライズおよびプリチャージ制御信号Ｅ
Ｑ４１を論理電圧“Ｌ”とし、ビット線をフローティン
グ状態とする。ダミーメモリセルデータ初期化用制御信
号ＤＣＷ４１を論理電圧“Ｌ”とし、ダミーメモリセル
強誘電体キャパシタの第１の電極もフローティング状態
とする。このときセルプレート電極ＣＰ０（ＤＣＰ０）
を論理電圧“Ｈ”とする。次に、本体メモリセルキャパ
シタＣｓ２のデータを読み出すために、ワード線ＷＬ１
とダミーワード線ＤＷＬ１との論理電圧を“Ｈ”とす
る。これによって、ビット線ＢＬ０にダミーメモリセル
のデータが読み出され、ビット線／ＢＬ０に本体メモリ
セルのデータが読み出される。このとき、本体メモリセ
ルのデータが“１”である場合には図２６の点Ｂの状態
から点Ｄの状態になり、電荷Ｑ１がビット線に読み出さ
れる。本体メモリセルのデータが“０”である場合には
図２６の点Ｅの状態から点Ｄの状態になり、電荷Ｑ０が
ビット線に読み出される。このときダミーメモリセルは
図２７の点Ｋの状態から点Ｊの状態になり、電荷Ｑｄが
ビット線に読み出される。その後、センスアンプ制御信
号ＳＡＥ０を論理電圧“Ｈ”とし、センスアンプＳＡ０
を動作させ、ビット線ＢＬ０、／ＢＬ０に読み出された
データを増幅する。次に、ダミーワード線ＤＷＬ１を論
理電圧“Ｌ”とする。次に、ダミーメモリセルデータ初
期化用制御信号ＤＣＷ４１を論理電圧“Ｈ”とし、ダミ
ーメモリセルを図２７の点Ｊの状態とする。次に、セル
プレート電極ＣＰ０（ＤＣＰ０）を論理電圧“Ｌ”とす
る。このとき、本体メモリセルのデータが“１”である
場合には図２６の点Ａの状態になる。本体メモリセルの
データが“０”である場合には図２６の点Ｅの状態にな
る。このときダミーメモリセルは図２７の点Ｋの状態と
なる。次に、ワード線ＷＬ１を論理電圧“Ｌ”とする。
このとき、本体メモリセルのデータが“１”である場合
には図２６の点Ａまたは点Ｂの状態になる。本体メモリ
セルのデータが“０”である場合には図２６の点Ｅの状
態になる。次に、センスアンプ制御信号ＳＡＥ０を論理
電圧“Ｌ”、ビット線イコライズおよびプリチャージ制
御信号ＥＱ２１を論理電圧“Ｈ”とし、ビット線を論理
電圧“Ｌ”とする。
【０１１９】この第１２の実施例の特徴は、第１０の実
施例と同様にワード線およびダミーワード線の立ち上げ
とセルプレート電極ＣＰ０（ＤＣＰ０）の立ち上げ時間
をずらすことにより、消費電力の分散を図ることができ
る。また、セルプレート電極の寄生容量が大きく、立ち
上げに時間がかかる場合でも、早くからセルプレート電
極を立ち上げることによって、本体メモリセルあるいは
ダミーメモリセルのデータの読み出しの高速化を図るこ
とができる。
【０１２０】
【発明の効果】本発明の半導体メモリ装置によれば、ダ
ミーメモリセルキャパシタの初期化が行え、読み出し時
の誤動作がなくなる。また、データ読み出し後のダミー
メモリセルキャパシタの状態を確実に初期状態とするこ
とができ、読み出し時の誤動作がなくなる。また、消費
電力が集中がない半導体メモリ装置とすることができ
る。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の第１の実施例の回
路構成を示す図
【図２】本発明の半導体メモリ装置の第１の実施例の動
作タイミングを示す図
【図３】本発明の半導体メモリ装置の第２の実施例の回
路構成を示す図
【図４】本発明の半導体メモリ装置の第２の実施例の動
作タイミングを示す図
【図５】本発明の半導体メモリ装置の第３の実施例の動
作タイミングを示す図
【図６】本発明の半導体メモリ装置の第４の実施例の回
路構成を示す図
【図７】本発明の半導体メモリ装置の第４の実施例の動
作タイミングを示す図
【図８】本発明の半導体メモリ装置の第５の実施例の回
路構成を示す図
【図９】本発明の半導体メモリ装置の第５の実施例の動
作タイミングを示す図
【図１０】本発明の半導体メモリ装置の第５の実施例で
使用する本体メモリセルキャパシタの強誘電体のヒステ
リシス特性を示す図
【図１１】本発明の半導体メモリ装置の第５の実施例で
使用するダミーメモリセルキャパシタの強誘電体のヒス
テリシス特性を示す図
【図１２】本発明の半導体メモリ装置の第６の実施例の
回路構成を示す図
【図１３】本発明の半導体メモリ装置の第６の実施例の
動作タイミングを示す図
【図１４】本発明の半導体メモリ装置の第７の実施例の
回路構成を示す図
【図１５】本発明の半導体メモリ装置の第７の実施例の
動作タイミングを示す図
【図１６】本発明の半導体メモリ装置の第８の実施例の
回路構成を示す図
【図１７】本発明の半導体メモリ装置の第８の実施例の
動作タイミングを示す図
【図１８】本発明の半導体メモリ装置の第９の実施例の
動作タイミングを示す図
【図１９】本発明の半導体メモリ装置の第９の実施例で
使用する本体メモリセルキャパシタの強誘電体のヒステ
リシス特性を示す図
【図２０】本発明の半導体メモリ装置の第９の実施例で
使用するダミーメモリセルキャパシタの強誘電体のヒス
テリシス特性を示す図
【図２１】本発明の半導体メモリ装置の第１０の実施例
の動作タイミングを示す図
【図２２】本発明の半導体メモリ装置の第１１の実施例
の動作タイミングを示す図
【図２３】本発明の半導体メモリ装置の第１２の実施例
の動作タイミングを示す図
【図２４】従来の半導体メモリ装置の回路構成を示す図
【図２５】従来の半導体メモリ装置の動作タイミングを
示す図
【図２６】従来の半導体メモリ装置で使用する本体メモ
リセルキャパシタの強誘電体のヒステリシス特性を示す
図
【図２７】従来の半導体メモリ装置で使用するダミーメ
モリセルキャパシタの強誘電体のヒステリシス特性を示
す図
【符号の説明】
ＷＬ０〜ＷＬ３ ワード線 ＤＷＬ０〜ＤＷＬ１ ダミーワード線 ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１ ビット線 ＣＰ０、ＣＰ１ セルプレート電極 ＤＣＰ０、ＤＣＰ１ ダミーセルプレート電極 ＥＱ１１〜ＥＱ８１ 制御信号 ＤＣＷ４１〜ＤＣＷ８１ 制御信号 ＳＡＥ０、ＳＡＥ１ センスアンプ制御信号 ＶＳＳ 接地電圧 ＶＣＣ 電源電圧 ＳＡ０、ＳＡ１ センスアンプ Ｃｓ１〜Ｃｓ８ キャパシタ Ｃｄ１〜Ｃｄ４ キャパシタ Ｑｎ トランジスタ Ｑｐ トランジスタ Ｑ０ 電加量 Ｑ１ 電加量 Ｑｄ 電加量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中根 譲治 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平４−295690（ＪＰ，Ａ) 特開 平３−283079（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/41 G11C 11/22

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 増幅器に第１のビット線と前記第１のビ
    ット線と対になった第２のビット線が接続され、第１の
    ＭＯＳトランジスタのゲートが第１のワード線に接続さ
    れ、第１の強誘電体キャパシタの第１の電極が前記第１
    のＭＯＳトランジスタのソースに接続され、前記第１の
    ビット線に第１のＭＯＳトランジスタのドレインが接続
    され、前記第１の強誘電体キャパシタの第２の電極が第
    １のプレート電極に接続され、第２のＭＯＳトランジス
    タのゲートが第２のワード線に接続され、第２の強誘電
    体キャパシタの第１の電極が前記第２のＭＯＳトランジ
    スタのソースに接続され、前記第２のＭＯＳトランジス
    タのドレインが前記第２のビット線に接続され、前記第
    ２の強誘電体キャパシタの第２の電極が第２のプレート
    電極に接続されており、前記第１の強誘電体キャパシタ
    に蓄積された電荷量と前記第２の強誘電体キャパシタに
    蓄積された電荷量との差を前記増幅器で増幅して記憶さ
    れたデータを読み出す半導体メモリ装置であって、前記
    第２のＭＯＳトランジスタをオフした後に、前記第２の
    プレート電極の論理電圧を反転することを特徴とする半
    導体メモリ装置。
  2. 【請求項２】 前記第２のＭＯＳトランジスタをオフし
    た後に、前記第１のプレート電極および前記第２のプレ
    ート電極の論理電圧を反転し、その後に前記第１のＭＯ
    Ｓトランジスタをオフすることを特徴とする請求項１記
    載の半導体メモリ装置。
  3. 【請求項３】 前記第１のプレート電極が前記第２のプ
    レート電極と接続されたことを特徴とする請求項２記載
    の半導体メモリ装置。
  4. 【請求項４】 メモリセルのデータの読み出しあるいは
    書き込み動作終了後または動作開始前に、前記第２のビ
    ット線をある論理電圧とし、前記第２のＭＯＳトランジ
    スタをオンし、前記第２のプレート電極の論理電圧を前
    記第２のビット線の論理電圧とは逆の論理電圧とするこ
    とを特徴とする請求項１記載の半導体メモリ装置。
  5. 【請求項５】 メモリセルのデータの読み出し動作開始
    前における前記第２のプレート電極の論理電圧および第
    ２のビット線の論理電圧が前記第２の強誘電体キャパシ
    タの第１の電極の論理電圧と逆の論理電圧とすることを
    特徴とする請求項１記載の半導体メモリ装置。
  6. 【請求項６】 前記第１のＭＯＳトランジスタおよび前
    記第２のＭＯＳトランジスタをオンした後に、前記第１
    のプレート電極および前記第２のプレート電極の論理電
    圧を反転することを特徴とする請求項１記載の半導体メ
    モリ装置。
  7. 【請求項７】 前記第１のＭＯＳトランジスタおよび前
    記第２のＭＯＳトランジスタをオンした後に、メモリセ
    ルのデータの読み出しあるいは書き込み動作開始前にお
    ける前記第１のビット線および前記第２のビット線を１
    論理電圧にプリチャージすることを終了し、その後に前
    記第１のプレート電極および前記第２のプレート電極の
    論理電圧を反転することを特徴とする請求項１記載の半
    導体メモリ装置。
  8. 【請求項８】 前記第１のプレート電極および前記第２
    のプレート電極の論理電圧を反転した後に、前記第１の
    ＭＯＳトランジスタおよび前記第２のＭＯＳトランジス
    タをオンすることを特徴とする請求項１記載の半導体メ
    モリ装置。
  9. 【請求項９】 増幅器に第１のビット線と前記第１のビ
    ット線と対になった第２のビット線が接続され、第１の
    ＭＯＳトランジスタのゲートが第１のワード線に接続さ
    れ、第１の強誘電体キャパシタの第１の電極が前記第１
    のＭＯＳトランジスタのソースに接続され、前記第１の
    ＭＯＳトランジスタのドレインが前記第１ビット線に接
    続され、前記第１の強誘電体キャパシタの第２の電極が
    プレート電極に接続され、第２のＭＯＳトランジスタの
    ゲートが第２のワード線に接続され、第２の強誘電体キ
    ャパシタの第１の電極が前記第２のＭＯＳトランジスタ
    のソースに接続され、前記第２のＭＯＳトランジスタの
    ドレインが前記第２のビット線に接続され、前記第２の
    強誘電体キャパシタの第２の電極が前記プレート電極に
    接続され、第３のＭＯＳトランジスタのゲートがデータ
    初期化用制御信号線に接続され、前記第３のＭＯＳトラ
    ンジスタのドレインが前記第２の強誘電体キャパシタの
    第１の電極に接続され、前記第３のＭＯＳトランジスタ
    のソースがデータ初期化電位信号線に接続されたことを
    特徴とする半導体メモリ装置。
  10. 【請求項１０】 増幅器に第１のビット線と前記第１の
    ビット線と対になった 第２のビット線が接続され、第１
    のＭＯＳトランジスタのゲートが第１のワード線に接続
    され、第１の強誘電体キャパシタの第１の電極が前記第
    １のＭＯＳトランジスタのソースに接続され、前記第１
    のＭＯＳトランジスタのドレインが前記第１ビット線に
    接続され、前記第１の強誘電体キャパシタの第２の電極
    が第１のプレート電極に接続され、第２のＭＯＳトラン
    ジスタのゲートが第２のワード線に接続され、第２の強
    誘電体キャパシタの第１の電極が前記第２のＭＯＳトラ
    ンジスタのソースに接続され、前記第２のＭＯＳトラン
    ジスタのドレインが前記第２のビット線に接続され、前
    記第２の強誘電体キャパシタの第２の電極が第２のプレ
    ート電極に接続され、第３のＭＯＳトランジスタのゲー
    トがデータ初期化用制御信号線に接続され、前記第３の
    ＭＯＳトランジスタのドレインが前記第２の強誘電体キ
    ャパシタの第１の電極に接続され、前記第３のＭＯＳト
    ランジスタのソースがデータ初期化電位信号線に接続さ
    れており、メモリセルのデータの読み出し動作開始前に
    おける前記第２のプレート電極の論理電圧および第２の
    ビット線の論理電圧が前記第２の強誘電体キャパシタの
    第１の電極の論理電圧と逆の論理電圧とすることを特徴
    とする半導体メモリ装置。
  11. 【請求項１１】 増幅器に第１のビット線と前記第１の
    ビット線と対になった第２のビット線が接続され、第１
    のＭＯＳトランジスタのゲートが第１のワード線に接続
    され、第１の強誘電体キャパシタの第１の電極が前記第
    １のＭＯＳトランジスタのソースに接続され、前記第１
    のＭＯＳトランジスタのドレインが前記第１ビット線に
    接続され、前記第１の強誘電体キャパシタの第２の電極
    が第１のプレート電極に接続され、第２のＭＯＳトラン
    ジスタのゲートが第２のワード線に接続され、第２の強
    誘電体キャパシタの第１の電極が前記第２のＭＯＳトラ
    ンジスタのソースに接続され、前記第２のＭＯＳトラン
    ジスタのドレインが前記第２のビット線に接続され、前
    記第２の強誘電体キャパシタの第２の電極が第２のプレ
    ート電極に接続され、第３のＭＯＳトランジスタのゲー
    トがデータ初期化用制御信号線に接続され、前記第３の
    ＭＯＳトランジスタのドレインが前記第２の強誘電体キ
    ャパシタの第１の電極に接続され、前記第３のＭＯＳト
    ランジスタのソースがデータ初期化電位信号線に接続さ
    れており、前記第１のＭＯＳトランジスタおよび前記第
    ２のＭＯＳトランジスタをオンした後に、前記第１のプ
    レート電極および前記第２のプレート電極の論理電圧を
    反転することを特徴とする半導体メモリ装置。
  12. 【請求項１２】 増幅器に第１のビット線と前記第１の
    ビット線と対になった第２のビット線が接続され、第１
    のＭＯＳトランジスタのゲートが第１のワード線に接続
    され、第１の強誘電体キャパシタの第１の電極が前記第
    １のＭＯＳトランジスタのソースに接続され、前記第１
    のＭＯＳトランジスタのドレインが前記第１ビット線に
    接続され、前記第１の強誘電体キャパシタの第２の電極
    が第１のプレート電極に接続され、第２のＭＯＳトラン
    ジスタのゲートが第２のワード線に接続され、第２の強
    誘電体キャパシタの第１の電極が前記第２のＭＯＳトラ
    ンジスタのソースに接続され、前記第２のＭＯＳトラン
    ジスタのドレインが前記第２のビット線に接続され、前
    記第２の強誘電体キャパシタの第２の電極が第２のプレ
    ート電極に接続され、第３のＭＯＳトランジスタのゲー
    トがデータ初期化用制御信号線に接続され、前記第３の
    ＭＯＳトランジスタのドレインが前記第２の強誘電体キ
    ャパシタの第１の電極に接続され、前記第３のＭＯＳト
    ランジスタのソースがデータ初期化電位信号線に接続さ
    れており、前記第１のＭＯＳトランジスタおよび前記第
    ２のＭＯＳトランジスタをオンした後に、メモリセルの
    データの読み出しあるいは書き込み動作開始前における
    前記第１のビット線および前記第２のビット線を１論理
    電圧にプリチャージすることを終了し、その後に前記第
    １のプレート電極および前記第２のプレート電極の論理
    電圧を反転することを特徴とする半導体メモリ装置。
  13. 【請求項１３】 増幅器に第１のビット線と前記第１の
    ビット線と対になった第２のビット線が接続され、第１
    のＭＯＳトランジスタのゲートが第１のワード線に接続
    され、第１の強誘電体キャパシタの第１の電極が前記第
    １のＭＯＳトランジスタのソースに接続され、前記第１
    のＭＯＳトランジスタのドレインが前記第１ビット線に
    接続され、前記第１の強誘電体キャパシタの第２の電極
    が第１のプレート電極に接続され、第２のＭＯＳトラン
    ジスタのゲートが第２のワード線に接続され、第２の強
    誘電体キャパシタの第１の電極が前記第２のＭＯＳトラ
    ンジスタのソースに接続され、前記第２のＭＯＳトラン
    ジスタのドレインが前記第２のビット線に接続され、前
    記第２の強誘電体キャパシタの第２の電極が第２の プレ
    ート電極に接続され、第３のＭＯＳトランジスタのゲー
    トがデータ初期化用制御信号線に接続され、前記第３の
    ＭＯＳトランジスタのドレインが前記第２の強誘電体キ
    ャパシタの第１の電極に接続され、前記第３のＭＯＳト
    ランジスタのソースがデータ初期化電位信号線に接続さ
    れており、前記第１のプレート電極および前記第２のプ
    レート電極の論理電圧を反転した後に、前記第１のＭＯ
    Ｓトランジスタおよび前記第２のＭＯＳトランジスタを
    オンすることを特徴とする半導体メモリ装置。
  14. 【請求項１４】 増幅器に第１のビット線と前記第１の
    ビット線と対になった第２のビット線が接続され、第１
    のＭＯＳトランジスタのゲートが第１のワード線に接続
    され、第１の強誘電体キャパシタの第１の電極が前記第
    １のＭＯＳトランジスタのソースに接続され、前記第１
    のＭＯＳトランジスタのドレインが前記第１ビット線に
    接続され、前記第１の強誘電体キャパシタの第２の電極
    が第１のプレート電極に接続され、第２のＭＯＳトラン
    ジスタのゲートが第２のワード線に接続され、第２の強
    誘電体キャパシタの第１の電極が前記第２のＭＯＳトラ
    ンジスタのソースに接続され、前記第２のＭＯＳトラン
    ジスタのドレインが前記第２のビット線に接続され、前
    記第２の強誘電体キャパシタの第２の電極が第２のプレ
    ート電極に接続され、第３のＭＯＳトランジスタのゲー
    トがデータ初期化用制御信号線に接続され、前記第３の
    ＭＯＳトランジスタのドレインが前記第２の強誘電体キ
    ャパシタの第１の電極に接続され、前記第３のＭＯＳト
    ランジスタのソースがデータ初期化電位信号線に接続さ
    れており、前記第２のＭＯＳトランジスタをオフした後
    に、前記第３のＭＯＳトランジスタをオンし、その後に
    前記第１のプレート電極および前記第２のプレート電極
    の論理電圧を反転し、その後に前記第１のＭＯＳトラン
    ジスタをオフすることを特徴とする半導体メモリ装置。
  15. 【請求項１５】 前記ダミーメモリセルデータ初期化電
    位信号線が接地電位に接続されていることを特徴とする
    請求項１４記載の半導体メモリ装置。
  16. 【請求項１６】 メモリセルのデータの読み出しあるい
    は書き込み動作開始前における前記第１のビット線およ
    び前記第２のビット線の論理電圧が接地電位であること
    を特徴とする請求項１４記載の半導体メモリ装置。
  17. 【請求項１７】 メモリセルのデータの読み出し動作開
    始前における前記第１のプレート電極の論理電圧が第１
    のビット線の論理電圧と逆の論理電圧とすることを特徴
    とする請求項１または請求項１４記載の半導体メモリ装
    置。
  18. 【請求項１８】 メモリセルのデータの読み出し動作開
    始前における前記第２のプレート電極の論理電圧および
    前記第２の強誘電体キャパシタの第１の電極の論理電圧
    が第２のビット線の論理電圧と逆の論理電圧とすること
    を特徴とする請求項１または請求項１４記載の半導体メ
    モリ装置。
  19. 【請求項１９】 前記第１のプレート電極の論理電圧が
    つねに同じまたは前記第２のプレート電極の論理電圧が
    つねに同じであることを特徴とする請求項５、請求項１
    ０、請求項１７または請求項１８記載の半導体メモリ装
    置。
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