JP3189540B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【0001】
【産業上の利用分野】本発明は、半導体メモリ装置に関
するものである。
するものである。
【0002】
【従来の技術】半導体メモリ装置では、半導体装置内に
形成されたキャパシタに電荷を蓄積し、その電荷の有無
によりデータを記憶する方式が主に用いられている(一
般にダイナミックランダムアクセスメモリ、DRAMと
呼ばれる)。このキャパシタには、通常、シリコン酸化
膜を絶縁膜として用いられている。
形成されたキャパシタに電荷を蓄積し、その電荷の有無
によりデータを記憶する方式が主に用いられている(一
般にダイナミックランダムアクセスメモリ、DRAMと
呼ばれる)。このキャパシタには、通常、シリコン酸化
膜を絶縁膜として用いられている。
【0003】近年、この絶縁膜として強誘電体材料を用
いることにより、記憶すべきデータが不揮発化させよう
とする半導体メモリ装置が考案されている。
いることにより、記憶すべきデータが不揮発化させよう
とする半導体メモリ装置が考案されている。
【0004】以下、強誘電体材料を用いた半導体メモリ
装置の従来例について説明する(例:米国特許第4,8
73,664号明細書)。
装置の従来例について説明する(例:米国特許第4,8
73,664号明細書)。
【0005】図24は従来の半導体メモリ装置の回路構
成図、図25は図24の半導体メモリ装置の動作タイミ
ングを示す図、図26は従来の半導体メモリ装置内の本
体メモリセルキャパシタで使用する強誘電体のヒステリ
シス特性を示す図、図27は従来の半導体メモリ装置内
のダミーメモリセルキャパシタで使用する強誘電体のヒ
ステリシス特性を示す図である。
成図、図25は図24の半導体メモリ装置の動作タイミ
ングを示す図、図26は従来の半導体メモリ装置内の本
体メモリセルキャパシタで使用する強誘電体のヒステリ
シス特性を示す図、図27は従来の半導体メモリ装置内
のダミーメモリセルキャパシタで使用する強誘電体のヒ
ステリシス特性を示す図である。
【0006】図24の従来の半導体メモリ装置の回路構
成において、センスアンプ30にビット線26,28が
接続されている。ビット線26および同28のそれぞれ
に、本体メモリセル20a,20b,20cおよび同2
0d,20eと、ダミーメモリセル46および同36と
が接続されている。本体メモリセル20aはMOSトラ
ンジスタ24と本体メモリセルキャパシタ22で構成さ
れている。MOSトランジスタ24のゲートはワード線
32に接続され、MOSトランジスタ24のドレインは
ビット線26に接続され、MOSトランジスタ24のソ
ースは本体メモリセルキャパシタ22の第1の電極に接
続されている。本体メモリセルキャパシタ22の第2の
電極はセルプレート電極34に接続されている。同様
に、ダミーメモリセル36はMOSトランジスタ38と
ダミーメモリセルキャパシタ40で構成されている。M
OSトランジスタ38のゲートはダミーワード線42に
接続され、MOSトランジスタ38のドレインはビット
線28に接続され、MOSトランジスタ38のソースは
ダミーメモリセルキャパシタ40の第1の電極に接続さ
れている。ダミーメモリセルキャパシタ40の第2の電
極はダミーセルプレート電極44に接続されている。
成において、センスアンプ30にビット線26,28が
接続されている。ビット線26および同28のそれぞれ
に、本体メモリセル20a,20b,20cおよび同2
0d,20eと、ダミーメモリセル46および同36と
が接続されている。本体メモリセル20aはMOSトラ
ンジスタ24と本体メモリセルキャパシタ22で構成さ
れている。MOSトランジスタ24のゲートはワード線
32に接続され、MOSトランジスタ24のドレインは
ビット線26に接続され、MOSトランジスタ24のソ
ースは本体メモリセルキャパシタ22の第1の電極に接
続されている。本体メモリセルキャパシタ22の第2の
電極はセルプレート電極34に接続されている。同様
に、ダミーメモリセル36はMOSトランジスタ38と
ダミーメモリセルキャパシタ40で構成されている。M
OSトランジスタ38のゲートはダミーワード線42に
接続され、MOSトランジスタ38のドレインはビット
線28に接続され、MOSトランジスタ38のソースは
ダミーメモリセルキャパシタ40の第1の電極に接続さ
れている。ダミーメモリセルキャパシタ40の第2の電
極はダミーセルプレート電極44に接続されている。
【0007】この従来の半導体メモリ装置の回路の動作
について、図25の動作タイミング図と、図26の本体
メモリセルキャパシタの強誘電体のヒステリシス特性
図、図27のダミーメモリセルキャパシタの強誘電体の
ヒステリシス特性図を参照しながら説明する。
について、図25の動作タイミング図と、図26の本体
メモリセルキャパシタの強誘電体のヒステリシス特性
図、図27のダミーメモリセルキャパシタの強誘電体の
ヒステリシス特性図を参照しながら説明する。
【0008】図26および図27は強誘電体のヒステリ
シス特性図である。横軸がメモリセルキャパシタに印加
される電界、縦軸がそのときの電荷を示している。図2
6および図27のように、強誘電体のキャパシタでは電
界が0のときでも点B、点E、点K、点Hのように残留
分極が残る。電源をオフした後にも、強誘電体のキャパ
シタには残留分極が生じる。これを利用して不揮発性の
データとし、不揮発性半導体メモリ装置を実現してい
る。本体メモリセルキャパシタは、メモリセルのデータ
が“1”である場合には図26の点Bの状態で、メモリ
セルのデータが“0”である場合には図26の点Eの状
態である。また、ダミーメモリセルキャパシタの初期状
態は、図27の点Kの状態である。ここで本体メモリセ
ルのデータを読み出すために、初期状態として、ビット
線26および同28、ワード線32、ダミーワード線4
2、セルプレート電極34とダミーセルプレート電極4
4の各々の論理電圧を“L”とする。その後、ビット線
26および同28をフローティング状態とする。
シス特性図である。横軸がメモリセルキャパシタに印加
される電界、縦軸がそのときの電荷を示している。図2
6および図27のように、強誘電体のキャパシタでは電
界が0のときでも点B、点E、点K、点Hのように残留
分極が残る。電源をオフした後にも、強誘電体のキャパ
シタには残留分極が生じる。これを利用して不揮発性の
データとし、不揮発性半導体メモリ装置を実現してい
る。本体メモリセルキャパシタは、メモリセルのデータ
が“1”である場合には図26の点Bの状態で、メモリ
セルのデータが“0”である場合には図26の点Eの状
態である。また、ダミーメモリセルキャパシタの初期状
態は、図27の点Kの状態である。ここで本体メモリセ
ルのデータを読み出すために、初期状態として、ビット
線26および同28、ワード線32、ダミーワード線4
2、セルプレート電極34とダミーセルプレート電極4
4の各々の論理電圧を“L”とする。その後、ビット線
26および同28をフローティング状態とする。
【0009】次に、図25のように、ワード線32、ダ
ミーワード線42、セルプレート電極34とダミーセル
プレート電極44とをすべて論理電圧“H”とする。こ
れによって、MOSトランジスタ24および38がオン
し、本体メモリセルキャパシタ22およびダミーメモリ
セルキャパシタ40には電界がかかる。このとき、本体
メモリセルのデータが“1”であれば、図26の点Bの
状態から点Dの状態になり、電荷Q1がビット線26に
読み出される。本体メモリセルのデータが“0”であれ
ば、図26の点Eの状態から点Dの状態になり、電荷Q
0がビット線26に読み出される。ダミーメモリセルは
図27の点Kの状態から点Jの状態になり、電荷Qdが
ビット線28に読み出される。そして、ビット線26に
読み出された本体メモリセルのデータとビット線28に
読み出されたダミーメモリセルのデータとをセンスアン
プ30で増幅し、本体メモリセルのデータを読み出す。
ミーワード線42、セルプレート電極34とダミーセル
プレート電極44とをすべて論理電圧“H”とする。こ
れによって、MOSトランジスタ24および38がオン
し、本体メモリセルキャパシタ22およびダミーメモリ
セルキャパシタ40には電界がかかる。このとき、本体
メモリセルのデータが“1”であれば、図26の点Bの
状態から点Dの状態になり、電荷Q1がビット線26に
読み出される。本体メモリセルのデータが“0”であれ
ば、図26の点Eの状態から点Dの状態になり、電荷Q
0がビット線26に読み出される。ダミーメモリセルは
図27の点Kの状態から点Jの状態になり、電荷Qdが
ビット線28に読み出される。そして、ビット線26に
読み出された本体メモリセルのデータとビット線28に
読み出されたダミーメモリセルのデータとをセンスアン
プ30で増幅し、本体メモリセルのデータを読み出す。
【0010】本体メモリセルのデータが“1”のとき、
ビット線26は論理電圧“H”となり、セルプレート電
極34が論理電圧“H”となっている。このため、本体
メモリセルキャパシタ22には電界がかからなくなり、
図26で点Eの状態になる。その後、本体メモリセルキ
ャパシタ22のデータの状態を図26で点Bの状態にも
どすために、セルプレート電極34の論理電圧を“L”
として、図26で点Aの状態に1度した後、ワード線3
2の論理電圧を“L”とする。ワード線32を論理電圧
“L”とすると、本体メモリセルキャパシタ22には電
界がかからなくなり、図26の点Bの状態にもどる。
ビット線26は論理電圧“H”となり、セルプレート電
極34が論理電圧“H”となっている。このため、本体
メモリセルキャパシタ22には電界がかからなくなり、
図26で点Eの状態になる。その後、本体メモリセルキ
ャパシタ22のデータの状態を図26で点Bの状態にも
どすために、セルプレート電極34の論理電圧を“L”
として、図26で点Aの状態に1度した後、ワード線3
2の論理電圧を“L”とする。ワード線32を論理電圧
“L”とすると、本体メモリセルキャパシタ22には電
界がかからなくなり、図26の点Bの状態にもどる。
【0011】同様に、本体メモリセルのデータが“0”
のとき、ビット線26は論理電圧“L”となり、セルプ
レート電極34が論理電圧“H”となっている。このた
め、本体メモリセルキャパシタ22は図26で点Dの状
態である。その後、セルプレート電極34の論理電圧を
“L”とすると、本体メモリセルキャパシタ22には電
界がかからなくなり、図26で点Eの状態となる。その
後、ワード線32の論理電圧を“L”とするが、本体メ
モリセルキャパシタ22には電界が印加されない状態で
あることには変わりなく、図26の点Eの状態のままと
なる。
のとき、ビット線26は論理電圧“L”となり、セルプ
レート電極34が論理電圧“H”となっている。このた
め、本体メモリセルキャパシタ22は図26で点Dの状
態である。その後、セルプレート電極34の論理電圧を
“L”とすると、本体メモリセルキャパシタ22には電
界がかからなくなり、図26で点Eの状態となる。その
後、ワード線32の論理電圧を“L”とするが、本体メ
モリセルキャパシタ22には電界が印加されない状態で
あることには変わりなく、図26の点Eの状態のままと
なる。
【0012】ダミーメモリセルは、本体メモリセルのデ
ータが“1”のとき、ビット線28が論理電圧“L”と
なり、セルプレート電極44の論理電圧が“H”であ
る。このため、ダミーメモリセルキャパシタ40は図2
7で点Jの状態にある。その後、ダミーワード線36を
論理電圧“L”とすると同時にダミーセルプレート電極
44の論理電圧を“L”とすることで、ダミーメモリセ
ルキャパシタ40には電界がかからなくなり、図27の
点Kの状態にもどる。
ータが“1”のとき、ビット線28が論理電圧“L”と
なり、セルプレート電極44の論理電圧が“H”であ
る。このため、ダミーメモリセルキャパシタ40は図2
7で点Jの状態にある。その後、ダミーワード線36を
論理電圧“L”とすると同時にダミーセルプレート電極
44の論理電圧を“L”とすることで、ダミーメモリセ
ルキャパシタ40には電界がかからなくなり、図27の
点Kの状態にもどる。
【0013】同様に、本体メモリセルのデータが“0”
のとき、ビット線28が論理電圧“H”となり、セルプ
レート電極44が論理電圧“H”である。このため、ダ
ミーメモリセルキャパシタ40は図27で点Kの状態に
ある。その後、ダミーワード線36を論理電圧“L”と
すると同時にダミーセルプレート電極44の論理電圧を
“L”としても、ダミーメモリセルキャパシタ40に電
界が印加されない状態は変わらず、図27の点Kの状態
が維持される。
のとき、ビット線28が論理電圧“H”となり、セルプ
レート電極44が論理電圧“H”である。このため、ダ
ミーメモリセルキャパシタ40は図27で点Kの状態に
ある。その後、ダミーワード線36を論理電圧“L”と
すると同時にダミーセルプレート電極44の論理電圧を
“L”としても、ダミーメモリセルキャパシタ40に電
界が印加されない状態は変わらず、図27の点Kの状態
が維持される。
【0014】
【発明が解決しようとする課題】しかし、上記のような
従来の構成および動作の半導体メモリ装置では、製造工
程直後の初期状態としてダミーメモリセルキャパシタが
図27の点Kの状態となりうるとは限らない。このた
め、初期状態がたとえば図27の点Hの状態であった場
合、1回目の読み出し時に誤動作が発生するという課題
があった。
従来の構成および動作の半導体メモリ装置では、製造工
程直後の初期状態としてダミーメモリセルキャパシタが
図27の点Kの状態となりうるとは限らない。このた
め、初期状態がたとえば図27の点Hの状態であった場
合、1回目の読み出し時に誤動作が発生するという課題
があった。
【0015】また、従来の半導体メモリ装置では、デー
タを読み出しセンスアンプでビット線に読み出された電
荷を増幅した後に、ダミーワード線42とダミーセルプ
レート電極44とを同時に論理電圧“L”としている。
このため、たとえばダミーワード線42の寄生容量が大
きく、ダミーワード線42の立ち下がりがダミーセルプ
レート電極の立ち下がりよりも遅い場合、本体メモリセ
ルのデータが“0”のとき、ビット線28が論理電圧
“H”で、セルプレート電極44は論理電圧“L”の状
態が生じる。このため、ダミーメモリセルキャパシタ4
0は図27の点Gの状態となる。その後、ダミーワード
線42を論理電圧“L”とすると、ダミーメモリセルキ
ャパシタ40は図27の点Hの状態となる。このよう
に、ダミーメモリセルキャパシタ40が初期状態である
図27の点Kの状態でなければ、次回のメモリセル読み
出し時に誤動作が発生するという課題があった。
タを読み出しセンスアンプでビット線に読み出された電
荷を増幅した後に、ダミーワード線42とダミーセルプ
レート電極44とを同時に論理電圧“L”としている。
このため、たとえばダミーワード線42の寄生容量が大
きく、ダミーワード線42の立ち下がりがダミーセルプ
レート電極の立ち下がりよりも遅い場合、本体メモリセ
ルのデータが“0”のとき、ビット線28が論理電圧
“H”で、セルプレート電極44は論理電圧“L”の状
態が生じる。このため、ダミーメモリセルキャパシタ4
0は図27の点Gの状態となる。その後、ダミーワード
線42を論理電圧“L”とすると、ダミーメモリセルキ
ャパシタ40は図27の点Hの状態となる。このよう
に、ダミーメモリセルキャパシタ40が初期状態である
図27の点Kの状態でなければ、次回のメモリセル読み
出し時に誤動作が発生するという課題があった。
【0016】また、メモリセルのデータ読み出し時にワ
ード線を立ち上げてからセルプレート電極立ち上げるた
めにビット線にデータが読み出されるのが遅いという課
題があった。
ード線を立ち上げてからセルプレート電極立ち上げるた
めにビット線にデータが読み出されるのが遅いという課
題があった。
【0017】また、ワード線とダミーワード線とセルプ
レート電極とダミーセルプレート電極の立ち上げが同時
であり、ワード線とダミーワード線とダミーセルプレー
ト電極の立ち下げが同時であるため、これらを駆動する
ために消費電力が多く成ってしまうという課題があっ
た。
レート電極とダミーセルプレート電極の立ち上げが同時
であり、ワード線とダミーワード線とダミーセルプレー
ト電極の立ち下げが同時であるため、これらを駆動する
ために消費電力が多く成ってしまうという課題があっ
た。
【0018】
【課題を解決するための手段】この課題を解決するため
に、第1の発明の半導体メモリ装置は、増幅器に第1の
ビット線と第1のビット線と対になった第2のビット線
が接続され、第1のMOSトランジスタのゲートが第1
のワード線に接続され、第1の強誘電体キャパシタの第
1の電極が第1のMOSトランジスタのソースに接続さ
れ、第1のビット線に第1のMOSトランジスタのドレ
インが接続され、第1の強誘電体キャパシタの第2の電
極が第1のプレート電極に接続され、第2のMOSトラ
ンジスタのゲートが第2のワード線に接続され、第2の
強誘電体キャパシタの第1の電極 が第2のMOSトラン
ジスタのソースに接続され、第2のMOSトランジスタ
のドレインが第2のビット線に接続され、第2の強誘電
体キャパシタの第2の電極が第2のプレート電極に接続
されており、第1の強誘電体キャパシタに蓄積された電
荷量と第2の強誘電体キャパシタに蓄積された電荷量と
の差を増幅器で増幅して記憶されたデータを読み出す半
導体メモリ装置であって、第2のMOSトランジスタを
オフした後に、第2のプレート電極の論理電圧を反転す
る。
に、第1の発明の半導体メモリ装置は、増幅器に第1の
ビット線と第1のビット線と対になった第2のビット線
が接続され、第1のMOSトランジスタのゲートが第1
のワード線に接続され、第1の強誘電体キャパシタの第
1の電極が第1のMOSトランジスタのソースに接続さ
れ、第1のビット線に第1のMOSトランジスタのドレ
インが接続され、第1の強誘電体キャパシタの第2の電
極が第1のプレート電極に接続され、第2のMOSトラ
ンジスタのゲートが第2のワード線に接続され、第2の
強誘電体キャパシタの第1の電極 が第2のMOSトラン
ジスタのソースに接続され、第2のMOSトランジスタ
のドレインが第2のビット線に接続され、第2の強誘電
体キャパシタの第2の電極が第2のプレート電極に接続
されており、第1の強誘電体キャパシタに蓄積された電
荷量と第2の強誘電体キャパシタに蓄積された電荷量と
の差を増幅器で増幅して記憶されたデータを読み出す半
導体メモリ装置であって、第2のMOSトランジスタを
オフした後に、第2のプレート電極の論理電圧を反転す
る。
【0019】第2の発明は、第1の発明の半導体メモリ
装置において、第2のMOSトランジスタをオフした後
に、第1のプレート電極および第2のプレート電極の論
理電圧を反転し、その後に第1のMOSトランジスタを
オフする。
装置において、第2のMOSトランジスタをオフした後
に、第1のプレート電極および第2のプレート電極の論
理電圧を反転し、その後に第1のMOSトランジスタを
オフする。
【0020】第3の発明は、第2の発明の半導体メモリ
装置において、第1のプレート電極が第2のプレート電
極と接続されている。
装置において、第1のプレート電極が第2のプレート電
極と接続されている。
【0021】第4の発明は、第1の発明の半導体メモリ
装置において、メモリセルのデータの読み出しあるいは
書き込み動作終了後または動作開始前に、第2のビット
線をある論理電圧とし、第2のMOSトランジスタをオ
ンし、第2のプレート電極の論理電圧を第2のビット線
の論理電圧とは逆の論理電圧とする。
装置において、メモリセルのデータの読み出しあるいは
書き込み動作終了後または動作開始前に、第2のビット
線をある論理電圧とし、第2のMOSトランジスタをオ
ンし、第2のプレート電極の論理電圧を第2のビット線
の論理電圧とは逆の論理電圧とする。
【0022】第5の発明は、第1の発明の半導体メモリ
装置において、メモリセルのデータの読み出し動作開始
前における第2のプレート電極の論理電圧および第2の
ビット線の論理電圧が第2の強誘電体キャパシタの第1
の電極の論理電圧と逆の論理電圧とする。
装置において、メモリセルのデータの読み出し動作開始
前における第2のプレート電極の論理電圧および第2の
ビット線の論理電圧が第2の強誘電体キャパシタの第1
の電極の論理電圧と逆の論理電圧とする。
【0023】第6の発明は、第1の発明の半導体メモリ
装置において、第1のMOSトランジスタおよび第2の
MOSトランジスタをオンした後に、第1のプレート電
極および第2のプレート電極の論理電圧を反転する。
装置において、第1のMOSトランジスタおよび第2の
MOSトランジスタをオンした後に、第1のプレート電
極および第2のプレート電極の論理電圧を反転する。
【0024】第7の発明は、第1の発明の半導体メモリ
装置において、第1のMOSトラン ジスタおよび第2の
MOSトランジスタをオンした後に、メモリセルのデー
タの読み出しあるいは書き込み動作開始前における第1
のビット線および第2のビット線を1論理電圧にプリチ
ャージすることを終了し、その後に第1のプレート電極
および第2のプレート電極の論理電圧を反転する。
装置において、第1のMOSトラン ジスタおよび第2の
MOSトランジスタをオンした後に、メモリセルのデー
タの読み出しあるいは書き込み動作開始前における第1
のビット線および第2のビット線を1論理電圧にプリチ
ャージすることを終了し、その後に第1のプレート電極
および第2のプレート電極の論理電圧を反転する。
【0025】第8の発明は、第1の発明の半導体メモリ
装置において、第1のプレート電極および第2のプレー
ト電極の論理電圧を反転した後に、第1のMOSトラン
ジスタおよび第2のMOSトランジスタをオンする。
装置において、第1のプレート電極および第2のプレー
ト電極の論理電圧を反転した後に、第1のMOSトラン
ジスタおよび第2のMOSトランジスタをオンする。
【0026】第9の発明は、増幅器に第1のビット線と
第1のビット線と対になった第2のビット線が接続さ
れ、第1のMOSトランジスタのゲートが第1のワード
線に接続され、第1の強誘電体キャパシタの第1の電極
が第1のMOSトランジスタのソースに接続され、第1
のMOSトランジスタのドレインが第1ビット線に接続
され、第1の強誘電体キャパシタの第2の電極がプレー
ト電極に接続され、第2のMOSトランジスタのゲート
が第2のワード線に接続され、第2の強誘電体キャパシ
タの第1の電極が第2のMOSトランジスタのソースに
接続され、第2のMOSトランジスタのドレインが第2
のビット線に接続され、第2の強誘電体キャパシタの第
2の電極がプレート電極に接続され、第3のMOSトラ
ンジスタのゲートがデータ初期化用制御信号線に接続さ
れ、第3のMOSトランジスタのドレインが第2の強誘
電体キャパシタの第1の電極に接続され、第3のMOS
トランジスタのソースがデータ初期化電位信号線に接続
されている。
第1のビット線と対になった第2のビット線が接続さ
れ、第1のMOSトランジスタのゲートが第1のワード
線に接続され、第1の強誘電体キャパシタの第1の電極
が第1のMOSトランジスタのソースに接続され、第1
のMOSトランジスタのドレインが第1ビット線に接続
され、第1の強誘電体キャパシタの第2の電極がプレー
ト電極に接続され、第2のMOSトランジスタのゲート
が第2のワード線に接続され、第2の強誘電体キャパシ
タの第1の電極が第2のMOSトランジスタのソースに
接続され、第2のMOSトランジスタのドレインが第2
のビット線に接続され、第2の強誘電体キャパシタの第
2の電極がプレート電極に接続され、第3のMOSトラ
ンジスタのゲートがデータ初期化用制御信号線に接続さ
れ、第3のMOSトランジスタのドレインが第2の強誘
電体キャパシタの第1の電極に接続され、第3のMOS
トランジスタのソースがデータ初期化電位信号線に接続
されている。
【0027】第10の発明は、増幅器に第1のビット線
と第1のビット線と対になった第2のビット線が接続さ
れ、第1のMOSトランジスタのゲートが第1のワード
線に接続され、第1の強誘電体キャパシタの第1の電極
が第1のMOSトランジスタのソースに接続され、第1
のMOSトランジスタのドレインが第1ビット線に接続
され、第1の強誘電体キャパシタの第2の電極が第1の
プレート電極に接続され、第2のMOSトランジスタの
ゲートが第2のワード線に接続され、第2の強誘電体キ
ャパシタの第1の電極が前記第2のMOSトランジスタ
のソースに接続 され、第2のMOSトランジスタのドレ
インが第2のビット線に接続され、第2の強誘電体キャ
パシタの第2の電極が第2のプレート電極に接続され、
第3のMOSトランジスタのゲートがデータ初期化用制
御信号線に接続され、第3のMOSトランジスタのドレ
インが第2の強誘電体キャパシタの第1の電極に接続さ
れ、第3のMOSトランジスタのソースがデータ初期化
電位信号線に接続されており、メモリセルのデータの読
み出し動作開始前における第2のプレート電極の論理電
圧および第2のビット線の論理電圧が第2の強誘電体キ
ャパシタの第1の電極の論理電圧と逆の論理電圧とす
る。
と第1のビット線と対になった第2のビット線が接続さ
れ、第1のMOSトランジスタのゲートが第1のワード
線に接続され、第1の強誘電体キャパシタの第1の電極
が第1のMOSトランジスタのソースに接続され、第1
のMOSトランジスタのドレインが第1ビット線に接続
され、第1の強誘電体キャパシタの第2の電極が第1の
プレート電極に接続され、第2のMOSトランジスタの
ゲートが第2のワード線に接続され、第2の強誘電体キ
ャパシタの第1の電極が前記第2のMOSトランジスタ
のソースに接続 され、第2のMOSトランジスタのドレ
インが第2のビット線に接続され、第2の強誘電体キャ
パシタの第2の電極が第2のプレート電極に接続され、
第3のMOSトランジスタのゲートがデータ初期化用制
御信号線に接続され、第3のMOSトランジスタのドレ
インが第2の強誘電体キャパシタの第1の電極に接続さ
れ、第3のMOSトランジスタのソースがデータ初期化
電位信号線に接続されており、メモリセルのデータの読
み出し動作開始前における第2のプレート電極の論理電
圧および第2のビット線の論理電圧が第2の強誘電体キ
ャパシタの第1の電極の論理電圧と逆の論理電圧とす
る。
【0028】第11の発明は、増幅器に第1のビット線
と第1のビット線と対になった第2のビット線が接続さ
れ、第1のMOSトランジスタのゲートが第1のワード
線に接続され、第1の強誘電体キャパシタの第1の電極
が前記第1のMOSトランジスタのソースに接続され、
第1のMOSトランジスタのドレインが第1ビット線に
接続され、第1の強誘電体キャパシタの第2の電極が第
1のプレート電極に接続され、第2のMOSトランジス
タのゲートが第2のワード線に接続され、第2の強誘電
体キャパシタの第1の電極が第2のMOSトランジスタ
のソースに接続され、第2のMOSトランジスタのドレ
インが第2のビット線に接続され、第2の強誘電体キャ
パシタの第2の電極が第2のプレート電極に接続され、
第3のMOSトランジスタのゲートがデータ初期化用制
御信号線に接続され、第3のMOSトランジスタのドレ
インが第2の強誘電体キャパシタの第1の電極に接続さ
れ、第3のMOSトランジスタのソースがデータ初期化
電位信号線に接続されており、第1のMOSトランジス
タおよび第2のMOSトランジスタをオンした後に、第
1のプレート電極および第2のプレート電極の論理電圧
を反転する。
と第1のビット線と対になった第2のビット線が接続さ
れ、第1のMOSトランジスタのゲートが第1のワード
線に接続され、第1の強誘電体キャパシタの第1の電極
が前記第1のMOSトランジスタのソースに接続され、
第1のMOSトランジスタのドレインが第1ビット線に
接続され、第1の強誘電体キャパシタの第2の電極が第
1のプレート電極に接続され、第2のMOSトランジス
タのゲートが第2のワード線に接続され、第2の強誘電
体キャパシタの第1の電極が第2のMOSトランジスタ
のソースに接続され、第2のMOSトランジスタのドレ
インが第2のビット線に接続され、第2の強誘電体キャ
パシタの第2の電極が第2のプレート電極に接続され、
第3のMOSトランジスタのゲートがデータ初期化用制
御信号線に接続され、第3のMOSトランジスタのドレ
インが第2の強誘電体キャパシタの第1の電極に接続さ
れ、第3のMOSトランジスタのソースがデータ初期化
電位信号線に接続されており、第1のMOSトランジス
タおよび第2のMOSトランジスタをオンした後に、第
1のプレート電極および第2のプレート電極の論理電圧
を反転する。
【0029】第12の発明は、増幅器に第1のビット線
と第1のビット線と対になった第2のビット線が接続さ
れ、第1のMOSトランジスタのゲートが第1のワード
線に接続され、第1の強誘電体キャパシタの第1の電極
が第1のMOSトランジスタのソースに接続され、第1
のMOSトランジスタのドレインが第1ビット線に接続
され、第1の強誘電体キャパシタの第2の電極が第1の
プレート電極に接続さ れ、第2のMOSトランジスタの
ゲートが第2のワード線に接続され、第2の強誘電体キ
ャパシタの第1の電極が第2のMOSトランジスタのソ
ースに接続され、第2のMOSトランジスタのドレイン
が第2のビット線に接続され、第2の強誘電体キャパシ
タの第2の電極が第2のプレート電極に接続され、第3
のMOSトランジスタのゲートがデータ初期化用制御信
号線に接続され、第3のMOSトランジスタのドレイン
が第2の強誘電体キャパシタの第1の電極に接続され、
第3のMOSトランジスタのソースがデータ初期化電位
信号線に接続されており、第1のMOSトランジスタお
よび第2のMOSトランジスタをオンした後に、メモリ
セルのデータの読み出しあるいは書き込み動作開始前に
おける第1のビット線および第2のビット線を1論理電
圧にプリチャージすることを終了し、その後に第1のプ
レート電極および第2のプレート電極の論理電圧を反転
する。
と第1のビット線と対になった第2のビット線が接続さ
れ、第1のMOSトランジスタのゲートが第1のワード
線に接続され、第1の強誘電体キャパシタの第1の電極
が第1のMOSトランジスタのソースに接続され、第1
のMOSトランジスタのドレインが第1ビット線に接続
され、第1の強誘電体キャパシタの第2の電極が第1の
プレート電極に接続さ れ、第2のMOSトランジスタの
ゲートが第2のワード線に接続され、第2の強誘電体キ
ャパシタの第1の電極が第2のMOSトランジスタのソ
ースに接続され、第2のMOSトランジスタのドレイン
が第2のビット線に接続され、第2の強誘電体キャパシ
タの第2の電極が第2のプレート電極に接続され、第3
のMOSトランジスタのゲートがデータ初期化用制御信
号線に接続され、第3のMOSトランジスタのドレイン
が第2の強誘電体キャパシタの第1の電極に接続され、
第3のMOSトランジスタのソースがデータ初期化電位
信号線に接続されており、第1のMOSトランジスタお
よび第2のMOSトランジスタをオンした後に、メモリ
セルのデータの読み出しあるいは書き込み動作開始前に
おける第1のビット線および第2のビット線を1論理電
圧にプリチャージすることを終了し、その後に第1のプ
レート電極および第2のプレート電極の論理電圧を反転
する。
【0030】第13の発明は、増幅器に第1のビット線
と前記第1のビット線と対になった第2のビット線が接
続され、第1のMOSトランジスタのゲートが第1のワ
ード線に接続され、第1の強誘電体キャパシタの第1の
電極が前記第1のMOSトランジスタのソースに接続さ
れ、前記第1のMOSトランジスタのドレインが前記第
1ビット線に接続され、前記第1の強誘電体キャパシタ
の第2の電極が第1のプレート電極に接続され、第2の
MOSトランジスタのゲートが第2のワード線に接続さ
れ、第2の強誘電体キャパシタの第1の電極が前記第2
のMOSトランジスタのソースに接続され、前記第2の
MOSトランジスタのドレインが前記第2のビット線に
接続され、前記第2の強誘電体キャパシタの第2の電極
が第2のプレート電極に接続され、第3のMOSトラン
ジスタのゲートがデータ初期化用制御信号線に接続さ
れ、前記第3のMOSトランジスタのドレインが前記第
2の強誘電体キャパシタの第1の電極に接続され、前記
第3のMOSトランジスタのソースがデータ初期化電位
信号線に接続されており、前記第1のプレート電極およ
び前記第2のプレート電極の論理電圧を反転した後に、
前記第1のMOSトランジスタおよび前記第2のMOS
トランジスタをオンする。
と前記第1のビット線と対になった第2のビット線が接
続され、第1のMOSトランジスタのゲートが第1のワ
ード線に接続され、第1の強誘電体キャパシタの第1の
電極が前記第1のMOSトランジスタのソースに接続さ
れ、前記第1のMOSトランジスタのドレインが前記第
1ビット線に接続され、前記第1の強誘電体キャパシタ
の第2の電極が第1のプレート電極に接続され、第2の
MOSトランジスタのゲートが第2のワード線に接続さ
れ、第2の強誘電体キャパシタの第1の電極が前記第2
のMOSトランジスタのソースに接続され、前記第2の
MOSトランジスタのドレインが前記第2のビット線に
接続され、前記第2の強誘電体キャパシタの第2の電極
が第2のプレート電極に接続され、第3のMOSトラン
ジスタのゲートがデータ初期化用制御信号線に接続さ
れ、前記第3のMOSトランジスタのドレインが前記第
2の強誘電体キャパシタの第1の電極に接続され、前記
第3のMOSトランジスタのソースがデータ初期化電位
信号線に接続されており、前記第1のプレート電極およ
び前記第2のプレート電極の論理電圧を反転した後に、
前記第1のMOSトランジスタおよび前記第2のMOS
トランジスタをオンする。
【0031】第14の発明は、増幅器に第1のビット線
と第1のビット線と対になった第2 のビット線が接続さ
れ、第1のMOSトランジスタのゲートが第1のワード
線に接続され、第1の強誘電体キャパシタの第1の電極
が第1のMOSトランジスタのソースに接続され、第1
のMOSトランジスタのドレインが第1ビット線に接続
され、第1の強誘電体キャパシタの第2の電極が第1の
プレート電極に接続され、第2のMOSトランジスタの
ゲートが第2のワード線に接続され、第2の強誘電体キ
ャパシタの第1の電極が第2のMOSトランジスタのソ
ースに接続され、第2のMOSトランジスタのドレイン
が第2のビット線に接続され、第2の強誘電体キャパシ
タの第2の電極が第2のプレート電極に接続され、第3
のMOSトランジスタのゲートがデータ初期化用制御信
号線に接続され、第3のMOSトランジスタのドレイン
が第2の強誘電体キャパシタの第1の電極に接続され、
第3のMOSトランジスタのソースがデータ初期化電位
信号線に接続されており、第2のMOSトランジスタを
オフした後に、第3のMOSトランジスタをオンし、そ
の後に第1のプレート電極および第2のプレート電極の
論理電圧を反転し、その後に第1のMOSトランジスタ
をオフする。
と第1のビット線と対になった第2 のビット線が接続さ
れ、第1のMOSトランジスタのゲートが第1のワード
線に接続され、第1の強誘電体キャパシタの第1の電極
が第1のMOSトランジスタのソースに接続され、第1
のMOSトランジスタのドレインが第1ビット線に接続
され、第1の強誘電体キャパシタの第2の電極が第1の
プレート電極に接続され、第2のMOSトランジスタの
ゲートが第2のワード線に接続され、第2の強誘電体キ
ャパシタの第1の電極が第2のMOSトランジスタのソ
ースに接続され、第2のMOSトランジスタのドレイン
が第2のビット線に接続され、第2の強誘電体キャパシ
タの第2の電極が第2のプレート電極に接続され、第3
のMOSトランジスタのゲートがデータ初期化用制御信
号線に接続され、第3のMOSトランジスタのドレイン
が第2の強誘電体キャパシタの第1の電極に接続され、
第3のMOSトランジスタのソースがデータ初期化電位
信号線に接続されており、第2のMOSトランジスタを
オフした後に、第3のMOSトランジスタをオンし、そ
の後に第1のプレート電極および第2のプレート電極の
論理電圧を反転し、その後に第1のMOSトランジスタ
をオフする。
【0032】第15の発明は、第14の発明の半導体メ
モリ装置において、ダミーメモリセルデータ初期化電位
信号線が接地電位に接続されている。
モリ装置において、ダミーメモリセルデータ初期化電位
信号線が接地電位に接続されている。
【0033】第16の発明は、第14の発明の半導体メ
モリ装置において、メモリセルのデータの読み出しある
いは書き込み動作開始前における第1のビット線および
第2のビット線の論理電圧が接地電位である。
モリ装置において、メモリセルのデータの読み出しある
いは書き込み動作開始前における第1のビット線および
第2のビット線の論理電圧が接地電位である。
【0034】第17の発明は、第14の発明の半導体メ
モリ装置において、メモリセルのデータの読み出し動作
開始前における第1のプレート電極の論理電圧が第1の
ビット線の論理電圧と逆の論理電圧とする。
モリ装置において、メモリセルのデータの読み出し動作
開始前における第1のプレート電極の論理電圧が第1の
ビット線の論理電圧と逆の論理電圧とする。
【0035】第18の発明は、第14の発明の半導体メ
モリ装置において、メモリセルのデータの読み出し動作
開始前における第2のプレート電極の論理電圧および第
2の強誘電体キャパシタの第1の電極の論理電圧が第2
のビット線の論理電圧と逆の 論理電圧とする。
モリ装置において、メモリセルのデータの読み出し動作
開始前における第2のプレート電極の論理電圧および第
2の強誘電体キャパシタの第1の電極の論理電圧が第2
のビット線の論理電圧と逆の 論理電圧とする。
【0036】第19の発明は、第5、第10,第17ま
たは第18の発明の半導体メモリ装置において、第1の
プレート電極の論理電圧がつねに同じまたは第2のプレ
ート電極の論理電圧がつねに同じである。
たは第18の発明の半導体メモリ装置において、第1の
プレート電極の論理電圧がつねに同じまたは第2のプレ
ート電極の論理電圧がつねに同じである。
【0037】
【作用】上記のような構成および動作の半導体メモリ装
置にすることにより、ダミーメモリセルキャパシタの初
期化が行え、読み出し時の誤動作がなくなる。また、デ
ータ読み出し後のダミーメモリセルキャパシタの状態を
確実に初期状態とすることができ、読み出し時の誤動作
がなくなる。また、消費電力の集中がない半導体メモリ
装置とすることができる。
置にすることにより、ダミーメモリセルキャパシタの初
期化が行え、読み出し時の誤動作がなくなる。また、デ
ータ読み出し後のダミーメモリセルキャパシタの状態を
確実に初期状態とすることができ、読み出し時の誤動作
がなくなる。また、消費電力の集中がない半導体メモリ
装置とすることができる。
【0038】
【実施例】本発明の半導体メモリ装置の第1の実施例に
ついて説明する。図1はこの半導体メモリ装置の回路構
成図、図2はそれを駆動する際の動作タイミング図であ
る。
ついて説明する。図1はこの半導体メモリ装置の回路構
成図、図2はそれを駆動する際の動作タイミング図であ
る。
【0039】まず、この実施例の構成について、図1を
参照して説明する。本体メモリセルは本体メモリセル強
誘電体キャパシタCs1〜Cs8と、ワード線WL0〜
WL3がゲートに接続されたNチャネル型MOSトラン
ジスタQnとから構成されている。本体メモリセル強誘
電体キャパシタCs1〜Cs8の第1の電極がNチャネ
ル型MOSトランジスタQnのソースに接続されてい
る。本体メモリセル強誘電体キャパシタCs1〜Cs8
の第2の電極はセルプレート電極CP0かCP1のいず
れかと接続されている。また、本体メモリセルを構成す
るNチャネル型MOSトランジスタQnのドレインはビ
ット線BL0、/BL0、BL1と/BL1のいずれか
と接続されている。ダミーメモリセルも同様に、ダミー
メモリセル強誘電体キャパシタCd1〜Cd4と、ダミ
ーワード線DWL0〜DWL1がゲートに接続されたN
チャネル型MOSトランジスタQnとから構成されてい
る。ダミーメモリセル強誘電体キャパシタCd1〜Cd
4の第1の電極がNチャネル型MOSトランジスタQn
のソースに接続されている。ダミーメモリセル強誘電体
キャパシタCd1〜Cd4の第2の電極はダミーセルプ
レート電極DCP0とDCP1のいずれかと接続されて
いる。また、ダミーメモリセルを構成するNチャネル型
MOSトランジスタQnのドレインは、ビット線BL
0、/BL0、BL1と/BL1のいずれかと接続され
ている。また、ビット線BL0と/BL0、BL1と/
BL1の各組はそれぞれセンスアンプSA0、SA1に
接続されている。センスアンプSA0、SA1は、それ
ぞれセンスアンプ制御信号SAE0、SAE1で制御さ
れており、SAE0、SAE1が論理電圧“H”のとき
に動作する。また、ビット線BL0と/BL0、BL1
と/BL1は、ゲートにビット線イコライズおよびプリ
チャージ制御信号EQ11が印加されたNチャネル型M
OSトランジスタQnを介して接続されており、さらに
ビット線BL0、/BL0、BL1と/BL1とのそれ
ぞれはゲートにビット線イコライズおよびプリチャージ
制御信号EQ11が印加されたNチャネル型MOSトラ
ンジスタQnを介して接地電圧VSSに接続されてい
る。
参照して説明する。本体メモリセルは本体メモリセル強
誘電体キャパシタCs1〜Cs8と、ワード線WL0〜
WL3がゲートに接続されたNチャネル型MOSトラン
ジスタQnとから構成されている。本体メモリセル強誘
電体キャパシタCs1〜Cs8の第1の電極がNチャネ
ル型MOSトランジスタQnのソースに接続されてい
る。本体メモリセル強誘電体キャパシタCs1〜Cs8
の第2の電極はセルプレート電極CP0かCP1のいず
れかと接続されている。また、本体メモリセルを構成す
るNチャネル型MOSトランジスタQnのドレインはビ
ット線BL0、/BL0、BL1と/BL1のいずれか
と接続されている。ダミーメモリセルも同様に、ダミー
メモリセル強誘電体キャパシタCd1〜Cd4と、ダミ
ーワード線DWL0〜DWL1がゲートに接続されたN
チャネル型MOSトランジスタQnとから構成されてい
る。ダミーメモリセル強誘電体キャパシタCd1〜Cd
4の第1の電極がNチャネル型MOSトランジスタQn
のソースに接続されている。ダミーメモリセル強誘電体
キャパシタCd1〜Cd4の第2の電極はダミーセルプ
レート電極DCP0とDCP1のいずれかと接続されて
いる。また、ダミーメモリセルを構成するNチャネル型
MOSトランジスタQnのドレインは、ビット線BL
0、/BL0、BL1と/BL1のいずれかと接続され
ている。また、ビット線BL0と/BL0、BL1と/
BL1の各組はそれぞれセンスアンプSA0、SA1に
接続されている。センスアンプSA0、SA1は、それ
ぞれセンスアンプ制御信号SAE0、SAE1で制御さ
れており、SAE0、SAE1が論理電圧“H”のとき
に動作する。また、ビット線BL0と/BL0、BL1
と/BL1は、ゲートにビット線イコライズおよびプリ
チャージ制御信号EQ11が印加されたNチャネル型M
OSトランジスタQnを介して接続されており、さらに
ビット線BL0、/BL0、BL1と/BL1とのそれ
ぞれはゲートにビット線イコライズおよびプリチャージ
制御信号EQ11が印加されたNチャネル型MOSトラ
ンジスタQnを介して接地電圧VSSに接続されてい
る。
【0040】次に、第1の実施例の半導体メモリ装置の
動作について、図2の動作タイミング図を用いて説明す
る。従来例に示したように、本体メモリセルキャパシタ
の強誘電体は図26に示したヒステリシス特性を、ダミ
ーメモリセルキャパシタの強誘電体は図27に示したヒ
ステリシス特性を示す。
動作について、図2の動作タイミング図を用いて説明す
る。従来例に示したように、本体メモリセルキャパシタ
の強誘電体は図26に示したヒステリシス特性を、ダミ
ーメモリセルキャパシタの強誘電体は図27に示したヒ
ステリシス特性を示す。
【0041】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“L”とし、ビット線イコライ
ズおよびプリチャージ制御信号EQ11を論理電圧
“H”とし、ビット線を論理電圧“L”とする。その
後、ビット線イコライズおよびプリチャージ制御信号E
Q11を論理電圧“L”とし、ビット線をフローティン
グ状態とする。次に、本体メモリセルキャパシタCs2
のデータを読み出すために、ワード線WL1、ダミーワ
ード線DWL1、セルプレート電極CP0、ダミーセル
プレート電極DCP0を論理電圧“H”とすると、ビッ
ト線BL0にダミーメモリセルのデータが読み出され、
ビット線/BL0に本体メモリセルのデータが読み出さ
れる。このとき、本体メモリセルのデータが“1”であ
る場合、図26の点Bの状態から点Dの状態になり、電
荷Q1がビット線に読み出される。本体メモリセルのデ
ータが“0”である場合、図26の点Eの状態から点D
の状態になって、電荷Q0がビット線に読み出される。
このときダミーメモリセルが図27の点Kの状態から点
Jの状態になり、電荷Qdがビット線に読み出される。
その後、センスアンプ制御信号SAE0を論理電圧
“H”とし、センスアンプSA0を動作させ、ビット線
BL0、/BL0に読み出されたデータを増幅する。次
に、セルプレート電極CP0を論理電圧“L”とする。
このとき、本体メモリセルのデータが“1”である場
合、図26の点Aの状態になる。本体メモリセルのデー
タが“0”である場合、図26の点Eの状態になる。
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“L”とし、ビット線イコライ
ズおよびプリチャージ制御信号EQ11を論理電圧
“H”とし、ビット線を論理電圧“L”とする。その
後、ビット線イコライズおよびプリチャージ制御信号E
Q11を論理電圧“L”とし、ビット線をフローティン
グ状態とする。次に、本体メモリセルキャパシタCs2
のデータを読み出すために、ワード線WL1、ダミーワ
ード線DWL1、セルプレート電極CP0、ダミーセル
プレート電極DCP0を論理電圧“H”とすると、ビッ
ト線BL0にダミーメモリセルのデータが読み出され、
ビット線/BL0に本体メモリセルのデータが読み出さ
れる。このとき、本体メモリセルのデータが“1”であ
る場合、図26の点Bの状態から点Dの状態になり、電
荷Q1がビット線に読み出される。本体メモリセルのデ
ータが“0”である場合、図26の点Eの状態から点D
の状態になって、電荷Q0がビット線に読み出される。
このときダミーメモリセルが図27の点Kの状態から点
Jの状態になり、電荷Qdがビット線に読み出される。
その後、センスアンプ制御信号SAE0を論理電圧
“H”とし、センスアンプSA0を動作させ、ビット線
BL0、/BL0に読み出されたデータを増幅する。次
に、セルプレート電極CP0を論理電圧“L”とする。
このとき、本体メモリセルのデータが“1”である場
合、図26の点Aの状態になる。本体メモリセルのデー
タが“0”である場合、図26の点Eの状態になる。
【0042】次に、ワード線WL1、ダミーワード線D
WL1を論理電圧“L”とする。このとき、本体メモリ
セルのデータが“1”でれば、図26の点Aまたは点B
の状態になり、本体メモリセルのデータが“0”であれ
ば、図26の点Eの状態になる。
WL1を論理電圧“L”とする。このとき、本体メモリ
セルのデータが“1”でれば、図26の点Aまたは点B
の状態になり、本体メモリセルのデータが“0”であれ
ば、図26の点Eの状態になる。
【0043】次に、ダミーセルプレート電極CP0を論
理電圧“L”とし、センスアンプ制御信号SAE0を論
理電圧“L”とし、ビット線イコライズおよびプリチャ
ージ制御信号EQ11を論理電圧“H”とし、ビット線
を論理電圧“L”とする。
理電圧“L”とし、センスアンプ制御信号SAE0を論
理電圧“L”とし、ビット線イコライズおよびプリチャ
ージ制御信号EQ11を論理電圧“H”とし、ビット線
を論理電圧“L”とする。
【0044】この第1の実施例の特徴としては、ダミー
ワード線を論理電圧“L”とした後にダミーセルプレー
ト電極を論理電圧“L”とすることによって、ダミーメ
モリセルの初期状態を確実に図27の点Kの状態にでき
る。このため次回のデータ読み出し時に誤動作が生じる
ことがない。ちなみに、ダミーセルプレート電極を論理
電圧“L”とした後に、ダミーワード線を論理電圧
“L”とした場合、本体メモリセルのデータが“0”の
とき、ダミーセルプレート電極が論理電圧“L”となっ
たときにダミーメモリセルが図27の点Gの状態とな
る。ダミーワード線が論理電圧“L”となったときにダ
ミーメモリセルが図27の点Gまたは点Hの状態とな
る。このようにダミーメモリセルの初期状態が図27の
点Kの状態でないため、次回のデータ読み出し時誤動作
を起こすこととなる。
ワード線を論理電圧“L”とした後にダミーセルプレー
ト電極を論理電圧“L”とすることによって、ダミーメ
モリセルの初期状態を確実に図27の点Kの状態にでき
る。このため次回のデータ読み出し時に誤動作が生じる
ことがない。ちなみに、ダミーセルプレート電極を論理
電圧“L”とした後に、ダミーワード線を論理電圧
“L”とした場合、本体メモリセルのデータが“0”の
とき、ダミーセルプレート電極が論理電圧“L”となっ
たときにダミーメモリセルが図27の点Gの状態とな
る。ダミーワード線が論理電圧“L”となったときにダ
ミーメモリセルが図27の点Gまたは点Hの状態とな
る。このようにダミーメモリセルの初期状態が図27の
点Kの状態でないため、次回のデータ読み出し時誤動作
を起こすこととなる。
【0045】本発明の半導体メモリ装置の第2の実施例
について説明する。図3はこの半導体メモリ装置の回路
構成図、図4はそれを駆動する際の動作タイミング図で
ある。
について説明する。図3はこの半導体メモリ装置の回路
構成図、図4はそれを駆動する際の動作タイミング図で
ある。
【0046】まず、この実施例の構成について、図3を
参照して説明する。本体メモリセルは本体メモリセル強
誘電体キャパシタCs1〜Cs8と、ワード線WL0〜
WL3がゲートに接続されたNチャネル型MOSトラン
ジスタQnとから構成されている。本体メモリセル強誘
電体キャパシタCs1〜Cs8の第1の電極はNチャネ
ル型MOSトランジスタQnのソースに接続され、本体
メモリセル強誘電体キャパシタCs1〜Cs8の第2の
電極はセルプレート電極CP0(DCP0)とCP1
(DCP1)とのいずれかとに接続されている。また、
本体メモリセルを構成するNチャネル型MOSトランジ
スタQnのドレインはビット線BL0、/BL0、BL
1と/BL1のいずれかとに接続されている。ダミーメ
モリセルも同様にダミーメモリセル強誘電体キャパシタ
Cd1〜Cd4と、ダミーワード線DWL0〜DWL1
がゲートに接続されたNチャネル型MOSトランジスタ
Qnとから構成されている。ダミーメモリセル強誘電体
キャパシタCd1〜Cd4の第1の電極はNチャネル型
MOSトランジスタQnのソースに接続され、ダミーメ
モリセル強誘電体キャパシタCd1〜Cd4の第2の電
極はセルプレート電極CP0(DCP0)とCP1(D
CP1)とのいずれかと接続されている。また、ダミー
メモリセルを構成するNチャネル型MOSトランジスタ
Qnのドレインはビット線BL0、/BL0、BL1と
/BL1とのいずれかと接続されている。また、ビット
線BL0と/BL0、BL1と/BL1の各組はそれぞ
れセンスアンプSA0、SA1に接続されている。セン
スアンプSA0、SA1はそれぞれセンスアンプ制御信
号SAE0、SAE1で制御され、SAE0、SAE1
が論理電圧“H”のとき動作する。また、ビット線BL
0と/BL0、BL1と/BL1の各組はゲートにビッ
ト線イコライズおよびプリチャージ制御信号EQ21が
印加されたNチャネル型MOSトランジスタQnを介し
て接続されている。さらに、ビット線BL0、/BL
0、BL1、/BL1のそれぞれはゲートにビット線イ
コライズおよびプリチャージ制御信号EQ21が印加さ
れたNチャネル型MOSトランジスタQnを介して接地
電圧VSSに接続されている。
参照して説明する。本体メモリセルは本体メモリセル強
誘電体キャパシタCs1〜Cs8と、ワード線WL0〜
WL3がゲートに接続されたNチャネル型MOSトラン
ジスタQnとから構成されている。本体メモリセル強誘
電体キャパシタCs1〜Cs8の第1の電極はNチャネ
ル型MOSトランジスタQnのソースに接続され、本体
メモリセル強誘電体キャパシタCs1〜Cs8の第2の
電極はセルプレート電極CP0(DCP0)とCP1
(DCP1)とのいずれかとに接続されている。また、
本体メモリセルを構成するNチャネル型MOSトランジ
スタQnのドレインはビット線BL0、/BL0、BL
1と/BL1のいずれかとに接続されている。ダミーメ
モリセルも同様にダミーメモリセル強誘電体キャパシタ
Cd1〜Cd4と、ダミーワード線DWL0〜DWL1
がゲートに接続されたNチャネル型MOSトランジスタ
Qnとから構成されている。ダミーメモリセル強誘電体
キャパシタCd1〜Cd4の第1の電極はNチャネル型
MOSトランジスタQnのソースに接続され、ダミーメ
モリセル強誘電体キャパシタCd1〜Cd4の第2の電
極はセルプレート電極CP0(DCP0)とCP1(D
CP1)とのいずれかと接続されている。また、ダミー
メモリセルを構成するNチャネル型MOSトランジスタ
Qnのドレインはビット線BL0、/BL0、BL1と
/BL1とのいずれかと接続されている。また、ビット
線BL0と/BL0、BL1と/BL1の各組はそれぞ
れセンスアンプSA0、SA1に接続されている。セン
スアンプSA0、SA1はそれぞれセンスアンプ制御信
号SAE0、SAE1で制御され、SAE0、SAE1
が論理電圧“H”のとき動作する。また、ビット線BL
0と/BL0、BL1と/BL1の各組はゲートにビッ
ト線イコライズおよびプリチャージ制御信号EQ21が
印加されたNチャネル型MOSトランジスタQnを介し
て接続されている。さらに、ビット線BL0、/BL
0、BL1、/BL1のそれぞれはゲートにビット線イ
コライズおよびプリチャージ制御信号EQ21が印加さ
れたNチャネル型MOSトランジスタQnを介して接地
電圧VSSに接続されている。
【0047】次に、第2の実施例である半導体メモリ装
置の動作について、図4の動作タイミング図を用いて説
明する。ただし、第1の実施例と同様に、本体メモリセ
ルキャパシタの強誘電体は図26のヒステリシス特性を
示し、ダミーメモリセルキャパシタの強誘電体は図27
のヒステリシス特性を示す。
置の動作について、図4の動作タイミング図を用いて説
明する。ただし、第1の実施例と同様に、本体メモリセ
ルキャパシタの強誘電体は図26のヒステリシス特性を
示し、ダミーメモリセルキャパシタの強誘電体は図27
のヒステリシス特性を示す。
【0048】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“L”とし、ビット線イコライ
ズおよびプリチャージ制御信号EQ21を論理電圧
“H”、ビット線を論理電圧“L”とする。その後、ビ
ット線イコライズおよびプリチャージ制御信号EQ21
を論理電圧“L”とし、ビット線をフローティング状態
とする。次に、本体メモリセルキャパシタCs2のデー
タを読み出すために、ワード線WL1、ダミーワード線
DWL1、セルプレート電極CP0(DCP0)を論理
電圧“H”とすると、ビット線BL0にダミーメモリセ
ルのデータが読み出され、ビット線/BL0に本体メモ
リセルのデータが読み出される。このとき、本体メモリ
セルのデータが“1”であれば、図26の点Bの状態か
ら点Dの状態になり、電荷Q1がビット線に読み出され
る。本体メモリセルのデータが“0”であれば、図26
の点Eの状態から点Dの状態になって電荷Q0がビット
線に読み出される。このときダミーメモリセルが図27
の点Kの状態から点Jの状態になり、電荷Qdがビット
線に読み出される。その後、センスアンプ制御信号SA
E0を論理電圧“H”とし、センスアンプSA0を動作
させ、ビット線BL0、/BL0に読み出されたデータ
を増幅する。次に、ダミーワード線DWL1を論理電圧
“L”とする。次に、セルプレート電極CP0(DCP
0)を論理電圧“L”とする。このとき、本体メモリセ
ルのデータが“1”である場合、図26の点Aの状態に
なる。本体メモリセルのデータが“0”である場合、図
26の点Eの状態になる。次に、ワード線WL1を論理
電圧“L”とする。このとき、本体メモリセルのデータ
が“1”であれば、図26の点Aまたは点Bの状態にな
り、本体メモリセルのデータが“0”であれば、図26
の点Eの状態になる。次に、センスアンプ制御信号SA
E0を論理電圧“L”とし、ビット線イコライズおよび
プリチャージ制御信号EQ21を論理電圧“H”とし、
ビット線を論理電圧“L”とする。
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“L”とし、ビット線イコライ
ズおよびプリチャージ制御信号EQ21を論理電圧
“H”、ビット線を論理電圧“L”とする。その後、ビ
ット線イコライズおよびプリチャージ制御信号EQ21
を論理電圧“L”とし、ビット線をフローティング状態
とする。次に、本体メモリセルキャパシタCs2のデー
タを読み出すために、ワード線WL1、ダミーワード線
DWL1、セルプレート電極CP0(DCP0)を論理
電圧“H”とすると、ビット線BL0にダミーメモリセ
ルのデータが読み出され、ビット線/BL0に本体メモ
リセルのデータが読み出される。このとき、本体メモリ
セルのデータが“1”であれば、図26の点Bの状態か
ら点Dの状態になり、電荷Q1がビット線に読み出され
る。本体メモリセルのデータが“0”であれば、図26
の点Eの状態から点Dの状態になって電荷Q0がビット
線に読み出される。このときダミーメモリセルが図27
の点Kの状態から点Jの状態になり、電荷Qdがビット
線に読み出される。その後、センスアンプ制御信号SA
E0を論理電圧“H”とし、センスアンプSA0を動作
させ、ビット線BL0、/BL0に読み出されたデータ
を増幅する。次に、ダミーワード線DWL1を論理電圧
“L”とする。次に、セルプレート電極CP0(DCP
0)を論理電圧“L”とする。このとき、本体メモリセ
ルのデータが“1”である場合、図26の点Aの状態に
なる。本体メモリセルのデータが“0”である場合、図
26の点Eの状態になる。次に、ワード線WL1を論理
電圧“L”とする。このとき、本体メモリセルのデータ
が“1”であれば、図26の点Aまたは点Bの状態にな
り、本体メモリセルのデータが“0”であれば、図26
の点Eの状態になる。次に、センスアンプ制御信号SA
E0を論理電圧“L”とし、ビット線イコライズおよび
プリチャージ制御信号EQ21を論理電圧“H”とし、
ビット線を論理電圧“L”とする。
【0049】この第2の実施例の特徴としては、第1の
実施例と同様にダミーワード線を論理電圧“L”とした
後に(ダミー)セルプレート電極を論理電圧“L”とす
ることによって、ダミーメモリセルの初期状態を確実に
図27の点Kの状態にできることである。また、上述し
たような図4の動作タイミングにより、本体メモリセル
のセルプレート電極とダミーメモリセルのダミーセルプ
レート電極を共通にすることができる。
実施例と同様にダミーワード線を論理電圧“L”とした
後に(ダミー)セルプレート電極を論理電圧“L”とす
ることによって、ダミーメモリセルの初期状態を確実に
図27の点Kの状態にできることである。また、上述し
たような図4の動作タイミングにより、本体メモリセル
のセルプレート電極とダミーメモリセルのダミーセルプ
レート電極を共通にすることができる。
【0050】本発明の半導体メモリ装置の第3の実施例
について説明する。図3はこの半導体メモリ装置の回路
構成図、図5はそれを駆動する際の動作タイミング図で
ある。
について説明する。図3はこの半導体メモリ装置の回路
構成図、図5はそれを駆動する際の動作タイミング図で
ある。
【0051】この実施例の回路構成は第2の実施例と同
様である。その動作については、第1の実施例と同様に
ダミーメモリセルキャパシタの強誘電体のヒステリシス
特性は図27に示したもので説明される。
様である。その動作については、第1の実施例と同様に
ダミーメモリセルキャパシタの強誘電体のヒステリシス
特性は図27に示したもので説明される。
【0052】ここで本体メモリセルのデータを読み出す
タイミングは第2の実施例と同様である。
タイミングは第2の実施例と同様である。
【0053】図5でセンスアンプ制御信号SAE0の論
理電圧を“L”とし、ビット線イコライズおよびプリチ
ャージ制御信号EQ21を論理電圧“H”、ビット線を
論理電圧“L”とし、本体メモリセルのデータの読みだ
しを終了する。ここまでは第2の実施例と同じである。
次に、図5に示してあるように、ダミーワード線DWL
1とセルプレート電極CP0(DCP0)を論理電圧
“H”とする状態がある。これが、ダミーメモリセルの
データの初期状態化のタイミングであり、ダミーメモリ
セルの状態は図27の点Jの状態になる。この後セルプ
レート電極CP0(DCP0)を論理電圧“L”とし、
ダミーワード線DWL1を論理電圧“L”とすることに
よって、ダミーメモリセルの状態は図27の点Kの状態
になる。
理電圧を“L”とし、ビット線イコライズおよびプリチ
ャージ制御信号EQ21を論理電圧“H”、ビット線を
論理電圧“L”とし、本体メモリセルのデータの読みだ
しを終了する。ここまでは第2の実施例と同じである。
次に、図5に示してあるように、ダミーワード線DWL
1とセルプレート電極CP0(DCP0)を論理電圧
“H”とする状態がある。これが、ダミーメモリセルの
データの初期状態化のタイミングであり、ダミーメモリ
セルの状態は図27の点Jの状態になる。この後セルプ
レート電極CP0(DCP0)を論理電圧“L”とし、
ダミーワード線DWL1を論理電圧“L”とすることに
よって、ダミーメモリセルの状態は図27の点Kの状態
になる。
【0054】この第3の実施例の特徴としては、ダミー
メモリセルのデータの初期状態化のタイミング動作によ
り、ダミーメモリセルのデータを確実に図27の点Kの
初期状態とできることである。特にデバイス製造後の電
源投入時にはダミーメモリセルは初期状態でない場合が
あり、このようなときに使用する。
メモリセルのデータの初期状態化のタイミング動作によ
り、ダミーメモリセルのデータを確実に図27の点Kの
初期状態とできることである。特にデバイス製造後の電
源投入時にはダミーメモリセルは初期状態でない場合が
あり、このようなときに使用する。
【0055】第1、第2の実施例では、データの読みだ
しの一連の動作タイミングの最後にダミーメモリセルの
初期化を行うため、読みだし動作を行うことなくダミー
メモリセルの初期化はできない。
しの一連の動作タイミングの最後にダミーメモリセルの
初期化を行うため、読みだし動作を行うことなくダミー
メモリセルの初期化はできない。
【0056】本発明の半導体メモリ装置の第4の実施例
について説明する。図6はこの半導体メモリ装置の回路
構成図、図7はその動作タイミング図である。
について説明する。図6はこの半導体メモリ装置の回路
構成図、図7はその動作タイミング図である。
【0057】まず、この実施例の構成について、図6を
参照して説明する。第2の実施例と同様に、本体メモリ
セルは本体メモリセル強誘電体キャパシタCs1〜Cs
8と、ワード線WL0〜WL3がゲートに接続されたN
チャネル型MOSトランジスタQnとから構成されてい
る。本体メモリセル強誘電体キャパシタCs1〜Cs8
の第1の電極はNチャネル型MOSトランジスタQnの
ソースに接続され、本体メモリセル強誘電体キャパシタ
Cs1〜Cs8の第2の電極はセルプレート電極CP0
(DCP0)かCP1(DCP1)かに接続されてい
る。また、本体メモリセルを構成するNチャネル型MO
SトランジスタQnのドレインはビット線BL0、/B
L0、BL1とBL1のいずれかに接続されている。ダ
ミーメモリセルも同様にダミーメモリセル強誘電体キャ
パシタCd1〜Cd4と、ダミーワード線DWL0〜D
WL1がゲートに接続されたNチャネル型MOSトラン
ジスタQnとから構成されている。ダミーメモリセル強
誘電体キャパシタCd1〜Cd4の第1の電極はNチャ
ネル型MOSトランジスタQnのソースに接続され、ダ
ミーメモリセル強誘電体キャパシタCd1〜Cd4の第
2の電極はセルプレート電極CP0(DCP0)かCP
1(DCP1)かに接続されている。また、ダミーメモ
リセル強誘電体キャパシタCd1〜Cd4の第1の電極
はゲートがダミーメモリセルデータ初期化用制御信号D
CW41であるNチャネル型MOSトランジスタQnを
介して接地電圧VSSに接続されている。また、ダミー
メモリセルを構成するNチャネル型MOSトランジスタ
Qnのドレインはビット線BL0、/BL0、BL1と
/BL1のいずれかに接続されている。また、ビット線
BL0と/BL0、BL1と/BL1の各組はそれぞれ
センスアンプSA0、SA1に接続されている。また、
センスアンプSA0、SA1はそれぞれセンスアンプ制
御信号SAE0、SAE1で制御され、SAE0、SA
E1が論理電圧“H”のとき動作する。また、ビット線
BL0と/BL0、BL1と/BL1の各組はゲートが
ビット線イコライズおよびプリチャージ制御信号EQ4
1であるNチャネル型MOSトランジスタQnを介して
接続されている。また、ビット線BL0、/BL0、B
L1、/BL1のそれぞれはゲートがビット線イコライ
ズおよびプリチャージ制御信号EQ41であるNチャネ
ル型MOSトランジスタQnを介して接地電圧VSSに
接続されている。
参照して説明する。第2の実施例と同様に、本体メモリ
セルは本体メモリセル強誘電体キャパシタCs1〜Cs
8と、ワード線WL0〜WL3がゲートに接続されたN
チャネル型MOSトランジスタQnとから構成されてい
る。本体メモリセル強誘電体キャパシタCs1〜Cs8
の第1の電極はNチャネル型MOSトランジスタQnの
ソースに接続され、本体メモリセル強誘電体キャパシタ
Cs1〜Cs8の第2の電極はセルプレート電極CP0
(DCP0)かCP1(DCP1)かに接続されてい
る。また、本体メモリセルを構成するNチャネル型MO
SトランジスタQnのドレインはビット線BL0、/B
L0、BL1とBL1のいずれかに接続されている。ダ
ミーメモリセルも同様にダミーメモリセル強誘電体キャ
パシタCd1〜Cd4と、ダミーワード線DWL0〜D
WL1がゲートに接続されたNチャネル型MOSトラン
ジスタQnとから構成されている。ダミーメモリセル強
誘電体キャパシタCd1〜Cd4の第1の電極はNチャ
ネル型MOSトランジスタQnのソースに接続され、ダ
ミーメモリセル強誘電体キャパシタCd1〜Cd4の第
2の電極はセルプレート電極CP0(DCP0)かCP
1(DCP1)かに接続されている。また、ダミーメモ
リセル強誘電体キャパシタCd1〜Cd4の第1の電極
はゲートがダミーメモリセルデータ初期化用制御信号D
CW41であるNチャネル型MOSトランジスタQnを
介して接地電圧VSSに接続されている。また、ダミー
メモリセルを構成するNチャネル型MOSトランジスタ
Qnのドレインはビット線BL0、/BL0、BL1と
/BL1のいずれかに接続されている。また、ビット線
BL0と/BL0、BL1と/BL1の各組はそれぞれ
センスアンプSA0、SA1に接続されている。また、
センスアンプSA0、SA1はそれぞれセンスアンプ制
御信号SAE0、SAE1で制御され、SAE0、SA
E1が論理電圧“H”のとき動作する。また、ビット線
BL0と/BL0、BL1と/BL1の各組はゲートが
ビット線イコライズおよびプリチャージ制御信号EQ4
1であるNチャネル型MOSトランジスタQnを介して
接続されている。また、ビット線BL0、/BL0、B
L1、/BL1のそれぞれはゲートがビット線イコライ
ズおよびプリチャージ制御信号EQ41であるNチャネ
ル型MOSトランジスタQnを介して接地電圧VSSに
接続されている。
【0058】次に、上記構成の半導体メモリ装置の動作
について図7の動作タイミングを示す図を用いて説明す
る。ここでも本体メモリセルキャパシタの強誘電体は図
26のヒステリシス特性を、ダミーメモリセルキャパシ
タの強誘電体は図27のヒステリシス特性を示す。
について図7の動作タイミングを示す図を用いて説明す
る。ここでも本体メモリセルキャパシタの強誘電体は図
26のヒステリシス特性を、ダミーメモリセルキャパシ
タの強誘電体は図27のヒステリシス特性を示す。
【0059】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号は論理電圧“L”、ダミーメモリセルデー
タ初期化用制御信号DCW41は論理電圧“H”であ
り、ダミーメモリセルのデータを初期状態である図27
の状態Kとしている。次にビット線イコライズおよびプ
リチャージ制御信号EQ41を論理電圧“H”、ビット
線を論理電圧“L”とする。その後、ビット線イコライ
ズおよびプリチャージ制御信号EQ41を論理電圧
“L”とし、ビット線をフローティング状態とする。ま
た、ダミーメモリセルデータ初期化用制御信号DCW4
1を論理電圧“L”とし、ダミーメモリセル強誘電体キ
ャパシタの第1の電極もフローティング状態とする。次
に、本体メモリセルキャパシタCs2のデータを読み出
すために、ワード線WL1、ダミーワード線DWL1、
セルプレート電極CP0(DCP0)を論理電圧“H”
とすると、ビット線BL0にダミーメモリセルのデータ
が読み出され、ビット線/BL0に本体メモリセルのデ
ータが読み出される。このとき、本体メモリセルのデー
タが“1”である場合には、図26の点Bの状態から点
Dの状態になって、電荷Q1がビット線に読み出され
る。また、本体メモリセルのデータが“0”である場合
には、図26の点Eの状態から点Dの状態になり、電荷
Q0がビット線に読み出される。このときダミーメモリ
セルは図27の点Kの状態から点Jの状態になって、電
荷Qdがビット線に読み出される。その後、センスアン
プ制御信号SAE0を論理電圧“H”として、センスア
ンプSA0を動作させ、ビット線BL0、/BL0に読
み出されたデータを増幅する。次に、ダミーワード線D
WL1を論理電圧“L”とする。次に、ダミーメモリセ
ルデータ初期化用制御信号DCW41を論理電圧“H”
とし、ダミーメモリセルを図27の点Jの状態とする。
次に、セルプレート電極CP0(DCP0)を論理電圧
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には、図26の点Aの状態になる。本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態になって、ダミーメモリセルが図27の点
Kの状態となる。次に、ワード線WL1を論理電圧
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には、図26の点Aまたは点Bの状態
になる。本体メモリセルのデータが“0”である場合に
は、図26の点Eの状態になる。次に、センスアンプ制
御信号SAE0を論理電圧“L”とし、ビット線イコラ
イズおよびプリチャージ制御信号EQ21を論理電圧
“H”とし、ビット線を論理電圧“L”とする。
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号は論理電圧“L”、ダミーメモリセルデー
タ初期化用制御信号DCW41は論理電圧“H”であ
り、ダミーメモリセルのデータを初期状態である図27
の状態Kとしている。次にビット線イコライズおよびプ
リチャージ制御信号EQ41を論理電圧“H”、ビット
線を論理電圧“L”とする。その後、ビット線イコライ
ズおよびプリチャージ制御信号EQ41を論理電圧
“L”とし、ビット線をフローティング状態とする。ま
た、ダミーメモリセルデータ初期化用制御信号DCW4
1を論理電圧“L”とし、ダミーメモリセル強誘電体キ
ャパシタの第1の電極もフローティング状態とする。次
に、本体メモリセルキャパシタCs2のデータを読み出
すために、ワード線WL1、ダミーワード線DWL1、
セルプレート電極CP0(DCP0)を論理電圧“H”
とすると、ビット線BL0にダミーメモリセルのデータ
が読み出され、ビット線/BL0に本体メモリセルのデ
ータが読み出される。このとき、本体メモリセルのデー
タが“1”である場合には、図26の点Bの状態から点
Dの状態になって、電荷Q1がビット線に読み出され
る。また、本体メモリセルのデータが“0”である場合
には、図26の点Eの状態から点Dの状態になり、電荷
Q0がビット線に読み出される。このときダミーメモリ
セルは図27の点Kの状態から点Jの状態になって、電
荷Qdがビット線に読み出される。その後、センスアン
プ制御信号SAE0を論理電圧“H”として、センスア
ンプSA0を動作させ、ビット線BL0、/BL0に読
み出されたデータを増幅する。次に、ダミーワード線D
WL1を論理電圧“L”とする。次に、ダミーメモリセ
ルデータ初期化用制御信号DCW41を論理電圧“H”
とし、ダミーメモリセルを図27の点Jの状態とする。
次に、セルプレート電極CP0(DCP0)を論理電圧
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には、図26の点Aの状態になる。本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態になって、ダミーメモリセルが図27の点
Kの状態となる。次に、ワード線WL1を論理電圧
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には、図26の点Aまたは点Bの状態
になる。本体メモリセルのデータが“0”である場合に
は、図26の点Eの状態になる。次に、センスアンプ制
御信号SAE0を論理電圧“L”とし、ビット線イコラ
イズおよびプリチャージ制御信号EQ21を論理電圧
“H”とし、ビット線を論理電圧“L”とする。
【0060】この第4の実施例の特徴としては、ダミー
メモリセル強誘電体キャパシタの第1の電極の状態をダ
ミーメモリセルデータ初期化用制御信号DCW41で制
御することにより、ダミーメモリセルの初期状態を図2
7の点Kの状態にできる。この第4の実施例では、ダミ
ーメモリセル強誘電体キャパシタの第1の電極の状態を
接地電圧VSS(論理電圧“L”)に固定してから、セ
ルプレート電極CP0(DCP0)を論理電圧“L”と
するため、ダミーメモリセルの初期状態を図27の点K
の状態に確実にできる。すなわち第1、第2の実施例の
ように、ダミーメモリセル強誘電体キャパシタの第1の
電極が論理電圧“H”のフローティング状態で、セルプ
レート電極CP0(DCP0)を論理電圧“L”とする
ので、セルプレート電極CP0(DCP0)をある電位
だけ変化させたとき、第1の電極はフローティング状態
であるため、同じ電位だけ変化するとは限らない。これ
に対して第4の実施例では、メモリセルの第1の電極と
セルプレート電極の両方の電極を接地電位にするので、
この両方の電極の電位差がなければ同電位になる。
メモリセル強誘電体キャパシタの第1の電極の状態をダ
ミーメモリセルデータ初期化用制御信号DCW41で制
御することにより、ダミーメモリセルの初期状態を図2
7の点Kの状態にできる。この第4の実施例では、ダミ
ーメモリセル強誘電体キャパシタの第1の電極の状態を
接地電圧VSS(論理電圧“L”)に固定してから、セ
ルプレート電極CP0(DCP0)を論理電圧“L”と
するため、ダミーメモリセルの初期状態を図27の点K
の状態に確実にできる。すなわち第1、第2の実施例の
ように、ダミーメモリセル強誘電体キャパシタの第1の
電極が論理電圧“H”のフローティング状態で、セルプ
レート電極CP0(DCP0)を論理電圧“L”とする
ので、セルプレート電極CP0(DCP0)をある電位
だけ変化させたとき、第1の電極はフローティング状態
であるため、同じ電位だけ変化するとは限らない。これ
に対して第4の実施例では、メモリセルの第1の電極と
セルプレート電極の両方の電極を接地電位にするので、
この両方の電極の電位差がなければ同電位になる。
【0061】また、この第4の実施例では、ビット線の
プリチャージ電位が接地電圧VSS(論理電圧
“L”)、ダミーメモリセル強誘電体キャパシタの第1
の電極の初期状態を接地電圧VSS(論理電圧“L”)
としているため、デバイスの電源投入時の初期化時の消
費電力を少なくすることができている。ビット線および
メモリセルキャパシタは容量Cを持っているため、もし
プリチャージ電位およびキャパシタの第1の電極の初期
状態が電源電圧(VCC)である場合には、C×VCC
だけの電荷量を供給するだけの消費電力が生じる。
プリチャージ電位が接地電圧VSS(論理電圧
“L”)、ダミーメモリセル強誘電体キャパシタの第1
の電極の初期状態を接地電圧VSS(論理電圧“L”)
としているため、デバイスの電源投入時の初期化時の消
費電力を少なくすることができている。ビット線および
メモリセルキャパシタは容量Cを持っているため、もし
プリチャージ電位およびキャパシタの第1の電極の初期
状態が電源電圧(VCC)である場合には、C×VCC
だけの電荷量を供給するだけの消費電力が生じる。
【0062】本発明の半導体メモリ装置の第5の実施例
について説明する。図8はこの半導体メモリ装置の回路
構成図、図9はその動作タイミング図である。この第5
の実施例は、上記第4の実施例と回路構成が同様である
が、ビット線およびセルプレート電極およびダミーメモ
リセルの初期状態の論理電圧が第4の実施例と反対のも
のである。
について説明する。図8はこの半導体メモリ装置の回路
構成図、図9はその動作タイミング図である。この第5
の実施例は、上記第4の実施例と回路構成が同様である
が、ビット線およびセルプレート電極およびダミーメモ
リセルの初期状態の論理電圧が第4の実施例と反対のも
のである。
【0063】まず、この実施例の構成について、図8を
参照して説明する。本体メモリセルは本体メモリセル強
誘電体キャパシタCs1〜Cs8と、ワード線WL0〜
WL3がゲートに接続されたNチャネル型MOSトラン
ジスタQnとから構成されている。本体メモリセル強誘
電体キャパシタCs1〜Cs8の第1の電極はNチャネ
ル型MOSトランジスタQnのソースに接続され、本体
メモリセル強誘電体キャパシタCs1〜Cs8の第2の
電極はセルプレート電極CP0(DCP0)、CP1
(DCP1)のいずれかに接続されている。また、本体
メモリセルを構成するNチャネル型MOSトランジスタ
Qnのドレインはビット線BL0、/BL0、BL1と
/BL1とのいずれかに接続されている。ダミーメモリ
セルも同様にダミーメモリセル強誘電体キャパシタCd
1〜Cd4と、ダミーワード線DWL0〜DWL1がゲ
ートに接続されたNチャネル型MOSトランジスタQn
とから構成されている。ダミーメモリセル強誘電体キャ
パシタCd1〜Cd4の第1の電極はNチャネル型MO
SトランジスタQnのソースに接続され、ダミーメモリ
セル強誘電体キャパシタCd1〜Cd4の第2の電極は
セルプレート電極CP0(DCP0)、CP1(DCP
1)に接続されている。また、ダミーメモリセル強誘電
体キャパシタCd1〜Cd4の第1の電極はゲートがダ
ミーメモリセルデータ初期化用制御信号DCW51であ
るPチャネル型MOSトランジスタQpを介して電源電
圧VCCに接続されている。また、ダミーメモリセルを
構成するNチャネル型MOSトランジスタQnのドレイ
ンはビット線BL0、/BL0、BL1と/BL1のい
ずれかに接続されている。また、ビット線BL0と/B
L0、BL1と/BL1の各組はそれぞれセンスアンプ
SA0、SA1に接続されている。また、センスアンプ
SA0、SA1はそれぞれセンスアンプ制御信号SAE
0、SAE1で制御され、SAE0、SAE1が論理電
圧“H”のとき動作する。また、ビット線BL0と/B
L0、BL1と/BL1の各組はゲートがビット線イコ
ライズおよびプリチャージ制御信号EQ51であるPチ
ャネル型MOSトランジスタQpを介して接続されてい
る。また、ビット線BL0、/BL0、BL1、/BL
1のそれぞれはゲートがビット線イコライズおよびプリ
チャージ制御信号EQ51であるPチャネル型MOSト
ランジスタQpを介して電源電圧VCCに接続されてい
る。
参照して説明する。本体メモリセルは本体メモリセル強
誘電体キャパシタCs1〜Cs8と、ワード線WL0〜
WL3がゲートに接続されたNチャネル型MOSトラン
ジスタQnとから構成されている。本体メモリセル強誘
電体キャパシタCs1〜Cs8の第1の電極はNチャネ
ル型MOSトランジスタQnのソースに接続され、本体
メモリセル強誘電体キャパシタCs1〜Cs8の第2の
電極はセルプレート電極CP0(DCP0)、CP1
(DCP1)のいずれかに接続されている。また、本体
メモリセルを構成するNチャネル型MOSトランジスタ
Qnのドレインはビット線BL0、/BL0、BL1と
/BL1とのいずれかに接続されている。ダミーメモリ
セルも同様にダミーメモリセル強誘電体キャパシタCd
1〜Cd4と、ダミーワード線DWL0〜DWL1がゲ
ートに接続されたNチャネル型MOSトランジスタQn
とから構成されている。ダミーメモリセル強誘電体キャ
パシタCd1〜Cd4の第1の電極はNチャネル型MO
SトランジスタQnのソースに接続され、ダミーメモリ
セル強誘電体キャパシタCd1〜Cd4の第2の電極は
セルプレート電極CP0(DCP0)、CP1(DCP
1)に接続されている。また、ダミーメモリセル強誘電
体キャパシタCd1〜Cd4の第1の電極はゲートがダ
ミーメモリセルデータ初期化用制御信号DCW51であ
るPチャネル型MOSトランジスタQpを介して電源電
圧VCCに接続されている。また、ダミーメモリセルを
構成するNチャネル型MOSトランジスタQnのドレイ
ンはビット線BL0、/BL0、BL1と/BL1のい
ずれかに接続されている。また、ビット線BL0と/B
L0、BL1と/BL1の各組はそれぞれセンスアンプ
SA0、SA1に接続されている。また、センスアンプ
SA0、SA1はそれぞれセンスアンプ制御信号SAE
0、SAE1で制御され、SAE0、SAE1が論理電
圧“H”のとき動作する。また、ビット線BL0と/B
L0、BL1と/BL1の各組はゲートがビット線イコ
ライズおよびプリチャージ制御信号EQ51であるPチ
ャネル型MOSトランジスタQpを介して接続されてい
る。また、ビット線BL0、/BL0、BL1、/BL
1のそれぞれはゲートがビット線イコライズおよびプリ
チャージ制御信号EQ51であるPチャネル型MOSト
ランジスタQpを介して電源電圧VCCに接続されてい
る。
【0064】次に、上記半導体メモリ装置の動作につい
て、図9の動作タイミングを用いて説明する。図10は
この半導体メモリ装置内の本体メモリセルキャパシタの
強誘電体のヒステリシス特性を示す図であり、図11は
ダミーメモリセルキャパシタの強誘電体のヒステリシス
特性を示す図である。
て、図9の動作タイミングを用いて説明する。図10は
この半導体メモリ装置内の本体メモリセルキャパシタの
強誘電体のヒステリシス特性を示す図であり、図11は
ダミーメモリセルキャパシタの強誘電体のヒステリシス
特性を示す図である。
【0065】ここで、本体メモリセルのデータを読み出
すために、初期状態として、ワード線、ダミーワード
線、センスアンプ制御信号は論理電圧“L”、セルプレ
ート電極、ダミーセルプレート電極は論理電圧“H”、
ダミーメモリセルデータ初期化用制御信号DCW51を
論理電圧“L”としている。このとき、ダミーメモリセ
ルのデータは、初期状態である図11の点Hの状態とし
ている。次に、ビット線イコライズおよびプリチャージ
制御信号EQ51を論理電圧“L”とし、mビット線を
論理電圧“H”とする。その後、ビット線イコライズお
よびプリチャージ制御信号EQ51を論理電圧“H”と
し、ビット線をフローティング状態とする。また、ダミ
ーメモリセルデータ初期化用制御信号DCW51を論理
電圧“H”とし、ダミーメモリセル強誘電体キャパシタ
の第1の電極もフローティング状態とする。次に、本体
メモリセルキャパシタCs2のデータを読み出すため
に、ワード線WL1、ダミーワード線DWL1を論理電
圧“H”、セルプレート電極CP0(DCP0)を論理
電圧“L”とすると、ビット線BL0にダミーメモリセ
ルのデータが読み出され、ビット線/BL0に本体メモ
リセルのデータが読み出される。このとき、本体メモリ
セルのデータが“1”である場合には、図10の点Bの
状態から点Aの状態になり、電荷Q1がビット線に読み
出される。本体メモリセルのデータが“0”である場合
には、図10の点Eの状態から点Aの状態になり、電荷
Q0がビット線に読み出される。このときダミーメモリ
セルが図11の点Hの状態から点Gの状態になって、電
荷Qdがビット線に読み出される。その後、センスアン
プ制御信号SAE0を論理電圧“H”として、センスア
ンプSA0を動作させ、ビット線BL0、/BL0に読
み出されたデータを増幅する。次に、ダミーワード線D
WL1を論理電圧“L”とする。次に、ダミーメモリセ
ルデータ初期化用制御信号DCW51を論理電圧“L”
とし、ダミーメモリセルを図11の点Gの状態とする。
すために、初期状態として、ワード線、ダミーワード
線、センスアンプ制御信号は論理電圧“L”、セルプレ
ート電極、ダミーセルプレート電極は論理電圧“H”、
ダミーメモリセルデータ初期化用制御信号DCW51を
論理電圧“L”としている。このとき、ダミーメモリセ
ルのデータは、初期状態である図11の点Hの状態とし
ている。次に、ビット線イコライズおよびプリチャージ
制御信号EQ51を論理電圧“L”とし、mビット線を
論理電圧“H”とする。その後、ビット線イコライズお
よびプリチャージ制御信号EQ51を論理電圧“H”と
し、ビット線をフローティング状態とする。また、ダミ
ーメモリセルデータ初期化用制御信号DCW51を論理
電圧“H”とし、ダミーメモリセル強誘電体キャパシタ
の第1の電極もフローティング状態とする。次に、本体
メモリセルキャパシタCs2のデータを読み出すため
に、ワード線WL1、ダミーワード線DWL1を論理電
圧“H”、セルプレート電極CP0(DCP0)を論理
電圧“L”とすると、ビット線BL0にダミーメモリセ
ルのデータが読み出され、ビット線/BL0に本体メモ
リセルのデータが読み出される。このとき、本体メモリ
セルのデータが“1”である場合には、図10の点Bの
状態から点Aの状態になり、電荷Q1がビット線に読み
出される。本体メモリセルのデータが“0”である場合
には、図10の点Eの状態から点Aの状態になり、電荷
Q0がビット線に読み出される。このときダミーメモリ
セルが図11の点Hの状態から点Gの状態になって、電
荷Qdがビット線に読み出される。その後、センスアン
プ制御信号SAE0を論理電圧“H”として、センスア
ンプSA0を動作させ、ビット線BL0、/BL0に読
み出されたデータを増幅する。次に、ダミーワード線D
WL1を論理電圧“L”とする。次に、ダミーメモリセ
ルデータ初期化用制御信号DCW51を論理電圧“L”
とし、ダミーメモリセルを図11の点Gの状態とする。
【0066】次に、セルプレート電極CP0(DCP
0)を論理電圧“H”とする。このとき、本体メモリセ
ルのデータが“1”である場合には、図10の点Aの状
態になる。また、本体メモリセルのデータが“0”であ
る場合には、図10の点Dの状態になる。このときダミ
ーメモリセルは図11の点Hの状態となる。
0)を論理電圧“H”とする。このとき、本体メモリセ
ルのデータが“1”である場合には、図10の点Aの状
態になる。また、本体メモリセルのデータが“0”であ
る場合には、図10の点Dの状態になる。このときダミ
ーメモリセルは図11の点Hの状態となる。
【0067】次に、ワード線WL1を論理電圧“L”と
する。このとき、本体メモリセルのデータが“1”であ
る場合には、図10の点Aまたは点Bの状態になる。ま
た、本体メモリセルのデータが“0”である場合には、
図10の点Eの状態になる。次に、センスアンプ制御信
号SAE0を論理電圧“L”とし、ビット線イコライズ
およびプリチャージ制御信号EQ51を論理電圧“L”
とし、ビット線を論理電圧“H”とする。
する。このとき、本体メモリセルのデータが“1”であ
る場合には、図10の点Aまたは点Bの状態になる。ま
た、本体メモリセルのデータが“0”である場合には、
図10の点Eの状態になる。次に、センスアンプ制御信
号SAE0を論理電圧“L”とし、ビット線イコライズ
およびプリチャージ制御信号EQ51を論理電圧“L”
とし、ビット線を論理電圧“H”とする。
【0068】この第5の実施例の特徴としては、第4の
実施例と同様に、ダミーメモリセル強誘電体キャパシタ
の第1の電極の状態をダミーメモリセルデータ初期化用
制御信号DCW51で制御することにより、ダミーメモ
リセルの初期状態を図11の点Hの状態に確実にでき
る。
実施例と同様に、ダミーメモリセル強誘電体キャパシタ
の第1の電極の状態をダミーメモリセルデータ初期化用
制御信号DCW51で制御することにより、ダミーメモ
リセルの初期状態を図11の点Hの状態に確実にでき
る。
【0069】本発明の半導体メモリ装置の第6の実施例
について説明する。図12はこの半導体メモリ装置の回
路構成図、図13はその動作タイミング図である。
について説明する。図12はこの半導体メモリ装置の回
路構成図、図13はその動作タイミング図である。
【0070】まず、この実施例の構成について、図12
を参照して説明する。本体メモリセルは本体メモリセル
強誘電体キャパシタCs1〜Cs8と、ワード線WL0
〜WL3がゲートに接続されたNチャネル型MOSトラ
ンジスタQnとから構成されている。本体メモリセル強
誘電体キャパシタCs1〜Cs8の第1の電極はNチャ
ネル型MOSトランジスタQnのソースに接続され、本
体メモリセル強誘電体キャパシタCs1〜Cs8の第2
の電極はセルプレート電極CP0、CP1のいずれかに
接続されている。また、本体メモリセルを構成するNチ
ャネル型MOSトランジスタQnのドレインはビット線
BL0、/BL0、BL1と/BL1とのいずれかに接
続されている。ダミーメモリセルも同様にダミーメモリ
セル強誘電体キャパシタCd1〜Cd4と、ダミーワー
ド線DWL0〜DWL1がゲートに接続されたNチャネ
ル型MOSトランジスタQnとから構成されている。ダ
ミーメモリセル強誘電体キャパシタCd1〜Cd4の第
1の電極はNチャネル型MOSトランジスタQnのソー
スに接続され、ダミーメモリセル強誘電体キャパシタC
d1〜Cd4の第2の電極はダミーセルプレート電極D
CP0、DCP1のいずれかに接続されている。また、
ダミーメモリセル強誘電体キャパシタCd1〜Cd4の
第1の電極はゲートがダミーメモリセルデータ初期化用
制御信号DCW61であるNチャネル型MOSトランジ
スタQnを介して電源電圧VCCに接続されている。ま
た、ダミーメモリセルを構成するNチャネル型MOSト
ランジスタQnのドレインはビット線BL0、/BL
0、BL1と/BL1の各組のいずれかに接続されてい
る。また、ビット線BL0と/BL0、BL1と/BL
1の各組はそれぞれセンスアンプSA0、SA1に接続
され、センスアンプSA0、SA1はそれぞれセンスア
ンプ制御信号SAE0、SAE1で制御される。SAE
0、SAE1が論理電圧“H”のとき動作する。また、
ビット線BL0と/BL0、BL1と/BL1の各組は
ゲートがビット線イコライズおよびプリチャージ制御信
号EQ61であるNチャネル型MOSトランジスタQn
を介して接続されている。また、ビット線BL0、/B
L0、BL1、/BL1のそれぞれはゲートがビット線
イコライズおよびプリチャージ制御信号EQ61である
Nチャネル型MOSトランジスタQnを介して接地電圧
VSSに接続されている。
を参照して説明する。本体メモリセルは本体メモリセル
強誘電体キャパシタCs1〜Cs8と、ワード線WL0
〜WL3がゲートに接続されたNチャネル型MOSトラ
ンジスタQnとから構成されている。本体メモリセル強
誘電体キャパシタCs1〜Cs8の第1の電極はNチャ
ネル型MOSトランジスタQnのソースに接続され、本
体メモリセル強誘電体キャパシタCs1〜Cs8の第2
の電極はセルプレート電極CP0、CP1のいずれかに
接続されている。また、本体メモリセルを構成するNチ
ャネル型MOSトランジスタQnのドレインはビット線
BL0、/BL0、BL1と/BL1とのいずれかに接
続されている。ダミーメモリセルも同様にダミーメモリ
セル強誘電体キャパシタCd1〜Cd4と、ダミーワー
ド線DWL0〜DWL1がゲートに接続されたNチャネ
ル型MOSトランジスタQnとから構成されている。ダ
ミーメモリセル強誘電体キャパシタCd1〜Cd4の第
1の電極はNチャネル型MOSトランジスタQnのソー
スに接続され、ダミーメモリセル強誘電体キャパシタC
d1〜Cd4の第2の電極はダミーセルプレート電極D
CP0、DCP1のいずれかに接続されている。また、
ダミーメモリセル強誘電体キャパシタCd1〜Cd4の
第1の電極はゲートがダミーメモリセルデータ初期化用
制御信号DCW61であるNチャネル型MOSトランジ
スタQnを介して電源電圧VCCに接続されている。ま
た、ダミーメモリセルを構成するNチャネル型MOSト
ランジスタQnのドレインはビット線BL0、/BL
0、BL1と/BL1の各組のいずれかに接続されてい
る。また、ビット線BL0と/BL0、BL1と/BL
1の各組はそれぞれセンスアンプSA0、SA1に接続
され、センスアンプSA0、SA1はそれぞれセンスア
ンプ制御信号SAE0、SAE1で制御される。SAE
0、SAE1が論理電圧“H”のとき動作する。また、
ビット線BL0と/BL0、BL1と/BL1の各組は
ゲートがビット線イコライズおよびプリチャージ制御信
号EQ61であるNチャネル型MOSトランジスタQn
を介して接続されている。また、ビット線BL0、/B
L0、BL1、/BL1のそれぞれはゲートがビット線
イコライズおよびプリチャージ制御信号EQ61である
Nチャネル型MOSトランジスタQnを介して接地電圧
VSSに接続されている。
【0071】次に、上記半導体メモリ装置の動作につい
て図13の動作タイミングを用いて説明する。本体メモ
リセルキャパシタの強誘電体は図26のヒステリシス特
性で示され、ダミーメモリセルキャパシタの強誘電体は
図27のヒステリシス特性で示される。
て図13の動作タイミングを用いて説明する。本体メモ
リセルキャパシタの強誘電体は図26のヒステリシス特
性で示され、ダミーメモリセルキャパシタの強誘電体は
図27のヒステリシス特性で示される。
【0072】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
センスアンプ制御信号は論理電圧“L”、セルプレート
電極、ダミーセルプレート電極は論理電圧“H”、ダミ
ーメモリセルデータ初期化用制御信号DCW61を論理
電圧“H”としている。このときダミーメモリセルのデ
ータは初期状態である図27の点Kの状態である。ビッ
ト線イコライズおよびプリチャージ制御信号EQ61を
論理電圧“H”とし、ビット線を論理電圧“L”とす
る。その後、ビット線イコライズおよびプリチャージ制
御信号EQ61を論理電圧“L”とし、ビット線をフロ
ーティング状態とする。さらに、ダミーメモリセルデー
タ初期化用制御信号DCW61を論理電圧“L”とし、
ダミーメモリセル強誘電体キャパシタの第1の電極をフ
ローティング状態とする。
ために、初期状態として、ワード線、ダミーワード線、
センスアンプ制御信号は論理電圧“L”、セルプレート
電極、ダミーセルプレート電極は論理電圧“H”、ダミ
ーメモリセルデータ初期化用制御信号DCW61を論理
電圧“H”としている。このときダミーメモリセルのデ
ータは初期状態である図27の点Kの状態である。ビッ
ト線イコライズおよびプリチャージ制御信号EQ61を
論理電圧“H”とし、ビット線を論理電圧“L”とす
る。その後、ビット線イコライズおよびプリチャージ制
御信号EQ61を論理電圧“L”とし、ビット線をフロ
ーティング状態とする。さらに、ダミーメモリセルデー
タ初期化用制御信号DCW61を論理電圧“L”とし、
ダミーメモリセル強誘電体キャパシタの第1の電極をフ
ローティング状態とする。
【0073】次に、本体メモリセルキャパシタCs2の
データを読み出すために、ワード線WL1、ダミーワー
ド線DWL1を論理電圧“H”とする。これによって、
ビット線BL0にダミーメモリセルのデータが読み出さ
れ、ビット線/BL0に本体メモリセルのデータが読み
出される。このとき、本体メモリセルのデータが“1”
である場合には、図26の点Bの状態から点Dの状態に
なって電荷Q1がビット線に読み出される。また、本体
メモリセルのデータが“0”である場合には、図26の
点Eの状態から点Dの状態になって電荷Q0がビット線
に読み出される。これによって、ダミーメモリセルは図
27の点Kの状態から点Jの状態になり、電荷Qdがビ
ット線に読み出される。その後、センスアンプ制御信号
SAE0を論理電圧“H”として、センスアンプSA0
を動作させ、ビット線BL0、/BL0に読み出された
データを増幅する。
データを読み出すために、ワード線WL1、ダミーワー
ド線DWL1を論理電圧“H”とする。これによって、
ビット線BL0にダミーメモリセルのデータが読み出さ
れ、ビット線/BL0に本体メモリセルのデータが読み
出される。このとき、本体メモリセルのデータが“1”
である場合には、図26の点Bの状態から点Dの状態に
なって電荷Q1がビット線に読み出される。また、本体
メモリセルのデータが“0”である場合には、図26の
点Eの状態から点Dの状態になって電荷Q0がビット線
に読み出される。これによって、ダミーメモリセルは図
27の点Kの状態から点Jの状態になり、電荷Qdがビ
ット線に読み出される。その後、センスアンプ制御信号
SAE0を論理電圧“H”として、センスアンプSA0
を動作させ、ビット線BL0、/BL0に読み出された
データを増幅する。
【0074】次に、セルプレート電極CP0を論理電圧
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には、図26の点Aの状態になる。本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態になる。
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には、図26の点Aの状態になる。本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態になる。
【0075】次に、ワード線WL1、ダミーワード線D
WL1を論理電圧“L”とし、セルプレート電極CP0
を論理電圧“H”、ダミーメモリセルデータ初期化用制
御信号DCW61を論理電圧“H”とする。このとき、
本体メモリセルのデータが“1”である場合には、図2
6の点Aまたは点Bの状態になる。また、本体メモリセ
ルのデータが“0”である場合には、図26の点Eの状
態になる。このときダミーメモリセルは図27の点K付
近の状態となる。次に、センスアンプ制御信号SAE0
を論理電圧“L”、ビット線イコライズおよびプリチャ
ージ制御信号EQ61を論理電圧“H”とし、ビット線
を論理電圧“L”とする。
WL1を論理電圧“L”とし、セルプレート電極CP0
を論理電圧“H”、ダミーメモリセルデータ初期化用制
御信号DCW61を論理電圧“H”とする。このとき、
本体メモリセルのデータが“1”である場合には、図2
6の点Aまたは点Bの状態になる。また、本体メモリセ
ルのデータが“0”である場合には、図26の点Eの状
態になる。このときダミーメモリセルは図27の点K付
近の状態となる。次に、センスアンプ制御信号SAE0
を論理電圧“L”、ビット線イコライズおよびプリチャ
ージ制御信号EQ61を論理電圧“H”とし、ビット線
を論理電圧“L”とする。
【0076】この第6の実施例の特徴は、本体メモリセ
ルのデータを読み出すための初期状態として、本体メモ
リセルにおいてビット線の論理電圧とセルプレート電極
の論理電圧を反対の論理電圧とし、ダミーメモリセルに
おいてビット線の論理電圧とダミーメモリセル強誘電体
キャパシタの第1の電極の論理電圧を反対の論理電圧と
することにより、ワード線、ダミーワード線を論理電圧
“H”としたときに、すぐにビット線に本体メモリセル
およびダミーメモリセルからデータを読み出せることで
ある。
ルのデータを読み出すための初期状態として、本体メモ
リセルにおいてビット線の論理電圧とセルプレート電極
の論理電圧を反対の論理電圧とし、ダミーメモリセルに
おいてビット線の論理電圧とダミーメモリセル強誘電体
キャパシタの第1の電極の論理電圧を反対の論理電圧と
することにより、ワード線、ダミーワード線を論理電圧
“H”としたときに、すぐにビット線に本体メモリセル
およびダミーメモリセルからデータを読み出せることで
ある。
【0077】すなわちセルプレートにはメモリセルの容
量がついているので、セルプレート電位を論理電圧”
H”に変化させるまでに時間がかかる。このため結果的
にデータを読み出す時間が長くなる。これに対して、本
実施例ではセルプレート電極が初めから論理電圧”H”
であるため、ワード線、ダミーワード線を論理電圧”
H”にさえすればすぐにデータを読み出すことができ
る。
量がついているので、セルプレート電位を論理電圧”
H”に変化させるまでに時間がかかる。このため結果的
にデータを読み出す時間が長くなる。これに対して、本
実施例ではセルプレート電極が初めから論理電圧”H”
であるため、ワード線、ダミーワード線を論理電圧”
H”にさえすればすぐにデータを読み出すことができ
る。
【0078】また、この実施例ではダミーセルプレート
電極の論理電圧が“H”に固定されているので低消費電
力化につながる。
電極の論理電圧が“H”に固定されているので低消費電
力化につながる。
【0079】また、この第6の実施例ではダミーメモリ
セルのデータ読み出し電荷量は、図27の点Kの状態と
点Jの状態との差のダミーメモリセルデータ読み出し電
加量Qdである。このとき点Kから点Jの曲線では、点
J付近ではその曲線の傾きが小さく、電界の変化に対し
て電荷が変化する量は少ない。このため、読み出し時に
充分に電界がかからない場合でも、点J付近の状態では
電界に対して電荷が飽和状態である。すなわち、ダミー
メモリセルデータ読み出し電加量Qdの誤差が小さくな
る。
セルのデータ読み出し電荷量は、図27の点Kの状態と
点Jの状態との差のダミーメモリセルデータ読み出し電
加量Qdである。このとき点Kから点Jの曲線では、点
J付近ではその曲線の傾きが小さく、電界の変化に対し
て電荷が変化する量は少ない。このため、読み出し時に
充分に電界がかからない場合でも、点J付近の状態では
電界に対して電荷が飽和状態である。すなわち、ダミー
メモリセルデータ読み出し電加量Qdの誤差が小さくな
る。
【0080】本発明の半導体メモリ装置の第7の実施例
について説明する。図14はこの実施例の半導体メモリ
装置の回路構成図、図15はその動作タイミング図であ
る。この第7の実施例は上記第6の実施例とほぼ同様の
構成をしており、ダミーメモリセルデータ初期化用制御
信号DCW71がゲートに接続されたトランジスタがP
チャネル型MOSトランジスタQpである点が異なる。
について説明する。図14はこの実施例の半導体メモリ
装置の回路構成図、図15はその動作タイミング図であ
る。この第7の実施例は上記第6の実施例とほぼ同様の
構成をしており、ダミーメモリセルデータ初期化用制御
信号DCW71がゲートに接続されたトランジスタがP
チャネル型MOSトランジスタQpである点が異なる。
【0081】まず、この実施例の構成について、図14
を参照して説明する。本体メモリセルは本体メモリセル
強誘電体キャパシタCs1〜Cs8と、ワード線WL0
〜WL3がゲートに接続されたNチャネル型MOSトラ
ンジスタQnとから構成されている。本体メモリセル強
誘電体キャパシタCs1〜Cs8の第1の電極はNチャ
ネル型MOSトランジスタQnのソースに接続され、本
体メモリセル強誘電体キャパシタCs1〜Cs8の第2
の電極はセルプレート電極CP0、CP1に接続されて
いる。また、本体メモリセルを構成するNチャネル型M
OSトランジスタQnのドレインはビット線BL0、/
BL0、BL1、/BL1のいずれかに接続されてい
る。ダミーメモリセルも同様にダミーメモリセル強誘電
体キャパシタCd1〜Cd4と、ダミーワード線DWL
0〜DWL1がゲートに接続されたNチャネル型MOS
トランジスタQnとから構成される。ダミーメモリセル
強誘電体キャパシタCd1〜Cd4の第1の電極はNチ
ャネル型MOSトランジスタQnのソースに接続され、
ダミーメモリセル強誘電体キャパシタCd1〜Cd4の
第2の電極はダミーセルプレート電極DCP0、DCP
1のいずれかに接続されている。また、ダミーメモリセ
ル強誘電体キャパシタCd1〜Cd4の第1の電極はゲ
ートがダミーメモリセルデータ初期化用制御信号DCW
71であるPチャネル型MOSトランジスタQpを介し
て電源電圧VCCに接続されている。また、ダミーメモ
リセルを構成するNチャネル型MOSトランジスタQn
のドレインはビット線BL0、/BL0、BL1と/B
L1のいずれかに接続されている。また、ビット線BL
0と/BL0、BL1と/BL1の各組はそれぞれセン
スアンプSA0、SA1に接続さている。また、センス
アンプSA0、SA1はそれぞれセンスアンプ制御信号
SAE0、SAE1で制御され、SAE0、SAE1が
論理電圧“H”のとき動作する。また、ビット線BL0
と/BL0、BL1と/BL1の各組はゲートがビット
線イコライズおよびプリチャージ制御信号EQ71であ
るNチャネル型MOSトランジスタQnを介して接続さ
れる。ビット線BL0、/BL0、BL1、/BL1の
それぞれはゲートがビット線イコライズおよびプリチャ
ージ制御信号EQ71であるNチャネル型MOSトラン
ジスタQnを介して接地電圧VSSに接続されている。
を参照して説明する。本体メモリセルは本体メモリセル
強誘電体キャパシタCs1〜Cs8と、ワード線WL0
〜WL3がゲートに接続されたNチャネル型MOSトラ
ンジスタQnとから構成されている。本体メモリセル強
誘電体キャパシタCs1〜Cs8の第1の電極はNチャ
ネル型MOSトランジスタQnのソースに接続され、本
体メモリセル強誘電体キャパシタCs1〜Cs8の第2
の電極はセルプレート電極CP0、CP1に接続されて
いる。また、本体メモリセルを構成するNチャネル型M
OSトランジスタQnのドレインはビット線BL0、/
BL0、BL1、/BL1のいずれかに接続されてい
る。ダミーメモリセルも同様にダミーメモリセル強誘電
体キャパシタCd1〜Cd4と、ダミーワード線DWL
0〜DWL1がゲートに接続されたNチャネル型MOS
トランジスタQnとから構成される。ダミーメモリセル
強誘電体キャパシタCd1〜Cd4の第1の電極はNチ
ャネル型MOSトランジスタQnのソースに接続され、
ダミーメモリセル強誘電体キャパシタCd1〜Cd4の
第2の電極はダミーセルプレート電極DCP0、DCP
1のいずれかに接続されている。また、ダミーメモリセ
ル強誘電体キャパシタCd1〜Cd4の第1の電極はゲ
ートがダミーメモリセルデータ初期化用制御信号DCW
71であるPチャネル型MOSトランジスタQpを介し
て電源電圧VCCに接続されている。また、ダミーメモ
リセルを構成するNチャネル型MOSトランジスタQn
のドレインはビット線BL0、/BL0、BL1と/B
L1のいずれかに接続されている。また、ビット線BL
0と/BL0、BL1と/BL1の各組はそれぞれセン
スアンプSA0、SA1に接続さている。また、センス
アンプSA0、SA1はそれぞれセンスアンプ制御信号
SAE0、SAE1で制御され、SAE0、SAE1が
論理電圧“H”のとき動作する。また、ビット線BL0
と/BL0、BL1と/BL1の各組はゲートがビット
線イコライズおよびプリチャージ制御信号EQ71であ
るNチャネル型MOSトランジスタQnを介して接続さ
れる。ビット線BL0、/BL0、BL1、/BL1の
それぞれはゲートがビット線イコライズおよびプリチャ
ージ制御信号EQ71であるNチャネル型MOSトラン
ジスタQnを介して接地電圧VSSに接続されている。
【0082】次に、上記半導体メモリ装置の動作につい
て図15の動作タイミングを用いて説明する。本体メモ
リセルキャパシタの強誘電体は図26のヒステリシス特
性を示し、ダミーメモリセルキャパシタの強誘電体は図
27のヒステリシス特性を示す。
て図15の動作タイミングを用いて説明する。本体メモ
リセルキャパシタの強誘電体は図26のヒステリシス特
性を示し、ダミーメモリセルキャパシタの強誘電体は図
27のヒステリシス特性を示す。
【0083】ここで本体メモリセルのデータを読み出す
ために、初期状態としてワード線、ダミーワード線、セ
ンスアンプ制御信号を論理電圧“L”、セルプレート電
極、ダミーセルプレート電極を論理電圧“H”、ダミー
メモリセルデータ初期化用制御信号DCW71を論理電
圧“L”とする。このときダミーメモリセルのデータを
初期状態である図27の点Kの状態である。次に、ビッ
ト線イコライズおよびプリチャージ制御信号EQ71を
論理電圧“H”とし、ビット線を論理電圧“L”とす
る。その後、ビット線イコライズおよびプリチャージ制
御信号EQ71を論理電圧“L”とし、ビット線をフロ
ーティング状態とする。また、ダミーメモリセルデータ
初期化用制御信号DCW71を論理電圧“H”とし、ダ
ミーメモリセル強誘電体キャパシタの第1の電極をフロ
ーティング状態とする。
ために、初期状態としてワード線、ダミーワード線、セ
ンスアンプ制御信号を論理電圧“L”、セルプレート電
極、ダミーセルプレート電極を論理電圧“H”、ダミー
メモリセルデータ初期化用制御信号DCW71を論理電
圧“L”とする。このときダミーメモリセルのデータを
初期状態である図27の点Kの状態である。次に、ビッ
ト線イコライズおよびプリチャージ制御信号EQ71を
論理電圧“H”とし、ビット線を論理電圧“L”とす
る。その後、ビット線イコライズおよびプリチャージ制
御信号EQ71を論理電圧“L”とし、ビット線をフロ
ーティング状態とする。また、ダミーメモリセルデータ
初期化用制御信号DCW71を論理電圧“H”とし、ダ
ミーメモリセル強誘電体キャパシタの第1の電極をフロ
ーティング状態とする。
【0084】次に、本体メモリセルキャパシタCs2の
データを読み出すために、ワード線WL1とダミーワー
ド線DWL1とを論理電圧“H”とすると、ビット線B
L0にダミーメモリセルのデータが読み出され、ビット
線/BL0に本体メモリセルのデータが読み出される。
このとき、本体メモリセルのデータが“1”である場合
には、図26の点Bの状態から点Dの状態になり、電荷
Q1がビット線に読み出される。本体メモリセルのデー
タが“0”である場合には、図26の点Eの状態から点
Dの状態になり、電荷Q0がビット線に読み出される。
このときダミーメモリセルが図27の点Kの状態から点
Jの状態になって、電荷Qdがビット線に読み出され
る。その後、センスアンプ制御信号SAE0を論理電圧
“H”としてセンスアンプSA0を動作させ、ビット線
BL0、/BL0に読み出されたデータを増幅する。
データを読み出すために、ワード線WL1とダミーワー
ド線DWL1とを論理電圧“H”とすると、ビット線B
L0にダミーメモリセルのデータが読み出され、ビット
線/BL0に本体メモリセルのデータが読み出される。
このとき、本体メモリセルのデータが“1”である場合
には、図26の点Bの状態から点Dの状態になり、電荷
Q1がビット線に読み出される。本体メモリセルのデー
タが“0”である場合には、図26の点Eの状態から点
Dの状態になり、電荷Q0がビット線に読み出される。
このときダミーメモリセルが図27の点Kの状態から点
Jの状態になって、電荷Qdがビット線に読み出され
る。その後、センスアンプ制御信号SAE0を論理電圧
“H”としてセンスアンプSA0を動作させ、ビット線
BL0、/BL0に読み出されたデータを増幅する。
【0085】次に、セルプレート電極CP0を論理電圧
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には、図26の点Aの状態になる。本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態になる。次に、ワード線WL1とダミーワ
ード線DWL1とを論理電圧“L”とし、セルプレート
電極CP0を論理電圧“H”、ダミーメモリセルデータ
初期化用制御信号DCW71を論理電圧“L”とする。
このとき、本体メモリセルのデータが“1”である場合
には、図26の点Aまたは点Bの状態になる。また、本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態になり、ダミーメモリセルは図27の状態
Kとなる。次に、センスアンプ制御信号SAE0を論理
電圧“L”とし、ビット線イコライズおよびプリチャー
ジ制御信号EQ71を論理電圧“H”とし、ビット線を
論理電圧“L”とする。
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には、図26の点Aの状態になる。本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態になる。次に、ワード線WL1とダミーワ
ード線DWL1とを論理電圧“L”とし、セルプレート
電極CP0を論理電圧“H”、ダミーメモリセルデータ
初期化用制御信号DCW71を論理電圧“L”とする。
このとき、本体メモリセルのデータが“1”である場合
には、図26の点Aまたは点Bの状態になる。また、本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態になり、ダミーメモリセルは図27の状態
Kとなる。次に、センスアンプ制御信号SAE0を論理
電圧“L”とし、ビット線イコライズおよびプリチャー
ジ制御信号EQ71を論理電圧“H”とし、ビット線を
論理電圧“L”とする。
【0086】この第7の実施例の特徴は、第6の実施例
本体と同様で、メモリセルのデータを読み出すための初
期状態として、本体メモリセルにおいてビット線の論理
電圧とセルプレート電極の論理電圧を反対の論理電圧と
し、ダミーメモリセルにおいてビット線の論理電圧とダ
ミーメモリセル強誘電体キャパシタの第1の電極の論理
電圧を反対の論理電圧とすることにより、ワード線とダ
ミーワード線とを論理電圧“H”としたときに、すぐに
ビット線に本体メモリセルおよびダミーメモリセルから
データを読み出せる。また、ダミーセルプレート電極は
論理電圧“H”のまま固定されているので、半導体メモ
リ装置の低消費電力化につながる。
本体と同様で、メモリセルのデータを読み出すための初
期状態として、本体メモリセルにおいてビット線の論理
電圧とセルプレート電極の論理電圧を反対の論理電圧と
し、ダミーメモリセルにおいてビット線の論理電圧とダ
ミーメモリセル強誘電体キャパシタの第1の電極の論理
電圧を反対の論理電圧とすることにより、ワード線とダ
ミーワード線とを論理電圧“H”としたときに、すぐに
ビット線に本体メモリセルおよびダミーメモリセルから
データを読み出せる。また、ダミーセルプレート電極は
論理電圧“H”のまま固定されているので、半導体メモ
リ装置の低消費電力化につながる。
【0087】また、第7の実施例ではダミーメモリセル
のデータ読み出しは、図27の点Kと状態Jの差のダミ
ーメモリセルデータ読み出し電加量Qdであるが、読み
出し時に充分に電界がかからない場合でも、状態J付近
では電界に対して電荷が飽和状態であるため、ダミーメ
モリセルデータ読み出し電加量Qdの誤差が小さい。
のデータ読み出しは、図27の点Kと状態Jの差のダミ
ーメモリセルデータ読み出し電加量Qdであるが、読み
出し時に充分に電界がかからない場合でも、状態J付近
では電界に対して電荷が飽和状態であるため、ダミーメ
モリセルデータ読み出し電加量Qdの誤差が小さい。
【0088】本発明の半導体メモリ装置の第8の実施例
について説明する。図16はこの実施例の半導体メモリ
装置の回路構成図、図17はその動作タイミング図であ
る。
について説明する。図16はこの実施例の半導体メモリ
装置の回路構成図、図17はその動作タイミング図であ
る。
【0089】まず、この実施例の構成について、図16
を参照して説明する。本体メモリセルは本体メモリセル
強誘電体キャパシタCs1〜Cs8と、ワード線WL0
〜WL3がゲートに接続されたNチャネル型MOSトラ
ンジスタQnとから構成されている。本体メモリセル強
誘電体キャパシタCs1〜Cs8の第1の電極はNチャ
ネル型MOSトランジスタQnのソースに接続され、本
体メモリセル強誘電体キャパシタCs1〜Cs8の第2
の電極はセルプレート電極CP0〜CP3に接続されて
いる。また、本体メモリセルを構成するNチャネル型M
OSトランジスタQnのドレインはビット線BL0、/
BL0、BL1と/BL1のいずれかに接続されてい
る。ダミーメモリセルも同様にダミーメモリセル強誘電
体キャパシタCd1〜Cd4と、ダミーワード線DWL
0〜DWL1がゲートに接続されたNチャネル型MOS
トランジスタQnとから構成されている。ダミーメモリ
セル強誘電体キャパシタCd1〜Cd4の第1の電極は
Nチャネル型MOSトランジスタQnのソースに接続さ
れ、ダミーメモリセル強誘電体キャパシタCd1〜Cd
4の第2の電極はダミーセルプレート電極DCP0、D
CP1のいずれかに接続されている。また、ダミーメモ
リセル強誘電体キャパシタCd1〜Cd4の第1の電極
はゲートがダミーメモリセルデータ初期化用制御信号D
CW81であるNチャネル型MOSトランジスタQnを
介して電源電圧VCCに接続されている。また、ダミー
メモリセルを構成するNチャネル型MOSトランジスタ
Qnのドレインはビット線BL0、/BL0、BL1、
/BL1のいずれかに接続されている。また、ビット線
BL0と/BL0、BL1と/BL1はそれぞれセンス
アンプSA0、SA1に接続されている。センスアンプ
SA0、SA1はそれぞれセンスアンプ制御信号SAE
0、SAE1で制御され、SAE0、SAE1が論理電
圧“H”のとき動作する。また、ビット線BL0と/B
L0、BL1と/BL1の各組はゲートがビット線イコ
ライズおよびプリチャージ制御信号EQ81であるNチ
ャネル型MOSトランジスタQnを介して接続される。
ビット線BL0、/BL0、BL1、/BL1のそれぞ
れはゲートがビット線イコライズおよびプリチャージ制
御信号EQ81であるNチャネル型MOSトランジスタ
Qnを介して接地電圧VSSに接続されている。
を参照して説明する。本体メモリセルは本体メモリセル
強誘電体キャパシタCs1〜Cs8と、ワード線WL0
〜WL3がゲートに接続されたNチャネル型MOSトラ
ンジスタQnとから構成されている。本体メモリセル強
誘電体キャパシタCs1〜Cs8の第1の電極はNチャ
ネル型MOSトランジスタQnのソースに接続され、本
体メモリセル強誘電体キャパシタCs1〜Cs8の第2
の電極はセルプレート電極CP0〜CP3に接続されて
いる。また、本体メモリセルを構成するNチャネル型M
OSトランジスタQnのドレインはビット線BL0、/
BL0、BL1と/BL1のいずれかに接続されてい
る。ダミーメモリセルも同様にダミーメモリセル強誘電
体キャパシタCd1〜Cd4と、ダミーワード線DWL
0〜DWL1がゲートに接続されたNチャネル型MOS
トランジスタQnとから構成されている。ダミーメモリ
セル強誘電体キャパシタCd1〜Cd4の第1の電極は
Nチャネル型MOSトランジスタQnのソースに接続さ
れ、ダミーメモリセル強誘電体キャパシタCd1〜Cd
4の第2の電極はダミーセルプレート電極DCP0、D
CP1のいずれかに接続されている。また、ダミーメモ
リセル強誘電体キャパシタCd1〜Cd4の第1の電極
はゲートがダミーメモリセルデータ初期化用制御信号D
CW81であるNチャネル型MOSトランジスタQnを
介して電源電圧VCCに接続されている。また、ダミー
メモリセルを構成するNチャネル型MOSトランジスタ
Qnのドレインはビット線BL0、/BL0、BL1、
/BL1のいずれかに接続されている。また、ビット線
BL0と/BL0、BL1と/BL1はそれぞれセンス
アンプSA0、SA1に接続されている。センスアンプ
SA0、SA1はそれぞれセンスアンプ制御信号SAE
0、SAE1で制御され、SAE0、SAE1が論理電
圧“H”のとき動作する。また、ビット線BL0と/B
L0、BL1と/BL1の各組はゲートがビット線イコ
ライズおよびプリチャージ制御信号EQ81であるNチ
ャネル型MOSトランジスタQnを介して接続される。
ビット線BL0、/BL0、BL1、/BL1のそれぞ
れはゲートがビット線イコライズおよびプリチャージ制
御信号EQ81であるNチャネル型MOSトランジスタ
Qnを介して接地電圧VSSに接続されている。
【0090】この第8の実施例の特徴的な構成は、1本
のワード線で選択される本体メモリセルのメモリセルキ
ャパシタのセルプレート電極が同じである点である。つ
まり、1本のワード線で選択される本体メモリセルのデ
ータをすべて読み出せうる構成になっている。
のワード線で選択される本体メモリセルのメモリセルキ
ャパシタのセルプレート電極が同じである点である。つ
まり、1本のワード線で選択される本体メモリセルのデ
ータをすべて読み出せうる構成になっている。
【0091】次に、上記半導体メモリ装置の動作につい
て、図17の動作タイミングにもとづいて説明する。本
体メモリセルキャパシタの強誘電体は図26のヒステリ
シス特性を示し、ダミーメモリセルキャパシタの強誘電
体は図27のヒステリシス特性を示す。
て、図17の動作タイミングにもとづいて説明する。本
体メモリセルキャパシタの強誘電体は図26のヒステリ
シス特性を示し、ダミーメモリセルキャパシタの強誘電
体は図27のヒステリシス特性を示す。
【0092】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線WL1、ダミーワー
ド線DWL1、センスアンプ制御信号を論理電圧
“L”、セルプレート電極CP1、ダミーセルプレート
電極DCP1を論理電圧“H”、ダミーメモリセルデー
タ初期化用制御信号DCW81を論理電圧“H”として
いる。このときダミーメモリセルのデータを初期状態で
ある図27の点Kの状態とし、ビット線イコライズおよ
びプリチャージ制御信号EQ81を論理電圧“H”と
し、ビット線を論理電圧“L”とする。その後、ビット
線イコライズおよびプリチャージ制御信号EQ81を論
理電圧“L”とし、ビット線をフローティング状態とす
る。また、ダミーメモリセルデータ初期化用制御信号D
CW81を論理電圧“L”とし、ダミーメモリセル強誘
電体キャパシタの第1の電極もフローティング状態とす
る。
ために、初期状態として、ワード線WL1、ダミーワー
ド線DWL1、センスアンプ制御信号を論理電圧
“L”、セルプレート電極CP1、ダミーセルプレート
電極DCP1を論理電圧“H”、ダミーメモリセルデー
タ初期化用制御信号DCW81を論理電圧“H”として
いる。このときダミーメモリセルのデータを初期状態で
ある図27の点Kの状態とし、ビット線イコライズおよ
びプリチャージ制御信号EQ81を論理電圧“H”と
し、ビット線を論理電圧“L”とする。その後、ビット
線イコライズおよびプリチャージ制御信号EQ81を論
理電圧“L”とし、ビット線をフローティング状態とす
る。また、ダミーメモリセルデータ初期化用制御信号D
CW81を論理電圧“L”とし、ダミーメモリセル強誘
電体キャパシタの第1の電極もフローティング状態とす
る。
【0093】次に、本体メモリセルキャパシタCs2と
Cs4のデータを読み出すために、ワード線WL1とダ
ミーワード線DWL1を論理電圧“H”とする。これに
よって、ビット線BL0にダミーメモリセルのデータが
読み出され、ビット線/BL0に本体メモリセルのデー
タが読み出される。このとき、本体メモリセルのデータ
が“1”である場合には、図26の点Bの状態から点D
の状態になり、電荷Q1がビット線に読み出される。本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態から点Dの状態になり、電荷Q0がビット
線に読み出される。このときダミーメモリセルが図27
の点Kの状態から点Jの状態になり、電荷Qdがビット
線に読み出される。その後、センスアンプ制御信号SA
E0、SAE1を論理電圧“H”とし、センスアンプS
A0、SA1を動作させ、ビット線BL0、/BL0に
読み出されたデータを増幅する。
Cs4のデータを読み出すために、ワード線WL1とダ
ミーワード線DWL1を論理電圧“H”とする。これに
よって、ビット線BL0にダミーメモリセルのデータが
読み出され、ビット線/BL0に本体メモリセルのデー
タが読み出される。このとき、本体メモリセルのデータ
が“1”である場合には、図26の点Bの状態から点D
の状態になり、電荷Q1がビット線に読み出される。本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態から点Dの状態になり、電荷Q0がビット
線に読み出される。このときダミーメモリセルが図27
の点Kの状態から点Jの状態になり、電荷Qdがビット
線に読み出される。その後、センスアンプ制御信号SA
E0、SAE1を論理電圧“H”とし、センスアンプS
A0、SA1を動作させ、ビット線BL0、/BL0に
読み出されたデータを増幅する。
【0094】次に、セルプレート電極CP1を論理電圧
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には、図26の点Aの状態になり、本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態になる。
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には、図26の点Aの状態になり、本
体メモリセルのデータが“0”である場合には、図26
の点Eの状態になる。
【0095】次に、ワード線WL1とダミーワード線D
WL1を論理電圧“L”とし、セルプレート電極CP1
を論理電圧“H”、ダミーメモリセルデータ初期化用制
御信号DCW81を論理電圧“H”とする。このとき、
本体メモリセルのデータが“1”である場合には、図2
6の点Aまたは点Bの状態になる。本体メモリセルのデ
ータが“0”である場合には、図26の点Eの状態にな
る。このときダミーメモリセルが図27の点K付近の状
態となる。次に、センスアンプ制御信号SAE0、SA
E1を論理電圧“L”、ビット線イコライズおよびプリ
チャージ制御信号EQ81を論理電圧“H”とし、ビッ
ト線を論理電圧“L”とする。
WL1を論理電圧“L”とし、セルプレート電極CP1
を論理電圧“H”、ダミーメモリセルデータ初期化用制
御信号DCW81を論理電圧“H”とする。このとき、
本体メモリセルのデータが“1”である場合には、図2
6の点Aまたは点Bの状態になる。本体メモリセルのデ
ータが“0”である場合には、図26の点Eの状態にな
る。このときダミーメモリセルが図27の点K付近の状
態となる。次に、センスアンプ制御信号SAE0、SA
E1を論理電圧“L”、ビット線イコライズおよびプリ
チャージ制御信号EQ81を論理電圧“H”とし、ビッ
ト線を論理電圧“L”とする。
【0096】この第8の実施例の特徴は、第6の実施例
と同様である。本体メモリセルのデータを読み出すため
の初期状態として、本体メモリセルにおいてビット線の
論理電圧とセルプレート電極の論理電圧を反対の論理電
圧とし、ダミーメモリセルにおいてビット線の論理電圧
とダミーメモリセル強誘電体キャパシタの第1の電極の
論理電圧を反対の論理電圧とすることにより、ワード線
とダミーワード線を論理電圧“H”としたときに、すぐ
にビット線に本体メモリセルおよびダミーメモリセルか
らデータを読み出せる。また、ダミーセルプレート電極
は論理電圧“H”のまま固定されておくことができるた
め、半導体メモリ装置は低消費電力化される。この第8
の実施例では、1本のワード線で選択される本体メモリ
セルのデータが一部あるいはすべて読み出される。
と同様である。本体メモリセルのデータを読み出すため
の初期状態として、本体メモリセルにおいてビット線の
論理電圧とセルプレート電極の論理電圧を反対の論理電
圧とし、ダミーメモリセルにおいてビット線の論理電圧
とダミーメモリセル強誘電体キャパシタの第1の電極の
論理電圧を反対の論理電圧とすることにより、ワード線
とダミーワード線を論理電圧“H”としたときに、すぐ
にビット線に本体メモリセルおよびダミーメモリセルか
らデータを読み出せる。また、ダミーセルプレート電極
は論理電圧“H”のまま固定されておくことができるた
め、半導体メモリ装置は低消費電力化される。この第8
の実施例では、1本のワード線で選択される本体メモリ
セルのデータが一部あるいはすべて読み出される。
【0097】本発明の半導体メモリ装置の第9の実施例
について説明する。図12はこの実施例の回路構成図、
図18はその動作タイミング図である。この実施例の回
路構成は第6の実施例と同様である。
について説明する。図12はこの実施例の回路構成図、
図18はその動作タイミング図である。この実施例の回
路構成は第6の実施例と同様である。
【0098】動作について、本体メモリセルキャパシタ
の強誘電体は図19のヒステリシス特性を示し、ダミー
メモリセルキャパシタの強誘電体は図20のヒステリシ
ス特性を示す。
の強誘電体は図19のヒステリシス特性を示し、ダミー
メモリセルキャパシタの強誘電体は図20のヒステリシ
ス特性を示す。
【0099】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
センスアンプ制御信号、ダミーセルプレート電極を論理
電圧“L”、セルプレート電極、ダミーセルプレート電
極を論理電圧“H”、ダミーメモリセルデータ初期化用
制御信号DCW61を論理電圧“H”としている。この
ときダミーメモリセルのデータは初期状態である図20
の点Gの状態である。ビット線イコライズおよびプリチ
ャージ制御信号EQ61を論理電圧“H”とし、ビット
線を論理電圧“L”とする。その後、ビット線イコライ
ズおよびプリチャージ制御信号EQ61を論理電圧
“L”とし、ビット線をフローティング状態とする。ダ
ミーメモリセルデータ初期化用制御信号DCW61を論
理電圧“L”とし、ダミーメモリセル強誘電体キャパシ
タの第1の電極もフローティング状態とする。
ために、初期状態として、ワード線、ダミーワード線、
センスアンプ制御信号、ダミーセルプレート電極を論理
電圧“L”、セルプレート電極、ダミーセルプレート電
極を論理電圧“H”、ダミーメモリセルデータ初期化用
制御信号DCW61を論理電圧“H”としている。この
ときダミーメモリセルのデータは初期状態である図20
の点Gの状態である。ビット線イコライズおよびプリチ
ャージ制御信号EQ61を論理電圧“H”とし、ビット
線を論理電圧“L”とする。その後、ビット線イコライ
ズおよびプリチャージ制御信号EQ61を論理電圧
“L”とし、ビット線をフローティング状態とする。ダ
ミーメモリセルデータ初期化用制御信号DCW61を論
理電圧“L”とし、ダミーメモリセル強誘電体キャパシ
タの第1の電極もフローティング状態とする。
【0100】次に、本体メモリセルキャパシタCs2の
データを読み出すために、ワード線WL1とダミーワー
ド線DWL1を論理電圧“H”とすると、ビット線BL
0にダミーメモリセルのデータが読み出され、ビット線
/BL0に本体メモリセルのデータが読み出される。こ
のとき、本体メモリセルのデータが“1”である場合に
は、図19の点Bの状態から点Dの状態になって電荷Q
1がビット線に読み出される。また、本体メモリセルの
データが“0”である場合には、図19の点Eの状態か
ら点Dの状態になって電荷Q0がビット線に読み出され
る。このときダミーメモリセルが図20の点Gの状態か
ら点Hの状態になり、電荷Qdがビット線に読み出され
る。その後、センスアンプ制御信号SAE0を論理電圧
“H”とし、センスアンプSA0を動作させ、ビット線
BL0、/BL0に読み出されたデータを増幅する。
データを読み出すために、ワード線WL1とダミーワー
ド線DWL1を論理電圧“H”とすると、ビット線BL
0にダミーメモリセルのデータが読み出され、ビット線
/BL0に本体メモリセルのデータが読み出される。こ
のとき、本体メモリセルのデータが“1”である場合に
は、図19の点Bの状態から点Dの状態になって電荷Q
1がビット線に読み出される。また、本体メモリセルの
データが“0”である場合には、図19の点Eの状態か
ら点Dの状態になって電荷Q0がビット線に読み出され
る。このときダミーメモリセルが図20の点Gの状態か
ら点Hの状態になり、電荷Qdがビット線に読み出され
る。その後、センスアンプ制御信号SAE0を論理電圧
“H”とし、センスアンプSA0を動作させ、ビット線
BL0、/BL0に読み出されたデータを増幅する。
【0101】次に、セルプレート電極CP0を論理電圧
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には図19の点Aの状態になる。本体
メモリセルのデータが“0”である場合には図19の点
Eの状態になる。
“L”とする。このとき、本体メモリセルのデータが
“1”である場合には図19の点Aの状態になる。本体
メモリセルのデータが“0”である場合には図19の点
Eの状態になる。
【0102】次に、ワード線WL1とダミーワード線D
WL1を論理電圧“L”とし、セルプレート電極CP0
を論理電圧“H”、ダミーメモリセルデータ初期化用制
御信号DCW61を論理電圧“H”とする。このとき、
本体メモリセルのデータが“1”である場合には図19
の点Bの状態になる。本体メモリセルのデータが“0”
である場合には図19の点Eの状態になる。このときダ
ミーメモリセルが図20の点G付近の状態となる。次
に、センスアンプ制御信号SAE0を論理電圧“L”と
し、ビット線イコライズおよびプリチャージ制御信号E
Q61を論理電圧“H”とし、ビット線を論理電圧
“L”とする。
WL1を論理電圧“L”とし、セルプレート電極CP0
を論理電圧“H”、ダミーメモリセルデータ初期化用制
御信号DCW61を論理電圧“H”とする。このとき、
本体メモリセルのデータが“1”である場合には図19
の点Bの状態になる。本体メモリセルのデータが“0”
である場合には図19の点Eの状態になる。このときダ
ミーメモリセルが図20の点G付近の状態となる。次
に、センスアンプ制御信号SAE0を論理電圧“L”と
し、ビット線イコライズおよびプリチャージ制御信号E
Q61を論理電圧“H”とし、ビット線を論理電圧
“L”とする。
【0103】この第9の実施例の特徴は、本体メモリセ
ルのデータを読み出すための初期状態として、本体メモ
リセルにおいてビット線の論理電圧とセルプレート電極
の論理電圧を反対の論理電圧とし、ダミーメモリセルに
おいてビット線の論理電圧とダミーメモリセル強誘電体
キャパシタの第1の電極の論理電圧を反対の論理電圧と
することにより、ワード線、ダミーワード線を論理電圧
“H”としたときに、すぐにビット線に本体メモリセル
およびダミーメモリセルからデータを読み出すことがで
きる。また、ダミーセルプレート電極が論理電圧“L”
のまま固定しておくことができるので、半導体メモリ装
置の低消費電力化が図れる。
ルのデータを読み出すための初期状態として、本体メモ
リセルにおいてビット線の論理電圧とセルプレート電極
の論理電圧を反対の論理電圧とし、ダミーメモリセルに
おいてビット線の論理電圧とダミーメモリセル強誘電体
キャパシタの第1の電極の論理電圧を反対の論理電圧と
することにより、ワード線、ダミーワード線を論理電圧
“H”としたときに、すぐにビット線に本体メモリセル
およびダミーメモリセルからデータを読み出すことがで
きる。また、ダミーセルプレート電極が論理電圧“L”
のまま固定しておくことができるので、半導体メモリ装
置の低消費電力化が図れる。
【0104】本発明の半導体メモリ装置の第10の実施
例について説明する。図6はこの実施例の回路構成図、
図21はその動作タイミング図である。この実施例の回
路構成は第4の実施例と同じである。
例について説明する。図6はこの実施例の回路構成図、
図21はその動作タイミング図である。この実施例の回
路構成は第4の実施例と同じである。
【0105】半導体メモリ装置の動作において、本体メ
モリセルキャパシタの強誘電体は図26のヒステリシス
特性を示し、ダミーメモリセルキャパシタの強誘電体は
図27のヒステリシス特性を示す。
モリセルキャパシタの強誘電体は図26のヒステリシス
特性を示し、ダミーメモリセルキャパシタの強誘電体は
図27のヒステリシス特性を示す。
【0106】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“L”、ダミーメモリセルデー
タ初期化用制御信号DCW41を論理電圧“H”として
いる。このときダミーメモリセルのデータを初期状態で
ある図27の点Kの状態とされている。ビット線イコラ
イズおよびプリチャージ制御信号EQ41を論理電圧
“H”とし、ビット線を論理電圧“L”とする。その
後、ビット線イコライズおよびプリチャージ制御信号E
Q41を論理電圧“L”とし、ビット線をフローティン
グ状態とする。また、ダミーメモリセルデータ初期化用
制御信号DCW41を論理電圧“L”とし、ダミーメモ
リセル強誘電体キャパシタの第1の電極もフローティン
グ状態とする。
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“L”、ダミーメモリセルデー
タ初期化用制御信号DCW41を論理電圧“H”として
いる。このときダミーメモリセルのデータを初期状態で
ある図27の点Kの状態とされている。ビット線イコラ
イズおよびプリチャージ制御信号EQ41を論理電圧
“H”とし、ビット線を論理電圧“L”とする。その
後、ビット線イコライズおよびプリチャージ制御信号E
Q41を論理電圧“L”とし、ビット線をフローティン
グ状態とする。また、ダミーメモリセルデータ初期化用
制御信号DCW41を論理電圧“L”とし、ダミーメモ
リセル強誘電体キャパシタの第1の電極もフローティン
グ状態とする。
【0107】次に、本体メモリセルキャパシタCs2の
データを読み出すために、ワード線WL1とダミーワー
ド線DWL1の論理電圧を“H”とした後に、セルプレ
ート電極CP0(DCP0)を論理電圧“H”とする
と、ビット線BL0にダミーメモリセルのデータが読み
出され、ビット線/BL0に本体メモリセルのデータが
読み出される。このとき、本体メモリセルのデータが
“1”である場合には図26の点Bの状態から点Dの状
態になり電荷Q1がビット線に読み出される。本体メモ
リセルのデータが“0”である場合には、図26の点E
の状態から点Dの状態になり、電荷Q0がビット線に読
み出される。また、ダミーメモリセルが図27の点Kの
状態から点Jの状態になり、電荷Qdがビット線に読み
出される。その後、センスアンプ制御信号SAE0を論
理電圧“H”とし、センスアンプSA0を動作させ、ビ
ット線BL0、/BL0に読み出されたデータを増幅す
る。次に、ダミーワード線DWL1を論理電圧“L”と
する。次に、ダミーメモリセルデータ初期化用制御信号
DCW41を論理電圧“H”とし、ダミーメモリセルを
図27の点Jの状態とする。
データを読み出すために、ワード線WL1とダミーワー
ド線DWL1の論理電圧を“H”とした後に、セルプレ
ート電極CP0(DCP0)を論理電圧“H”とする
と、ビット線BL0にダミーメモリセルのデータが読み
出され、ビット線/BL0に本体メモリセルのデータが
読み出される。このとき、本体メモリセルのデータが
“1”である場合には図26の点Bの状態から点Dの状
態になり電荷Q1がビット線に読み出される。本体メモ
リセルのデータが“0”である場合には、図26の点E
の状態から点Dの状態になり、電荷Q0がビット線に読
み出される。また、ダミーメモリセルが図27の点Kの
状態から点Jの状態になり、電荷Qdがビット線に読み
出される。その後、センスアンプ制御信号SAE0を論
理電圧“H”とし、センスアンプSA0を動作させ、ビ
ット線BL0、/BL0に読み出されたデータを増幅す
る。次に、ダミーワード線DWL1を論理電圧“L”と
する。次に、ダミーメモリセルデータ初期化用制御信号
DCW41を論理電圧“H”とし、ダミーメモリセルを
図27の点Jの状態とする。
【0108】次に、セルプレート電極CP0(DCP
0)を論理電圧“L”とする。このとき、本体メモリセ
ルのデータが“1”である場合には図26の点Aの状態
になる。本体メモリセルのデータが“0”である場合に
は図26の点Eの状態になる。このときダミーメモリセ
ルが図27の点Kの状態となる。
0)を論理電圧“L”とする。このとき、本体メモリセ
ルのデータが“1”である場合には図26の点Aの状態
になる。本体メモリセルのデータが“0”である場合に
は図26の点Eの状態になる。このときダミーメモリセ
ルが図27の点Kの状態となる。
【0109】次に、ワード線WL1を論理電圧“L”と
する。このとき、本体メモリセルのデータが“1”であ
る場合は図26の点Aまたは点Bの状態になる。本体メ
モリセルのデータが“0”である場合には図26の点E
の状態になる。次に、センスアンプ制御信号SAE0を
論理電圧“L”、ビット線イコライズおよびプリチャー
ジ制御信号EQ21を論理電圧“H”とし、ビット線を
論理電圧“L”とする。
する。このとき、本体メモリセルのデータが“1”であ
る場合は図26の点Aまたは点Bの状態になる。本体メ
モリセルのデータが“0”である場合には図26の点E
の状態になる。次に、センスアンプ制御信号SAE0を
論理電圧“L”、ビット線イコライズおよびプリチャー
ジ制御信号EQ21を論理電圧“H”とし、ビット線を
論理電圧“L”とする。
【0110】この第10の実施例の特徴は、ワード線お
よびダミーワード線の立ち上げとセルプレート電極CP
0(DCP0)の立ち上げ時間をずらすことにより、消
費電流の分散を図ることができる。
よびダミーワード線の立ち上げとセルプレート電極CP
0(DCP0)の立ち上げ時間をずらすことにより、消
費電流の分散を図ることができる。
【0111】本発明の半導体メモリ装置の第11の実施
例について説明する。図6はこの実施例の回路構成図、
図22はその動作タイミング図である。この実施例の回
路構成は第4の実施例と同じである。
例について説明する。図6はこの実施例の回路構成図、
図22はその動作タイミング図である。この実施例の回
路構成は第4の実施例と同じである。
【0112】動作について、本体メモリセルキャパシタ
の強誘電体は図26のヒステリシス特性をし、ダミーメ
モリセルキャパシタの強誘電体は図27のヒステリシス
特性を示す。
の強誘電体は図26のヒステリシス特性をし、ダミーメ
モリセルキャパシタの強誘電体は図27のヒステリシス
特性を示す。
【0113】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“L”、ダミーメモリセルデー
タ初期化用制御信号DCW41を論理電圧“H”として
いる。このときダミーメモリセルのデータは初期状態で
ある図27の点Kの状態としている。ビット線イコライ
ズおよびプリチャージ制御信号EQ41を論理電圧
“H”とし、ビット線を論理電圧“L”とする。その
後、ダミーメモリセルデータ初期化用制御信号DCW4
1を論理電圧“L”とし、ダミーメモリセル強誘電体キ
ャパシタの第1の電極をフローティング状態とする。次
に、本体メモリセルキャパシタCs2のデータを読み出
すために、ワード線WL1とダミーワード線DWL1と
の論理電圧を“H”とした後、ビット線イコライズおよ
びプリチャージ制御信号EQ41を論理電圧“L”と
し、ビット線をフローティング状態とする。
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“L”、ダミーメモリセルデー
タ初期化用制御信号DCW41を論理電圧“H”として
いる。このときダミーメモリセルのデータは初期状態で
ある図27の点Kの状態としている。ビット線イコライ
ズおよびプリチャージ制御信号EQ41を論理電圧
“H”とし、ビット線を論理電圧“L”とする。その
後、ダミーメモリセルデータ初期化用制御信号DCW4
1を論理電圧“L”とし、ダミーメモリセル強誘電体キ
ャパシタの第1の電極をフローティング状態とする。次
に、本体メモリセルキャパシタCs2のデータを読み出
すために、ワード線WL1とダミーワード線DWL1と
の論理電圧を“H”とした後、ビット線イコライズおよ
びプリチャージ制御信号EQ41を論理電圧“L”と
し、ビット線をフローティング状態とする。
【0114】その後、セルプレート電極CP0(DCP
0)を論理電圧“H”とすると、ビット線BL0にダミ
ーメモリセルのデータが読み出され、ビット線/BL0
に本体メモリセルのデータが読み出される。このとき、
本体メモリセルのデータが“1”である場合には図26
の点Bの状態から点Dの状態になって、電荷Q1がビッ
ト線に読み出される。本体メモリセルのデータが“0”
である場合には図26の点Eの状態から点Dの状態にな
って、電荷Q0がビット線に読み出される。このときダ
ミーメモリセルは図27の点Kの状態から点Jの状態に
なり、電荷Qdがビット線に読み出される。その後、セ
ンスアンプ制御信号SAE0を論理電圧“H”とし、セ
ンスアンプSA0を動作させ、ビット線BL0、/BL
0に読み出されたデータを増幅する。次に、ダミーワー
ド線DWL1を論理電圧“L”とする。次に、ダミーメ
モリセルデータ初期化用制御信号DCW41を論理電圧
“H”とし、ダミーメモリセルを図27の点Jの状態と
する。次に、セルプレート電極CP0(DCP0)を論
理電圧“L”とする。このとき、本体メモリセルのデー
タが“1”である場合には図26の点Aの状態になる。
本体メモリセルのデータが“0”である場合には図26
の点Eの状態になる。このときダミーメモリセルが図2
7の点Kの状態となる。次に、ワード線WL1を論理電
圧“L”とする。このとき、本体メモリセルのデータが
“1”である場合には図26の点Aまたは点Bの状態に
なる。本体メモリセルのデータが“0”である場合には
図26の点Eの状態になる。次に、センスアンプ制御信
号SAE0を論理電圧“L”とし、ビット線イコライズ
およびプリチャージ制御信号EQ21を論理電圧“H”
とし、ビット線を論理電圧“L”とする。
0)を論理電圧“H”とすると、ビット線BL0にダミ
ーメモリセルのデータが読み出され、ビット線/BL0
に本体メモリセルのデータが読み出される。このとき、
本体メモリセルのデータが“1”である場合には図26
の点Bの状態から点Dの状態になって、電荷Q1がビッ
ト線に読み出される。本体メモリセルのデータが“0”
である場合には図26の点Eの状態から点Dの状態にな
って、電荷Q0がビット線に読み出される。このときダ
ミーメモリセルは図27の点Kの状態から点Jの状態に
なり、電荷Qdがビット線に読み出される。その後、セ
ンスアンプ制御信号SAE0を論理電圧“H”とし、セ
ンスアンプSA0を動作させ、ビット線BL0、/BL
0に読み出されたデータを増幅する。次に、ダミーワー
ド線DWL1を論理電圧“L”とする。次に、ダミーメ
モリセルデータ初期化用制御信号DCW41を論理電圧
“H”とし、ダミーメモリセルを図27の点Jの状態と
する。次に、セルプレート電極CP0(DCP0)を論
理電圧“L”とする。このとき、本体メモリセルのデー
タが“1”である場合には図26の点Aの状態になる。
本体メモリセルのデータが“0”である場合には図26
の点Eの状態になる。このときダミーメモリセルが図2
7の点Kの状態となる。次に、ワード線WL1を論理電
圧“L”とする。このとき、本体メモリセルのデータが
“1”である場合には図26の点Aまたは点Bの状態に
なる。本体メモリセルのデータが“0”である場合には
図26の点Eの状態になる。次に、センスアンプ制御信
号SAE0を論理電圧“L”とし、ビット線イコライズ
およびプリチャージ制御信号EQ21を論理電圧“H”
とし、ビット線を論理電圧“L”とする。
【0115】この第11の実施例の特徴としては、第1
0の実施例と同様にワード線およびダミーワード線の立
ち上げとセルプレート電極CP0(DCP0)の立ち上
げ時間をずらすことにより、消費電流の分散を図ること
ができる。また、ワード線およびダミーワード線の立ち
上げ時には、ビット線は論理電圧“L”に固定されてい
るため、ワード線およびダミーワード線の立ち上げ時の
ノイズがビット線にのらない。このため、本体メモリセ
ルあるいはダミーメモリセルのデータの読み出しの精度
が向上する。
0の実施例と同様にワード線およびダミーワード線の立
ち上げとセルプレート電極CP0(DCP0)の立ち上
げ時間をずらすことにより、消費電流の分散を図ること
ができる。また、ワード線およびダミーワード線の立ち
上げ時には、ビット線は論理電圧“L”に固定されてい
るため、ワード線およびダミーワード線の立ち上げ時の
ノイズがビット線にのらない。このため、本体メモリセ
ルあるいはダミーメモリセルのデータの読み出しの精度
が向上する。
【0116】本発明の半導体メモリ装置の第12の実施
例について説明する。図6はこの実施例の回路構成図、
図23はその動作タイミング図である。この実施例の回
路構成は第4の実施例と同じである。
例について説明する。図6はこの実施例の回路構成図、
図23はその動作タイミング図である。この実施例の回
路構成は第4の実施例と同じである。
【0117】動作について本体メモリセルキャパシタの
強誘電体は図26のヒステリシス特性を示し、ダミーメ
モリセルキャパシタの強誘電体は図27のヒステリシス
特性を示す。
強誘電体は図26のヒステリシス特性を示し、ダミーメ
モリセルキャパシタの強誘電体は図27のヒステリシス
特性を示す。
【0118】ここで本体メモリセルのデータを読み出す
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“L”、ダミーメモリセルデー
タ初期化用制御信号DCW41を論理電圧“H”として
いる。このときダミーメモリセルのデータは初期状態で
ある図27の点Kの状態としている。ビット線イコライ
ズおよびプリチャージ制御信号EQ41を論理電圧
“H”とし、ビット線を論理電圧“L”とする。その
後、ビット線イコライズおよびプリチャージ制御信号E
Q41を論理電圧“L”とし、ビット線をフローティン
グ状態とする。ダミーメモリセルデータ初期化用制御信
号DCW41を論理電圧“L”とし、ダミーメモリセル
強誘電体キャパシタの第1の電極もフローティング状態
とする。このときセルプレート電極CP0(DCP0)
を論理電圧“H”とする。次に、本体メモリセルキャパ
シタCs2のデータを読み出すために、ワード線WL1
とダミーワード線DWL1との論理電圧を“H”とす
る。これによって、ビット線BL0にダミーメモリセル
のデータが読み出され、ビット線/BL0に本体メモリ
セルのデータが読み出される。このとき、本体メモリセ
ルのデータが“1”である場合には図26の点Bの状態
から点Dの状態になり、電荷Q1がビット線に読み出さ
れる。本体メモリセルのデータが“0”である場合には
図26の点Eの状態から点Dの状態になり、電荷Q0が
ビット線に読み出される。このときダミーメモリセルは
図27の点Kの状態から点Jの状態になり、電荷Qdが
ビット線に読み出される。その後、センスアンプ制御信
号SAE0を論理電圧“H”とし、センスアンプSA0
を動作させ、ビット線BL0、/BL0に読み出された
データを増幅する。次に、ダミーワード線DWL1を論
理電圧“L”とする。次に、ダミーメモリセルデータ初
期化用制御信号DCW41を論理電圧“H”とし、ダミ
ーメモリセルを図27の点Jの状態とする。次に、セル
プレート電極CP0(DCP0)を論理電圧“L”とす
る。このとき、本体メモリセルのデータが“1”である
場合には図26の点Aの状態になる。本体メモリセルの
データが“0”である場合には図26の点Eの状態にな
る。このときダミーメモリセルは図27の点Kの状態と
なる。次に、ワード線WL1を論理電圧“L”とする。
このとき、本体メモリセルのデータが“1”である場合
には図26の点Aまたは点Bの状態になる。本体メモリ
セルのデータが“0”である場合には図26の点Eの状
態になる。次に、センスアンプ制御信号SAE0を論理
電圧“L”、ビット線イコライズおよびプリチャージ制
御信号EQ21を論理電圧“H”とし、ビット線を論理
電圧“L”とする。
ために、初期状態として、ワード線、ダミーワード線、
セルプレート電極、ダミーセルプレート電極、センスア
ンプ制御信号を論理電圧“L”、ダミーメモリセルデー
タ初期化用制御信号DCW41を論理電圧“H”として
いる。このときダミーメモリセルのデータは初期状態で
ある図27の点Kの状態としている。ビット線イコライ
ズおよびプリチャージ制御信号EQ41を論理電圧
“H”とし、ビット線を論理電圧“L”とする。その
後、ビット線イコライズおよびプリチャージ制御信号E
Q41を論理電圧“L”とし、ビット線をフローティン
グ状態とする。ダミーメモリセルデータ初期化用制御信
号DCW41を論理電圧“L”とし、ダミーメモリセル
強誘電体キャパシタの第1の電極もフローティング状態
とする。このときセルプレート電極CP0(DCP0)
を論理電圧“H”とする。次に、本体メモリセルキャパ
シタCs2のデータを読み出すために、ワード線WL1
とダミーワード線DWL1との論理電圧を“H”とす
る。これによって、ビット線BL0にダミーメモリセル
のデータが読み出され、ビット線/BL0に本体メモリ
セルのデータが読み出される。このとき、本体メモリセ
ルのデータが“1”である場合には図26の点Bの状態
から点Dの状態になり、電荷Q1がビット線に読み出さ
れる。本体メモリセルのデータが“0”である場合には
図26の点Eの状態から点Dの状態になり、電荷Q0が
ビット線に読み出される。このときダミーメモリセルは
図27の点Kの状態から点Jの状態になり、電荷Qdが
ビット線に読み出される。その後、センスアンプ制御信
号SAE0を論理電圧“H”とし、センスアンプSA0
を動作させ、ビット線BL0、/BL0に読み出された
データを増幅する。次に、ダミーワード線DWL1を論
理電圧“L”とする。次に、ダミーメモリセルデータ初
期化用制御信号DCW41を論理電圧“H”とし、ダミ
ーメモリセルを図27の点Jの状態とする。次に、セル
プレート電極CP0(DCP0)を論理電圧“L”とす
る。このとき、本体メモリセルのデータが“1”である
場合には図26の点Aの状態になる。本体メモリセルの
データが“0”である場合には図26の点Eの状態にな
る。このときダミーメモリセルは図27の点Kの状態と
なる。次に、ワード線WL1を論理電圧“L”とする。
このとき、本体メモリセルのデータが“1”である場合
には図26の点Aまたは点Bの状態になる。本体メモリ
セルのデータが“0”である場合には図26の点Eの状
態になる。次に、センスアンプ制御信号SAE0を論理
電圧“L”、ビット線イコライズおよびプリチャージ制
御信号EQ21を論理電圧“H”とし、ビット線を論理
電圧“L”とする。
【0119】この第12の実施例の特徴は、第10の実
施例と同様にワード線およびダミーワード線の立ち上げ
とセルプレート電極CP0(DCP0)の立ち上げ時間
をずらすことにより、消費電力の分散を図ることができ
る。また、セルプレート電極の寄生容量が大きく、立ち
上げに時間がかかる場合でも、早くからセルプレート電
極を立ち上げることによって、本体メモリセルあるいは
ダミーメモリセルのデータの読み出しの高速化を図るこ
とができる。
施例と同様にワード線およびダミーワード線の立ち上げ
とセルプレート電極CP0(DCP0)の立ち上げ時間
をずらすことにより、消費電力の分散を図ることができ
る。また、セルプレート電極の寄生容量が大きく、立ち
上げに時間がかかる場合でも、早くからセルプレート電
極を立ち上げることによって、本体メモリセルあるいは
ダミーメモリセルのデータの読み出しの高速化を図るこ
とができる。
【0120】
【発明の効果】本発明の半導体メモリ装置によれば、ダ
ミーメモリセルキャパシタの初期化が行え、読み出し時
の誤動作がなくなる。また、データ読み出し後のダミー
メモリセルキャパシタの状態を確実に初期状態とするこ
とができ、読み出し時の誤動作がなくなる。また、消費
電力が集中がない半導体メモリ装置とすることができ
る。
ミーメモリセルキャパシタの初期化が行え、読み出し時
の誤動作がなくなる。また、データ読み出し後のダミー
メモリセルキャパシタの状態を確実に初期状態とするこ
とができ、読み出し時の誤動作がなくなる。また、消費
電力が集中がない半導体メモリ装置とすることができ
る。
【図1】本発明の半導体メモリ装置の第1の実施例の回
路構成を示す図
路構成を示す図
【図2】本発明の半導体メモリ装置の第1の実施例の動
作タイミングを示す図
作タイミングを示す図
【図3】本発明の半導体メモリ装置の第2の実施例の回
路構成を示す図
路構成を示す図
【図4】本発明の半導体メモリ装置の第2の実施例の動
作タイミングを示す図
作タイミングを示す図
【図5】本発明の半導体メモリ装置の第3の実施例の動
作タイミングを示す図
作タイミングを示す図
【図6】本発明の半導体メモリ装置の第4の実施例の回
路構成を示す図
路構成を示す図
【図7】本発明の半導体メモリ装置の第4の実施例の動
作タイミングを示す図
作タイミングを示す図
【図8】本発明の半導体メモリ装置の第5の実施例の回
路構成を示す図
路構成を示す図
【図9】本発明の半導体メモリ装置の第5の実施例の動
作タイミングを示す図
作タイミングを示す図
【図10】本発明の半導体メモリ装置の第5の実施例で
使用する本体メモリセルキャパシタの強誘電体のヒステ
リシス特性を示す図
使用する本体メモリセルキャパシタの強誘電体のヒステ
リシス特性を示す図
【図11】本発明の半導体メモリ装置の第5の実施例で
使用するダミーメモリセルキャパシタの強誘電体のヒス
テリシス特性を示す図
使用するダミーメモリセルキャパシタの強誘電体のヒス
テリシス特性を示す図
【図12】本発明の半導体メモリ装置の第6の実施例の
回路構成を示す図
回路構成を示す図
【図13】本発明の半導体メモリ装置の第6の実施例の
動作タイミングを示す図
動作タイミングを示す図
【図14】本発明の半導体メモリ装置の第7の実施例の
回路構成を示す図
回路構成を示す図
【図15】本発明の半導体メモリ装置の第7の実施例の
動作タイミングを示す図
動作タイミングを示す図
【図16】本発明の半導体メモリ装置の第8の実施例の
回路構成を示す図
回路構成を示す図
【図17】本発明の半導体メモリ装置の第8の実施例の
動作タイミングを示す図
動作タイミングを示す図
【図18】本発明の半導体メモリ装置の第9の実施例の
動作タイミングを示す図
動作タイミングを示す図
【図19】本発明の半導体メモリ装置の第9の実施例で
使用する本体メモリセルキャパシタの強誘電体のヒステ
リシス特性を示す図
使用する本体メモリセルキャパシタの強誘電体のヒステ
リシス特性を示す図
【図20】本発明の半導体メモリ装置の第9の実施例で
使用するダミーメモリセルキャパシタの強誘電体のヒス
テリシス特性を示す図
使用するダミーメモリセルキャパシタの強誘電体のヒス
テリシス特性を示す図
【図21】本発明の半導体メモリ装置の第10の実施例
の動作タイミングを示す図
の動作タイミングを示す図
【図22】本発明の半導体メモリ装置の第11の実施例
の動作タイミングを示す図
の動作タイミングを示す図
【図23】本発明の半導体メモリ装置の第12の実施例
の動作タイミングを示す図
の動作タイミングを示す図
【図24】従来の半導体メモリ装置の回路構成を示す図
【図25】従来の半導体メモリ装置の動作タイミングを
示す図
示す図
【図26】従来の半導体メモリ装置で使用する本体メモ
リセルキャパシタの強誘電体のヒステリシス特性を示す
図
リセルキャパシタの強誘電体のヒステリシス特性を示す
図
【図27】従来の半導体メモリ装置で使用するダミーメ
モリセルキャパシタの強誘電体のヒステリシス特性を示
す図
モリセルキャパシタの強誘電体のヒステリシス特性を示
す図
WL0〜WL3 ワード線 DWL0〜DWL1 ダミーワード線 BL0、/BL0、BL1、/BL1 ビット線 CP0、CP1 セルプレート電極 DCP0、DCP1 ダミーセルプレート電極 EQ11〜EQ81 制御信号 DCW41〜DCW81 制御信号 SAE0、SAE1 センスアンプ制御信号 VSS 接地電圧 VCC 電源電圧 SA0、SA1 センスアンプ Cs1〜Cs8 キャパシタ Cd1〜Cd4 キャパシタ Qn トランジスタ Qp トランジスタ Q0 電加量 Q1 電加量 Qd 電加量
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中根 譲治 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平4−295690(JP,A) 特開 平3−283079(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 11/40 - 11/41 G11C 11/22
Claims (19)
- 【請求項1】 増幅器に第1のビット線と前記第1のビ
ット線と対になった第2のビット線が接続され、第1の
MOSトランジスタのゲートが第1のワード線に接続さ
れ、第1の強誘電体キャパシタの第1の電極が前記第1
のMOSトランジスタのソースに接続され、前記第1の
ビット線に第1のMOSトランジスタのドレインが接続
され、前記第1の強誘電体キャパシタの第2の電極が第
1のプレート電極に接続され、第2のMOSトランジス
タのゲートが第2のワード線に接続され、第2の強誘電
体キャパシタの第1の電極が前記第2のMOSトランジ
スタのソースに接続され、前記第2のMOSトランジス
タのドレインが前記第2のビット線に接続され、前記第
2の強誘電体キャパシタの第2の電極が第2のプレート
電極に接続されており、前記第1の強誘電体キャパシタ
に蓄積された電荷量と前記第2の強誘電体キャパシタに
蓄積された電荷量との差を前記増幅器で増幅して記憶さ
れたデータを読み出す半導体メモリ装置であって、前記
第2のMOSトランジスタをオフした後に、前記第2の
プレート電極の論理電圧を反転することを特徴とする半
導体メモリ装置。 - 【請求項2】 前記第2のMOSトランジスタをオフし
た後に、前記第1のプレート電極および前記第2のプレ
ート電極の論理電圧を反転し、その後に前記第1のMO
Sトランジスタをオフすることを特徴とする請求項1記
載の半導体メモリ装置。 - 【請求項3】 前記第1のプレート電極が前記第2のプ
レート電極と接続されたことを特徴とする請求項2記載
の半導体メモリ装置。 - 【請求項4】 メモリセルのデータの読み出しあるいは
書き込み動作終了後または動作開始前に、前記第2のビ
ット線をある論理電圧とし、前記第2のMOSトランジ
スタをオンし、前記第2のプレート電極の論理電圧を前
記第2のビット線の論理電圧とは逆の論理電圧とするこ
とを特徴とする請求項1記載の半導体メモリ装置。 - 【請求項5】 メモリセルのデータの読み出し動作開始
前における前記第2のプレート電極の論理電圧および第
2のビット線の論理電圧が前記第2の強誘電体キャパシ
タの第1の電極の論理電圧と逆の論理電圧とすることを
特徴とする請求項1記載の半導体メモリ装置。 - 【請求項6】 前記第1のMOSトランジスタおよび前
記第2のMOSトランジスタをオンした後に、前記第1
のプレート電極および前記第2のプレート電極の論理電
圧を反転することを特徴とする請求項1記載の半導体メ
モリ装置。 - 【請求項7】 前記第1のMOSトランジスタおよび前
記第2のMOSトランジスタをオンした後に、メモリセ
ルのデータの読み出しあるいは書き込み動作開始前にお
ける前記第1のビット線および前記第2のビット線を1
論理電圧にプリチャージすることを終了し、その後に前
記第1のプレート電極および前記第2のプレート電極の
論理電圧を反転することを特徴とする請求項1記載の半
導体メモリ装置。 - 【請求項8】 前記第1のプレート電極および前記第2
のプレート電極の論理電圧を反転した後に、前記第1の
MOSトランジスタおよび前記第2のMOSトランジス
タをオンすることを特徴とする請求項1記載の半導体メ
モリ装置。 - 【請求項9】 増幅器に第1のビット線と前記第1のビ
ット線と対になった第2のビット線が接続され、第1の
MOSトランジスタのゲートが第1のワード線に接続さ
れ、第1の強誘電体キャパシタの第1の電極が前記第1
のMOSトランジスタのソースに接続され、前記第1の
MOSトランジスタのドレインが前記第1ビット線に接
続され、前記第1の強誘電体キャパシタの第2の電極が
プレート電極に接続され、第2のMOSトランジスタの
ゲートが第2のワード線に接続され、第2の強誘電体キ
ャパシタの第1の電極が前記第2のMOSトランジスタ
のソースに接続され、前記第2のMOSトランジスタの
ドレインが前記第2のビット線に接続され、前記第2の
強誘電体キャパシタの第2の電極が前記プレート電極に
接続され、第3のMOSトランジスタのゲートがデータ
初期化用制御信号線に接続され、前記第3のMOSトラ
ンジスタのドレインが前記第2の強誘電体キャパシタの
第1の電極に接続され、前記第3のMOSトランジスタ
のソースがデータ初期化電位信号線に接続されたことを
特徴とする半導体メモリ装置。 - 【請求項10】 増幅器に第1のビット線と前記第1の
ビット線と対になった 第2のビット線が接続され、第1
のMOSトランジスタのゲートが第1のワード線に接続
され、第1の強誘電体キャパシタの第1の電極が前記第
1のMOSトランジスタのソースに接続され、前記第1
のMOSトランジスタのドレインが前記第1ビット線に
接続され、前記第1の強誘電体キャパシタの第2の電極
が第1のプレート電極に接続され、第2のMOSトラン
ジスタのゲートが第2のワード線に接続され、第2の強
誘電体キャパシタの第1の電極が前記第2のMOSトラ
ンジスタのソースに接続され、前記第2のMOSトラン
ジスタのドレインが前記第2のビット線に接続され、前
記第2の強誘電体キャパシタの第2の電極が第2のプレ
ート電極に接続され、第3のMOSトランジスタのゲー
トがデータ初期化用制御信号線に接続され、前記第3の
MOSトランジスタのドレインが前記第2の強誘電体キ
ャパシタの第1の電極に接続され、前記第3のMOSト
ランジスタのソースがデータ初期化電位信号線に接続さ
れており、メモリセルのデータの読み出し動作開始前に
おける前記第2のプレート電極の論理電圧および第2の
ビット線の論理電圧が前記第2の強誘電体キャパシタの
第1の電極の論理電圧と逆の論理電圧とすることを特徴
とする半導体メモリ装置。 - 【請求項11】 増幅器に第1のビット線と前記第1の
ビット線と対になった第2のビット線が接続され、第1
のMOSトランジスタのゲートが第1のワード線に接続
され、第1の強誘電体キャパシタの第1の電極が前記第
1のMOSトランジスタのソースに接続され、前記第1
のMOSトランジスタのドレインが前記第1ビット線に
接続され、前記第1の強誘電体キャパシタの第2の電極
が第1のプレート電極に接続され、第2のMOSトラン
ジスタのゲートが第2のワード線に接続され、第2の強
誘電体キャパシタの第1の電極が前記第2のMOSトラ
ンジスタのソースに接続され、前記第2のMOSトラン
ジスタのドレインが前記第2のビット線に接続され、前
記第2の強誘電体キャパシタの第2の電極が第2のプレ
ート電極に接続され、第3のMOSトランジスタのゲー
トがデータ初期化用制御信号線に接続され、前記第3の
MOSトランジスタのドレインが前記第2の強誘電体キ
ャパシタの第1の電極に接続され、前記第3のMOSト
ランジスタのソースがデータ初期化電位信号線に接続さ
れており、前記第1のMOSトランジスタおよび前記第
2のMOSトランジスタをオンした後に、前記第1のプ
レート電極および前記第2のプレート電極の論理電圧を
反転することを特徴とする半導体メモリ装置。 - 【請求項12】 増幅器に第1のビット線と前記第1の
ビット線と対になった第2のビット線が接続され、第1
のMOSトランジスタのゲートが第1のワード線に接続
され、第1の強誘電体キャパシタの第1の電極が前記第
1のMOSトランジスタのソースに接続され、前記第1
のMOSトランジスタのドレインが前記第1ビット線に
接続され、前記第1の強誘電体キャパシタの第2の電極
が第1のプレート電極に接続され、第2のMOSトラン
ジスタのゲートが第2のワード線に接続され、第2の強
誘電体キャパシタの第1の電極が前記第2のMOSトラ
ンジスタのソースに接続され、前記第2のMOSトラン
ジスタのドレインが前記第2のビット線に接続され、前
記第2の強誘電体キャパシタの第2の電極が第2のプレ
ート電極に接続され、第3のMOSトランジスタのゲー
トがデータ初期化用制御信号線に接続され、前記第3の
MOSトランジスタのドレインが前記第2の強誘電体キ
ャパシタの第1の電極に接続され、前記第3のMOSト
ランジスタのソースがデータ初期化電位信号線に接続さ
れており、前記第1のMOSトランジスタおよび前記第
2のMOSトランジスタをオンした後に、メモリセルの
データの読み出しあるいは書き込み動作開始前における
前記第1のビット線および前記第2のビット線を1論理
電圧にプリチャージすることを終了し、その後に前記第
1のプレート電極および前記第2のプレート電極の論理
電圧を反転することを特徴とする半導体メモリ装置。 - 【請求項13】 増幅器に第1のビット線と前記第1の
ビット線と対になった第2のビット線が接続され、第1
のMOSトランジスタのゲートが第1のワード線に接続
され、第1の強誘電体キャパシタの第1の電極が前記第
1のMOSトランジスタのソースに接続され、前記第1
のMOSトランジスタのドレインが前記第1ビット線に
接続され、前記第1の強誘電体キャパシタの第2の電極
が第1のプレート電極に接続され、第2のMOSトラン
ジスタのゲートが第2のワード線に接続され、第2の強
誘電体キャパシタの第1の電極が前記第2のMOSトラ
ンジスタのソースに接続され、前記第2のMOSトラン
ジスタのドレインが前記第2のビット線に接続され、前
記第2の強誘電体キャパシタの第2の電極が第2の プレ
ート電極に接続され、第3のMOSトランジスタのゲー
トがデータ初期化用制御信号線に接続され、前記第3の
MOSトランジスタのドレインが前記第2の強誘電体キ
ャパシタの第1の電極に接続され、前記第3のMOSト
ランジスタのソースがデータ初期化電位信号線に接続さ
れており、前記第1のプレート電極および前記第2のプ
レート電極の論理電圧を反転した後に、前記第1のMO
Sトランジスタおよび前記第2のMOSトランジスタを
オンすることを特徴とする半導体メモリ装置。 - 【請求項14】 増幅器に第1のビット線と前記第1の
ビット線と対になった第2のビット線が接続され、第1
のMOSトランジスタのゲートが第1のワード線に接続
され、第1の強誘電体キャパシタの第1の電極が前記第
1のMOSトランジスタのソースに接続され、前記第1
のMOSトランジスタのドレインが前記第1ビット線に
接続され、前記第1の強誘電体キャパシタの第2の電極
が第1のプレート電極に接続され、第2のMOSトラン
ジスタのゲートが第2のワード線に接続され、第2の強
誘電体キャパシタの第1の電極が前記第2のMOSトラ
ンジスタのソースに接続され、前記第2のMOSトラン
ジスタのドレインが前記第2のビット線に接続され、前
記第2の強誘電体キャパシタの第2の電極が第2のプレ
ート電極に接続され、第3のMOSトランジスタのゲー
トがデータ初期化用制御信号線に接続され、前記第3の
MOSトランジスタのドレインが前記第2の強誘電体キ
ャパシタの第1の電極に接続され、前記第3のMOSト
ランジスタのソースがデータ初期化電位信号線に接続さ
れており、前記第2のMOSトランジスタをオフした後
に、前記第3のMOSトランジスタをオンし、その後に
前記第1のプレート電極および前記第2のプレート電極
の論理電圧を反転し、その後に前記第1のMOSトラン
ジスタをオフすることを特徴とする半導体メモリ装置。 - 【請求項15】 前記ダミーメモリセルデータ初期化電
位信号線が接地電位に接続されていることを特徴とする
請求項14記載の半導体メモリ装置。 - 【請求項16】 メモリセルのデータの読み出しあるい
は書き込み動作開始前における前記第1のビット線およ
び前記第2のビット線の論理電圧が接地電位であること
を特徴とする請求項14記載の半導体メモリ装置。 - 【請求項17】 メモリセルのデータの読み出し動作開
始前における前記第1のプレート電極の論理電圧が第1
のビット線の論理電圧と逆の論理電圧とすることを特徴
とする請求項1または請求項14記載の半導体メモリ装
置。 - 【請求項18】 メモリセルのデータの読み出し動作開
始前における前記第2のプレート電極の論理電圧および
前記第2の強誘電体キャパシタの第1の電極の論理電圧
が第2のビット線の論理電圧と逆の論理電圧とすること
を特徴とする請求項1または請求項14記載の半導体メ
モリ装置。 - 【請求項19】 前記第1のプレート電極の論理電圧が
つねに同じまたは前記第2のプレート電極の論理電圧が
つねに同じであることを特徴とする請求項5、請求項1
0、請求項17または請求項18記載の半導体メモリ装
置。
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JP4-322983 | 1992-12-02 | ||
JP29512493A JP3189540B2 (ja) | 1992-12-02 | 1993-11-25 | 半導体メモリ装置 |
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- 1993-11-25 JP JP29512493A patent/JP3189540B2/ja not_active Expired - Fee Related
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