JPH0575072A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
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- JPH0575072A JPH0575072A JP3235074A JP23507491A JPH0575072A JP H0575072 A JPH0575072 A JP H0575072A JP 3235074 A JP3235074 A JP 3235074A JP 23507491 A JP23507491 A JP 23507491A JP H0575072 A JPH0575072 A JP H0575072A
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Abstract
(57)【要約】 （修正有）
【目的】 メモリセルのチップ面積を小さくできて装置
全体のチップ面積の縮小化が図れ、回路基板の高実装化
に大いに寄与できる不揮発性記憶装置を実現する。 【構成】 一端末がセンス増幅器１４に接続された２本
のビット線８、９に強誘電体膜を用いた１個のコンデン
サ１とＭＯＳトランジスタ２で構成されるメモリセル３
を接続する。ビット線８には２個のＭＯＳトランジスタ
５、６と、強誘電体膜を用い容量がコンデンサ１の容量
の１／２であるダミーコンデンサ４とで構成されるダミ
ーセル７ａ、７ｂを接続する。ビット線９にも同様のダ
ミーセル７ｃ、７ｃを接続する。データの読み出しは、
ビット線８に接続されたメモリセル３に蓄積された電荷
とビット線９に接続されたダミーセル７ｃ、７ｄに蓄積
された電荷の差分、即ちビット線８、９間に現れる電位
差をセンス増幅器１４で増幅検出して行う。データ”
１”を読み出す場合の電位差とデータ”０”を読み出す
場合の電位差は、絶対値が同じで極性が逆になるので、
データ”１”と”０”との判別が行える。
全体のチップ面積の縮小化が図れ、回路基板の高実装化
に大いに寄与できる不揮発性記憶装置を実現する。 【構成】 一端末がセンス増幅器１４に接続された２本
のビット線８、９に強誘電体膜を用いた１個のコンデン
サ１とＭＯＳトランジスタ２で構成されるメモリセル３
を接続する。ビット線８には２個のＭＯＳトランジスタ
５、６と、強誘電体膜を用い容量がコンデンサ１の容量
の１／２であるダミーコンデンサ４とで構成されるダミ
ーセル７ａ、７ｂを接続する。ビット線９にも同様のダ
ミーセル７ｃ、７ｃを接続する。データの読み出しは、
ビット線８に接続されたメモリセル３に蓄積された電荷
とビット線９に接続されたダミーセル７ｃ、７ｄに蓄積
された電荷の差分、即ちビット線８、９間に現れる電位
差をセンス増幅器１４で増幅検出して行う。データ”
１”を読み出す場合の電位差とデータ”０”を読み出す
場合の電位差は、絶対値が同じで極性が逆になるので、
データ”１”と”０”との判別が行える。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体膜を用いたコ
ンデンサ１個とＭＯＳトランジスタ１個とで構成される
メモリセルが複数接続されたビット線と、該ビット線２
本と接続されるセンス増幅器とを半導体基板上に複数配
列し、該コンデンサの強誘電体膜の分極方向を２値情報
に対応させて記憶する不揮発性記憶装置に関する。
ンデンサ１個とＭＯＳトランジスタ１個とで構成される
メモリセルが複数接続されたビット線と、該ビット線２
本と接続されるセンス増幅器とを半導体基板上に複数配
列し、該コンデンサの強誘電体膜の分極方向を２値情報
に対応させて記憶する不揮発性記憶装置に関する。
【０００２】
【従来の技術】この種の強誘電体膜を用いた不揮発性記
憶装置の一従来例として図１１に示すものがある。図１
１はこの不揮発性記憶装置の一部、すなわち列方向に複
数本配線されるビット線の内の２本およびこれの周辺構
成を示しており、隣接する２本のビット線ＢＬ、バーＢ
Ｌ間には複数のメモリセル２５が接続される。また、こ
れらのビット線ＢＬ、バーＢＬの一端末には両ビット線
ＢＬ、バーＢＬ間の電位を増幅して検出するセンス増幅
器３０が接続される。
憶装置の一従来例として図１１に示すものがある。図１
１はこの不揮発性記憶装置の一部、すなわち列方向に複
数本配線されるビット線の内の２本およびこれの周辺構
成を示しており、隣接する２本のビット線ＢＬ、バーＢ
Ｌ間には複数のメモリセル２５が接続される。また、こ
れらのビット線ＢＬ、バーＢＬの一端末には両ビット線
ＢＬ、バーＢＬ間の電位を増幅して検出するセンス増幅
器３０が接続される。
【０００３】メモリセル２５は２個の強誘電体膜を対設
した２個のコンデンサ２３、２４に２個のＮチャンネル
ＭＯＳトランジスタ２１、２２を接続して構成される。
一方のＭＯＳトランジスタ２１のドレインはビット線Ｂ
Ｌに接続される。また、該ＭＯＳトランジスタ２１のソ
ースはコンデンサ２３の一端に接続され、ゲートはワー
ド線２８に接続される。ワード線２８はビット線ＢＬ、
バーＢＬと直交する行方向に複数本配線される。また、
該ワード線２８と平行にドライブ線ＤＬが同数配線され
る。
した２個のコンデンサ２３、２４に２個のＮチャンネル
ＭＯＳトランジスタ２１、２２を接続して構成される。
一方のＭＯＳトランジスタ２１のドレインはビット線Ｂ
Ｌに接続される。また、該ＭＯＳトランジスタ２１のソ
ースはコンデンサ２３の一端に接続され、ゲートはワー
ド線２８に接続される。ワード線２８はビット線ＢＬ、
バーＢＬと直交する行方向に複数本配線される。また、
該ワード線２８と平行にドライブ線ＤＬが同数配線され
る。
【０００４】他方のＭＯＳトランジスタ２２のドレイン
はビット線バーＢＬに接続され、ソースはコンデンサ２
４の一端に、ゲートはワード線２８にそれぞれ接続され
る。コンデンサ２３、２４の他端は、前記ドライブ線Ｄ
Ｌに接続される。
はビット線バーＢＬに接続され、ソースはコンデンサ２
４の一端に、ゲートはワード線２８にそれぞれ接続され
る。コンデンサ２３、２４の他端は、前記ドライブ線Ｄ
Ｌに接続される。
【０００５】上記構成の不揮発性記憶装置において、２
値データ”１”、”０”の書き込みは以下のようにして
行われる。まず、データ”１”の書き込みは、図１２お
よび図１３に示すように、一方のビット線ＢＬに電源電
圧ＶCCを供給すると共に、ワード線２８を”Ｈ”レベル
に設定し、ＭＯＳトランジスタ２１をオンする。これに
より、電源電圧ＶCCがコンデンサ２３の一端に供給され
る。このとき、ドライブ線ＤＬには図中に示すようにＧ
ＮＤレベルからＶCCレベルに立ち上がり、立ち下がる電
圧をパルス状に印加する。
値データ”１”、”０”の書き込みは以下のようにして
行われる。まず、データ”１”の書き込みは、図１２お
よび図１３に示すように、一方のビット線ＢＬに電源電
圧ＶCCを供給すると共に、ワード線２８を”Ｈ”レベル
に設定し、ＭＯＳトランジスタ２１をオンする。これに
より、電源電圧ＶCCがコンデンサ２３の一端に供給され
る。このとき、ドライブ線ＤＬには図中に示すようにＧ
ＮＤレベルからＶCCレベルに立ち上がり、立ち下がる電
圧をパルス状に印加する。
【０００６】ドライブ線ＤＬがＧＮＤレベルの時はコン
デンサ２３の両電極間にはＶCCの電圧が印加され、これ
に対応して図１３（ａ）に示すように、電界ＥVCCが現
れ、コンデンサ２３に電荷ＰSが蓄積される。この状態
からドライブ線ＤＬがＶCCレベルになると、外部電界が
なくなるが、この状態においても強誘電導膜の分極のた
めに電荷Ｐrが残留する。
デンサ２３の両電極間にはＶCCの電圧が印加され、これ
に対応して図１３（ａ）に示すように、電界ＥVCCが現
れ、コンデンサ２３に電荷ＰSが蓄積される。この状態
からドライブ線ＤＬがＶCCレベルになると、外部電界が
なくなるが、この状態においても強誘電導膜の分極のた
めに電荷Ｐrが残留する。
【０００７】一方、他方のビット線バーＢＬにはＧＮＤ
レベルを供給し、同時にワード線を”Ｈ”レベルにして
ＭＯＳトランジスタ２２をオンし、ＧＮＤレベルをコ
ンデンサ２４の一端に供給する。ドライブ線ＤＬには上
記したパルスが印加される。従って、ドライブ線ＤＬが
ＧＮＤレベルの時はコンデンサ２４の両電極間には外部
電界が印加されない。この状態からドライブ線ＤＬがＶ
CCレベルになると、コンデンサ２３の両電極間には−Ｖ
CCの電圧が印加されるので、両電極間にこれに対応した
電界−ＥVCCが現れ、図１３（ｂ）に示すように、コン
デンサ２４に電荷−Ｐrが蓄積される。この状態からド
ライブ線ＤＬがＧＮＤレベルになり外部電界がなくなっ
ても、強誘電体膜の分極のために電荷−Ｐrが残留す
る。
レベルを供給し、同時にワード線を”Ｈ”レベルにして
ＭＯＳトランジスタ２２をオンし、ＧＮＤレベルをコ
ンデンサ２４の一端に供給する。ドライブ線ＤＬには上
記したパルスが印加される。従って、ドライブ線ＤＬが
ＧＮＤレベルの時はコンデンサ２４の両電極間には外部
電界が印加されない。この状態からドライブ線ＤＬがＶ
CCレベルになると、コンデンサ２３の両電極間には−Ｖ
CCの電圧が印加されるので、両電極間にこれに対応した
電界−ＥVCCが現れ、図１３（ｂ）に示すように、コン
デンサ２４に電荷−Ｐrが蓄積される。この状態からド
ライブ線ＤＬがＧＮＤレベルになり外部電界がなくなっ
ても、強誘電体膜の分極のために電荷−Ｐrが残留す
る。
【０００８】これらの残留電荷Ｐr、−Ｐrは本装置に電
源電圧ＶCCが供給されなくなっても保持される。従っ
て、不揮発に情報を保持できる。
源電圧ＶCCが供給されなくなっても保持される。従っ
て、不揮発に情報を保持できる。
【０００９】データ”０”の書き込みはビット線ＢＬと
ビット線バーＢＬに供給する電圧レベルが上記とは逆に
なる。すなわち、ビット線ＢＬにＧＮＤレベルを、ビッ
ト線バーＢＬにＶCCレベルを供給する。これにより、上
記とは逆にコンデンサ２３には−Ｐrの電荷が残留し、
コンデンサ２４にはＰrの電荷が残留することになる。
つまり、データ”０”がコンデンサ２４に書き込まれ
る。
ビット線バーＢＬに供給する電圧レベルが上記とは逆に
なる。すなわち、ビット線ＢＬにＧＮＤレベルを、ビッ
ト線バーＢＬにＶCCレベルを供給する。これにより、上
記とは逆にコンデンサ２３には−Ｐrの電荷が残留し、
コンデンサ２４にはＰrの電荷が残留することになる。
つまり、データ”０”がコンデンサ２４に書き込まれ
る。
【００１０】上記のようにして書き込まれたデータ”
１”の読み出しは以下のようにして行われるが、読み出
しに先立って両方のビット線ＢＬ、バーＢＬをディスチ
ャージして、ＧＮＤレベルにしておく。続いて、図１４
および図１５に示すように、ワード線２８を”Ｈ”レベ
ルにしてＭＯＳトランジスタ２１、２２をオンし、読み
出し動作を開始する。続いて、図中に示すように、ドラ
イブ線ＤＬをＧＮＤレベルからＶCCレベルに立ち上げ
る。データ”１”の読み出しの場合、コンデンサ２３は
書き込み時と逆方向に電界が印加されるので分極が反転
するが、コンデンサ２４は書き込み時と同方向に電界が
印加されるので分極は反転しない。この時、ビット線Ｂ
Ｌ及びビット線バーＢＬに流れ込む電荷量の差に起因
し、ビット線ＢＬはビット線バーＢＬに比べて僅かに大
きい電位になる。そして、この電位差をセンス増幅器３
０が増幅して検出する。これによりデータ”１”の読み
出しが行われる。
１”の読み出しは以下のようにして行われるが、読み出
しに先立って両方のビット線ＢＬ、バーＢＬをディスチ
ャージして、ＧＮＤレベルにしておく。続いて、図１４
および図１５に示すように、ワード線２８を”Ｈ”レベ
ルにしてＭＯＳトランジスタ２１、２２をオンし、読み
出し動作を開始する。続いて、図中に示すように、ドラ
イブ線ＤＬをＧＮＤレベルからＶCCレベルに立ち上げ
る。データ”１”の読み出しの場合、コンデンサ２３は
書き込み時と逆方向に電界が印加されるので分極が反転
するが、コンデンサ２４は書き込み時と同方向に電界が
印加されるので分極は反転しない。この時、ビット線Ｂ
Ｌ及びビット線バーＢＬに流れ込む電荷量の差に起因
し、ビット線ＢＬはビット線バーＢＬに比べて僅かに大
きい電位になる。そして、この電位差をセンス増幅器３
０が増幅して検出する。これによりデータ”１”の読み
出しが行われる。
【００１１】一方、データ”０”の読み出しの場合に
は、コンデンサ２４は書き込み時と逆方向に電界が印加
されるので分極が反転するが、コンデンサ２３は書き込
み時と同方向に電界が印加されるので分極は反転しな
い。この時、ビット線ＢＬ及びビット線バーＢＬに流れ
込む電荷量の差で、ビット線バーＢＬはビット線ＢＬに
比べて僅かに大きい電位になる。そして、この電位差を
上記同様にセンス増幅器３０が増幅してデータ”０”の
読み出しが行われる。
は、コンデンサ２４は書き込み時と逆方向に電界が印加
されるので分極が反転するが、コンデンサ２３は書き込
み時と同方向に電界が印加されるので分極は反転しな
い。この時、ビット線ＢＬ及びビット線バーＢＬに流れ
込む電荷量の差で、ビット線バーＢＬはビット線ＢＬに
比べて僅かに大きい電位になる。そして、この電位差を
上記同様にセンス増幅器３０が増幅してデータ”０”の
読み出しが行われる。
【００１２】
【発明が解決しようとする課題】ところで、上記構成の
メモリセル２５は、２個の強誘電体膜を用いたコンデン
サ２３、２４および２個のＮチャネルＭＯＳトランジス
タ２１、２２を構成要素とするため以下に示す欠点があ
る。すなわち、１ビットの情報を記憶するのに４素子必
要であるため、チップ面積が大きくなり、回路基板の高
実装化を図る上でのネックになっていた。
メモリセル２５は、２個の強誘電体膜を用いたコンデン
サ２３、２４および２個のＮチャネルＭＯＳトランジス
タ２１、２２を構成要素とするため以下に示す欠点があ
る。すなわち、１ビットの情報を記憶するのに４素子必
要であるため、チップ面積が大きくなり、回路基板の高
実装化を図る上でのネックになっていた。
【００１３】本発明はこのような従来技術の欠点を解決
するものであり、チップ面積を小さくでき、回路基板の
高実装化に大いに寄与できる不揮発性記憶装置を提供す
ることを目的とする。
するものであり、チップ面積を小さくでき、回路基板の
高実装化に大いに寄与できる不揮発性記憶装置を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明の不揮発性記憶装
置は、強誘電体膜を用いたコンデンサ１個とＭＯＳトラ
ンジスタ１個とで構成されるメモリセルが複数接続され
たビット線と、該ビット線２本と接続されるセンス増幅
器とを半導体基板上に複数配列し、該コンデンサの強誘
電体膜の分極方向を２値情報に対応させて記憶する不揮
発性記憶装置であって、強誘電体膜を用い、該メモリセ
ルの該コンデンサの１／２の大きさの容量を有するダミ
ーコンデンサ１個と、アクセス用のＭＯＳトランジスタ
１個及び該ダミーコンデンサの該強誘電体膜を分極させ
る為のＭＯＳトランジスタ１個とで構成されるダミーセ
ルを該２本のビット線それぞれに２個接続すると共に、
該メモリセルの該コンデンサから該ビット線への分極電
荷を読み出す前に、同一ビット線に接続された２個のダ
ミーセル内の該ダミーコンデンサの強誘電体膜を相互に
反対方向に分極し、該センス増幅器に接続された一方の
該ビット線に該メモリセルからの分極電荷を読み出すと
同時に、他方の該ビット線に２個のダミーセルからの分
極電荷を読み出し、両ビット線間に現れた電位差を該セ
ンス増幅器で増幅してデータの読み出しを行うようにし
てなり、そのことにより上記目的が達成される。
置は、強誘電体膜を用いたコンデンサ１個とＭＯＳトラ
ンジスタ１個とで構成されるメモリセルが複数接続され
たビット線と、該ビット線２本と接続されるセンス増幅
器とを半導体基板上に複数配列し、該コンデンサの強誘
電体膜の分極方向を２値情報に対応させて記憶する不揮
発性記憶装置であって、強誘電体膜を用い、該メモリセ
ルの該コンデンサの１／２の大きさの容量を有するダミ
ーコンデンサ１個と、アクセス用のＭＯＳトランジスタ
１個及び該ダミーコンデンサの該強誘電体膜を分極させ
る為のＭＯＳトランジスタ１個とで構成されるダミーセ
ルを該２本のビット線それぞれに２個接続すると共に、
該メモリセルの該コンデンサから該ビット線への分極電
荷を読み出す前に、同一ビット線に接続された２個のダ
ミーセル内の該ダミーコンデンサの強誘電体膜を相互に
反対方向に分極し、該センス増幅器に接続された一方の
該ビット線に該メモリセルからの分極電荷を読み出すと
同時に、他方の該ビット線に２個のダミーセルからの分
極電荷を読み出し、両ビット線間に現れた電位差を該セ
ンス増幅器で増幅してデータの読み出しを行うようにし
てなり、そのことにより上記目的が達成される。
【００１５】
【作用】上記のように、容量がメモリセルの１／２のダ
ミーコンデンサを有するダミーセルを隣接する２本のビ
ット線それぞれに２個ずつ接続し、読み出し動作に先立
って各々のダミーコンデンサを相互に逆方向に分極し、
その後いずれか一方のビット線にのみメモリセルからの
分極電荷を読み出し、これと同時に他方のビット線にダ
ミーキャパシタからの電荷を読み出すものとすると、メ
モリセルのコンデンサに書き込まれたデータ”１”およ
び”０”に対応する電荷量の中間の大きさに相当する電
荷量が２個のダミーセルに接続されたビット線に読み出
されることになる。
ミーコンデンサを有するダミーセルを隣接する２本のビ
ット線それぞれに２個ずつ接続し、読み出し動作に先立
って各々のダミーコンデンサを相互に逆方向に分極し、
その後いずれか一方のビット線にのみメモリセルからの
分極電荷を読み出し、これと同時に他方のビット線にダ
ミーキャパシタからの電荷を読み出すものとすると、メ
モリセルのコンデンサに書き込まれたデータ”１”およ
び”０”に対応する電荷量の中間の大きさに相当する電
荷量が２個のダミーセルに接続されたビット線に読み出
されることになる。
【００１６】従って、このような構成によれば、２本の
ビット線間に現れる電位差が両ビット線に接続されたセ
ンス増幅器の入力信号となり、この電位差はデータ”
１”とデータ”０”の読み出し時において、極性が逆で
絶対値が等しい値になる。それ故、この電位差をセンス
増幅器により所定レベルまで増幅すれば、データ”１”
とデータ”０”の判別を確実に行える。
ビット線間に現れる電位差が両ビット線に接続されたセ
ンス増幅器の入力信号となり、この電位差はデータ”
１”とデータ”０”の読み出し時において、極性が逆で
絶対値が等しい値になる。それ故、この電位差をセンス
増幅器により所定レベルまで増幅すれば、データ”１”
とデータ”０”の判別を確実に行える。
【００１７】
【実施例】以下本発明の実施例について説明する。
【００１８】図１は本発明不揮発性記憶装置の回路構成
の一部、すなわち列方向に複数本配線されるビット線の
内の２本およびこれの周辺構成を示す。隣接する２本の
ビット線８、９の一端末には両ビット線８、９間の電位
差を増幅して検出するセンス増幅器１４が接続される。
また、ビット線８、９と直交する行方向にはワード線１
５、１６が複数本配線される。ビット線８、９とワード
線１５、１６で囲まれる領域にはメモリセル３がそれぞ
れ配列される。
の一部、すなわち列方向に複数本配線されるビット線の
内の２本およびこれの周辺構成を示す。隣接する２本の
ビット線８、９の一端末には両ビット線８、９間の電位
差を増幅して検出するセンス増幅器１４が接続される。
また、ビット線８、９と直交する行方向にはワード線１
５、１６が複数本配線される。ビット線８、９とワード
線１５、１６で囲まれる領域にはメモリセル３がそれぞ
れ配列される。
【００１９】メモリセル３は強誘電体膜を用いたコンデ
ンサ１およびＮチャネルＭＯＳトランジスタ２で構成さ
れ、ビット線８、９およびワード線１５、１６と以下の
ようにして接続される。すなわち、ワード線１６を挟ん
で対設されるメモリセル３、３の内、一方のメモリセル
３はＭＯＳトランジスタ２のドレインをビット線８に接
続し、且つソースをコンデンサ１の一端に、ゲートをワ
ード線１５にそれぞれ接続してある。また、他方のメモ
リセル３は、ＭＯＳトランジスタ２のドレインをビット
線９に接続し、かつ、ソースをコンデンサ１の一端に、
ゲートをワード線１６にそれぞれ接続してある。コンデ
ンサ１、１の他端には、電源電圧ＶCCの１／２の電圧、
すなわち１／２ＶCCの電圧が外部から供給されるように
なっている。
ンサ１およびＮチャネルＭＯＳトランジスタ２で構成さ
れ、ビット線８、９およびワード線１５、１６と以下の
ようにして接続される。すなわち、ワード線１６を挟ん
で対設されるメモリセル３、３の内、一方のメモリセル
３はＭＯＳトランジスタ２のドレインをビット線８に接
続し、且つソースをコンデンサ１の一端に、ゲートをワ
ード線１５にそれぞれ接続してある。また、他方のメモ
リセル３は、ＭＯＳトランジスタ２のドレインをビット
線９に接続し、かつ、ソースをコンデンサ１の一端に、
ゲートをワード線１６にそれぞれ接続してある。コンデ
ンサ１、１の他端には、電源電圧ＶCCの１／２の電圧、
すなわち１／２ＶCCの電圧が外部から供給されるように
なっている。
【００２０】上記構成に加えて、各ビット線８、９には
ダミーセルが２個ずつ接続される。すなわち、ビット線
８にはダミーセル７ａ、７ｂが接続され、ビット線９に
ダミーセル７ｃ、７ｄが接続されている。これらダミー
セル７ａ、７ｂ、７ｃ、７ｄは強誘電体膜を用いたダミ
ーコンデンサ４と、ＭＯＳトランジスタ５および６で構
成される。これらのＭＯＳトランジスタ５は全てＮチャ
ネルのＭＯＳトランジスタである。これに対して、ＭＯ
Ｓトランジスタ６の内、ダミーセル７ａ、７ｄを構成す
るＭＯＳトランジスタ６はＰチャネルのＭＯＳトランジ
スタであり、ダミーセル７ｂ、７ｃを構成するＭＯＳト
ランジスタはＮチャネルのＭＯＳトランジスタである。
ダミーセルが２個ずつ接続される。すなわち、ビット線
８にはダミーセル７ａ、７ｂが接続され、ビット線９に
ダミーセル７ｃ、７ｄが接続されている。これらダミー
セル７ａ、７ｂ、７ｃ、７ｄは強誘電体膜を用いたダミ
ーコンデンサ４と、ＭＯＳトランジスタ５および６で構
成される。これらのＭＯＳトランジスタ５は全てＮチャ
ネルのＭＯＳトランジスタである。これに対して、ＭＯ
Ｓトランジスタ６の内、ダミーセル７ａ、７ｄを構成す
るＭＯＳトランジスタ６はＰチャネルのＭＯＳトランジ
スタであり、ダミーセル７ｂ、７ｃを構成するＭＯＳト
ランジスタはＮチャネルのＭＯＳトランジスタである。
【００２１】ダミーセル７ａとビット線８との具体的な
接続態様は以下の通り。すなわち、ＭＯＳトランジスタ
５のドレインをビット線８に接続し、かつソースをダミ
ーコンデンサ４の一端に、ゲートをワード線１５、１６
と平行に配線されるダミーセルワード線１７にそれぞれ
接続してある。ダミーコンデンサ４は強誘電体膜を用い
て形成され、その容量はメモリセル３のコンデンサ１の
容量の１／２の大きさに設定されている。即ち、図中に
示すように、ＣD＝１／２ＣSになっている。ダミーコン
デンサ４の他端には外部から１／２ＶCCの電圧が供給さ
れる。また、ＭＯＳトランジスタ６のドレインはＭＯＳ
トランジスタ５のソースおよびダミーコンデンサ４の一
端に接続され、ソースはＶCC端子に接続される。更に、
ＭＯＳトランジスタ６のゲートは、ダミーセルワード線
１７に平行に配線されたバーΦPDUM信号線１９に接続さ
れている。
接続態様は以下の通り。すなわち、ＭＯＳトランジスタ
５のドレインをビット線８に接続し、かつソースをダミ
ーコンデンサ４の一端に、ゲートをワード線１５、１６
と平行に配線されるダミーセルワード線１７にそれぞれ
接続してある。ダミーコンデンサ４は強誘電体膜を用い
て形成され、その容量はメモリセル３のコンデンサ１の
容量の１／２の大きさに設定されている。即ち、図中に
示すように、ＣD＝１／２ＣSになっている。ダミーコン
デンサ４の他端には外部から１／２ＶCCの電圧が供給さ
れる。また、ＭＯＳトランジスタ６のドレインはＭＯＳ
トランジスタ５のソースおよびダミーコンデンサ４の一
端に接続され、ソースはＶCC端子に接続される。更に、
ＭＯＳトランジスタ６のゲートは、ダミーセルワード線
１７に平行に配線されたバーΦPDUM信号線１９に接続さ
れている。
【００２２】ダミーセル７ｂとビット線８との接続はＭ
ＯＳトランジスタ５のドレインをビット線８に接続して
行われる。ＭＯＳトランジスタ５のゲートは前記ＭＯＳ
トランジスタ５のゲートに接続される。また、ソースは
上記同様にダミーセル７ｂを構成するダミーコンデンサ
４の一端に接続される。ＭＯＳトランジスタ６のドレイ
ンはＭＯＳトランジスタ５のソースおよびダミーコンデ
ンサ４の一端に接続され、ソースはＧＮＤ端子に接続さ
れる。また、ゲートはΦPDUM信号線２０に接続される。
ＯＳトランジスタ５のドレインをビット線８に接続して
行われる。ＭＯＳトランジスタ５のゲートは前記ＭＯＳ
トランジスタ５のゲートに接続される。また、ソースは
上記同様にダミーセル７ｂを構成するダミーコンデンサ
４の一端に接続される。ＭＯＳトランジスタ６のドレイ
ンはＭＯＳトランジスタ５のソースおよびダミーコンデ
ンサ４の一端に接続され、ソースはＧＮＤ端子に接続さ
れる。また、ゲートはΦPDUM信号線２０に接続される。
【００２３】このΦPDUM信号線２０には、またダミーセ
ル７ｃを構成するＭＯＳトランジスタ６のゲートが接続
される。該ダミーセル７ｃとビット線９との接続は、Ｍ
ＯＳトランジスタ５のドレインをビット線９に接続して
行われる。ＭＯＳトランジスタ５のソースはダミーコン
デンサ４の一端およびＭＯＳトランジスタ６のドレイン
に接続される。ＭＯＳトランジスタ６のソースはＧＮＤ
端子に接続される。また、ゲートはダミーセル７ｄを構
成するＭＯＳトランジスタ５のゲートに接続される。該
ＭＯＳトランジスタ５のゲートはダミーセルワード線１
８に接続されている。
ル７ｃを構成するＭＯＳトランジスタ６のゲートが接続
される。該ダミーセル７ｃとビット線９との接続は、Ｍ
ＯＳトランジスタ５のドレインをビット線９に接続して
行われる。ＭＯＳトランジスタ５のソースはダミーコン
デンサ４の一端およびＭＯＳトランジスタ６のドレイン
に接続される。ＭＯＳトランジスタ６のソースはＧＮＤ
端子に接続される。また、ゲートはダミーセル７ｄを構
成するＭＯＳトランジスタ５のゲートに接続される。該
ＭＯＳトランジスタ５のゲートはダミーセルワード線１
８に接続されている。
【００２４】ダミーセル７ｄとビット線９との接続は、
ＭＯＳトランジスタ５のドレインをビット線９に接続し
て行われる。また、ソースはダミーコンデンサ４の一端
およびＭＯＳトランジスタ６のドレインに接続される。
ゲートはダミーセルワード線１８に接続される。ＭＯＳ
トランジスタ６のソースはＶCC端子に接続され、ゲート
はダミーセル７ｃと７ｄの間に配線されたバーΦPDUM信
号線１９に接続されている。
ＭＯＳトランジスタ５のドレインをビット線９に接続し
て行われる。また、ソースはダミーコンデンサ４の一端
およびＭＯＳトランジスタ６のドレインに接続される。
ゲートはダミーセルワード線１８に接続される。ＭＯＳ
トランジスタ６のソースはＶCC端子に接続され、ゲート
はダミーセル７ｃと７ｄの間に配線されたバーΦPDUM信
号線１９に接続されている。
【００２５】更に、ビット線８、９間のセンス増幅器１
４とこれに隣接するメモリセル３との間に相当する部分
には、ビット線イコライズ回路１３が配設される。ビッ
ト線イコライズ回路１３は、３個のＰチャンネルＭＯＳ
トランジスタ１０、１１および１２で構成され、これら
のＭＯＳトランジスタ１０、１１、１２のゲートは全て
センス増幅器１４とこれに隣接するワード線１５との間
に配線されたバーΦBEQ信号線２１に接続される。ま
た、ＭＯＳトランジスタ１０および１２のソースはＶCC
に接続され、ドレインはそれぞれビット線８およびビッ
ト線９に接続される。一方、ＭＯＳトランジスタ１１の
ドレインはビット線８に接続され、ソースはビット線９
に接続されている。
４とこれに隣接するメモリセル３との間に相当する部分
には、ビット線イコライズ回路１３が配設される。ビッ
ト線イコライズ回路１３は、３個のＰチャンネルＭＯＳ
トランジスタ１０、１１および１２で構成され、これら
のＭＯＳトランジスタ１０、１１、１２のゲートは全て
センス増幅器１４とこれに隣接するワード線１５との間
に配線されたバーΦBEQ信号線２１に接続される。ま
た、ＭＯＳトランジスタ１０および１２のソースはＶCC
に接続され、ドレインはそれぞれビット線８およびビッ
ト線９に接続される。一方、ＭＯＳトランジスタ１１の
ドレインはビット線８に接続され、ソースはビット線９
に接続されている。
【００２６】センス増幅器１４は上記のようにビット線
８、９に接続され、ビット線８、９間に現れる微小電位
差を増幅して検出する回路であり、増幅開始を指令する
Φs信号、つまり”Ｈ”レベルのΦs信号が入力されると
増幅動作を開始する。
８、９に接続され、ビット線８、９間に現れる微小電位
差を増幅して検出する回路であり、増幅開始を指令する
Φs信号、つまり”Ｈ”レベルのΦs信号が入力されると
増幅動作を開始する。
【００２７】次に上記した構成の不揮発性記憶装置にお
けるメモリセル３の動作原理、すなわちデータの書き込
みおよび読み出しにおけるメモリセル３の動作原理を図
２〜図９に従って説明する。なお、２値データ”
１”、”０”の書き込みは、ワード線１５に接続された
メモリセル３を例にとって説明すると、まず該ワード線
１５を”Ｈ”レベルにしてこれに接続されたメモリセル
３のＭＯＳトランジスタ２をオンして該メモリセル２を
選択する。続いて、ビット線８を所定のレベル（ＶCCま
たはＧＮＤ）にして、コンデンサ１の両電極間に１／２
ＶCCまたは−１／２Ｖ CC／２の電圧を印加し、これによ
り強誘電体膜の分極方向を２値データに対応付けて行
う。以下にその詳細を説明する。
けるメモリセル３の動作原理、すなわちデータの書き込
みおよび読み出しにおけるメモリセル３の動作原理を図
２〜図９に従って説明する。なお、２値データ”
１”、”０”の書き込みは、ワード線１５に接続された
メモリセル３を例にとって説明すると、まず該ワード線
１５を”Ｈ”レベルにしてこれに接続されたメモリセル
３のＭＯＳトランジスタ２をオンして該メモリセル２を
選択する。続いて、ビット線８を所定のレベル（ＶCCま
たはＧＮＤ）にして、コンデンサ１の両電極間に１／２
ＶCCまたは−１／２Ｖ CC／２の電圧を印加し、これによ
り強誘電体膜の分極方向を２値データに対応付けて行
う。以下にその詳細を説明する。
【００２８】まず、データ”１”の書き込みは、図２に
示すように、ビット線８に電源電圧ＶCCを供給すると共
にワード線１５を”Ｈ”レベルにしてＭＯＳトランジス
タ２をオンし、コンデンサ１の一端に電源電圧ＶCCを供
給する。図２に示すように、コンデンサ１の他端には１
／２ＶCCの電圧が印加される。この結果、コンデンサ１
の両電極間には１／２ＶCCの電圧が印加されるので、こ
れに対応して図３に示される電界ＥVCCが現れ、電荷Ｐs
がコンデンサ１に蓄積される。
示すように、ビット線８に電源電圧ＶCCを供給すると共
にワード線１５を”Ｈ”レベルにしてＭＯＳトランジス
タ２をオンし、コンデンサ１の一端に電源電圧ＶCCを供
給する。図２に示すように、コンデンサ１の他端には１
／２ＶCCの電圧が印加される。この結果、コンデンサ１
の両電極間には１／２ＶCCの電圧が印加されるので、こ
れに対応して図３に示される電界ＥVCCが現れ、電荷Ｐs
がコンデンサ１に蓄積される。
【００２９】続いて、この状態からワード線１５を”
Ｌ”レベルにしてＭＯＳトランジスタ２をオフすると、
外部電界がなくなるが、強誘電体膜の分極のために電荷
Ｐrが残留する。本不揮発性記憶装置装置に対する電源
電圧ＶCCの供給がストップし、コンデンサ１の他端に１
／２ＶCCの電圧が供給されなくなっても、この残留電荷
Ｐrは保持される。すなわち、不揮発にメモリセル３に
書き込まれたデータ”１”を保持できる。
Ｌ”レベルにしてＭＯＳトランジスタ２をオフすると、
外部電界がなくなるが、強誘電体膜の分極のために電荷
Ｐrが残留する。本不揮発性記憶装置装置に対する電源
電圧ＶCCの供給がストップし、コンデンサ１の他端に１
／２ＶCCの電圧が供給されなくなっても、この残留電荷
Ｐrは保持される。すなわち、不揮発にメモリセル３に
書き込まれたデータ”１”を保持できる。
【００３０】データ”１”の読み出しは以下のようにし
て行われる。まず、図４に示すように、読み出し動作に
先立ってビット線８をＶCCレベルにプリチャージする。
続いて、ワード線１５を”Ｈ”レベルにしてＭＯＳトラ
ンジスタ２をオンする。これにより、電源電圧ＶCCにプ
リチャージされたビット線８の電荷がコンデンサ１に供
給され、チャージシェアーを起こす。ここで、ビット線
８の容量はメモリセル３のコンデンサ１に比べて通常の
場合１０倍以上大きいと考えられる。従って、コンデン
サの一端には電源電圧ＶCCに近い電圧が供給されること
になる。
て行われる。まず、図４に示すように、読み出し動作に
先立ってビット線８をＶCCレベルにプリチャージする。
続いて、ワード線１５を”Ｈ”レベルにしてＭＯＳトラ
ンジスタ２をオンする。これにより、電源電圧ＶCCにプ
リチャージされたビット線８の電荷がコンデンサ１に供
給され、チャージシェアーを起こす。ここで、ビット線
８の容量はメモリセル３のコンデンサ１に比べて通常の
場合１０倍以上大きいと考えられる。従って、コンデン
サの一端には電源電圧ＶCCに近い電圧が供給されること
になる。
【００３１】また、コンデンサ１の他端には１／２ＶCC
の電圧が印加される。この結果、コンデンサ１の両電極
間には１／２ＶCCに近い電圧が印加されるので、図５に
示すようにこれに対応した電界ＥVCCが現れ、電荷Ｐsが
蓄積される。この時、ビット線８からコンデンサ１に移
動する電荷量はＰs−Ｐrとなる。今、ビット線８の容量
をＣB、コンデンサ１の容量をＣsとすると、データ”
１”を読み出した場合のビット線８の電圧レベルＶBIT1
は下記式で表される。
の電圧が印加される。この結果、コンデンサ１の両電極
間には１／２ＶCCに近い電圧が印加されるので、図５に
示すようにこれに対応した電界ＥVCCが現れ、電荷Ｐsが
蓄積される。この時、ビット線８からコンデンサ１に移
動する電荷量はＰs−Ｐrとなる。今、ビット線８の容量
をＣB、コンデンサ１の容量をＣsとすると、データ”
１”を読み出した場合のビット線８の電圧レベルＶBIT1
は下記式で表される。
【００３２】すなわち、ＶCC・ＣB−（Ｐs−Ｐr）＝Ｖ
BIT1・（ＣB＋Ｃs）の関係が設立するので、 ＶBIT1＝（ＶCC・ＣB−（Ｐs−Ｐr））／（ＣB＋Ｃs）… となる。
BIT1・（ＣB＋Ｃs）の関係が設立するので、 ＶBIT1＝（ＶCC・ＣB−（Ｐs−Ｐr））／（ＣB＋Ｃs）… となる。
【００３３】データ”０”の書き込みは、図６に示すよ
うに、ビット線８にＧＮＤレベルを供給すると共にワー
ド線１５を”Ｈ”レベルにしてＭＯＳトランジスタ２を
オンし、コンデンサ１の一端にＧＮＤレベルを供給す
る。図６に示すように、コンデンサ１の他端には１／２
ＶCCの電圧が印加される。この結果、コンデンサ１の両
電極間には−１／２ＶCCの電圧が印加され、これに対応
してコンデンサ１の両電極間には図７に示すように、電
界ＥGNDが現れ、電荷−Ｐsが蓄積される。この状態から
ワード線１５を”Ｌ”レベルにしてＭＯＳトランジスタ
２をオフすると、外部電界がなくなるが、強誘電体膜の
分極のためにコンデンサ１には電荷−Ｐrが残留する。
本不揮発性記憶装置装置に対する電源電圧ＶCCの供給が
ストップし、コンデンサ１の他端に１／２ＶCCの電圧が
供給されなくなっても、この残留電荷−Ｐrは保持され
る。すなわち、不揮発にメモリセル３に書き込まれたデ
ータ”０”を保持できる。
うに、ビット線８にＧＮＤレベルを供給すると共にワー
ド線１５を”Ｈ”レベルにしてＭＯＳトランジスタ２を
オンし、コンデンサ１の一端にＧＮＤレベルを供給す
る。図６に示すように、コンデンサ１の他端には１／２
ＶCCの電圧が印加される。この結果、コンデンサ１の両
電極間には−１／２ＶCCの電圧が印加され、これに対応
してコンデンサ１の両電極間には図７に示すように、電
界ＥGNDが現れ、電荷−Ｐsが蓄積される。この状態から
ワード線１５を”Ｌ”レベルにしてＭＯＳトランジスタ
２をオフすると、外部電界がなくなるが、強誘電体膜の
分極のためにコンデンサ１には電荷−Ｐrが残留する。
本不揮発性記憶装置装置に対する電源電圧ＶCCの供給が
ストップし、コンデンサ１の他端に１／２ＶCCの電圧が
供給されなくなっても、この残留電荷−Ｐrは保持され
る。すなわち、不揮発にメモリセル３に書き込まれたデ
ータ”０”を保持できる。
【００３４】データ”０”の読み出しは以下のようにし
て行われる。まず、図８に示すように、読み出し動作に
先立ってビット線８をＶCCレベルにプリチャージする。
続いて、ワード線１５を”Ｈ”レベルにしてＭＯＳトラ
ンジスタ２をオンする。これにより電源電圧ＶCCにプリ
チャージされたビット線８がコンデンサ１に供給され、
チャージシェアーを起こす。上記のように、ビット線８
の容量はコンデンサ１に比べて十分に大きいので、コン
デンサ１の一端には電源電圧ＶCCに近い電圧が供給され
る。また、コンデンサ１の他端には図７に示すように、
１／２ＶCCの電圧が印加される。この結果、コンデンサ
１の両電極間には１／２ＶCCに近い電圧が印加されるの
で、図９に示すように、これに対応した電界ＥVCCが現
れ、電荷Ｐsが蓄積される。この時、ビット線からキャ
パシタ１に移動する電荷量はＰs＋Ｐrとなる。今、ビッ
ト線８の容量をＣB、コンデンサ１の容量をＣsとする
と、データ”０”を読み出した場合のビット線８の電圧
ＶBIT0は下記式で表される。 すなわち、ＶCC・ＣB
−（Ｐs＋Ｐr）＝ＶBIT0・（ＣB＋Ｃs）の関係が成立す
るので、 ＶBIT0＝（ＶCC・ＣB−（Ｐs＋Ｐr））／（ＣB＋Ｃs）… となる。
て行われる。まず、図８に示すように、読み出し動作に
先立ってビット線８をＶCCレベルにプリチャージする。
続いて、ワード線１５を”Ｈ”レベルにしてＭＯＳトラ
ンジスタ２をオンする。これにより電源電圧ＶCCにプリ
チャージされたビット線８がコンデンサ１に供給され、
チャージシェアーを起こす。上記のように、ビット線８
の容量はコンデンサ１に比べて十分に大きいので、コン
デンサ１の一端には電源電圧ＶCCに近い電圧が供給され
る。また、コンデンサ１の他端には図７に示すように、
１／２ＶCCの電圧が印加される。この結果、コンデンサ
１の両電極間には１／２ＶCCに近い電圧が印加されるの
で、図９に示すように、これに対応した電界ＥVCCが現
れ、電荷Ｐsが蓄積される。この時、ビット線からキャ
パシタ１に移動する電荷量はＰs＋Ｐrとなる。今、ビッ
ト線８の容量をＣB、コンデンサ１の容量をＣsとする
と、データ”０”を読み出した場合のビット線８の電圧
ＶBIT0は下記式で表される。 すなわち、ＶCC・ＣB
−（Ｐs＋Ｐr）＝ＶBIT0・（ＣB＋Ｃs）の関係が成立す
るので、 ＶBIT0＝（ＶCC・ＣB−（Ｐs＋Ｐr））／（ＣB＋Ｃs）… となる。
【００３５】次に、図１０に従い本発明不揮発性記憶装
置における読み出し動作の具体的な手順を説明する。ま
ず、読み出し動作に先立って、バーΦBEQ信号線２１よ
りビット線イコライズ回路１３に図１０（ａ）に示すタ
イミングでΦBEQ信号を入力し、ビット線イコライズ回
路１３を動作させる。即ち、Ｐチャンネルトランジスタ
１０、１１および１２をオンし、ビット線８、９をＶCC
レベルにプリチャージする。これと同時に、図１０
（ｂ）、（ｃ）に示すように、ΦPDUM信号線２０、バー
ΦPDUM信号線１９、１９よりダミーセル７ａ、７ｂ、７
ｃ、７ｄにΦPDUM信号及びバーΦPDUM信号をそれぞれ入
力する。これにより、同一ビット線８（又は９）に接続
された２個のダミーセル７ａ、７ｂ（又は７ｃ、７ｄ）
のダミーコンデンサ４の強誘電体膜が相互に逆方向に分
極される。
置における読み出し動作の具体的な手順を説明する。ま
ず、読み出し動作に先立って、バーΦBEQ信号線２１よ
りビット線イコライズ回路１３に図１０（ａ）に示すタ
イミングでΦBEQ信号を入力し、ビット線イコライズ回
路１３を動作させる。即ち、Ｐチャンネルトランジスタ
１０、１１および１２をオンし、ビット線８、９をＶCC
レベルにプリチャージする。これと同時に、図１０
（ｂ）、（ｃ）に示すように、ΦPDUM信号線２０、バー
ΦPDUM信号線１９、１９よりダミーセル７ａ、７ｂ、７
ｃ、７ｄにΦPDUM信号及びバーΦPDUM信号をそれぞれ入
力する。これにより、同一ビット線８（又は９）に接続
された２個のダミーセル７ａ、７ｂ（又は７ｃ、７ｄ）
のダミーコンデンサ４の強誘電体膜が相互に逆方向に分
極される。
【００３６】続いて、ワード線１５が図１０（ｄ）に示
すタイミングで”Ｈ”レベルになると、図１０（ｅ）に
示すように、これと同時にダミーセルワード線１８が”
Ｈ”レベルになる。そして、センス増幅器１４に入力さ
れるΦs信号が図１０（ｆ）で示すタイミングで”Ｈ”
レベルになると、これと同時にセンス増幅器１４が増幅
動作を開始する。より具体的には、センス増幅器１４は
２本のビット線８、９の内の一方のビット線８（又は
９）から選択されたメモリセル３からの分極電荷を読み
出し、他方のビット線９（又は８）から分極方向が相互
に逆方向になった２個のダミーセル７ｃ、７ｄ（又は７
ａ、７ｂ）からの電荷を読み出す。
すタイミングで”Ｈ”レベルになると、図１０（ｅ）に
示すように、これと同時にダミーセルワード線１８が”
Ｈ”レベルになる。そして、センス増幅器１４に入力さ
れるΦs信号が図１０（ｆ）で示すタイミングで”Ｈ”
レベルになると、これと同時にセンス増幅器１４が増幅
動作を開始する。より具体的には、センス増幅器１４は
２本のビット線８、９の内の一方のビット線８（又は
９）から選択されたメモリセル３からの分極電荷を読み
出し、他方のビット線９（又は８）から分極方向が相互
に逆方向になった２個のダミーセル７ｃ、７ｄ（又は７
ａ、７ｂ）からの電荷を読み出す。
【００３７】なお、図１０（ｇ）はデータ”１”の読み
出し時におけるメモリセル３に接続されたビット線の電
圧レベルを示し、また図１０（ｈ）はデータ”０”の読
み出し時におけるメモリセル３に接続されたビット線の
電圧レベルの変化を示している。
出し時におけるメモリセル３に接続されたビット線の電
圧レベルを示し、また図１０（ｈ）はデータ”０”の読
み出し時におけるメモリセル３に接続されたビット線の
電圧レベルの変化を示している。
【００３８】メモリセル３から分極電荷が読み出された
ビット線８（又は９）には、読み出しデータが”１”の
場合は上記式で示される電圧レベルＶBIT1が現れ、読
み出しデータが”０”の場合は、上記式で示される電
圧レベルＶBIT0が現れる。一方、ダミーセル７ｃ、７ｄ
（又は７ａ、７ｂ）からの電荷が読み出されるビット線
９（又は８）の電圧レベルＶBITDは、下記式で表され
る。
ビット線８（又は９）には、読み出しデータが”１”の
場合は上記式で示される電圧レベルＶBIT1が現れ、読
み出しデータが”０”の場合は、上記式で示される電
圧レベルＶBIT0が現れる。一方、ダミーセル７ｃ、７ｄ
（又は７ａ、７ｂ）からの電荷が読み出されるビット線
９（又は８）の電圧レベルＶBITDは、下記式で表され
る。
【００３９】すなわち、ＶCC・ＣB−（Ｐs−Ｐr）／２
−（Ｐs＋Ｐr）／２＝ＶBITD・（ＣB＋Ｃs）の関係が成
立するので、 ＶBITD＝（ＶCC・ＣB−Ｐs）／（ＣB＋Ｃs）… となる。
−（Ｐs＋Ｐr）／２＝ＶBITD・（ＣB＋Ｃs）の関係が成
立するので、 ＶBITD＝（ＶCC・ＣB−Ｐs）／（ＣB＋Ｃs）… となる。
【００４０】以上の説明より、本発明不揮発性記憶装置
によれば、データ”１”を読み出す場合には、センス増
幅器１４に接続された２本のビット線８、９間に△Ｖ1
＝ＶBIT1−ＶBITDの電位差が現れ、該電位差△Ｖ1がセ
ンス増幅器１４の入力となる。センス増幅器１４は、”
Ｈ”レベルのΦｓ信号が入力される図１０（ｆ）で示さ
れるタイミングでこの電位差△Ｖ1を増幅する。同様に
読み出しデータが”０”の場合には、△Ｖ0＝ＶBITD−
ＶBIT0の電位差がセンス増幅器１４の入力となり、”
Ｈ”レベルのΦs信号が入力された時点でこの電位差△
Ｖ0を増幅する。
によれば、データ”１”を読み出す場合には、センス増
幅器１４に接続された２本のビット線８、９間に△Ｖ1
＝ＶBIT1−ＶBITDの電位差が現れ、該電位差△Ｖ1がセ
ンス増幅器１４の入力となる。センス増幅器１４は、”
Ｈ”レベルのΦｓ信号が入力される図１０（ｆ）で示さ
れるタイミングでこの電位差△Ｖ1を増幅する。同様に
読み出しデータが”０”の場合には、△Ｖ0＝ＶBITD−
ＶBIT0の電位差がセンス増幅器１４の入力となり、”
Ｈ”レベルのΦs信号が入力された時点でこの電位差△
Ｖ0を増幅する。
【００４１】電位差△Ｖ1、△Ｖ0の具体的な値は上記
式と式および式とを用いれば、下記式および
式に示される値になる。
式と式および式とを用いれば、下記式および
式に示される値になる。
【００４２】 △Ｖ1＝（ＶCC・ＣB−（Ｐs−Ｐr））／（ＣB＋Ｃs）−（ＶCC・ＣB−Ｐs） ／（ＣB＋Ｃs）＝Ｐr／（ＣB＋Ｃs）… △Ｖ0＝（ＶCC・ＣB−Ｐs）／（ＣB＋Ｃs）−（ＶCC・ＣB−（Ｐs＋Ｐr））／ （ＣB＋Ｃs）＝Ｐr／（ＣB＋Ｃs）… 上記式および式からわかるように、本不揮発性記憶
装置においては、データ”１”、”０”を読み出す場合
は、ビット線８、９間に絶対値が同一であって極性が逆
の微小な電位差が現れるので、センス増幅器１４により
この電位差を所定レベルまで増幅すれば、データ”
１”、”０”の識別が行える。すなわち、本発明不揮発
性記憶装置によれば、不揮発性に保持された２値情報を
確実に読み出すことができる。
装置においては、データ”１”、”０”を読み出す場合
は、ビット線８、９間に絶対値が同一であって極性が逆
の微小な電位差が現れるので、センス増幅器１４により
この電位差を所定レベルまで増幅すれば、データ”
１”、”０”の識別が行える。すなわち、本発明不揮発
性記憶装置によれば、不揮発性に保持された２値情報を
確実に読み出すことができる。
【００４３】しかも、本発明不揮発性記憶装置によれ
ば、ダミーセル７ａ、７ｂ、７ｃ、７ｄが必要になるも
のの、メモリセル３を１個のコンデンサ１と１個のＭＯ
Ｓトランジスタ２で構成できるので、メモリセル３のチ
ップ面積を上記従来構成のメモリセル２５に比べて格段
に小さくできる。また、ダミーセル７ａ、７ｂ、７ｃ、
７ｄは各ビット線に２個ずつ接続するだけでよいので、
メモリセル３の個数に比べて格段に少なくて済む。従っ
て、本発明によれば従来例に比べて不揮発性記憶装置全
体のチップ面積を大幅に小さくできる。
ば、ダミーセル７ａ、７ｂ、７ｃ、７ｄが必要になるも
のの、メモリセル３を１個のコンデンサ１と１個のＭＯ
Ｓトランジスタ２で構成できるので、メモリセル３のチ
ップ面積を上記従来構成のメモリセル２５に比べて格段
に小さくできる。また、ダミーセル７ａ、７ｂ、７ｃ、
７ｄは各ビット線に２個ずつ接続するだけでよいので、
メモリセル３の個数に比べて格段に少なくて済む。従っ
て、本発明によれば従来例に比べて不揮発性記憶装置全
体のチップ面積を大幅に小さくできる。
【００４４】
【発明の効果】以上のように本発明不揮発性記憶装置に
よれば、強誘電体膜を用いたコンデンサ１個とＭＯＳト
ランジスタ１個とでメモリセルを構成できるので、メモ
リセルのチップ面積を従来例よりも格段に小さくでき、
結果的に不揮発性記憶装置全体のチップ面積を大幅に小
さくできる。従って、本発明不揮発性記憶装置を用いれ
ば、回路基板の高実装化が図れる利点がある。
よれば、強誘電体膜を用いたコンデンサ１個とＭＯＳト
ランジスタ１個とでメモリセルを構成できるので、メモ
リセルのチップ面積を従来例よりも格段に小さくでき、
結果的に不揮発性記憶装置全体のチップ面積を大幅に小
さくできる。従って、本発明不揮発性記憶装置を用いれ
ば、回路基板の高実装化が図れる利点がある。
【図１】本発明不揮発性記憶装置の一部を示す回路図。
【図２】データ”１”書き込み時におけるメモリセルの
動作を説明するための図面。
動作を説明するための図面。
【図３】データ”１”書き込み時におけるコンデンサの
蓄積電荷の変化を示す図面。
蓄積電荷の変化を示す図面。
【図４】データ”１”読み出し時におけるメモリセルの
動作を説明するための図面。
動作を説明するための図面。
【図５】データ”１”読み出し時におけるコンデンサの
蓄積電荷の変化を示す図面。
蓄積電荷の変化を示す図面。
【図６】データ”０”書き込み時におけるメモリセルの
動作を説明するための図面。
動作を説明するための図面。
【図７】データ”０”書き込み時におけるコンデンサの
蓄積電荷の変化を示す図面。
蓄積電荷の変化を示す図面。
【図８】データ”０”読み出し時におけるメモリセルの
動作を説明するための図面。
動作を説明するための図面。
【図９】データ”０”読み出し時におけるコンデンサの
蓄積電荷の変化を示す図面。
蓄積電荷の変化を示す図面。
【図１０】本発明不揮発性記憶装置における読み出し動
作を示すタイミングチャート。
作を示すタイミングチャート。
【図１１】不揮発性記憶装置の従来例を示す図面。
【図１２】データ”１”書き込み時における従来のメモ
リセルの動作を説明するための図面。
リセルの動作を説明するための図面。
【図１３】データ”１”書き込み時における従来のメモ
リセルの蓄積電荷の変化を示す図面。
リセルの蓄積電荷の変化を示す図面。
【図１４】データ”１”読み出し時における従来のメモ
リセルの動作を説明するための図面。
リセルの動作を説明するための図面。
【図１５】データ”１”読み出し時における従来のメモ
リセルの蓄積電荷の変化を示す図面。
リセルの蓄積電荷の変化を示す図面。
１ メモリセルを構成するコンデンサ ２ メモリセルを構成するＭＯＳトランジスタ ３ メモリセル ４ ダミーコンデンサ ５、６ ダミーセルを構成するＭＯＳトランジスタ ７ａ、７ｂ、７ｃ、７ｄ ダミーセル ８、９ ビット線 １３ ビット線イコライズ回路 １４ センス増幅器 １５、１６ ワード線 １７、１８ ダミーセルワード線 １９ バーΦPDUM信号線 ２０ ΦPDUM信号線 ２１ バーΦBEQ線 ＶBIT1 データ”１”を読み出した場合のビット線の電
圧レベル ＶBIT0 データ”０”を読み出した場合のビット線の電
圧レベル ＶBITD ダミーセルからの電荷が読み出された場合のビ
ット線の電圧レベル
圧レベル ＶBIT0 データ”０”を読み出した場合のビット線の電
圧レベル ＶBITD ダミーセルからの電荷が読み出された場合のビ
ット線の電圧レベル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792 8225−4Ｍ Ｈ０１Ｌ 29/78 ３７１
Claims (1)
- 【請求項１】強誘電体膜を用いたコンデンサ１個とＭＯ
Ｓトランジスタ１個とで構成されるメモリセルが複数接
続されたビット線と、該ビット線２本と接続されるセン
ス増幅器とを半導体基板上に複数配列し、該コンデンサ
の強誘電体膜の分極方向を２値情報に対応させて記憶す
る不揮発性記憶装置であって、 強誘電体膜を用い、該メモリセルの該コンデンサの１／
２の大きさの容量を有するダミーコンデンサ１個と、ア
クセス用のＭＯＳトランジスタ１個及び該ダミーコンデ
ンサの該強誘電体膜を分極させる為のＭＯＳトランジス
タ１個とで構成されるダミーセルを該２本のビット線そ
れぞれに２個接続すると共に、該メモリセルの該コンデ
ンサから該ビット線への分極電荷を読み出す前に、同一
ビット線に接続された２個のダミーセル内の該ダミーコ
ンデンサの強誘電体膜を相互に反対方向に分極し、該セ
ンス増幅器に接続された一方の該ビット線に該メモリセ
ルからの分極電荷を読み出すと同時に、他方の該ビット
線に２個のダミーセルからの分極電荷を読み出し、両ビ
ット線間に現れた電位差を該センス増幅器で増幅してデ
ータの読み出しを行うようにした不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235074A JP2706584B2 (ja) | 1991-09-13 | 1991-09-13 | 不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235074A JP2706584B2 (ja) | 1991-09-13 | 1991-09-13 | 不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575072A true JPH0575072A (ja) | 1993-03-26 |
| JP2706584B2 JP2706584B2 (ja) | 1998-01-28 |
Family
ID=16980683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235074A Expired - Fee Related JP2706584B2 (ja) | 1991-09-13 | 1991-09-13 | 不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706584B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517446A (en) * | 1993-10-14 | 1996-05-14 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device and method for driving the same |
| DE19732694B4 (de) * | 1996-12-13 | 2008-10-02 | Samsung Electronics Co., Ltd., Suwon | Nichtflüchtiges ferroelektrisches Speicherbauelement |
-
1991
- 1991-09-13 JP JP3235074A patent/JP2706584B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5517446A (en) * | 1993-10-14 | 1996-05-14 | Sharp Kabushiki Kaisha | Nonvolatile semiconductor memory device and method for driving the same |
| DE19732694B4 (de) * | 1996-12-13 | 2008-10-02 | Samsung Electronics Co., Ltd., Suwon | Nichtflüchtiges ferroelektrisches Speicherbauelement |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2706584B2 (ja) | 1998-01-28 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970929 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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