JP2002093153A5 - - Google Patents

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  1. セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルが直列接続されてセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、
    前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
    前記プレート線を駆動するプレート線駆動回路と、
    データ読み出し時、前記センスアンプ回路の活性化前に、前記ビット線に対して前記セルブロック内の選択されたユニットセルの位置に応じて異なるオフセット電圧を印加するオフセット電圧印加回路とを備え、
    前記オフセット電圧印加回路は、選択されたユニットセルが接続されるビット線に対して、選択されたユニットセルのセルブロック内の位置がビット線から遠いほど高くなるオフセット電圧を与える
    ことを特徴とする強誘電体メモリ。
  2. セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルが直列接続されてセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、
    前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
    前記プレート線を駆動するプレート線駆動回路と、
    データ読み出し時、前記センスアンプ回路の活性化前に、前記ビット線に対して前記セルブロック内の選択されたユニットセルの位置に応じて異なるオフセット電圧を印加するオフセット電圧印加回路とを備え、
    前記オフセット電圧印加回路は、選択されたユニットセルが接続されるビット線と対をなす参照側のビット線に対して、選択されたユニットセルのセルブロック内の位置がビット線から遠いほど低くなるオフセット電圧を与える
    ことを特徴とする強誘電体メモリ。
  3. 前記オフセット電圧発生回路は、一端がビット線に接続された少なくとも一つのキャパシタの他端に駆動電圧を与えて、容量カップリングによりビット線にオフセット電圧を印加する
    ことを特徴とする請求項１記載の強誘電体メモリ。
  4. セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルを直列接続してセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、
    前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
    前記プレート線を駆動するプレート線駆動回路と、
    スタンバイ時に前記セルブロックの内部ノードを、前記ビット線に読み出される二値データの信号電位の間にある第１の電位に設定するプリチャージ回路とを備え、
    前記プリチャージ回路は、前記プレート線を介して各セルブロックの内部ノードを前記第１の電位にプリチャージするものであり、且つ前記プレート線駆動回路とプリチャージ回路とは、スタンバイ時に前記第１の電位を発生し、アクティブ時に選択されたユニットセルの強誘電体キャパシタに順次印加される、前記第１の電位より高い第２の電位及び前記第１の電位より低い第３の電位を発生する電圧発生回路として一体構成されている
    ことを特徴とする強誘電体メモリ。
  5. セルトランジスタのソース、ドレイン間に強誘電体キャパシタを接続してユニットセルが構成され、第１の端子と第２の端子の間に複数個のユニットセルを直列接続してセルブロックが構成され、各セルブロックの第１の端子がブロック選択トランジスタを介してビット線に接続され、各セルブロックの第２の端子がプレート線に接続され、前記各セルトランジスタのゲートがワード線に接続されたメモリセルアレイと、
    前記ユニットセルの強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
    前記プレート線を駆動するプレート線駆動回路と、
    データ読み出し時、選択されたセルブロックが接続されるビット線と対をなす参照ビット線に、選択されるユニットセルの位置に応じて異なる寄生容量を付加するように配置されたダミーセルブロックとを備えた
    ことを特徴とする強誘電体メモリ。
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