CN109390008B - 用于读取存储器单元的设备和方法 - Google Patents

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Abstract

本发明描述用于读取存储器单元的设备和方法。实例方法包含共享第一电压以增大耦合到存储器单元的铁电电容器的第一电容器板的第一感测线的电压，共享第二电压以减小耦合到所述存储器单元的所述铁电电容器的第二电容器板的第二感测线的电压，共享第三电压以增大所述第二感测线的所述电压，以及共享第四电压以减小所述第一感测线的所述电压。放大由所述电压共享产生的所述第一感测线与所述第二感测线之间的电压差，其中所述电压差至少部分地基于所述铁电电容器的极性。

Description

用于读取存储器单元的设备和方法
技术领域
本公开涉及用于读取存储器单元的设备和方法。
背景技术
存储器装置广泛用以将信息存储在例如计算机、无线通信装置、相机、数字显示器等各种电子装置中。通过程序设计存储器装置的不同状态来存储信息。举例来说，二进制装置具有两个状态，通常标示为逻辑“1”或逻辑“0”。在其它系统中，可存储大于两个的状态。为存取所存储的信息，电子装置可读取或感测存储器装置中的所存储状态。为存储信息，电子装置可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、闪存存储器等。存储器装置可为易失性或非易失性。非易失性存储器(例如，闪存存储器)即使在不存在外部电源的情况下仍可将数据存储很长一段时间。易失性存储器装置(例如，DRAM)除非被外部电源定期刷新，否则可能随时间丢失其存储的状态。二进制存储器装置可例如包含经充电或放电电容器。然而，经充电电容器可随时间由于泄漏电流而放电，造成所存储的信息丢失。易失性存储器的某些特征可提供性能优点，例如较快速读取或写入速度，而非易失性存储器的特征例如存储数据而无需定期刷新的能力可为有利的。
FeRAM可使用与易失性存储器类似的装置架构，但由于将包含铁电电容器的存储器单元用作存储装置而可具有非易失性特性。因此，与其它非易失性和易失性存储器装置相比，FeRAM装置可具有改进的性能。然而，存取(例如，读取、写入等)FeRAM存储器单元的典型做法通常利用复杂电路和内部控制信号的复杂序列，这样造成电路设计和紧密性以及功率消耗方面的劣势。
发明内容
在一个方面中，本发明提供一种设备，其包括：存储器单元，其包含存储器电容器且进一步包含第一开关和第二开关，第一开关耦合到存储器电容器的第一板且第二开关耦合到存储器电容器的第二板，其中响应于激活存取线来激活第一开关和第二开关；第一感测线，其耦合到第一开关；第二感测线，其耦合到第二开关；感测放大器，其耦合到第一感测线和第二感测线，感测放大器经配置以放大第一感测线与第二感测线之间的电压差；第一电容器和第二电容器；第一转移栅极和第二转移栅极，第一转移栅极耦合到第一电容器和第一感测线且第二转移栅极耦合到第二电容器和第二感测线，其中响应于第一控制信号来激活第一转移栅极和第二转移栅极；第三电容器和第四电容器；以及第三转移栅极和第四转移栅极，第三转移栅极耦合到第三电容器和第一感测线且第四转移栅极耦合到第四感测线和第二感测线，其中响应于第二控制信号来激活第三转移栅极和第四转移栅极。
在另一方面中，本发明提供一种设备，其包括：第一感测线和第二感测线；铁电存储器单元，其经配置以选择性地耦合到第一感测线和第二感测线；感测放大器，其耦合到第一感测线和第二感测线，感测放大器经配置以在激活时放大第一感测线与第二感测线之间的电压差；第一电容器和第三电容器，其各自分别通过第一开关电路和第三开关电路选择性地耦合到第一感测线；以及第二电容器和第四电容器，其各自分别通过第二开关电路和第四开关电路选择性地耦合到第二感测线，其中第一电容器经配置以存储第一电压，以供与第一感测线共享，以增大其上的电压，且第二电容器经配置以存储第二电压，以供与第二感测线共享，以减小其上的电压，且其中第四电容器经配置以存储第四电压，以供与第二感测线共享，以增大其上的电压，且第三电容器经配置以存储第三电压，以供与第一感测线共享，以减小其上的电压，且致使通过感测放大器放大第一感测线与第二感测线之间的电压差，电压差至少部分地基于铁电存储器单元的极性。
在另一方面中，本发明提供一种方法，其包括：共享第一电压以增大耦合到存储器单元的铁电电容器的第一电容器板的第一感测线的电压，其中铁电电容器具有极性；共享第二电压以减小耦合到存储器单元的铁电电容器的第二电容器板的第二感测线的电压；共享第三电压以增大耦合到存储器单元的铁电电容器的第二电容器板的第二感测线的电压；共享第四电压以减小耦合到存储器单元的铁电电容器的第一电容器板的第一感测线的电压；以及放大由电压共享产生的第一感测线与第二感测线之间的电压差，其中电压差至少部分地基于铁电电容器的极性。
在另一方面中，本发明提供一种方法，其包括：激活存储器单元以将铁电电容器耦合到第一感测线和第二感测线；将具有第一电压的第一电容器放电到具有第二电压的第一感测线；从具有第二电压的第二感测线放电到具有第三电压的第二电容器；从具有第一电压的第三电容器放电到第二感测线；从第一感测线放电到具有第三电压的第四电容器，其中第三电容器和第四电容器具有比第一电容器和第二电容器低的电容；以及放大由放电产生的第一感测线和第二感测线上的电压差。
附图说明
图1是根据本公开的各种实施例的支持铁电存储器的实例存储器的框图。
图2A是根据本公开的实施例的包含存储器单元的列的实例电路的示意图。图2B是根据本公开的实施例的感测组件的示意图。
图3A和图3B是根据本公开的各种实施例的铁电存储器单元的实例非线性电特性的图式。
图4是根据本公开的实施例的在操作感测电路以读取存储第一逻辑状态的存储器单元期间的各种信号的波形图。
图5是根据本公开的实施例的在操作感测电路以读取存储第二逻辑状态的存储器单元期间的各种信号的波形图。
图6是在根据图4和5的操作期间的电容器上的极化和电压改变的图式。
图7是根据本公开的各种实施例的支持铁电存储器的存储器阵列的框图。
图8是根据本公开的各种实施例的支持铁电存储器的系统的框图。
具体实施方式
下文阐述某些细节以提供对本公开的实例的充分理解。然而，所属领域的技术人员将明白，可以在没有这些具体细节的情况下实践本公开的实例。此外，本文中所描述的本公开的特定实例不应解释为将本公开的范围限于这些特定实例。在其它情况下，尚未详细展示众所周知的电路、控制信号、时序协议和软件操作，以便避免不必要地混淆本公开。另外，术语例如“耦合(couples、coupled)”意指两个组件可直接或间接电耦合。间接耦合可暗指两个组件通过一或多个中间组件耦合。
图1说明根据本公开的各种实施例的包含支持铁电存储器的实例存储器100的设备。存储器100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可以是可编程的以存储两个状态，表示为逻辑0和逻辑1。存储器单元105可包含保持表示可编程状态的电荷极性的电容器。举例来说，带电荷和不带电荷电容器可分别表示两个逻辑状态。在本公开的一些实施例中，存储器单元105经配置以存储多于两个逻辑状态，也就是说，存储器单元105是多电平存储器单元。举例来说，在本公开的一些实施例中，存储器单元可以是可编程的以存储表示两位数据的四个不同逻辑状态中的一个。
铁电存储器单元可包含具有铁电体作为介电材料的电容器。铁电电容器的不同电荷电平可表示不同的逻辑状态。铁电存储器单元105具有可产生相对于其它存储器架构的改进性能的有益特性，例如在不需要定期刷新的情况下永久存储逻辑状态。
通过激活或选择适当存取线110和感测线115可在存储器单元105上执行例如读取和写入的操作。激活或选择存取线110或感测线115可包含将电压施加到相应线。存取线110和感测线115由导电材料制成。举例来说，存取线110和感测线115可由金属(例如铜、铝、金、钨等)、金属合金、掺杂半导体、其它导电材料等制成。根据图1的实例，存储器单元105的每一行耦合到存取线110WL，且存储器单元105的每一列耦合到感测线115DLC和DLT。通过激活相应存取线110和感测线115(例如，将电压施加到存取线110和/或感测线115)，可存取WL和DLC/DLT相交处的存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。存取线110和感测线115的相交处的存储器单元可具有对应存储器地址。
在一些架构中，单元的逻辑存储装置，例如电容器，可通过选择组件与感测线电隔离。存取线110可耦合到相应选择组件且可控制相应选择组件。举例来说，选择组件可以是晶体管，且存取线110可耦合到晶体管的栅极。激活存取线110导致存储器单元105的电容器与对应感测线115之间的电耦合或闭合电路。可接着存取感测线以读取或写入存储器单元105。
可通过行解码器120和列解码器130控制存取存储器单元105。在一些实例中，行解码器120从存储器控制器140接收行地址，且基于所接收的行地址激活适当的存取线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当感测线115。举例来说，存储器100可包含多个存取线110，和多个感测线115。因此，可通过激活存取线110WL和感测线115DLC和DLT存取存储器单元105。
在存取之后，存储器单元105可通过感测组件125读取或感测以确定存储器单元105的所存储状态。举例来说，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到对应感测线115上。使铁电电容器放电可基于对铁电电容器施加偏压或施加电压。放电可致使感测线115的电压发生改变，这样感测组件125可与彼此比较，以便确定存储器单元105的所存储状态。举例来说，如果耦合到存储器单元的第一感测线具有比高于耦合到存储器单元的第二感测线更高的电压，那么感测组件125可确定存储器单元105中的所存储状态是逻辑1且反之亦然。感测组件125可包含各种晶体管或放大器，以便检测和放大信号中的差值。单独感测组件125可经提供用于每对感测线DLC和DLT。可接着通过列解码器130和输入/输出电路135输出存储器单元105的检测到的逻辑状态。
可通过激活相关存取线110和感测线115编程或写入存储器单元105。如上文所论述，激活存取线110将存储器单元105的对应行电耦合到其相应感测线115。通过在激活存取线110的同时控制相关感测线115，可写入存储器单元105—例如可将逻辑值存储在存储器单元105中。列解码器130可例如从输入/输出电路135接收数据，以写入到存储器单元105。可通过跨铁电电容器施加电压来写入铁电存储器单元105。
存储器控制器140可通过例如行解码器120、列解码器130和感测组件125等各种组件控制存储器单元105的操作(例如，读取、写入等)。存储器控制器140可提供内部控制信号以激活所要存取线110和感测线115，以用于存取存储器单元105。存储器控制器140还可控制在存储器100的操作期间使用的各种电压电位。一般来说，本文中所论述的施加电压的幅值、形状或持续时间可经调整或变化且对于用于操作存储器100的各种操作可以是不同的。
图2A说明根据本公开的实施例的存储器单元的列和感测电路200。存储器单元的列包含耦合到感测线DLC和DLT的存储器单元MC。图2A中所展示的存储器单元的列包含存储器单元105MC(0)-MC(n)，其中“n”取决于阵列大小。存储器单元105中的每一个由相应存取线WL(0)-(n)激活。存储器单元MC、存取线WL以及感测线DLC和DLT可以是存储器单元105、存取线110和感测线115的实例。感测电路200可包含在图1的感测组件125中。虽然图2A中展示存储器单元105的一个列，但是存储器阵列可包含如所展示的那些存储器单元的多个列。
每一存储器单元MC(0)-MC(n)包含在图2A中展示为晶体管TC和TT的开关，和经配置为两个晶体管-一个电容器(2T-1C)存储器单元的电容器FC。在图2A的实施例中，存储器单元MC(0)-MC(n)的开关展示为n-沟道晶体管。然而，在不脱离本公开的范围的情况下，不同晶体管可用于开关。在一些实施例中，电容器FC可以是具有安置于电容器板之间的铁电材料的铁电电容器。在其它实施例中，电容器FC是具有安置于电容器板之间的介电材料的介电电容器。在不脱离本公开的范围的情况下还可使用其它类型的电容器。晶体管TC在节点CBC处耦合到电容器FC的一个板且晶体管TT在节点CBT处耦合到电容器FC的另一板。晶体管TC和TT具有耦合到相应存取线WL(0)-WL(n)的栅极。可通过在相应存取线WL(0)-WL(n)上施加激活电压来激活晶体管TC和TT。晶体管TC耦合到感测线DLC且晶体管TT耦合到感测线DLT。数字线DLC和DLT各自具有相应寄生电容，由寄生电容CDLC和CDLT表示。
感测电路200通过感测线DLC和DLT耦合到存储器单元MC。感测电路200包含偏压电路230和偏压电路240，以及感测放大器220。偏压电路230和240各自耦合到感测线DLC和DLT。如将在下文更详细地描述，偏压电路230和240可用于向激活的存储器单元MC的电容器FC施加偏压以在感测线DLC与DLT之间产生电压差。感测放大器220例如通过将感测线驱动到互补电压来放大感测线DLC与DLT之间的电压差。在感测线DLC与DLT之间产生的电压差可基于激活的存储器单元MC的电容器FC的条件。电容器FC的条件例如可表示由激活的存储器单元MC所存储的逻辑状态。如先前所描述，可接着通过列解码器130和输入/输出电路135输出存储器单元MC的逻辑状态。
偏压电路230包含耦合到感测线DLC和到电容器234的开关电路232，且进一步包含耦合到感测线DLT和到电容器235的开关电路233。开关电路232和233由有源控制信号CH0和CH0F(例如，CH0有源高逻辑电平和CH0F有源低逻辑电平)激活。CH0F信号是CH0信号的补充，也就是说，具有为CH0信号的逻辑电平的补充的逻辑电平。在激活时，开关电路232将电容器234耦合到感测线DLC且开关电路233将电容器235耦合到感测线DLT。偏压电路240包含耦合到感测线DLC和到电容器244的开关电路242，且进一步包含耦合到感测线DLT和到电容器245的开关电路243。开关电路242和243由有源控制信号CH1和CH1F(例如，CH1有源高逻辑电平和CH1F有源低逻辑电平)激活。CH1F信号是CH1信号的补充，也就是说，具有为CH1信号的逻辑电平的补充的逻辑电平。在激活时，开关电路242将电容器244耦合到感测线DLC且开关电路243将电容器245耦合到感测线DLT。
在本公开的一些实施例中，开关电路232、233、242和243是包含并联耦合的p沟道晶体管和n沟道晶体管的晶体管转移栅极电路。在本公开的替代实施例中，其它开关电路和/或其它类型的晶体管可用于开关电路。
在本公开的一些实施例中，电容器234、235、244和245中的一或多个可以是金属-绝缘体-金属(MIM)电容器，其包含安置于金属电容器板之间的金属材料和绝缘体的板。相比于其它类型的电容器，MIM电容器可呈现更稳定的电容器特性，例如由于过程、电压和温度的变化而导致的电路性能变化更小。MIM电容器可由半导体装置的金属化层和介电层形成。在本公开的替代实施例中，除MIM电容器外的电容器可用于电容器234、235、244和245。举例来说，在本公开的一些实施例中，金属氧化物半导体(MOS)电容器可用于电容器234、235、244和245中的一或多个。
在本公开的一些实施例中，电容器234和235具有彼此相同的电容量值，且电容器244和245具有彼此相同的电容量值。在本公开的一些实施例中，电容器244和245还具有比电容器234和235更低的电容。借助于非限制性实例，在本公开的一些实施例中，电容器234和235的电容可以是30fF，且电容器244和245的电容可以是20fF。寄生电容CDLC和CDLT可具有90fF的电容。电容器FC可具有30fF的电容。在不脱离本公开的范围的情况下，可使用除先前借助于非限制性实例描述的那些电容外的电容。
感测电路200进一步包含预充电电路210。预充电电路210提供各种电压以设置感测电路200的初始电压条件，以准备感测存储器单元MC。预充电电路210在图2A中展示为提供预充电电压PRE1、PRE2和PRE3。然而，在不脱离本公开的范围的情况下可通过预充电电路210提供更大或更小的预充电电压。
在本公开的一些实施例中，预充电电路210向电容器234和235中的一个且向电容器244和245中的一个提供高预充电电压，向电容器234和235中的另一个且向电容器244和245中的另一个提供低预充电电压，且向感测线DLC和DLT提供预充电电压，所述预充电电压是高预充电电压与低预充电电压之间的差的二分之一。因此，感测线的预充电电压与高预充电电压之间的电压差相同于感测线的预充电电压与低预充电电压之间的电压差。举例来说，在本公开的一些实施例中，预充电电路210向感测线DLC和DLT提供0.8V的PRE1电压，向电容器234且向电容器245提供1.6V的PRE2电压，且向电容器235和244提供0V的PRE3电压。本公开的其它实施例可向感测线DLC和DLT、电容器234和245以及电容器235和244提供不同预充电电压。预充电电路210可受由存储器控制器提供的内部控制信号控制，存储器控制器例如图1的存储器控制器140。
图2B是说明根据本公开的实施例的感测放大器250。感测放大器250可用于图2A的感测放大器220。感测放大器250包含p型场效应晶体管252和256以及n型场效应晶体管262和266。晶体管252和晶体管262的栅极耦合到感测节点A。晶体管256和晶体管266的栅极耦合到感测节点B。感测节点A可耦合到感测线DLC且感测节点B可耦合到感测线DLT。p型场效电晶体258经配置以耦合到高供应电压(例如，VDD电力供应器)且耦合到晶体管252和256的公共节点。晶体管258由有源PSA信号(例如，有源低逻辑)激活。n型场效应晶体管268经配置以耦合到参考电压(例如，接地)且耦合到晶体管262和266的公共节点。晶体管268由有源NSA信号(例如，有源高逻辑)激活。
在操作中，通过激活PSA和NSA信号以将感测放大器250耦合到电力供应器的电压和参考电压来激活感测放大器250。在激活时，感测放大器250比较感测节点A和B的电压，且通过将感测节点A和B驱动到互补电压电平(例如，将感测节点A驱动到VDD并将感测节点B驱动到接地，或将感测节点A驱动到接地并将感测节点B驱动到VDD)来放大电压差。在感测节点A和B已驱动到互补电压电平时，由感测放大器250锁存感测节点A和B的状态且保持锁存直到停用感测放大器250为止。在本公开的一些实施例中，感测放大器250可通过耦合于相应感测线DLC和DLT与感测节点A和B之间的隔离晶体管(未展示)与感测线DLC和DLT电隔离。可激活隔离晶体管，以便感测放大器250感测和放大感测线DLC与DLT之间的电压差，且停用隔离晶体管，使得感测放大器250保持感测的逻辑状态。
铁电材料具有非线性极化特性。图3A和图3B以磁滞曲线300-a(图3A)和300-b(图3B)说明根据本公开的各种实施例的铁电存储器的存储器单元的非线性电特性的实例。磁滞曲线300-a和300-b分别说明实例铁电存储器单元写入和读取过程。磁滞曲线300描绘随电压差V而变的存储在铁电电容器(例如，图2A的存储器单元MC的电容器FC)上的电荷Q。
铁电材料的特征在于自发电极化，举例来说，其在不存在电场的情况下保持非零电荷。实例铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、锆钛酸铅(PZT)和铋钽酸锶(SBT)。本文中所描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面处的净电荷且通过电容器端子吸引相反电荷。因此，电荷被存储在铁电材料与电容器端子的介面处。由于电极化可在不存在外部施加的电场的情况下维持相对长的时间，甚至无限期地维持，因此与例如易失性存储器阵列中采用的电容器相比，电荷泄漏可明显减小。这样可减少执行如上文对一些易失性存储器架构所描述的刷新操作的需要。
可从电容器的单个端子的角度理解磁滞曲线300。借助于实例，如果铁电材料具有负极化，那么正电荷在端子处累积。同样，如果铁电材料具有正极化，那么负电荷在端子处累积。另外，应理解，磁滞曲线300中的电压表示跨电容器的电压差且是方向性的。举例来说，可通过向所讨论的端子(例如，单元顶部230)施加正电压且维持第二端子(例如，单元底部215)在接地处(或大约零伏特(0V))来实现正电压。可通过维持所讨论的端子在接地处且向第二端子施加正电压来施加负电压，举例来说，可施加正电压以负极化所讨论的端子。类似地，可将两个正电压、两个负电压或正和负电压的任何组合施加到适当的电容器端子上以产生磁滞曲线300中所展示的电压差。
如磁滞曲线300-a中所描绘，铁电材料可在零压差的情况下维持正极化或负极化，从而产生两个可能带电荷状态：电荷状态305和电荷状态310。根据图3的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，在不影响理解的情况下，相应电荷态的逻辑值可以颠倒。
可通过施加电压来控制铁电材料的电极化且因此控制电容器端子上的电荷，从而将逻辑0或1可写入到存储器单元。举例来说，跨电容器施加净正电压315导致电荷累积，直到达到电荷状态305-a为止。在移除电压315之后，电荷状态305-a沿循路径320，直到其在零电压电位处达到电荷状态305为止。类似地，通过施加净负电压325写入电荷状态310，这样导致电荷状态310-a。在移除负电压325之后，电荷状态310-a沿循路径330，直到其在零电压处达到电荷状态310为止。电荷状态305和310还可被称作剩余极化(Pr)值，其是在移除外部偏压(例如，电压)之后剩余的极化(或电荷)。
为了读取或感测铁电电容器的所存储状态，可跨电容器施加电压。作为响应，所存储的电荷Q改变，且改变的程度取决于初始电荷状态，且因此，最终所存储的电荷(Q)取决于是否最初存储电荷状态305-b或310-b。举例来说，磁滞曲线300-b说明两个可能的所存储的电荷状态305-b和310-b。如先前所述，可跨电容器施加电压335。尽管描绘为正电压，但电压335可以是负的。响应于电压335，电荷状态305-b可遵循路径340。同样，如果最初存储电荷状态310-b，那么其沿循路径345。电荷状态305-c和电荷状态310-c的最终位置取决于多个因素，包含特定感测方案和电路。
在一些状况下，最终电荷可取决于耦合到存储器单元的感测线(例如，DLC和DLT)的本征电容。举例来说，如果电容器电耦合到感测线且施加电压335，那么感测线的电压可由于其本征电容而上升。因此，在感测组件处测得的电压可能不等于电压335且代替地可取决于感测线的电压。磁滞曲线300-b上的最终电荷状态305-c和310-c的位置可因此取决于感测线的电容且可通过负载线分析来确定。可相对于感测线电容来限定电荷状态305-c和310-c。因此，电容器的电压，电压350或电压355可以是不同的，且可取决于电容器的初始状态。
通过比较感测线DLC和DLT的电压，可确定电容器的初始状态。可以在感测线DLC和DLT上产生电压差，使得相应电压彼此的比较用于确定所存储的逻辑状态，例如，感测线中的一个的电压大于还是小于另一条感测线的电压。举例来说，一个所存储的逻辑状态导致感测线DLC具有比感测线DLT更高的电压，且另一所存储的逻辑状态导致感测线DLC具有比感测线DLT更低的电压。在通过感测放大器进行比较之后，可确定感测的感测线电压高于或低于另一感测线，且可确定铁电存储器单元的所存储的逻辑值(例如，逻辑0或1)。
将参看图4和5描述感测电路200的操作。图4是展示在操作感测电路200以读取存储第一逻辑状态(例如，“0”数据)的存储器单元MC操作期间的各种信号的波形图。图5是展示在操作感测电路200以当存储第二逻辑状态(例如，“1”数据)时读取存储器单元MC期间的各种信号的波形图。下文所描述的特定电压作为实例提供，且并非意图将本公开的实施例限于特定实例。在本公开的不同实施例中可使用其它电压。
参看图2A和4，在时间T0之前，通过高逻辑电平EQ信号激活预充电电路210以为感测电路200和感测线DLC和DLT设置初始电压条件，以准备感测存储器单元MC的逻辑状态。举例来说，在本公开的一些实施例中，由预充电电路210将感测线DLC和DLT的电压设置成0.8V。预充电电路210可进一步将电容器234和245的电压设置成1.6V且将电容器235和244的电压设置成0V。在时间T0处，当EQ信号改变成低逻辑电平时停用预充电电路210。同样在时间T0处，通过将存取线WL的电压增大到大于晶体管TC和TT的阈值电压来激活存储器单元MC的晶体管TC和TT。在本公开的一些实施例中，将存取线WL增大到大于3.0V。在激活晶体管TC和TT的情况下，将激活的存储器单元MC的电容器FC耦合到感测线DLC和DLT。
在时间T1处，通过如图4中展示的高逻辑电平CH0信号(和图4中未展示的低逻辑电平CH0F信号)激活开关电路232和233。在激活开关电路232和233的情况下，将1.6V预充电电压的电容器234耦合到0.8V的感测线DLC，且将0V预充电电压的电容器235耦合到0.8V的感测线DLT。因此，感测线DLC和DLT的电压改变。在由图4说明的实例中，感测线DLC的电压增大且感测线DLT的电压减小。由于电容器234的较高电压(例如，1.6V)和感测线DLC的电压(例如，0.8V)的共享，感测线DLC增大。由于感测线DLT的电压(例如，0.8V)和电容器235的较低电压(例如，0V)的共享，感测线DLT减小。
感测线DLC的电压增大量和感测线DLT的电压减小量取决于存储器单元MC的电容器FC的条件(例如，极化)。举例来说，与电容器FC处于第二条件时相比，当电容器FC处于第一条件时，感测线DLC和DLT的电压改变(例如，电压增大或电压减小)可更大。如先前所提及，由图4所展示的当前实例用于在存储第一逻辑状态(例如，“0”数据)时读取存储器单元MC，此情况在当前实例中对应于电容器FC的第一条件。将在下文更详细地描述，由图5所展示的实例用于在存储第二数据状态(例如，“1”数据)时读取存储器单元MC，此情况在当前实例中对应于电容器FC的第二条件。
再次参看图4，在时间T2处，停用开关电路232和233，且在时间T3处，通过如图4中所展示的高逻辑电平CH1信号和低逻辑电平CH1F信号(图4中未展示)激活开关电路242和243。在激活开关电路242和243的情况下，将0V预充电电压的电容器244耦合到感测线DLC且将1.6V预充电电压的电容器245耦合到感测线DLT。因此，感测线DLC和DLT的电压改变。在由图4说明的实例中，感测线DLC的电压减小且感测线DLT的电压增大。由于感测线DLC的电压与电容器244的较低电压的共享，感测线DLC减小。由于电容器245的较高电压(例如，1.6V)与感测线DLT的电压(例如，0.8V)的共享，感测线DLT增大。在时间T4处，停用开关电路242和243。对于如图4所展示的电容器FC的第一条件，在时间T3之后的感测线DLC中的电压减小小于在时间T1之后的感测线DLC中的电压增大，且在在时间T3之后的感测线DLT中的电压增大小于在时间T1之后的感测线DLT中的电压减小。如先前所描述，在本公开的一些实施例中，电容器244和245具有比电容器234和235更低的电容。电容器的不同电容可促使在时间T3处的由电容器244和245的电压的共享造成的感测线DLC和DLT的电压改变小于在时间T1处的由电容器234和235的电压的共享造成的感测线DLC和DLT的电压改变。
在时间T5处，通过将SEN信号改变成高逻辑电平来激活感测放大器220。在包含图2B的感测放大器250的实施例中，SEN信号可表示改变成高逻辑电平的NSA信号和改变成低逻辑电平的PSA信号。感测放大器220放大感测线DLC与DLT之间的电压差。在图4的实例(即，在存储第一逻辑状态(例如，“0”数据)时读取存储器单元MC)中，感测线DLC的电压大于感测线DLT的电压，随后在时间T1处感测线DLT中的电压增大，且在时间T3处感测线DLC中的电压减小(且在时间T1处感测线DLT中电压减小且在时间T3处感测线DLT中的电压增大)。激活的感测放大器220通过将感测线DLC驱动到高供应电压(例如，1.6V)且将感测线DLT驱动到低供应电压(例如，0V)以放大电压差来放大感测线DLC与DLT之间的电压差。
如先前所描述，图5是展示在操作感测电路200以读取存储第二逻辑状态(例如，“1”数据)的存储器单元MC期间的各种信号的波形图。
参看图2A和5，在时间T0之前，通过高逻辑电平EQ信号激活预充电电路210以为感测电路200和感测线DLC和DLT设置初始电压条件，以准备感测存储器单元MC的逻辑状态。如先前所描述，在当前实例中，由预充电电路210将感测线DLC和DLT的电压设置成0.8V。将电容器234和245的电压设置成1.6V，且将电容器235和244的电压设置成0V。在时间T0处，当EQ信号改变成低逻辑电平时停用预充电电路210。同样在时间T0处，通过将存取线WL的电压增大到大于晶体管TC和TT的阈值电压以将激活的存储器单元MC的电容器FC耦合到感测线DLC和DLT来激活存储器单元MC的晶体管TC和TT。
在时间T1处，通过如图5中展示的高逻辑电平CH0信号(和图5中未展示的低逻辑电平CH0F信号)激活开关电路232和233。在激活开关电路232和233的情况下，将1.6V预充电电压的电容器234耦合到0.8V的感测线DLC，且将0V预充电电压的电容器235耦合到0.8V的感测线DLT。因此，感测线DLC和DLT的电压改变。在由图5说明的实例中，感测线DLC的电压增大且感测线DLT的电压减小。由于电容器234的较高电压(例如，1.6V)和感测线DLC的电压(例如，0.8V)的共享，感测线DLC增大。由于感测线DLT的电压(例如，0.8V)和电容器235的较低电压(例如，0V)的共享，感测线DLT减小。
如先前所描述，感测线DLC的电压增大量和感测线DLT的电压减小量取决于存储器单元MC的电容器FC的条件(例如，极化)。举例来说，与电容器FC处于第一条件(例如，图4)时相比，当电容器FC处于第二条件时，感测线DLC和DLT的电压改变(例如，电压增大或电压减小)可更小。参看图5的实例，与图4的实例相比，感测线DLC的电压增大(以及感测线DLT的电压减小)小于电压的增大/减小。如先前所提及，由图5所展示的当前实例用于在存储第二逻辑状态(例如，“1”数据)时读取存储器单元MC，此情况在当前实例中对应于电容器FC的第二条件。
返回到图5，在时间T2处，停用开关电路232和233，且在时间T3处，通过如图5中所展示的高逻辑电平CH1信号(和图5中未展示的低逻辑电平CH1F信号)激活开关电路242和243。在激活开关电路242和243的情况下，将0V预充电电压的电容器244耦合到感测线DLC且将1.6V预充电电压的电容器245耦合到感测线DLT。因此，感测线DLC和DLT的电压改变。在由图5说明的实例中，感测线DLC的电压减小且感测线DLT的电压增大。由于感测线DLC的电压与电容器244的较低电压(例如，0V)的共享，感测线DLC减小。由于电容器245的较高电压(例如，1.6V)与感测线DLT的电压的共享，感测线DLT增大。在时间T4处，停用开关电路242和243。
在时间T5处，通过将SEN信号改变成高逻辑电平来激活感测放大器220。感测放大器220放大感测线DLC与DLT之间的电压差。相比于图4的实例，对于图5的实例，在时间T3之后的感测线DLC的电压减小大于在时间T1之后的感测线DLC的电压增大。另外，在时间T3之后的感测线DLT的电压增大大于在时间T1之后的感测线DLT的电压减小。因此，感测线DLC的电压小于感测线DLT的电压。激活的感测放大器220通过将感测线DLC驱动到低供应电压且将感测线DLT驱动到高供应电压以放大电压差来放大感测线DLC与DLT之间的电压差。
参看图4，由于电容器FC在节点CBC与CBT之间具有正电荷条件(例如，节点CBC相对于节点CBT为正)，因此在时间T1之后的感测线DLC中的电压增大比图5的感测线DLC中的电压增大更大。将由电容器234提供的电压添加到电容器FC的正电荷条件。相比之下，图5的实例中的电容器FC在节点CBC与CBT之间具有负电荷条件(例如，节点CBC相对于节点CBT为负)。在时间T1处由电容器234提供的电压首先在感测线DBC的电压增大之前颠倒电容器FC的负电荷条件，这导致与图4的实例相比较小的电压增大。
如图4和5的实例所说明，可如先前所描述的那样确定存储器单元MC的电容器FC的条件，且因此，在两个条件中的每一个对应于不同逻辑状态(例如，由图4所展示的第一条件对应于“0”数据；由图5中所展示的第二条件对应于“1”数据)的情况下，可由读取存储器单元MC存储的数据。
图6是说明根据本公开的实施例的在图4和图5的实例的操作期间电容器FC上的极化和电压改变的图式。图6包含电容器FC的实例磁滞曲线。横坐标表示施加到电容器FC的电压V，且纵坐标表示极化P，其对应于在电容器FC的电容器板上存储的电荷。先前所描述的电容器FC的第一条件由与纵坐标相交的曲线表示，以具有正极性，且通常标记为“0”读数。先前所描述的电容器FC的第二条件由与纵坐标相交的曲线表示，以具有正极性，且通常标记为“1”读数。图4对应于“0”读数且图5对应于“1”读数。
如图6中所展示，在电容器FC处于第一条件(即，“0”读数)时，在时间T1之后由电容器234将电压提供到感测线DLC致使存储在板上的电荷增加(在图6中呈现为从(1)’移动到(2)’)。在时间T3之后由电容器244将电压提供到感测线DLC致使存储在板上的电荷减少(在图6中呈现为从(2)’移动到(3)’)。如图6中所展示，且如先前参看图4所描述，在时间T3之后由电容器244的电压所引起的感测线DLC中的电压减小小于在时间T1之后由电容器234的电压所引起感测线DLC中的电压增大(在图6中呈现为(1)’与(3)’之间的差)。
如图6中所展示，在电容器FC处于第二条件(即，“1”读数)时，在时间T1之后由电容器234将电压提供到感测线DLC致使存储在板上的电荷增加(在图6中呈现为从(1)移动到(2))。在时间T3之后由电容器244将电压提供到感测线DLC致使存储在板上的电荷减少(在图6中呈现为从(2)移动到(3))。如图6中所展示，且如先前参看图5所描述，在时间T3之后由电容器244的电压所引起的感测线DLC中的电压减小大于在时间T1之后由电容器234的电压所引起感测线DLC中的电压增大(在图6中呈现为(1)与(3)之间的差)。
图6说明在第一条件和第二条件之间增大且接着减小跨电容器FC的电压所导致的电压差。如所说明，第二条件的电压改变导致比第一条件更大的电压差。由于跨电容器FC的电压的增大和减小所导致的电荷增加和放电对于第一条件和第二条件是相同的，其通过从(1)到(2)和从(1)’到(2)’的竖直改变表示。然而，由于电容器FC的特性(例如，铁电特性)，相比于第一条件，第二条件的电荷增加(即，从(1)移动到(2))导致跨电容器FC的更小电压，如图6中所说明，因为对于第二条件，电压未移位到最右边。因此，对于第二条件，电容器FC的放电(即，从(2)移动到(3))导致电压减小，所述电压减小大于电压增大(即，从(1)移动到(2))。如先前参看图5所描述，相比于第一条件，对于第二条件，电压减小大于电压增大致使感测线DLC小于感测线DLT。
图7说明根据本公开的各种实施例的包含支持铁电存储器的存储器100的存储器装置700的部分的框图。存储器100可被称为电子存储器设备，且包含存储器控制器140和存储器单元105，其可以是如先前参看图1到6中的任一个所描述的存储器控制器140和存储器单元105的实例。
存储器控制器140可包含偏压组件705和时序组件710，且可如参看图1所描述的那样进行操作。存储器控制器140可与存取线110、感测线115和感测组件125电子通信，所述存取线110、感测线115和感测组件125可以是参看图1到6中的任一个所描述的存取线110、感测线115和感测组件125的实例。存储器控制器140可将控制信号CH0、CH0F、Ch1、CH1F提供到感测组件125。存储器控制器140可进一步将EQ信号和SEN信号提供到感测组件125。存储器100的组件可彼此电子通信且可执行参看图1到6中的任一个所描述的功能。
存储器控制器140可经配置以通过将电压施加到存取线和感测线来激活存取线110或感测线115。举例来说，偏压组件705可经配置以施加电压以操作存储器单元105来对如上文所描述的存储器单元105进行读取或写入。在一些状况下，存储器控制器140可包含行解码器、列解码器或两者，如参考图1所描述。这样可使存储器控制器140能够存取一或多个存储器单元105。另外，偏压组件705可为感测组件125的操作提供电压电位，例如提供用于对感测组件125和感测线DLC和DLT进行预充电的电压电位。
存储器控制器140可将存储器单元105耦合到感测组件125。存储器控制器140可进一步基于激活感测组件125确定铁电存储器单元105的逻辑状态。在一些状况下，存储器控制器140可使用时序组件710来执行其操作。举例来说，时序组件710可控制各种存取线选择或单元顶部偏压的时序，包含用以执行存储器功能的开关和电压施加的时序，所述功能如本文中论述的读取和写入。在一些状况下，时序组件710可控制偏压组件705的操作。
感测组件125可比较耦合到激活的存储器单元105的感测线DLC和DLT的电压以确定由存储器单元存储的逻辑状态。感测组件125可锁存输出，其中其可根据包含存储器装置700的电子装置的操作而使用。
图8说明根据本公开的各种实施例的支持铁电存储器的系统800。系统800包含装置805，其可以是或包含印刷电路板，以连接或以物理方式支撑各种组件。装置805可以是计算机、笔记本计算机、笔记本电脑、平板计算机、移动电话等等。装置805包含存储器100，其可以是先前所描述的存储器100的实例。存储器100可含有存储器控制器140和存储器单元105，其可以是先前所描述的存储器控制器140和存储器单元105的实例。装置805还可包含处理器810、BIOS组件815、外围设备组件820和输入/输出控制组件825。装置805的组件可通过总线830彼此电子通信。
处理器810可经配置以通过存储器控制器140操作存储器100。在一些状况下，处理器810可执行如先前所描述的存储器控制器140的功能。在其它状况下，存储器控制器140可集成到处理器810中。处理器810可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可以是这些类型的组件的组合。处理器810可执行各种功能且操作存储器100，如本文中所描述。处理器810可例如经配置以执行存储于存储器100中的计算机可读指令以使得装置805执行各种功能或任务。
BIOS组件815可以是包含操作为固件的基本输入/输出系统(BIOS)的软件组件，其可初始化且运行系统800的各种硬件组件。BIOS组件815还可管理处理器88与例如外围设备组件820、输入/输出控制组件825等各种组件之间的数据流。BIOS组件815可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件820可以是任何输入或输出装置，或用于此类装置的接口，所述接口集成到装置805中。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口，或外围装置卡槽，如外围装置组件互连(PCI)或加速图形端口(AGP)卡槽。输入/输出控制组件825可管理处理器810与外围设备组件820、输入装置835或输出装置840之间的数据通信。输入/输出控制组件825还可管理未集成到装置805中的外围设备。在一些状况下，输入/输出控制组件825可表示到外部外围设备的物理连接或端口。输入835可表示在将输入提供到装置805或其组件的装置805外部的装置或信号。这可以包含用户接口或与其它装置的接口或在其它装置之间的接口。在一些状况下，输入835可以是经由外围设备组件820与装置805介接的外围设备或可由输入/输出控制组件825管理。
输出840可表示在经配置以从装置805或其组件中的任一个接收输出的装置805外部的装置或信号。输出840的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些状况下，输入840可以是经由外围设备组件820与装置805介接的外围设备或可由输入/输出控制组件825管理。
从前述内容应了解，尽管本文中已出于说明的目的描述了本公开的特定实施例，但可以在不脱离本公开的精神和范围的情况下进行各种修改。因此，范围公开不应受到本文中描述的特定实施例中的任一个限制。

Claims (25)

1.一种用于读取存储器单元的设备，其包括：
所述存储器单元，其包含存储器电容器且进一步包含第一开关和第二开关，所述第一开关耦合到所述存储器电容器的第一板且所述第二开关耦合到所述存储器电容器的第二板，其中所述第一开关和所述第二开关响应于激活存取线而激活；
第一感测线，其耦合到所述第一开关；
第二感测线，其耦合到所述第二开关；
感测放大器，其耦合到所述第一感测线和所述第二感测线，所述感测放大器经配置以放大所述第一感测线与所述第二感测线之间的电压差；
第一电容器和第二电容器；
第一转移栅极和第二转移栅极，所述第一转移栅极耦合到所述第一电容器和所述第一感测线且所述第二转移栅极耦合到所述第二电容器和所述第二感测线，其中所述第一转移栅极和所述第二转移栅极响应于第一控制信号而激活；
第三电容器和第四电容器；以及
第三转移栅极和第四转移栅极，所述第三转移栅极耦合到所述第三电容器和所述第一感测线且所述第四转移栅极耦合到所述第四电容器和所述第二感测线，其中所述第三转移栅极和所述第四转移栅极响应于第二控制信号而激活。
2.根据权利要求1所述的设备，其中所述第三电容器和所述第四电容器各自具有比所述第一电容器和所述第二电容器更低的电容。
3.根据权利要求1所述的设备，其中所述存储器电容器包括铁电电容器。
4.根据权利要求1所述的设备，其中第一晶体管和第二晶体管各自包括晶体管。
5.根据权利要求1所述的设备，其中所述第一感测线和所述第二感测线具有相应电容，且其中所述第一电容器和所述第二电容器具有比所述第一感测线和所述第二感测线更低的电容。
6.根据权利要求1所述的设备，其中所述感测放大器包括交叉耦合的第一晶体管反相器电路和第二晶体管反相器电路。
7.根据权利要求1所述的设备，其进一步包括预充电电路，所述预充电电路经配置以将所述第一电容器和所述第四电容器预充电到第一电压，将所述第二电容器和所述第三电容器预充电到第二电压，且将所述第一感测线和所述第二感测线预充电到第三电压。
8.根据权利要求7所述的设备，所述第三电压小于所述第一电压且大于所述第二电压，且其中所述第一电压与所述第三电压之间的电压差等于所述第三电压与所述第二电压之间的电压差。
9.一种用于读取存储器单元的设备，其包括：
第一感测线和第二感测线；
铁电存储器单元，其经配置以选择性地耦合到所述第一感测线和所述第二感测线；
感测放大器，其耦合到所述第一感测线和所述第二感测线，所述感测放大器经配置以在激活时放大所述第一感测线与所述第二感测线之间的电压差；
第一电容器和第三电容器，其分别通过第一开关电路和第三开关电路各自选择性地耦合到所述第一感测线；以及
第二电容器和第四电容器，其分别通过第二开关电路和第四开关电路各自选择性地耦合到所述第二感测线，
其中所述第一电容器经配置以存储第一电压，以供与所述第一感测线共享，从而增大所述第一感测线上的电压，且所述第二电容器经配置以存储第二电压，以供与所述第二感测线共享，从而减小所述第二感测线上的电压，且
其中所述第四电容器经配置以存储第四电压，以供与所述第二感测线共享，从而增大所述第二感测线上的电压，且所述第三电容器经配置以存储第三电压，以供与所述第一感测线共享，从而减小所述第一感测线上的电压，且使得通过所述感测放大器放大所述第一感测线与所述第二感测线之间的电压差，所述电压差至少部分地基于所述铁电存储器单元的极性。
10.根据权利要求9所述的设备，其中所述第一开关电路、第二开关电路、第三开关电路和第四开关电路包括第一转移栅极、第二转移栅极、第三转移栅极和第四转移栅极。
11.根据权利要求10所述的设备，其中所述第一转移栅极、所述第二转移栅极、所述第三转移栅极和所述第四转移栅极中的每一个各自包括：
n沟道晶体管；以及
p沟道晶体管，其与所述n沟道晶体管并联耦合。
12.根据权利要求9所述的设备，其中所述第一电容器、所述第二电容器、所述第三电容器和所述第四电容器各自包括金属-绝缘体-金属电容器。
13.根据权利要求9所述的设备，其中所述铁电存储器单元包括：
铁电电容器；
第一开关，其耦合到所述铁电电容器的第一板且耦合到所述第一感测线；以及
第二开关，其耦合到所述铁电电容器的第二板且耦合到所述第二感测线。
14.一种用于读取存储器单元的方法，其包括：
共享第一电压以增大耦合到所述存储器单元的铁电电容器的第一电容器板的第一感测线的电压，其中所述铁电电容器具有极性；
共享第二电压以减小耦合到所述存储器单元的所述铁电电容器的第二电容器板的第二感测线的电压；
共享第三电压以增大耦合到所述存储器单元的所述铁电电容器的所述第二电容器板的所述第二感测线的所述电压；
共享第四电压以减小耦合到所述存储器单元的所述铁电电容器的第一电容器板的第一感测线的电压；以及
放大由所述电压共享产生的所述第一感测线与所述第二感测线之间的电压差，其中所述电压差至少部分地基于所述铁电电容器的所述极性。
15.根据权利要求14所述的方法，其中共享所述第一电压以增大所述第一感测线的电压包括将第一电容器耦合到所述第一感测线，其中将所述第一电容器预充电到第一电压，所述第一电压大于所述第一感测线的电压。
16.根据权利要求15所述的方法，其中共享所述第三电压以增大所述第二感测线的所述电压包括将第三电容器耦合到所述第二感测线，其中将所述第三电容器预充电到所述第一电压且其中所述第三电容器具有比所述第一电容器更小的电容。
17.根据权利要求14所述的方法，其中共享所述第二电压以减小所述第二感测线的电压包括将第二电容器耦合到所述第二感测线，其中将所述第二电容器预充电到第二电压，所述第二电压小于所述第二感测线的电压。
18.根据权利要求14所述的方法，其中相比于对于第二极性共享所述第一电压以增大所述第一感测线的所述电压，对于所述铁电电容器的第一极性共享所述第一电压以增大所述第一感测线的所述电压导致所述第一感测线的所述电压的更大增大。
19.根据权利要求14所述的方法，其中所述第一感测线具有比由对于具有第一极性的所述铁电电容器的所述电压共享产生的所述第二感测线的电压更大的电压，且其中所述第一感测线具有比由对于具有第二极性的所述铁电电容器的所述电压共享产生的所述第二感测线的电压更小的电压。
20.一种用于读取存储器单元的方法，其包括：
激活所述存储器单元，以将铁电电容器耦合到第一感测线和第二感测线；
使具有第一电压的第一电容器向具有第二电压的所述第一感测线放电；
从具有所述第二电压的第二感测线向具有第三电压的第二电容器放电；
从具有所述第一电压的第三电容器向所述第二感测线放电；
从所述第一感测线向具有所述第三电压的第四电容器放电，其中所述第三电容器和所述第四电容器具有比所述第一电容器和所述第二电容器更低的电容；以及
放大由所述放电产生的所述第一感测线与所述第二感测线上的电压差。
21.根据权利要求20所述的方法，其中所述第一电压与所述第二电压之间的第一电压差等于所述第二电压与所述第三电压之间的第二电压差。
22.根据权利要求20所述的方法，其中所述第一电压包括供应电压且所述第三电压包括接地。
23.根据权利要求20所述的方法，其进一步包括：
将所述第一电容器和所述第三电容器预充电到所述第一电压；
将所述第一感测线和所述第二感测线预充电到所述第二电压；以及
将所述第二电容器和所述第四电容器预充电到所述第三电压，其中所述第二电压小于所述第一电压且大于所述第三电压。
24.根据权利要求20所述的方法，其中使所述第一电容器向所述第一感测线放电包括激活耦合在所述第一电容器与第一感测线之间的第一转移栅极，且其中使所述第二感测线向所述第二电容器放电包括激活耦合在所述第二电容器与第二感测线之间的第二转移栅极。
25.根据权利要求20所述的方法，其中放大由所述放电产生的所述第一感测线与所述第二感测线上的所述电压差包括：
将具有较大电压的所述第一感测线或所述第二感测线驱动到所述第一电压；以及
将具有更小电压的所述第一感测线或所述第二感测线驱动到所述第三电压。
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