JP2008084450A - 半導体記憶装置 - Google Patents

Abstract

【課題】強誘電体メモリのデータ読み出し時のビット線容量及びセンスアンプ容量を軽減させて読み出し動作マージンを増加させた半導体記憶装置を提供する。
【解決手段】デカップリング回路Ｔｄは、ビット線ＢＬ上にデカップリングトランジスタＱＤ０を有し、またビット線／ＢＬ上にデカップリングトランジスタＱＤ１を有する。デカップリングトランジスタＱＤ０、ＱＤ１は、ゲート信号φ０、φ１が“Ｌ”となることにより、ビット線ＢＬ、／ＢＬを電気的に切断する。このデカップリング回路Ｔｄとメモリセルアレイ１との間の位置に、ｐ型センスアンプＳＡＰが位置する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に強誘電体キャパシタとトランジスタにより構成されるメモリセルを備えた強誘電体メモリ装置に関するものである。

強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体キャパシタのヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによって二値データを不揮発に記憶することを可能にした半導体記憶装置である。従来の強誘電体メモリのメモリセルは一般に、ＤＲＡＭと同様のアーキテクチャを採用しており、常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタとトランジスタが直列接続して構成される（例えば、特許文献１参照）。これを複数配置して、メモリセルアレイを構成する。強誘電体メモリでは２つのメモリセルを用いて読み出す２トランジスタ−２セル方式（２Ｔ２Ｃ方式）と、１つのメモリセルを用いて読み出す１トランジスタ−１セル方式（１Ｔ１Ｃ方式）とがある。

１Ｔ１Ｃ方式においては、読み出したいセルのワード線を選択し、選択トランジスタを導通させてメモリセルとビット線とを接続させる。その後、メモリセルに接続されたプレート線にプレート電圧を印加し、メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。強誘電体キャパシタからの電荷をビット線に読み出し、一方、ビット線対を構成する他方のビット線（相補ビット線）には参照電位が参照電位発生回路によって印加される。このビット線対の電位をセンスアンプによって比較増幅する。こうしてビット線対に読み出された電荷量の差が信号量となる。この信号量の大きさはビット線容量Ｃｂと強誘電体キャパシタ容量Ｃｓとの比に大きく依存する。微細化の進展によりビット線容量は増加の傾向にあり、このため、ビット線対に読み出される信号量が減少し、動作マージンが減少してしまう問題が生じる。また、センスアンプの容量Ｃｓａは、メモリセルの微細化の進展に比べるとさほど進展しておらず、このためセンスアンプ容量Ｃｓａの読出し信号量及び読み出し動作マージンへの影響は、微細化の進展に伴い相対的に増加の傾向にある。
特開２００１−２５０３７６号公報

本発明は、強誘電体メモリのデータ読み出し時のビット線容量及びセンスアンプ容量を軽減させて読み出し動作マージンを増加させた半導体記憶装置を提供するものである。

本発明の一態様に係る半導体記憶装置は、強誘電体キャパシタとトランジスタにより構成されるメモリセルが配列され、前記メモリセルを選択するためのワード線、前記強誘電体キャパシタに駆動電圧を印加するためのプレート線、及び前記メモリセルの強誘電体キャパシタからデータが読み出すためのビット線が配列されたメモリセルアレイと、前記メモリセルを選択的に前記ビット線に接続するための選択トランジスタと、前記メモリセルからの読み出し電位に対する参照電位を前記ビット線とビット線対を構成する相補ビット線に与えるダミーセルと、 前記ビット線対間の電位を比較増幅するための複数の増幅回路を含むセンスアンプ回路と、前記複数の増幅回路の間の前記ビット線を電気的に切断するように構成されるデカップリング回路とを備えたことを特徴とする。

本発明によれば、強誘電体メモリのデータ読み出し時のビット線容量及びセンスアンプ容量を軽減させて読み出し動作マージンを増加させた半導体記憶装置を提供することが可能になる。

以下にこの発明の実施の形態を図面を参照して詳細に説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態による強誘電体メモリの回路構成を示している。この実施の形態は、強誘電体メモリ（ＴＣ並列ユニット直列接続型ＦｅＲＡＭ）であり、メモリセルアレイ１は、並列接続されたｎ型ＭＯＳトランジスタＭｉ（ｉ＝０〜７）と強誘電体キャパシタＣｉ（ｉ＝０〜７）とからなるメモリセルが複数個（この例では８個）直列接続されたメモリセルブロックＭＣＢ０、ＭＣＢ１・・・を有している。図１では、ビット線対ＢＬ、／ＢＬに接続される二つのメモリセルブロックＭＣＢ０、ＭＣＢ１を示している。

メモリセルブロックＭＣＢ０、ＭＣＢ１の一端にある強誘電体キャパシタＣ７のプレート電極は駆動電圧を印加するためのプレート線ＰＬ０、ＰＬ１に接続される。メモリセルブロックＭＣＢ０、ＭＣＢ１の他端は、選択トランジスタＱ１０１、Ｑ１０２を介してビット線／ＢＬ、ＢＬに接続される。選択トランジスタＱ１０１、Ｑ１０２は、ブロック選択信号ＢＳ０、ＢＳ１によりオン／オフ制御される。

このメモリセルブロックＭＣＢ０、ＭＣＢ１においては、スタンバイ時においてはすべてのワード線Ｗｌｉ（Ｉ＝０〜７）が“Ｈ”とされ、すべての強誘電体キャパシタＣｉには電圧が印加されないようにされる。しかし、データ読出しのため例えばワード線ＷＬ０のみが“Ｌ”にされると、強誘電体キャパシタＣ０の両端に電圧が印加され、強誘電体キャパシタＣ０に保持されたセルデータに基づく電圧がビット線ＢＬ又は／ＢＬに現れて、データ読出しがなされる。

ビット線ＢＬ、／ＢＬは、メモリセルから読み出された読出し電位と、後述するダミーセルから読み出された参照電位を比較するためのビット線対を構成する。すなわち、ビット線ＢＬ、／ＢＬの一方に読出し電位が発生した場合、他方は参照電位が発生する相補ビット線となる。参照電位は、“０”データ読出し時の読出し電位と、“１”データ読出し時の読出し電位との中間電位（略１／２）となるように設定される。図１に示すチェーン型強誘電体メモリの場合、ブロック選択信号ＢＳ０、ＢＳ１のいずれか一方を“Ｈ”にすることにより、メモリセルブロックＭＣＢ０、ＭＣＢ１の一方のみをビット線ＢＬ又は／ＢＬに接続することができる。

前述の参照電位を発生させるための構成として、ダミーセルＤＣが設けられている。ダミーセルＤＣは、リセットトランジスタＱＮ４と、選択トランジスタＱＮ５、ＱＮ６と、ダミーキャパシタＤＣＣとを備えている。選択トランジスタＱＮ５は、ビット線ＢＬとダミーキャパシタＤＣＣに一端との間に接続され、選択トランジスタＱＮ６は、ビット線／ＢＬとダミーキャパシタＤＣＣの一端との間に接続される。ダミーキャパシタＤＣＣの他端は、ダミープレート電位ＤＰＬを与えられている。また、両選択トランジスタＱＮ５、ＱＮ６のゲートには、ダミーワード線ＤＷＬ０、ＤＷＬ１が接続されている。また、リセットトランジスタＱＮ４の一端はダミーキャパシタＤＣＣの一端に接続され、他端には基準電位ＶＤＣが与えられる。これにより、ダミーキャパシタＤＣＣの一端は、リセット信号ＤＲＳＴにより、基準電位ＶＤＣにリセットされる。ダミーワード線ＤＷＬ０、ＤＷＬ１は、選択トランジスタＱ１０１、Ｑ１０２のどちらが導通したかにより、選択的にいずれか一方が“Ｈ”とされる。すなわち、選択トランジスタＱ１０１が導通しメモリセルブロックＭＣＢ０がビット線ＢＬに接続された場合には、ダミーワード線ＤＷＬ１が“Ｈ”となり、これにより相補ビット線としてのビット線／ＢＬに参照電位が発生する。逆に、選択トランジスタＱ１０２が導通しメモリセルブロックＭＣＢ１がビット線／ＢＬに接続された場合には、ダミーワード線ＤＷＬ０が“Ｈ”となり、これにより相補ビット線としてのビット線ＢＬに参照電位が発生する。

ビット線対ＢＬ、／ＢＬ間には、メモリセルＭｉのデータを参照電位と比較してその比較結果を増幅して保持するセンスアンプＳＡが設けられている。このセンスアンプＳＡはｐ型ＭＯＳトランジスタＱＰ１〜ＱＰ３で構成されるｐ型センスアンプＳＡＰと、ｎ型ＭＯＳトランジスタＱＮ１〜ＱＮ３で構成されるｎ型センスアンプＳＡＮとを備えている。ｐ型センスアンプＳＡＰ、ｎ型センスアンプＳＡＮはそれぞれセンスアンプイネーブル信号ＳＥＮ、／ＳＥＰで動作が制御される。

ｐ型センスアンプＳＡＰを構成するｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２は、ビット線対ＢＬ、／ＢＬ間に直列接続されると共に、そのゲートがそれぞれビット線対／ＢＬ、ＢＬに接続され、フリップフロップ回路を構成している。

また、両トランジスタＱＰ１、ＱＰ２の共通接続点と電源電圧ＶＡＡとの間には、ｐ型ＭＯＳトランジスタＱＰ３が接続され、そのゲートにセンスアンプイネーブル信号／ＳＥＰが供給されてｐ型センスアンプＳＡＰがオン／オフ制御される。

ｎ型センスアンプＳＡＮを構成するｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２は、ビット線対ＢＬ、／ＢＬ間に直列接続されると共に、そのゲートがそれぞれビット線対／ＢＬ、ＢＬに接続され、フリップフロップ回路を構成している。

また、両トランジスタＱＮ１、ＱＮ２の共通接続点と接地電位Ｖｓｓとの間には、ｎ型ＭＯＳトランジスタＱＮ３が接続され、そのゲートにセンスアンプイネーブル信号ＳＥＮが供給されてｎ型センスアンプＳＡＮがオン／オフ制御される。

また、ビット線対ＢＬ、／ＢＬには、ビット線ＢＬ、／ＢＬを電気的に切断するためのデカップリング回路Ｔｄが備えられている。デカップリング回路Ｔｄは、ビット線ＢＬ上にデカップリングトランジスタＱＤ０を有し、またビット線／ＢＬ上にデカップリングトランジスタＱＤ１を有する。デカップリングトランジスタＱＤ０、ＱＤ１は、例えば図１に示すようなｎ型ＭＯＳトランジスタにより形成され、この場合、ゲート信号φ０、φ１が“Ｌ”となることにより、ビット線ＢＬ、／ＢＬを電気的に切断し、読出し時におけるビット線容量を軽減させる。なお、この実施の形態においては、ゲート信号φ０、φ１は、メモリセルからのデータ読出しの開始時において、異なるタイミングで論理が切り替わるようにされている。より具体的には、メモリセルに接続される側のデカップリングトランジスタのゲート信号が、他方よりも遅れて“Ｌ”から“Ｈ”に切り替わるようにされている。

本実施の形態では、このデカップリング回路Ｔｄとメモリセルアレイ１との間にｐ型センスアンプＳＡＰのみが位置し、ｎ型センスアンプＳＡＮ、ダミーセルＤＣは、メモリセルアレイ１から見てデカップリング回路Ｔｄよりも遠い側に位置している。すなわち、デカップリング回路Ｔｄは、センスアンプ回路ＳＡを構成する２つのセンスアンプＳＡＰ、ＳＡＮの間に位置している。メモリセルアレイ１からのデータ読出し直後の時点では、デカップリング回路ＴｄのデカップリングトランジスタＱＤ０が非導通状態とされ、これによりビット線容量Ｃｂが軽減された状態でｐ型センスアンプＳＡＰによるデータセンスを行うことができる。

なお、ビット線ＢＬ、／ＢＬと、データ線ＤＬ、／ＤＬとの間には、データ線制御回路ＤＱが接続される。センスアンプ回路ＳＡによる比較増幅後、このデータ線制御回路ＤＱを構成するｎ型ＭＯＳトランジスタＱＮ７、ＱＮ８がオンとなり、データ線ＤＬ、／ＤＬに対し読み出しデータが出力される。

次に、本実施の形態の強誘電体メモリの動作を図２のタイミングチャートを参照して説明する。データ読み出し時、読み出したいセル、例えばメモリセルブロックＭＣＢ０の強誘電体キャパシタＣ０のセルを選択するためワード線ＷＬ０を時刻ｔｏにおいて”Ｌ”にする。続いて選択トランジスタＱ１０１のブロック選択信号ＢＳ０を”Ｈ”とすると、メモリセルブロックＭＣＢ０とビット線ＢＬとが接続される。続いて、時刻ｔ１において、メモリセルブロックＭＣＢ０に接続されたプレート線ＰＬ０をＶｓｓからＶＡＡ（キャパシタ印加電圧）にし、読み出そうとするセルの強誘電体キャパシタＣ０の両端に電圧ＶＡＡを印加する。これにより、強誘電体キャパシタＣ０からの電荷がビット線ＢＬに読み出される。この時、ビット線ＢＬに設けられたデカップリング回路Ｔｄ中のデカップリングトランジスタＱＤ０は、ゲート信号φ０を”Ｌ”にしておくことで、非導通状態にされている。これにより、デカップリングトランジスタＱＤ０の位置でビット線ＢＬが電気的に切断され、ビット線ＢＬのビット線容量Ｃｂが小さく抑えられる。

一方、ビット線ＢＬとビット線対を構成する相補ビット線としてのビット線／ＢＬには、参照電位がダミーセルＤＣによって印加される。ゲート信号φ1はデータ読出しの開始（ｔ＝０）以降、”Ｈ”のままである。

まず、時刻ｔ３においてセンスアンプイネーブル信号／ＳＥＰを“Ｈ”から“Ｌ”に切り替えてｐ型センスアンプＳＡＰを活性化させて、ビット線ＢＬ、／ＢＬの電位を比較増幅する。このとき、上述のように、ゲート信号φ０はいまだ“Ｌ”であり、従ってデカップリングトランジスタＱＤ０はオフとされ、その位置でビット線ＢＬが電気的に切断され、ビット線ＢＬのビット線容量Ｃｂが小さく抑えられる。

その後、時刻ｔ３においてゲート信号φ０を“Ｌ”から“Ｈ”に切り替え、デカップリングトランジスタＱＤ０を導通状態にする。これにより、ｎ型センスアンプＳＡＮとビット線ＢＬとが接続され、更に続いて時刻ｔ４においてセンスアンプイネーブル信号ＳＥＮを“Ｈ”にすることでｎ型センスアンプＳＡＮを活性化し、ｎ型センスアンプＳＡＮによる比較増幅を行う。この実施の形態によれば、デカップリングトランジスタＱＤ０が非導通状態とされ、従ってビット線ＢＬのビット線容量Ｃｂが低い状態においてｐ型センスアンプＳＡＰにより比較増幅を行い、その後、デカップリングトランジスタＱＤ０を導通状態としてｎ型センスアンプＳＡＮによる比較増幅を行う。このように、デカップリング回路Ｔｄとメモリセルアレイ１との間にセンスアンプ回路ＳＡの一部であるｐ型センスアンプＳＡＰが設けられていることにより、ビット線容量Ｃｂが低い状態において比較増幅を行うことができ、これによりビット線容量Ｃｂ及びセンスアンプ容量Ｃｓａを低減させ、読出し動作マージンを大きくとることが可能になる。

以上、メモリセルブロックＭＣＢ０中のメモリセルが読み出される場合について説明したが、メモリセルブロックＭＣＢ１中のメモリセルが読み出される場合には、図２に示すのとは逆に、デカップリングトランジスタＱＤ０のゲート信号φ０が常に“Ｈ”とされる一方、デカップリングトランジスタＱＤ１のゲート信号φ１は遅れて“Ｌ”から“Ｈ”に立ち上がる。その他の動作は、上記とほぼ同様である。すなわち、デカップリング回路Ｔｄは、メモリセルからの読出し電位が現れるビット線側のデカップリングトランジスタが、ｐ型センスアンプＳＡＰによる比較増幅が終了するまで“Ｌ”に維持され、これにより、当該ビット線のビット線容量が低く抑えられるものである。

［第２の実施の形態］
図３は、本発明の第２の実施の形態に係る強誘電体キャパシタの構成を示している。第１の実施の形態と同一の構成要素については図３において図１と同一の符号を付しており、以下ではその詳細な説明は省略する。

この実施の形態では、ダミーセルＤＣの出力端子が（具体的には、選択トランジスタＱＮ５、ＱＮ６の一端が）、デカップリング回路Ｔｄよりもメモリセルアレイ１側、具体的にはｐ型センスアンプＳＡＰとデカップリング回路Ｔｄの間の位置において、ビット線ＢＬ、／ＢＬと接続されている点で、第１の実施の形態と異なっている。また、これに関連して、デカップリング回路Ｔｄを構成するデカップリングトランジスタＱＤ０、ＱＤ１は、同一のゲート信号φ０により同時にオン、オフ制御される点でも、第１の実施の形態と異なっている。

この第２の実施の形態の強誘電体メモリ（図３）の動作を、図４のタイミングチャートを参照して説明する。例えばメモリセルブロックＭＣＢ０の強誘電体キャパシタＣ０のセルを読み出す場合におけるワード線ＷＬｉ、ブロック選択信号ＢＳ０及びプレート線Ｐｌｉ、センスアンプイネーブル信号／ＳＥＰ、ＳＥＮの動作は、第１の実施の形態と同様である。ただし、この実施の形態では、ゲート信号φ０は、センスアンプイネーブル信号／ＳＥＰが時刻ｔ２において“Ｈ”から“Ｌ”に切り替わり、ｐ型センスアンプＳＡＰによる比較増幅が完了した後に、時刻ｔ３において“Ｌ”から“Ｈ”に切り替わる点で、第１の実施の形態（図２）と異なっている。上述のように、本実施の形態では、ダミーセルＤＣの出力端子がデカップリングトランジスタＱＤ０、ＱＤ１とメモリセルアレイ１との間の位置に設けられているため、データ読出し開始時、すなわちｐ型センスアンプＳＡＰによる比較増幅の際には、相補ビット線（上記の場合ビット線／ＢＬ）がデカップリング回路Ｔｄの位置で電気的に切断されていても問題なく、むしろビット線容量Ｃｂを低減する観点から好適であるためである。ｐ型センスアンプＳＡＰによる比較増幅の完了後、時刻ｔ３でゲート信号φ０が“Ｌ”から“Ｈ”に切り替わり、更に時刻ｔ４でセンスアンプイネーブル信号ＳＥＮが“Ｌ”から“ＨＬ”に切り替わることにより、第１の実施の形態と同様に、ｎ型センスアンプＳＡＮによる比較増幅が実行される。

［第３の実施の形態］
図５は、本発明の第３の実施の形態に係る強誘電体キャパシタの構成を示している。第１の実施の形態と同一の構成要素については図５において図１と同一の符号を付しており、以下ではその詳細な説明は省略する。この実施の形態では、ｐ型センスアンプＳＡＰと、ｎ型センスアンプＳＡＮの位置関係が上記の実施の形態とは逆になっている。すなわち、ｎ型センスアンプＳＡＮの方がデカップリング回路Ｔｄとメモリセルアレイ１との間の位置に存在し、ｐ型センスアンプＳＡＰはデカップリング回路Ｔｄよりもメモリセルアレイ１側から見て遠い側、すなわちダミーセルＤＣとデータ線制御回路ＤＱとの間の位置に存在する。図６のタイミングチャートを参照して、この実施の形態の強誘電体キャパシタの動作を説明する。例えばメモリセルブロックＭＣＢ０の強誘電体キャパシタＣ０のセルを読み出す場合におけるワード線ＷＬｉ、ブロック選択信号ＢＳ０及びプレート線Ｐｌｉ、センスアンプイネーブル信号／ＳＥＰ、ＳＥＮの動作は、第１の実施の形態と同様である。ただし、この実施の形態では、ｎ型センスアンプＳＡＮの方がデカップリング回路Ｔｄとメモリセルアレイ１との間の位置に存在するので、センスアンプイネーブル信号ＳＥＮが先に時刻ｔ２において“Ｌ”から“Ｈ”に切り替わって、ｎ型センスアンプＳＡＮの動作が可能になる。続いて時刻ｔ３においてゲート信号φ０が“Ｌ”から“Ｈ”に切り替わった後、時刻ｔ４においてセンスアンプイネーブル信号／ＳＡＰが“Ｈ”から“Ｌ”に切り替えられ、ｐ型センスアンプＳＡＰの動作が可能になる。

［第４の実施の形態］
図７は、本発明の第４の実施の形態に係る強誘電体キャパシタの構成を示している。第１の実施の形態と同一の構成要素については図７において図１と同一の符号を付しており、以下ではその詳細な説明は省略する。この実施の形態では、第３の実施の形態と同様に、ｐ型センスアンプＳＡＰと、ｎ型センスアンプＳＡＮの位置関係が第１の実施の形態とは逆になっている。また、第２の実施の形態と同様に、ダミーセルＤＣの出力端子が、デカップリング回路Ｔｄとメモリセルアレイ１との間の位置においてビット線ＢＬ、／ＢＬと接続されている点で、第１の実施の形態と異なっている。図８は、この実施の形態の強誘電体キャパシタの動作を説明するタイミングチャートである。デカップリングトランジスタＱＤ０、ＱＤ１がゲート信号φ０により同時に導通状態に切り替わる点を除き、第３の実施の形態と略同様である。

［第５の実施の形態］
図９は、本発明の第５の実施の形態に係る強誘電体キャパシタの構成を示している。第１の実施の形態と同一の構成要素については図９において図１と同一の符号を付しており、以下ではその詳細な説明は省略する。センスアンプＳＡＰ、ＳＡＮ、ダミーセルＤＣ、データ線制御回路ＤＱは図９においてブロック図で示しているが、その構成の詳細は上記の実施の形態と同様でよい。

この実施の形態は、１つのビット線／ＢＬＳＡに対し、２つのビット線／ＢＬ０、／ＢＬ１が接続可能に構成され、いずれかが多重選択回路ＭＳにより選択可能に構成されている点で、上記の実施の形態と異なっている。ビット線／ＢＬ０、／ＢＬ１にはそれぞれメモリセルブロックＭＣＢ０、ＭＣＢ１が選択トランジスタＱ１０１、Ｑ１０２を介して接続されている。メモリセルブロックＭＣＢ０、ＭＣＢ１のいずれが選択されたかにより、多重選択回路ＭＳの選択信号Ｔｒｓ０、Ｔｒｓ１が選択的に“Ｌ”から“Ｈ”に切り替えられ、これによりビット線／ＢＬ０、／ＢＬ１のいずれかが選択される。同様に、１つのビット線ＢＬＳＡに対し、２つのビット線ＢＬ０、ＢＬ１が接続可能に構成され、いずれかが多重選択回路ＭＳにより選択可能に構成されている。ビット線ＢＬ０、ＢＬ１にはそれぞれメモリセルブロックＭＣＢ２、ＭＣＢ３が選択トランジスタＱ１０３、Ｑ１０４を介して接続されている。なお、選択されたビット線／ＢＬ０、／ＢＬ１、ＢＬ０、ＢＬ１の電位を読出し前にイコライズするため、イコライズ回路ＥＱが設けられている。選択されたビット線に応じて、イコライズ信号Ｅｑｌ０、Ｅｑｌ１が切り替わり、これにより選択されたビット線を基準電位Ｖｒｅｆにイコライズするものである。なお、この第５の実施の形態のセンスアンプＳＡＰ、ＳＡＮ、デカップリング回路Ｔｄ及びダミーセルＤＣの配列は第１の実施の形態と同様であるので、動作は図２に示すのと略同様となる。

［第６の実施の形態］
図１０は、本発明の第６の実施の形態に係る強誘電体キャパシタの構成を示している。この実施の形態も、１つのビット線／ＢＬＳＡ（ＢＬＳＡ）に対し、２つのビット線／ＢＬ０、／ＢＬ１（ＢＬ０、ＢＬ１）が接続可能に構成され、いずれかが多重選択回路ＭＳにより選択可能に構成されている。センスアンプＳＡＰ、ＳＡＮ、ダミーセルＤＣ、データ線制御回路ＤＱの配列順が第３の実施の形態と同様になっている点を除き、第５の実施の形態と同様である。

［第７の実施の形態］
図１１は、本発明の第７の実施の形態に係る強誘電体キャパシタの構成を示している。この実施の形態も、１つのビット線／ＢＬＳＡ（ＢＬＳＡ）に対し、２つのビット線／ＢＬ０、／ＢＬ１（ＢＬ０、ＢＬ１）が接続可能に構成され、いずれかが多重選択回路ＭＳにより選択可能に構成されている。センスアンプＳＡＰ、ＳＡＮ、ダミーセルＤＣ、データ線制御回路ＤＱの配列順等が第２の実施の形態と同様になっている点を除き、第５の実施の形態と同様である。

［第８の実施の形態］ 図１２は、本発明の第８の実施の形態に係る強誘電体キャパシタの構成を示している。この実施の形態も、１つのビット線／ＢＬＳＡ（ＢＬＳＡ）に対し、２つのビット線／ＢＬ０、／ＢＬ１（ＢＬ０、ＢＬ１）が接続可能に構成され、いずれかが多重選択回路ＭＳにより選択可能に構成されている。センスアンプＳＡＰ、ＳＡＮ、ダミーセルＤＣ、データ線制御回路ＤＱの配列順が第４の実施の形態と同様になっている点を除き、第５の実施の形態と同様である。

［第９の実施の形態］ 図１３は、本発明の第９の実施の形態に係る強誘電体キャパシタの構成を示している。この実施の形態は、ｐ型センスアンプＳＡＰが、２つのメモリセルアレイ１Ｌ、１Ｒにより共有される所謂シェアドセンスアンプ方式を採用している点で、上記の実施の形態と異なっている。

左側のメモリセルアレイ１Ｌからはビット線／ＢＬＳＡ、ＢＬＳＡが延びており、その延長線上には左側デカップリング回路ＴｄＬが設けられている。左側デカップリング回路ＴｄＬは、ビット線／ＢＬＳＡ、ＢＬＳＡのそれぞれに、デカップリングトランジスタＱＤ０Ｌ、ＱＤ１Ｌを有している。デカップリングトランジスタＱＤ０Ｌ、ＱＤ１Ｌは、ゲート信号φ０、φ１によりオン／オフ制御される。この左側デカップリング回路ＴｄＬとメモリセルアレイＩＬとの間に、左側ｎ型センスアンプＳＡＮＬが接続されている。

同様に、右側のメモリセルアレイ１Ｒからはビット線／ＢＬＳＡ＋１、ＢＬＳＡ＋１が延びており、その延長線上には右側デカップリング回路ＴｄＲが設けられている。右側デカップリング回路ＴｄＲは、ビット線／ＢＬＳＡ＋１、ＢＬＳＡ＋１のそれぞれに、デカップリングトランジスタＱＤ０Ｒ、ＱＤ１Ｒを有している。デカップリングトランジスタＱＤ０Ｒ、ＱＤ１Ｒは、ゲート信号φ２、φ３によりオン／オフ制御される。この右側デカップリング回路ＴｄＲとメモリセルアレイＩＲとの間に、右側ｎ型センスアンプＳＡＮＲが接続されている。

また、左右のデカップリング回路ＴｄＲ、ＴＤＬの間のビット線には、上記の実施の形態と同様のダミーキャパシタＤＣ、ｐ型センスアンプＳＡＰに加え、図１４に示すようなデータ線制御回路ＤＱが設けられている。このデータ線制御回路ＤＱは、ビット線ＢＬＳＡ及びＢＬＳＡ＋１に一端を接続されたｎ型ＭＯＳトランジスタＱＮ７´と、ビット線／ＢＬＳＡ及び／ＢＬＳＡ＋１に一端を接続されたｎ型ＭＯＳトランジスタＱＮ８´とを備えている。両トランジスタＱＮ７´、ＱＮ８´の他端は、それぞれデータ線ＤＬ、／ＤＬに接続されており、また、そのゲートは制御信号ＣＳＬを入力されている。

この実施の形態は、デカップリング回路ＴｄＲ（ＴｄＬ）とメモリセルアレイ１Ｒ（１Ｌ）との間の位置にｎ型センスアンプＳＡＮＲ（ＳＡＮＬ）が存在し、一方ダミーセルＤＣはデータ線制御回路ＤＱとデカップリング回路ＴｄＬとの間の位置に位置している。このため、例えば右側のメモリセルアレイ１Ｒからデータ読出しを行う場合の動作は、第３の実施の形態（図６）と略同様である。なお、図１５に示すように、ｐ型センスアンプＳＡＰ（ＳＡＰＬ、ＳＡＰＲ）と、ｎ型センスアンプＳＡＮを入れ替えることが可能であることは勿論である。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内で、様々な変更、追加、置換、削除等が可能である。例えば、上記の実施の形態では、主にチェーン型ＦｅＲＡＭを例にとって説明したが、これに限らず、強誘電体キャパシタとトランジスタにより構成される強誘電体メモリ一般に本発明は適用可能である。

本発明の第１の実施の形態による強誘電体メモリの回路構成を示している。 第１の実施の形態による強誘電体メモリの動作を示すタイミングチャートである。 本発明の第２の実施の形態による強誘電体メモリの回路構成を示している。 第２の実施の形態による強誘電体メモリの動作を示すタイミングチャートである。 本発明の第３の実施の形態による強誘電体メモリの回路構成を示している。 第３の実施の形態による強誘電体メモリの動作を示すタイミングチャートである。 本発明の第４の実施の形態による強誘電体メモリの回路構成を示している。 本発明の第４の実施の形態による強誘電体メモリの回路構成を示している。 本発明の第５の実施の形態による強誘電体メモリの回路構成を示している。 本発明の第６の実施の形態による強誘電体メモリの回路構成を示している。 本発明の第７の実施の形態による強誘電体メモリの回路構成を示している。 本発明の第８の実施の形態による強誘電体メモリの回路構成を示している。 本発明の第９の実施の形態による強誘電体メモリの回路構成を示している。 図１３のデータ線制御回路ＤＱの具体的構成を示している。 第９の実施の形態の変形例を示している。

符号の説明

１・・・メモリセルアレイ、 ＭＣＢｉ・・・メモリセルブロック、 Ｍｉ・・・ｎ型ＭＯＳトランジスタ、 Ｃｉ・・・強誘電体キャパシタ、 Ｑ１０１、Ｑ１０２、Ｑ１０３、Ｑ１０４・・・選択トランジスタ、 ＳＡ・・・センスアンプ、ＳＡＰ・・・ｐ型センスアンプ、 ＳＡＮ・・・ｎ型センスアンプ、 Ｔｄ・・・デカップリング回路、 ＱＤ０、ＱＤ１・・・デカップリングトランジスタ、 ＤＣ・・・ダミーセル、 ＤＣＣ・・・ダミーキャパシタ、 ＤＱ・・・データ線制御回路。

Claims (5)

1. 強誘電体キャパシタとトランジスタにより構成されるメモリセルが配列され、前記メモリセルを選択するためのワード線、前記強誘電体キャパシタに駆動電圧を印加するためのプレート線、及び前記メモリセルの強誘電体キャパシタからデータを読み出すためのビット線が配列されたメモリセルアレイと、
   前記メモリセルを選択的に前記ビット線に接続するための選択トランジスタと、
   前記メモリセルからの読み出し電位に対する参照電位を前記ビット線とビット線対を構成するビット線に与えるダミーセルと、
   前記ビット線対間の電位を比較増幅するための複数の増幅回路を含むセンスアンプ回路と、
   前記複数の増幅回路の間の前記ビット線を電気的に切断するように構成されるデカップリング回路と
   を備えたことを特徴とする半導体記憶装置。
2. 前記デカップリング回路は、前記ビット線対を構成するビット線の一方に接続され第１の制御信号により導通される第１のトランジスタと、前記ビット線対を構成するビット線の他方に接続され第２の制御信号により導通される第２のトランジスタとからなり、
   前記第１のトランジスタ又は前記第２のトランジスタのうち、前記メモリセルのデータが読み出される前記ビット線に接続されるトランジスタは、他方よりも遅れて導通するように構成された
   ことを特徴とする請求項１記載の半導体記憶装置。
3. 前記デカップリング回路は、前記ダミーセルと、前記メモリセルアレイとの間に位置することを特徴とする請求項２記載の半導体記憶装置。
4. 前記デカップリング回路は、前記ビット線対を構成するビット線の一方に接続され第１の制御信号により導通される第１のトランジスタと、前記ビット線対を構成するビット線の他方に接続され第２の制御信号により導通される第２のトランジスタとからなり、
   前記第１のトランジスタ又は前記第２のトランジスタのうち、前記メモリセルのデータが読み出される前記ビット線に接続されるトランジスタは、前記複数の増幅回路のうちの一部による増幅が終了するまで非導通とされるように構成された
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記デカップリング回路は、前記ビット線対を構成するビット線の一方に接続される第１のトランジスタと、前記ビット線対を構成するビット線の他方に接続される第２のトランジスタとからなり、
   前記第１及び第２のトランジスタは、同一の制御信号により導通制御されて同時に導通制御されるように構成され、
   前記ダミーセルは、前記メモリセルアレイと前記デカップリング回路との間に位置することを特徴とする請求項１記載の半導体記憶装置。

Images