JP2008084450A - 半導体記憶装置 - Google Patents
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Abstract
【課題】強誘電体メモリのデータ読み出し時のビット線容量及びセンスアンプ容量を軽減させて読み出し動作マージンを増加させた半導体記憶装置を提供する。
【解決手段】デカップリング回路Tdは、ビット線BL上にデカップリングトランジスタQD0を有し、またビット線/BL上にデカップリングトランジスタQD1を有する。デカップリングトランジスタQD0、QD1は、ゲート信号φ0、φ1が“L”となることにより、ビット線BL、/BLを電気的に切断する。このデカップリング回路Tdとメモリセルアレイ1との間の位置に、p型センスアンプSAPが位置する。
【選択図】図1
【解決手段】デカップリング回路Tdは、ビット線BL上にデカップリングトランジスタQD0を有し、またビット線/BL上にデカップリングトランジスタQD1を有する。デカップリングトランジスタQD0、QD1は、ゲート信号φ0、φ1が“L”となることにより、ビット線BL、/BLを電気的に切断する。このデカップリング回路Tdとメモリセルアレイ1との間の位置に、p型センスアンプSAPが位置する。
【選択図】図1
Description
本発明は、半導体記憶装置に関し、特に強誘電体キャパシタとトランジスタにより構成されるメモリセルを備えた強誘電体メモリ装置に関するものである。
強誘電体メモリ(FeRAM)は、強誘電体キャパシタのヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによって二値データを不揮発に記憶することを可能にした半導体記憶装置である。従来の強誘電体メモリのメモリセルは一般に、DRAMと同様のアーキテクチャを採用しており、常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタとトランジスタが直列接続して構成される(例えば、特許文献1参照)。これを複数配置して、メモリセルアレイを構成する。強誘電体メモリでは2つのメモリセルを用いて読み出す2トランジスタ−2セル方式(2T2C方式)と、1つのメモリセルを用いて読み出す1トランジスタ−1セル方式(1T1C方式)とがある。
1T1C方式においては、読み出したいセルのワード線を選択し、選択トランジスタを導通させてメモリセルとビット線とを接続させる。その後、メモリセルに接続されたプレート線にプレート電圧を印加し、メモリセルを構成する強誘電体キャパシタの両端に電圧を印加する。強誘電体キャパシタからの電荷をビット線に読み出し、一方、ビット線対を構成する他方のビット線(相補ビット線)には参照電位が参照電位発生回路によって印加される。このビット線対の電位をセンスアンプによって比較増幅する。こうしてビット線対に読み出された電荷量の差が信号量となる。この信号量の大きさはビット線容量Cbと強誘電体キャパシタ容量Csとの比に大きく依存する。微細化の進展によりビット線容量は増加の傾向にあり、このため、ビット線対に読み出される信号量が減少し、動作マージンが減少してしまう問題が生じる。また、センスアンプの容量Csaは、メモリセルの微細化の進展に比べるとさほど進展しておらず、このためセンスアンプ容量Csaの読出し信号量及び読み出し動作マージンへの影響は、微細化の進展に伴い相対的に増加の傾向にある。
特開2001−250376号公報
本発明は、強誘電体メモリのデータ読み出し時のビット線容量及びセンスアンプ容量を軽減させて読み出し動作マージンを増加させた半導体記憶装置を提供するものである。
本発明の一態様に係る半導体記憶装置は、強誘電体キャパシタとトランジスタにより構成されるメモリセルが配列され、前記メモリセルを選択するためのワード線、前記強誘電体キャパシタに駆動電圧を印加するためのプレート線、及び前記メモリセルの強誘電体キャパシタからデータが読み出すためのビット線が配列されたメモリセルアレイと、前記メモリセルを選択的に前記ビット線に接続するための選択トランジスタと、前記メモリセルからの読み出し電位に対する参照電位を前記ビット線とビット線対を構成する相補ビット線に与えるダミーセルと、 前記ビット線対間の電位を比較増幅するための複数の増幅回路を含むセンスアンプ回路と、前記複数の増幅回路の間の前記ビット線を電気的に切断するように構成されるデカップリング回路とを備えたことを特徴とする。
本発明によれば、強誘電体メモリのデータ読み出し時のビット線容量及びセンスアンプ容量を軽減させて読み出し動作マージンを増加させた半導体記憶装置を提供することが可能になる。
以下にこの発明の実施の形態を図面を参照して詳細に説明する。
[第1の実施の形態]
図1は、本発明の第1の実施の形態による強誘電体メモリの回路構成を示している。この実施の形態は、強誘電体メモリ(TC並列ユニット直列接続型FeRAM)であり、メモリセルアレイ1は、並列接続されたn型MOSトランジスタMi(i=0〜7)と強誘電体キャパシタCi(i=0〜7)とからなるメモリセルが複数個(この例では8個)直列接続されたメモリセルブロックMCB0、MCB1・・・を有している。図1では、ビット線対BL、/BLに接続される二つのメモリセルブロックMCB0、MCB1を示している。
図1は、本発明の第1の実施の形態による強誘電体メモリの回路構成を示している。この実施の形態は、強誘電体メモリ(TC並列ユニット直列接続型FeRAM)であり、メモリセルアレイ1は、並列接続されたn型MOSトランジスタMi(i=0〜7)と強誘電体キャパシタCi(i=0〜7)とからなるメモリセルが複数個(この例では8個)直列接続されたメモリセルブロックMCB0、MCB1・・・を有している。図1では、ビット線対BL、/BLに接続される二つのメモリセルブロックMCB0、MCB1を示している。
メモリセルブロックMCB0、MCB1の一端にある強誘電体キャパシタC7のプレート電極は駆動電圧を印加するためのプレート線PL0、PL1に接続される。メモリセルブロックMCB0、MCB1の他端は、選択トランジスタQ101、Q102を介してビット線/BL、BLに接続される。選択トランジスタQ101、Q102は、ブロック選択信号BS0、BS1によりオン/オフ制御される。
このメモリセルブロックMCB0、MCB1においては、スタンバイ時においてはすべてのワード線Wli(I=0〜7)が“H”とされ、すべての強誘電体キャパシタCiには電圧が印加されないようにされる。しかし、データ読出しのため例えばワード線WL0のみが“L”にされると、強誘電体キャパシタC0の両端に電圧が印加され、強誘電体キャパシタC0に保持されたセルデータに基づく電圧がビット線BL又は/BLに現れて、データ読出しがなされる。
ビット線BL、/BLは、メモリセルから読み出された読出し電位と、後述するダミーセルから読み出された参照電位を比較するためのビット線対を構成する。すなわち、ビット線BL、/BLの一方に読出し電位が発生した場合、他方は参照電位が発生する相補ビット線となる。参照電位は、“0”データ読出し時の読出し電位と、“1”データ読出し時の読出し電位との中間電位(略1/2)となるように設定される。図1に示すチェーン型強誘電体メモリの場合、ブロック選択信号BS0、BS1のいずれか一方を“H”にすることにより、メモリセルブロックMCB0、MCB1の一方のみをビット線BL又は/BLに接続することができる。
前述の参照電位を発生させるための構成として、ダミーセルDCが設けられている。ダミーセルDCは、リセットトランジスタQN4と、選択トランジスタQN5、QN6と、ダミーキャパシタDCCとを備えている。選択トランジスタQN5は、ビット線BLとダミーキャパシタDCCに一端との間に接続され、選択トランジスタQN6は、ビット線/BLとダミーキャパシタDCCの一端との間に接続される。ダミーキャパシタDCCの他端は、ダミープレート電位DPLを与えられている。また、両選択トランジスタQN5、QN6のゲートには、ダミーワード線DWL0、DWL1が接続されている。また、リセットトランジスタQN4の一端はダミーキャパシタDCCの一端に接続され、他端には基準電位VDCが与えられる。これにより、ダミーキャパシタDCCの一端は、リセット信号DRSTにより、基準電位VDCにリセットされる。ダミーワード線DWL0、DWL1は、選択トランジスタQ101、Q102のどちらが導通したかにより、選択的にいずれか一方が“H”とされる。すなわち、選択トランジスタQ101が導通しメモリセルブロックMCB0がビット線BLに接続された場合には、ダミーワード線DWL1が“H”となり、これにより相補ビット線としてのビット線/BLに参照電位が発生する。逆に、選択トランジスタQ102が導通しメモリセルブロックMCB1がビット線/BLに接続された場合には、ダミーワード線DWL0が“H”となり、これにより相補ビット線としてのビット線BLに参照電位が発生する。
ビット線対BL、/BL間には、メモリセルMiのデータを参照電位と比較してその比較結果を増幅して保持するセンスアンプSAが設けられている。このセンスアンプSAはp型MOSトランジスタQP1〜QP3で構成されるp型センスアンプSAPと、n型MOSトランジスタQN1〜QN3で構成されるn型センスアンプSANとを備えている。p型センスアンプSAP、n型センスアンプSANはそれぞれセンスアンプイネーブル信号SEN、/SEPで動作が制御される。
p型センスアンプSAPを構成するp型MOSトランジスタQP1、QP2は、ビット線対BL、/BL間に直列接続されると共に、そのゲートがそれぞれビット線対/BL、BLに接続され、フリップフロップ回路を構成している。
また、両トランジスタQP1、QP2の共通接続点と電源電圧VAAとの間には、p型MOSトランジスタQP3が接続され、そのゲートにセンスアンプイネーブル信号/SEPが供給されてp型センスアンプSAPがオン/オフ制御される。
n型センスアンプSANを構成するn型MOSトランジスタQN1、QN2は、ビット線対BL、/BL間に直列接続されると共に、そのゲートがそれぞれビット線対/BL、BLに接続され、フリップフロップ回路を構成している。
また、両トランジスタQN1、QN2の共通接続点と接地電位Vssとの間には、n型MOSトランジスタQN3が接続され、そのゲートにセンスアンプイネーブル信号SENが供給されてn型センスアンプSANがオン/オフ制御される。
また、ビット線対BL、/BLには、ビット線BL、/BLを電気的に切断するためのデカップリング回路Tdが備えられている。デカップリング回路Tdは、ビット線BL上にデカップリングトランジスタQD0を有し、またビット線/BL上にデカップリングトランジスタQD1を有する。デカップリングトランジスタQD0、QD1は、例えば図1に示すようなn型MOSトランジスタにより形成され、この場合、ゲート信号φ0、φ1が“L”となることにより、ビット線BL、/BLを電気的に切断し、読出し時におけるビット線容量を軽減させる。なお、この実施の形態においては、ゲート信号φ0、φ1は、メモリセルからのデータ読出しの開始時において、異なるタイミングで論理が切り替わるようにされている。より具体的には、メモリセルに接続される側のデカップリングトランジスタのゲート信号が、他方よりも遅れて“L”から“H”に切り替わるようにされている。
本実施の形態では、このデカップリング回路Tdとメモリセルアレイ1との間にp型センスアンプSAPのみが位置し、n型センスアンプSAN、ダミーセルDCは、メモリセルアレイ1から見てデカップリング回路Tdよりも遠い側に位置している。すなわち、デカップリング回路Tdは、センスアンプ回路SAを構成する2つのセンスアンプSAP、SANの間に位置している。メモリセルアレイ1からのデータ読出し直後の時点では、デカップリング回路TdのデカップリングトランジスタQD0が非導通状態とされ、これによりビット線容量Cbが軽減された状態でp型センスアンプSAPによるデータセンスを行うことができる。
なお、ビット線BL、/BLと、データ線DL、/DLとの間には、データ線制御回路DQが接続される。センスアンプ回路SAによる比較増幅後、このデータ線制御回路DQを構成するn型MOSトランジスタQN7、QN8がオンとなり、データ線DL、/DLに対し読み出しデータが出力される。
次に、本実施の形態の強誘電体メモリの動作を図2のタイミングチャートを参照して説明する。データ読み出し時、読み出したいセル、例えばメモリセルブロックMCB0の強誘電体キャパシタC0のセルを選択するためワード線WL0を時刻toにおいて”L”にする。続いて選択トランジスタQ101のブロック選択信号BS0を”H”とすると、メモリセルブロックMCB0とビット線BLとが接続される。続いて、時刻t1において、メモリセルブロックMCB0に接続されたプレート線PL0をVssからVAA(キャパシタ印加電圧)にし、読み出そうとするセルの強誘電体キャパシタC0の両端に電圧VAAを印加する。これにより、強誘電体キャパシタC0からの電荷がビット線BLに読み出される。この時、ビット線BLに設けられたデカップリング回路Td中のデカップリングトランジスタQD0は、ゲート信号φ0を”L”にしておくことで、非導通状態にされている。これにより、デカップリングトランジスタQD0の位置でビット線BLが電気的に切断され、ビット線BLのビット線容量Cbが小さく抑えられる。
一方、ビット線BLとビット線対を構成する相補ビット線としてのビット線/BLには、参照電位がダミーセルDCによって印加される。ゲート信号φ1はデータ読出しの開始(t=0)以降、”H”のままである。
まず、時刻t3においてセンスアンプイネーブル信号/SEPを“H”から“L”に切り替えてp型センスアンプSAPを活性化させて、ビット線BL、/BLの電位を比較増幅する。このとき、上述のように、ゲート信号φ0はいまだ“L”であり、従ってデカップリングトランジスタQD0はオフとされ、その位置でビット線BLが電気的に切断され、ビット線BLのビット線容量Cbが小さく抑えられる。
その後、時刻t3においてゲート信号φ0を“L”から“H”に切り替え、デカップリングトランジスタQD0を導通状態にする。これにより、n型センスアンプSANとビット線BLとが接続され、更に続いて時刻t4においてセンスアンプイネーブル信号SENを“H”にすることでn型センスアンプSANを活性化し、n型センスアンプSANによる比較増幅を行う。この実施の形態によれば、デカップリングトランジスタQD0が非導通状態とされ、従ってビット線BLのビット線容量Cbが低い状態においてp型センスアンプSAPにより比較増幅を行い、その後、デカップリングトランジスタQD0を導通状態としてn型センスアンプSANによる比較増幅を行う。このように、デカップリング回路Tdとメモリセルアレイ1との間にセンスアンプ回路SAの一部であるp型センスアンプSAPが設けられていることにより、ビット線容量Cbが低い状態において比較増幅を行うことができ、これによりビット線容量Cb及びセンスアンプ容量Csaを低減させ、読出し動作マージンを大きくとることが可能になる。
以上、メモリセルブロックMCB0中のメモリセルが読み出される場合について説明したが、メモリセルブロックMCB1中のメモリセルが読み出される場合には、図2に示すのとは逆に、デカップリングトランジスタQD0のゲート信号φ0が常に“H”とされる一方、デカップリングトランジスタQD1のゲート信号φ1は遅れて“L”から“H”に立ち上がる。その他の動作は、上記とほぼ同様である。すなわち、デカップリング回路Tdは、メモリセルからの読出し電位が現れるビット線側のデカップリングトランジスタが、p型センスアンプSAPによる比較増幅が終了するまで“L”に維持され、これにより、当該ビット線のビット線容量が低く抑えられるものである。
[第2の実施の形態]
図3は、本発明の第2の実施の形態に係る強誘電体キャパシタの構成を示している。第1の実施の形態と同一の構成要素については図3において図1と同一の符号を付しており、以下ではその詳細な説明は省略する。
図3は、本発明の第2の実施の形態に係る強誘電体キャパシタの構成を示している。第1の実施の形態と同一の構成要素については図3において図1と同一の符号を付しており、以下ではその詳細な説明は省略する。
この実施の形態では、ダミーセルDCの出力端子が(具体的には、選択トランジスタQN5、QN6の一端が)、デカップリング回路Tdよりもメモリセルアレイ1側、具体的にはp型センスアンプSAPとデカップリング回路Tdの間の位置において、ビット線BL、/BLと接続されている点で、第1の実施の形態と異なっている。また、これに関連して、デカップリング回路Tdを構成するデカップリングトランジスタQD0、QD1は、同一のゲート信号φ0により同時にオン、オフ制御される点でも、第1の実施の形態と異なっている。
この第2の実施の形態の強誘電体メモリ(図3)の動作を、図4のタイミングチャートを参照して説明する。例えばメモリセルブロックMCB0の強誘電体キャパシタC0のセルを読み出す場合におけるワード線WLi、ブロック選択信号BS0及びプレート線Pli、センスアンプイネーブル信号/SEP、SENの動作は、第1の実施の形態と同様である。ただし、この実施の形態では、ゲート信号φ0は、センスアンプイネーブル信号/SEPが時刻t2において“H”から“L”に切り替わり、p型センスアンプSAPによる比較増幅が完了した後に、時刻t3において“L”から“H”に切り替わる点で、第1の実施の形態(図2)と異なっている。上述のように、本実施の形態では、ダミーセルDCの出力端子がデカップリングトランジスタQD0、QD1とメモリセルアレイ1との間の位置に設けられているため、データ読出し開始時、すなわちp型センスアンプSAPによる比較増幅の際には、相補ビット線(上記の場合ビット線/BL)がデカップリング回路Tdの位置で電気的に切断されていても問題なく、むしろビット線容量Cbを低減する観点から好適であるためである。p型センスアンプSAPによる比較増幅の完了後、時刻t3でゲート信号φ0が“L”から“H”に切り替わり、更に時刻t4でセンスアンプイネーブル信号SENが“L”から“HL”に切り替わることにより、第1の実施の形態と同様に、n型センスアンプSANによる比較増幅が実行される。
[第3の実施の形態]
図5は、本発明の第3の実施の形態に係る強誘電体キャパシタの構成を示している。第1の実施の形態と同一の構成要素については図5において図1と同一の符号を付しており、以下ではその詳細な説明は省略する。この実施の形態では、p型センスアンプSAPと、n型センスアンプSANの位置関係が上記の実施の形態とは逆になっている。すなわち、n型センスアンプSANの方がデカップリング回路Tdとメモリセルアレイ1との間の位置に存在し、p型センスアンプSAPはデカップリング回路Tdよりもメモリセルアレイ1側から見て遠い側、すなわちダミーセルDCとデータ線制御回路DQとの間の位置に存在する。図6のタイミングチャートを参照して、この実施の形態の強誘電体キャパシタの動作を説明する。例えばメモリセルブロックMCB0の強誘電体キャパシタC0のセルを読み出す場合におけるワード線WLi、ブロック選択信号BS0及びプレート線Pli、センスアンプイネーブル信号/SEP、SENの動作は、第1の実施の形態と同様である。ただし、この実施の形態では、n型センスアンプSANの方がデカップリング回路Tdとメモリセルアレイ1との間の位置に存在するので、センスアンプイネーブル信号SENが先に時刻t2において“L”から“H”に切り替わって、n型センスアンプSANの動作が可能になる。続いて時刻t3においてゲート信号φ0が“L”から“H”に切り替わった後、時刻t4においてセンスアンプイネーブル信号/SAPが“H”から“L”に切り替えられ、p型センスアンプSAPの動作が可能になる。
図5は、本発明の第3の実施の形態に係る強誘電体キャパシタの構成を示している。第1の実施の形態と同一の構成要素については図5において図1と同一の符号を付しており、以下ではその詳細な説明は省略する。この実施の形態では、p型センスアンプSAPと、n型センスアンプSANの位置関係が上記の実施の形態とは逆になっている。すなわち、n型センスアンプSANの方がデカップリング回路Tdとメモリセルアレイ1との間の位置に存在し、p型センスアンプSAPはデカップリング回路Tdよりもメモリセルアレイ1側から見て遠い側、すなわちダミーセルDCとデータ線制御回路DQとの間の位置に存在する。図6のタイミングチャートを参照して、この実施の形態の強誘電体キャパシタの動作を説明する。例えばメモリセルブロックMCB0の強誘電体キャパシタC0のセルを読み出す場合におけるワード線WLi、ブロック選択信号BS0及びプレート線Pli、センスアンプイネーブル信号/SEP、SENの動作は、第1の実施の形態と同様である。ただし、この実施の形態では、n型センスアンプSANの方がデカップリング回路Tdとメモリセルアレイ1との間の位置に存在するので、センスアンプイネーブル信号SENが先に時刻t2において“L”から“H”に切り替わって、n型センスアンプSANの動作が可能になる。続いて時刻t3においてゲート信号φ0が“L”から“H”に切り替わった後、時刻t4においてセンスアンプイネーブル信号/SAPが“H”から“L”に切り替えられ、p型センスアンプSAPの動作が可能になる。
[第4の実施の形態]
図7は、本発明の第4の実施の形態に係る強誘電体キャパシタの構成を示している。第1の実施の形態と同一の構成要素については図7において図1と同一の符号を付しており、以下ではその詳細な説明は省略する。この実施の形態では、第3の実施の形態と同様に、p型センスアンプSAPと、n型センスアンプSANの位置関係が第1の実施の形態とは逆になっている。また、第2の実施の形態と同様に、ダミーセルDCの出力端子が、デカップリング回路Tdとメモリセルアレイ1との間の位置においてビット線BL、/BLと接続されている点で、第1の実施の形態と異なっている。図8は、この実施の形態の強誘電体キャパシタの動作を説明するタイミングチャートである。デカップリングトランジスタQD0、QD1がゲート信号φ0により同時に導通状態に切り替わる点を除き、第3の実施の形態と略同様である。
図7は、本発明の第4の実施の形態に係る強誘電体キャパシタの構成を示している。第1の実施の形態と同一の構成要素については図7において図1と同一の符号を付しており、以下ではその詳細な説明は省略する。この実施の形態では、第3の実施の形態と同様に、p型センスアンプSAPと、n型センスアンプSANの位置関係が第1の実施の形態とは逆になっている。また、第2の実施の形態と同様に、ダミーセルDCの出力端子が、デカップリング回路Tdとメモリセルアレイ1との間の位置においてビット線BL、/BLと接続されている点で、第1の実施の形態と異なっている。図8は、この実施の形態の強誘電体キャパシタの動作を説明するタイミングチャートである。デカップリングトランジスタQD0、QD1がゲート信号φ0により同時に導通状態に切り替わる点を除き、第3の実施の形態と略同様である。
[第5の実施の形態]
図9は、本発明の第5の実施の形態に係る強誘電体キャパシタの構成を示している。第1の実施の形態と同一の構成要素については図9において図1と同一の符号を付しており、以下ではその詳細な説明は省略する。センスアンプSAP、SAN、ダミーセルDC、データ線制御回路DQは図9においてブロック図で示しているが、その構成の詳細は上記の実施の形態と同様でよい。
図9は、本発明の第5の実施の形態に係る強誘電体キャパシタの構成を示している。第1の実施の形態と同一の構成要素については図9において図1と同一の符号を付しており、以下ではその詳細な説明は省略する。センスアンプSAP、SAN、ダミーセルDC、データ線制御回路DQは図9においてブロック図で示しているが、その構成の詳細は上記の実施の形態と同様でよい。
この実施の形態は、1つのビット線/BLSAに対し、2つのビット線/BL0、/BL1が接続可能に構成され、いずれかが多重選択回路MSにより選択可能に構成されている点で、上記の実施の形態と異なっている。ビット線/BL0、/BL1にはそれぞれメモリセルブロックMCB0、MCB1が選択トランジスタQ101、Q102を介して接続されている。メモリセルブロックMCB0、MCB1のいずれが選択されたかにより、多重選択回路MSの選択信号Trs0、Trs1が選択的に“L”から“H”に切り替えられ、これによりビット線/BL0、/BL1のいずれかが選択される。同様に、1つのビット線BLSAに対し、2つのビット線BL0、BL1が接続可能に構成され、いずれかが多重選択回路MSにより選択可能に構成されている。ビット線BL0、BL1にはそれぞれメモリセルブロックMCB2、MCB3が選択トランジスタQ103、Q104を介して接続されている。なお、選択されたビット線/BL0、/BL1、BL0、BL1の電位を読出し前にイコライズするため、イコライズ回路EQが設けられている。選択されたビット線に応じて、イコライズ信号Eql0、Eql1が切り替わり、これにより選択されたビット線を基準電位Vrefにイコライズするものである。なお、この第5の実施の形態のセンスアンプSAP、SAN、デカップリング回路Td及びダミーセルDCの配列は第1の実施の形態と同様であるので、動作は図2に示すのと略同様となる。
[第6の実施の形態]
図10は、本発明の第6の実施の形態に係る強誘電体キャパシタの構成を示している。この実施の形態も、1つのビット線/BLSA(BLSA)に対し、2つのビット線/BL0、/BL1(BL0、BL1)が接続可能に構成され、いずれかが多重選択回路MSにより選択可能に構成されている。センスアンプSAP、SAN、ダミーセルDC、データ線制御回路DQの配列順が第3の実施の形態と同様になっている点を除き、第5の実施の形態と同様である。
図10は、本発明の第6の実施の形態に係る強誘電体キャパシタの構成を示している。この実施の形態も、1つのビット線/BLSA(BLSA)に対し、2つのビット線/BL0、/BL1(BL0、BL1)が接続可能に構成され、いずれかが多重選択回路MSにより選択可能に構成されている。センスアンプSAP、SAN、ダミーセルDC、データ線制御回路DQの配列順が第3の実施の形態と同様になっている点を除き、第5の実施の形態と同様である。
[第7の実施の形態]
図11は、本発明の第7の実施の形態に係る強誘電体キャパシタの構成を示している。この実施の形態も、1つのビット線/BLSA(BLSA)に対し、2つのビット線/BL0、/BL1(BL0、BL1)が接続可能に構成され、いずれかが多重選択回路MSにより選択可能に構成されている。センスアンプSAP、SAN、ダミーセルDC、データ線制御回路DQの配列順等が第2の実施の形態と同様になっている点を除き、第5の実施の形態と同様である。
図11は、本発明の第7の実施の形態に係る強誘電体キャパシタの構成を示している。この実施の形態も、1つのビット線/BLSA(BLSA)に対し、2つのビット線/BL0、/BL1(BL0、BL1)が接続可能に構成され、いずれかが多重選択回路MSにより選択可能に構成されている。センスアンプSAP、SAN、ダミーセルDC、データ線制御回路DQの配列順等が第2の実施の形態と同様になっている点を除き、第5の実施の形態と同様である。
[第8の実施の形態] 図12は、本発明の第8の実施の形態に係る強誘電体キャパシタの構成を示している。この実施の形態も、1つのビット線/BLSA(BLSA)に対し、2つのビット線/BL0、/BL1(BL0、BL1)が接続可能に構成され、いずれかが多重選択回路MSにより選択可能に構成されている。センスアンプSAP、SAN、ダミーセルDC、データ線制御回路DQの配列順が第4の実施の形態と同様になっている点を除き、第5の実施の形態と同様である。
[第9の実施の形態] 図13は、本発明の第9の実施の形態に係る強誘電体キャパシタの構成を示している。この実施の形態は、p型センスアンプSAPが、2つのメモリセルアレイ1L、1Rにより共有される所謂シェアドセンスアンプ方式を採用している点で、上記の実施の形態と異なっている。
左側のメモリセルアレイ1Lからはビット線/BLSA、BLSAが延びており、その延長線上には左側デカップリング回路TdLが設けられている。左側デカップリング回路TdLは、ビット線/BLSA、BLSAのそれぞれに、デカップリングトランジスタQD0L、QD1Lを有している。デカップリングトランジスタQD0L、QD1Lは、ゲート信号φ0、φ1によりオン/オフ制御される。この左側デカップリング回路TdLとメモリセルアレイILとの間に、左側n型センスアンプSANLが接続されている。
同様に、右側のメモリセルアレイ1Rからはビット線/BLSA+1、BLSA+1が延びており、その延長線上には右側デカップリング回路TdRが設けられている。右側デカップリング回路TdRは、ビット線/BLSA+1、BLSA+1のそれぞれに、デカップリングトランジスタQD0R、QD1Rを有している。デカップリングトランジスタQD0R、QD1Rは、ゲート信号φ2、φ3によりオン/オフ制御される。この右側デカップリング回路TdRとメモリセルアレイIRとの間に、右側n型センスアンプSANRが接続されている。
また、左右のデカップリング回路TdR、TDLの間のビット線には、上記の実施の形態と同様のダミーキャパシタDC、p型センスアンプSAPに加え、図14に示すようなデータ線制御回路DQが設けられている。このデータ線制御回路DQは、ビット線BLSA及びBLSA+1に一端を接続されたn型MOSトランジスタQN7´と、ビット線/BLSA及び/BLSA+1に一端を接続されたn型MOSトランジスタQN8´とを備えている。両トランジスタQN7´、QN8´の他端は、それぞれデータ線DL、/DLに接続されており、また、そのゲートは制御信号CSLを入力されている。
この実施の形態は、デカップリング回路TdR(TdL)とメモリセルアレイ1R(1L)との間の位置にn型センスアンプSANR(SANL)が存在し、一方ダミーセルDCはデータ線制御回路DQとデカップリング回路TdLとの間の位置に位置している。このため、例えば右側のメモリセルアレイ1Rからデータ読出しを行う場合の動作は、第3の実施の形態(図6)と略同様である。なお、図15に示すように、p型センスアンプSAP(SAPL、SAPR)と、n型センスアンプSANを入れ替えることが可能であることは勿論である。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内で、様々な変更、追加、置換、削除等が可能である。例えば、上記の実施の形態では、主にチェーン型FeRAMを例にとって説明したが、これに限らず、強誘電体キャパシタとトランジスタにより構成される強誘電体メモリ一般に本発明は適用可能である。
1・・・メモリセルアレイ、 MCBi・・・メモリセルブロック、 Mi・・・n型MOSトランジスタ、 Ci・・・強誘電体キャパシタ、 Q101、Q102、Q103、Q104・・・選択トランジスタ、 SA・・・センスアンプ、SAP・・・p型センスアンプ、 SAN・・・n型センスアンプ、 Td・・・デカップリング回路、 QD0、QD1・・・デカップリングトランジスタ、 DC・・・ダミーセル、 DCC・・・ダミーキャパシタ、 DQ・・・データ線制御回路。
Claims (5)
- 強誘電体キャパシタとトランジスタにより構成されるメモリセルが配列され、前記メモリセルを選択するためのワード線、前記強誘電体キャパシタに駆動電圧を印加するためのプレート線、及び前記メモリセルの強誘電体キャパシタからデータを読み出すためのビット線が配列されたメモリセルアレイと、
前記メモリセルを選択的に前記ビット線に接続するための選択トランジスタと、
前記メモリセルからの読み出し電位に対する参照電位を前記ビット線とビット線対を構成するビット線に与えるダミーセルと、
前記ビット線対間の電位を比較増幅するための複数の増幅回路を含むセンスアンプ回路と、
前記複数の増幅回路の間の前記ビット線を電気的に切断するように構成されるデカップリング回路と
を備えたことを特徴とする半導体記憶装置。 - 前記デカップリング回路は、前記ビット線対を構成するビット線の一方に接続され第1の制御信号により導通される第1のトランジスタと、前記ビット線対を構成するビット線の他方に接続され第2の制御信号により導通される第2のトランジスタとからなり、
前記第1のトランジスタ又は前記第2のトランジスタのうち、前記メモリセルのデータが読み出される前記ビット線に接続されるトランジスタは、他方よりも遅れて導通するように構成された
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記デカップリング回路は、前記ダミーセルと、前記メモリセルアレイとの間に位置することを特徴とする請求項2記載の半導体記憶装置。
- 前記デカップリング回路は、前記ビット線対を構成するビット線の一方に接続され第1の制御信号により導通される第1のトランジスタと、前記ビット線対を構成するビット線の他方に接続され第2の制御信号により導通される第2のトランジスタとからなり、
前記第1のトランジスタ又は前記第2のトランジスタのうち、前記メモリセルのデータが読み出される前記ビット線に接続されるトランジスタは、前記複数の増幅回路のうちの一部による増幅が終了するまで非導通とされるように構成された
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記デカップリング回路は、前記ビット線対を構成するビット線の一方に接続される第1のトランジスタと、前記ビット線対を構成するビット線の他方に接続される第2のトランジスタとからなり、
前記第1及び第2のトランジスタは、同一の制御信号により導通制御されて同時に導通制御されるように構成され、
前記ダミーセルは、前記メモリセルアレイと前記デカップリング回路との間に位置することを特徴とする請求項1記載の半導体記憶装置。
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