JP4405094B2 - 強誘電体メモリ - Google Patents
強誘電体メモリ Download PDFInfo
- Publication number
- JP4405094B2 JP4405094B2 JP2001020178A JP2001020178A JP4405094B2 JP 4405094 B2 JP4405094 B2 JP 4405094B2 JP 2001020178 A JP2001020178 A JP 2001020178A JP 2001020178 A JP2001020178 A JP 2001020178A JP 4405094 B2 JP4405094 B2 JP 4405094B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- potential
- lines
- bit line
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、例えば強誘電体メモリに関する。
【０００２】
【従来の技術】
従来の強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。ＦｅＲＡＭとしては、例えば、２トランジスタ・２キャパシタ／１ビット型のものがある。２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭとは、１個の二値情報を２個のメモリセル、すなわち２個のトランジスタと２個のキャパシタとで記憶するＦｅＲＡＭである。
【０００３】
ＦｅＲＡＭを開示した文献としては、例えば、以下のものが知られている。
【０００４】
「低消費電力、高速ＬＳＩ技術」 リアライズ社発行 p.234-p.240
一般的なＦｅＲＡＭのメモリセルアレイは、マトリクス状に配置されたメモリセル群を備えている。図１８に、かかるメモセルアレイの１列分の構造を示す。図１８に示したように、ＦｅＲＡＭ２２００のメモリセルＭ0 ，Ｍ1 ，・・・は、選択トランジスタＴ0 ，Ｔ1 ，・・・と強誘電体キャパシタＣ0 ，Ｃ1 ，・・・とを備えている。強誘電体キャパシタＣ0 ，Ｃ1 ，・・・は、それぞれ、二値データを、分極方向として記憶する。２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭでは、１個のメモリセル対（例えばメモリセルＭ0 ，Ｍ1 の対）の各強誘電体キャパシタ（例えばキャパシタＣ0 ，Ｃ1 ）には、異なる値の二値化データが記憶される。
【０００５】
図１９は、ＦｅＲＡＭ２２００のデータ読み出し動作のタイミングチャートである。図１９において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、選択トランジスタＴ0 ，Ｔ1 ，・・・のしきい値電圧Ｖt 程度高い電位を示している。
【０００６】
まず、時刻ｔ１に、プリチャージ制御線ＰＣＨＧの電位をＬにして、トランジスタＰＣＴ0 ，ＰＣＴ1 をオフさせる。これにより、ビット線ＢＬ0 ，ＢＬ1 はフローティング状態になる。
【０００７】
次に、時刻ｔ２に、ワード線ＷＬ0 ，ＷＬ1 の電位をＶｈにして、選択トランジスタＴ0 ，Ｔ1 をオンさせる。
【０００８】
時刻ｔ３に、プレート線ＰＬ0 の電位をＨにすると、このプレート線ＰＬ0 の電位が強誘電体キャパシタＣ0 ，Ｃ1 および選択トランジスタＴ0 ，Ｔ1 を介してビット線ＢＬ0 ，ＢＬ1 に印加されるので、ビット線ＢＬ0 ，ＢＬ1 に読み出し電位が発生する。強誘電体キャパシタＣ0 ，Ｃ1 は分極方向によってキャパシタンスが異なるので、この分極方向に応じて、ビット線ＢＬ0 ，ＢＬ1 に発生する読み出し電位の値も異なる。
【０００９】
時刻ｔ４に、信号ＳＡＥの電位をＨにすると、センスアンプＳＡが活性化される。これにより、ビット線ＢＬ0 ，ＢＬ1 の電位が増幅される。
【００１０】
時刻ｔ５に、プレート線ＰＬ0 の電位をＬに戻す。同時に、列選択信号ＳＥＬの電位をＨにする。これにより、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 がオンして、ビット線ＢＬ0 ，ＢＬ1 の読み出し電位をデータバス２２１０上に出力する。
【００１１】
時刻ｔ６に、プリチャージ制御線ＰＣＨＧの電位をＨにするとともに、信号線ＳＡＥ，ＳＥＬの電位をＬにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオンしてビット線ＢＬ0 ，ＢＬ1 を接地するとともに、センスアンプＳＡが読み出しデータを出力しなくなる。
【００１２】
最後に、時刻ｔ７に、ワード線ＷＬ0 ，ＷＬ1 の電位をＬにして、選択トランジスタＴ0 ，Ｔ1 をオフさせる。
【００１３】
【発明が解決しようとする課題】
図２０は、強誘電体キャパシタの状態偏移を説明するための概念図であり、横軸は電圧Ｖ［ボルト］、縦軸は分極Ｐｒ［μＣ／ｃｍ2 ］である。図２０に示したように、電圧Ｖと分極Ｐｒとの関係は、ヒステリシス曲線Ｈを描く。ヒステリシス曲線Ｈの傾きは、強誘電体キャパシタのキャパシタンス［ｑ／Ｖ］に相当する。
【００１４】
図２０において、このヒステリシス曲線ＨとＰｒ軸（Ｐｒ＞０の領域）との交点Ａの座標を（０，ｐ0 ）とする。さらに、点Ｂ（Ｖcc，ｐ0 ）を通り且つ直線Ｐｒ＝ｐ0 と角度θで交差する直線ｓ1 を描き、この直線ｓ1 とヒステリシス曲線Ｈの上昇曲線との交点Ｃの座標を（ｖ1 ，ｐ1 ）とする。角度θは、ビット線のキャパシタンスに応じて定められる。点ＣのＶ座標ｖ1 は強誘電体キャパシタの端子間電圧と一致し、点Ｂと点ＣとのＶ座標の差Ｖcc−ｖ1 はビット線電位と一致する。したがって、Ｐｒ＞０のとき（記憶値が‘０’のとき）、ビット線上に出力される電位Ｖ0 は、Ｖcc−ｖ1 で表される。
【００１５】
また、図２０において、ヒステリシス曲線ＨとＰｒ軸（Ｐｒ＜０の領域）との交点Ｄの座標を（０，ｐ2 ）とする。さらに、点Ｅ（Ｖcc，ｐ2 ）を通り且つ直線Ｐｒ＝ｐ2 と角度θで交差する直線ｓ2 を描き、この直線ｓ1 とヒステリシス曲線Ｈの上昇曲線との交点Ｆの座標を（ｖ2 ，ｐ3 ）とする。この場合も、点ＦのＶ座標ｖ2 は強誘電体キャパシタの端子間電圧と一致し、点Ｅと点ＦとのＶ座標の差Ｖcc−ｖ2 はビット線電位と一致する。したがって、Ｐｒ＜０のとき（記憶値が‘１’のとき）、ビット線上に出力される電位Ｖ1 は、Ｖcc−ｖ2 で表される。
【００１６】
図２０から判るように、Ｖ0 ＜Ｖ1 であり、また、読み出しマージンΔＶが最大になる角度θが存在する。角度θを大きくするためには、ビット線のキャパシタンスを大きくすればよい。
【００１７】
図２１は、ビット線のキャパシタンスＣblと強誘電体キャパシタのキャパシタンスＣs との比Ｃbl／Ｃs と、読み出しマージンΔＶとの関係を示すグラフである。図２１から判るように、Ｃbl／Ｃs が４〜５のときに、読み出しマージンを最大にすることができる。読み出しマージンを高くすることにより、読み出しデータの信頼性を高めて、ＦｅＲＡＭの歩留まりを向上させることができる。
【００１８】
ビット線ＢＬ0 ，ＢＬ1 ，・・・のキャパシタンスＣblは、ビット線ＢＬ0 ，ＢＬ1 ，・・・に接続されたトランジスタＴ0 ，Ｔ1 ，・・・、ＰＣＴ0 ，ＰＣＴ1 ，・・・の接合キャパシタンスや、ビット線ＢＬ0 ，ＢＬ1 ，・・・の寄生キャパシタンス等からなるが、大半は選択トランジスタＴ0 ，Ｔ1 ，・・・の接合キャパシタンスに起因する。通常のＦｅＲＡＭでは、１本のビット線に数百個の選択トランジスタが接続されており、これにより、ビット線ＢＬ0 ，ＢＬ1 ，・・・のキャパシタンスＣblを増加させていた。
【００１９】
しかしながら、ビット線ＢＬ0 ，ＢＬ1 ，・・・のキャパシタンスＣblを大きくすると、センスアンプＳＡ（図１８参照）の消費電力も大きくなる。読み出しの際には、ビット線ＢＬ0 ，ＢＬ1 ，・・・の電位が電源電位Ｖccまたはグランド電位に増幅されるが、電源電位Ｖccへの増幅はセンスアンプＳＡからビット線ＢＬ0 ，ＢＬ1 ，・・・に供給される電流によって達成される。したがって、ビット線ＢＬ0 ，ＢＬ1 ，・・・のキャパシタンスが大きいほど、センスアンプＳＡの消費電力が大きくなる。
【００２０】
このような理由から、読み出しデータの信頼性が高く、且つ、消費電力が小さい強誘電体メモリが嘱望されていた。
【００２１】
【課題を解決するための手段】
この発明にかかる強誘電体メモリは、マトリクス状に配置され、二値化データを強誘電体キャパシタの分極状態として記憶する複数のメモリセルと、同一列のメモリセルにそれぞれ接続された複数のビット線と、メモリセルを列単位で電位制御して二値化データに応じた電位をビット線に出力させる複数のワード線および複数のプレート線と、ビット線に出力された電位を増幅するセンスアンプと、いずれかのプレート線に電源電圧が印加されることにより、プレート線に対応したメモリセルからビット線に電位が出力される際にはビット線を介して電位を出力するメモリセルに他のメモリセルを所定数だけ接続し且つ当該ビット線に出力された電位をセンスアンプが増幅する際には電位を出力するメモリセルに接続される他のメモリセルの個数を所定数よりも少なくするキャパシタンス制御手段とを備え、ビット線が、１個または複数個のメモリセルがそれぞれ接続された複数の部分線に分割されており、センスアンプが、部分線毎に設けられ、キャパシタンス制御手段が、部分線どうしの接続／切断を切り換えるスイッチトランジスタを備え、いずれかのメモリセルからビット線に電位が出力される際には、部分線どうしを接続することによって、電位を出力するメモリセルに他の部分線のメモリセルを接続し、且つ、ビット線に出力された電位をセンスアンプが増幅する際には、部分線どうしを切断することによって、電位を出力するメモリセルに接続される他のメモリセルの個数を減らすことを特徴とする。
【００２２】
この発明によれば、データをビット線に読み出す際にはビット線のキャパシタンスを大きくすることができ、且つ、データをセンスアンプで増幅する際にはビット線のキャパシタンスを小さくすることができる。データ読み出し時にビット線のキャパシタンスを大きくすることにより、読み出しマージンΔＶが大きくなるので、データの信頼性が高くなる。一方、読み出しデータの増幅時にビット線のキャパシタンスが小さくなるので、センスアンプの消費電力が小さくなる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２４】
第１の実施の形態
以下、この発明の第１の実施の形態に係る半導体装置について、２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭを例に採って説明する。
【００２５】
図１は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。
【００２６】
図１に示したように、ＦｅＲＡＭ１００のメモリセルアレイは、各列毎に、２個のメモリセルブロック１１０，１２０と、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 とを備える。各列の第１のブロック１１０は、メモリセルＭＵ0 ，ＭＵ1 ，・・・と、プリチャージトランジスタＰＣＴＵ0 ，ＰＣＴＵ1 と、ビット線選択トランジスタＳＥＴＵ0 ，ＳＥＴＵ1 と、センスアンプＳＡＵと、ビット線（部分線）ＢＬＵ0 ，ＢＬＵ1 とを備えている。一方、各列の第２のブロック１２０は、メモリセルＭＬ0 ，ＭＬ1 ，・・・と、プリチャージトランジスタＰＣＴＬ0 ，ＰＣＴＬ1 と、ビット線選択トランジスタＳＥＴＬ0 ，ＳＥＴＬ1 と、センスアンプＳＡＬと、ビット線（部分線）ＢＬＬ0 ，ＢＬＬ1 とを備えている。また、各列の第１ブロック１１０に共通する制御線として、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・、プレート線ＰＬＵ0 ，ＰＬＵ1 ，・・・、プリチャージ制御線ＰＣＨＧＵ、選択線ＳＥＬＵおよび活性化信号線ＳＡＥＵが設けられている。一方、各列の第２ブロック１２０に共通する制御線として、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・、プレート線ＰＬＬ0 ，ＰＬＬ1 ，・・・、プリチャージ制御線ＰＣＨＧＬ、選択線ＳＥＬＬおよび活性化信号線ＳＡＥＬが設けられている。加えて、各列のスイッチトランジスタＳＷＴ0 ，ＳＷＴ1 に共通の制御線として、切り換え制御線ＳＷが設けられている。
【００２７】
この実施の形態では、第１ブロック１１０のメモリセルＭＵ0 ，ＭＵ1 ，・・・の個数と、第２ブロック１２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・の個数とを、同一とする。これにより、各ビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 に接続されるメモリセルトランジスタ数は同一になる。上述のように、各ビット線のキャパシタンスの大部分はメモリセルトランジスタの接合容量に起因するので、これらのビット線のキャパシタンスは同一になる。この実施の形態では、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスの和、および、ビット線ＢＬＬ0 ，ＢＬＬ1 の寄生キャパシタンスの和が、それぞれ、十分な読み出しマージンΔＶ（図２１参照）が得られるような値に、設定される。
【００２８】
第１ブロック１１０のワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・およびプレート線ＰＬＵ0 ，ＰＬＵ1 ，・・・は、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。同様に、第２ブロック１２０のワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・およびプレート線ＰＬＬ0 ，ＰＬＬ1 ，・・・も、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。
【００２９】
第１ブロック１１０のビット線ＢＬＵ0 ，ＢＬＵ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。同様に、第２ブロック１２０のビット線ＢＬＬ0 ，ＢＬＬ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。
【００３０】
第１ブロック１１０のメモリセルＭＵ0 ，ＭＵ1 ，・・・は、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・とビット線ＢＬＵ0 ，ＢＬＵ1 とが交差する位置に、それぞれ配置される。メモリセルＭＵ0 ，ＭＵ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＵ0 ，ＴＵ1 ，・・・と、強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＵ0 ，ＴＵ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・の他端は、対応するプレート線に接続される。同様に、第２ブロック１２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・は、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・とビット線ＢＬＬ0 ，ＢＬＬ1 とが交差する位置に、それぞれ配置される。メモリセルＭＬ0 ，ＭＬ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＬ0 ，ＴＬ1 ，・・・と、強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＬ0 ，ＴＬ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・の他端は、対応するプレート線に接続される。
【００３１】
第１ブロック１１０のプリチャージ制御線ＰＣＨＧＵ、選択信号線ＳＥＬＵおよび活性化信号線ＳＡＥＵは、ビット線ＢＬＵ0 ，ＢＬＵ1 と直交するように配置される。同様に、第２ブロック１２０のプリチャージ制御線ＰＣＨＧＬ、選択信号線ＳＥＬＬおよび活性化信号線ＳＡＥＬは、ビット線ＢＬＬ0 ，ＢＬＬ1 と直交するように配置される。
【００３２】
第１ブロック１１０のプリチャージトランジスタＰＣＴＵ0 ，ＰＣＴＵ1 は、それぞれ、プリチャージ制御線ＰＣＨＧＵにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。同様に、第２ブロック１２０のプリチャージトランジスタＰＣＴＬ0 ，ＰＣＴＬ1 は、それぞれ、プリチャージ制御線ＰＣＨＧＬにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。
【００３３】
第１ブロック１１０のビット線選択トランジスタＳＥＴＵ0 ，ＳＥＴＵ1 は、それぞれ、選択線ＳＥＬＵにゲートが接続され、対応するビット線にソースが接続され、データバス１３０にドレインが接続される。同様に、第２ブロック１２０のビット線選択トランジスタＳＥＴＬ0 ，ＳＥＴＬ1 は、それぞれ、選択線ＳＥＬＬにゲートが接続され、対応するビット線にソースが接続され、データバス１４０にドレインが接続される。
【００３４】
第１ブロック１１０のセンスアンプＳＡＵは、信号ＳＡＥＵがハイレベルのときに活性化し、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位差を増幅する。同様に、第２ブロック１２０のセンスアンプＳＡＬは、信号ＳＡＥＬがハイレベルのときに活性化し、ビット線ＢＬＬ0 ，ＢＬＬ1 の電位差を増幅する。この実施の形態では、第１ブロック１１０のメモリセルＭＵ0 ，ＭＵ1 ，・・・から記憶データを読み出した場合には、第１ブロック１１０のセンスアンプＳＡＵを用いた増幅が行われる。一方、第２ブロック１２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・から記憶データを読み出した場合には、第２ブロック１２０のセンスアンプＳＡＬを用いた増幅が行われる。なお、この実施の形態では、センスアンプＳＡＵ，ＳＡＬのタイプは限定されないので、詳細な内部構成の説明は省略する。
【００３５】
スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 は、切り換え制御線ＳＷにゲートが接続され、対応する第１ブロック１１０のビット線にソース・ドレインの一方が接続され、且つ、対応する第１ブロック１１０ビット線にソース・ドレインの他方が接続される。
【００３６】
次に、図１に示したＦｅＲＡＭ１００の読み出し動作について、図２のタイミングチャートを用いて説明する。ここでは、メモリセルＭＵ0 ，ＭＵ1 に格納されたデータを読み出す場合を例に採って説明する。図２において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のしきい値電圧Ｖt 程度高い電位を示している。
【００３７】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷの電位はＨレベルである。これにより、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 はオンしているので、ビット線ＢＬＵ0 ，ＢＬＬ0 は接続されており、且つ、ビット線ＢＬＵ1 ，ＢＬＬ1 も接続されている。
【００３８】
メモリセルＭＵ0 ，ＭＵ1 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧＵ，ＰＣＨＧＬの電位をＬレベルにする。これにより、トランジスタＰＣＴＵ0 ，ＰＣＴＵ1 ，ＰＣＴＬ0 ，ＰＣＴＬ1 がオフするので、ビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 はフローティング状態になる。
【００３９】
次に、時刻ｔ２において、ワード線ＷＬＵ0 ，ＷＬＵ1 をＶｈレベルにする。これにより、メモリセルＭＵ0 ，ＭＵ1 のトランジスタＴＵ0 ，ＴＵ1 がオンして、強誘電体キャパシタＣＵ0 ，ＣＵ1 の一方の端子が、ビット線ＢＬＵ0 ，ＢＬＵ1 と導通する。ワード線ＷＬＵ0 ，ＷＬＵ1 をＨレベルではなくＶｈレベルにするのは、トランジスタＴＵ0 ，ＴＵ1 は、出力電圧（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔだけ低くなるからである。
【００４０】
続いて、時刻ｔ３で、プレート線ＰＬＵ0 をＨレベルにする。これにより、このプレート線ＰＬＵ0 の電位が、強誘電体キャパシタＣＵ0 ，ＣＵ1 およびトランジスタＴＵ0 ，ＴＵ1 を介して、ビット線ＢＬＵ0 ，ＢＬＵ1 に印加される。このため、ビット線ＢＬ1 ，ＢＬ2 に、読み出し電位（Ｖ0 またはＶ1 ）が発生する。上述のように、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 はオンしているので、ビット線ＢＬＵ0 ，ＢＬＵ1 はそれぞれビット線ＢＬＬ0 ，ＢＬＬ1 に接続されている。したがって、ビット線ＢＬＬ0 ，ＢＬＬ1 に接続された選択トランジスタＴＬ0 ，ＴＬ1 ，・・・によって、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスは十分に大きくなる。このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 も、十分に大きくなる。
【００４１】
時刻ｔ４では、切り換え制御線ＳＷをＬレベルにする。これにより、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 はオフするので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 とは切断され、且つ、ビット線ＢＬＵ1 とビット線ＢＬＬ1 とは切断される。したがって、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスは、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 がオンしているときの半分になる。
【００４２】
時刻ｔ５では、信号ＳＡＥＵをＨレベルにして、センスアンプＳＡＵを活性化する。これにより、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位差が増幅される。この実施の形態では、増幅時には、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡＵからビット線ＢＬＵ0 ，ＢＬＵ1 に供給される電流が小さく、したがって、センスアンプＳＡＵの消費電力も小さい。
【００４３】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬＵをＨレベルにする。これにより、トランジスタＳＥＴＵ0 ，ＳＥＴＵ1 がオンし、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位が、データバス１３０に出力される。
【００４４】
次に、時刻ｔ７に、プレート線ＰＬＵ0 の電位をＬレベルに戻す。
【００４５】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧＵ，ＰＣＨＧＬの電位をＨレベルに戻すとともに、信号ＳＡＥＵ，ＳＥＬＵの電位をＬレベルにする。これにより、トランジスタＰＣＴＵ0 ，ＰＣＴＵ1 ，ＰＣＴＬ0 ，ＰＣＴＬ1 がオンしてビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 を接地するとともに、読み出しデータが出力されなくなる。また、時刻ｔ８には、切り換え制御線ＳＷが、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 がオンするので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 とは接続され、且つ、ビット線ＢＬＵ1 とＢＬＬ1 とは接続される。
【００４６】
時刻ｔ９には、ワード線ＷＬＵ0 ，ＷＬＵ1 の電位をＬレベルにして、トランジスタＴＵ0 ，ＴＵ1 をオフさせる。これにより、読み出し動作が終了する。
【００４７】
なお、第１ブロック１１０の他のメモリセルＭＵ2 ，ＭＵ3 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【００４８】
一方、第２ブロック１２０メモリセルＭＬ0 ，ＭＬ1 ，・・・のいずれかから記憶データを読み出す場合には、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 をオフした後（図２のｔ４参照）、第２ブロック１２０のセンスアンプＳＡＬを活性化して（時刻ｔ５に相当）、読み出しデータを増幅する。そして、増幅後のデータが、トランジスタＳＥＴＬ0 ，ＳＥＴＬ1 を介してデータバス１４０側に出力される（時刻ｔ６に相当）。すなわち、読み出しデータの増幅には、読み出しが行われるメモリセルに対応するセンスアンプ（スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 をオフした後に、そのメモリセルに接続されている方のセンスアンプ）が、使用される。
【００４９】
このように、この実施の形態に係るＦｅＲＡＭ１００では、メモリセルのトランジスタから記憶データを読み出す際には、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 をオンさせてビット線ＢＬＵ0 ，ＢＬＬ0 およびビット線ＢＬＵ1 ，ＢＬＬ1 を接続する。このため、読み出し時（時刻ｔ３参照）のビット線ＢＬＵ0 ，ＢＬＵ1 のキャパシタンスを、十分に大きくすることができる。そして、これにより、読み出しマージンΔＶを十分に大きくすることができるので、ＦｅＲＡＭの歩留まりを向上させることができる。
【００５０】
また、この実施の形態に係るＦｅＲＡＭでは、ビット線上に読み出されたデータをセンスアンプＳＡＵ，ＳＡＬで増幅する際には、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 をオフさせてビット線ＢＬＵ0 ，ＢＬＬ0 およびビット線ＢＬＵ1 ，ＢＬＬ1 をそれぞれ切断することとした。上述のように、ビット線ＢＬＵ0 ，ＢＬＬ0 のキャパシタンスとビット線ＢＬＵ1 ，ＢＬＬ1 のキャパシタンスとは同一であるので、増幅時（時刻ｔ５参照）のキャパシタンスを、データ読み出し時のキャパシタンスの半分にすることができる。そして、これにより、センスアンプＳＡＵ，ＳＡＬの消費電力を低減することができる。
【００５１】
上述のように、この実施の形態では、第１ブロック１１０のメモリセル数と第２ブロック１２０のメモリセル数とを同一とした。しかし、これらのブロック１１０，１２０のメモリセル数は同一でなくてもよい。例えば、第１ブロック１１０のメモリセル数と第２ブロック１２０のメモリセル数との比を１：２とすれば、第１ブロック１１０の各ビット線ＢＬＵ0 ，ＢＬＵ1 と第２ブロック１２０の各ビット線ＢＬＬ0 ，ＢＬＬ1 とのキャパシタンスの比は、ほぼ１：２になる（上述のように、ビット線のキャパシタンスの大部分は、メモリセルトランジスタの接合キャパシタンスである）。したがって、第１ブロック１１０内のメモリセルＭＵ0 ，ＭＵ1 ，・・・からデータを読み出す場合の消費電力は従来のほぼ３分の１になり、第２ブロック１２０内のメモリセルＭＬ0 ，ＭＬ1 ，・・・からデータを読み出す場合の消費電力は従来のほぼ３分の２になる。したがって、第１ブロック１１０内のメモリセルＭＵ0 ，ＭＵ1 ，・・・には読み出し頻度の高いデータを記憶させ且つ第２ブロック１２０内のメモリセルＭＬ0 ，ＭＬ1 ，・・・には読み出し頻度の低いデータを記憶させることにより、ブロック１１０，１２０のメモリセル数が同一の場合よりも、さらに消費電力を低減させることができる。例えば、１個のＦｅＲＡＭ内にプログラム記憶領域とデータ記憶領域とを設ける場合、ビット線１本当たりのメモリセル数が少ない方をプログラム記憶領域にし、多い方をデータ記憶領域にすれば、消費電力は低減される。一般に、プログラム記憶領域の方がアクセス頻度が高くなるからである。
【００５２】
第２の実施の形態
以下、この発明の第２の実施の形態に係る半導体装置について、２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭを例に採って説明する。
【００５３】
この実施の形態は、各ブロックのセンスアンプなどが共通化されている点で、第１の実施の形態と異なる。
【００５４】
図３は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。
【００５５】
図３に示したように、ＦｅＲＡＭ３００のメモリセルアレイは、各列毎に、２個のブロック３１０，３２０と、プリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 と、センスアンプＳＡと、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 と、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 とを備えている。第１のブロック３１０は、メモリセルＭＵ0 ，ＭＵ1 ，・・・と、スイッチトランジスタＳＷＵＴ0 ，ＳＷＵＴ1 と、ビット線（支線）ＢＬＵ0 ，ＢＬＵ1 とを備えている。同様に、第２のブロック３２０は、メモリセルＭＬ0 ，ＭＬ1 ，・・・と、スイッチトランジスタＳＷＬ0 ，ＳＷＬ1 と、ビット線（支線）ＢＬＬ0 ，ＢＬＬ1 とを備えている。各列の第１ブロック３１０に共通の制御線として、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・、プレート線ＰＬＵ0 ，ＰＬＵ1 ，・・・および切り換え制御線ＳＷＵが設けられている。同様に、各列の第２のブロック３２０に共通の制御線として、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・、プレート線ＰＬＬ0 ，ＰＬＬ1 ，・・・および切り換え制御線ＳＷＬが設けられている。また、各列のプリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 、センスアンプＳＡ、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 に共通の制御線として、プリチャージ制御線ＰＣＨＧ、活性化信号線ＳＡＥおよび選択線ＳＥＬが設けられている。
【００５６】
この実施の形態では、第１ブロック３１０のメモリセルＭＵ0 ，ＭＵ1 ，・・・の個数と、第２ブロック３２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・の個数とが、同一であるとする。これにより、これらのビット線のキャパシタンスは同一になる。この実施の形態では、ビット線ＢＬＵ0 ，ＢＬＬ0 の寄生キャパシタンスの和およびビット線ＢＬＬ0 ，ＢＬＬ1 の寄生キャパシタンスの和が、それぞれ十分な読み出しマージンΔＶ（図２１参照）が行われるような値に、設定される。
【００５７】
各第１ブロック３１０に共通のワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・およびプレート線ＰＬＵ0 ，ＰＬＵ1 ，・・・は、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。同様に、各第２ブロック３２０に共通のワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・およびプレート線ＰＬＬ0 ，ＰＬＬ1 ，・・・も、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。
【００５８】
第１ブロック３１０のビット線ＢＬＵ0 ，ＢＬＵ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。同様に、第２ブロック３２０のビット線ＢＬＬ0 ，ＢＬＬ1 も、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。
【００５９】
グローバルビット線ＧＢＬ0 ，ＧＢＬ1 は、スイッチトランジスタＳＷＵＴ0 ，ＳＷＵＴ1 を介して第１ブロック３１０のビット線ＢＬＵ0 ，ＢＬＵ1 に接続され、且つ、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 を介して第２ブロック３２０のビット線ＢＬＬ0 ，ＢＬＬ1 に接続される。スイッチトランジスタＳＷＵＴ0 ，ＳＷＵＴ1 のゲートは切り換え制御線ＳＷＵに接続され、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 のゲートは切り換え制御線ＳＷＬに接続される。
【００６０】
第１ブロック３１０のメモリセルＭＵ0 ，ＭＵ1 ，・・・は、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・とビット線ＢＬＵ0 ，ＢＬＵ1 とが交差する位置に、それぞれ配置される。メモリセルＭＵ0 ，ＭＵ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＵ0 ，ＴＵ1 ，・・・と、強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＵ0 ，ＴＵ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・の他端は、対応するプレート線に接続される。同様に、第２ブロック３２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・は、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・とビット線ＢＬＬ0 ，ＢＬＬ1 とが交差する位置に、それぞれ配置される。メモリセルＭＬ0 ，ＭＬ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＬ0 ，ＴＬ1 ，・・・と、強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＬ0 ，ＴＬ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・の他端は、対応するプレート線に接続される。
【００６１】
プリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 は、それぞれ、プリチャージ制御線ＰＣＨＧにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。
【００６２】
ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 は、それぞれ、選択線ＳＥＬにゲートが接続され、対応するビット線にソースが接続され、データバス３３０にドレインが接続される。
【００６３】
センスアンプＳＡは、信号ＳＡＥがハイレベルのときに活性化し、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位を増幅する。なお、この実施の形態では、センスアンプＳＡのタイプは限定されないので、詳細な内部構成の説明は省略する。
【００６４】
次に、図３に示したＦｅＲＡＭ３００の読み出し動作について、図４のタイミングチャートを用いて説明する。ここでは、メモリセルＭＵ0 ，ＭＵ1 に格納されたデータを読み出す場合を例に採って説明する。図４において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のしきい値電圧Ｖt 程度高い電位を示している。
【００６５】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷＵ，ＳＷＬの電位はＨレベルである。これにより、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・のビット線はグローバルビット線に接続されている。
【００６６】
メモリセルＭＵ0 ，ＭＵ1 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 はフローティング状態になる。
【００６７】
次に、時刻ｔ２において、ワード線ＷＬＵ0 ，ＷＬＵ1 をＶｈレベルにする。これにより、メモリセルＭＵ0 ，ＭＵ1 のトランジスタＴＵ0 ，ＴＵ1 がオンして、強誘電体キャパシタＣＵ0 ，ＣＵ1 の一方の端子が、ビット線ＢＬＵ0 ，ＢＬＵ1 と導通する。ワード線ＷＬＵ0 ，ＷＬＵ1 をＨレベルではなくＶｈレベルにするのは、トランジスタＴＵ0 ，ＴＵ1 は、出力電圧（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔだけ低くなるからである。
【００６８】
続いて、時刻ｔ３で、プレート線ＰＬＵ0 をＨレベルにする。これにより、このプレート線ＰＬＵ0 の電位が、強誘電体キャパシタＣＵ0 ，ＣＵ1 およびトランジスタＴＵ0 ，ＴＵ1 を介して、ビット線ＢＬＵ0 ，ＢＬＵ1 に印加される。このため、ビット線ＢＬＵ0 ，ＢＬＵ1 に、読み出し電位（Ｖ0 またはＶ1 ）が発生する。上述のように、ビット線ＢＬＵ0 ，ＢＬＬ0 ，ＢＬＵ1 ，ＢＬＬ1 はグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に接続されているので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスは十分に大きい。このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 も、十分に大きくなる。
【００６９】
時刻ｔ４では、第２ブロック３２０の切り換え制御線ＳＷＬを、Ｌレベルにする。これにより、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 がオフするので、ビット線ＢＬＬ0 ，ＢＬＬ1 はグローバルビット線ＧＢＬ0 ，ＧＢＬ1 から切断される。したがって、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスは、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 がオンしているときの約半分になる。
【００７０】
時刻ｔ５では、信号ＳＡＥをＨレベルにして、センスアンプＳＡを活性化する。これにより、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅される。この実施の形態では、増幅時には、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さいので、センスアンプＳＡからグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に供給される電流が小さくなり、したがって、センスアンプＳＡの消費電力が小さくなる。
【００７１】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬをＨレベルにする。これにより、トランジスタＳＥＴ0 ，ＳＥＴ1 がオンし、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位が、データバス３３０に出力される。
【００７２】
次に、時刻ｔ７に、プレート線ＰＬＵ0 の電位をＬレベルに戻す。
【００７３】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ0 ，ＧＢＬ1 を接地するとともに、センスアンプＳＡが読み出しデータを出力しなくなる。また、時刻ｔ８には、切り換え制御線ＳＷＬが、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 がオンするので、ビット線ＢＬＬ0 ，ＢＬＬ1 はグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に接続される。
【００７４】
時刻ｔ９には、ワード線ＷＬＵ0 ，ＷＬＵ1 の電位をＬレベルにして、トランジスタＴＵ0 ，ＴＵ1 をオフさせる。これにより、読み出し動作が終了する。
【００７５】
なお、第１ブロック３１０の他のメモリセルＭＵ2 ，ＭＵ3 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【００７６】
一方、第２ブロック３２０メモリセルＭＬ0 ，ＭＬ1 ，・・・から記憶データを読み出す場合には、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 を充電した後で（図４のｔ３参照）、スイッチトランジスタＳＷＵＴ0 ，ＳＷＵＴ1 をオフする（図４のｔ４参照）。すなわち、読み出しデータの増幅時に、第１ブロック３１０のビット線ＢＬＵ0 ，ＢＬＵ1 が、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 から切り離される。
【００７７】
このように、この実施の形態に係るＦｅＲＡＭでは、第１の実施の形態に係るＦｅＲＡＭと同様の理由により、十分に大きい読み出しマージンΔＶを確保しつつデータ増幅時のキャパシタンスの半分にすることができ、したがって、歩留まりを向上させ且つ消費電力を低減することができる。
【００７８】
加えて、この実施の形態に係るＦｅＲＡＭによれば、センスアンプなどを共通化したので、上述の第１の実施の形態と比較して、集積回路全体としての面積を小さくすることができる。
【００７９】
上述のように、この実施の形態では、第１ブロック３１０のメモリセル数と第２ブロック３２０のメモリセル数とを同一とした。しかし、これらのブロック３１０，３２０のメモリセル数は同一でなくてもよい。そして、メモリセル数が多い方のブロックに読み出し頻度の低いデータを記憶させ且つメモリセル数が少ない方のブロックに読み出し頻度の高いデータを記憶させることにより、消費電力をさらに低減させることができる。
【００８０】
第３の実施の形態
以下、この発明の第３の実施の形態に係る半導体装置について、２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭを例に採って説明する。
【００８１】
この実施の形態は、１列分のメモリセルアレイが３個以上のブロックに分割されている点等で、上述の第１の実施の形態と異なる。
【００８２】
図５は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。
【００８３】
図５に示したように、ＦｅＲＡＭ５００のメモリセルアレイは、各列毎に、複数個（３個以上）のブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃ，・・・を備える。第１のブロック５１０−Ａは、メモリセルＭＡ0 ，ＭＡ1 ，・・・と、プリチャージトランジスタＰＣＴＡ0 ，ＰＣＴＡ1 と、センスアンプＳＡＡと、ビット線選択トランジスタＳＥＴＡ0 ，ＳＥＴＡ1 と、ビット線（部分線）ＢＬＡ0 ，ＢＬＡ1 とを備えている。各列に共通の制御線として、ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・と、プレート線ＰＬＡ0 ，ＰＬＡ1 ，・・・と、プリチャージ制御線ＰＣＨＧＡと、活性化信号線ＳＡＥＡと、選択線ＳＥＬＡとが設けられている。
【００８４】
第２のブロック５１０−Ｂは、メモリセルＭＢ0 ，ＭＢ1 ，・・・と、プリチャージトランジスタＰＣＴＢ0 ，ＰＣＴＢ1 と、センスアンプＳＡＢと、ビット線選択トランジスタＳＥＴＢ0 ，ＳＥＴＢ1 と、ビット線（部分線）ＢＬＢ0 ，ＢＬＢ1 とを備えている。各列に共通の制御線として、ワード線ＷＬＢ0 ，ＷＬＢ1 ，・・・と、プレート線ＰＬＢ0 ，ＰＬＢ1 ，・・・と、プリチャージ制御線ＰＣＨＧＢと、活性化信号線ＳＡＥＢと、選択線ＳＥＬＢとが設けられている。
【００８５】
第３のブロック５１０−Ｃは、メモリセルＭＣ0 ，ＭＣ1 ，・・・と、プリチャージトランジスタＰＣＴＣ0 ，ＰＣＴＣ1 と、センスアンプＳＡＣと、ビット線選択トランジスタＳＥＴＣ0 ，ＳＥＴＣ1 と、ビット線（部分線）ＢＬＣ0 ，ＢＬＣ1 とを備えている。各列に共通の制御線として、ワード線ＷＬＣ0 ，ＷＬＣ1 ，・・・と、プレート線ＰＬＣ0 ，ＰＬＣ1 ，・・・と、プリチャージ制御線ＰＣＨＧＣと、活性化信号線ＳＡＥＣと、選択線ＳＥＬＣとが設けられている。
【００８６】
４番目以降のブロックについても、第１〜第３のブロックの構成と同様である。
【００８７】
第１ブロック５１０−Ａのビット線ＢＬＡ0 ，ＢＬＡ1 と第２ブロック５１０−Ｂのビット線ＢＬＢ0 ，ＢＬＢ1 とは、それぞれ、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 を介して接続されている。第２ブロック５１０−Ｂのビット線ＢＬＢ0 ，ＢＬＢ1 と第３ブロック５１０−Ｃのビット線ＢＬＣ0 ，ＢＬＣ1 とは、それぞれ、スイッチトランジスタＳＷＢＴ0 ，ＳＷＢＴ1 を介して接続されている。また、第３ブロック５１０−Ｂのビット線ＢＬＢ0 ，ＢＬＢ1 と第４ブロックのビット線（図示せず）とは、それぞれ、スイッチトランジスタＳＷＣＴ0 ，ＳＷＣＴ1 を介して接続されている。各スイッチトランジスタのゲートは、切り換え制御線ＳＷに接続されている。
【００８８】
この実施の形態では、各ブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃ，・・・のメモリセル数を、同一とする。これにより、各ビット線のキャパシタンスは同一になる。
【００８９】
第１ブロック５１０−Ａのワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・およびプレート線ＰＬＡ0 ，ＰＬＡ1 ，・・・は、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のワード線およびプレート線も、同様である。
【００９０】
第１ブロック５１０−Ａのビット線ＢＬＡ0 ，ＢＬＡ1 は、メモリセルアレイの行方向に、２本一組で平行に配置される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のビット線も、同様である。各ビット線のキャパシタンスは、トランジスタの接合キャパシタンスや配線キャパシタンスによって決定される。この実施の形態では、同一列のビット線（例えばＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・）のキャパシタンスの和が、十分な読み出しマージンΔＶ（図２１参照）が得られる値になるように、これらのビット線の寄生キャパシタンスを設定する。
【００９１】
第１ブロック５１０−ＡのメモリセルＭＡ0 ，ＭＡ1 ，・・・は、ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・とビット線ＢＬＡ0 ，ＢＬＡ1 とが交差する位置に、それぞれ配置される。メモリセルＭＡ0 ，ＭＡ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＡ0 ，ＴＡ1 ，・・・と、強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＡ0 ，ＴＡ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・の他端は、対応するプレート線に接続される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のメモリセルも、同様である。
【００９２】
第１ブロック５１０−Ａのプリチャージ制御線ＰＣＨＧＡ、選択信号線ＳＥＬＡおよび活性化信号線ＳＡＥＡは、ビット線ＢＬＡ0 ，ＢＬＡ1 と直交するように配置される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のプリチャージ制御線、選択信号線および活性化信号線も、同様である。
【００９３】
第１ブロック５１０−ＡのプリチャージトランジスタＰＣＴＡ0 ，ＰＣＴＡ1 は、それぞれ、プリチャージ制御線ＰＣＨＧＡにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のプリチャージトランジスタも、同様である。
【００９４】
第１ブロック５１０−Ａのビット線選択トランジスタＳＥＴＡ0 ，ＳＥＴＡ1 は、それぞれ、選択線ＳＥＬＡにゲートが接続され、対応するビット線にソースが接続され、データバス５２０にドレインが接続される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のビット線選択トランジスタも、同様である。
【００９５】
第１ブロック５１０−ＡのセンスアンプＳＡＡは、信号ＳＡＥＡがハイレベルのときに活性化し、ビット線ＢＬＡ0 ，ＢＬＡ1 の電位差を増幅する。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のセンスアンプも、同様である。この実施の形態では、第１ブロック５１０−ＡのメモリセルＭＡ0 ，ＭＡ1 ，・・・から記憶データを読み出した場合には、第１ブロック５１０−ＡのセンスアンプＳＡＡを用いた増幅が行われる。他のブロック５１０−Ｂ，５１０−Ｃ，・・・についても、該当するビット線と同じブロックに属するセンスアンプが増幅を行う。なお、この実施の形態では、センスアンプＳＡＡ，ＳＡＢ，ＳＡＣ，・・・のタイプは限定されないので、詳細な内部構成の説明は省略する。
【００９６】
スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 ，ＳＷＢＴ0 ，ＳＷＢＴ1 ，ＳＷＣＴ0 ，ＳＷＣＴ1 ，・・・は、切り換え制御線ＳＷにゲートが接続され、対応するビット線にソース・ドレインが接続される。
【００９７】
次に、図５に示したＦｅＲＡＭ５００の読み出し動作について、図６のタイミングチャートを用いて説明する。ここでは、メモリセルＭＡ0 ，ＭＡ1 に格納されたデータを読み出す場合を例に採って説明する。図６において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＡ0 ，ＴＡ1 のしきい値電圧Ｖt 程度高い電位を示している。
【００９８】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷの電位はＨレベルである。これにより、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 ，ＳＷＢＴ0 ，ＳＷＢＴ1 ，ＳＷＣＴ0 ，ＳＷＣＴ1 ，・・・はオンしているので、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・は互いに接続されており、且つ、ビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・も互いに接続されている。
【００９９】
メモリセルＭＡ0 ，ＭＡ1 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位をＬレベルにする。これにより、トランジスタＰＣＴＡ0 ，ＰＣＴＢ0 ，ＰＣＴＣ0 ，・・・がオフするのでビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 はフローティング状態になり、且つ、トランジスタＰＣＴＡ1 ，ＰＣＴＢ1 ，ＰＣＴＣ1 ，・・・がオフするのでビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 はフローティング状態になる。
【０１００】
次に、時刻ｔ２において、ワード線ＷＬＡ0 ，ＷＬＡ1 をＶｈレベルにする。これにより、メモリセルＭＡ0 ，ＭＡ1 のトランジスタＴＡ0 ，ＴＡ1 がオンして、強誘電体キャパシタＣＡ0 ，ＣＡ1 の一方の端子が、ビット線ＢＬＡ0 ，ＢＬＡ1 と導通する。ワード線ＷＬＡ0 ，ＷＬＡ1 をＨレベルではなくＶｈレベルにするのは、トランジスタＴＡ0 ，ＴＡ1 は、出力電圧（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔだけ低くなるからである。
【０１０１】
続いて、時刻ｔ３で、プレート線ＰＬＡ0 をＨレベルにする。これにより、このプレート線ＰＬＡ0 の電位が、強誘電体キャパシタＣＡ0 ，ＣＡ1 およびトランジスタＴＡ0 ，ＴＡ1 を介して、ビット線ＢＬＡ0 ，ＢＬＡ1 に印加される。このため、ビット線ＢＬＡ1 ，ＢＬＡ2 に、読み出し電位（Ｖ0 またはＶ1 ）が発生する。上述のように、スイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，ＳＷＣＴ0 ・・・はオンしているので、ビット線ＢＬＡ0 はビット線ＢＬＢ0 ，ＢＬＣ0 ，・・・に接続されており、したがって、ビット線ＢＬＡ0 の寄生キャパシタンスは十分に大きい。同様に、スイッチトランジスタＳＷＡＴ1 ，ＳＷＢＴ1 ，ＳＷＣＴ1 ・・・はオンしているので、ビット線ＢＬＡ1 はビット線ＢＬＢ1 ，ＢＬＣ1 ，・・・に接続されており、したがって、ビット線ＢＬＡ1 の寄生キャパシタンスは十分に大きい。このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 は、十分に大きくなる。
【０１０２】
時刻ｔ４では、切り換え制御線ＳＷをＬレベルにする。これにより、スイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，・・・およびスイッチトランジスタＳＷＡＴ1 ，ＳＷＢＴ1 ・・・がそれぞれオフするので、ビット線ＢＬＡ0 ，ＢＬＡ1 が他のビット線から切断される。したがって、ビット線ＢＬＡ0 ，ＢＬＡ1 の寄生キャパシタンスは、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 がオンしているときよりも小さくなる。例えば、メモリセルアレイの各列が３個のブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃに分割されている場合、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 をオフさせることにより、寄生キャパシタンスは３分の１になる。
【０１０３】
時刻ｔ５では、信号ＳＡＥＡをＨレベルにして、センスアンプＳＡＡを活性化する。これにより、ビット線ＢＬＡ0 ，ＢＬＡ1 の電位差が増幅される。この実施の形態では、増幅時には、ビット線ＢＬＡ0 ，ＢＬＡ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡＡからビット線ＢＬＡ0 ，ＢＬＡ1 に供給される電流が小さくなり、したがって、センスアンプＳＡＡの消費電力が小さくなる。
【０１０４】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬＡをＨレベルにする。これにより、トランジスタＳＥＴＡ0 ，ＳＥＴＡ1 がオンし、ビット線ＢＬＡ0 ，ＢＬＡ1 の電位が、データバス５２０に出力される。
【０１０５】
次に、時刻ｔ７に、プレート線ＰＬＡ0 の電位をＬレベルに戻す。
【０１０６】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位をＨレベルに戻すとともに、信号ＳＡＥＡの電位をＬレベルにする。これにより、トランジスタＰＣＴＡ0 ，ＰＣＴＡ1 ，ＰＣＴＢ0 ，ＰＣＴＢ1 ，・・・がオンして各ビット線ＢＬＡ0 ，ＢＬＡ1 ，ＢＬＢ0 ，ＢＬＢ1 ，・・・を接地するとともに、センスアンプＳＡＡが読み出しデータを出力しなくなる。また、時刻ｔ８には、切り換え制御線ＳＷが、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 ，ＳＷＢＴ0 ，ＳＷＢＴ1 ，・・・がオンするので、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・は互いに接続され、且つ、ビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・も互いに接続される。
【０１０７】
時刻ｔ９には、ワード線ＷＬＡ0 ，ＷＬＡ1 の電位をＬレベルにして、トランジスタＴＡ0 ，ＴＡ1 をオフさせる。これにより、読み出し動作が終了する。
【０１０８】
なお、第１ブロック５１０−Ａの他のメモリセルＭＡ2 ，ＭＡ3 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【０１０９】
一方、他のブロック５１０−Ｂ，５１０−Ｃ，・・・メモリセルから記憶データを読み出す場合も、使用するセンスアンプやビット線選択トランジスタなどが異なることを除いて、上述のメモリセルＭＵ1 の読み出し動作と同様である。
【０１１０】
このように、この実施の形態に係るＦｅＲＡＭ５００では、第１の実施の形態に係るＦｅＲＡＭと同様の理由により、十分に大きい読み出しマージンΔＶを確保しつつデータ増幅時のキャパシタンスを減らすことができ、したがって、歩留まりを向上させ且つ消費電力を低減することができる。
【０１１１】
この実施の形態は、ＳＯＩ(Silicon On Insulator)基板上にＦｅＲＡＭを形成する場合に、特に有効である。通常、ＳＯＩ基板上に形成されたトランジスタの接合容量は、シリコン基板上に形成されたトランジスタの接合容量の、１０分の１以下である。このため、ＳＯＩ基板を用いてＦｅＲＡＭを作製する場合、最適なキャパシタンスを得るためには、シリコン基板で作製する場合の１０倍のトランジスタを、各ビット線に接続しなければならない。例えば、シリコン基板の場合に、各ビット線に接続されるトランジスタ数の最適値が２５６個であったとすると、ＳＯＩ基板の場合には２５６０個となる。このため、ＳＯＩ基板を用いたＦｅＲＡＭでは、ビット線が非常に長くなる。したがって、メモリセルアレイの各列の分割数を増やすことによってスイッチトランジスタ数が増加しても、ビット線の全体的な長さに与える影響は少なく、このため、回路規模を増大させるという不利益も小さい。その一方で、各列の分割数を増やすことによって、センスアンプの消費電力は、上述の第１、第２の実施形態よりも、さらに少なくすることができる。
【０１１２】
上述のように、この実施の形態では、各ブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃ，・・・のメモリセル数とを同一とした。しかし、これらのブロックのメモリセル数は同一でなくてもよい。そして、メモリセル数が多いブロックほど読み出し頻度の低いデータを記憶させることとすれば、消費電力をさらに低減させることができる。
【０１１３】
第４の実施の形態
以下、この発明の第４の実施の形態に係る半導体装置について、２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭを例に採って説明する。
【０１１４】
この実施の形態は、１列分のメモリセルアレイが３個以上のブロックに分割されている点等で上述の第２の実施の形態と異なる。
【０１１５】
図７は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。
【０１１６】
図７に示したように、ＦｅＲＡＭ７００のメモリセルアレイは、各列毎に、３個以上のブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・と、プリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 と、センスアンプＳＡと、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 と、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 とを備えている。第１のブロック７１０−Ａは、メモリセルＭＡ0 ，ＭＡ1 ，・・・と、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 と、ビット線（支線）ＢＬＡ0 ，ＢＬＡ1 とを備えている。各列の第１ブロック７１０−Ａに共通の制御線として、ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・、プレート線ＰＬＡ0 ，ＰＬＡ1 ，・・・および切り換え制御線ＳＷＡが設けられている。２番目以降のブロックについても、同様である。加えて、各列のプリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 、センスアンプＳＡ、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 に共通の制御線として、プリチャージ制御線ＰＣＨＧ、活性化信号線ＳＡＥおよび選択線ＳＥＬが設けられている。
【０１１７】
この実施の形態では、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・のメモリセル数は、同一であるとする。これにより、これらのブロックのビット線のキャパシタンスは、ほぼ同一になる。
【０１１８】
第１ブロック７１０−Ａに共通のワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・およびプレート線ＰＬＡ0 ，ＰＬＡ1 ，・・・は、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。他のブロック７１０−Ｂ，７１０−Ｃ，・・・のワード線およびプレート線も同様である。
【０１１９】
第１ブロック７１０−Ａのビット線ＢＬＡ0 ，ＢＬＡ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。他のブロック７１０−Ｂ，７１０−Ｃ，・・・のビット線も同様である。各ビット線の寄生キャパシタンスは、トランジスタの接合キャパシタンスや配線キャパシタンスによって決定される。この実施の形態では、同一ビット線のキャパシタンスの和が、十分な読み出しマージンΔＶ（図２１参照）が得られる値になるように、これらのビット線の寄生キャパシタンスを設定する。
【０１２０】
グローバルビット線ＧＢＬ0 ，ＧＢＬ1 は、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 を介して第１ブロック７１０−Ａのビット線ＢＬＡ0 ，ＢＬＡ1 に接続される。スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 のゲートは、切り換え制御線ＳＷＡに接続される。他のブロック７２０−Ｂ，７２０−Ｃ，・・・についても、同様である。
【０１２１】
第１ブロック７１０−ＡのメモリセルＭＡ0 ，ＭＡ1 ，・・・は、ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・とビット線ＢＬＡ0 ，ＢＬＡ1 とが交差する位置に、それぞれ配置される。メモリセルＭＡ0 ，ＭＡ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＡ0 ，ＴＡ1 ，・・・と、強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＡ0 ，ＴＡ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・の他端は、対応するプレート線に接続される。他のブロック７１０−Ｂ，７１０−Ｃ，・・・の各メモリセルも、同様である。
【０１２２】
プリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 は、それぞれ、プリチャージ制御線ＰＣＨＧにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。
【０１２３】
ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 は、それぞれ、選択線ＳＥＬにゲートが接続され、対応するビット線にソースが接続され、データバス７２０にドレインが接続される。
【０１２４】
センスアンプＳＡは、信号ＳＡＥがハイレベルのときに活性化し、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差を増幅して出力する。なお、この実施の形態では、センスアンプＳＡのタイプは限定されないので、詳細な内部構成の説明は省略する。
【０１２５】
次に、図７に示したＦｅＲＡＭ７００の読み出し動作について、図８のタイミングチャートを用いて説明する。ここでは、メモリセルＭＡ0 ，ＭＡ1 に格納されたデータを読み出す場合を例に採って説明する。図８において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＡ0 ，ＴＡ1 ，・・・のしきい値電圧Ｖt 程度高い電位を示している。
【０１２６】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷＡ，ＳＷＢ，ＳＷＣ，・・・の電位はＨレベルである。これにより、スイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，ＳＷＣＴ0 ，・・・およびＳＷＡＴ1 ，ＳＷＢＴ1 ，ＳＷＣＴ1 ，・・・はオンしているので、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・はグローバルビット線ＧＢＬ0 に接続されており、且つ、ビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・はグローバルビット線ＧＢＬ1 に接続されている。
【０１２７】
メモリセルＭＵ0 ，ＭＵ1 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 はフローティング状態になる。
【０１２８】
次に、時刻ｔ２において、ワード線ＷＬＡ0 ，ＷＬＡ1 をＶｈレベルにする。これにより、メモリセルＭＡ0 ，ＭＡ1 のトランジスタＴＡ0 ，ＴＡ1 がオンして、強誘電体キャパシタＣＡ0 ，ＣＡ1 の一方の端子が、ビット線ＢＬＡ0 ，ＢＬＡ1 と導通する。ワード線ＷＬＡ0 ，ＷＬＡ1 をＨレベルではなくＶｈレベルにするのは、トランジスタＴＡ0 ，ＴＡ1 は、出力電圧（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔだけ低くなるからである。
【０１２９】
続いて、時刻ｔ３で、プレート線ＰＬＡ0 をＨレベルにする。これにより、このプレート線ＰＬＡ0 の電位が、強誘電体キャパシタＣＡ0 ，ＣＡ1 およびトランジスタＴＡ0 ，ＴＡ1 を介して、ビット線ＢＬＡ0 ，ＢＬＡ1 に印加される。これにより、ビット線ＢＬＡ0 ，ＢＬＡ1 に、読み出し電位（Ｖ0 またはＶ1 ）が発生する。上述のように、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・のビット線はグローバルビット線に接続されているので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスは十分に大きい。このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 も、十分に大きくなる。
【０１３０】
時刻ｔ４では、２番目以降のブロック７１０−Ｂ，７１０−Ｃ，・・・の切り換え制御線ＳＷＢ，ＳＷＣ，・・・を、Ｌレベルにする。これにより、これらのブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・の各ビット線は、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 から切断される。このため、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスは小さくなる。
【０１３１】
時刻ｔ５では、信号ＳＡＥをＨレベルにして、センスアンプＳＡを活性化する。これにより、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅される。この実施の形態では、増幅時には、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さいので、センスアンプＳＡからグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に供給される電流が小さくなり、したがって、センスアンプＳＡの消費電力が小さくなる。
【０１３２】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬをＨレベルにする。これにより、トランジスタＳＥＴ0 ，ＳＥＴ1 がオンし、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位が、データバス７２０に出力される。
【０１３３】
次に、時刻ｔ７に、プレート線ＰＬＡ0 の電位をＬレベルに戻す。
【０１３４】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ0 ，ＧＢＬ1 を接地するとともに、センスアンプＳＡが読み出しデータを出力しなくなる。また、時刻ｔ８には、切り換え制御線ＳＷＢ，ＳＷＣ，・・・が、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＢＴ0 ，ＳＷＣＴ0 ，・・・およびスイッチトランジスタＳＷＢＴ1 ，ＳＷＣＴ1 ，・・・がオンするので、ビット線ＢＬＡ0 ，ＢＬＡ1 はグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に接続される。
【０１３５】
時刻ｔ９には、ワード線ＷＬＡ0 ，ＷＬＡ1 の電位をＬレベルにして、トランジスタＴＡ0 ，ＴＡ1 をオフさせる。これにより、読み出し動作が終了する。
【０１３６】
なお、第１ブロック７１０−Ａの他のメモリセルＭＡ2 ，ＭＡ3 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【０１３７】
一方、他のブロック７１０−Ｂ，７１０−Ｃ，・・・メモリセルから記憶データを読み出す場合には、ビット線選択トランジスタ等が異なることを除いて、上述のメモリセルＭＵ1 からの読み出し動作と同様である。
【０１３８】
このように、この実施の形態に係るＦｅＲＡＭでは、第１の実施の形態に係るＦｅＲＡＭと同様の理由により、十分に大きい読み出しマージンΔＶを確保しつつデータ増幅時のキャパシタンスを減らすことができ、したがって、歩留まりを向上させ且つ消費電力を低減することができる。
【０１３９】
この実施の形態は、上述の第３の実施の形態と同じ理由により、ＳＯＩ基板上にＦｅＲＡＭを形成する場合に、特に有効である。
【０１４０】
上述のように、この実施の形態では、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・のメモリセル数とを同一とした。しかし、これらのブロックのメモリセル数は同一でなくてもよい。そして、メモリセル数が多いブロックほど、読み出し頻度の低いデータを記憶させることとすれば、消費電力をさらに低減させることができる。
【０１４１】
第５の実施の形態
以下、この発明の第５の実施の形態に係る半導体装置について説明する。この実施の形態は、第１の実施形態に係るＦｅＲＡＭ１００（図１参照）を、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例である。
【０１４２】
図９は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。図９において、図１と同じ符号を付した構成要素は、それぞれ、図１の場合と同じものを示している。なお、図９では、簡単化のためにブロック１２０内の構成の一部が省略されているが、後述の追加部分を除いて図１と同様である。
【０１４３】
図９に示したように、ＦｅＲＡＭ９００のメモリセルアレイは、２本の切り換え制御線ＳＷ0 ，ＳＷ1 を備えている。切り換え制御線ＳＷ0 は、各列のスイッチトランジスタＳＷＴ0 のゲートに接続される。また、切り換え制御線ＳＷ1 は、各列のスイッチトランジスタＳＷＴ1 のゲートに接続される。
【０１４４】
さらに、ＦｅＲＡＭ９００のメモリセルアレイは、各列毎に、リファレンスメモリセルＲＭ0 ，ＲＭ1 ，ＲＭ2 ，ＲＭ3 を備えている。さらに、ＦｅＲＡＭ９００は、行方向に沿って設けられた４本のリファレンスワード線ＲＷＬＵ0 ，ＲＷＬＵ1 ，ＲＷＬＬ0 ，ＲＷＬＬ1 、２本のリファレンスプレート線ＲＰＬＵ，ＲＰＬＬおよび２本のリファレンスプリチャージ線ＲＰＣＨＧＵ，ＲＰＣＨＧＬを備えている。
【０１４５】
リファレンスメモリセルＲＭ0 は、選択トランジスタＲＴ0 、強誘電体キャパシタＲＣ0 およびプリチャージトランジスタＲＰＣＴ0 を備えている。選択トランジスタＲＴ0 は、リファレンスワード線ＲＷＬＵ0 にゲートが接続され、ビット線ＢＬＵ0 にドレインが接続されている。強誘電体キャパシタＲＣ0 は、一端が選択トランジスタＲＴ0 のソースに接続され、且つ、他端がプレート線ＲＰＬＵに接続されている。プリチャージトランジスタＲＰＣＴ0 は、ゲートがプリチャージ線ＲＰＣＨＧＵに接続され、ソースが選択トランジスタＲＴ0 のソースに接続され、ドレインが接地されている。
【０１４６】
同様に、リファレンスメモリセルＲＭ1 は選択トランジスタＲＴ1 、強誘電体キャパシタＲＣ1 およびプリチャージトランジスタＲＰＣＴ1 を備えており、リファレンスメモリセルＲＭ2 は選択トランジスタＲＴ2 、強誘電体キャパシタＲＣ2 およびプリチャージトランジスタＲＰＣＴ2 を備えており、リファレンスメモリセルＲＭ3 は選択トランジスタＲＴ3 、強誘電体キャパシタＲＣ3 およびプリチャージトランジスタＲＰＣＴ3 を備えている。これらのメモリセルＲＭ1 ，ＲＭ2 ，ＲＭ3 内の、各トランジスタおよびキャパシタの接続関係は、メモリセルＲＭ0 の場合と同様である。
【０１４７】
次に、図９に示したＦｅＲＡＭ９００の読み出し動作について、図１０のタイミングチャートを用いて説明する。ここでは、メモリセルＭＵ0 に格納されたデータを読み出す場合を例に採って説明する。図１０において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のしきい値電圧Ｖt 程度高い電位を示している。
【０１４８】
メモリセルＭＵ0 からデータが読み出される場合、リファレンスメモリセルとしては、ＲＭ1 が使用される。
【０１４９】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷ0 ，ＳＷ1 の電位はＨレベルである。これにより、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 はオンしているので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 とは接続されており、且つ、ビット線ＢＬＵ1 とビット線ＢＬＬ1 とは接続されている。
【０１５０】
メモリセルＭＵ0 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧＵ，ＰＣＨＧＬの電位をＬレベルにする。これにより、ビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 はフローティング状態になる。加えて、時刻ｔ１に、リファレンス用プリチャージ制御線ＲＰＣＨＧＵの電位がＬレベルにされる。これにより、リファレンスメモリセルＲＭ1 のプリチャージトランジスタＲＰＣＴ1 がオフするので、選択トランジスタＲＴ1 のドレインと強誘電体キャパシタＲＣ1 との接続点も、フローティング状態になる。
【０１５１】
次に、時刻ｔ２において、ワード線ＷＬＵ0 およびリファレンスワード線ＲＷＬＵ1 をＶｈレベルにする。これにより、メモリセルＭＵ0 のトランジスタＴＵ0 ，ＴＵ1 およびリファレンスメモリセルＲＭ1 のトランジスタＲＴ1 がオンするので、強誘電体キャパシタＣＵ0 の一端がビット線ＢＬＵ0 と導通し、且つ、強誘電体キャパシタＲＣ1 の一端がビット線ＢＬＵ1 と導通する。さらに、時刻ｔ２では、切り換え制御線ＳＷ1 をＬレベルにする。これにより、ビット線ＢＬＵ1 とビット線ＢＬＬ1 とが切り離される。
【０１５２】
続いて、時刻ｔ３で、プレート線ＰＬＵ0 およびリファレンスプレート線ＲＰＬＵ0 をＨレベルにする。これにより、プレート線ＰＬＵ0 の電位が強誘電体キャパシタＣＵ0 およびトランジスタＴＵ0 を介してビット線ＢＬＵ0 に印加され、且つ、リファレンスプレート線ＲＰＬＵの電位が強誘電体キャパシタＲＣ1 およびトランジスタＲＴ1 を介してビット線ＢＬＵ1 に印加される。このため、ビット線ＢＬＵ0 には読み出し電位（Ｖ0 またはＶ1 、図１０の例ではＶ0 ）が発生し、ビット線ＢＬＵ1 にはリファレンス電位Ｖr が発生する。
【０１５３】
図１１は、図２１と同様の状態偏移図である。図１１において、点Ｇは、ビット線ＢＬＵ1 にリファレンス電位Ｖr が出力された場合に対応する。ここでは、点Ｇの座標を、（Ｖ3 ｐ4 ）とする。この実施形態では、強誘電体キャパシタＲＣ0 には常に‘０’側に分極しているものとする。したがって、点Ｇは、ヒステリシス曲線Ｈの、Ｐｒ＞０側に位置する。上述したように、ビット線ＢＬＵ1 は、ビット線ＢＬＬ1 から切り離されているので、リファレンス電位Ｖr が出力されるときのキャパシタンスは、ビット線ＢＬＵ0 よりも小さい（例えば２分の１）。このため、直線ＢＧの傾きは、直線ＢＣの傾きθよりも小さくなる。したがって、リファレンス電位Ｖr （＝Ｖcc−Ｖ3 ）は、常に、Ｖ0 よりも大きく且つＶ1 よりも小さい値になる。なお、一般に、強誘電体キャパシタが劣化した場合、Ｐｒ＜０側よりもＰｒ＞０側の方がヒステリシス曲線Ｈの変形が小さい。したがって、強誘電体キャパシタＲＣ0 を常に‘０’側（すなわちＰｒ＞０）に分極させる方が、読み出し電位が安定する。
【０１５４】
時刻ｔ４では、切り換え制御線ＳＷ0 をＬレベルにする。これにより、スイッチトランジスタＳＷＴ0 がオフするので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 が切断される。したがって、ビット線ＢＬＵ0 の寄生キャパシタンスは、スイッチトランジスタＳＷＴ0 がオンしているときの半分になる。
【０１５５】
時刻ｔ５では、信号ＳＡＥＵをＨレベルにして、センスアンプＳＡＵを活性化する。これにより、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位差が増幅される。この実施の形態では、増幅時には、ビット線ＢＬＵ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡＵからビット線ＢＬＵ1 に供給される電流が小さくなり、したがって、センスアンプＳＡＵの消費電力が小さくなる。
【０１５６】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬＵをＨレベルにする。これにより、トランジスタＳＥＴＵ0 ，ＳＥＴＵ1 がオンし、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位が、データバス１３０に出力される。さらに、時刻ｔ６では、リファレンスワード線ＲＷＬＵ1 がＬレベルにされるとともに、リファレンスプリチャージ線ＲＰＣＨＧＵがＨレベルにされる。これにより、ＲＭ0 の記憶値は必ず‘０’になる。
【０１５７】
次に、時刻ｔ７に、プレート線ＰＬＵ0 およびリファレンスプレート線ＲＰＬＵの電位をＬレベルに戻す。
【０１５８】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧＵ，ＰＣＨＧＬの電位をＨレベルに戻すとともに、信号ＳＡＥＵ，ＳＥＬＵの電位をＬレベルにする。これにより、ビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 が接地されるとともに、センスアンプＳＡＵが読み出しデータを出力しなくなる。また、時刻ｔ８には、切り換え制御線ＳＷ0 ，ＳＷ1 が、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 がオンするので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 とが接続され、且つ、ビット線ＢＬＵ1 とビット線ＢＬＬ1 とが接続される。
【０１５９】
時刻ｔ９には、ワード線ＷＬＵ0 の電位をＬレベルにして、トランジスタＴＵ0 , ＴＵ1 をオフさせる。これにより、読み出し動作が終了する。
【０１６０】
なお、他のメモリセルＭＵ1 ，ＭＵ2 ，ＭＵ3 ・・・、ＭＬ0 ，ＭＬ1 ，ＭＬ2 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【０１６１】
このように、この実施の形態によれば、読み出しマージンΔＶが十分に大きく且つセンスアンプの消費電力が小さい、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭを提供することができる。
【０１６２】
加えて、この実施の形態に係るＦｅＲＡＭは、リファレンスメモリセルの記憶値を‘０’にしたので、劣化の影響を受け難いという利点を有する。
【０１６３】
第６の実施の形態
次に、この発明の第６の実施の形態に係る半導体装置について説明する。この実施の形態は、第２の実施の形態に係るＦｅＲＡＭ３００（図３参照）を、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例である。
【０１６４】
図１２は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。図１２において、図３と同じ符号を付した構成要素は、それぞれ、図３の場合と同じものを示している。
【０１６５】
図１２に示したように、ＦｅＲＡＭ１２００のメモリセルアレイは、第１ブロック１１０用の切り換え制御線ＳＷＵ0 ，ＳＷＵ1 と、第２ブロック１２０用の切り換え制御線ＳＷＬ0 ，ＳＷＬ1 とを備えている。切り換え制御線ＳＷＵ0 は、各列のスイッチトランジスタＳＷＵＴ0 のゲートに接続され、切り換え制御線ＳＷＵ1 は、各列のスイッチトランジスタＳＷＵＴ1 のゲートに接続される。また、切り換え制御線ＳＷＬ0 は、各列のスイッチトランジスタＳＷＬＴ0 のゲートに接続され、切り換え制御線ＳＷＵ1 は、各列のスイッチトランジスタＳＷＬＴ1 のゲートに接続される。
【０１６６】
ＦｅＲＡＭ１２００のメモリセルアレイは、各列毎に、リファレンスメモリセルＲＭ0 ，ＲＭ1 を備えている。さらに、ＦｅＲＡＭ１２００は、行方向に沿って設けられた２本のリファレンスワード線ＲＷＬ0 ，ＲＷＬ1 、１本のリファレンスプレート線ＲＰＬおよび１本のリファレンスプリチャージ線ＲＰＣＨＧを備えている。
【０１６７】
リファレンスメモリセルＲＭ0 は、選択トランジスタＲＴ0 、強誘電体キャパシタＲＣ0 およびプリチャージトランジスタＲＰＣＴ0 を備えている。選択トランジスタＲＴ0 は、リファレンスワード線ＲＷＬ0 にゲートが接続され、グローバルビット線ＧＢＬ0 にドレインが接続されている。強誘電体キャパシタＲＣ0 は、一端が選択トランジスタＲＴ0 のソースに接続され、且つ、他端がリファレンスプレート線ＲＰＬに接続されている。プリチャージトランジスタＲＰＣＴ0 は、ゲートがプリチャージ線ＲＰＣＨＧに接続され、ソースが選択トランジスタＲＴ0 のソースに接続され、ドレインが接地されている。
【０１６８】
同様に、リファレンスメモリセルＲＭ1 は選択トランジスタＲＴ1 、強誘電体キャパシタＲＣ1 およびプリチャージトランジスタＲＰＣＴ1 を備えている。このメモリセルＲＭ1 内の、各トランジスタおよびキャパシタの接続関係は、メモリセルＲＭ0 と同様である。
【０１６９】
次に、図１２に示したＦｅＲＡＭ１２００の読み出し動作について、図１３のタイミングチャートを用いて説明する。ここでは、メモリセルＭＵ0 に格納されたデータを読み出す場合を例に採って説明する。図１３において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴ0 ，Ｔ1 ，・・・のしきい値電圧Ｖt 程度高い電位を示している。
【０１７０】
メモリセルＭＵ0 からデータが読み出される場合、リファレンスメモリセルとしては、ＲＭ1 が使用される。
【０１７１】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷＵ0 ，ＳＷＵ1 ，ＳＷＬ0 ，ＳＷＬ1 の電位はＨレベルである。これにより、スイッチトランジスタＳＷＵＴ0 ，ＳＷＵＴ1 ，ＳＷＬＴ0 ，ＳＷＬＴ1 はオンしているので、ビット線ＢＬＵ0 ，ＢＬＬ0 はグローバルビット線ＧＢＬ0 に接続されており、且つ、ビット線ＢＬＵ1 ，ＢＬＬ1 はグローバルビット線ＧＢＬ1 に接続されている。
【０１７２】
メモリセルＭＵ0 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 はフローティング状態になる。加えて、時刻ｔ１に、リファレンス用プリチャージ制御線ＲＰＣＨＧの電位がＬレベルにされる。これにより、リファレンスメモリセルＲＭ1 のプリチャージトランジスタＲＰＣＴ1 がオフするので、選択トランジスタＲＴ1 のドレインと強誘電体キャパシタＲＣ1 との接続点も、フローティング状態になる。
【０１７３】
次に、時刻ｔ２において、ワード線ＷＬＵ0 およびリファレンスワード線ＲＷＬ1 をＶｈレベルにする。これにより、メモリセルＭＵ0 のトランジスタＴＵ0 およびリファレンスメモリセルＲＭ1 のトランジスタＲＴ1 がオンするので、強誘電体キャパシタＣＵ0 の一端がビット線ＢＬＵ0 と導通し、且つ、強誘電体キャパシタＲＣ1 の一端がグローバルビット線ＧＢＬ1 と導通する。さらに、時刻ｔ２では、切り換え制御線ＳＷＬ1 をＬレベルにする。これにより、ビット線ＢＬＬ1 とグローバルビット線ＧＢＬ1 とが切り離される。
【０１７４】
続いて、時刻ｔ３で、プレート線ＰＬＵ0 およびリファレンスプレート線ＲＰＬをＨレベルにする。これにより、プレート線ＰＬＵ0 の電位が強誘電体キャパシタＣＵ0 およびトランジスタＴＵ0 を介してビット線ＢＬＵ0 （したがってグローバルビット線ＧＢＬ0 ）に印加され、且つ、リファレンスプレート線ＲＰＬの電位が強誘電体キャパシタＲＣ1 およびトランジスタＲＴ1 を介してグローバルビット線ＧＢＬ1 に印加される。このため、ビット線ＢＬＵ0 ，ＢＬＬ0 には読み出し電位（Ｖ0 またはＶ1 、図１３の例ではＶ0 ）が発生し、ビット線ＢＬＵ1 にはリファレンス電位Ｖr が発生する。
【０１７５】
時刻ｔ４では、切り換え制御線ＳＷＬ0 をＬレベルにする。これにより、スイッチトランジスタＳＷＬＴ0 がオフするので、ビット線ＢＬＬ0 とグローバルビット線ＧＢＬ0 が切断される。したがって、グローバルビット線ＧＢＬ0 の寄生キャパシタンスが小さくなる。
【０１７６】
時刻ｔ５では、信号ＳＡＥをＨレベルにして、センスアンプＳＡを活性化する。これにより、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅される。この実施の形態では、増幅時には、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡからグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に供給される電流が小さくなり、したがって、センスアンプＳＡの消費電力が小さくなる。
【０１７７】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬをＨレベルにする。これにより、トランジスタＳＬＴ0 ，ＳＬＴ1 がオンし、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位が、データバス３３０に出力される。さらに、時刻ｔ６では、リファレンスワード線ＲＷＬ1 がＬレベルにされるとともに、リファレンスプリチャージ線ＲＰＣＨＧがＨレベルにされる。これにより、ＲＭ0 の記憶値は必ず‘０’になる。
【０１７８】
次に、時刻ｔ７に、プレート線ＰＬＵ0 およびリファレンスプレート線ＲＰＬの電位をＬレベルに戻す。
【０１７９】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ0 ，ＧＢＬ1 を接地するとともに、読み出しデータが出力されなくなる。また、時刻ｔ８には、切り換え制御線ＳＷＬ0 ，ＳＷＬ1 が、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 がオンするので、ビット線ＢＬＬ0 がグローバルビット線ＧＢＬ0 にが接続され、且つ、ビット線ＢＬＬ1 がグローバルビット線ＧＢＬ1 に接続される。
【０１８０】
時刻ｔ９には、ワード線ＷＬＵ0 の電位をＬレベルにして、トランジスタＴＵ0 , ＴＵ1 をオフさせる。これにより、読み出し動作が終了する。
【０１８１】
なお、他のメモリセルＭＵ1，ＭＵ2 ，ＭＵ3 ・・・、ＭＬ0，ＭＬ1 ，ＭＬ2 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【０１８２】
加えて、この実施の形態に係るＦｅＲＡＭは、リファレンスメモリセルの記憶値を‘０’にしたので、第５の実施の形態と同様の理由により、劣化の影響を受け難い。
【０１８３】
第７の実施の形態
以下、この発明の第７の実施の形態に係る半導体装置について説明する。この実施の形態は、第３の実施形態に係るＦｅＲＡＭ３００（図５参照）を、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例である。
【０１８４】
図１４は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。図１４において、図３と同じ符号を付した構成要素は、それぞれ、図３の場合と同じものを示している。
【０１８５】
図１４に示したように、ＦｅＲＡＭ１４００のメモリセルアレイは、２本の切り換え制御線ＳＷ0 ，ＳＷ1 を備えている。切り換え制御線ＳＷ0 は、各列のスイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，ＳＷＣＴ0 ，・・・のゲートに接続される。また、切り換え制御線ＳＷ1 は、各列のスイッチトランジスタＳＷＡＴ1 ，ＳＷＢＴ1 ，ＳＷＣＴ1 ，・・・のゲートに接続される。
【０１８６】
ＦｅＲＡＭ１４００の各ブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃ，・・・は、それぞれ、２個のリファレンスメモリセルを備えている。例えば、ブロック５１０−ＡはリファレンスメモリセルＲＭＡ0 ，ＲＭＡ1 を、ブロック５１０−ＢはリファレンスメモリセルＲＭＢ0 ，ＲＭＢ1 を、ブロック５１０−ＣはリファレンスメモリセルＲＭＣ0 ，ＲＭＣ1 を備えている。さらに、各ブロック毎に、２本のリファレンスワード線と、１本のリファレンスプレート線と、１本のリファレンスプリチャージ線とが設けられている。例えば、ブロック５１０−Ａに対応してリファレンスワード線ＲＷＬＡ0 ，ＲＷＬＡ1 、リファレンスプレート線ＲＰＬＡおよびリファレンスプリチャージ線ＲＰＣＨＧＡが設けられ、ブロック５１０−Ｂに対応してリファレンスワード線ＲＷＬＢ0 ，ＲＷＬＢ1 、リファレンスプレート線ＲＰＬＢおよびリファレンスプリチャージ線ＲＰＣＨＧＢが設けられ、ブロック５１０−Ｃに対応してリファレンスワード線ＲＷＬＣ0 ，ＲＷＬＣ1 、リファレンスプレート線ＲＰＬＣおよびリファレンスプリチャージ線ＲＰＣＨＧＣが設けられている。
【０１８７】
ブロック５１０−ＡのリファレンスメモリセルＲＭＡ0 は、選択トランジスタＲＴＡ0 、強誘電体キャパシタＲＣＡ0 およびプリチャージトランジスタＲＰＣＴＡ0 を備えている。選択トランジスタＲＴＡ0 は、リファレンスワード線ＲＷＬＡ0 にゲートが接続され、ビット線ＢＬＡ0 にドレインが接続されている。強誘電体キャパシタＲＣＡ0 は、一端が選択トランジスタＲＴＡ0 のソースに接続され、且つ、他端がプレート線ＰＲＬＡに接続されている。プリチャージトランジスタＲＰＣＴＡ0 は、ゲートがプリチャージ線ＲＰＣＨＧＡに接続され、ソースが選択トランジスタＲＴＡ0 のソースに接続され、ドレインが接地されている。
【０１８８】
同様に、ブロック５１０−ＡのリファレンスメモリセルＲＭＡ1 は選択トランジスタＲＴＡ1 、強誘電体キャパシタＲＣＡ1 およびプリチャージトランジスタＲＰＣＴＡ1 を備えている。選択トランジスタＲＴＡ1 は、リファレンスワード線ＲＷＬＡ1 にゲートが接続され、ビット線ＢＬＡ1 にドレインが接続されている。強誘電体キャパシタＲＣＡ1 は、一端が選択トランジスタＲＴＡ1 のソースに接続され、且つ、他端がプレート線ＰＲＬＡに接続されている。プリチャージトランジスタＲＰＣＴＡ1 は、ゲートがプリチャージ線ＲＰＣＨＧＡに接続され、ソースが選択トランジスタＲＴＡ1 のソースに接続され、ドレインが接地されている。
【０１８９】
他のブロック５１０−Ｂ，５１０−Ｃのメモリセルも、同様の構成を備えている。
【０１９０】
次に、図１４に示したＦｅＲＡＭ１４００の読み出し動作について、図１５のタイミングチャートを用いて説明する。ここでは、メモリセルＭＡ0 , ＭＡ1 に格納されたデータを読み出す場合を例に採って説明する。図１５において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のしきい値電圧Ｖt 程度高い電位を示している。
【０１９１】
メモリセルＭＡ0 , ＭＡ1 からデータが読み出される場合、リファレンスメモリセルとしては、ＲＭ1 が使用される。
【０１９２】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷ0 ，ＳＷ1 の電位はＨレベルである。これにより、スイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，・・・、ＳＷＡＴ1 ，ＳＷＢＴ1 ，・・・はオンしているので、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・は相互に接続され且つビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・は相互に接続されている。
【０１９３】
メモリセルＭＵ0 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位をＬレベルにする。これにより、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・、ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・はフローティング状態になる。加えて、時刻ｔ１に、リファレンス用プリチャージ制御線ＲＰＣＨＧＡ，ＲＰＣＨＧＢ，ＲＰＣＨＧＣ，・・・の電位がＬレベルにされる。これにより、プリチャージトランジスタＲＰＣＴＡ1 ，ＲＰＣＴＢ1 ，ＲＰＣＴＣ1 ，・・・がオフするので、選択トランジスタＲＴＡ1 ，ＲＴＢ1 ，ＲＴＣ1 ，・・・のドレインと強誘電体キャパシタＲＣＡ1 ，ＲＣＢ1 ，ＲＣＣ1 ，・・・との各接続点も、フローティング状態になる。
【０１９４】
次に、時刻ｔ２において、ワード線ＷＬＡ0 およびリファレンスワード線ＲＷＬＡ1 をＶｈレベルにする。これにより、メモリセルＭＡ0 のトランジスタＴＡ0 およびリファレンスメモリセルＲＭ1 のトランジスタＲＴＡ1 がオンするので、強誘電体キャパシタＣＡ0 の一端がビット線ＢＬＡ0 と導通し、且つ、強誘電体キャパシタＲＣＡ1 の一端がビット線ＢＬＡ1 と導通する。さらに、時刻ｔ２では、切り換え制御線ＳＷ1 をＬレベルにする。これにより、ビット線ＢＬＡ1 は、ビット線ＢＬＢ1 ，ＢＬＣ1 ，・・・と切り離される。
【０１９５】
続いて、時刻ｔ３で、プレート線ＰＬＡ0 およびリファレンスプレート線ＲＰＬＡをＨレベルにする。これにより、プレート線ＰＬＡ0 の電位が強誘電体キャパシタＣＡ0 およびトランジスタＴＡ0 を介してビット線ＢＬＡ0 に印加され、且つ、リファレンスプレート線ＲＰＬＡの電位が強誘電体キャパシタＲＣＡ1 およびトランジスタＲＴＡ1 を介してビット線ＢＬＡ1 に印加される。このため、ビット線ＢＬＡ0 には読み出し電位（Ｖ0 またはＶ1 、図１５の例ではＶ0 ）が発生し、ビット線ＢＬＡ1 にはリファレンス電位Ｖr が発生する。
【０１９６】
時刻ｔ４では、切り換え制御線ＳＷ0 をＬレベルにする。これにより、スイッチトランジスタＳＷＡＴ0 がオフするので、ビット線ＢＬＡ0 がビット線ＢＬＢ0 ，ＢＬＣ0 ，・・・と切断される。したがって、ビット線ＢＬＡ0 の寄生キャパシタンスは、スイッチトランジスタＳＷＡＴ0 がオンしているときよりも小さくなる。
【０１９７】
時刻ｔ５では、信号ＳＡＥＡをＨレベルにして、センスアンプＳＡＡを活性化する。これにより、ビット線ＢＬＡ0 ，ＢＬＡ1 の電位差が増幅される。この実施の形態では、増幅時には、ビット線ＢＬＡ0 ，ＢＬＡ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡＡからビット線ＢＬＡ0 ，ＢＬＡ1 に供給される電流が小さくなり、したがって、センスアンプＳＡＡの消費電力が小さくなる。
【０１９８】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬＡをＨレベルにする。これにより、トランジスタＳＥＴＡ0 ，ＳＥＴＡ1 がオンし、ビット線ＢＬＡ0 ，ＢＬＡ1 の電位が、データバス５２０に出力される。さらに、時刻ｔ６では、リファレンスワード線ＲＷＬＡ1 がＬレベルにされるとともに、リファレンスプリチャージ線ＲＰＣＨＧＡがＨレベルにされる。これにより、ＲＭＡ0 の記憶値は必ず‘０’になる。
【０１９９】
次に、時刻ｔ７に、プレート線ＰＬＡ0 およびリファレンスプレート線ＲＰＬＡ0 の電位をＬレベルに戻す。
【０２００】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位をＨレベルに戻すとともに、信号ＳＡＥＡ，ＳＥＬＡの電位をＬレベルにする。これにより、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・、ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・がそれぞれ接地されるとともに、センスアンプＳＡＡが読み出しデータを出力しなくなる。また、時刻ｔ８には、切り換え制御線ＳＷ0 ，ＳＷ1 が、Ｈレベルに戻される。これにより、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・は相互に接続され且つビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・は相互に接続される。
【０２０１】
時刻ｔ９には、ワード線ＷＬＡ0 の電位をＬレベルにして、トランジスタＴＡ0 をオフさせる。これにより、読み出し動作が終了する。
【０２０２】
なお、第１ブロック５１０−Ａの他のメモリセルや、他のブロック５１０−Ｂ，５１０−Ｃのメモリセルから記憶データを読み出す動作も、上述のメモリセルＭＵＡ1 からの読み出し動作とほぼ同様である。
【０２０３】
このように、この実施の形態によれば、読み出しマージンΔＶが十分に大きく且つセンスアンプの消費電力が小さい、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭを提供することができる。
【０２０４】
加えて、この実施の形態に係るＦｅＲＡＭは、リファレンスメモリセルの記憶値を‘０’にしたので、第５の実施の形態と同じ理由により、劣化の影響を受け難い。
【０２０５】
第８の実施の形態
以下、この発明の第８の実施の形態に係る半導体装置について説明する。この実施の形態は、第４の実施形態に係るＦｅＲＡＭ７００（図７参照）を、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例である。
【０２０６】
図１６は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。図１６において、図７と同じ符号を付した構成要素は、それぞれ、図７の場合と同じものを示している。
【０２０７】
図１６に示したように、ＦｅＲＡＭ１６００のメモリセルアレイは、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・毎に、切り換え制御線が設けられている。例えば、第１のブロック７１０−Ａには切り換え制御線ＳＷＡ0 ，ＳＷＡ1 が設けられ、第２のブロック７１０−Ｂには切り換え制御線ＳＷＢ0 ，ＳＷＢ1 が設けられ、第３のブロック７１０−Ｃには切り換え制御線ＳＷＣ0 ，ＳＷＣ1 が設けられている。第１のブロック７１０−Ａでは、切り換え制御線ＳＷＡ0 が各列のスイッチトランジスタＳＷＴＡ0 のゲートに接続され、切り換え制御線ＳＷＡ1 が各列のスイッチトランジスタＳＷＴＡ1 のゲートに接続される。他のブロック７１０−Ｂ，７１０−Ｃ，・・・も、同様のスイッチトランジスタを有する。
【０２０８】
ＦｅＲＡＭ１６００は、２個のリファレンスメモリセルＲＭ0 ，ＲＭ1 を備えている。さらに、ＦｅＲＡＭ１６００には、２本のリファレンスワード線ＲＷＬ0 ，ＲＷＬ1 と、１本のリファレンスプレート線ＲＰＬと、１本のリファレンスプリチャージ線ＲＰＣＨＧとが設けられている。
【０２０９】
リファレンスメモリセルＲＭ0 は、選択トランジスタＲＴ0 、強誘電体キャパシタＲＣ0 およびプリチャージトランジスタＲＰＣＴ0 を備えている。選択トランジスタＲＴ0 は、リファレンスワード線ＲＷＬ0 にゲートが接続され、グローバルビット線ＧＢＬ0 にドレインが接続されている。強誘電体キャパシタＲＣ0 は、一端が選択トランジスタＲＴ0 のソースに接続され、且つ、他端がプレート線ＰＲＬに接続されている。プリチャージトランジスタＲＰＣＴ0 は、ゲートがプリチャージ線ＲＰＣＨＧに接続され、ソースが選択トランジスタＲＴ0 のソースに接続され、ドレインが接地されている。
【０２１０】
同様に、リファレンスメモリセルＲＭ1 は選択トランジスタＲＴ1 、強誘電体キャパシタＲＣ1 およびプリチャージトランジスタＲＰＣＴ1 を備えている。選択トランジスタＲＴ1 は、リファレンスワード線ＲＷＬ1 にゲートが接続され、ビット線ＢＬ1 にドレインが接続されている。強誘電体キャパシタＲＣ1 は、一端が選択トランジスタＲＴ1 のソースに接続され、且つ、他端がプレート線ＰＲＬに接続されている。プリチャージトランジスタＲＰＣＴ1 は、ゲートがプリチャージ線ＲＰＣＨＧに接続され、ソースが選択トランジスタＲＴ1 のソースに接続され、ドレインが接地されている。
【０２１１】
次に、図１６に示したＦｅＲＡＭ１６００の読み出し動作について、図１７のタイミングチャートを用いて説明する。ここでは、メモリセルＭＡ0 , ＭＡ1 に格納されたデータを読み出す場合を例に採って説明する。図１７において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴ0 ，Ｔ1 ，・・・のしきい値電圧Ｖt 程度高い電位を示している。
【０２１２】
メモリセルＭＵ0 からデータが読み出される場合、リファレンスメモリセルとしては、ＲＭ1 が使用される。
【０２１３】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷＡ0 ，ＳＷＢ0 ，ＳＷＣ0 ，・・・、ＳＷＡ1 ，ＳＷＢ1 ，ＳＷＣ1 ，・・・の電位はＨレベルである。これにより、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・はグローバルビット線ＧＢＬ0 に接続されており、且つ、ビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・はグローバルビット線ＧＢＬ1 に接続されている。
【０２１４】
メモリセルＭＡ0 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 はフローティング状態になる。加えて、時刻ｔ１に、リファレンス用プリチャージ制御線ＲＰＣＨＧの電位がＬレベルにされる。これにより、リファレンスメモリセルＲＭ1 のプリチャージトランジスタＲＰＣＴ1 がオフするので、選択トランジスタＲＴ1 のドレインと強誘電体キャパシタＲＣ1 との接続点も、フローティング状態になる。
【０２１５】
次に、時刻ｔ２において、ワード線ＷＬＡ0 およびリファレンスワード線ＲＷＬ1 をＶｈレベルにする。これにより、メモリセルＭＡ0 のトランジスタＴＡ0 およびリファレンスメモリセルＲＭ1 のトランジスタＲＴ1 がオンするので、強誘電体キャパシタＣＡ0 の一端がビット線ＢＬＡ0 と導通し、且つ、強誘電体キャパシタＲＣ1 の一端がグローバルビット線ＧＢＬ1 と導通する。さらに、時刻ｔ２では、切り換え制御線ＳＷＢ1 ，ＳＷＣ1 ，・・・をＬレベルにする。これにより、ビット線ＢＬＢ1 ，ＢＬＣ1 ，・・・とグローバルビット線ＧＢＬ1 とが切り離される。
【０２１６】
続いて、時刻ｔ３で、プレート線ＰＬＡ0 およびリファレンスプレート線ＲＰＬをＨレベルにする。これにより、プレート線ＰＬＡ0 の電位が強誘電体キャパシタＣＡ0 およびトランジスタＴＡ0 を介してビット線ＢＬＡ0 （したがってグローバルビット線ＧＢＬ0 ）に印加され、且つ、リファレンスプレート線ＲＰＬの電位が強誘電体キャパシタＲＣ1 およびトランジスタＲＴ1 を介してグローバルビット線ＧＢＬ1 に印加される。このため、ビット線ＢＬＡ0 には読み出し電位（Ｖ0 またはＶ1 、図１３の例ではＶ0 ）が発生し、ビット線ＢＬＡ1 にはリファレンス電位Ｖr が発生する。
【０２１７】
時刻ｔ４では、切り換え制御線ＳＷＢ0 ，ＳＷＣ0 ，・・・をＬレベルにする。これにより、ビット線ＢＬＢ0 ，ＢＬＣ0 ，・・・とグローバルビット線ＧＢＬ0 が切断される。したがって、グローバルビット線ＧＢＬ0 の寄生キャパシタンスが小さくなる。
【０２１８】
時刻ｔ５では、信号ＳＡＥをＨレベルにして、センスアンプＳＡを活性化する。これにより、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅される。この実施の形態では、増幅時には、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡからグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に供給される電流が小さくなり、したがって、センスアンプＳＡの消費電力が小さくなる。
【０２１９】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬをＨレベルにする。これにより、トランジスタＳＥＴ0 ，ＳＥＴ1 がオンし、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位が、データバス３３０に出力される。さらに、時刻ｔ６では、リファレンスワード線ＲＷＬ1 がＬレベルにされるとともに、リファレンスプリチャージ線ＲＰＣＨＧがＨレベルにされる。これにより、ＲＭ0 の記憶値は必ず‘０’になる。
【０２２０】
次に、時刻ｔ７に、プレート線ＰＬＡ0 およびリファレンスプレート線ＲＰＬの電位をＬレベルに戻す。
【０２２１】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥ，ＳＥＬの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ0 ，ＧＢＬ1 を接地するとともに、読み出しデータが出力されなくなる。また、時刻ｔ８には、切り換え制御線ＳＷＢ0 ，ＳＷＣ0 ，・・・、ＳＷＢ1 ，ＳＷＣ1 ，・・・が、Ｈレベルに戻される。これにより、ビット線ＢＬＢ0 ，ＢＬＣ0 ，・・・がグローバルビット線ＧＢＬ0 にが接続され、且つ、ビット線ＢＬＢ1 ，ＢＬＣ1 ，・・・がグローバルビット線ＧＢＬ1 に接続される。
【０２２２】
時刻ｔ９には、ワード線ＷＬＡ0 の電位をＬレベルにして、トランジスタＴＡ0 をオフさせる。これにより、読み出し動作が終了する。
【０２２３】
なお、第１ブロック７１０−Ａの他のメモリセルや、他のブロック７１０−Ｂ，７１０−Ｃ，・・・のメモリセルから記憶データを読み出す動作も、上述のメモリセルＭＵＡ1 からの読み出し動作とほぼ同様である。
【０２２４】
このように、この実施の形態によっても、読み出しマージンΔＶが十分に大きく且つセンスアンプの消費電力が小さい、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭを提供することができる。
【０２２５】
加えて、この実施の形態に係るＦｅＲＡＭは、リファレンスメモリセルの記憶値を‘０’にしたので、第５の実施の形態と同様の理由により、劣化の影響を受け難い。
【０２２６】
【発明の効果】
以上詳細に説明したように、本発明によれば、読み出しデータの信頼性が高く、且つ、消費電力が小さい強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図２】第１の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図３】第２の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図４】第２の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図５】第３の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図６】第３の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図７】第４の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図８】第４の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図９】第５の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図１０】第５の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１１】強誘電体キャパシタの状態偏移を説明するための概念図である。
【図１２】第６の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図１３】第６の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１４】第７の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図１５】第７の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１６】第８の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図１７】第８の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１８】従来の強誘電体メモリの構成を示す回路図である。
【図１９】従来の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図２０】強誘電体キャパシタの状態偏移を説明するための概念図である。
【図２１】強誘電体メモリの特性を説明するためのグラフである。
【符号の説明】
１００ ＦｅＲＡＭ
１１０，１２０ メモリセルブロック
ＳＷＴ0 ，ＳＷＴ1 スイッチトランジスタ
ＭＵ，ＭＬ メモリセル
ＴＵ，ＴＬ 選択トランジスタ
ＣＵ，ＣＬ 強誘電体キャパシタ
ＰＣＴＵ，ＰＣＴＬ プリチャージトランジスタ
ＳＥＴＵ，ＳＥＴＬ ビット線選択トランジスタ
ＳＡＵ，ＳＡＬ センスアンプ
ＷＬＵ，ＷＬＬ ワード線
ＰＬＵ，ＰＬＬ プレート線
ＢＬＵ，ＢＬＬ ビット線
ＰＣＨＧＵ，ＰＣＨＧＬ プリチャージ線
ＳＡＥＵ，ＳＡＥＬ 活性化信号線
ＳＥＵ，ＳＥＬ 選択信号線
【発明の属する技術分野】
この発明は、例えば強誘電体メモリに関する。
【０００２】
【従来の技術】
従来の強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。ＦｅＲＡＭとしては、例えば、２トランジスタ・２キャパシタ／１ビット型のものがある。２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭとは、１個の二値情報を２個のメモリセル、すなわち２個のトランジスタと２個のキャパシタとで記憶するＦｅＲＡＭである。
【０００３】
ＦｅＲＡＭを開示した文献としては、例えば、以下のものが知られている。
【０００４】
「低消費電力、高速ＬＳＩ技術」 リアライズ社発行 p.234-p.240
一般的なＦｅＲＡＭのメモリセルアレイは、マトリクス状に配置されたメモリセル群を備えている。図１８に、かかるメモセルアレイの１列分の構造を示す。図１８に示したように、ＦｅＲＡＭ２２００のメモリセルＭ0 ，Ｍ1 ，・・・は、選択トランジスタＴ0 ，Ｔ1 ，・・・と強誘電体キャパシタＣ0 ，Ｃ1 ，・・・とを備えている。強誘電体キャパシタＣ0 ，Ｃ1 ，・・・は、それぞれ、二値データを、分極方向として記憶する。２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭでは、１個のメモリセル対（例えばメモリセルＭ0 ，Ｍ1 の対）の各強誘電体キャパシタ（例えばキャパシタＣ0 ，Ｃ1 ）には、異なる値の二値化データが記憶される。
【０００５】
図１９は、ＦｅＲＡＭ２２００のデータ読み出し動作のタイミングチャートである。図１９において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、選択トランジスタＴ0 ，Ｔ1 ，・・・のしきい値電圧Ｖt 程度高い電位を示している。
【０００６】
まず、時刻ｔ１に、プリチャージ制御線ＰＣＨＧの電位をＬにして、トランジスタＰＣＴ0 ，ＰＣＴ1 をオフさせる。これにより、ビット線ＢＬ0 ，ＢＬ1 はフローティング状態になる。
【０００７】
次に、時刻ｔ２に、ワード線ＷＬ0 ，ＷＬ1 の電位をＶｈにして、選択トランジスタＴ0 ，Ｔ1 をオンさせる。
【０００８】
時刻ｔ３に、プレート線ＰＬ0 の電位をＨにすると、このプレート線ＰＬ0 の電位が強誘電体キャパシタＣ0 ，Ｃ1 および選択トランジスタＴ0 ，Ｔ1 を介してビット線ＢＬ0 ，ＢＬ1 に印加されるので、ビット線ＢＬ0 ，ＢＬ1 に読み出し電位が発生する。強誘電体キャパシタＣ0 ，Ｃ1 は分極方向によってキャパシタンスが異なるので、この分極方向に応じて、ビット線ＢＬ0 ，ＢＬ1 に発生する読み出し電位の値も異なる。
【０００９】
時刻ｔ４に、信号ＳＡＥの電位をＨにすると、センスアンプＳＡが活性化される。これにより、ビット線ＢＬ0 ，ＢＬ1 の電位が増幅される。
【００１０】
時刻ｔ５に、プレート線ＰＬ0 の電位をＬに戻す。同時に、列選択信号ＳＥＬの電位をＨにする。これにより、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 がオンして、ビット線ＢＬ0 ，ＢＬ1 の読み出し電位をデータバス２２１０上に出力する。
【００１１】
時刻ｔ６に、プリチャージ制御線ＰＣＨＧの電位をＨにするとともに、信号線ＳＡＥ，ＳＥＬの電位をＬにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオンしてビット線ＢＬ0 ，ＢＬ1 を接地するとともに、センスアンプＳＡが読み出しデータを出力しなくなる。
【００１２】
最後に、時刻ｔ７に、ワード線ＷＬ0 ，ＷＬ1 の電位をＬにして、選択トランジスタＴ0 ，Ｔ1 をオフさせる。
【００１３】
【発明が解決しようとする課題】
図２０は、強誘電体キャパシタの状態偏移を説明するための概念図であり、横軸は電圧Ｖ［ボルト］、縦軸は分極Ｐｒ［μＣ／ｃｍ2 ］である。図２０に示したように、電圧Ｖと分極Ｐｒとの関係は、ヒステリシス曲線Ｈを描く。ヒステリシス曲線Ｈの傾きは、強誘電体キャパシタのキャパシタンス［ｑ／Ｖ］に相当する。
【００１４】
図２０において、このヒステリシス曲線ＨとＰｒ軸（Ｐｒ＞０の領域）との交点Ａの座標を（０，ｐ0 ）とする。さらに、点Ｂ（Ｖcc，ｐ0 ）を通り且つ直線Ｐｒ＝ｐ0 と角度θで交差する直線ｓ1 を描き、この直線ｓ1 とヒステリシス曲線Ｈの上昇曲線との交点Ｃの座標を（ｖ1 ，ｐ1 ）とする。角度θは、ビット線のキャパシタンスに応じて定められる。点ＣのＶ座標ｖ1 は強誘電体キャパシタの端子間電圧と一致し、点Ｂと点ＣとのＶ座標の差Ｖcc−ｖ1 はビット線電位と一致する。したがって、Ｐｒ＞０のとき（記憶値が‘０’のとき）、ビット線上に出力される電位Ｖ0 は、Ｖcc−ｖ1 で表される。
【００１５】
また、図２０において、ヒステリシス曲線ＨとＰｒ軸（Ｐｒ＜０の領域）との交点Ｄの座標を（０，ｐ2 ）とする。さらに、点Ｅ（Ｖcc，ｐ2 ）を通り且つ直線Ｐｒ＝ｐ2 と角度θで交差する直線ｓ2 を描き、この直線ｓ1 とヒステリシス曲線Ｈの上昇曲線との交点Ｆの座標を（ｖ2 ，ｐ3 ）とする。この場合も、点ＦのＶ座標ｖ2 は強誘電体キャパシタの端子間電圧と一致し、点Ｅと点ＦとのＶ座標の差Ｖcc−ｖ2 はビット線電位と一致する。したがって、Ｐｒ＜０のとき（記憶値が‘１’のとき）、ビット線上に出力される電位Ｖ1 は、Ｖcc−ｖ2 で表される。
【００１６】
図２０から判るように、Ｖ0 ＜Ｖ1 であり、また、読み出しマージンΔＶが最大になる角度θが存在する。角度θを大きくするためには、ビット線のキャパシタンスを大きくすればよい。
【００１７】
図２１は、ビット線のキャパシタンスＣblと強誘電体キャパシタのキャパシタンスＣs との比Ｃbl／Ｃs と、読み出しマージンΔＶとの関係を示すグラフである。図２１から判るように、Ｃbl／Ｃs が４〜５のときに、読み出しマージンを最大にすることができる。読み出しマージンを高くすることにより、読み出しデータの信頼性を高めて、ＦｅＲＡＭの歩留まりを向上させることができる。
【００１８】
ビット線ＢＬ0 ，ＢＬ1 ，・・・のキャパシタンスＣblは、ビット線ＢＬ0 ，ＢＬ1 ，・・・に接続されたトランジスタＴ0 ，Ｔ1 ，・・・、ＰＣＴ0 ，ＰＣＴ1 ，・・・の接合キャパシタンスや、ビット線ＢＬ0 ，ＢＬ1 ，・・・の寄生キャパシタンス等からなるが、大半は選択トランジスタＴ0 ，Ｔ1 ，・・・の接合キャパシタンスに起因する。通常のＦｅＲＡＭでは、１本のビット線に数百個の選択トランジスタが接続されており、これにより、ビット線ＢＬ0 ，ＢＬ1 ，・・・のキャパシタンスＣblを増加させていた。
【００１９】
しかしながら、ビット線ＢＬ0 ，ＢＬ1 ，・・・のキャパシタンスＣblを大きくすると、センスアンプＳＡ（図１８参照）の消費電力も大きくなる。読み出しの際には、ビット線ＢＬ0 ，ＢＬ1 ，・・・の電位が電源電位Ｖccまたはグランド電位に増幅されるが、電源電位Ｖccへの増幅はセンスアンプＳＡからビット線ＢＬ0 ，ＢＬ1 ，・・・に供給される電流によって達成される。したがって、ビット線ＢＬ0 ，ＢＬ1 ，・・・のキャパシタンスが大きいほど、センスアンプＳＡの消費電力が大きくなる。
【００２０】
このような理由から、読み出しデータの信頼性が高く、且つ、消費電力が小さい強誘電体メモリが嘱望されていた。
【００２１】
【課題を解決するための手段】
この発明にかかる強誘電体メモリは、マトリクス状に配置され、二値化データを強誘電体キャパシタの分極状態として記憶する複数のメモリセルと、同一列のメモリセルにそれぞれ接続された複数のビット線と、メモリセルを列単位で電位制御して二値化データに応じた電位をビット線に出力させる複数のワード線および複数のプレート線と、ビット線に出力された電位を増幅するセンスアンプと、いずれかのプレート線に電源電圧が印加されることにより、プレート線に対応したメモリセルからビット線に電位が出力される際にはビット線を介して電位を出力するメモリセルに他のメモリセルを所定数だけ接続し且つ当該ビット線に出力された電位をセンスアンプが増幅する際には電位を出力するメモリセルに接続される他のメモリセルの個数を所定数よりも少なくするキャパシタンス制御手段とを備え、ビット線が、１個または複数個のメモリセルがそれぞれ接続された複数の部分線に分割されており、センスアンプが、部分線毎に設けられ、キャパシタンス制御手段が、部分線どうしの接続／切断を切り換えるスイッチトランジスタを備え、いずれかのメモリセルからビット線に電位が出力される際には、部分線どうしを接続することによって、電位を出力するメモリセルに他の部分線のメモリセルを接続し、且つ、ビット線に出力された電位をセンスアンプが増幅する際には、部分線どうしを切断することによって、電位を出力するメモリセルに接続される他のメモリセルの個数を減らすことを特徴とする。
【００２２】
この発明によれば、データをビット線に読み出す際にはビット線のキャパシタンスを大きくすることができ、且つ、データをセンスアンプで増幅する際にはビット線のキャパシタンスを小さくすることができる。データ読み出し時にビット線のキャパシタンスを大きくすることにより、読み出しマージンΔＶが大きくなるので、データの信頼性が高くなる。一方、読み出しデータの増幅時にビット線のキャパシタンスが小さくなるので、センスアンプの消費電力が小さくなる。
【００２３】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、本発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００２４】
第１の実施の形態
以下、この発明の第１の実施の形態に係る半導体装置について、２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭを例に採って説明する。
【００２５】
図１は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。
【００２６】
図１に示したように、ＦｅＲＡＭ１００のメモリセルアレイは、各列毎に、２個のメモリセルブロック１１０，１２０と、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 とを備える。各列の第１のブロック１１０は、メモリセルＭＵ0 ，ＭＵ1 ，・・・と、プリチャージトランジスタＰＣＴＵ0 ，ＰＣＴＵ1 と、ビット線選択トランジスタＳＥＴＵ0 ，ＳＥＴＵ1 と、センスアンプＳＡＵと、ビット線（部分線）ＢＬＵ0 ，ＢＬＵ1 とを備えている。一方、各列の第２のブロック１２０は、メモリセルＭＬ0 ，ＭＬ1 ，・・・と、プリチャージトランジスタＰＣＴＬ0 ，ＰＣＴＬ1 と、ビット線選択トランジスタＳＥＴＬ0 ，ＳＥＴＬ1 と、センスアンプＳＡＬと、ビット線（部分線）ＢＬＬ0 ，ＢＬＬ1 とを備えている。また、各列の第１ブロック１１０に共通する制御線として、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・、プレート線ＰＬＵ0 ，ＰＬＵ1 ，・・・、プリチャージ制御線ＰＣＨＧＵ、選択線ＳＥＬＵおよび活性化信号線ＳＡＥＵが設けられている。一方、各列の第２ブロック１２０に共通する制御線として、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・、プレート線ＰＬＬ0 ，ＰＬＬ1 ，・・・、プリチャージ制御線ＰＣＨＧＬ、選択線ＳＥＬＬおよび活性化信号線ＳＡＥＬが設けられている。加えて、各列のスイッチトランジスタＳＷＴ0 ，ＳＷＴ1 に共通の制御線として、切り換え制御線ＳＷが設けられている。
【００２７】
この実施の形態では、第１ブロック１１０のメモリセルＭＵ0 ，ＭＵ1 ，・・・の個数と、第２ブロック１２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・の個数とを、同一とする。これにより、各ビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 に接続されるメモリセルトランジスタ数は同一になる。上述のように、各ビット線のキャパシタンスの大部分はメモリセルトランジスタの接合容量に起因するので、これらのビット線のキャパシタンスは同一になる。この実施の形態では、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスの和、および、ビット線ＢＬＬ0 ，ＢＬＬ1 の寄生キャパシタンスの和が、それぞれ、十分な読み出しマージンΔＶ（図２１参照）が得られるような値に、設定される。
【００２８】
第１ブロック１１０のワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・およびプレート線ＰＬＵ0 ，ＰＬＵ1 ，・・・は、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。同様に、第２ブロック１２０のワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・およびプレート線ＰＬＬ0 ，ＰＬＬ1 ，・・・も、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。
【００２９】
第１ブロック１１０のビット線ＢＬＵ0 ，ＢＬＵ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。同様に、第２ブロック１２０のビット線ＢＬＬ0 ，ＢＬＬ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。
【００３０】
第１ブロック１１０のメモリセルＭＵ0 ，ＭＵ1 ，・・・は、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・とビット線ＢＬＵ0 ，ＢＬＵ1 とが交差する位置に、それぞれ配置される。メモリセルＭＵ0 ，ＭＵ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＵ0 ，ＴＵ1 ，・・・と、強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＵ0 ，ＴＵ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・の他端は、対応するプレート線に接続される。同様に、第２ブロック１２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・は、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・とビット線ＢＬＬ0 ，ＢＬＬ1 とが交差する位置に、それぞれ配置される。メモリセルＭＬ0 ，ＭＬ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＬ0 ，ＴＬ1 ，・・・と、強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＬ0 ，ＴＬ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・の他端は、対応するプレート線に接続される。
【００３１】
第１ブロック１１０のプリチャージ制御線ＰＣＨＧＵ、選択信号線ＳＥＬＵおよび活性化信号線ＳＡＥＵは、ビット線ＢＬＵ0 ，ＢＬＵ1 と直交するように配置される。同様に、第２ブロック１２０のプリチャージ制御線ＰＣＨＧＬ、選択信号線ＳＥＬＬおよび活性化信号線ＳＡＥＬは、ビット線ＢＬＬ0 ，ＢＬＬ1 と直交するように配置される。
【００３２】
第１ブロック１１０のプリチャージトランジスタＰＣＴＵ0 ，ＰＣＴＵ1 は、それぞれ、プリチャージ制御線ＰＣＨＧＵにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。同様に、第２ブロック１２０のプリチャージトランジスタＰＣＴＬ0 ，ＰＣＴＬ1 は、それぞれ、プリチャージ制御線ＰＣＨＧＬにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。
【００３３】
第１ブロック１１０のビット線選択トランジスタＳＥＴＵ0 ，ＳＥＴＵ1 は、それぞれ、選択線ＳＥＬＵにゲートが接続され、対応するビット線にソースが接続され、データバス１３０にドレインが接続される。同様に、第２ブロック１２０のビット線選択トランジスタＳＥＴＬ0 ，ＳＥＴＬ1 は、それぞれ、選択線ＳＥＬＬにゲートが接続され、対応するビット線にソースが接続され、データバス１４０にドレインが接続される。
【００３４】
第１ブロック１１０のセンスアンプＳＡＵは、信号ＳＡＥＵがハイレベルのときに活性化し、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位差を増幅する。同様に、第２ブロック１２０のセンスアンプＳＡＬは、信号ＳＡＥＬがハイレベルのときに活性化し、ビット線ＢＬＬ0 ，ＢＬＬ1 の電位差を増幅する。この実施の形態では、第１ブロック１１０のメモリセルＭＵ0 ，ＭＵ1 ，・・・から記憶データを読み出した場合には、第１ブロック１１０のセンスアンプＳＡＵを用いた増幅が行われる。一方、第２ブロック１２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・から記憶データを読み出した場合には、第２ブロック１２０のセンスアンプＳＡＬを用いた増幅が行われる。なお、この実施の形態では、センスアンプＳＡＵ，ＳＡＬのタイプは限定されないので、詳細な内部構成の説明は省略する。
【００３５】
スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 は、切り換え制御線ＳＷにゲートが接続され、対応する第１ブロック１１０のビット線にソース・ドレインの一方が接続され、且つ、対応する第１ブロック１１０ビット線にソース・ドレインの他方が接続される。
【００３６】
次に、図１に示したＦｅＲＡＭ１００の読み出し動作について、図２のタイミングチャートを用いて説明する。ここでは、メモリセルＭＵ0 ，ＭＵ1 に格納されたデータを読み出す場合を例に採って説明する。図２において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のしきい値電圧Ｖt 程度高い電位を示している。
【００３７】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷの電位はＨレベルである。これにより、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 はオンしているので、ビット線ＢＬＵ0 ，ＢＬＬ0 は接続されており、且つ、ビット線ＢＬＵ1 ，ＢＬＬ1 も接続されている。
【００３８】
メモリセルＭＵ0 ，ＭＵ1 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧＵ，ＰＣＨＧＬの電位をＬレベルにする。これにより、トランジスタＰＣＴＵ0 ，ＰＣＴＵ1 ，ＰＣＴＬ0 ，ＰＣＴＬ1 がオフするので、ビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 はフローティング状態になる。
【００３９】
次に、時刻ｔ２において、ワード線ＷＬＵ0 ，ＷＬＵ1 をＶｈレベルにする。これにより、メモリセルＭＵ0 ，ＭＵ1 のトランジスタＴＵ0 ，ＴＵ1 がオンして、強誘電体キャパシタＣＵ0 ，ＣＵ1 の一方の端子が、ビット線ＢＬＵ0 ，ＢＬＵ1 と導通する。ワード線ＷＬＵ0 ，ＷＬＵ1 をＨレベルではなくＶｈレベルにするのは、トランジスタＴＵ0 ，ＴＵ1 は、出力電圧（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔだけ低くなるからである。
【００４０】
続いて、時刻ｔ３で、プレート線ＰＬＵ0 をＨレベルにする。これにより、このプレート線ＰＬＵ0 の電位が、強誘電体キャパシタＣＵ0 ，ＣＵ1 およびトランジスタＴＵ0 ，ＴＵ1 を介して、ビット線ＢＬＵ0 ，ＢＬＵ1 に印加される。このため、ビット線ＢＬ1 ，ＢＬ2 に、読み出し電位（Ｖ0 またはＶ1 ）が発生する。上述のように、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 はオンしているので、ビット線ＢＬＵ0 ，ＢＬＵ1 はそれぞれビット線ＢＬＬ0 ，ＢＬＬ1 に接続されている。したがって、ビット線ＢＬＬ0 ，ＢＬＬ1 に接続された選択トランジスタＴＬ0 ，ＴＬ1 ，・・・によって、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスは十分に大きくなる。このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 も、十分に大きくなる。
【００４１】
時刻ｔ４では、切り換え制御線ＳＷをＬレベルにする。これにより、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 はオフするので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 とは切断され、且つ、ビット線ＢＬＵ1 とビット線ＢＬＬ1 とは切断される。したがって、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスは、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 がオンしているときの半分になる。
【００４２】
時刻ｔ５では、信号ＳＡＥＵをＨレベルにして、センスアンプＳＡＵを活性化する。これにより、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位差が増幅される。この実施の形態では、増幅時には、ビット線ＢＬＵ0 ，ＢＬＵ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡＵからビット線ＢＬＵ0 ，ＢＬＵ1 に供給される電流が小さく、したがって、センスアンプＳＡＵの消費電力も小さい。
【００４３】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬＵをＨレベルにする。これにより、トランジスタＳＥＴＵ0 ，ＳＥＴＵ1 がオンし、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位が、データバス１３０に出力される。
【００４４】
次に、時刻ｔ７に、プレート線ＰＬＵ0 の電位をＬレベルに戻す。
【００４５】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧＵ，ＰＣＨＧＬの電位をＨレベルに戻すとともに、信号ＳＡＥＵ，ＳＥＬＵの電位をＬレベルにする。これにより、トランジスタＰＣＴＵ0 ，ＰＣＴＵ1 ，ＰＣＴＬ0 ，ＰＣＴＬ1 がオンしてビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 を接地するとともに、読み出しデータが出力されなくなる。また、時刻ｔ８には、切り換え制御線ＳＷが、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 がオンするので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 とは接続され、且つ、ビット線ＢＬＵ1 とＢＬＬ1 とは接続される。
【００４６】
時刻ｔ９には、ワード線ＷＬＵ0 ，ＷＬＵ1 の電位をＬレベルにして、トランジスタＴＵ0 ，ＴＵ1 をオフさせる。これにより、読み出し動作が終了する。
【００４７】
なお、第１ブロック１１０の他のメモリセルＭＵ2 ，ＭＵ3 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【００４８】
一方、第２ブロック１２０メモリセルＭＬ0 ，ＭＬ1 ，・・・のいずれかから記憶データを読み出す場合には、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 をオフした後（図２のｔ４参照）、第２ブロック１２０のセンスアンプＳＡＬを活性化して（時刻ｔ５に相当）、読み出しデータを増幅する。そして、増幅後のデータが、トランジスタＳＥＴＬ0 ，ＳＥＴＬ1 を介してデータバス１４０側に出力される（時刻ｔ６に相当）。すなわち、読み出しデータの増幅には、読み出しが行われるメモリセルに対応するセンスアンプ（スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 をオフした後に、そのメモリセルに接続されている方のセンスアンプ）が、使用される。
【００４９】
このように、この実施の形態に係るＦｅＲＡＭ１００では、メモリセルのトランジスタから記憶データを読み出す際には、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 をオンさせてビット線ＢＬＵ0 ，ＢＬＬ0 およびビット線ＢＬＵ1 ，ＢＬＬ1 を接続する。このため、読み出し時（時刻ｔ３参照）のビット線ＢＬＵ0 ，ＢＬＵ1 のキャパシタンスを、十分に大きくすることができる。そして、これにより、読み出しマージンΔＶを十分に大きくすることができるので、ＦｅＲＡＭの歩留まりを向上させることができる。
【００５０】
また、この実施の形態に係るＦｅＲＡＭでは、ビット線上に読み出されたデータをセンスアンプＳＡＵ，ＳＡＬで増幅する際には、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 をオフさせてビット線ＢＬＵ0 ，ＢＬＬ0 およびビット線ＢＬＵ1 ，ＢＬＬ1 をそれぞれ切断することとした。上述のように、ビット線ＢＬＵ0 ，ＢＬＬ0 のキャパシタンスとビット線ＢＬＵ1 ，ＢＬＬ1 のキャパシタンスとは同一であるので、増幅時（時刻ｔ５参照）のキャパシタンスを、データ読み出し時のキャパシタンスの半分にすることができる。そして、これにより、センスアンプＳＡＵ，ＳＡＬの消費電力を低減することができる。
【００５１】
上述のように、この実施の形態では、第１ブロック１１０のメモリセル数と第２ブロック１２０のメモリセル数とを同一とした。しかし、これらのブロック１１０，１２０のメモリセル数は同一でなくてもよい。例えば、第１ブロック１１０のメモリセル数と第２ブロック１２０のメモリセル数との比を１：２とすれば、第１ブロック１１０の各ビット線ＢＬＵ0 ，ＢＬＵ1 と第２ブロック１２０の各ビット線ＢＬＬ0 ，ＢＬＬ1 とのキャパシタンスの比は、ほぼ１：２になる（上述のように、ビット線のキャパシタンスの大部分は、メモリセルトランジスタの接合キャパシタンスである）。したがって、第１ブロック１１０内のメモリセルＭＵ0 ，ＭＵ1 ，・・・からデータを読み出す場合の消費電力は従来のほぼ３分の１になり、第２ブロック１２０内のメモリセルＭＬ0 ，ＭＬ1 ，・・・からデータを読み出す場合の消費電力は従来のほぼ３分の２になる。したがって、第１ブロック１１０内のメモリセルＭＵ0 ，ＭＵ1 ，・・・には読み出し頻度の高いデータを記憶させ且つ第２ブロック１２０内のメモリセルＭＬ0 ，ＭＬ1 ，・・・には読み出し頻度の低いデータを記憶させることにより、ブロック１１０，１２０のメモリセル数が同一の場合よりも、さらに消費電力を低減させることができる。例えば、１個のＦｅＲＡＭ内にプログラム記憶領域とデータ記憶領域とを設ける場合、ビット線１本当たりのメモリセル数が少ない方をプログラム記憶領域にし、多い方をデータ記憶領域にすれば、消費電力は低減される。一般に、プログラム記憶領域の方がアクセス頻度が高くなるからである。
【００５２】
第２の実施の形態
以下、この発明の第２の実施の形態に係る半導体装置について、２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭを例に採って説明する。
【００５３】
この実施の形態は、各ブロックのセンスアンプなどが共通化されている点で、第１の実施の形態と異なる。
【００５４】
図３は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。
【００５５】
図３に示したように、ＦｅＲＡＭ３００のメモリセルアレイは、各列毎に、２個のブロック３１０，３２０と、プリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 と、センスアンプＳＡと、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 と、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 とを備えている。第１のブロック３１０は、メモリセルＭＵ0 ，ＭＵ1 ，・・・と、スイッチトランジスタＳＷＵＴ0 ，ＳＷＵＴ1 と、ビット線（支線）ＢＬＵ0 ，ＢＬＵ1 とを備えている。同様に、第２のブロック３２０は、メモリセルＭＬ0 ，ＭＬ1 ，・・・と、スイッチトランジスタＳＷＬ0 ，ＳＷＬ1 と、ビット線（支線）ＢＬＬ0 ，ＢＬＬ1 とを備えている。各列の第１ブロック３１０に共通の制御線として、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・、プレート線ＰＬＵ0 ，ＰＬＵ1 ，・・・および切り換え制御線ＳＷＵが設けられている。同様に、各列の第２のブロック３２０に共通の制御線として、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・、プレート線ＰＬＬ0 ，ＰＬＬ1 ，・・・および切り換え制御線ＳＷＬが設けられている。また、各列のプリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 、センスアンプＳＡ、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 に共通の制御線として、プリチャージ制御線ＰＣＨＧ、活性化信号線ＳＡＥおよび選択線ＳＥＬが設けられている。
【００５６】
この実施の形態では、第１ブロック３１０のメモリセルＭＵ0 ，ＭＵ1 ，・・・の個数と、第２ブロック３２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・の個数とが、同一であるとする。これにより、これらのビット線のキャパシタンスは同一になる。この実施の形態では、ビット線ＢＬＵ0 ，ＢＬＬ0 の寄生キャパシタンスの和およびビット線ＢＬＬ0 ，ＢＬＬ1 の寄生キャパシタンスの和が、それぞれ十分な読み出しマージンΔＶ（図２１参照）が行われるような値に、設定される。
【００５７】
各第１ブロック３１０に共通のワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・およびプレート線ＰＬＵ0 ，ＰＬＵ1 ，・・・は、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。同様に、各第２ブロック３２０に共通のワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・およびプレート線ＰＬＬ0 ，ＰＬＬ1 ，・・・も、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。
【００５８】
第１ブロック３１０のビット線ＢＬＵ0 ，ＢＬＵ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。同様に、第２ブロック３２０のビット線ＢＬＬ0 ，ＢＬＬ1 も、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。
【００５９】
グローバルビット線ＧＢＬ0 ，ＧＢＬ1 は、スイッチトランジスタＳＷＵＴ0 ，ＳＷＵＴ1 を介して第１ブロック３１０のビット線ＢＬＵ0 ，ＢＬＵ1 に接続され、且つ、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 を介して第２ブロック３２０のビット線ＢＬＬ0 ，ＢＬＬ1 に接続される。スイッチトランジスタＳＷＵＴ0 ，ＳＷＵＴ1 のゲートは切り換え制御線ＳＷＵに接続され、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 のゲートは切り換え制御線ＳＷＬに接続される。
【００６０】
第１ブロック３１０のメモリセルＭＵ0 ，ＭＵ1 ，・・・は、ワード線ＷＬＵ0 ，ＷＬＵ1 ，・・・とビット線ＢＬＵ0 ，ＢＬＵ1 とが交差する位置に、それぞれ配置される。メモリセルＭＵ0 ，ＭＵ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＵ0 ，ＴＵ1 ，・・・と、強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＵ0 ，ＴＵ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＵ0 ，ＣＵ1 ，・・・の他端は、対応するプレート線に接続される。同様に、第２ブロック３２０のメモリセルＭＬ0 ，ＭＬ1 ，・・・は、ワード線ＷＬＬ0 ，ＷＬＬ1 ，・・・とビット線ＢＬＬ0 ，ＢＬＬ1 とが交差する位置に、それぞれ配置される。メモリセルＭＬ0 ，ＭＬ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＬ0 ，ＴＬ1 ，・・・と、強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＬ0 ，ＴＬ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＬ0 ，ＣＬ1 ，・・・の他端は、対応するプレート線に接続される。
【００６１】
プリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 は、それぞれ、プリチャージ制御線ＰＣＨＧにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。
【００６２】
ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 は、それぞれ、選択線ＳＥＬにゲートが接続され、対応するビット線にソースが接続され、データバス３３０にドレインが接続される。
【００６３】
センスアンプＳＡは、信号ＳＡＥがハイレベルのときに活性化し、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位を増幅する。なお、この実施の形態では、センスアンプＳＡのタイプは限定されないので、詳細な内部構成の説明は省略する。
【００６４】
次に、図３に示したＦｅＲＡＭ３００の読み出し動作について、図４のタイミングチャートを用いて説明する。ここでは、メモリセルＭＵ0 ，ＭＵ1 に格納されたデータを読み出す場合を例に採って説明する。図４において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のしきい値電圧Ｖt 程度高い電位を示している。
【００６５】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷＵ，ＳＷＬの電位はＨレベルである。これにより、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・のビット線はグローバルビット線に接続されている。
【００６６】
メモリセルＭＵ0 ，ＭＵ1 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 はフローティング状態になる。
【００６７】
次に、時刻ｔ２において、ワード線ＷＬＵ0 ，ＷＬＵ1 をＶｈレベルにする。これにより、メモリセルＭＵ0 ，ＭＵ1 のトランジスタＴＵ0 ，ＴＵ1 がオンして、強誘電体キャパシタＣＵ0 ，ＣＵ1 の一方の端子が、ビット線ＢＬＵ0 ，ＢＬＵ1 と導通する。ワード線ＷＬＵ0 ，ＷＬＵ1 をＨレベルではなくＶｈレベルにするのは、トランジスタＴＵ0 ，ＴＵ1 は、出力電圧（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔだけ低くなるからである。
【００６８】
続いて、時刻ｔ３で、プレート線ＰＬＵ0 をＨレベルにする。これにより、このプレート線ＰＬＵ0 の電位が、強誘電体キャパシタＣＵ0 ，ＣＵ1 およびトランジスタＴＵ0 ，ＴＵ1 を介して、ビット線ＢＬＵ0 ，ＢＬＵ1 に印加される。このため、ビット線ＢＬＵ0 ，ＢＬＵ1 に、読み出し電位（Ｖ0 またはＶ1 ）が発生する。上述のように、ビット線ＢＬＵ0 ，ＢＬＬ0 ，ＢＬＵ1 ，ＢＬＬ1 はグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に接続されているので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスは十分に大きい。このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 も、十分に大きくなる。
【００６９】
時刻ｔ４では、第２ブロック３２０の切り換え制御線ＳＷＬを、Ｌレベルにする。これにより、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 がオフするので、ビット線ＢＬＬ0 ，ＢＬＬ1 はグローバルビット線ＧＢＬ0 ，ＧＢＬ1 から切断される。したがって、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスは、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 がオンしているときの約半分になる。
【００７０】
時刻ｔ５では、信号ＳＡＥをＨレベルにして、センスアンプＳＡを活性化する。これにより、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅される。この実施の形態では、増幅時には、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さいので、センスアンプＳＡからグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に供給される電流が小さくなり、したがって、センスアンプＳＡの消費電力が小さくなる。
【００７１】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬをＨレベルにする。これにより、トランジスタＳＥＴ0 ，ＳＥＴ1 がオンし、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位が、データバス３３０に出力される。
【００７２】
次に、時刻ｔ７に、プレート線ＰＬＵ0 の電位をＬレベルに戻す。
【００７３】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ0 ，ＧＢＬ1 を接地するとともに、センスアンプＳＡが読み出しデータを出力しなくなる。また、時刻ｔ８には、切り換え制御線ＳＷＬが、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 がオンするので、ビット線ＢＬＬ0 ，ＢＬＬ1 はグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に接続される。
【００７４】
時刻ｔ９には、ワード線ＷＬＵ0 ，ＷＬＵ1 の電位をＬレベルにして、トランジスタＴＵ0 ，ＴＵ1 をオフさせる。これにより、読み出し動作が終了する。
【００７５】
なお、第１ブロック３１０の他のメモリセルＭＵ2 ，ＭＵ3 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【００７６】
一方、第２ブロック３２０メモリセルＭＬ0 ，ＭＬ1 ，・・・から記憶データを読み出す場合には、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 を充電した後で（図４のｔ３参照）、スイッチトランジスタＳＷＵＴ0 ，ＳＷＵＴ1 をオフする（図４のｔ４参照）。すなわち、読み出しデータの増幅時に、第１ブロック３１０のビット線ＢＬＵ0 ，ＢＬＵ1 が、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 から切り離される。
【００７７】
このように、この実施の形態に係るＦｅＲＡＭでは、第１の実施の形態に係るＦｅＲＡＭと同様の理由により、十分に大きい読み出しマージンΔＶを確保しつつデータ増幅時のキャパシタンスの半分にすることができ、したがって、歩留まりを向上させ且つ消費電力を低減することができる。
【００７８】
加えて、この実施の形態に係るＦｅＲＡＭによれば、センスアンプなどを共通化したので、上述の第１の実施の形態と比較して、集積回路全体としての面積を小さくすることができる。
【００７９】
上述のように、この実施の形態では、第１ブロック３１０のメモリセル数と第２ブロック３２０のメモリセル数とを同一とした。しかし、これらのブロック３１０，３２０のメモリセル数は同一でなくてもよい。そして、メモリセル数が多い方のブロックに読み出し頻度の低いデータを記憶させ且つメモリセル数が少ない方のブロックに読み出し頻度の高いデータを記憶させることにより、消費電力をさらに低減させることができる。
【００８０】
第３の実施の形態
以下、この発明の第３の実施の形態に係る半導体装置について、２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭを例に採って説明する。
【００８１】
この実施の形態は、１列分のメモリセルアレイが３個以上のブロックに分割されている点等で、上述の第１の実施の形態と異なる。
【００８２】
図５は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。
【００８３】
図５に示したように、ＦｅＲＡＭ５００のメモリセルアレイは、各列毎に、複数個（３個以上）のブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃ，・・・を備える。第１のブロック５１０−Ａは、メモリセルＭＡ0 ，ＭＡ1 ，・・・と、プリチャージトランジスタＰＣＴＡ0 ，ＰＣＴＡ1 と、センスアンプＳＡＡと、ビット線選択トランジスタＳＥＴＡ0 ，ＳＥＴＡ1 と、ビット線（部分線）ＢＬＡ0 ，ＢＬＡ1 とを備えている。各列に共通の制御線として、ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・と、プレート線ＰＬＡ0 ，ＰＬＡ1 ，・・・と、プリチャージ制御線ＰＣＨＧＡと、活性化信号線ＳＡＥＡと、選択線ＳＥＬＡとが設けられている。
【００８４】
第２のブロック５１０−Ｂは、メモリセルＭＢ0 ，ＭＢ1 ，・・・と、プリチャージトランジスタＰＣＴＢ0 ，ＰＣＴＢ1 と、センスアンプＳＡＢと、ビット線選択トランジスタＳＥＴＢ0 ，ＳＥＴＢ1 と、ビット線（部分線）ＢＬＢ0 ，ＢＬＢ1 とを備えている。各列に共通の制御線として、ワード線ＷＬＢ0 ，ＷＬＢ1 ，・・・と、プレート線ＰＬＢ0 ，ＰＬＢ1 ，・・・と、プリチャージ制御線ＰＣＨＧＢと、活性化信号線ＳＡＥＢと、選択線ＳＥＬＢとが設けられている。
【００８５】
第３のブロック５１０−Ｃは、メモリセルＭＣ0 ，ＭＣ1 ，・・・と、プリチャージトランジスタＰＣＴＣ0 ，ＰＣＴＣ1 と、センスアンプＳＡＣと、ビット線選択トランジスタＳＥＴＣ0 ，ＳＥＴＣ1 と、ビット線（部分線）ＢＬＣ0 ，ＢＬＣ1 とを備えている。各列に共通の制御線として、ワード線ＷＬＣ0 ，ＷＬＣ1 ，・・・と、プレート線ＰＬＣ0 ，ＰＬＣ1 ，・・・と、プリチャージ制御線ＰＣＨＧＣと、活性化信号線ＳＡＥＣと、選択線ＳＥＬＣとが設けられている。
【００８６】
４番目以降のブロックについても、第１〜第３のブロックの構成と同様である。
【００８７】
第１ブロック５１０−Ａのビット線ＢＬＡ0 ，ＢＬＡ1 と第２ブロック５１０−Ｂのビット線ＢＬＢ0 ，ＢＬＢ1 とは、それぞれ、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 を介して接続されている。第２ブロック５１０−Ｂのビット線ＢＬＢ0 ，ＢＬＢ1 と第３ブロック５１０−Ｃのビット線ＢＬＣ0 ，ＢＬＣ1 とは、それぞれ、スイッチトランジスタＳＷＢＴ0 ，ＳＷＢＴ1 を介して接続されている。また、第３ブロック５１０−Ｂのビット線ＢＬＢ0 ，ＢＬＢ1 と第４ブロックのビット線（図示せず）とは、それぞれ、スイッチトランジスタＳＷＣＴ0 ，ＳＷＣＴ1 を介して接続されている。各スイッチトランジスタのゲートは、切り換え制御線ＳＷに接続されている。
【００８８】
この実施の形態では、各ブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃ，・・・のメモリセル数を、同一とする。これにより、各ビット線のキャパシタンスは同一になる。
【００８９】
第１ブロック５１０−Ａのワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・およびプレート線ＰＬＡ0 ，ＰＬＡ1 ，・・・は、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のワード線およびプレート線も、同様である。
【００９０】
第１ブロック５１０−Ａのビット線ＢＬＡ0 ，ＢＬＡ1 は、メモリセルアレイの行方向に、２本一組で平行に配置される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のビット線も、同様である。各ビット線のキャパシタンスは、トランジスタの接合キャパシタンスや配線キャパシタンスによって決定される。この実施の形態では、同一列のビット線（例えばＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・）のキャパシタンスの和が、十分な読み出しマージンΔＶ（図２１参照）が得られる値になるように、これらのビット線の寄生キャパシタンスを設定する。
【００９１】
第１ブロック５１０−ＡのメモリセルＭＡ0 ，ＭＡ1 ，・・・は、ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・とビット線ＢＬＡ0 ，ＢＬＡ1 とが交差する位置に、それぞれ配置される。メモリセルＭＡ0 ，ＭＡ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＡ0 ，ＴＡ1 ，・・・と、強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＡ0 ，ＴＡ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・の他端は、対応するプレート線に接続される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のメモリセルも、同様である。
【００９２】
第１ブロック５１０−Ａのプリチャージ制御線ＰＣＨＧＡ、選択信号線ＳＥＬＡおよび活性化信号線ＳＡＥＡは、ビット線ＢＬＡ0 ，ＢＬＡ1 と直交するように配置される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のプリチャージ制御線、選択信号線および活性化信号線も、同様である。
【００９３】
第１ブロック５１０−ＡのプリチャージトランジスタＰＣＴＡ0 ，ＰＣＴＡ1 は、それぞれ、プリチャージ制御線ＰＣＨＧＡにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のプリチャージトランジスタも、同様である。
【００９４】
第１ブロック５１０−Ａのビット線選択トランジスタＳＥＴＡ0 ，ＳＥＴＡ1 は、それぞれ、選択線ＳＥＬＡにゲートが接続され、対応するビット線にソースが接続され、データバス５２０にドレインが接続される。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のビット線選択トランジスタも、同様である。
【００９５】
第１ブロック５１０−ＡのセンスアンプＳＡＡは、信号ＳＡＥＡがハイレベルのときに活性化し、ビット線ＢＬＡ0 ，ＢＬＡ1 の電位差を増幅する。他のブロック５１０−Ｂ，５１０−Ｃ，・・・のセンスアンプも、同様である。この実施の形態では、第１ブロック５１０−ＡのメモリセルＭＡ0 ，ＭＡ1 ，・・・から記憶データを読み出した場合には、第１ブロック５１０−ＡのセンスアンプＳＡＡを用いた増幅が行われる。他のブロック５１０−Ｂ，５１０−Ｃ，・・・についても、該当するビット線と同じブロックに属するセンスアンプが増幅を行う。なお、この実施の形態では、センスアンプＳＡＡ，ＳＡＢ，ＳＡＣ，・・・のタイプは限定されないので、詳細な内部構成の説明は省略する。
【００９６】
スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 ，ＳＷＢＴ0 ，ＳＷＢＴ1 ，ＳＷＣＴ0 ，ＳＷＣＴ1 ，・・・は、切り換え制御線ＳＷにゲートが接続され、対応するビット線にソース・ドレインが接続される。
【００９７】
次に、図５に示したＦｅＲＡＭ５００の読み出し動作について、図６のタイミングチャートを用いて説明する。ここでは、メモリセルＭＡ0 ，ＭＡ1 に格納されたデータを読み出す場合を例に採って説明する。図６において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＡ0 ，ＴＡ1 のしきい値電圧Ｖt 程度高い電位を示している。
【００９８】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷの電位はＨレベルである。これにより、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 ，ＳＷＢＴ0 ，ＳＷＢＴ1 ，ＳＷＣＴ0 ，ＳＷＣＴ1 ，・・・はオンしているので、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・は互いに接続されており、且つ、ビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・も互いに接続されている。
【００９９】
メモリセルＭＡ0 ，ＭＡ1 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位をＬレベルにする。これにより、トランジスタＰＣＴＡ0 ，ＰＣＴＢ0 ，ＰＣＴＣ0 ，・・・がオフするのでビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 はフローティング状態になり、且つ、トランジスタＰＣＴＡ1 ，ＰＣＴＢ1 ，ＰＣＴＣ1 ，・・・がオフするのでビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 はフローティング状態になる。
【０１００】
次に、時刻ｔ２において、ワード線ＷＬＡ0 ，ＷＬＡ1 をＶｈレベルにする。これにより、メモリセルＭＡ0 ，ＭＡ1 のトランジスタＴＡ0 ，ＴＡ1 がオンして、強誘電体キャパシタＣＡ0 ，ＣＡ1 の一方の端子が、ビット線ＢＬＡ0 ，ＢＬＡ1 と導通する。ワード線ＷＬＡ0 ，ＷＬＡ1 をＨレベルではなくＶｈレベルにするのは、トランジスタＴＡ0 ，ＴＡ1 は、出力電圧（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔだけ低くなるからである。
【０１０１】
続いて、時刻ｔ３で、プレート線ＰＬＡ0 をＨレベルにする。これにより、このプレート線ＰＬＡ0 の電位が、強誘電体キャパシタＣＡ0 ，ＣＡ1 およびトランジスタＴＡ0 ，ＴＡ1 を介して、ビット線ＢＬＡ0 ，ＢＬＡ1 に印加される。このため、ビット線ＢＬＡ1 ，ＢＬＡ2 に、読み出し電位（Ｖ0 またはＶ1 ）が発生する。上述のように、スイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，ＳＷＣＴ0 ・・・はオンしているので、ビット線ＢＬＡ0 はビット線ＢＬＢ0 ，ＢＬＣ0 ，・・・に接続されており、したがって、ビット線ＢＬＡ0 の寄生キャパシタンスは十分に大きい。同様に、スイッチトランジスタＳＷＡＴ1 ，ＳＷＢＴ1 ，ＳＷＣＴ1 ・・・はオンしているので、ビット線ＢＬＡ1 はビット線ＢＬＢ1 ，ＢＬＣ1 ，・・・に接続されており、したがって、ビット線ＢＬＡ1 の寄生キャパシタンスは十分に大きい。このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 は、十分に大きくなる。
【０１０２】
時刻ｔ４では、切り換え制御線ＳＷをＬレベルにする。これにより、スイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，・・・およびスイッチトランジスタＳＷＡＴ1 ，ＳＷＢＴ1 ・・・がそれぞれオフするので、ビット線ＢＬＡ0 ，ＢＬＡ1 が他のビット線から切断される。したがって、ビット線ＢＬＡ0 ，ＢＬＡ1 の寄生キャパシタンスは、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 がオンしているときよりも小さくなる。例えば、メモリセルアレイの各列が３個のブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃに分割されている場合、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 をオフさせることにより、寄生キャパシタンスは３分の１になる。
【０１０３】
時刻ｔ５では、信号ＳＡＥＡをＨレベルにして、センスアンプＳＡＡを活性化する。これにより、ビット線ＢＬＡ0 ，ＢＬＡ1 の電位差が増幅される。この実施の形態では、増幅時には、ビット線ＢＬＡ0 ，ＢＬＡ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡＡからビット線ＢＬＡ0 ，ＢＬＡ1 に供給される電流が小さくなり、したがって、センスアンプＳＡＡの消費電力が小さくなる。
【０１０４】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬＡをＨレベルにする。これにより、トランジスタＳＥＴＡ0 ，ＳＥＴＡ1 がオンし、ビット線ＢＬＡ0 ，ＢＬＡ1 の電位が、データバス５２０に出力される。
【０１０５】
次に、時刻ｔ７に、プレート線ＰＬＡ0 の電位をＬレベルに戻す。
【０１０６】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位をＨレベルに戻すとともに、信号ＳＡＥＡの電位をＬレベルにする。これにより、トランジスタＰＣＴＡ0 ，ＰＣＴＡ1 ，ＰＣＴＢ0 ，ＰＣＴＢ1 ，・・・がオンして各ビット線ＢＬＡ0 ，ＢＬＡ1 ，ＢＬＢ0 ，ＢＬＢ1 ，・・・を接地するとともに、センスアンプＳＡＡが読み出しデータを出力しなくなる。また、時刻ｔ８には、切り換え制御線ＳＷが、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 ，ＳＷＢＴ0 ，ＳＷＢＴ1 ，・・・がオンするので、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・は互いに接続され、且つ、ビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・も互いに接続される。
【０１０７】
時刻ｔ９には、ワード線ＷＬＡ0 ，ＷＬＡ1 の電位をＬレベルにして、トランジスタＴＡ0 ，ＴＡ1 をオフさせる。これにより、読み出し動作が終了する。
【０１０８】
なお、第１ブロック５１０−Ａの他のメモリセルＭＡ2 ，ＭＡ3 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【０１０９】
一方、他のブロック５１０−Ｂ，５１０−Ｃ，・・・メモリセルから記憶データを読み出す場合も、使用するセンスアンプやビット線選択トランジスタなどが異なることを除いて、上述のメモリセルＭＵ1 の読み出し動作と同様である。
【０１１０】
このように、この実施の形態に係るＦｅＲＡＭ５００では、第１の実施の形態に係るＦｅＲＡＭと同様の理由により、十分に大きい読み出しマージンΔＶを確保しつつデータ増幅時のキャパシタンスを減らすことができ、したがって、歩留まりを向上させ且つ消費電力を低減することができる。
【０１１１】
この実施の形態は、ＳＯＩ(Silicon On Insulator)基板上にＦｅＲＡＭを形成する場合に、特に有効である。通常、ＳＯＩ基板上に形成されたトランジスタの接合容量は、シリコン基板上に形成されたトランジスタの接合容量の、１０分の１以下である。このため、ＳＯＩ基板を用いてＦｅＲＡＭを作製する場合、最適なキャパシタンスを得るためには、シリコン基板で作製する場合の１０倍のトランジスタを、各ビット線に接続しなければならない。例えば、シリコン基板の場合に、各ビット線に接続されるトランジスタ数の最適値が２５６個であったとすると、ＳＯＩ基板の場合には２５６０個となる。このため、ＳＯＩ基板を用いたＦｅＲＡＭでは、ビット線が非常に長くなる。したがって、メモリセルアレイの各列の分割数を増やすことによってスイッチトランジスタ数が増加しても、ビット線の全体的な長さに与える影響は少なく、このため、回路規模を増大させるという不利益も小さい。その一方で、各列の分割数を増やすことによって、センスアンプの消費電力は、上述の第１、第２の実施形態よりも、さらに少なくすることができる。
【０１１２】
上述のように、この実施の形態では、各ブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃ，・・・のメモリセル数とを同一とした。しかし、これらのブロックのメモリセル数は同一でなくてもよい。そして、メモリセル数が多いブロックほど読み出し頻度の低いデータを記憶させることとすれば、消費電力をさらに低減させることができる。
【０１１３】
第４の実施の形態
以下、この発明の第４の実施の形態に係る半導体装置について、２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭを例に採って説明する。
【０１１４】
この実施の形態は、１列分のメモリセルアレイが３個以上のブロックに分割されている点等で上述の第２の実施の形態と異なる。
【０１１５】
図７は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。
【０１１６】
図７に示したように、ＦｅＲＡＭ７００のメモリセルアレイは、各列毎に、３個以上のブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・と、プリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 と、センスアンプＳＡと、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 と、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 とを備えている。第１のブロック７１０−Ａは、メモリセルＭＡ0 ，ＭＡ1 ，・・・と、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 と、ビット線（支線）ＢＬＡ0 ，ＢＬＡ1 とを備えている。各列の第１ブロック７１０−Ａに共通の制御線として、ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・、プレート線ＰＬＡ0 ，ＰＬＡ1 ，・・・および切り換え制御線ＳＷＡが設けられている。２番目以降のブロックについても、同様である。加えて、各列のプリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 、センスアンプＳＡ、ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 に共通の制御線として、プリチャージ制御線ＰＣＨＧ、活性化信号線ＳＡＥおよび選択線ＳＥＬが設けられている。
【０１１７】
この実施の形態では、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・のメモリセル数は、同一であるとする。これにより、これらのブロックのビット線のキャパシタンスは、ほぼ同一になる。
【０１１８】
第１ブロック７１０−Ａに共通のワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・およびプレート線ＰＬＡ0 ，ＰＬＡ1 ，・・・は、メモリセルアレイの行方向に沿って、平行に配置される。ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・は２本一組で配置され、これら２本のワード線の間に１本のプレート線が配置される。他のブロック７１０−Ｂ，７１０−Ｃ，・・・のワード線およびプレート線も同様である。
【０１１９】
第１ブロック７１０−Ａのビット線ＢＬＡ0 ，ＢＬＡ1 は、メモリセルアレイの列方向に沿って、２本一組で平行に配置される。他のブロック７１０−Ｂ，７１０−Ｃ，・・・のビット線も同様である。各ビット線の寄生キャパシタンスは、トランジスタの接合キャパシタンスや配線キャパシタンスによって決定される。この実施の形態では、同一ビット線のキャパシタンスの和が、十分な読み出しマージンΔＶ（図２１参照）が得られる値になるように、これらのビット線の寄生キャパシタンスを設定する。
【０１２０】
グローバルビット線ＧＢＬ0 ，ＧＢＬ1 は、スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 を介して第１ブロック７１０−Ａのビット線ＢＬＡ0 ，ＢＬＡ1 に接続される。スイッチトランジスタＳＷＡＴ0 ，ＳＷＡＴ1 のゲートは、切り換え制御線ＳＷＡに接続される。他のブロック７２０−Ｂ，７２０−Ｃ，・・・についても、同様である。
【０１２１】
第１ブロック７１０−ＡのメモリセルＭＡ0 ，ＭＡ1 ，・・・は、ワード線ＷＬＡ0 ，ＷＬＡ1 ，・・・とビット線ＢＬＡ0 ，ＢＬＡ1 とが交差する位置に、それぞれ配置される。メモリセルＭＡ0 ，ＭＡ1 ，・・・は、それぞれ、ＭＯＳトランジスタＴＡ0 ，ＴＡ1 ，・・・と、強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・とを１個ずつ備えている。ＭＯＳトランジスタＴＡ0 ，ＴＡ1 ，・・・は、対応するワード線にゲートが接続され、対応するビット線にドレインが接続され、対応する強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・の一端にソースが接続される。強誘電体キャパシタＣＡ0 ，ＣＡ1 ，・・・の他端は、対応するプレート線に接続される。他のブロック７１０−Ｂ，７１０−Ｃ，・・・の各メモリセルも、同様である。
【０１２２】
プリチャージトランジスタＰＣＴ0 ，ＰＣＴ1 は、それぞれ、プリチャージ制御線ＰＣＨＧにゲートが接続され、対応するビット線にソースが接続され、ドレインが接地される。
【０１２３】
ビット線選択トランジスタＳＥＴ0 ，ＳＥＴ1 は、それぞれ、選択線ＳＥＬにゲートが接続され、対応するビット線にソースが接続され、データバス７２０にドレインが接続される。
【０１２４】
センスアンプＳＡは、信号ＳＡＥがハイレベルのときに活性化し、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差を増幅して出力する。なお、この実施の形態では、センスアンプＳＡのタイプは限定されないので、詳細な内部構成の説明は省略する。
【０１２５】
次に、図７に示したＦｅＲＡＭ７００の読み出し動作について、図８のタイミングチャートを用いて説明する。ここでは、メモリセルＭＡ0 ，ＭＡ1 に格納されたデータを読み出す場合を例に採って説明する。図８において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＡ0 ，ＴＡ1 ，・・・のしきい値電圧Ｖt 程度高い電位を示している。
【０１２６】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷＡ，ＳＷＢ，ＳＷＣ，・・・の電位はＨレベルである。これにより、スイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，ＳＷＣＴ0 ，・・・およびＳＷＡＴ1 ，ＳＷＢＴ1 ，ＳＷＣＴ1 ，・・・はオンしているので、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・はグローバルビット線ＧＢＬ0 に接続されており、且つ、ビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・はグローバルビット線ＧＢＬ1 に接続されている。
【０１２７】
メモリセルＭＵ0 ，ＭＵ1 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 はフローティング状態になる。
【０１２８】
次に、時刻ｔ２において、ワード線ＷＬＡ0 ，ＷＬＡ1 をＶｈレベルにする。これにより、メモリセルＭＡ0 ，ＭＡ1 のトランジスタＴＡ0 ，ＴＡ1 がオンして、強誘電体キャパシタＣＡ0 ，ＣＡ1 の一方の端子が、ビット線ＢＬＡ0 ，ＢＬＡ1 と導通する。ワード線ＷＬＡ0 ，ＷＬＡ1 をＨレベルではなくＶｈレベルにするのは、トランジスタＴＡ0 ，ＴＡ1 は、出力電圧（ドレイン電圧）が入力電圧（ソース電圧）よりもＶｔだけ低くなるからである。
【０１２９】
続いて、時刻ｔ３で、プレート線ＰＬＡ0 をＨレベルにする。これにより、このプレート線ＰＬＡ0 の電位が、強誘電体キャパシタＣＡ0 ，ＣＡ1 およびトランジスタＴＡ0 ，ＴＡ1 を介して、ビット線ＢＬＡ0 ，ＢＬＡ1 に印加される。これにより、ビット線ＢＬＡ0 ，ＢＬＡ1 に、読み出し電位（Ｖ0 またはＶ1 ）が発生する。上述のように、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・のビット線はグローバルビット線に接続されているので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスは十分に大きい。このため、読み出しマージンΔＶ＝Ｖ1 −Ｖ0 も、十分に大きくなる。
【０１３０】
時刻ｔ４では、２番目以降のブロック７１０−Ｂ，７１０−Ｃ，・・・の切り換え制御線ＳＷＢ，ＳＷＣ，・・・を、Ｌレベルにする。これにより、これらのブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・の各ビット線は、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 から切断される。このため、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスは小さくなる。
【０１３１】
時刻ｔ５では、信号ＳＡＥをＨレベルにして、センスアンプＳＡを活性化する。これにより、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅される。この実施の形態では、増幅時には、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さいので、センスアンプＳＡからグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に供給される電流が小さくなり、したがって、センスアンプＳＡの消費電力が小さくなる。
【０１３２】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬをＨレベルにする。これにより、トランジスタＳＥＴ0 ，ＳＥＴ1 がオンし、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位が、データバス７２０に出力される。
【０１３３】
次に、時刻ｔ７に、プレート線ＰＬＡ0 の電位をＬレベルに戻す。
【０１３４】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ0 ，ＧＢＬ1 を接地するとともに、センスアンプＳＡが読み出しデータを出力しなくなる。また、時刻ｔ８には、切り換え制御線ＳＷＢ，ＳＷＣ，・・・が、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＢＴ0 ，ＳＷＣＴ0 ，・・・およびスイッチトランジスタＳＷＢＴ1 ，ＳＷＣＴ1 ，・・・がオンするので、ビット線ＢＬＡ0 ，ＢＬＡ1 はグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に接続される。
【０１３５】
時刻ｔ９には、ワード線ＷＬＡ0 ，ＷＬＡ1 の電位をＬレベルにして、トランジスタＴＡ0 ，ＴＡ1 をオフさせる。これにより、読み出し動作が終了する。
【０１３６】
なお、第１ブロック７１０−Ａの他のメモリセルＭＡ2 ，ＭＡ3 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【０１３７】
一方、他のブロック７１０−Ｂ，７１０−Ｃ，・・・メモリセルから記憶データを読み出す場合には、ビット線選択トランジスタ等が異なることを除いて、上述のメモリセルＭＵ1 からの読み出し動作と同様である。
【０１３８】
このように、この実施の形態に係るＦｅＲＡＭでは、第１の実施の形態に係るＦｅＲＡＭと同様の理由により、十分に大きい読み出しマージンΔＶを確保しつつデータ増幅時のキャパシタンスを減らすことができ、したがって、歩留まりを向上させ且つ消費電力を低減することができる。
【０１３９】
この実施の形態は、上述の第３の実施の形態と同じ理由により、ＳＯＩ基板上にＦｅＲＡＭを形成する場合に、特に有効である。
【０１４０】
上述のように、この実施の形態では、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・のメモリセル数とを同一とした。しかし、これらのブロックのメモリセル数は同一でなくてもよい。そして、メモリセル数が多いブロックほど、読み出し頻度の低いデータを記憶させることとすれば、消費電力をさらに低減させることができる。
【０１４１】
第５の実施の形態
以下、この発明の第５の実施の形態に係る半導体装置について説明する。この実施の形態は、第１の実施形態に係るＦｅＲＡＭ１００（図１参照）を、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例である。
【０１４２】
図９は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。図９において、図１と同じ符号を付した構成要素は、それぞれ、図１の場合と同じものを示している。なお、図９では、簡単化のためにブロック１２０内の構成の一部が省略されているが、後述の追加部分を除いて図１と同様である。
【０１４３】
図９に示したように、ＦｅＲＡＭ９００のメモリセルアレイは、２本の切り換え制御線ＳＷ0 ，ＳＷ1 を備えている。切り換え制御線ＳＷ0 は、各列のスイッチトランジスタＳＷＴ0 のゲートに接続される。また、切り換え制御線ＳＷ1 は、各列のスイッチトランジスタＳＷＴ1 のゲートに接続される。
【０１４４】
さらに、ＦｅＲＡＭ９００のメモリセルアレイは、各列毎に、リファレンスメモリセルＲＭ0 ，ＲＭ1 ，ＲＭ2 ，ＲＭ3 を備えている。さらに、ＦｅＲＡＭ９００は、行方向に沿って設けられた４本のリファレンスワード線ＲＷＬＵ0 ，ＲＷＬＵ1 ，ＲＷＬＬ0 ，ＲＷＬＬ1 、２本のリファレンスプレート線ＲＰＬＵ，ＲＰＬＬおよび２本のリファレンスプリチャージ線ＲＰＣＨＧＵ，ＲＰＣＨＧＬを備えている。
【０１４５】
リファレンスメモリセルＲＭ0 は、選択トランジスタＲＴ0 、強誘電体キャパシタＲＣ0 およびプリチャージトランジスタＲＰＣＴ0 を備えている。選択トランジスタＲＴ0 は、リファレンスワード線ＲＷＬＵ0 にゲートが接続され、ビット線ＢＬＵ0 にドレインが接続されている。強誘電体キャパシタＲＣ0 は、一端が選択トランジスタＲＴ0 のソースに接続され、且つ、他端がプレート線ＲＰＬＵに接続されている。プリチャージトランジスタＲＰＣＴ0 は、ゲートがプリチャージ線ＲＰＣＨＧＵに接続され、ソースが選択トランジスタＲＴ0 のソースに接続され、ドレインが接地されている。
【０１４６】
同様に、リファレンスメモリセルＲＭ1 は選択トランジスタＲＴ1 、強誘電体キャパシタＲＣ1 およびプリチャージトランジスタＲＰＣＴ1 を備えており、リファレンスメモリセルＲＭ2 は選択トランジスタＲＴ2 、強誘電体キャパシタＲＣ2 およびプリチャージトランジスタＲＰＣＴ2 を備えており、リファレンスメモリセルＲＭ3 は選択トランジスタＲＴ3 、強誘電体キャパシタＲＣ3 およびプリチャージトランジスタＲＰＣＴ3 を備えている。これらのメモリセルＲＭ1 ，ＲＭ2 ，ＲＭ3 内の、各トランジスタおよびキャパシタの接続関係は、メモリセルＲＭ0 の場合と同様である。
【０１４７】
次に、図９に示したＦｅＲＡＭ９００の読み出し動作について、図１０のタイミングチャートを用いて説明する。ここでは、メモリセルＭＵ0 に格納されたデータを読み出す場合を例に採って説明する。図１０において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のしきい値電圧Ｖt 程度高い電位を示している。
【０１４８】
メモリセルＭＵ0 からデータが読み出される場合、リファレンスメモリセルとしては、ＲＭ1 が使用される。
【０１４９】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷ0 ，ＳＷ1 の電位はＨレベルである。これにより、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 はオンしているので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 とは接続されており、且つ、ビット線ＢＬＵ1 とビット線ＢＬＬ1 とは接続されている。
【０１５０】
メモリセルＭＵ0 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧＵ，ＰＣＨＧＬの電位をＬレベルにする。これにより、ビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 はフローティング状態になる。加えて、時刻ｔ１に、リファレンス用プリチャージ制御線ＲＰＣＨＧＵの電位がＬレベルにされる。これにより、リファレンスメモリセルＲＭ1 のプリチャージトランジスタＲＰＣＴ1 がオフするので、選択トランジスタＲＴ1 のドレインと強誘電体キャパシタＲＣ1 との接続点も、フローティング状態になる。
【０１５１】
次に、時刻ｔ２において、ワード線ＷＬＵ0 およびリファレンスワード線ＲＷＬＵ1 をＶｈレベルにする。これにより、メモリセルＭＵ0 のトランジスタＴＵ0 ，ＴＵ1 およびリファレンスメモリセルＲＭ1 のトランジスタＲＴ1 がオンするので、強誘電体キャパシタＣＵ0 の一端がビット線ＢＬＵ0 と導通し、且つ、強誘電体キャパシタＲＣ1 の一端がビット線ＢＬＵ1 と導通する。さらに、時刻ｔ２では、切り換え制御線ＳＷ1 をＬレベルにする。これにより、ビット線ＢＬＵ1 とビット線ＢＬＬ1 とが切り離される。
【０１５２】
続いて、時刻ｔ３で、プレート線ＰＬＵ0 およびリファレンスプレート線ＲＰＬＵ0 をＨレベルにする。これにより、プレート線ＰＬＵ0 の電位が強誘電体キャパシタＣＵ0 およびトランジスタＴＵ0 を介してビット線ＢＬＵ0 に印加され、且つ、リファレンスプレート線ＲＰＬＵの電位が強誘電体キャパシタＲＣ1 およびトランジスタＲＴ1 を介してビット線ＢＬＵ1 に印加される。このため、ビット線ＢＬＵ0 には読み出し電位（Ｖ0 またはＶ1 、図１０の例ではＶ0 ）が発生し、ビット線ＢＬＵ1 にはリファレンス電位Ｖr が発生する。
【０１５３】
図１１は、図２１と同様の状態偏移図である。図１１において、点Ｇは、ビット線ＢＬＵ1 にリファレンス電位Ｖr が出力された場合に対応する。ここでは、点Ｇの座標を、（Ｖ3 ｐ4 ）とする。この実施形態では、強誘電体キャパシタＲＣ0 には常に‘０’側に分極しているものとする。したがって、点Ｇは、ヒステリシス曲線Ｈの、Ｐｒ＞０側に位置する。上述したように、ビット線ＢＬＵ1 は、ビット線ＢＬＬ1 から切り離されているので、リファレンス電位Ｖr が出力されるときのキャパシタンスは、ビット線ＢＬＵ0 よりも小さい（例えば２分の１）。このため、直線ＢＧの傾きは、直線ＢＣの傾きθよりも小さくなる。したがって、リファレンス電位Ｖr （＝Ｖcc−Ｖ3 ）は、常に、Ｖ0 よりも大きく且つＶ1 よりも小さい値になる。なお、一般に、強誘電体キャパシタが劣化した場合、Ｐｒ＜０側よりもＰｒ＞０側の方がヒステリシス曲線Ｈの変形が小さい。したがって、強誘電体キャパシタＲＣ0 を常に‘０’側（すなわちＰｒ＞０）に分極させる方が、読み出し電位が安定する。
【０１５４】
時刻ｔ４では、切り換え制御線ＳＷ0 をＬレベルにする。これにより、スイッチトランジスタＳＷＴ0 がオフするので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 が切断される。したがって、ビット線ＢＬＵ0 の寄生キャパシタンスは、スイッチトランジスタＳＷＴ0 がオンしているときの半分になる。
【０１５５】
時刻ｔ５では、信号ＳＡＥＵをＨレベルにして、センスアンプＳＡＵを活性化する。これにより、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位差が増幅される。この実施の形態では、増幅時には、ビット線ＢＬＵ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡＵからビット線ＢＬＵ1 に供給される電流が小さくなり、したがって、センスアンプＳＡＵの消費電力が小さくなる。
【０１５６】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬＵをＨレベルにする。これにより、トランジスタＳＥＴＵ0 ，ＳＥＴＵ1 がオンし、ビット線ＢＬＵ0 ，ＢＬＵ1 の電位が、データバス１３０に出力される。さらに、時刻ｔ６では、リファレンスワード線ＲＷＬＵ1 がＬレベルにされるとともに、リファレンスプリチャージ線ＲＰＣＨＧＵがＨレベルにされる。これにより、ＲＭ0 の記憶値は必ず‘０’になる。
【０１５７】
次に、時刻ｔ７に、プレート線ＰＬＵ0 およびリファレンスプレート線ＲＰＬＵの電位をＬレベルに戻す。
【０１５８】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧＵ，ＰＣＨＧＬの電位をＨレベルに戻すとともに、信号ＳＡＥＵ，ＳＥＬＵの電位をＬレベルにする。これにより、ビット線ＢＬＵ0 ，ＢＬＵ1 ，ＢＬＬ0 ，ＢＬＬ1 が接地されるとともに、センスアンプＳＡＵが読み出しデータを出力しなくなる。また、時刻ｔ８には、切り換え制御線ＳＷ0 ，ＳＷ1 が、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＴ0 ，ＳＷＴ1 がオンするので、ビット線ＢＬＵ0 とビット線ＢＬＬ0 とが接続され、且つ、ビット線ＢＬＵ1 とビット線ＢＬＬ1 とが接続される。
【０１５９】
時刻ｔ９には、ワード線ＷＬＵ0 の電位をＬレベルにして、トランジスタＴＵ0 , ＴＵ1 をオフさせる。これにより、読み出し動作が終了する。
【０１６０】
なお、他のメモリセルＭＵ1 ，ＭＵ2 ，ＭＵ3 ・・・、ＭＬ0 ，ＭＬ1 ，ＭＬ2 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【０１６１】
このように、この実施の形態によれば、読み出しマージンΔＶが十分に大きく且つセンスアンプの消費電力が小さい、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭを提供することができる。
【０１６２】
加えて、この実施の形態に係るＦｅＲＡＭは、リファレンスメモリセルの記憶値を‘０’にしたので、劣化の影響を受け難いという利点を有する。
【０１６３】
第６の実施の形態
次に、この発明の第６の実施の形態に係る半導体装置について説明する。この実施の形態は、第２の実施の形態に係るＦｅＲＡＭ３００（図３参照）を、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例である。
【０１６４】
図１２は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。図１２において、図３と同じ符号を付した構成要素は、それぞれ、図３の場合と同じものを示している。
【０１６５】
図１２に示したように、ＦｅＲＡＭ１２００のメモリセルアレイは、第１ブロック１１０用の切り換え制御線ＳＷＵ0 ，ＳＷＵ1 と、第２ブロック１２０用の切り換え制御線ＳＷＬ0 ，ＳＷＬ1 とを備えている。切り換え制御線ＳＷＵ0 は、各列のスイッチトランジスタＳＷＵＴ0 のゲートに接続され、切り換え制御線ＳＷＵ1 は、各列のスイッチトランジスタＳＷＵＴ1 のゲートに接続される。また、切り換え制御線ＳＷＬ0 は、各列のスイッチトランジスタＳＷＬＴ0 のゲートに接続され、切り換え制御線ＳＷＵ1 は、各列のスイッチトランジスタＳＷＬＴ1 のゲートに接続される。
【０１６６】
ＦｅＲＡＭ１２００のメモリセルアレイは、各列毎に、リファレンスメモリセルＲＭ0 ，ＲＭ1 を備えている。さらに、ＦｅＲＡＭ１２００は、行方向に沿って設けられた２本のリファレンスワード線ＲＷＬ0 ，ＲＷＬ1 、１本のリファレンスプレート線ＲＰＬおよび１本のリファレンスプリチャージ線ＲＰＣＨＧを備えている。
【０１６７】
リファレンスメモリセルＲＭ0 は、選択トランジスタＲＴ0 、強誘電体キャパシタＲＣ0 およびプリチャージトランジスタＲＰＣＴ0 を備えている。選択トランジスタＲＴ0 は、リファレンスワード線ＲＷＬ0 にゲートが接続され、グローバルビット線ＧＢＬ0 にドレインが接続されている。強誘電体キャパシタＲＣ0 は、一端が選択トランジスタＲＴ0 のソースに接続され、且つ、他端がリファレンスプレート線ＲＰＬに接続されている。プリチャージトランジスタＲＰＣＴ0 は、ゲートがプリチャージ線ＲＰＣＨＧに接続され、ソースが選択トランジスタＲＴ0 のソースに接続され、ドレインが接地されている。
【０１６８】
同様に、リファレンスメモリセルＲＭ1 は選択トランジスタＲＴ1 、強誘電体キャパシタＲＣ1 およびプリチャージトランジスタＲＰＣＴ1 を備えている。このメモリセルＲＭ1 内の、各トランジスタおよびキャパシタの接続関係は、メモリセルＲＭ0 と同様である。
【０１６９】
次に、図１２に示したＦｅＲＡＭ１２００の読み出し動作について、図１３のタイミングチャートを用いて説明する。ここでは、メモリセルＭＵ0 に格納されたデータを読み出す場合を例に採って説明する。図１３において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴ0 ，Ｔ1 ，・・・のしきい値電圧Ｖt 程度高い電位を示している。
【０１７０】
メモリセルＭＵ0 からデータが読み出される場合、リファレンスメモリセルとしては、ＲＭ1 が使用される。
【０１７１】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷＵ0 ，ＳＷＵ1 ，ＳＷＬ0 ，ＳＷＬ1 の電位はＨレベルである。これにより、スイッチトランジスタＳＷＵＴ0 ，ＳＷＵＴ1 ，ＳＷＬＴ0 ，ＳＷＬＴ1 はオンしているので、ビット線ＢＬＵ0 ，ＢＬＬ0 はグローバルビット線ＧＢＬ0 に接続されており、且つ、ビット線ＢＬＵ1 ，ＢＬＬ1 はグローバルビット線ＧＢＬ1 に接続されている。
【０１７２】
メモリセルＭＵ0 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 はフローティング状態になる。加えて、時刻ｔ１に、リファレンス用プリチャージ制御線ＲＰＣＨＧの電位がＬレベルにされる。これにより、リファレンスメモリセルＲＭ1 のプリチャージトランジスタＲＰＣＴ1 がオフするので、選択トランジスタＲＴ1 のドレインと強誘電体キャパシタＲＣ1 との接続点も、フローティング状態になる。
【０１７３】
次に、時刻ｔ２において、ワード線ＷＬＵ0 およびリファレンスワード線ＲＷＬ1 をＶｈレベルにする。これにより、メモリセルＭＵ0 のトランジスタＴＵ0 およびリファレンスメモリセルＲＭ1 のトランジスタＲＴ1 がオンするので、強誘電体キャパシタＣＵ0 の一端がビット線ＢＬＵ0 と導通し、且つ、強誘電体キャパシタＲＣ1 の一端がグローバルビット線ＧＢＬ1 と導通する。さらに、時刻ｔ２では、切り換え制御線ＳＷＬ1 をＬレベルにする。これにより、ビット線ＢＬＬ1 とグローバルビット線ＧＢＬ1 とが切り離される。
【０１７４】
続いて、時刻ｔ３で、プレート線ＰＬＵ0 およびリファレンスプレート線ＲＰＬをＨレベルにする。これにより、プレート線ＰＬＵ0 の電位が強誘電体キャパシタＣＵ0 およびトランジスタＴＵ0 を介してビット線ＢＬＵ0 （したがってグローバルビット線ＧＢＬ0 ）に印加され、且つ、リファレンスプレート線ＲＰＬの電位が強誘電体キャパシタＲＣ1 およびトランジスタＲＴ1 を介してグローバルビット線ＧＢＬ1 に印加される。このため、ビット線ＢＬＵ0 ，ＢＬＬ0 には読み出し電位（Ｖ0 またはＶ1 、図１３の例ではＶ0 ）が発生し、ビット線ＢＬＵ1 にはリファレンス電位Ｖr が発生する。
【０１７５】
時刻ｔ４では、切り換え制御線ＳＷＬ0 をＬレベルにする。これにより、スイッチトランジスタＳＷＬＴ0 がオフするので、ビット線ＢＬＬ0 とグローバルビット線ＧＢＬ0 が切断される。したがって、グローバルビット線ＧＢＬ0 の寄生キャパシタンスが小さくなる。
【０１７６】
時刻ｔ５では、信号ＳＡＥをＨレベルにして、センスアンプＳＡを活性化する。これにより、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅される。この実施の形態では、増幅時には、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡからグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に供給される電流が小さくなり、したがって、センスアンプＳＡの消費電力が小さくなる。
【０１７７】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬをＨレベルにする。これにより、トランジスタＳＬＴ0 ，ＳＬＴ1 がオンし、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位が、データバス３３０に出力される。さらに、時刻ｔ６では、リファレンスワード線ＲＷＬ1 がＬレベルにされるとともに、リファレンスプリチャージ線ＲＰＣＨＧがＨレベルにされる。これにより、ＲＭ0 の記憶値は必ず‘０’になる。
【０１７８】
次に、時刻ｔ７に、プレート線ＰＬＵ0 およびリファレンスプレート線ＲＰＬの電位をＬレベルに戻す。
【０１７９】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ0 ，ＧＢＬ1 を接地するとともに、読み出しデータが出力されなくなる。また、時刻ｔ８には、切り換え制御線ＳＷＬ0 ，ＳＷＬ1 が、Ｈレベルに戻される。これにより、スイッチトランジスタＳＷＬＴ0 ，ＳＷＬＴ1 がオンするので、ビット線ＢＬＬ0 がグローバルビット線ＧＢＬ0 にが接続され、且つ、ビット線ＢＬＬ1 がグローバルビット線ＧＢＬ1 に接続される。
【０１８０】
時刻ｔ９には、ワード線ＷＬＵ0 の電位をＬレベルにして、トランジスタＴＵ0 , ＴＵ1 をオフさせる。これにより、読み出し動作が終了する。
【０１８１】
なお、他のメモリセルＭＵ1，ＭＵ2 ，ＭＵ3 ・・・、ＭＬ0，ＭＬ1 ，ＭＬ2 ・・・から記憶データを読み出す動作も、上述のメモリセルＭＵ1 からの読み出し動作とほぼ同様である。
【０１８２】
加えて、この実施の形態に係るＦｅＲＡＭは、リファレンスメモリセルの記憶値を‘０’にしたので、第５の実施の形態と同様の理由により、劣化の影響を受け難い。
【０１８３】
第７の実施の形態
以下、この発明の第７の実施の形態に係る半導体装置について説明する。この実施の形態は、第３の実施形態に係るＦｅＲＡＭ３００（図５参照）を、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例である。
【０１８４】
図１４は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。図１４において、図３と同じ符号を付した構成要素は、それぞれ、図３の場合と同じものを示している。
【０１８５】
図１４に示したように、ＦｅＲＡＭ１４００のメモリセルアレイは、２本の切り換え制御線ＳＷ0 ，ＳＷ1 を備えている。切り換え制御線ＳＷ0 は、各列のスイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，ＳＷＣＴ0 ，・・・のゲートに接続される。また、切り換え制御線ＳＷ1 は、各列のスイッチトランジスタＳＷＡＴ1 ，ＳＷＢＴ1 ，ＳＷＣＴ1 ，・・・のゲートに接続される。
【０１８６】
ＦｅＲＡＭ１４００の各ブロック５１０−Ａ，５１０−Ｂ，５１０−Ｃ，・・・は、それぞれ、２個のリファレンスメモリセルを備えている。例えば、ブロック５１０−ＡはリファレンスメモリセルＲＭＡ0 ，ＲＭＡ1 を、ブロック５１０−ＢはリファレンスメモリセルＲＭＢ0 ，ＲＭＢ1 を、ブロック５１０−ＣはリファレンスメモリセルＲＭＣ0 ，ＲＭＣ1 を備えている。さらに、各ブロック毎に、２本のリファレンスワード線と、１本のリファレンスプレート線と、１本のリファレンスプリチャージ線とが設けられている。例えば、ブロック５１０−Ａに対応してリファレンスワード線ＲＷＬＡ0 ，ＲＷＬＡ1 、リファレンスプレート線ＲＰＬＡおよびリファレンスプリチャージ線ＲＰＣＨＧＡが設けられ、ブロック５１０−Ｂに対応してリファレンスワード線ＲＷＬＢ0 ，ＲＷＬＢ1 、リファレンスプレート線ＲＰＬＢおよびリファレンスプリチャージ線ＲＰＣＨＧＢが設けられ、ブロック５１０−Ｃに対応してリファレンスワード線ＲＷＬＣ0 ，ＲＷＬＣ1 、リファレンスプレート線ＲＰＬＣおよびリファレンスプリチャージ線ＲＰＣＨＧＣが設けられている。
【０１８７】
ブロック５１０−ＡのリファレンスメモリセルＲＭＡ0 は、選択トランジスタＲＴＡ0 、強誘電体キャパシタＲＣＡ0 およびプリチャージトランジスタＲＰＣＴＡ0 を備えている。選択トランジスタＲＴＡ0 は、リファレンスワード線ＲＷＬＡ0 にゲートが接続され、ビット線ＢＬＡ0 にドレインが接続されている。強誘電体キャパシタＲＣＡ0 は、一端が選択トランジスタＲＴＡ0 のソースに接続され、且つ、他端がプレート線ＰＲＬＡに接続されている。プリチャージトランジスタＲＰＣＴＡ0 は、ゲートがプリチャージ線ＲＰＣＨＧＡに接続され、ソースが選択トランジスタＲＴＡ0 のソースに接続され、ドレインが接地されている。
【０１８８】
同様に、ブロック５１０−ＡのリファレンスメモリセルＲＭＡ1 は選択トランジスタＲＴＡ1 、強誘電体キャパシタＲＣＡ1 およびプリチャージトランジスタＲＰＣＴＡ1 を備えている。選択トランジスタＲＴＡ1 は、リファレンスワード線ＲＷＬＡ1 にゲートが接続され、ビット線ＢＬＡ1 にドレインが接続されている。強誘電体キャパシタＲＣＡ1 は、一端が選択トランジスタＲＴＡ1 のソースに接続され、且つ、他端がプレート線ＰＲＬＡに接続されている。プリチャージトランジスタＲＰＣＴＡ1 は、ゲートがプリチャージ線ＲＰＣＨＧＡに接続され、ソースが選択トランジスタＲＴＡ1 のソースに接続され、ドレインが接地されている。
【０１８９】
他のブロック５１０−Ｂ，５１０−Ｃのメモリセルも、同様の構成を備えている。
【０１９０】
次に、図１４に示したＦｅＲＡＭ１４００の読み出し動作について、図１５のタイミングチャートを用いて説明する。ここでは、メモリセルＭＡ0 , ＭＡ1 に格納されたデータを読み出す場合を例に採って説明する。図１５において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴＵ0 ，ＴＵ1 のしきい値電圧Ｖt 程度高い電位を示している。
【０１９１】
メモリセルＭＡ0 , ＭＡ1 からデータが読み出される場合、リファレンスメモリセルとしては、ＲＭ1 が使用される。
【０１９２】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷ0 ，ＳＷ1 の電位はＨレベルである。これにより、スイッチトランジスタＳＷＡＴ0 ，ＳＷＢＴ0 ，・・・、ＳＷＡＴ1 ，ＳＷＢＴ1 ，・・・はオンしているので、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・は相互に接続され且つビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・は相互に接続されている。
【０１９３】
メモリセルＭＵ0 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位をＬレベルにする。これにより、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・、ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・はフローティング状態になる。加えて、時刻ｔ１に、リファレンス用プリチャージ制御線ＲＰＣＨＧＡ，ＲＰＣＨＧＢ，ＲＰＣＨＧＣ，・・・の電位がＬレベルにされる。これにより、プリチャージトランジスタＲＰＣＴＡ1 ，ＲＰＣＴＢ1 ，ＲＰＣＴＣ1 ，・・・がオフするので、選択トランジスタＲＴＡ1 ，ＲＴＢ1 ，ＲＴＣ1 ，・・・のドレインと強誘電体キャパシタＲＣＡ1 ，ＲＣＢ1 ，ＲＣＣ1 ，・・・との各接続点も、フローティング状態になる。
【０１９４】
次に、時刻ｔ２において、ワード線ＷＬＡ0 およびリファレンスワード線ＲＷＬＡ1 をＶｈレベルにする。これにより、メモリセルＭＡ0 のトランジスタＴＡ0 およびリファレンスメモリセルＲＭ1 のトランジスタＲＴＡ1 がオンするので、強誘電体キャパシタＣＡ0 の一端がビット線ＢＬＡ0 と導通し、且つ、強誘電体キャパシタＲＣＡ1 の一端がビット線ＢＬＡ1 と導通する。さらに、時刻ｔ２では、切り換え制御線ＳＷ1 をＬレベルにする。これにより、ビット線ＢＬＡ1 は、ビット線ＢＬＢ1 ，ＢＬＣ1 ，・・・と切り離される。
【０１９５】
続いて、時刻ｔ３で、プレート線ＰＬＡ0 およびリファレンスプレート線ＲＰＬＡをＨレベルにする。これにより、プレート線ＰＬＡ0 の電位が強誘電体キャパシタＣＡ0 およびトランジスタＴＡ0 を介してビット線ＢＬＡ0 に印加され、且つ、リファレンスプレート線ＲＰＬＡの電位が強誘電体キャパシタＲＣＡ1 およびトランジスタＲＴＡ1 を介してビット線ＢＬＡ1 に印加される。このため、ビット線ＢＬＡ0 には読み出し電位（Ｖ0 またはＶ1 、図１５の例ではＶ0 ）が発生し、ビット線ＢＬＡ1 にはリファレンス電位Ｖr が発生する。
【０１９６】
時刻ｔ４では、切り換え制御線ＳＷ0 をＬレベルにする。これにより、スイッチトランジスタＳＷＡＴ0 がオフするので、ビット線ＢＬＡ0 がビット線ＢＬＢ0 ，ＢＬＣ0 ，・・・と切断される。したがって、ビット線ＢＬＡ0 の寄生キャパシタンスは、スイッチトランジスタＳＷＡＴ0 がオンしているときよりも小さくなる。
【０１９７】
時刻ｔ５では、信号ＳＡＥＡをＨレベルにして、センスアンプＳＡＡを活性化する。これにより、ビット線ＢＬＡ0 ，ＢＬＡ1 の電位差が増幅される。この実施の形態では、増幅時には、ビット線ＢＬＡ0 ，ＢＬＡ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡＡからビット線ＢＬＡ0 ，ＢＬＡ1 に供給される電流が小さくなり、したがって、センスアンプＳＡＡの消費電力が小さくなる。
【０１９８】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬＡをＨレベルにする。これにより、トランジスタＳＥＴＡ0 ，ＳＥＴＡ1 がオンし、ビット線ＢＬＡ0 ，ＢＬＡ1 の電位が、データバス５２０に出力される。さらに、時刻ｔ６では、リファレンスワード線ＲＷＬＡ1 がＬレベルにされるとともに、リファレンスプリチャージ線ＲＰＣＨＧＡがＨレベルにされる。これにより、ＲＭＡ0 の記憶値は必ず‘０’になる。
【０１９９】
次に、時刻ｔ７に、プレート線ＰＬＡ0 およびリファレンスプレート線ＲＰＬＡ0 の電位をＬレベルに戻す。
【０２００】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧＡ，ＰＣＨＧＢ，ＰＣＨＧＣ，・・・の電位をＨレベルに戻すとともに、信号ＳＡＥＡ，ＳＥＬＡの電位をＬレベルにする。これにより、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・、ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・がそれぞれ接地されるとともに、センスアンプＳＡＡが読み出しデータを出力しなくなる。また、時刻ｔ８には、切り換え制御線ＳＷ0 ，ＳＷ1 が、Ｈレベルに戻される。これにより、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・は相互に接続され且つビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・は相互に接続される。
【０２０１】
時刻ｔ９には、ワード線ＷＬＡ0 の電位をＬレベルにして、トランジスタＴＡ0 をオフさせる。これにより、読み出し動作が終了する。
【０２０２】
なお、第１ブロック５１０−Ａの他のメモリセルや、他のブロック５１０−Ｂ，５１０−Ｃのメモリセルから記憶データを読み出す動作も、上述のメモリセルＭＵＡ1 からの読み出し動作とほぼ同様である。
【０２０３】
このように、この実施の形態によれば、読み出しマージンΔＶが十分に大きく且つセンスアンプの消費電力が小さい、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭを提供することができる。
【０２０４】
加えて、この実施の形態に係るＦｅＲＡＭは、リファレンスメモリセルの記憶値を‘０’にしたので、第５の実施の形態と同じ理由により、劣化の影響を受け難い。
【０２０５】
第８の実施の形態
以下、この発明の第８の実施の形態に係る半導体装置について説明する。この実施の形態は、第４の実施形態に係るＦｅＲＡＭ７００（図７参照）を、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭに変形した例である。
【０２０６】
図１６は、この実施の形態に係るＦｅＲＡＭのメモリセルアレイの１列分の構造を示す回路図である。図１６において、図７と同じ符号を付した構成要素は、それぞれ、図７の場合と同じものを示している。
【０２０７】
図１６に示したように、ＦｅＲＡＭ１６００のメモリセルアレイは、各ブロック７１０−Ａ，７１０−Ｂ，７１０−Ｃ，・・・毎に、切り換え制御線が設けられている。例えば、第１のブロック７１０−Ａには切り換え制御線ＳＷＡ0 ，ＳＷＡ1 が設けられ、第２のブロック７１０−Ｂには切り換え制御線ＳＷＢ0 ，ＳＷＢ1 が設けられ、第３のブロック７１０−Ｃには切り換え制御線ＳＷＣ0 ，ＳＷＣ1 が設けられている。第１のブロック７１０−Ａでは、切り換え制御線ＳＷＡ0 が各列のスイッチトランジスタＳＷＴＡ0 のゲートに接続され、切り換え制御線ＳＷＡ1 が各列のスイッチトランジスタＳＷＴＡ1 のゲートに接続される。他のブロック７１０−Ｂ，７１０−Ｃ，・・・も、同様のスイッチトランジスタを有する。
【０２０８】
ＦｅＲＡＭ１６００は、２個のリファレンスメモリセルＲＭ0 ，ＲＭ1 を備えている。さらに、ＦｅＲＡＭ１６００には、２本のリファレンスワード線ＲＷＬ0 ，ＲＷＬ1 と、１本のリファレンスプレート線ＲＰＬと、１本のリファレンスプリチャージ線ＲＰＣＨＧとが設けられている。
【０２０９】
リファレンスメモリセルＲＭ0 は、選択トランジスタＲＴ0 、強誘電体キャパシタＲＣ0 およびプリチャージトランジスタＲＰＣＴ0 を備えている。選択トランジスタＲＴ0 は、リファレンスワード線ＲＷＬ0 にゲートが接続され、グローバルビット線ＧＢＬ0 にドレインが接続されている。強誘電体キャパシタＲＣ0 は、一端が選択トランジスタＲＴ0 のソースに接続され、且つ、他端がプレート線ＰＲＬに接続されている。プリチャージトランジスタＲＰＣＴ0 は、ゲートがプリチャージ線ＲＰＣＨＧに接続され、ソースが選択トランジスタＲＴ0 のソースに接続され、ドレインが接地されている。
【０２１０】
同様に、リファレンスメモリセルＲＭ1 は選択トランジスタＲＴ1 、強誘電体キャパシタＲＣ1 およびプリチャージトランジスタＲＰＣＴ1 を備えている。選択トランジスタＲＴ1 は、リファレンスワード線ＲＷＬ1 にゲートが接続され、ビット線ＢＬ1 にドレインが接続されている。強誘電体キャパシタＲＣ1 は、一端が選択トランジスタＲＴ1 のソースに接続され、且つ、他端がプレート線ＰＲＬに接続されている。プリチャージトランジスタＲＰＣＴ1 は、ゲートがプリチャージ線ＲＰＣＨＧに接続され、ソースが選択トランジスタＲＴ1 のソースに接続され、ドレインが接地されている。
【０２１１】
次に、図１６に示したＦｅＲＡＭ１６００の読み出し動作について、図１７のタイミングチャートを用いて説明する。ここでは、メモリセルＭＡ0 , ＭＡ1 に格納されたデータを読み出す場合を例に採って説明する。図１７において、‘Ｌ’はグランド電位、‘Ｈ’は電源電圧Ｖccを示している。また、‘Ｖｈ’は、電源電圧Ｖccよりも、メモリセルのトランジスタＴ0 ，Ｔ1 ，・・・のしきい値電圧Ｖt 程度高い電位を示している。
【０２１２】
メモリセルＭＵ0 からデータが読み出される場合、リファレンスメモリセルとしては、ＲＭ1 が使用される。
【０２１３】
初期状態（時刻ｔ0 ）では、切り換え制御線ＳＷＡ0 ，ＳＷＢ0 ，ＳＷＣ0 ，・・・、ＳＷＡ1 ，ＳＷＢ1 ，ＳＷＣ1 ，・・・の電位はＨレベルである。これにより、ビット線ＢＬＡ0 ，ＢＬＢ0 ，ＢＬＣ0 ，・・・はグローバルビット線ＧＢＬ0 に接続されており、且つ、ビット線ＢＬＡ1 ，ＢＬＢ1 ，ＢＬＣ1 ，・・・はグローバルビット線ＧＢＬ1 に接続されている。
【０２１４】
メモリセルＭＡ0 の記憶データを読み出す際には、まず、時刻ｔ１において、プリチャージ制御線ＰＣＨＧの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオフするので、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 はフローティング状態になる。加えて、時刻ｔ１に、リファレンス用プリチャージ制御線ＲＰＣＨＧの電位がＬレベルにされる。これにより、リファレンスメモリセルＲＭ1 のプリチャージトランジスタＲＰＣＴ1 がオフするので、選択トランジスタＲＴ1 のドレインと強誘電体キャパシタＲＣ1 との接続点も、フローティング状態になる。
【０２１５】
次に、時刻ｔ２において、ワード線ＷＬＡ0 およびリファレンスワード線ＲＷＬ1 をＶｈレベルにする。これにより、メモリセルＭＡ0 のトランジスタＴＡ0 およびリファレンスメモリセルＲＭ1 のトランジスタＲＴ1 がオンするので、強誘電体キャパシタＣＡ0 の一端がビット線ＢＬＡ0 と導通し、且つ、強誘電体キャパシタＲＣ1 の一端がグローバルビット線ＧＢＬ1 と導通する。さらに、時刻ｔ２では、切り換え制御線ＳＷＢ1 ，ＳＷＣ1 ，・・・をＬレベルにする。これにより、ビット線ＢＬＢ1 ，ＢＬＣ1 ，・・・とグローバルビット線ＧＢＬ1 とが切り離される。
【０２１６】
続いて、時刻ｔ３で、プレート線ＰＬＡ0 およびリファレンスプレート線ＲＰＬをＨレベルにする。これにより、プレート線ＰＬＡ0 の電位が強誘電体キャパシタＣＡ0 およびトランジスタＴＡ0 を介してビット線ＢＬＡ0 （したがってグローバルビット線ＧＢＬ0 ）に印加され、且つ、リファレンスプレート線ＲＰＬの電位が強誘電体キャパシタＲＣ1 およびトランジスタＲＴ1 を介してグローバルビット線ＧＢＬ1 に印加される。このため、ビット線ＢＬＡ0 には読み出し電位（Ｖ0 またはＶ1 、図１３の例ではＶ0 ）が発生し、ビット線ＢＬＡ1 にはリファレンス電位Ｖr が発生する。
【０２１７】
時刻ｔ４では、切り換え制御線ＳＷＢ0 ，ＳＷＣ0 ，・・・をＬレベルにする。これにより、ビット線ＢＬＢ0 ，ＢＬＣ0 ，・・・とグローバルビット線ＧＢＬ0 が切断される。したがって、グローバルビット線ＧＢＬ0 の寄生キャパシタンスが小さくなる。
【０２１８】
時刻ｔ５では、信号ＳＡＥをＨレベルにして、センスアンプＳＡを活性化する。これにより、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位差が増幅される。この実施の形態では、増幅時には、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の寄生キャパシタンスが小さいので、増幅時にセンスアンプＳＡからグローバルビット線ＧＢＬ0 ，ＧＢＬ1 に供給される電流が小さくなり、したがって、センスアンプＳＡの消費電力が小さくなる。
【０２１９】
続いて、時刻ｔ６に、ビット線選択信号線ＳＥＬをＨレベルにする。これにより、トランジスタＳＥＴ0 ，ＳＥＴ1 がオンし、グローバルビット線ＧＢＬ0 ，ＧＢＬ1 の電位が、データバス３３０に出力される。さらに、時刻ｔ６では、リファレンスワード線ＲＷＬ1 がＬレベルにされるとともに、リファレンスプリチャージ線ＲＰＣＨＧがＨレベルにされる。これにより、ＲＭ0 の記憶値は必ず‘０’になる。
【０２２０】
次に、時刻ｔ７に、プレート線ＰＬＡ0 およびリファレンスプレート線ＲＰＬの電位をＬレベルに戻す。
【０２２１】
そして、時刻ｔ８に、プリチャージ制御線ＰＣＨＧの電位をＨレベルに戻すとともに、信号ＳＡＥ，ＳＥＬの電位をＬレベルにする。これにより、トランジスタＰＣＴ0 ，ＰＣＴ1 がオンしてグローバルビット線ＧＢＬ0 ，ＧＢＬ1 を接地するとともに、読み出しデータが出力されなくなる。また、時刻ｔ８には、切り換え制御線ＳＷＢ0 ，ＳＷＣ0 ，・・・、ＳＷＢ1 ，ＳＷＣ1 ，・・・が、Ｈレベルに戻される。これにより、ビット線ＢＬＢ0 ，ＢＬＣ0 ，・・・がグローバルビット線ＧＢＬ0 にが接続され、且つ、ビット線ＢＬＢ1 ，ＢＬＣ1 ，・・・がグローバルビット線ＧＢＬ1 に接続される。
【０２２２】
時刻ｔ９には、ワード線ＷＬＡ0 の電位をＬレベルにして、トランジスタＴＡ0 をオフさせる。これにより、読み出し動作が終了する。
【０２２３】
なお、第１ブロック７１０−Ａの他のメモリセルや、他のブロック７１０−Ｂ，７１０−Ｃ，・・・のメモリセルから記憶データを読み出す動作も、上述のメモリセルＭＵＡ1 からの読み出し動作とほぼ同様である。
【０２２４】
このように、この実施の形態によっても、読み出しマージンΔＶが十分に大きく且つセンスアンプの消費電力が小さい、１トランジスタ・１キャパシタ／１ビット型のＦｅＲＡＭを提供することができる。
【０２２５】
加えて、この実施の形態に係るＦｅＲＡＭは、リファレンスメモリセルの記憶値を‘０’にしたので、第５の実施の形態と同様の理由により、劣化の影響を受け難い。
【０２２６】
【発明の効果】
以上詳細に説明したように、本発明によれば、読み出しデータの信頼性が高く、且つ、消費電力が小さい強誘電体メモリを提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図２】第１の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図３】第２の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図４】第２の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図５】第３の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図６】第３の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図７】第４の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図８】第４の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図９】第５の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図１０】第５の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１１】強誘電体キャパシタの状態偏移を説明するための概念図である。
【図１２】第６の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図１３】第６の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１４】第７の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図１５】第７の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１６】第８の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図１７】第８の実施の形態に係る強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１８】従来の強誘電体メモリの構成を示す回路図である。
【図１９】従来の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図２０】強誘電体キャパシタの状態偏移を説明するための概念図である。
【図２１】強誘電体メモリの特性を説明するためのグラフである。
【符号の説明】
１００ ＦｅＲＡＭ
１１０，１２０ メモリセルブロック
ＳＷＴ0 ，ＳＷＴ1 スイッチトランジスタ
ＭＵ，ＭＬ メモリセル
ＴＵ，ＴＬ 選択トランジスタ
ＣＵ，ＣＬ 強誘電体キャパシタ
ＰＣＴＵ，ＰＣＴＬ プリチャージトランジスタ
ＳＥＴＵ，ＳＥＴＬ ビット線選択トランジスタ
ＳＡＵ，ＳＡＬ センスアンプ
ＷＬＵ，ＷＬＬ ワード線
ＰＬＵ，ＰＬＬ プレート線
ＢＬＵ，ＢＬＬ ビット線
ＰＣＨＧＵ，ＰＣＨＧＬ プリチャージ線
ＳＡＥＵ，ＳＡＥＬ 活性化信号線
ＳＥＵ，ＳＥＬ 選択信号線
Claims (6)
- マトリクス状に配置され、二値化データを強誘電体キャパシタの分極状態として記憶する、複数のメモリセルと、
同一列の前記メモリセルにそれぞれ接続された、複数のビット線と、
前記メモリセルを列単位で電位制御して、前記二値化データに応じた電位を前記ビット線に出力させる、複数のワード線および複数のプレート線と、
前記ビット線に出力された前記電位を増幅するセンスアンプと、
いずれかの前記プレート線に電源電圧が印加されることにより、当該プレート線に対応した前記メモリセルから前記ビット線に前記電位が出力される際には、前記ビット線を介して、前記電位を出力する前記メモリセルに、他の前記メモリセルを所定数だけ接続し、且つ、当該ビット線に出力された前記電位を前記センスアンプが増幅する際には、前記電位を出力する前記メモリセルに接続される前記他のメモリセルの個数を、前記所定数よりも少なくする、キャパシタンス制御手段と、
を備え、
前記ビット線が、１個または複数個の前記メモリセルがそれぞれ接続された複数の部分線に分割されており、
前記センスアンプが、前記部分線毎に設けられ、
前記キャパシタンス制御手段が、前記部分線どうしの接続／切断を切り換えるスイッチトランジスタを備え、いずれかの前記メモリセルから前記ビット線に前記電位が出力される際には、前記部分線どうしを接続することによって、前記電位を出力する前記メモリセルに他の前記部分線の前記メモリセルを接続し、且つ、当該ビット線に出力された前記電位を前記センスアンプが増幅する際には、前記部分線どうしを切断することによって、前記電位を出力する前記メモリセルに接続される他の前記メモリセルの個数を減らす、
ことを特徴とする強誘電体メモリ。 - 前記センスアンプが、隣接する前記ビット線からなるビット線対の電位差を増幅するように構成されたことを特徴とする請求項１に記載の強誘電体メモリ。
- 隣接する前記メモリセルどうしが、相補データを記憶するためのメモリセル対を構成することを特徴とする請求項２に記載の強誘電体メモリ。
- 前記ビット線対の一方の前記ビット線にいずれかの前記メモリセルから前記電位が出力される際に、このビット線対の他方の前記ビット線に参照電位を出力する、参照電位印加手段を備えることを特徴とする請求項２に記載の強誘電体メモリ。
- 前記参照電位印加手段が、
前記ビット線毎に設けられた参照用メモリセルと、
これらの参照用メモリセルを電位制御して、前記参照電位を前記ビット線に出力させる、参照用ワード線および参照用プレート線と、
を備えることを特徴とする請求項４に記載の強誘電体メモリ。 - 前記参照用メモリセルに設けられた前記強誘電体キャパシタが、プラス側に分極されることを特徴とする請求項５に記載の強誘電体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001020178A JP4405094B2 (ja) | 2001-01-29 | 2001-01-29 | 強誘電体メモリ |
| US10/056,206 US6600674B2 (en) | 2001-01-29 | 2002-01-28 | Ferroelectric memory device including a controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001020178A JP4405094B2 (ja) | 2001-01-29 | 2001-01-29 | 強誘電体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002230966A JP2002230966A (ja) | 2002-08-16 |
| JP4405094B2 true JP4405094B2 (ja) | 2010-01-27 |
Family
ID=18885930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001020178A Expired - Fee Related JP4405094B2 (ja) | 2001-01-29 | 2001-01-29 | 強誘電体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6600674B2 (ja) |
| JP (1) | JP4405094B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3936599B2 (ja) * | 2002-02-25 | 2007-06-27 | 富士通株式会社 | 半導体メモリ |
| KR100527529B1 (ko) * | 2002-12-13 | 2005-11-09 | 주식회사 하이닉스반도체 | 입출력 대역폭을 조절할 수 있는 메모리 장치 |
| KR100576484B1 (ko) * | 2003-12-09 | 2006-05-10 | 주식회사 하이닉스반도체 | 차동 데이터를 가지는 불휘발성 강유전체 메모리 장치 |
| JP2008084450A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体記憶装置 |
| JP5060403B2 (ja) * | 2008-06-19 | 2012-10-31 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3218844B2 (ja) * | 1994-03-22 | 2001-10-15 | 松下電器産業株式会社 | 半導体メモリ装置 |
| JP3186485B2 (ja) * | 1995-01-04 | 2001-07-11 | 日本電気株式会社 | 強誘電体メモリ装置およびその動作制御方法 |
| JPH08273374A (ja) * | 1995-03-30 | 1996-10-18 | Sony Corp | 強誘電体記憶装置 |
| US5680344A (en) * | 1995-09-11 | 1997-10-21 | Micron Technology, Inc. | Circuit and method of operating a ferrolectric memory in a DRAM mode |
| JP3741231B2 (ja) * | 1996-06-10 | 2006-02-01 | 株式会社日立製作所 | 不揮発性記憶装置 |
| JP3535326B2 (ja) * | 1996-10-21 | 2004-06-07 | 株式会社日立製作所 | 強誘電体メモリ |
| JP3963995B2 (ja) * | 1997-03-13 | 2007-08-22 | 株式会社ルネサステクノロジ | 強誘電体メモリ |
| US5917746A (en) * | 1997-08-27 | 1999-06-29 | Micron Technology, Inc. | Cell plate structure for a ferroelectric memory |
| JP2000101039A (ja) * | 1998-09-18 | 2000-04-07 | Hitachi Ltd | 半導体メモリ装置 |
| DE19844101A1 (de) * | 1998-09-25 | 2000-03-30 | Siemens Ag | Schaltungsanordnung zur Generierung einer Referenzspannung für das Auslesen eines ferroelektrischen Speichers |
-
2001
- 2001-01-29 JP JP2001020178A patent/JP4405094B2/ja not_active Expired - Fee Related
-
2002
- 2002-01-28 US US10/056,206 patent/US6600674B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6600674B2 (en) | 2003-07-29 |
| US20020101756A1 (en) | 2002-08-01 |
| JP2002230966A (ja) | 2002-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6728128B2 (en) | Dummy cell structure for 1T1C FeRAM cell array | |
| JP3962638B2 (ja) | 半導体記憶装置、及び、半導体装置 | |
| US5677865A (en) | Ferroelectric memory using reference charge circuit | |
| US5751626A (en) | Ferroelectric memory using ferroelectric reference cells | |
| US8218386B2 (en) | Embedded memory databus architecture | |
| US6807077B2 (en) | Content addressable memory capable of stably storing ternary data | |
| US6980454B2 (en) | Low-power consumption semiconductor memory device | |
| US5905672A (en) | Ferroelectric memory using ferroelectric reference cells | |
| US4367540A (en) | Dynamic memory with an interchangeable pair of data lines and sense amplifiers | |
| JPH08203266A (ja) | 強誘電体メモリ装置 | |
| US4086662A (en) | Memory system with read/write control lines | |
| US6717840B2 (en) | Nonvolatile ferroelectric memory device | |
| US6819604B2 (en) | Semiconductor memory having a defective memory cell relieving circuit | |
| US6297985B1 (en) | Cell block structure of nonvolatile ferroelectric memory | |
| US5500815A (en) | Semiconductor memory | |
| JP3913451B2 (ja) | 半導体記憶装置 | |
| US6680861B2 (en) | Ferroelectric memory and a test method thereof | |
| JP4405094B2 (ja) | 強誘電体メモリ | |
| US5926410A (en) | Memory array architecture and method for dynamic cell plate sensing | |
| US20050013156A1 (en) | Semiconductor integrated circuit device having ferroelectric capacitor | |
| US4926381A (en) | Semiconductor memory circuit with sensing arrangement free from malfunction | |
| JP3817409B2 (ja) | 集積化メモリ | |
| KR0165987B1 (ko) | 빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자 | |
| JP3283672B2 (ja) | 半導体メモリ | |
| KR100569565B1 (ko) | 분할 비트라인 구동장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070615 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20081119 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081125 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20090130 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090310 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090421 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090602 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090721 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091013 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091104 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4405094 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131113 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |