JP3962638B2 - 半導体記憶装置、及び、半導体装置 - Google Patents
半導体記憶装置、及び、半導体装置 Download PDFInfo
- Publication number
- JP3962638B2 JP3962638B2 JP2002177072A JP2002177072A JP3962638B2 JP 3962638 B2 JP3962638 B2 JP 3962638B2 JP 2002177072 A JP2002177072 A JP 2002177072A JP 2002177072 A JP2002177072 A JP 2002177072A JP 3962638 B2 JP3962638 B2 JP 3962638B2
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- normal
- memory cell
- bit line
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 87
- 230000015654 memory Effects 0.000 claims description 253
- 238000007667 floating Methods 0.000 claims description 49
- 239000000758 substrate Substances 0.000 claims description 9
- 239000000969 carrier Substances 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 24
- 239000000872 buffer Substances 0.000 description 21
- 101100247442 Arabidopsis thaliana RBL7 gene Proteins 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 11
- 230000004913 activation Effects 0.000 description 10
- 238000003491 array Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 7
- 101100247438 Arabidopsis thaliana RBL3 gene Proteins 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 101100467813 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RBS1 gene Proteins 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 102000000582 Retinoblastoma-Like Protein p107 Human genes 0.000 description 1
- 108010002342 Retinoblastoma-Like Protein p107 Proteins 0.000 description 1
- 102000004642 Retinoblastoma-Like Protein p130 Human genes 0.000 description 1
- 108010003494 Retinoblastoma-Like Protein p130 Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/4016—Memory devices with silicon-on-insulator cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及び半導体装置に関し、特に、フローティングボディを共通化した２つのＭＩＳＦＥＴから構成されたメモリセルを有する半導体記憶装置及び半導体装置に関する。
【０００２】
【従来の技術】
ＣＰＵに必要な高速メモリとして１次、２次、３次のキャッシュメモリがＳＲＡＭで構成されてきたが、最近では、これらのうち上位のものあるいは全てがＣＰＵと同一のチップ内に混載されるようになってきている。その理由は、チップ外部にデータを配線することによる欠点を解消するためであり、例えば、アクセス時間の増大、パワーの増大などを、１つのチップに混載することで解消するためである。これらキャッシュメモリとしては、上位へ行くほど容量は少ないがより高速なアクセスを実現できるメモリが要求されている。
【０００３】
１次キャッシュは、いわゆる６トランジスタＳＲＡＭでしか達成できないような高速性が要求されるので、これ以外のメモリセルで実現することは現状では困難であるが、２次あるいは３次キャッシュメモリは、アクセス時間の制限が１次キャッシュメモリよりも緩いので、ＤＲＡＭセルで置き換える可能性も考えられる。特に、３次キャッシュメモリは、最近の例である２４Ｍｂｉｔ（３Ｍ Ｂｙｔｅ）をオンチップ化する設計例も見られるように（D. Weiss et al. , “The On-chip 3MB Subarray Based 3rd Level Cache on an Itanium Microprocessor”, ISSCC Digest of Technical Papers, pp.112-113, Feb., 2002）、大容量化してきている。
【０００４】
この例では、ＣＰＵ全体のチップ面積に対する３次キャッシュメモリが占める割合は５０％近くになっている。したがって、特に、３次キャッシュメモリをＣＰＵと同一のチップに混載しようとする場合は、セル面積が重要なファクターとなる。このため、この３次キャッシュメモリを、６トランジスタＳＲＡＭよりも、１トランジスタ−１キャパシタ（１Ｔ−１Ｃ）で構成した方が、セル面積的に有利である。
【０００５】
【発明が解決しようとする課題】
しかし、問題は、従来の１Ｔ−１Ｃメモリセルを製造するプロセスは、ＣＰＵを製造するプロセスと大幅に違うということである。これは、１Ｔ−１Ｃメモリセルのキャパシタを製造するプロセスが、ＣＰＵを製造するプロセスより複雑なためである。このため、３次キャッシュメモリを１Ｔ−１Ｃで構成すると、製造コストが増大してしまうという問題がある。
【０００６】
特に、最近の微細なメモリセルでは、トレンチ型にせよスタック型にせよ、キャパシタ製造が非常に難しくなってきている。トレンチ型では、非常にアスペクト比の大きなキャパシタ用のトレンチを掘るとともに、縦型のトランジスタを作る傾向にある（R. Weis et al.“A High Cost Effective 8F2 DRAM Cell with a Double Gate Vertical Transistor Device for 100nm and Beyond ”, IEDM Tech. Dig. , pp.415-418, Dec. 2001）。また、スタック型では、ＳｉＯ２に代わる高誘電率の絶縁膜を開発する必要が出てきている（Y. Park and K. Kim,“COB Stack DRAM Cell Technology beyond 100nm Technology Node”, IEDM Tech. Dig., pp.391-394, Dec. 2001）。このため、ＤＲＡＭのメモリセルの製造プロセスは、ますます、ＣＰＵなどのロジック回路の製造プロセスから乖離してきている。したがって、大きな製造コストの増加を招くことなく、メモリセル面積の比較的小さいＤＲＡＭセルをキャッシュメモリとしてＣＰＵにオンチップ化することは、現状の技術では達成できない。
【０００７】
以上の課題に鑑み、本発明は、ＦＢＣ（floating body transistor cell）をキャッシュメモリとしてＣＰＵに搭載可能にすることを目的とする。なぜなら、ＦＢＣはメモリセル面積が小さい上に、製造プロセスもＣＰＵ等のロジック回路と同等だからである。但し、ＦＢＣはリフレッシュ動作が必要であるが、このリフレッシュ動作は、ＣＰＵからキャッシュメモリにアクセスするビジーレートを高めてしまい好ましくない。これは実質的にキャッシュメモリのアクセス時間の遅延を大きくするからである。したがって、本発明では、ＦＢＣのリフレッシュ動作を通常動作から隠すことができる半導体記憶装置を提供することも目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、
マトリックス状に配置された複数のメモリセルから構成されたメモリセルアレイを有する半導体記憶装置であって、各メモリセルは、
半導体層に形成された第１ソース領域と、この第１ソース領域と離れて前記半導体層に形成された第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間における前記半導体層上に形成された第１ゲート電極とを有しており、前記第１ソース領域と前記第１ドレイン領域との間の前記半導体層がフローティング状態のフローティングボディとなる、第１ＭＩＳＦＥＴと、
前記半導体層に形成された第２ソース領域と、この第２ソース領域と離れて前記半導体層に形成された第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間における前記半導体層上に形成された第２ゲート電極とを有しており、前記第２ソース領域と前記第２ドレイン領域との間の前記半導体層が、前記第１ＭＩＳＦＥＴと共通に使用されるフローティングボディである、第２ＭＩＳＦＥＴと、
を備えるとともに、
各メモリセルは、前記フローティングボディに多数キャリアを保持した第１データ状態と、前記フローティングボディから多数キャリアを放出した第２データ状態とを有し、
当該半導体記憶装置は、さらに、
ワード線方向に並ぶ前記メモリセルにおける前記第１ＭＩＳＦＥＴの前記第１ゲート電極を接続する、複数の通常ワード線と、
前記ワード線方向に並ぶ前記メモリセルにおける前記第２ＭＩＳＦＥＴの前記第２ゲート電極を接続する、前記通常ワード線とは異なる複数のリフレッシュ用ワード線と、
前記ワード線方向と交差する方向であるビット線方向に並ぶ前記メモリセルにおける前記第１ＭＩＳＦＥＴの前記第１ドレイン領域を接続する、複数の通常ビット線と、
前記ビット線方向に並ぶ前記メモリセルにおける前記第２ＭＩＳＦＥＴの前記第２ドレイン領域を接続する、前記通常ビット線とは異なる、複数のリフレッシュ用ビット線と、
前記メモリセルアレイの前記ビット線方向の一方側に配置され、選択されたメモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第１データ状態であるか、前記第２データ状態であるかを判定する、通常センスアンプ回路と、
前記メモリセルアレイの前記ビット線方向の他方側に配置され、選択されたメモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第１データ状態であるか、前記第２データ状態であるかを判定する、リフレッシュ用センスアンプ回路と、
前記メモリセルアレイのビット線方向の一方側に配置され、複数の通常ビット線の中から１本を選択する、第１ビット線選択回路と、
前記メモリセルアレイのビット線方向の一方側に配置され、複数のリフレッシュ用ビット線の中から１本を選択する、第２ビット線選択回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、複数のリフレッシュ用ビット線の中から１本を選択する、第３ビット線選択回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、複数の通常ビット線の中から１本を選択する、第４ビット線選択回路とを、備え、
前記第１ビット線選択回路により選択された通常ビット線が、前記通常センスアンプ回路に接続され、
前記第２ビット線選択回路により選択されたリフレッシュ用ビット線が、前記通常センスアンプ回路に接続され、
前記第３ビット線選択回路により選択されたリフレッシュ用ビット線が、前記リフレッシュ用センスアンプ回路に接続され、
前記第４ビット線選択回路により選択された通常ビット線が、前記リフレッシュ用センスアンプ回路に接続される、
ことを特徴とする。
【０００９】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、メモリセルアレイを構成するメモリセルをフローティングボディを共通にする第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとで構成することにより、このメモリセルに対して第１ＭＩＳＦＥＴからも第２ＭＩＳＦＥＴからもアクセスすることができるようにしてものである。さらに、各メモリセルにおける第１ＭＩＳＦＥＴのゲート及びドレインを通常ワード線及び通常ビット線にそれぞれ接続し、第２ＭＩＳＦＥＴのゲート及びドレインをリフレッシュ用ワード線及びリフレッシュ用ビット線にそれぞれ接続することにより、このメモリセルアレイに対するリフレッシュ動作をメモリセルアレイ外部から隠蔽することができるようにしたものである。より詳しくを、以下に説明する。
【００１０】
図１は、本実施形態に係るメモリセルＭＣの回路図を示している。この図１に示すように、本実施形態においては、１つの単位メモリセルＭＣは、２つのＭＩＳＦＥＴ Ｔｒ１、Ｔｒ２により構成されている。これらＭＩＳＦＥＴ Ｔｒ１のフローティングボディと、ＭＩＳＦＥＴ Ｔｒ２のフローティングボディとは、共通に接続されており、２つのＭＩＳＦＥＴにより１ビットの情報を記憶する。
【００１１】
ＭＩＳＦＥＴ Ｔｒ１のゲートＧは通常ワード線ＮＷＬに接続されており、ドレインＤは通常ビット線ＮＢＬに接続されており、ソースＳは共通ソース線を介してグランド（ＧＮＤ）に接続されている。一方、ＭＩＳＦＥＴ Ｔｒ２のゲートＧはリフレッシュ用ワード線ＲＷＬに接続されており、ドレインＤはリフレッシュ用ビット線ＲＢＬに接続されており、ソースＳは共通ソース線を介してグランドに接続されている。
【００１２】
図１のメモリセルＭＣは、ＭＩＳＦＥＴ Ｔｒ１からでもＭＩＳＦＥＴ Ｔｒ２からでもアクセス可能であり、データの読み出しとデータの書き込みができるようになっている。但し、本実施形態においては、ＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２から同時にアクセスすることは、しないものとする。
【００１３】
図２は、ＭＩＳＦＥＴ Ｔｒ１の構造を説明する断面図であり、図３は、ＭＩＳＦＥＴ Ｔｒ２の構造を説明する断面図である。
【００１４】
図２に示すように、本実施形態に係るメモリセルＭＣにおいては、例えば、シリコンにより形成された半導体基板２０上に、絶縁膜２２が形成されている。本実施形態においては、この絶縁膜２２は、例えば、シリコン酸化膜により構成されているが、他の種類の絶縁膜で構成してもよい。
【００１５】
絶縁膜２２上には、ｐ型の半導体層２４が形成されている。つまり、本実施形態におけるメモリセルＭＣのＭＩＳＦＥＴ Ｔｒ１はＳＯＩ（silicon on insulator）基板上に形成される。半導体層２４には、ｎ型のソース領域２６と、ｎ型のドレイン領域２８が形成されている。これらソース領域２６とドレイン領域２８とは、互いに離れて形成されているとともに、絶縁膜２２に達する深さまで形成されている。このソース領域２６とドレイン領域２８との間の半導体層２４は、フローティングボディ３０を形成する。また、フローティングボディ３０のチャネル幅方向には、他のメモリセルから絶縁するための絶縁領域（図示省略）が形成されている。このフローティングボディ３０は、ソース領域２６とドレイン領域２８と絶縁膜２２と絶縁領域により、他のメモリセルＭＣから電気的に絶縁されることとなり、フローティング状態になる。ソース領域２６とドレイン領域２８との間のフローティングボディ３０上には、ゲート絶縁膜３２を介して、ゲート電極３４が形成されている。本実施形態においては、このゲート絶縁膜３２は、例えば、シリコン酸化膜により構成されているが、他の種類の絶縁膜で構成してもよい。
【００１６】
上述したように、ＭＩＳＦＥＴ Ｔｒ１のソース領域２６は共通のソース線に接続され、ドレイン領域２８は通常ビット線ＮＢＬに接続され、ゲート電極３４は通常ワード線ＮＷＬに接続される。
【００１７】
同様に、図３に示すように、ＭＩＳＦＥＴ Ｔｒ２も、共通の半導体基板２０及び絶縁膜２２とを有するＳＯＩ基板上に形成されている。絶縁膜２２上には、ＭＩＳＦＥＴ Ｔｒ１と共通の半導体層２４が形成されている。半導体層２４には、このＭＩＳＦＥＴ Ｔｒ２用のｎ型のソース領域４６と、ｎ型のドレイン領域４８が形成されている。これらソース領域４６とドレイン領域４８とは、互いに離れて形成されているとともに、絶縁膜２２に達する深さまで形成されている。また、このソース領域４６とドレイン領域４８とは、ＭＩＳＦＥＴ Ｔｒ１のソース領域２６とドレイン領域２８とも離れて形成されている。このソース領域４６とドレイン領域４８との間の半導体層２４は、フローティングボディ３０を形成する。このフローティングボディ３０は、ＭＩＳＦＥＴ Ｔｒ１と共通に使用される。また、フローティングボディ３０のチャネル幅方向には、他のメモリセルから絶縁するための絶縁領域（図示省略）が形成されている。ソース領域４６とドレイン領域４８との間のフローティングボディ３０上には、ゲート絶縁膜５２を介して、ゲート電極５４が形成されている。本実施形態においては、このゲート絶縁膜５２は、例えば、シリコン酸化膜により構成されているが、他の種類の絶縁膜で構成してもよい。
【００１８】
上述したように、ＭＩＳＦＥＴ Ｔｒ２のソース領域４６は共通のソース線に接続され、ドレイン領域４８はリフレッシュ用ビット線ＲＢＬに接続され、ゲート電極５４はリフレッシュ用ワード線ＲＷＬに接続される。
【００１９】
これら図１乃至図３に示したメモリセルＭＣは、フローティングボディ３０を、第１の電位に設定した第１データ状態と、第２の電位に設定した第２のデータ状態とをダイナミックに記憶する。具体的には、第１データ状態は、通常ワード線ＮＷＬ及び通常ビット線ＮＢＬに高レベル電圧を与えることにより、メモリセルＭＣを５極管動作させ、そのドレイン接合近傍でインパクトイオン化を起こして生成した多数キャリア（ｎチャネルの場合、ホール）をフローティングボディ３０に保持することにより書き込まれる。これが例えば、データ“１”である。さらには、リフレッシュ用ワード線ＲＷＬ及びリフレッシュ用ビット線ＲＢＬに高レベル電圧を与えることによっても、同様に動作するので、データ“１”を書き込むことができる。
【００２０】
第２データ状態は、通常ワード線ＮＷＬに高レベル電圧を与えて容量結合によりフローティングボディ３０の電位を高くし、通常ビット線ＮＢＬを低レベル電圧にして、選択されたメモリセルＭＣのフローティングボディ３０とドレイン領域２８との接合に順バイアス電流を流してフローティングボディ３０の多数キャリアをドレイン領域２８に放出することにより書き込まれる。これが例えばデータ“０”である。さらには、リフレッシュ用ワード線ＲＷＬに高レベル電圧を与えて容量結合によりフローティングボディ３０の電位を高くし、リフレッシュ用ビット線ＲＢＬを低レベル電圧にしても、同様に動作するので、データ“０”を書き込むことができる。
【００２１】
メモリセルＭＣがデータ“１”を保持しているか、それともデータ“０”を保持しているかは、ＭＩＳＦＥＴのゲートしきい値の差として表れる。すなわち、データ“１”を保持しているメモリセルＭＣのフローティングボディ電位ＶＢとゲート電圧ＶＧとの関係、及び、データ“０”を保持しているメモリセルＭＣのフローティングボディ電位ＶＢとゲート電圧ＶＧとの関係は、図４に示すグラフのようになる。
【００２２】
この図４に示すように、フローティングボディ電位ＶＢによる基板バイアスの結果として、データ“１”を保持しているメモリセルＭＣのしきい値電圧Ｖｔｈ１は、データ“０”を保持しているメモリセルＭＣのしきい値電圧Ｖｔｈ０より低くなる。したがって、メモリセルＭＣからのデータ読み出しは、しきい値電圧の差によるセル電流の差を検出することにより、判定することができる。このようにメモリセルＭＣを流れるセル電流の検出も、ＭＩＳＦＥＴ Ｔｒ１を用いて行うこともできるし、ＭＩＳＦＥＴ Ｔｒ２を用いて行うこともできる。
【００２３】
なお、本実施形態においては、上述したようにＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２を同時にアクセスしないようにしているので、１つのメモリセルＭＣにおいて、通常ワード線ＮＷＬとリフレッシュ用ワード線ＲＷＬの双方が同時に活性化してハイレベルにはならない。すなわち、本実施形態においては、通常ワード線ＮＷＬとリフレッシュ用ワード線ＲＷＬのうちの少なくとも一方は、負電位のレベルにホールドされるようにしている。
【００２４】
このため、ホールがフローティングボディ３０に蓄積され、適当な容量が、通常ワード線ＮＷＬとフローティングボディ３０との間、又は、リフレッシュ用ワード線ＲＷＬとフローティングボディ３０との間に形成され、この容量が安定化キャパシタの役割を担う。これまでは、安定化キャパシタは、（１）ＳＴＩ（shallow trench isolation）の中に作り込んだポリシリコンの柱とフローティングボディとの間の容量として形成されたり、（２）絶縁膜２２に埋め込んだバックゲートとフローティングボディ３０との間の容量として形成されたり、（３）ＭＩＳＦＥＴ Ｔｒ１及びＴｒ２とは別のＭＩＳＦＥＴを設け、この別のＭＩＳＦＥＴのゲート容量として形成されたりしていた。しかし、本実施形態によれば、通常のＦＢＣに必要とされていたこの安定化キャパシタを、省くことが可能になる。
【００２５】
図５は、図１に示したメモリセルＭＣをマトリックス状に配置したメモリセルアレイＭＣＡとビット線選択回路ＳＬ１０〜ＳＬ１６の構成と、センスアンプ回路の配置を示す図である。この図５においては、丸印がＭＩＳＦＥＴ Ｔｒ１又はＭＩＳＦＥＴ Ｔｒ２を表しており、線で結ばれた２個のＭＩＳＦＥＴにより、フローティングボディ３０が共通化された１つのメモリセルＭＣを構成している。
【００２６】
このメモリセルアレイＭＣＡのロー方向には、通常ビット線ＮＢＬ０〜ＮＢＬ３と、リフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ３とが、交互に並列に形成されている。より詳しくは、同一のローに配置されているＭＩＳＦＥＴ Ｔｒ１のドレインは、１本の通常ビット線ＮＢＬ０〜ＮＢＬ３に接続されており、同一のローに配置されているＭＩＳＦＥＴ Ｔｒ２のドレインは、１本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ３に接続されている。
【００２７】
また、このメモリセルアレイＭＣＡのカラム方向には、通常ワード線ＮＷＬｎと、リフレッシュ用ワード線ＲＷＬｎとが、２本ずつ交互に並列に形成されている。より詳しくは、同一のカラムに配置されているＭＩＳＦＥＴ Ｔｒ１のゲートは、通常ワード線ＮＷＬｎに接続されており、同一のカラムに配置されているＭＩＳＦＥＴ Ｔｒ２のゲートは、リフレッシュ用ワード線ＲＷＬｎに接続されている。
【００２８】
なお、この図５のメモリセルアレーＭＣＡにおいては、８個のメモリセルＭＣが示されているが、実際には、ロー方向及びカラム方向に向かって、さらに多くのメモリセルＭＣがマトリックス状に配置されていてる。ここでは、通常ワード線ＮＷＬｎは２５６本設けられており、リフレッシュ用ワード線ＲＷＬｎも２５６本設けられているものとする。つまり、ｎ＝０〜２５５である。
【００２９】
このメモリセルアレイＭＣＡの図中左側には、第１ビット線選択回路ＳＬ１０と第２ビット線選択回路ＳＬ１２とが設けられており、メモリセルアレイＭＣＡの図中右側には、第３ビット線選択回路ＳＬ１４と第４ビット線選択回路ＳＬ１６とが設けられている。第１ビット線選択回路ＳＬ１０は、第１選択信号線ＮＮＢＳ０〜ＮＮＢＳ３の選択信号に基づいて、通常ビット線ＮＢＬ０〜ＮＢＬ３のいずれか１つを、通常センスアンプ回路ＮＳ／Ａに接続する。第２ビット線選択回路ＳＬ１２は、第２選択信号線ＲＮＢＳ０〜ＲＮＢＳ３の選択信号に基づいて、リフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ３のいずれか１つを、通常センスアンプ回路ＮＳ／Ａに接続する。
【００３０】
第３ビット線選択回路ＳＬ１４は、第３選択信号線ＲＲＢＳ０〜ＲＲＢＳ３の選択信号に基づいて、リフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ３のいずれか１つを、リフレッシュ用センスアンプ回路ＲＳ／Ａに接続する。第４ビット線選択回路ＳＬ１６は、第４選択信号線ＮＲＢＳ０〜ＮＲＢＳ３の選択信号に基づいて、通常ビット線ＮＢＬ０〜ＮＢＬ３のいずれか１つを、リフレッシュ用センスアンプ回路ＲＳ／Ａに接続する。
【００３１】
次に、この図５に基づいて、本実施形態に係る半導体記憶装置がメモリセルアレイＭＣＡに対して行う通常動作とリフレッシュ動作の制御方法を説明する。ここで通常動作とは、読み出し動作及び書き込み動作を意味するものとする。本実施形態においては、動作のパターンを次の７通りに区分することにより、リフレッシュ動作をバックグランドで行えるようにしている。
【００３２】
まず、前提として、通常動作の際も、活性化される通常ワード線ＮＷＬに沿って設けられたすべての通常センスアンプ回路ＮＳ／Ａは動作させて、ビット線選択回路で選択されたメモリセルＭＣのデータを読み出して、ラッチし、これをメモリセルＭＣにライトバックする動作は行うものとする。そして、通常動作が読み出し動作の場合は、このラッチしたデータを読み出す。通常動作が書き込み動作の場合は、必要に応じて、このラッチしたデータを反転させて書き込みを行うものとする。すなわち、読み出したデータと書き込むデータとが一致している場合は、ラッチしたデータをそのままライトバックし、読み出したデータと書き込むデータとが一致していない場合は、ラッチしたデータを反転させて書き込む。
【００３３】
（１）通常動作のみがこのメモリセルアレイＭＣＡに要求された場合
選択された１本の通常ワード線ＮＷＬｉ（ｉ＝０〜２５５）が活性化されてハイレベルになり、第１ビット線選択回路ＳＬ１０により選択された１本の通常ビット線ＮＢＬが通常センスアンプ回路ＮＳ／Ａに接続される。すなわち、第１選択信号線ＮＮＢＳ０〜ＮＮＢＳ３の選択信号のいずれか１つが活性化されてハイレベルになり、通常ビット線ＮＢＬ０〜ＮＢＬ３のいずれか１本が、通常センスアンプ回路ＮＳ／Ａに接続される。通常センスアンプ回路ＮＳ／Ａでは、選択されたメモリセルＭＣのデータを、ＭＩＳＦＥＴ Ｔｒ１を用いて読み出し、ラッチする。通常動作が読み出し動作であれば、このラッチしたデータを読み出したデータとして出力し、通常動作が書き込み動作であれば、書き込むデータに応じて、このラッチしたデータをそのままメモリセルＭＣに書き込むか、このラッチしたデータを反転してメモリセルＭＣに書き込む。
【００３４】
（２）リフレッシュ動作のみがこのメモリセルアレイＭＣＡに要求された場合
選択された１本の通常ワード線ＮＷＬｉ（ｉ＝０〜２５５）が活性化されてハイレベルになり、第３ビット線選択回路ＳＬ１４により選択された１本のリフレッシュ用ビット線ＲＢＬがリフレッシュ用センスアンプ回路ＲＳ／Ａに接続される。すなわち、第３選択信号線ＲＲＢＳ０〜ＲＲＢＳ３の選択信号のいずれか１つが活性化されてハイレベルになり、リフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ３のいずれか１本が、リフレッシュ用センスアンプ回路ＲＳ／Ａに接続される。リフレッシュ用センスアンプ回路ＲＳ／Ａでは、選択されたメモリセルＭＣのデータを、ＭＩＳＦＥＴ Ｔｒ２を用いて読み出し、再度、メモリセルＭＣに書き込む。
【００３５】
（３）通常動作とリフレッシュ動作がこのメモリセルアレイＭＣＡに重複して要求されたが、ワード線選択アドレスが異なる場合
これは、例えば図５において、メモリセルＭＣ−１に対して通常動作をしている間に、メモリセルＭＣ−２やメモリセルＭＣ−４に対してリフレッシュ動作の要求があった場合である。この場合、通常動作で活性化される通常ワード線ＮＷＬと、リフレッシュ動作で活性化されるリフレッシュ用ワード線ＲＷＬとは、異なるワード線選択アドレスに属しているので、上述した（１）の動作と（２）の動作を独立に行えばよい。
【００３６】
（４）通常動作を行っているメモリセルＭＣに対して、リフレッシュ動作の要求があった場合
これは、例えば図５において、メモリセルＭＣ−１に対して通常動作をしている間に、同じメモリセルＭＣ−１に対してリフレッシュ動作の要求があった場合である。この場合、通常動作は、上述した（１）に従って動作をしていることになる。上述した前提条件があるので、このメモリセルＭＣに対する読み出し動作において、メモリセルＭＣへのライトバックが行われるか、又は、このメモリセルＭＣに対する書き込み動作において、メモリセルＭＣへの書き込みが行われる。したがって、このメモリセルＭＣに対するリフレッシュ動作は不要である。このため、このメモリセルＭＣに対するリフレッシュ動作は行わず、リフレッシュ制御用のカウンタ（ここでは、内部ローアドレスカウンタ）を１つ先に進める。リフレッシュ動作を行わないため、リフレッシュ用ワード線ＲＷＬを活性化することはせず、また、リフレッシュ用センスアンプ回路ＲＳ／Ａも活性化しない。
【００３７】
（５）リフレッシュ動作を行っているメモリセルＭＣに対して、通常動作の要求があった場合
これは、例えば図５において、メモリセルＭＣ−１に対してリフレッシュ動作をしている間に、同じメモリセルＭＣ−１に対して通常動作の要求があった場合である。この場合、リフレッシュ動作は、上述した（２）に従って動作をしていることになる。そこで、通常動作は、リフレッシュ用センスアンプ回路ＲＳ／Ａを経由して行うように、Ｉ／Ｏポートを切り替える。このため、通常ワード線ＮＷＬを活性化することはせずに、また、通常センスアンプ回路ＮＳ／Ａも活性化しない。通常動作が読み出し動作である場合には、リフレッシュ用センスアンプ回路ＲＳ／Ａにラッチされているデータを読み出す。通常動作が書き込み動作である場合には、書き込むデータに応じて、リフレッシュ用センスアンプ回路ＲＳ／ＡにラッチされているデータをそのままメモリセルＭＣに書き込むか、リフレッシュ用センスアンプ回路ＲＳ／Ａにラッチされているデータを反転して書き込む。
【００３８】
（６）通常動作を行っている間に、通常動作を行っているメモリセルＭＣではないが同じワード線選択アドレスのメモリセルＭＣに対してリフレッシュ動作の要求があった場合
これは、例えば図５において、メモリセルＭＣ−１に対して通常動作をしている間に、メモリセルＭＣ−３に対してリフレッシュ動作の要求があった場合である。この場合、通常動作は、上述した（１）に従って動作をしていることになる。そこで、リフレッシュ動作では、第４ビット線選択回路ＳＬ１６により、通常ビット線ＮＢＬ２を選択して、リフレッシュ用センスアンプ回路ＲＳ／Ａに接続する。そして、リフレッシュ用センスアンプ回路ＲＳ／Ａは、メモリセルＭＣ−３のデータを、ＭＩＳＦＥＴ Ｔｒ１を用いて読み出し、再度、書き込みを行う。リフレッシュ用ワード線ＲＷＬは活性化しない。
【００３９】
すなわち、（６）の場合には、通常動作を行うための通常ワード線ＮＷＬと、リフレッシュ動作を行うためのリフレッシュ用ワード線ＲＷＬとの双方を活性化してハイレベルにすると、メモセルＭＣにおけるＭＩＳＦＥＴ Ｔｒ１のゲートと、ＭＩＳＦＥＴ Ｔｒ２のゲートとがともにハイレベルになり、保持しているデータが破壊されてしまう恐れがある。このため、通常動作で既に活性化されている通常ワード線ＮＷＬを利用して、リフレッシュ用のデータを読み出し、ライトバックすることとしているのである。
【００４０】
（７）リフレッシュ動作を行っている間に、リフレッシュ動作を行っているメモリセルＭＣではないが同じワード線選択アドレスのメモリセルＭＣに対して通常動作の要求があった場合
これは、例えば図５において、メモリセルＭＣ−１に対してリフレッシュ動作をしている間に、メモリセルＭＣ−３に対して通常動作の要求があった場合である。この場合、リフレッシュ動作は、上述した（２）に従って動作をしていることになる。そこで、通常動作では、第２ビット線選択回路ＳＬ１２により、リフレッシュ用ビット線ＲＢＬ２を選択して、通常センスアンプ回路ＮＳ／Ａに接続する。そして、通常センスアンプ回路ＮＳ／Ａは、メモリセルＭＣ−３のデータを、ＭＩＳＦＥＴ Ｔｒ２を用いてラッチする。通常動作が読み出し動作である場合には、このラッチしたデータを読み出したデータとして出力し、通常動作が書き込み動作である場合には、書き込むデータに応じて、ラッチしたデータをそのまま書き込むか、又は、ラッチしたデータを反転して書き込む。
【００４１】
すなわち、上述したように、通常動作を行うための通常ワード線ＮＷＬと、リフレッシュ動作を行うためのリフレッシュ用ワード線ＲＷＬとの双方を活性化してハイレベルにすると、保持しているデータが破壊されてしまう恐れがある。このため、リフレッシュ動作で既に活性化されているリフレッシュ用ワード線ＲＷＬを利用して、通常動作用のデータを読み出したり、書き込んだりすることとしているのである。
【００４２】
図６は、本実施形態に係る半導体記憶装置のメモリセルアレイＭＣＡ周辺の配置図を示している。この図６に示すように、本実施形態においては、１つのメモリセルアレイＭＣＡは、８Ｋビットのメモリ容量を備えている。具体的には、カラム方向に沿って互いに並列に２５６本の通常ワード線ＮＷＬ０〜ＮＷＬ２５５と、２５６本のリフレッシュ用ワード線ＲＷＬ０〜ＲＷＬ２５５が設けられており、これら通常ワード線ＮＷＬ０〜ＮＷＬ２５５とリフレッシュ用ワード線ＲＷＬ０〜ＲＷＬ２５５は、２本ずつ交互に設けられている。
【００４３】
また、このカラム方向と交差する方向であるロー方向に沿って、互いに並列に８本の通常ビット線ＮＢＬ０〜ＮＢＬ７と８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７とが２組設けられている。また、これら通常ビット線ＮＢＬ０〜ＮＢＬ７とリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７とは、交互に設けられている。また、本実施形態においては、特に、通常ビット線ＮＢＬ０〜ＮＢＬ７は通常ワード線ＮＷＬ０〜ＮＷＬ２５５とリフレッシュ用ワード線ＲＷＬ０〜ＲＷＬ２５５とに直交して設けられており、リフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７も通常ワード線ＮＷＬ０〜ＮＷＬ２５５とリフレッシュ用ワード線ＲＷＬ０〜ＲＷＬ２５５とに直交して設けられている。
【００４４】
また、本実施形態においては、ビット線方向に沿って、４本の基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１が並列に設けられている。特に本実施形態においては、このメモリセルアレイＭＣＡの中央部分に、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１が設けられている。このため、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１の図中上側には、８本の通常ビット線ＮＢＬ０〜ＮＢＬ７と８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７とが設けられていることとなり、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１の図中下側には、同じく８本の通常ビット線ＮＢＬ０〜ＮＢＬ７と８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７とが設けられていることになる。つまり、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１を基準として、ワード線方向の一方側に設けられている通常ビット線ＮＢＬ及びリフレッシュ用ビット線ＲＢＬの本数と、ワード線方向の他方側に設けられている通常ビット線ＮＢＬ及びリフレッシュ用ビット線ＲＢＬの本数とは、等しいことになる。
【００４５】
基準ビット線ＲＮＢＬ０と通常ワード線ＮＷＬとの交点位置には、“０”データが保持されるべき基準セルＲＣ０のＭＩＳＦＥＴ Ｔｒ１が設けられている。基準ビット線ＲＲＢＬ０とリフレッシュ用ワード線ＲＷＬとの交点位置には、“０”データが保持されるべき基準セルＲＣ０のＭＩＳＦＥＴ Ｔｒ２が設けられている。
【００４６】
基準ビット線ＲＮＢＬ１と通常ワード線ＮＷＬとの交点位置には、“１”データが保持されるべき基準セルＲＣ１のＭＩＳＦＥＴ Ｔｒ１が設けられている。基準ビット線ＲＲＢＬ１とリフレッシュ用ワード線ＲＷＬとの交点位置には、“１”データが保持されるべき基準セルＲＣ１のＭＩＳＦＥＴ Ｔｒ２が設けられている。
【００４７】
これら基準セルＲＣ０、ＲＣ１の構造は、メモリセルＭＣの構造と同様である。また、ＭＩＳＦＥＴ Ｔｒ１及びＴｒ２の接続関係も、図１に示したメモリセルＭＣと同様である。
【００４８】
さらに、メモリセルアレイＭＣＡにおけるビット線方向の一端側には、通常ワード線ＮＷＬ及びリフレッシュ用ワード線ＲＷＬに沿って、１本の通常イコライズ線ＮＥＱＬと、１本のリフレッシュ用イコライズ線ＲＥＱＬとが、設けられている。通常イコライズ線ＮＥＱＬと通常ビット線ＮＢＬとの交点位置、及び、通常イコライズ線ＮＥＱＬと基準ビット線ＲＮＢＬ０、ＲＮＢＬ１との交点位置には、メモリセルＭＣと同様の構造及び同様の接続関係のＭＩＳＦＥＴ Ｔｒ１が設けられており、そのゲートが通常イコライズ線ＮＥＱＬに接続されている。また、リフレッシュ用イコライズ線ＲＥＱＬとリフレッシュ用ビット線ＲＢＬとの交点位置、及び、リフレッシュ用イコライズ線ＲＥＱＬと基準ビット線ＲＲＢＬ０、ＲＲＢＬ１との交点位置には、メモリセルＭＣと同様の構造及び同様の接続関係のＭＩＳＦＥＴ Ｔｒ２が設けられており、そのゲートがリフレッシュ用イコライズ線ＲＥＱＬに接続されている。メモリセルＭＣからデータを読み出す前には、この通常イコライズ線ＮＥＱＬ又はリフレッシュ用イコライズ線ＲＥＱＬを介して、通常ビット線ＮＢＬ又はリフレッシュ用ビット線ＲＢＬがグランド（０Ｖ）に設定され、基準ビット線ＲＮＢＬ０、ＲＮＢＬ１又は基準ビット線ＲＲＢＬ０、ＲＲＢＬ１がグランドに設定される。
【００４９】
さらに本実施形態においては、通常ワード線ＮＷＬ及びリフレッシュ用ワード線ＲＷＬに沿って、１本の基準通常ワード線Ｒｅｆ＿ＮＷＬと、１本の基準リフレッシュ用ワード線Ｒｅｆ＿ＲＷＬとが、形成されている。基準通常ワード線Ｒｅｆ＿ＮＷＬと基準ビット線ＲＮＢＬ０との交点位置には、基準セルＲＣ０のＭＩＳＦＥＴ Ｔｒ１が配置されており、基準リフレッシュ用ワード線Ｒｅｆ＿ＲＷＬと基準ビット線ＲＲＢＬ０との交点位置には、基準セルＲＣ０のＭＩＳＦＥＴ Ｔｒ２が配置されている。また、基準通常ワード線Ｒｅｆ＿ＮＷＬと基準ビット線ＲＮＢＬ１との交点位置には、基準セルＲＣ１のＭＩＳＦＥＴ Ｔｒ１が配置されており、基準リフレッシュ用ワード線Ｒｅｆ＿ＲＷＬと基準ビット線ＲＲＢＬ１との交点位置には、基準セルＲＣ１のＭＩＳＦＥＴ Ｔｒ２が配置されている。
【００５０】
このように構成されたメモリセルアレイＭＣＡにおける図中左側には、２つの通常センスアンプ回路ＮＳ／Ａとビット線選択回路６０とが配置されている。また、メモリセルアレイＭＣＡにおける図中右側には、２つのリフレッシュ用センスアンプ回路ＲＳ／Ａとビット線選択回路６２とが配置されている。すなわち、本実施形態に係るメモリセルアレイＭＣＡは、ダブルエンド型センスアンプ方式を採用している。
【００５１】
これら両側のビット線選択回路６０、６２には、それぞれ、８本の通常ビット線ＮＢＬ０〜ＮＢＬ７と８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７とが２組接続されている。ビット線選択回路６０により、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１より図中上側にある１６本のビット線ＮＢＬ０〜ＮＢＬ７及びＲＢＬ０〜ＲＢＬ７のうちの１本が選択され、図中上側の通常センスアンプ回路ＮＳ／Ａに接続される。また、このビット線選択回路６０により、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１より図中下側にある１６本のビット線ＮＢＬ０〜ＮＢＬ７及びＲＢＬ０〜ＲＢＬ７のうちの１本が選択され、図中下側の通常センスアンプ回路ＮＳ／Ａに接続される。
【００５２】
これと同様に、ビット線選択回路６２により、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１より図中上側にある１６本のビット線ＮＢＬ０〜ＮＢＬ７及びＲＢＬ０〜ＲＢＬ７のうちの１本が選択され、図中上側のリフレッシュ用センスアンプ回路ＲＳ／Ａに接続される。また、このビット線選択回路６２により、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１より図中下側にある１６本のビット線ＮＢＬ０〜ＮＢＬ７及びＲＢＬ０〜ＲＢＬ７のうちの１本が選択され、図中下側のリフレッシュ用センスアンプ回路ＲＳ／Ａに接続される。
【００５３】
２つの通常センスアンプ回路ＮＳ／Ａに対して、１つの基準電圧発生回路６４が設けられており、２つのリフレッシュ用センスアンプ回路ＲＳ／Ａに対して、１つの基準電圧発生回路６６が設けられている。メモリセルＭＣのデータを読み出す際には、この基準電圧発生回路６４に、１本の基準ビット線ＲＮＢＬ０と１本の基準ビット線ＲＮＢＬ１との双方が接続される。また、基準電圧発生回路６６に、１本の基準ビット線ＲＲＢＬ０と１本の基準ビット線ＲＲＢＬ１との双方が接続される。これら基準電圧発生回路６４と２つの通常センスアンプ回路ＮＳ／Ａとにより、本実施形態に係る１つの通常データセンス回路が構成され、また、基準電圧発生回路６６と２つのリフレッシュ用センスアンプ回路ＲＳ／Ａとにより、本実施形態に係る１つのリフレッシュ用データセンス回路が構成される。
【００５４】
次に、図６における各回路の具体的回路構成について説明する。ビット線選択回路６０は、図５に示した第１及び第２ビット線選択回路ＳＬ１０、ＳＬ１２と図７に示した第１基準ビット線選択回路ＳＬ２０とを備えて構成されている。但し、この場合、８本の通常ビット線ＮＢＬ０〜ＮＢＬ７が設けられているので、これに対応して、図５の第１ビット線選択回路ＳＬ１０には、８個の選択トランジスタが必要になり、８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７が設けられているので、これに対応して、図５の第２ビット線選択回路ＳＬ１２には、８個の選択トランジスタが必要になる。
【００５５】
一方、ビット線選択回路６０は、図５に示した第３及び第４ビット線選択回路ＳＬ１４、ＳＬ１６と図７に示した第２基準ビット線選択回路ＳＬ２２とを備えて構成されている。但し、この場合、８本の通常ビット線ＮＢＬ０〜ＮＢＬ７が設けられているので、これに対応して、図５の第４ビット線選択回路ＳＬ１６には、８個の選択トランジスタが必要になり、８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７が設けられているので、これに対応して、第３ビット線選択回路ＳＬ１４には、８個の選択トランジスタが必要になる。
【００５６】
図７に示すように、第１基準ビット線選択回路ＳＬ２０は、選択トランジスタＳＴＬ１０、ＳＴＬ１１を備えている。すなわち、基準ビット線ＲＮＢＬ０、ＲＮＢＬ１は、それぞれ、選択トランジスタＳＴＬ１０、ＳＴＬ１１の入力端子側に接続されており、これら選択トランジスタＳＴＬ１０、ＳＴＬ１１の出力端子側は、選択基準ビット線ＳＲＮＢＬに共通接続されている。また、選択トランジスタＳＴＬ１０、ＳＴＬ１１の制御端子には、それぞれ、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１が接続されている。
【００５７】
通常センスアンプ回路ＮＳ／ＡがメモリセルＭＣのデータを読み出す際には、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１の双方が立ち上がってハイレベルになり、選択トランジスタＳＴＲ１０、ＳＴＲ１１の双方がオンになる。これにより、基準ビット線ＲＮＢＬ０と基準ビット線ＲＮＢＬ１とがショートする。但し、基準セルＲＣ０、ＲＣ１をリフレッシュする場合等、基準セルＲＣ０、ＲＣ１にデータを書き込む場合には、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１の一方が立ち上がってハイレベルになる。すなわち、基準セルＲＣ０に“０”データを書き込む場合には、選択トランジスタＳＴＲ１０がオンになり、基準セルＲＣ１に“１”データを書き込む場合には、選択トランジスタＳＴＲ１１がオンになる。
【００５８】
第２基準ビット線選択回路ＳＬ２２は、選択トランジスタＳＴＬ１２、ＳＴＬ１３を備えている。すなわち、基準ビット線ＲＲＢＬ０、ＲＲＢＬ１は、それぞれ、選択トランジスタＳＴＬ１２、ＳＴＬ１３の入力端子側に接続されており、これら選択トランジスタＳＴＬ１２、ＳＴＬ１３の出力端子側は、選択基準ビット線ＳＲＲＢＬに共通接続されている。また、選択トランジスタＳＴＬ１２、ＳＴＬ１３の制御端子には、それぞれ、基準ビット線選択信号線ＲＢＳ２、ＲＢＳ３が接続されている。
【００５９】
リフレッシュ用センスアンプ回路ＲＳ／Ａがリフレッシュ動作の際にメモリセルＭＣのデータを読み出す場合には、基準ビット線選択信号線ＲＢＳ２、ＲＢＳ３の双方が立ち上がってハイレベルになり、選択トランジスタＳＴＲ１２、ＳＴＲ１３の双方がオンになる。これにより、基準ビット線ＲＲＢＬ０と基準ビット線ＲＲＢＬ１とがショートする。但し、基準セルＲＣ０、ＲＣ１にデータを書き込む場合には、基準ビット線選択信号線ＲＢＳ２、ＲＢＳ３の一方が立ち上がってハイレベルになる。すなわち、基準セルＲＣ０に“０”データを書き込む場合には、選択トランジスタＳＴＲ１２がオンになり、基準セルＲＣ１に“１”データを書き込む場合には、選択トランジスタＳＴＲ１３がオンになる。
【００６０】
図８は、本実施形態に係る通常センスアンプ回路ＮＳ／Ａの構成を示す回路図である。なお、リフレッシュ用センスアンプ回路ＲＳ／Ａの構成も、この通常センスアンプ回路ＮＳ／Ａと同様である。
【００６１】
図８に示すように、通常センスアンプ回路ＮＳ／Ａは、第１センスアンプＳＡ１を備えている。この第１センスアンプＳＡ１は、ｐ型のＭＩＳＦＥＴ ＴＲ１０〜ＴＲ１２と、ｎ型のＭＩＳＦＥＴ ＴＲ１３を備えて構成されている。ＭＩＳＦＥＴ ＴＲ１０の入力端子は、ハイレベル電圧端子ＶＩＮＴに接続されており、出力端子はＭＩＳＦＥＴ ＴＲ１１及びＭＩＳＦＥＴ ＴＲ１２の入力端子に接続されている。これらＭＩＳＦＥＴ ＴＲ１１及びＴＲ１２の制御端子は、互いに接続されており、カレントミラー回路を構成している。このカレントミラー回路におけるＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２のミラー比は、１：２である。すなわち、ＭＩＳＦＥＴ ＴＲ１１を流れる電流の２倍の電流が、ＭＩＳＦＥＴ ＴＲ１２を流れることとなる。さらに、ＭＩＳＦＥＴ ＴＲ１１の制御端子と出力端子は、ビット線電位制限回路ＢＰＬに設けられたｎ型のＭＩＳＦＥＴ ＴＲ２０を介して、選択ビット線ＳＢＬに接続されている。
【００６２】
ＭＩＳＦＥＴ ＴＲ１２の出力端子は、ＭＩＳＦＥＴ ＴＲ１３の入力端子に接続されており、ＭＩＳＦＥＴ ＴＲ１３の出力端子は、グランドに接続されている。これらＭＩＳＦＥＴ ＴＲ１２とＭＩＳＦＥＴ ＴＲ１３との間のノードが、センスノードＳＮとなる。
【００６３】
メモリセルＭＣからデータを読み出すための読み出し動作の際には、信号ＳＡＯＮがローレベルになり、ＭＩＳＦＥＴ ＴＲ１０をオンにする。このため、ハイレベル電圧端子ＶＩＮＴから電流がＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ２０を介して、選択ビット線ＳＢＬに流れる。これがセル電流Ｉｃｅｌｌである。選択ビット線ＳＢＬに流れるセル電流Ｉｃｅｌｌの量は、選択されたメモリセルＭＣが保持しているデータにより異なることとなる。ここでは、選択したメモリセルＭＣが“０”データを保持している場合に流れるセル電流を、Ｉｃｅｌｌ０とし、選択したメモリセルＭＣが“１”データを保持している場合に流れるセル電流を、Ｉｃｅｌｌ１とする。また、選択したメモリセルＭＣのＭＩＳＦＥＴ Ｔｒ１を用いてセル電流を流すか、それとも、ＭＩＳＦＥＴ Ｔｒ２を用いてセル電流を流すかは、上述した（１）〜（７）の動作区分に従う。
【００６４】
ビット線電位制限回路ＢＰＬは、通常ビット線ＮＢＬ０〜ＮＢＬ７及びリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７の電位の上昇を制限するための回路である。すなわち、ビット線電位制限回路ＢＰＬは、上述したＭＩＳＦＥＴ ＴＲ２０と、オペアンプＯＰ１とにより、負帰還制御回路を構成している。オペアンプＯＰ１の非反転入力端子には、電圧ＶＢＬＲが入力されている。本実施形態においては、この電圧ＶＢＬＲは２００ｍＶである。また、オペアンプＯＰ１の反転入力端子は、選択ビット線ＳＢＬに接続されている。オペアンプＯＰ１の出力端子は、ＭＩＳＦＥＴ ＴＲ２０の制御端子に接続されている。このため、選択ビット線ＳＢＬの電位が電圧ＶＢＬＲを越えると、つまり、通常ビット線ＮＢＬ又はリフレッシュ用ビット線ＲＢＬの電位が電圧ＶＢＬＲを超えると、オペアンプＯＰ１の出力はローレベルとなり、ｎ型のＭＩＳＦＥＴ ＴＲ２０をオフにする。このため、選択したビット線が、電圧ＶＢＬＲ以上の電圧になってしまうのを、回避することができる。
【００６５】
このように、通常ビット線ＮＢＬ０〜ＮＢＬ７及びリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７の電位上昇を回避するのは、次のような理由によるものである。メモリセルＭＣは、データ書き込みの際には、例えば通常ワード線ＮＷＬに高レベル電圧（例えば電源電圧ＶＤＤ）が与えられ、通常ビット線ＮＢＬにも高レベル電圧（例えば電源電圧ＶＤＤ）が与えられて、５極管動作を行う。データ読み出しの際に、通常ワード線ＮＷＬに同様に電源電圧ＶＤＤを与えるものとした場合、メモリセルＭＣを十分なセル電流が流れずに、通常ビット線ＮＢＬの電位が電源電圧ＶＤＤまで上昇してしまうことも考えられる。もし、通常ビット線ＮＢＬが電源電圧ＶＤＤまで上昇してしまうと、書き込みモードと同じ条件になってしまう。そこで、本実施形態においては、電圧ＶＢＬＲを電源電圧ＶＤＤより低い値に設定する。例えば、電源電圧ＶＤＤを１〜１．５Ｖとして、電圧ＶＢＬＲ＝２００ｍＶに設定する。このように設定すれば、データ読み出しの際に、メモリセルＭＣは５極管動作するおそれがなくなり、５極管動作の条件を満たさないようにすることができるのである。
【００６６】
図９は、本実施形態に係る基準電圧発生回路６４の構成を示す回路図である。なお、基準電圧発生回路６６の構成も、この基準電圧発生回路６４の構成と同様である。
【００６７】
この図９に示すように、基準電圧発生回路６４にも、選択基準ビット線ＳＲＮＢＬの電位を上昇するのを制限する、選択基準ビット線電位制限回路ＳＢＰＬが設けられている。この選択基準ビット線電位制限回路ＳＢＰＬを設けている理由も、上記と同様である。この選択基準ビット線電位制限回路ＳＢＰＬは、オペアンプＯＰ２とｎ型のＭＩＳＦＥＴ ＴＲ４０とを備えているが、その接続関係は、上述したビット線電位制限回路ＢＰＬと同様である。
【００６８】
また、基準電圧発生回路６４は、第２センスアンプＳＡ２を備えている。この第２センスアンプＳＡ２は、ｐ型のＭＩＳＦＥＴ ＴＲ３０〜ＴＲ３２と、ｎ型のＭＩＳＦＥＴ ＴＲ３３とを備えて構成されているが、その接続関係は、上述した第１センスアンプＳＡ１と同様である。但し、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２とにより構成されるカレントミラー回路のミラー比は、１：１である。すなわち、ＭＩＳＦＥＴ ＴＲ３１を流れる電流と同じ電流の量が、ＭＩＳＦＥＴ ＴＲ３２を流れる。また、ＭＩＳＦＥＴ ＴＲ３２とＭＩＳＦＥＴ ＴＲ３３との間が、基準ノードＲＳＮを構成しており、ＭＩＳＦＥＴ ＴＲ３３の制御端子が、この基準ノードＲＳＮに接続されている。
【００６９】
さらに、この図９と図８から分かるように、基準ノードＲＳＮは、第１センスアンプＳＡ１のＭＩＳＦＥＴ ＴＲ１３の制御端子に接続されている。このため、ＭＩＳＦＥＴ ＴＲ３３と、ＭＩＳＦＥＴ ＴＲ１３とにより、カレントミラー回路が構成されている。このカレントミラー回路のミラー比は、１：１である。
【００７０】
図９に示すように、読み出し動作の際には、信号ＳＡＯＮがローレベルになり、ＭＩＳＦＥＴ ＴＲ３０をオンにする。このため、ハイレベル電圧端子ＶＩＮＴから電流が、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ４０を介して、選択基準ビット線ＳＲＮＢＬに流れる。これが基準電流である。この基準電流は、データ“０”を保持している基準セルＲＣ０を流れる電流Ｉｃｅｌｌ０の量と、データ“１”を保持している基準セルＲＣ１を流れる電流Ｉｃｅｌｌ１の量とを合わせた電流の量である。この場合、基準電圧発生回路６４は、基準ビット線ＲＮＢＬ０、ＲＮＢＬ１に接続されるので、基準セルＲＣ０、ＲＣ１のＭＩＳＦＥＴ Ｔｒ１を用いて、基準電流を流すこととなる。
【００７１】
図１０は、データ読み出し動作の際における第１センスアンプＳＡ１と第２センスアンプＳＡ２の等価回路を示す図である。ＭＩＳＦＥＴの脇に書き加えられたカッコ書きの数値は、カレントミラー回路のミラー比を表している。
【００７２】
この図１０から分かるように、読み出したメモリセルＭＣを流れるセル電流Ｉｃｅｌｌ（Ｉｃｅｌｌ０又はＩｃｅｌｌ１）は、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２とから構成されたカレントミラー回路で２倍にされ、ＭＩＳＦＥＴ ＴＲ１２を２×Ｉｃｅｌｌの電流が流れようとする。
【００７３】
一方、基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１は、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２とから構成されたカレントミラー回路で１倍にされる。このときの基準ノードＲＳＮの電圧を基準電圧ＶＲＥＦとする。さらに、この基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１は、ＭＩＳＦＥＴ ＴＲ３３とＭＩＳＦＥＴ ＴＲ１３とから構成されたカレントミラー回路で１倍にされ、ＭＩＳＦＥＴ ＴＲ１３を基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１が流れようとする。このＭＩＳＦＥＴ ＴＲ１３を流れようとする基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１と、ＭＩＳＦＥＴ ＴＲ１２を流れようとする２倍のセル電流２×Ｉｃｅｌｌの衝突により、センスノードＳＮの電圧（データ電圧）が定まる。
【００７４】
具体的には、２×Ｉｃｅｌｌの方が基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１より小さい場合、ＭＩＳＦＥＴ ＴＲ１３をオンにして電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１を流そうとする力の方が、ＭＩＳＦＥＴ ＴＲ１２をオンにして電流２×Ｉｃｅｌｌを流そうとする力よりも、強いこととなる。このため、センスノードＳＮのデータ電圧は、基準電圧ＶＲＥＦよりも低くなり、ＶＲＥＦ−αとなる。
【００７５】
一方、２×Ｉｃｅｌｌの方が基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１より大きい場合、ＭＩＳＦＥＴ ＴＲ１２をオンにして電流２×Ｉｃｅｌｌを流そうとする力の方が、ＭＩＳＦＥＴ ＴＲ１３をオンにして電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１を流そうとする力よりも、強いこととなる。このため、センスノードＳＮのデータ電圧は、基準電圧ＶＲＥＦよりも高くなり、ＶＲＥＦ＋αとなる。
【００７６】
このことから分かるように、センスノードＳＮの電圧と基準ノードＲＳＮの電圧との差は、データに応じて極性が異なる。この電圧の差を、図８に示すように、第３センスアンプＳＡ３により検出する。本実施形態においては、第３センスアンプＳＡ３はオペアンプにより構成されており、センスノードＳＮが基準ノードＲＳＮよりも高電位か低電位かにより、ローレベル又はハイレベルのセンス出力ＯＵＴを出力する。このセンス出力ＯＵＴは、ラッチ回路ＬＴによりラッチされる。
【００７７】
ラッチ回路ＬＴによりラッチされたセンス出力ＯＵＴは、これがハイレベルであるか、それともローレベルであるかにより、ｎ型のＭＩＳＦＥＴ ＴＲ５０又はｎ型のＭＩＳＦＥＴ ＴＲ５１のいずれか一方を、オンにする。ｎ型のＭＩＳＦＥＴ ＴＲ５２とｎ型のＭＩＳＦＥＴ ＴＲ５３の制御端子には、読み出しカラム選択信号ＲＣＳＬが入力されており、選択されたメモリセルＭＣを有するセンスアンプ回路では、この読み出しカラム選択信号ＲＣＳＬがハイレベルになっており、これらＭＩＳＦＥＴ ＴＲ５２、ＴＲ５３はオンになっている。また、読み出し動作をする際には、データ読み出し線Ｑ、ＢＱはともにハイレベルにプリチャージされている。このため、センス出力ＯＵＴがハイレベルであるか、又は、ローレベルであるかにより、データ読み出し線Ｑ又はデータ読み出し線ＢＱの一方がローレベルに変化する。これにより、読み出したデータを、外部に出力することが可能になる。
【００７８】
ライトバック動作の際には、ライトバック信号ＷＢがハイレベルになり、ｎ型のＭＩＳＦＥＴ ＴＲ６０がオンになる。これにより、ラッチ回路ＬＴにラッチされているセンス出力ＯＵＴが、選択ビット線ＳＢＬに出力され、再び選択されているメモリセルＭＣに書き込まれる。
【００７９】
メモリセルＭＣへのデータの書き込み動作の際には、書き込みカラム選択信号ＷＣＳＬがハイレベルになり、ｎ型のＭＩＳＦＥＴ ＴＲ７０がオンになる。そして、データ書き込み線Ｄが、書き込むデータに応じて、ハイレベル又はローレベルに設定され、これが選択ビット線ＳＢＬに出力される。例えば、本実施形態においては、データ“１”を書き込む場合には、データ書き込み線Ｄがハイレベルになり、ハイレベルになったワード線ＷＬにより選択されたメモリセルＭＣのフローティングボディに、多数キャリアであるホールを蓄積する。一方、データ“０”を書き込む際には、データ書き込み線Ｄがローレベルになり、ローレベルになったワード線ＷＬにより選択されたメモリセルＭＣのフローティングから、蓄積されているホールを引き抜く。これにより、選択されたメモリセルＭＣに、データを書き込むことができる。
【００８０】
なお、図６の半導体記憶装置において、基準通常ワード線Ｒｅｆ＿ＮＷＬと基準リフレッシュ用ワード線Ｒｅｆ＿ＲＷＬを別途設け、基準セルＲＣ０、ＲＣ１を別途配置したのは、上述した動作（６）及び（７）に対応するためである。すなわち、動作（１）〜（５）については、通常センスアンプ回路ＮＳ／Ａを活性化する場合には、基準電圧発生回路６４は、活性化された通常ワード線ＮＷＬと基準ビット線ＲＮＢＬ０、ＲＮＢＬ１との交点位置に設けられた基準セルＲＣ０、ＲＣ１を使用すればよい。また、リフレッシュ用センスアンプ回路ＲＳ／Ａを活性化する場合には、基準電圧発生回路６６は、活性化されたリフレッシュ用ワード線ＲＷＬと基準ビット線ＲＲＢＬ０、ＲＲＢＬ１との交点位置に設けられた基準セルＲＣ０、ＲＣ１を使用すればよい。
【００８１】
ところが、動作（６）及び（７）の場合には、その事情が少し異なる。例えば動作（６）の場合、通常動作のために立ち上がっていた通常ワード線ＮＷＬを用いて、リフレッシュ動作の読み出しを行う。しかし、通常動作のために立ち上がっていた通常ワード線ＮＷＬにより活性化される基準セルＲＣ０、ＲＣ１は、通常動作のために、通常センスアンプ回路ＮＳ／Ａ側の基準電圧発生回路６４で使用されている。このため、何らかの策を講じないと、リフレッシュ用センスアンプ回路ＲＳ／Ａ側の基準電圧発生回路６６で使用できる基準セルＲＣ０、ＲＣ１が存在しないこととなる。このため、本実施形態では、動作（６）の場合には、リフレッシュ動作のために基準リフレッシュ用ワード線Ｒｅｆ＿ＲＷＬを立ち上げて、リフレッシュ用センスアンプ回路ＲＳ／Ａ側の基準電圧発生回路６６で使用する基準セルＲＣ０、ＲＣ１を別途用意したのである。
【００８２】
このことは、動作（７）の場合も同様である。すなわち、動作（７）の場合、リフレッシュ動作のために立ち上がっていたリフレッシュ用ワード線ＲＷＬを用いて、通常動作の読み出しを行う。しかし、リフレッシュ動作のために立ち上がっていたリフレッシュ用ワード線ＲＷＬにより活性化される基準セルＲＣ０、ＲＣ１は、リフレッシュ動作のために、リフレッシュ用センスアンプ回路ＲＳ／Ａ側の基準電圧発生回路６６で使用されている。このため、何らかの策を講じないと、通常センスアンプ回路ＮＳ／Ａで使用できる基準セルＲＣ０、ＲＣ１が存在しないこととなる。このため、本実施形態では、動作（７）の場合には、通常動作のために基準通常ワード線Ｒｅｆ＿ＮＷＬを立ち上げて、通常センスアンプ回路ＮＳ／Ａ側の基準電圧発生回路６４で使用する基準セルＲＣ０、ＲＣ１を別途用意したのである。
【００８３】
次に、上述した動作（１）〜（７）に動作を区分するための処理を、フローチャートを用いて説明する。但し、動作（１）及び（２）については、通常の動作であるので、説明は省略する。
【００８４】
図１１は、リフレッシュ動作中のメモリセルアレイＭＣＡに対して、通常動作の要求があった場合の動作判断処理を説明するフローチャートである。この図１１に示すように、まず、リフレッシュカウンタからのリフレッシュ用の内部ローアドレスと、外部から通常動作のために入力された外部ローアドレスとが一致するかどうかを判断する（ステップＳ１０）。本実施形態においては、ローアドレスは、ＡＤＤ０〜ＡＤＤ１２の１３ビットで構成されている。そして、ＡＤＤ０〜ＡＤＤ７の８ビットにより、ワード線選択アドレスが定まり、ＡＤＤ８〜ＡＤＤ１０の３ビットにより、ビット線選択アドレスが定まり、ＡＤＤ１１〜ＡＤＤ１２の２ビットにより、アレイ割付アドレスが定まることとしている。すなわち、ステップＳ１０では、これら１３ビットからなるアドレスが完全に一致するかどうかを判断する。
【００８５】
内部ローアドレスと外部ローアドレスが一致した場合（ステップＳ１０：Ｙｅｓ）には、選択するメモリセルＭＣが同一であることを意味しているので、動作（５）であると判断される。
【００８６】
一方、内部ローアドレスと外部ローアドレスが一致しなかった場合（ステップＳ１０：Ｎｏ）には、内部ローアドレスのうちのワード線選択アドレスと、外部ローアドレスのうちのワード線選択アドレスとが、一致するかどうかを判断する（ステップＳ２０）。具体的には、内部ローアドレスのうちの８ビットＡＤＤ０〜ＡＤＤ７と、外部ローアドレスのうちの８ビットＡＤＤ０〜ＡＤＤ７とが、一致するかどうかを判断する。両者が一致する場合（ステップＳ２０：Ｙｅｓ）は、同じワード線選択アドレスであるが異なるメモリセルＭＣであることを意味しているので、動作（７）であると判断される。一方、両者が一致しなかった場合（ステップＳ２０：Ｎｏ）には、ワード線選択アドレスが異なることを意味しているので、動作（３）であると判断される。
【００８７】
図１２は、通常動作中のメモリセルアレイＭＣＡに対して、リフレッシュ動作の要求があった場合の動作判断処理を説明するフローチャートである。この図１２に示すように、まず、リフレッシュカウンタからのリフレッシュ用の内部ローアドレスと、外部から通常動作のために入力された外部ローアドレスとが一致するかどうかを判断する（ステップＳ３０）。具体的には、これら１３ビットからなるローアドレスが完全に一致するかどうかを判断する。
【００８８】
内部ローアドレスと外部ローアドレスが一致した場合（ステップＳ３０：Ｙｅｓ）には、選択するメモリセルＭＣが同一であることを意味しているので、動作（４）であると判断される。
【００８９】
一方、内部ローアドレスと外部ローアドレスが一致しなかった場合（ステップＳ３０：Ｎｏ）には、内部ローアドレスのうちのワード線選択アドレスと、外部ローアドレスのうちのワード線選択アドレスとが、一致するかどうかを判断する（ステップＳ４０）。具体的には、内部ローアドレスのうちの８ビットＡＤＤ０〜ＡＤＤ７と、外部ローアドレスのうちの８ビットＡＤＤ０〜ＡＤＤ７とが、一致するかどうかを判断する。両者が一致する場合（ステップＳ４０：Ｙｅｓ）は、同じワード線選択アドレスであるが異なるメモリセルＭＣであることを意味しているので、動作（６）であると判断される。一方、両者が一致しなかった場合（ステップＳ４０：Ｎｏ）には、ワード線選択アドレスが異なることを意味しているので、動作（３）であると判断される。
【００９０】
このような動作判断処理を行うための動作判断ロジック回路を示すと、図１３のようになり、この図１３の動作判断ロジック回路を組み込んだ半導体記憶装置の配置図は、図１４のようになる。
【００９１】
図１３に示すように、本実施形態に係る動作判断ロジック回路は、ローアドレス比較回路１０２と、ＯＲ回路１０４と、ＡＮＤ回路１０６と、アレイコントローラ１１０とを備えて構成されている。
【００９２】
ＯＲ回路１０４には、通常動作信号ＮＯＲＭＡＬと、リフレッシュ動作信号ＲＥＦＲＥＳＨとが入力される。通常動作信号ＮＯＲＭＡＬは、通常動作要求が入力された場合にハイになる信号である。リフレッシュ動作信号ＲＥＦＲＥＳＨは、リフレッシュ動作要求が入力された場合にハイになる信号である。このＯＲ回路１０４の出力は、ＡＮＤ回路１０６に入力される。このＡＮＤ回路１０６には、ワード線活性化信号ＯＰＷＬも入力される。このワード線活性化信号ＯＰＷＬは、通常ワード線ＮＷＬ又はリフレッシュ用ワード線ＲＷＬが活性化されている場合に、ハイになる信号である。このＡＮＤ回路１０６の出力であるフラグ活性化信号ＯＰＦＧは、ローアドレス比較回路１０２に入力される。つまり、このフラグ活性化信号ＯＰＦＧは、通常動作要求又はリフレッシュ動作要求が入力された際に、通常ワード線ＮＷＬ又はリフレッシュ用ワード線ＲＷＬが活性化されている場合に、ハイになる信号である。換言すれば、通常動作とリフレッシュ動作とが重複する場合に、ハイになる信号である。
【００９３】
さらに、このローアドレス比較回路１０２には、外部からの通常動作で指定された外部ローアドレスと、内部リフレッシュカウンタ１２０（図１４参照）からの外部ローアドレスとが入力される。そして、フラグ活性化信号ＯＰＦＧがハイレベルである場合には、このローアドレス比較回路１０２は、外部ローアドレスと内部ローアドレスとを比較して、ＡＤＤ１１〜ＡＤＤ１２の２ビットが一致した場合には、アレイ割付アドレス一致フラグＦ１をハイにし、ＡＤＤ０〜ＡＤＤ７の８ビットが一致した場合には、ワード線選択アドレス一致フラグＦ２をハイにし、ＡＤＤ８〜ＡＤＤ１０の８ビットが一致した場合には、ビット線選択アドレス一致フラグＦ３をハイにする。
【００９４】
これらフラグＦ１〜Ｆ３は、アレイコントローラ１１０に入力される。
【００９５】
さらに、アレイコントローラ１１０は、ＡＮＤ回路１３０〜１４０を備えて構成されている。ＡＮＤ回路１３０は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）が一致し、且つ、通常動作信号ＮＯＲＭＡＬがハイになった場合に、通常ワード線ＮＷＬを非活性にする制御信号ＮＯＰＮＷＬをハイにする。これは、上述した動作（５）及び（７）の場合である。
【００９６】
ＡＮＤ回路１３２は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）が一致し、且つ、リフレッシュ動作信号ＲＥＦＲＥＳＨがハイになった場合に、リフレッシュ用ワード線ＲＷＬを非活性にする制御信号ＮＯＰＲＷＬをハイにする。これは、上述した動作（４）及び（６）の場合である。
【００９７】
ＡＮＤ回路１３４は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とビット線選択アドレス（フラグＦ３＝ハイ）とが一致し、且つ、通常動作信号ＮＯＲＭＡＬがハイになった場合に、通常センスアンプ回路ＮＳ／Ａの動作を禁止して、Ｉ／Ｏポートをリフレッシュ用センスアンプ回路ＲＳ／Ａに切り替える制御信号ＮＯＰＮＳＡをハイにする。これは、上述した動作（５）の場合である。
【００９８】
ＡＮＤ回路１３６は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とビット線選択アドレス（フラグＦ３＝ハイ）とが一致し、且つ、リフレッシュ動作信号ＲＥＦＲＥＳＨがハイになった場合に、リフレッシュ用センスアンプ回路ＲＳ／Ａの動作を禁止にする制御信号ＮＯＰＲＳＡをハイにする。これは、上述した動作（４）の場合である。
【００９９】
ＡＮＤ回路１３８は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とが一致するが、ビット線選択アドレス（フラグＦ３＝ロー）が一致せず、且つ、リフレッシュ動作信号ＲＥＦＲＥＳＨがハイになった場合に、第３ビット線選択回路ＳＬ１４を非活性にし、第４ビット線選択回路ＳＬ１６を活性化する制御信号ＲＲＴＯＮＲをハイにする。これは、上述した動作（６）の場合である。
【０１００】
ＡＮＤ回路１４０は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とが一致するが、ビット線選択アドレス（フラグＦ３＝ロー）が一致せず、且つ、通常動作信号ＮＯＲＭＡＬがハイになった場合に、第１ビット線選択回路ＳＬ１０を非活性にし、第２ビット線選択回路ＳＬ１２を活性化する制御信号ＮＮＴＯＮＲをハイにする。これは、上述した動作（７）の場合である。
【０１０１】
図１４に示すように、アレイコントローラ１１０から出力されるこれらの制御信号のうち、制御信号ＮＯＰＮＷＬと制御信号ＮＯＰＮＳＡとは、通常ワード線ＮＷＬと通常センスアンプ回路ＮＳ／Ａをコントロールするコントローラ１５０に入力される。制御信号ＮＯＰＲＷＬと制御信号ＮＯＰＲＳＡとは、リフレッシュ用ワード線ＲＷＬとリフレッシュ用センスアンプ回路ＲＳ／Ａとをコントロールするコントローラ１６０に入力される。
【０１０２】
制御信号ＮＯＰＮＳＡと制御信号ＮＮＴＯＲＮとは、通常センスアンプ回路ＮＳ／Ａとビット線選択回路６０を駆動制御するドライバ１７０に入力される。制御信号ＮＯＰＲＳＡと制御信号ＲＲＴＯＮＲとは、リフレッシュ用センスアンプ回路ＲＳ／Ａとビット線選択回路６２を駆動制御するドライバ１８０に入力される。制御信号ＮＯＰＮＷＬは、各メモリセルアレイ０〜３のワード線方向上側に配置された通常ワード線ＮＷＬのデコーダ及びドライバ１９０に入力される。制御信号ＮＯＰＲＷＬは、各メモリセルアレイ０〜３のワード線方向下側に配置されたリフレッシュ用ワード線ＲＷＬのデコーダ及びドライバ２００に入力される。制御信号ＮＯＰＮＳＡは、Ｉ／Ｏポート２１０に入力される。
【０１０３】
また、この図１４に示すように、本実施形態に係る半導体記憶装置は、４つのメモリセルアレイ０〜３を備えている。ビット線方向に隣接するメモリセルアレイＭＣＡの間では、通常センスアンプ回路ＮＳ／Ａと基準電圧発生回路６４を共有しているか、又は、リフレッシュ用センスアンプ回路ＲＳ／Ａと基準電圧発生回路６６を共有している。
【０１０４】
これらのメモリセルの左端側にはカラムデコーダ２２０が設けられており、外部から入力された外部カラムアドレスが、カラムアドレスバッファ２３０を介して入力される。一方、外部から入力された外部ローアドレスは、ローアドレスバッファ２４０に入力される。そして、このローアドレスバッファ２４０から、ローアドレスが、上述したローアドレス比較回路１０２と、通常ワード線ＮＷＬのデコーダ及びドライバ１９０に入力され、リフレッシュ用の内部リフレッシュカウンタ１２０の出力の内部アドレスが、上述したローアドレス比較回路１０２と、リフレッシュ用ワード線ＲＷＬのデコーダ及びドライバ２００とに、入力される。
【０１０５】
また、このメモリセルアレイ０〜３から読み出されたデータ、及び、このメモリセルアレイ０〜３に書き込まれるデータは、Ｉ／Ｏ回路２５０を介して、外部データバスとやりとりされる。このＩ／Ｏ回路２５０とＩ／Ｏポート２１０とのコントロールは、データパスコントローラ２６０により行われる。
【０１０６】
次に、上述したメモリセルＭＣから構成されたメモリセルアレイＭＣＡを、半導体基板上に形成する場合のメモリセルレイアウトを説明する。図１５及び図１６は、本実施形態に係るメモリセルアレイＭＣＡのメモリセルレイアウトを平面的に示す図である。図１５は、特に、通常ワード線ＮＷＬとリフレッシュ用ワード線ＲＷＬと通常ビット線ＮＢＬとリフレッシュ用ビット線ＲＢＬとのレイアウト関係を示す図であり、図１６は、特に、素子分離領域３００とフローティングボディ３０のレイアウト関係を示す図である。
【０１０７】
これら図１５及び図１６に示すように、ソース線コンタクト３２０下側の半導体基板には、図２及び図３に示したｎ型のソース領域２６又はｎ型のソース領域４６が形成されている。このソース線コンタクト３２０により、ソース線ＳＬがこれらソース領域２６又はソース領域４６に接続される。ソース線ＳＬは、通常ワード線ＮＷＬ及びリフレッシュ用ワード線ＲＷＬと並列に形成されている。
【０１０８】
また、ビット線コンタクト３３０下側の半導体基板には、図２及び図３に示したｎ型のドレイン領域２８又はｎ型のドレイン領域４８が形成されている。このビット線コンタクト３３０により、通常ビット線ＮＢＬがソース領域２６に接続され、リフレッシュ用ビット線ＲＢＬがソース領域４６に接続される。
【０１０９】
本実施形態においては、１つのメモリセルＭＣは、ワード線方向に５Ｆ（Ｆは最小線幅）の長さを有し、ビット線方向に６Ｆの長さを有している。このため、単位セル面積は、３０Ｆ２となる。
【０１１０】
図１６に示すように、ＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２との間で共通のｐ型のフローティングボディ３０は、平面視でＨ字状に形成されている。そして、フローティングボディ３０の１つの端部が、ソース線コンタクト３２０とビット線コンタクト３３０との間に位置するように配置されている。図１５に示すように、これらソース線コンタクト３２０とビット線コンタクト３３０との間には、ゲート電極となる通常ワード線ＮＷＬ又はリフレッシュ用ワード線ＲＷＬが位置している。このような位置関係に配置するのは、レイアウト上、通常ワード線ＮＷＬとリフレッシュ用ワード線ＲＷＬとが重ならないようにするためである。
【０１１１】
これら図１５及び図１６においては、カラム方向に隣接するメモリセルＭＣにおけるＭＩＳＦＥＴ Ｔｒ１のゲート電極は連続的に形成されて、通常ワードＮＷＬを構成しており、ＭＩＳＦＥＴ Ｔｒ２のゲート電極も連続的に形成されて、リフレッシュ用ワード線ＲＷＬを構成している。したがって、本実施形態において、ワード線に接続されたゲート電極には、ワード線とゲート電極が異なる部材として形成されてこれらが電気的に接続されている場合の他、ワード線と一体にゲート電極が形成されている場合も含まれるものとする。このことは、ソース領域やドレイン領域などの他の部分の接続についても同様である。
【０１１２】
このような形状のフローティングボディ３０は、ｐ型の半導体層２４上に、通常ワード線ＮＷＬとリフレッシュ用ワード線ＲＷＬとを形成した後に、図１５で点線で囲まれた領域３４０をマスクしてｎ型のイオン打ち込みを行うことにより、形成することができる。
【０１１３】
さらに、各メモリセルＭＣは、素子分離領域３００により分離されている。この素子分離領域３００は、例えば、ＳｉＯ２から形成されたＳＴＩ（shallow trench isolation）により構成されている。
【０１１４】
以上のように、本実施形態に係る半導体記憶装置によれば、１つのメモリセルＭＣをフローティングボディ３０を共通にする２つのＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２により構成したので、このメモリセルＭＣに対して、ＭＩＳＦＥＴ Ｔｒ１からでもＭＩＳＦＥＴ Ｔｒ２からでもアクセスすることができる。
【０１１５】
また、このようなメモリセルＭＣに対しては、２本のワード線と２本のビット線を接続することができ、このため、このようなメモリセルＭＣで構成されたメモリセルアレイＭＣＡは、リフレッシュ動作をバックグランドで行うことができる。したがって、この半導体記憶装置がリフレッシュ動作によりビジー状態となり、外部からのアクセスが制限されてしまう事態を回避することができる。
【０１１６】
また、従来の６トランジスタのＳＲＡＭにおけるメモリセルのセルサイズは、１００Ｆ２程度であるのに対し、本実施形態のメモリセルＭＣのセルサイズは、３０Ｆ２であり、従来よりもセルサイズを小さくすることができる。
【０１１７】
さらに、本実施形態に係るメモリセルＭＣの製造プロセスにおいては、ＳＯＩ上にＣＰＵ等のロジック回路を形成する場合の製造プロセスを適用することができる。このため、本実施形態に係るメモリセルＭＣは、容易に、ロジック回路と同一のチップ上に形成することができる。
【０１１８】
このような観点から、特に、本実施形態に係る半導体記憶装置は、ＣＰＵに対する２次又は３次のキャッシュメモリとして応用するのに好適である。しかも、本実施形態に係る半導体記憶装置は、ＣＰＵ等のロジック回路と混載する場合でも、これまでのＳＲＡＭインターフェースと同様に扱うことができ、利便性が極めて高い。
【０１１９】
〔第２実施形態〕
上述した第１実施形態に係る半導体記憶装置においては、通常動作とリフレッシュ動作とを平行して行えるようにしたが、同様の方式を採用して通常動作を二重に行うことにより、メモリアクセス用のサイクル時間を半分にすることもできる。但し、この場合は、リフレッシュ動作は通常動作と別に規定する必要があり、通常動作によるアクセスが禁止される時間が存在することとなる。より詳しくを、以下に説明する。
【０１２０】
図１７は、本実施形態に係る半導体記憶装置において、メモリセルＭＣをマトリックス状に配置したメモリセルアレイＭＣＡとビット線選択回路ＳＬ１０〜ＳＬ１６の構成と、センスアンプ回路の配置を示す図であり、上述した図５に対応している。
【０１２１】
本実施形態に係るメモリセルアレイＭＣＡの構成は、上述した第１実施形態と基本的に同様であるが、各ラインの役割が異なる。すなわち、このメモリセルアレイＭＣＡのロー方向には、第１ビット線１ＢＬ０〜１ＢＬ３と、第２ビット線２ＢＬ０〜２ＢＬ３とが、交互に並列に形成されている。より詳しくは、同一のローに配置されているＭＩＳＦＥＴ Ｔｒ１のドレインは、１本の第１ビット線１ＢＬ０〜１ＢＬ３に接続されており、同一のローに配置されているＭＩＳＦＥＴ Ｔｒ２のドレインは、１本の第２ビット線２ＢＬ０〜２ＢＬ３に接続されている。
【０１２２】
また、このメモリセルアレイＭＣＡのカラム方向には、第１ワード線ＷＬ１ｎと、第２ワード線ＷＬ２ｎとが、２本ずつ交互に並列に形成されている。より詳しくは、同一のカラムに配置されているＭＩＳＦＥＴ Ｔｒ１のゲートは、第１ワード線ＷＬ１ｎに接続されており、同一のカラムに配置されているＭＩＳＦＥＴ Ｔｒ２のゲートは、第２ワード線ＷＬ２ｎに接続されている。
【０１２３】
なお、この図１７のメモリセルアレーＭＣＡにおいては、８個のメモリセルＭＣが示されているが、実際には、ロー方向及びカラム方向に向かって、さらに多くのメモリセルＭＣが配置されていてる。ここでは、第１ワード線ＷＬ１は２５６本設けられており、第２ワード線ＷＬ２も２５６本設けられているものとする。つまり、ｎ＝０〜２５５である。
【０１２４】
第１ビット線選択回路ＳＬ１０は、第１選択信号線１１ＢＳ０〜１１ＢＳ３の選択信号に基づいて、第１ビット線１ＢＬ０〜１ＢＬ３のいずれか１つを、第１センスアンプ回路Ｓ／Ａ１に接続する。第２ビット線選択回路ＳＬ１２は、第２選択信号線２１ＢＳ０〜２１ＢＳ３の選択信号に基づいて、第２ビット線２ＢＬ０〜２ＢＬ３のいずれか１つを、第１センスアンプ回路ＮＳ／Ａ１に接続する。
【０１２５】
第３ビット線選択回路ＳＬ１４は、第３選択信号線２２ＢＳ０〜２２ＢＳ３の選択信号に基づいて、第２ビット線２ＢＬ０〜２ＢＬ３のいずれか１つを、第２センスアンプ回路ＲＳ／Ａ２に接続する。第４ビット線選択回路ＳＬ１６は、第４選択信号線１２ＢＳ０〜１２ＢＳ３の選択信号に基づいて、第１ビット線１ＢＬ０〜１ＢＬ３のいずれか１つを、第２センスアンプ回路ＲＳ／Ａ２に接続する。
【０１２６】
図１８は、本実施形態に係る半導体記憶装置が行う動作判断処理を実行するための動作判断ロジック回路を示す図であり、図１９は、この図１８の動作判断ロジック回路を組み込んだ半導体記憶装置の配置図であり、こられはそれぞれ上述した図１３及び図１４に対応している。
【０１２７】
図１８に示すように、本実施形態に係る動作判断ロジック回路の構成は、上述した第１実施形態と基本的に同様であるが、入力される信号が異なる。すなわち、ＯＲ回路１０４には、第１アクセスコントロール信号ＮＡＣＳ１と第２アクセスコントロール信号ＮＡＣＳ２とが入力される。第１アクセスコントロール信号ＮＡＣＳ１は、第１の動作サイクルによる通常動作の要求が入力された場合にハイになる信号である。第２アクセスコントロール信号ＮＡＣＳ２は、第２の動作サイクルによる通常動作の要求が入力された場合にハイになる信号である。このＯＲ回路１０４の出力は、ＡＮＤ回路１０６に入力される。このＡＮＤ回路１０６には、ワード線活性化信号ＯＰＷＬも入力される。このワード線活性化信号ＯＰＷＬは、第１ワード線ＷＬ１又は第２ワード線ＷＬ２が活性化されている場合に、ハイになる信号である。このＡＮＤ回路１０６の出力であるフラグ活性化信号ＯＰＦＧは、ローアドレス比較回路１０２に入力される。つまり、このフラグ活性化信号ＯＰＦＧは、第１の動作サイクルにおいて通常動作の要求が入力された際、又は、第２の動作サイクルにおいて通常動作の要求が入力された際に、第１ワード線ＷＬ１又は第２ワード線ＷＬ２が活性化されている場合に、ハイになる信号である。換言すれば、第１の動作サイクルにおける通常動作と第２の動作サイクルにおける通常動作とが重複する場合に、ハイになる信号である。
【０１２８】
ここで、第１の動作サイクルと第２の動作サイクルとは、このメモリセルアレイＭＣＡの基本動作サイクル時間の１／２のサイクル時間である。換言すれば、本実施形態に係るメモリセルアレイＭＣＡのサイクル時間は、上述した第１実施形態に係るメモリセルアレイＭＣＡのサイクル時間の半分である。また、これら第１の動作サイクルと第２の動作サイクルとは、交互に出現するサイクルである。したがって、基本動作サイクルの前半が第１の動作サイクルとなり、その後半が第２の動作サイクルとなる。
【０１２９】
さらに、ローアドレス比較回路１０２には、外部からの第１の動作サイクルにおける通常動作で指定された第１外部ローアドレスと、外部からの第２の動作サイクルにおける通常動作で指定された第２外部ローアドレスとが入力される。そして、フラグ活性化信号ＯＰＦＧがハイレベルである場合には、このローアドレス比較回路１０２は、２つの外部ローアドレスを比較して、ＡＤＤ１１〜ＡＤＤ１２の２ビットが一致した場合には、アレイ割付アドレス一致フラグＦ１をハイにし、ＡＤＤ０〜ＡＤＤ７の８ビットが一致した場合には、ワード線選択アドレス一致フラグＦ２をハイにし、ＡＤＤ８〜ＡＤＤ１０の８ビットが一致した場合には、ビット線選択アドレス一致フラグＦ３をハイにする。
【０１３０】
これらのフラグＦ１〜Ｆ３は、アレイコントローラ１１０に入力される。また、このアレイコントローラ１１０には、第１アクセスコントロール信号ＮＡＣＳ１と、第２アクセスコントロール信号ＮＡＣＳ２とが、入力される。
【０１３１】
さらに、このアレイコントローラ１１０は、ＡＮＤ回路１３０〜１４０を備えて構成されている。ＡＮＤ回路１３０は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）が一致し、且つ、第１アクセスコントロール信号ＮＡＣＳ１がハイになった場合に、第１ワード線ＷＬ１を非活性にする制御信号ＮＯＰＷＬ１をハイにする。すなわち、ワード線選択アドレスが一致しているので、第１ワード線ＷＬ１を活性化すると、１つのメモリセルＭＣのＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２の双方を活性化させてしまうので、これを回避すべく、第１ワード線ＷＬ１を非活性にする。
【０１３２】
ＡＮＤ回路１３２は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）が一致し、且つ、第２アクセスコントロール信号ＮＡＣＳ２がハイになった場合に、第２ワード線ＷＬ２を非活性にする制御信号ＮＯＰＷＬ２をハイにする。すなわち、ワード線選択アドレスが一致しているので、第２ワード線ＷＬ２を活性化すると、１つのメモリセルＭＣのＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２の双方を活性化させてしまうので、これを回避すべく、第２ワード線ＷＬ２を非活性にする。
【０１３３】
ＡＮＤ回路１３４は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とビット線選択アドレス（フラグＦ３＝ハイ）とが一致し、且つ、第１アクセスコントロール信号ＮＡＣＳ１がハイになった場合に、第１センスアンプ回路Ｓ／Ａ１の動作を禁止して、Ｉ／Ｏポートを第２センスアンプ回路Ｓ／Ａ２に切り替える制御信号ＮＯＰＳＡ１をハイにする。すなわち、第２の動作サイクルによりアクセスしているメモリセルＭＣと同じメモリセルＭＣに対して、第１の動作サイクルで通常動作の要求があったことになるので、第１の動作サイクルであっても、第２の動作サイクルで使用されている第２センスアンプ回路Ｓ／Ａ２を用いてそのメモリセルＭＣにアクセスをする。
【０１３４】
ＡＮＤ回路１３６は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とビット線選択アドレス（フラグＦ３＝ハイ）とが一致し、且つ、第２アクセスコントロール信号ＮＡＣＳ２がハイになった場合に、第２センスアンプ回路Ｓ／Ａ２の動作を禁止して、Ｉ／Ｏポートを第１センスアンプ回路Ｓ／Ａ１に切り替える制御信号ＮＯＰＳＡ２をハイにする。すなわち、第１の動作サイクルによりアクセスしているメモリセルＭＣと同じメモリセルＭＣに対して、第２の動作サイクルで通常動作の要求があったことになるので、第２の動作サイクルであっても、第１の動作サイクルで使用されている第１センスアンプ回路Ｓ／Ａ１を用いてそのメモリセルＭＣにアクセスをする。
【０１３５】
ＡＮＤ回路１３８は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とが一致するが、ビット線選択アドレス（フラグＦ３＝ロー）が一致せず、且つ、第２アクセスコントロール信号ＮＡＣＳ２がハイになった場合に、第３ビット線選択回路ＳＬ１４を非活性にし、第４ビット線選択回路ＳＬ１６を活性化する制御信号２２ＴＯ１２をハイにする。すなわち、第１の動作サイクルでアクセスしているメモリセルＭＣと同じワード線選択アドレスであるが、異なるメモリセルＭＣに対して、第２の動作サイクルでアクセスがあった場合である。この場合、第４ビット線選択回路ＳＬ１６を介して、第１ビット線のうちの１本を、第２センスアンプ回路Ｓ／Ａ２でアクセスする。
【０１３６】
ＡＮＤ回路１４０は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とが一致するが、ビット線選択アドレス（フラグＦ３＝ロー）が一致せず、且つ、第１アクセスコントロール信号ＮＡＣＳ１がハイになった場合に、第１ビット線選択回路ＳＬ１０を非活性にし、第２ビット線選択回路ＳＬ１２を活性化する制御信号１１ＴＯ２１をハイにする。すなわち、第２の動作サイクルでアクセスしているメモリセルＭＣと同じワード線選択アドレスであるが、異なるメモリセルＭＣに対して、第１の動作サイクルでアクセスがあった場合である。この場合、第２ビット線選択回路ＳＬ１２を介して、第２ビット線のうちの１本を、第１センスアンプ回路Ｓ／Ａ１でアクセスする。
【０１３７】
図１９に示すように、アレイコントローラ１１０から出力されるこれらの制御信号のうち、制御信号ＮＯＰＷＬ１と制御信号ＮＯＰＳＡ１とは、第１ワード線ＷＬ１と第１センスアンプ回路Ｓ／Ａ１をコントロールするコントローラ４５０に入力される。制御信号ＮＯＰＷＬ２と制御信号ＮＯＰＳＡ２とは、第２ワード線ＷＬ２と第２センスアンプ回路Ｓ／Ａ２とをコントロールするコントローラ４６０に入力される。
【０１３８】
制御信号ＮＯＰＳＡ１と制御信号１１ＴＯ２１とは、第１センスアンプ回路Ｓ／Ａ１とビット線選択回路４００を駆動制御するドライバ４７０に入力される。制御信号ＮＯＰＳＡ２と制御信号２２ＴＯ１２とは、第２センスアンプ回路Ｓ／Ａ２とビット線選択回路４１０を駆動制御するドライバ４８０に入力される。制御信号ＮＯＰＷＬ１は、第１ワード線ＷＬ１のデコーダ及びドライバ４９０に入力される。制御信号ＮＯＰＷＬ２は、第２線ＷＬ２のデコーダ及びドライバ５００に入力される。制御信号ＮＯＰＳＡ１及びＮＯＰＳＡ２は、Ｉ／Ｏポート５１０に入力される。
【０１３９】
また、この図１９に示すように、本実施形態に係る半導体記憶装置は、４つのメモリセルアレイ０〜３を備えている。ビット線方向に隣接するメモリセルアレイの間では、第１センスアンプ回路Ｓ／Ａ１と基準電圧発生回路を共有しているか、又は、第２センスアンプ回路Ｓ／Ａ２と基準電圧発生回路を共有している。
【０１４０】
これらのメモリセルの左端側にはカラムデコーダ５２０が設けられており、外部から入力された外部カラムアドレスが、カラムアドレスバッファ５３０を介して入力される。一方、外部から入力された外部ローアドレスは、第１ローアドレスバッファ５４０又は第２ローアドレスバッファ５４２に入力される。すなわち、第１の動作サイクルでは、外部ローアドレスは、第１ローアドレスバッファ５４０に入力され、第２の動作サイクルでは、外部アドレスは、第２ローアドレスバッファ５４２に入力される。つまり、外部アドレスは、第１ローアドレスバッファ５４０と第２ローアドレスバッファ５４２に交互に入力される。
【０１４１】
そして、この第１ローアドレスバッファ５４０から、ローアドレスが、上述したローアドレス比較回路１０２と、第１ワード線ＷＬ１のデコーダ及びドライバ４９０とに、入力される。また、第２ローアドレスバッファ５４２から、ローアドレスが、上述したローアドレス比較回路１０２と、第２ワード線ＷＬ２のデコーダ及びドライバ５００とに、入力される。
【０１４２】
また、このメモリセルアレイ０〜３から読み出されたデータ、及び、このメモリセルアレイ０〜３に書き込まれるデータは、Ｉ／Ｏ回路５５０を介して、外部データバスとやりとりされる。このＩ／Ｏ回路５５０とＩ／Ｏポート５１０とのコントロールは、データパスコントローラ５６０により行われる。
【０１４３】
本実施形態に係る半導体記憶装置は、これ以外の点は、上述した第１実施形態と同様であるので、その説明を省略する。
【０１４４】
以上のように、本実施形態に係る半導体記憶装置によれば、メモリセルアレイＭＣＡに対するアクセス時間を、基本動作サイクルの１／２にすることができ、半導体記憶装置の高速化を図ることができる。
【０１４５】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、図１９の半導体記憶装置において、２系統存在するローアドレスバッファ５４０、５４２と、２系統存在するコントローラ４５０、４６０の少なくとも一方を、１系統にまとめることも可能である。すなわち、図２０に示すように、コントローラ４５０とコントローラ４６０とをひとつにまとめて、第１ワード線ＷＬ１と第２ワード線ＷＬ２と第１センスアンプ回路Ｓ／Ａ１と第２センスアンプ回路Ｓ／Ａ２とをコントロールするコントローラ６００としてもよい。また、図２１に示すように、第１ローアドレスバッファ５４０と第２ローアドレスバッファ５４２とをひとつにまとめて、第１の動作サイクルで外部ローアドレスが入力されるとともに、第２の動作サイクルで外部ローアドレスが入力される、ローアドレスバッファ６１０としてもよい。さらには、図２２に示すように、コントローラ４５０とコントローラ４６０とをひとつにまとめてコントローラ６００とし、且つ、第１ローアドレスバッファ５４０と第２ローアドレスバッファ５４２とをひとつにまとめてローアドレスバッファ６１０としてもよい。
【０１４６】
これらの場合、１系統にまとめられたコントローラ６００及び／又はローアドレスバッファ６１０については、メモリアクセスの基本動作サイクルの１／２の時間で、動作させる必要がある。これに対して、図１９では、ローアドレスバッファ５４０、５４２及びコントローラ４５０、４６０は、メモリアクセスの実際の基本動作サイクルの時間で、動作させればよいこととなる。
【０１４７】
また、このような半導体記憶装置を採用すれば、リフレッシュ動作を通常動作から隠してＳＲＡＭ的なインターフェースで使用するか、ＤＲＡＭインターフェースで使用してサイクル時間を１／２にするかを、任意に選択することが可能になる。いずれの方式を採用するかは、ユーザによって異なるであろうから、両システムの回路構成を予め半導体記憶装置に用意しておき、マスクオプション、ボンディングオプション、又は、一般的なプログラマブル回路で選択できるようにしておけば、極めて簡単に両方式の選択をすることができる。また、その場合に生ずるチップ面積の増加は、メモリセルアレイ部分ではないので、極僅かである。
【０１４８】
さらに、上述した実施形態においては、図６に示したように、一対の通常ワード線ＲＷＬ及びリフレッシュ用ワード線ＲＷＬに対して、２個の基準セルＲＣ０、ＲＣ１を設けた。すなわち、基準電圧発生回路６４、６６は、それぞれ、“０”データを保持した１個の基準セルＲＣ０と“１”データを保持した１個の基準セルＲＣ１を用いて、基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１を取得するようにした。しかし、一対の通常ワード線ＮＷＬ及びリフレッシュ用ワード線ＲＷＬに対して設ける基準セルの個数は、２個に限られるものではなく、２Ｎ個であればよい（Ｎは、自然数である）。この場合、基準ビット線ＲＢＬ、ＲＢＬ１は、２Ｎ対（つまり、２Ｎ×２本）設ける必要がある。
【０１４９】
基準セルの個数を２Ｎ個とした場合、図１０に示した第１センスアンプＳＡ１と第２センスアンプＳＡ２では、次のような関係を保持すればよい。すなわち、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２で構成されるカレントミラー回路により基準電流をＰ倍し、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２で構成されるカレントミラー回路により読み出したセル電流をＱ倍するとした場合、Ｐ／Ｑ＝１／（２Ｎ）の関係を満たすように設定するればよい。ここで、Ｐ及びＱは、ぞれぞれ、任意の正の数である。
【０１５０】
【発明の効果】
以上説明したように、本発明によれば、フローティングボディを共通にする第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとによりメモリセルを構成したので、このメモリセルに、第１ＭＩＳＦＥＴからでも、第２ＭＩＳＦＥＴからでもアクセスすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るメモリセルに接続関係を示す回路図である。
【図２】本発明の第１実施形態に係るメモリセルにおける第１ＭＩＳＦＥＴの構造を説明するための半導体断面図である。
【図３】本発明の第１実施形態に係るメモリセルにおける第２ＭＩＳＦＥＴの構造を説明するための半導体断面図である。
【図４】メモリセルのしきい値の変化を、ゲート電圧とフローティングボディ電位との関係を用いて説明するためのグラフである。
【図５】本発明の第１実施形態に係るメモリセルアレイの接続関係と、センスアンプ回路の配置とを説明する図である。
【図６】本発明の第１実施形態に係るメモリセルアレイの構成と、その周辺回路の配置とを説明する図である。
【図７】本発明の第１実施形態に係る第１基準ビット線選択回路と第２基準ビット線選択回路の回路構成と、基準ビット線との接続関係を示す回路図である。
【図８】本発明の第１実施形態に係る通常センスアンプ回路（リフレッシュ用センスアンプ回路）の構成を示す回路図である。
【図９】本発明の第１実施形態に係る基準電圧発生回路の構成を説明する回路図である。
【図１０】本発明の第１実施形態に係るセンスアンプ回路の第１センスアンプと基準電圧発生回路の第２センスアンプとの等価回路を示す図である。
【図１１】本発明の第１実施形態に係る半導体記憶装置で実行される動作判断処理の内容を説明するフローチャートである（リフレッシュ動作中の通常動作要求）。
【図１２】本発明の第１実施形態に係る半導体記憶装置で実行される動作判断処理の内容を説明するフローチャートである（通常動作中のリフレッシュ動作要求）。
【図１３】本発明の第１実施形態に係るローアドレス比較回路の入出力信号と、アレイコントローラの構成を説明する図である。
【図１４】本発明の第１実施形態に係る半導体記憶装置の回路配置図である。
【図１５】本発明の第１実施形態に係るメモリセルアレイのレイアウトを説明する平面図である。
【図１６】本発明の第１実施形態に係るメモリセルアレイのレイアウトを説明する平面図である。
【図１７】本発明の第２実施形態に係るメモリセルアレイの接続関係と、センスアンプ回路の配置とを説明する図である。
【図１８】本発明の第２実施形態に係るローアドレス比較回路の入出力信号と、アレイコントローラの構成を説明する図である。
【図１９】本発明の第２実施形態に係る半導体記憶装置の回路配置図である。
【図２０】本発明の第２実施形態に係る半導体記憶装置の変形例を示す回路配置図である。
【図２１】本発明の第２実施形態に係る半導体記憶装置の別の変形例を示す回路配置図である。
【図２２】本発明の第２実施形態に係る半導体記憶装置のさらに別の変形例を示す回路配置図である。
【符号の説明】
ＭＣ メモリセル
ＭＣＡ メモリセルアレイ
Ｔｒ１、Ｔｒ２ ＭＩＳＦＥＴ
ＮＷＬ 通常ワード線
ＲＷＬ リフレッシュ用ワード線
ＮＢＬ 通常ビット線
ＲＢＬ リフレッシュ用ビット線
ＮＳ／Ａ 通常センスアンプ回路
ＲＳ／Ａ リフレッシュ用センスアンプ回路
２６、４６ ソース領域
２８、４８ ドレイン領域
３０ フローティングボディ
３４、５４ ゲート電極
６０、６２ ビット線選択回路
６４、６６ 基準電圧発生回路
【発明の属する技術分野】
本発明は、半導体記憶装置及び半導体装置に関し、特に、フローティングボディを共通化した２つのＭＩＳＦＥＴから構成されたメモリセルを有する半導体記憶装置及び半導体装置に関する。
【０００２】
【従来の技術】
ＣＰＵに必要な高速メモリとして１次、２次、３次のキャッシュメモリがＳＲＡＭで構成されてきたが、最近では、これらのうち上位のものあるいは全てがＣＰＵと同一のチップ内に混載されるようになってきている。その理由は、チップ外部にデータを配線することによる欠点を解消するためであり、例えば、アクセス時間の増大、パワーの増大などを、１つのチップに混載することで解消するためである。これらキャッシュメモリとしては、上位へ行くほど容量は少ないがより高速なアクセスを実現できるメモリが要求されている。
【０００３】
１次キャッシュは、いわゆる６トランジスタＳＲＡＭでしか達成できないような高速性が要求されるので、これ以外のメモリセルで実現することは現状では困難であるが、２次あるいは３次キャッシュメモリは、アクセス時間の制限が１次キャッシュメモリよりも緩いので、ＤＲＡＭセルで置き換える可能性も考えられる。特に、３次キャッシュメモリは、最近の例である２４Ｍｂｉｔ（３Ｍ Ｂｙｔｅ）をオンチップ化する設計例も見られるように（D. Weiss et al. , “The On-chip 3MB Subarray Based 3rd Level Cache on an Itanium Microprocessor”, ISSCC Digest of Technical Papers, pp.112-113, Feb., 2002）、大容量化してきている。
【０００４】
この例では、ＣＰＵ全体のチップ面積に対する３次キャッシュメモリが占める割合は５０％近くになっている。したがって、特に、３次キャッシュメモリをＣＰＵと同一のチップに混載しようとする場合は、セル面積が重要なファクターとなる。このため、この３次キャッシュメモリを、６トランジスタＳＲＡＭよりも、１トランジスタ−１キャパシタ（１Ｔ−１Ｃ）で構成した方が、セル面積的に有利である。
【０００５】
【発明が解決しようとする課題】
しかし、問題は、従来の１Ｔ−１Ｃメモリセルを製造するプロセスは、ＣＰＵを製造するプロセスと大幅に違うということである。これは、１Ｔ−１Ｃメモリセルのキャパシタを製造するプロセスが、ＣＰＵを製造するプロセスより複雑なためである。このため、３次キャッシュメモリを１Ｔ−１Ｃで構成すると、製造コストが増大してしまうという問題がある。
【０００６】
特に、最近の微細なメモリセルでは、トレンチ型にせよスタック型にせよ、キャパシタ製造が非常に難しくなってきている。トレンチ型では、非常にアスペクト比の大きなキャパシタ用のトレンチを掘るとともに、縦型のトランジスタを作る傾向にある（R. Weis et al.“A High Cost Effective 8F2 DRAM Cell with a Double Gate Vertical Transistor Device for 100nm and Beyond ”, IEDM Tech. Dig. , pp.415-418, Dec. 2001）。また、スタック型では、ＳｉＯ２に代わる高誘電率の絶縁膜を開発する必要が出てきている（Y. Park and K. Kim,“COB Stack DRAM Cell Technology beyond 100nm Technology Node”, IEDM Tech. Dig., pp.391-394, Dec. 2001）。このため、ＤＲＡＭのメモリセルの製造プロセスは、ますます、ＣＰＵなどのロジック回路の製造プロセスから乖離してきている。したがって、大きな製造コストの増加を招くことなく、メモリセル面積の比較的小さいＤＲＡＭセルをキャッシュメモリとしてＣＰＵにオンチップ化することは、現状の技術では達成できない。
【０００７】
以上の課題に鑑み、本発明は、ＦＢＣ（floating body transistor cell）をキャッシュメモリとしてＣＰＵに搭載可能にすることを目的とする。なぜなら、ＦＢＣはメモリセル面積が小さい上に、製造プロセスもＣＰＵ等のロジック回路と同等だからである。但し、ＦＢＣはリフレッシュ動作が必要であるが、このリフレッシュ動作は、ＣＰＵからキャッシュメモリにアクセスするビジーレートを高めてしまい好ましくない。これは実質的にキャッシュメモリのアクセス時間の遅延を大きくするからである。したがって、本発明では、ＦＢＣのリフレッシュ動作を通常動作から隠すことができる半導体記憶装置を提供することも目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体記憶装置は、
マトリックス状に配置された複数のメモリセルから構成されたメモリセルアレイを有する半導体記憶装置であって、各メモリセルは、
半導体層に形成された第１ソース領域と、この第１ソース領域と離れて前記半導体層に形成された第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間における前記半導体層上に形成された第１ゲート電極とを有しており、前記第１ソース領域と前記第１ドレイン領域との間の前記半導体層がフローティング状態のフローティングボディとなる、第１ＭＩＳＦＥＴと、
前記半導体層に形成された第２ソース領域と、この第２ソース領域と離れて前記半導体層に形成された第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間における前記半導体層上に形成された第２ゲート電極とを有しており、前記第２ソース領域と前記第２ドレイン領域との間の前記半導体層が、前記第１ＭＩＳＦＥＴと共通に使用されるフローティングボディである、第２ＭＩＳＦＥＴと、
を備えるとともに、
各メモリセルは、前記フローティングボディに多数キャリアを保持した第１データ状態と、前記フローティングボディから多数キャリアを放出した第２データ状態とを有し、
当該半導体記憶装置は、さらに、
ワード線方向に並ぶ前記メモリセルにおける前記第１ＭＩＳＦＥＴの前記第１ゲート電極を接続する、複数の通常ワード線と、
前記ワード線方向に並ぶ前記メモリセルにおける前記第２ＭＩＳＦＥＴの前記第２ゲート電極を接続する、前記通常ワード線とは異なる複数のリフレッシュ用ワード線と、
前記ワード線方向と交差する方向であるビット線方向に並ぶ前記メモリセルにおける前記第１ＭＩＳＦＥＴの前記第１ドレイン領域を接続する、複数の通常ビット線と、
前記ビット線方向に並ぶ前記メモリセルにおける前記第２ＭＩＳＦＥＴの前記第２ドレイン領域を接続する、前記通常ビット線とは異なる、複数のリフレッシュ用ビット線と、
前記メモリセルアレイの前記ビット線方向の一方側に配置され、選択されたメモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第１データ状態であるか、前記第２データ状態であるかを判定する、通常センスアンプ回路と、
前記メモリセルアレイの前記ビット線方向の他方側に配置され、選択されたメモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第１データ状態であるか、前記第２データ状態であるかを判定する、リフレッシュ用センスアンプ回路と、
前記メモリセルアレイのビット線方向の一方側に配置され、複数の通常ビット線の中から１本を選択する、第１ビット線選択回路と、
前記メモリセルアレイのビット線方向の一方側に配置され、複数のリフレッシュ用ビット線の中から１本を選択する、第２ビット線選択回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、複数のリフレッシュ用ビット線の中から１本を選択する、第３ビット線選択回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、複数の通常ビット線の中から１本を選択する、第４ビット線選択回路とを、備え、
前記第１ビット線選択回路により選択された通常ビット線が、前記通常センスアンプ回路に接続され、
前記第２ビット線選択回路により選択されたリフレッシュ用ビット線が、前記通常センスアンプ回路に接続され、
前記第３ビット線選択回路により選択されたリフレッシュ用ビット線が、前記リフレッシュ用センスアンプ回路に接続され、
前記第４ビット線選択回路により選択された通常ビット線が、前記リフレッシュ用センスアンプ回路に接続される、
ことを特徴とする。
【０００９】
【発明の実施の形態】
〔第１実施形態〕
本発明の第１実施形態は、メモリセルアレイを構成するメモリセルをフローティングボディを共通にする第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとで構成することにより、このメモリセルに対して第１ＭＩＳＦＥＴからも第２ＭＩＳＦＥＴからもアクセスすることができるようにしてものである。さらに、各メモリセルにおける第１ＭＩＳＦＥＴのゲート及びドレインを通常ワード線及び通常ビット線にそれぞれ接続し、第２ＭＩＳＦＥＴのゲート及びドレインをリフレッシュ用ワード線及びリフレッシュ用ビット線にそれぞれ接続することにより、このメモリセルアレイに対するリフレッシュ動作をメモリセルアレイ外部から隠蔽することができるようにしたものである。より詳しくを、以下に説明する。
【００１０】
図１は、本実施形態に係るメモリセルＭＣの回路図を示している。この図１に示すように、本実施形態においては、１つの単位メモリセルＭＣは、２つのＭＩＳＦＥＴ Ｔｒ１、Ｔｒ２により構成されている。これらＭＩＳＦＥＴ Ｔｒ１のフローティングボディと、ＭＩＳＦＥＴ Ｔｒ２のフローティングボディとは、共通に接続されており、２つのＭＩＳＦＥＴにより１ビットの情報を記憶する。
【００１１】
ＭＩＳＦＥＴ Ｔｒ１のゲートＧは通常ワード線ＮＷＬに接続されており、ドレインＤは通常ビット線ＮＢＬに接続されており、ソースＳは共通ソース線を介してグランド（ＧＮＤ）に接続されている。一方、ＭＩＳＦＥＴ Ｔｒ２のゲートＧはリフレッシュ用ワード線ＲＷＬに接続されており、ドレインＤはリフレッシュ用ビット線ＲＢＬに接続されており、ソースＳは共通ソース線を介してグランドに接続されている。
【００１２】
図１のメモリセルＭＣは、ＭＩＳＦＥＴ Ｔｒ１からでもＭＩＳＦＥＴ Ｔｒ２からでもアクセス可能であり、データの読み出しとデータの書き込みができるようになっている。但し、本実施形態においては、ＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２から同時にアクセスすることは、しないものとする。
【００１３】
図２は、ＭＩＳＦＥＴ Ｔｒ１の構造を説明する断面図であり、図３は、ＭＩＳＦＥＴ Ｔｒ２の構造を説明する断面図である。
【００１４】
図２に示すように、本実施形態に係るメモリセルＭＣにおいては、例えば、シリコンにより形成された半導体基板２０上に、絶縁膜２２が形成されている。本実施形態においては、この絶縁膜２２は、例えば、シリコン酸化膜により構成されているが、他の種類の絶縁膜で構成してもよい。
【００１５】
絶縁膜２２上には、ｐ型の半導体層２４が形成されている。つまり、本実施形態におけるメモリセルＭＣのＭＩＳＦＥＴ Ｔｒ１はＳＯＩ（silicon on insulator）基板上に形成される。半導体層２４には、ｎ型のソース領域２６と、ｎ型のドレイン領域２８が形成されている。これらソース領域２６とドレイン領域２８とは、互いに離れて形成されているとともに、絶縁膜２２に達する深さまで形成されている。このソース領域２６とドレイン領域２８との間の半導体層２４は、フローティングボディ３０を形成する。また、フローティングボディ３０のチャネル幅方向には、他のメモリセルから絶縁するための絶縁領域（図示省略）が形成されている。このフローティングボディ３０は、ソース領域２６とドレイン領域２８と絶縁膜２２と絶縁領域により、他のメモリセルＭＣから電気的に絶縁されることとなり、フローティング状態になる。ソース領域２６とドレイン領域２８との間のフローティングボディ３０上には、ゲート絶縁膜３２を介して、ゲート電極３４が形成されている。本実施形態においては、このゲート絶縁膜３２は、例えば、シリコン酸化膜により構成されているが、他の種類の絶縁膜で構成してもよい。
【００１６】
上述したように、ＭＩＳＦＥＴ Ｔｒ１のソース領域２６は共通のソース線に接続され、ドレイン領域２８は通常ビット線ＮＢＬに接続され、ゲート電極３４は通常ワード線ＮＷＬに接続される。
【００１７】
同様に、図３に示すように、ＭＩＳＦＥＴ Ｔｒ２も、共通の半導体基板２０及び絶縁膜２２とを有するＳＯＩ基板上に形成されている。絶縁膜２２上には、ＭＩＳＦＥＴ Ｔｒ１と共通の半導体層２４が形成されている。半導体層２４には、このＭＩＳＦＥＴ Ｔｒ２用のｎ型のソース領域４６と、ｎ型のドレイン領域４８が形成されている。これらソース領域４６とドレイン領域４８とは、互いに離れて形成されているとともに、絶縁膜２２に達する深さまで形成されている。また、このソース領域４６とドレイン領域４８とは、ＭＩＳＦＥＴ Ｔｒ１のソース領域２６とドレイン領域２８とも離れて形成されている。このソース領域４６とドレイン領域４８との間の半導体層２４は、フローティングボディ３０を形成する。このフローティングボディ３０は、ＭＩＳＦＥＴ Ｔｒ１と共通に使用される。また、フローティングボディ３０のチャネル幅方向には、他のメモリセルから絶縁するための絶縁領域（図示省略）が形成されている。ソース領域４６とドレイン領域４８との間のフローティングボディ３０上には、ゲート絶縁膜５２を介して、ゲート電極５４が形成されている。本実施形態においては、このゲート絶縁膜５２は、例えば、シリコン酸化膜により構成されているが、他の種類の絶縁膜で構成してもよい。
【００１８】
上述したように、ＭＩＳＦＥＴ Ｔｒ２のソース領域４６は共通のソース線に接続され、ドレイン領域４８はリフレッシュ用ビット線ＲＢＬに接続され、ゲート電極５４はリフレッシュ用ワード線ＲＷＬに接続される。
【００１９】
これら図１乃至図３に示したメモリセルＭＣは、フローティングボディ３０を、第１の電位に設定した第１データ状態と、第２の電位に設定した第２のデータ状態とをダイナミックに記憶する。具体的には、第１データ状態は、通常ワード線ＮＷＬ及び通常ビット線ＮＢＬに高レベル電圧を与えることにより、メモリセルＭＣを５極管動作させ、そのドレイン接合近傍でインパクトイオン化を起こして生成した多数キャリア（ｎチャネルの場合、ホール）をフローティングボディ３０に保持することにより書き込まれる。これが例えば、データ“１”である。さらには、リフレッシュ用ワード線ＲＷＬ及びリフレッシュ用ビット線ＲＢＬに高レベル電圧を与えることによっても、同様に動作するので、データ“１”を書き込むことができる。
【００２０】
第２データ状態は、通常ワード線ＮＷＬに高レベル電圧を与えて容量結合によりフローティングボディ３０の電位を高くし、通常ビット線ＮＢＬを低レベル電圧にして、選択されたメモリセルＭＣのフローティングボディ３０とドレイン領域２８との接合に順バイアス電流を流してフローティングボディ３０の多数キャリアをドレイン領域２８に放出することにより書き込まれる。これが例えばデータ“０”である。さらには、リフレッシュ用ワード線ＲＷＬに高レベル電圧を与えて容量結合によりフローティングボディ３０の電位を高くし、リフレッシュ用ビット線ＲＢＬを低レベル電圧にしても、同様に動作するので、データ“０”を書き込むことができる。
【００２１】
メモリセルＭＣがデータ“１”を保持しているか、それともデータ“０”を保持しているかは、ＭＩＳＦＥＴのゲートしきい値の差として表れる。すなわち、データ“１”を保持しているメモリセルＭＣのフローティングボディ電位ＶＢとゲート電圧ＶＧとの関係、及び、データ“０”を保持しているメモリセルＭＣのフローティングボディ電位ＶＢとゲート電圧ＶＧとの関係は、図４に示すグラフのようになる。
【００２２】
この図４に示すように、フローティングボディ電位ＶＢによる基板バイアスの結果として、データ“１”を保持しているメモリセルＭＣのしきい値電圧Ｖｔｈ１は、データ“０”を保持しているメモリセルＭＣのしきい値電圧Ｖｔｈ０より低くなる。したがって、メモリセルＭＣからのデータ読み出しは、しきい値電圧の差によるセル電流の差を検出することにより、判定することができる。このようにメモリセルＭＣを流れるセル電流の検出も、ＭＩＳＦＥＴ Ｔｒ１を用いて行うこともできるし、ＭＩＳＦＥＴ Ｔｒ２を用いて行うこともできる。
【００２３】
なお、本実施形態においては、上述したようにＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２を同時にアクセスしないようにしているので、１つのメモリセルＭＣにおいて、通常ワード線ＮＷＬとリフレッシュ用ワード線ＲＷＬの双方が同時に活性化してハイレベルにはならない。すなわち、本実施形態においては、通常ワード線ＮＷＬとリフレッシュ用ワード線ＲＷＬのうちの少なくとも一方は、負電位のレベルにホールドされるようにしている。
【００２４】
このため、ホールがフローティングボディ３０に蓄積され、適当な容量が、通常ワード線ＮＷＬとフローティングボディ３０との間、又は、リフレッシュ用ワード線ＲＷＬとフローティングボディ３０との間に形成され、この容量が安定化キャパシタの役割を担う。これまでは、安定化キャパシタは、（１）ＳＴＩ（shallow trench isolation）の中に作り込んだポリシリコンの柱とフローティングボディとの間の容量として形成されたり、（２）絶縁膜２２に埋め込んだバックゲートとフローティングボディ３０との間の容量として形成されたり、（３）ＭＩＳＦＥＴ Ｔｒ１及びＴｒ２とは別のＭＩＳＦＥＴを設け、この別のＭＩＳＦＥＴのゲート容量として形成されたりしていた。しかし、本実施形態によれば、通常のＦＢＣに必要とされていたこの安定化キャパシタを、省くことが可能になる。
【００２５】
図５は、図１に示したメモリセルＭＣをマトリックス状に配置したメモリセルアレイＭＣＡとビット線選択回路ＳＬ１０〜ＳＬ１６の構成と、センスアンプ回路の配置を示す図である。この図５においては、丸印がＭＩＳＦＥＴ Ｔｒ１又はＭＩＳＦＥＴ Ｔｒ２を表しており、線で結ばれた２個のＭＩＳＦＥＴにより、フローティングボディ３０が共通化された１つのメモリセルＭＣを構成している。
【００２６】
このメモリセルアレイＭＣＡのロー方向には、通常ビット線ＮＢＬ０〜ＮＢＬ３と、リフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ３とが、交互に並列に形成されている。より詳しくは、同一のローに配置されているＭＩＳＦＥＴ Ｔｒ１のドレインは、１本の通常ビット線ＮＢＬ０〜ＮＢＬ３に接続されており、同一のローに配置されているＭＩＳＦＥＴ Ｔｒ２のドレインは、１本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ３に接続されている。
【００２７】
また、このメモリセルアレイＭＣＡのカラム方向には、通常ワード線ＮＷＬｎと、リフレッシュ用ワード線ＲＷＬｎとが、２本ずつ交互に並列に形成されている。より詳しくは、同一のカラムに配置されているＭＩＳＦＥＴ Ｔｒ１のゲートは、通常ワード線ＮＷＬｎに接続されており、同一のカラムに配置されているＭＩＳＦＥＴ Ｔｒ２のゲートは、リフレッシュ用ワード線ＲＷＬｎに接続されている。
【００２８】
なお、この図５のメモリセルアレーＭＣＡにおいては、８個のメモリセルＭＣが示されているが、実際には、ロー方向及びカラム方向に向かって、さらに多くのメモリセルＭＣがマトリックス状に配置されていてる。ここでは、通常ワード線ＮＷＬｎは２５６本設けられており、リフレッシュ用ワード線ＲＷＬｎも２５６本設けられているものとする。つまり、ｎ＝０〜２５５である。
【００２９】
このメモリセルアレイＭＣＡの図中左側には、第１ビット線選択回路ＳＬ１０と第２ビット線選択回路ＳＬ１２とが設けられており、メモリセルアレイＭＣＡの図中右側には、第３ビット線選択回路ＳＬ１４と第４ビット線選択回路ＳＬ１６とが設けられている。第１ビット線選択回路ＳＬ１０は、第１選択信号線ＮＮＢＳ０〜ＮＮＢＳ３の選択信号に基づいて、通常ビット線ＮＢＬ０〜ＮＢＬ３のいずれか１つを、通常センスアンプ回路ＮＳ／Ａに接続する。第２ビット線選択回路ＳＬ１２は、第２選択信号線ＲＮＢＳ０〜ＲＮＢＳ３の選択信号に基づいて、リフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ３のいずれか１つを、通常センスアンプ回路ＮＳ／Ａに接続する。
【００３０】
第３ビット線選択回路ＳＬ１４は、第３選択信号線ＲＲＢＳ０〜ＲＲＢＳ３の選択信号に基づいて、リフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ３のいずれか１つを、リフレッシュ用センスアンプ回路ＲＳ／Ａに接続する。第４ビット線選択回路ＳＬ１６は、第４選択信号線ＮＲＢＳ０〜ＮＲＢＳ３の選択信号に基づいて、通常ビット線ＮＢＬ０〜ＮＢＬ３のいずれか１つを、リフレッシュ用センスアンプ回路ＲＳ／Ａに接続する。
【００３１】
次に、この図５に基づいて、本実施形態に係る半導体記憶装置がメモリセルアレイＭＣＡに対して行う通常動作とリフレッシュ動作の制御方法を説明する。ここで通常動作とは、読み出し動作及び書き込み動作を意味するものとする。本実施形態においては、動作のパターンを次の７通りに区分することにより、リフレッシュ動作をバックグランドで行えるようにしている。
【００３２】
まず、前提として、通常動作の際も、活性化される通常ワード線ＮＷＬに沿って設けられたすべての通常センスアンプ回路ＮＳ／Ａは動作させて、ビット線選択回路で選択されたメモリセルＭＣのデータを読み出して、ラッチし、これをメモリセルＭＣにライトバックする動作は行うものとする。そして、通常動作が読み出し動作の場合は、このラッチしたデータを読み出す。通常動作が書き込み動作の場合は、必要に応じて、このラッチしたデータを反転させて書き込みを行うものとする。すなわち、読み出したデータと書き込むデータとが一致している場合は、ラッチしたデータをそのままライトバックし、読み出したデータと書き込むデータとが一致していない場合は、ラッチしたデータを反転させて書き込む。
【００３３】
（１）通常動作のみがこのメモリセルアレイＭＣＡに要求された場合
選択された１本の通常ワード線ＮＷＬｉ（ｉ＝０〜２５５）が活性化されてハイレベルになり、第１ビット線選択回路ＳＬ１０により選択された１本の通常ビット線ＮＢＬが通常センスアンプ回路ＮＳ／Ａに接続される。すなわち、第１選択信号線ＮＮＢＳ０〜ＮＮＢＳ３の選択信号のいずれか１つが活性化されてハイレベルになり、通常ビット線ＮＢＬ０〜ＮＢＬ３のいずれか１本が、通常センスアンプ回路ＮＳ／Ａに接続される。通常センスアンプ回路ＮＳ／Ａでは、選択されたメモリセルＭＣのデータを、ＭＩＳＦＥＴ Ｔｒ１を用いて読み出し、ラッチする。通常動作が読み出し動作であれば、このラッチしたデータを読み出したデータとして出力し、通常動作が書き込み動作であれば、書き込むデータに応じて、このラッチしたデータをそのままメモリセルＭＣに書き込むか、このラッチしたデータを反転してメモリセルＭＣに書き込む。
【００３４】
（２）リフレッシュ動作のみがこのメモリセルアレイＭＣＡに要求された場合
選択された１本の通常ワード線ＮＷＬｉ（ｉ＝０〜２５５）が活性化されてハイレベルになり、第３ビット線選択回路ＳＬ１４により選択された１本のリフレッシュ用ビット線ＲＢＬがリフレッシュ用センスアンプ回路ＲＳ／Ａに接続される。すなわち、第３選択信号線ＲＲＢＳ０〜ＲＲＢＳ３の選択信号のいずれか１つが活性化されてハイレベルになり、リフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ３のいずれか１本が、リフレッシュ用センスアンプ回路ＲＳ／Ａに接続される。リフレッシュ用センスアンプ回路ＲＳ／Ａでは、選択されたメモリセルＭＣのデータを、ＭＩＳＦＥＴ Ｔｒ２を用いて読み出し、再度、メモリセルＭＣに書き込む。
【００３５】
（３）通常動作とリフレッシュ動作がこのメモリセルアレイＭＣＡに重複して要求されたが、ワード線選択アドレスが異なる場合
これは、例えば図５において、メモリセルＭＣ−１に対して通常動作をしている間に、メモリセルＭＣ−２やメモリセルＭＣ−４に対してリフレッシュ動作の要求があった場合である。この場合、通常動作で活性化される通常ワード線ＮＷＬと、リフレッシュ動作で活性化されるリフレッシュ用ワード線ＲＷＬとは、異なるワード線選択アドレスに属しているので、上述した（１）の動作と（２）の動作を独立に行えばよい。
【００３６】
（４）通常動作を行っているメモリセルＭＣに対して、リフレッシュ動作の要求があった場合
これは、例えば図５において、メモリセルＭＣ−１に対して通常動作をしている間に、同じメモリセルＭＣ−１に対してリフレッシュ動作の要求があった場合である。この場合、通常動作は、上述した（１）に従って動作をしていることになる。上述した前提条件があるので、このメモリセルＭＣに対する読み出し動作において、メモリセルＭＣへのライトバックが行われるか、又は、このメモリセルＭＣに対する書き込み動作において、メモリセルＭＣへの書き込みが行われる。したがって、このメモリセルＭＣに対するリフレッシュ動作は不要である。このため、このメモリセルＭＣに対するリフレッシュ動作は行わず、リフレッシュ制御用のカウンタ（ここでは、内部ローアドレスカウンタ）を１つ先に進める。リフレッシュ動作を行わないため、リフレッシュ用ワード線ＲＷＬを活性化することはせず、また、リフレッシュ用センスアンプ回路ＲＳ／Ａも活性化しない。
【００３７】
（５）リフレッシュ動作を行っているメモリセルＭＣに対して、通常動作の要求があった場合
これは、例えば図５において、メモリセルＭＣ−１に対してリフレッシュ動作をしている間に、同じメモリセルＭＣ−１に対して通常動作の要求があった場合である。この場合、リフレッシュ動作は、上述した（２）に従って動作をしていることになる。そこで、通常動作は、リフレッシュ用センスアンプ回路ＲＳ／Ａを経由して行うように、Ｉ／Ｏポートを切り替える。このため、通常ワード線ＮＷＬを活性化することはせずに、また、通常センスアンプ回路ＮＳ／Ａも活性化しない。通常動作が読み出し動作である場合には、リフレッシュ用センスアンプ回路ＲＳ／Ａにラッチされているデータを読み出す。通常動作が書き込み動作である場合には、書き込むデータに応じて、リフレッシュ用センスアンプ回路ＲＳ／ＡにラッチされているデータをそのままメモリセルＭＣに書き込むか、リフレッシュ用センスアンプ回路ＲＳ／Ａにラッチされているデータを反転して書き込む。
【００３８】
（６）通常動作を行っている間に、通常動作を行っているメモリセルＭＣではないが同じワード線選択アドレスのメモリセルＭＣに対してリフレッシュ動作の要求があった場合
これは、例えば図５において、メモリセルＭＣ−１に対して通常動作をしている間に、メモリセルＭＣ−３に対してリフレッシュ動作の要求があった場合である。この場合、通常動作は、上述した（１）に従って動作をしていることになる。そこで、リフレッシュ動作では、第４ビット線選択回路ＳＬ１６により、通常ビット線ＮＢＬ２を選択して、リフレッシュ用センスアンプ回路ＲＳ／Ａに接続する。そして、リフレッシュ用センスアンプ回路ＲＳ／Ａは、メモリセルＭＣ−３のデータを、ＭＩＳＦＥＴ Ｔｒ１を用いて読み出し、再度、書き込みを行う。リフレッシュ用ワード線ＲＷＬは活性化しない。
【００３９】
すなわち、（６）の場合には、通常動作を行うための通常ワード線ＮＷＬと、リフレッシュ動作を行うためのリフレッシュ用ワード線ＲＷＬとの双方を活性化してハイレベルにすると、メモセルＭＣにおけるＭＩＳＦＥＴ Ｔｒ１のゲートと、ＭＩＳＦＥＴ Ｔｒ２のゲートとがともにハイレベルになり、保持しているデータが破壊されてしまう恐れがある。このため、通常動作で既に活性化されている通常ワード線ＮＷＬを利用して、リフレッシュ用のデータを読み出し、ライトバックすることとしているのである。
【００４０】
（７）リフレッシュ動作を行っている間に、リフレッシュ動作を行っているメモリセルＭＣではないが同じワード線選択アドレスのメモリセルＭＣに対して通常動作の要求があった場合
これは、例えば図５において、メモリセルＭＣ−１に対してリフレッシュ動作をしている間に、メモリセルＭＣ−３に対して通常動作の要求があった場合である。この場合、リフレッシュ動作は、上述した（２）に従って動作をしていることになる。そこで、通常動作では、第２ビット線選択回路ＳＬ１２により、リフレッシュ用ビット線ＲＢＬ２を選択して、通常センスアンプ回路ＮＳ／Ａに接続する。そして、通常センスアンプ回路ＮＳ／Ａは、メモリセルＭＣ−３のデータを、ＭＩＳＦＥＴ Ｔｒ２を用いてラッチする。通常動作が読み出し動作である場合には、このラッチしたデータを読み出したデータとして出力し、通常動作が書き込み動作である場合には、書き込むデータに応じて、ラッチしたデータをそのまま書き込むか、又は、ラッチしたデータを反転して書き込む。
【００４１】
すなわち、上述したように、通常動作を行うための通常ワード線ＮＷＬと、リフレッシュ動作を行うためのリフレッシュ用ワード線ＲＷＬとの双方を活性化してハイレベルにすると、保持しているデータが破壊されてしまう恐れがある。このため、リフレッシュ動作で既に活性化されているリフレッシュ用ワード線ＲＷＬを利用して、通常動作用のデータを読み出したり、書き込んだりすることとしているのである。
【００４２】
図６は、本実施形態に係る半導体記憶装置のメモリセルアレイＭＣＡ周辺の配置図を示している。この図６に示すように、本実施形態においては、１つのメモリセルアレイＭＣＡは、８Ｋビットのメモリ容量を備えている。具体的には、カラム方向に沿って互いに並列に２５６本の通常ワード線ＮＷＬ０〜ＮＷＬ２５５と、２５６本のリフレッシュ用ワード線ＲＷＬ０〜ＲＷＬ２５５が設けられており、これら通常ワード線ＮＷＬ０〜ＮＷＬ２５５とリフレッシュ用ワード線ＲＷＬ０〜ＲＷＬ２５５は、２本ずつ交互に設けられている。
【００４３】
また、このカラム方向と交差する方向であるロー方向に沿って、互いに並列に８本の通常ビット線ＮＢＬ０〜ＮＢＬ７と８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７とが２組設けられている。また、これら通常ビット線ＮＢＬ０〜ＮＢＬ７とリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７とは、交互に設けられている。また、本実施形態においては、特に、通常ビット線ＮＢＬ０〜ＮＢＬ７は通常ワード線ＮＷＬ０〜ＮＷＬ２５５とリフレッシュ用ワード線ＲＷＬ０〜ＲＷＬ２５５とに直交して設けられており、リフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７も通常ワード線ＮＷＬ０〜ＮＷＬ２５５とリフレッシュ用ワード線ＲＷＬ０〜ＲＷＬ２５５とに直交して設けられている。
【００４４】
また、本実施形態においては、ビット線方向に沿って、４本の基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１が並列に設けられている。特に本実施形態においては、このメモリセルアレイＭＣＡの中央部分に、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１が設けられている。このため、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１の図中上側には、８本の通常ビット線ＮＢＬ０〜ＮＢＬ７と８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７とが設けられていることとなり、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１の図中下側には、同じく８本の通常ビット線ＮＢＬ０〜ＮＢＬ７と８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７とが設けられていることになる。つまり、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１を基準として、ワード線方向の一方側に設けられている通常ビット線ＮＢＬ及びリフレッシュ用ビット線ＲＢＬの本数と、ワード線方向の他方側に設けられている通常ビット線ＮＢＬ及びリフレッシュ用ビット線ＲＢＬの本数とは、等しいことになる。
【００４５】
基準ビット線ＲＮＢＬ０と通常ワード線ＮＷＬとの交点位置には、“０”データが保持されるべき基準セルＲＣ０のＭＩＳＦＥＴ Ｔｒ１が設けられている。基準ビット線ＲＲＢＬ０とリフレッシュ用ワード線ＲＷＬとの交点位置には、“０”データが保持されるべき基準セルＲＣ０のＭＩＳＦＥＴ Ｔｒ２が設けられている。
【００４６】
基準ビット線ＲＮＢＬ１と通常ワード線ＮＷＬとの交点位置には、“１”データが保持されるべき基準セルＲＣ１のＭＩＳＦＥＴ Ｔｒ１が設けられている。基準ビット線ＲＲＢＬ１とリフレッシュ用ワード線ＲＷＬとの交点位置には、“１”データが保持されるべき基準セルＲＣ１のＭＩＳＦＥＴ Ｔｒ２が設けられている。
【００４７】
これら基準セルＲＣ０、ＲＣ１の構造は、メモリセルＭＣの構造と同様である。また、ＭＩＳＦＥＴ Ｔｒ１及びＴｒ２の接続関係も、図１に示したメモリセルＭＣと同様である。
【００４８】
さらに、メモリセルアレイＭＣＡにおけるビット線方向の一端側には、通常ワード線ＮＷＬ及びリフレッシュ用ワード線ＲＷＬに沿って、１本の通常イコライズ線ＮＥＱＬと、１本のリフレッシュ用イコライズ線ＲＥＱＬとが、設けられている。通常イコライズ線ＮＥＱＬと通常ビット線ＮＢＬとの交点位置、及び、通常イコライズ線ＮＥＱＬと基準ビット線ＲＮＢＬ０、ＲＮＢＬ１との交点位置には、メモリセルＭＣと同様の構造及び同様の接続関係のＭＩＳＦＥＴ Ｔｒ１が設けられており、そのゲートが通常イコライズ線ＮＥＱＬに接続されている。また、リフレッシュ用イコライズ線ＲＥＱＬとリフレッシュ用ビット線ＲＢＬとの交点位置、及び、リフレッシュ用イコライズ線ＲＥＱＬと基準ビット線ＲＲＢＬ０、ＲＲＢＬ１との交点位置には、メモリセルＭＣと同様の構造及び同様の接続関係のＭＩＳＦＥＴ Ｔｒ２が設けられており、そのゲートがリフレッシュ用イコライズ線ＲＥＱＬに接続されている。メモリセルＭＣからデータを読み出す前には、この通常イコライズ線ＮＥＱＬ又はリフレッシュ用イコライズ線ＲＥＱＬを介して、通常ビット線ＮＢＬ又はリフレッシュ用ビット線ＲＢＬがグランド（０Ｖ）に設定され、基準ビット線ＲＮＢＬ０、ＲＮＢＬ１又は基準ビット線ＲＲＢＬ０、ＲＲＢＬ１がグランドに設定される。
【００４９】
さらに本実施形態においては、通常ワード線ＮＷＬ及びリフレッシュ用ワード線ＲＷＬに沿って、１本の基準通常ワード線Ｒｅｆ＿ＮＷＬと、１本の基準リフレッシュ用ワード線Ｒｅｆ＿ＲＷＬとが、形成されている。基準通常ワード線Ｒｅｆ＿ＮＷＬと基準ビット線ＲＮＢＬ０との交点位置には、基準セルＲＣ０のＭＩＳＦＥＴ Ｔｒ１が配置されており、基準リフレッシュ用ワード線Ｒｅｆ＿ＲＷＬと基準ビット線ＲＲＢＬ０との交点位置には、基準セルＲＣ０のＭＩＳＦＥＴ Ｔｒ２が配置されている。また、基準通常ワード線Ｒｅｆ＿ＮＷＬと基準ビット線ＲＮＢＬ１との交点位置には、基準セルＲＣ１のＭＩＳＦＥＴ Ｔｒ１が配置されており、基準リフレッシュ用ワード線Ｒｅｆ＿ＲＷＬと基準ビット線ＲＲＢＬ１との交点位置には、基準セルＲＣ１のＭＩＳＦＥＴ Ｔｒ２が配置されている。
【００５０】
このように構成されたメモリセルアレイＭＣＡにおける図中左側には、２つの通常センスアンプ回路ＮＳ／Ａとビット線選択回路６０とが配置されている。また、メモリセルアレイＭＣＡにおける図中右側には、２つのリフレッシュ用センスアンプ回路ＲＳ／Ａとビット線選択回路６２とが配置されている。すなわち、本実施形態に係るメモリセルアレイＭＣＡは、ダブルエンド型センスアンプ方式を採用している。
【００５１】
これら両側のビット線選択回路６０、６２には、それぞれ、８本の通常ビット線ＮＢＬ０〜ＮＢＬ７と８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７とが２組接続されている。ビット線選択回路６０により、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１より図中上側にある１６本のビット線ＮＢＬ０〜ＮＢＬ７及びＲＢＬ０〜ＲＢＬ７のうちの１本が選択され、図中上側の通常センスアンプ回路ＮＳ／Ａに接続される。また、このビット線選択回路６０により、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１より図中下側にある１６本のビット線ＮＢＬ０〜ＮＢＬ７及びＲＢＬ０〜ＲＢＬ７のうちの１本が選択され、図中下側の通常センスアンプ回路ＮＳ／Ａに接続される。
【００５２】
これと同様に、ビット線選択回路６２により、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１より図中上側にある１６本のビット線ＮＢＬ０〜ＮＢＬ７及びＲＢＬ０〜ＲＢＬ７のうちの１本が選択され、図中上側のリフレッシュ用センスアンプ回路ＲＳ／Ａに接続される。また、このビット線選択回路６２により、基準ビット線ＲＮＢＬ０、ＲＲＢＬ０、ＲＮＢＬ１、ＲＲＢＬ１より図中下側にある１６本のビット線ＮＢＬ０〜ＮＢＬ７及びＲＢＬ０〜ＲＢＬ７のうちの１本が選択され、図中下側のリフレッシュ用センスアンプ回路ＲＳ／Ａに接続される。
【００５３】
２つの通常センスアンプ回路ＮＳ／Ａに対して、１つの基準電圧発生回路６４が設けられており、２つのリフレッシュ用センスアンプ回路ＲＳ／Ａに対して、１つの基準電圧発生回路６６が設けられている。メモリセルＭＣのデータを読み出す際には、この基準電圧発生回路６４に、１本の基準ビット線ＲＮＢＬ０と１本の基準ビット線ＲＮＢＬ１との双方が接続される。また、基準電圧発生回路６６に、１本の基準ビット線ＲＲＢＬ０と１本の基準ビット線ＲＲＢＬ１との双方が接続される。これら基準電圧発生回路６４と２つの通常センスアンプ回路ＮＳ／Ａとにより、本実施形態に係る１つの通常データセンス回路が構成され、また、基準電圧発生回路６６と２つのリフレッシュ用センスアンプ回路ＲＳ／Ａとにより、本実施形態に係る１つのリフレッシュ用データセンス回路が構成される。
【００５４】
次に、図６における各回路の具体的回路構成について説明する。ビット線選択回路６０は、図５に示した第１及び第２ビット線選択回路ＳＬ１０、ＳＬ１２と図７に示した第１基準ビット線選択回路ＳＬ２０とを備えて構成されている。但し、この場合、８本の通常ビット線ＮＢＬ０〜ＮＢＬ７が設けられているので、これに対応して、図５の第１ビット線選択回路ＳＬ１０には、８個の選択トランジスタが必要になり、８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７が設けられているので、これに対応して、図５の第２ビット線選択回路ＳＬ１２には、８個の選択トランジスタが必要になる。
【００５５】
一方、ビット線選択回路６０は、図５に示した第３及び第４ビット線選択回路ＳＬ１４、ＳＬ１６と図７に示した第２基準ビット線選択回路ＳＬ２２とを備えて構成されている。但し、この場合、８本の通常ビット線ＮＢＬ０〜ＮＢＬ７が設けられているので、これに対応して、図５の第４ビット線選択回路ＳＬ１６には、８個の選択トランジスタが必要になり、８本のリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７が設けられているので、これに対応して、第３ビット線選択回路ＳＬ１４には、８個の選択トランジスタが必要になる。
【００５６】
図７に示すように、第１基準ビット線選択回路ＳＬ２０は、選択トランジスタＳＴＬ１０、ＳＴＬ１１を備えている。すなわち、基準ビット線ＲＮＢＬ０、ＲＮＢＬ１は、それぞれ、選択トランジスタＳＴＬ１０、ＳＴＬ１１の入力端子側に接続されており、これら選択トランジスタＳＴＬ１０、ＳＴＬ１１の出力端子側は、選択基準ビット線ＳＲＮＢＬに共通接続されている。また、選択トランジスタＳＴＬ１０、ＳＴＬ１１の制御端子には、それぞれ、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１が接続されている。
【００５７】
通常センスアンプ回路ＮＳ／ＡがメモリセルＭＣのデータを読み出す際には、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１の双方が立ち上がってハイレベルになり、選択トランジスタＳＴＲ１０、ＳＴＲ１１の双方がオンになる。これにより、基準ビット線ＲＮＢＬ０と基準ビット線ＲＮＢＬ１とがショートする。但し、基準セルＲＣ０、ＲＣ１をリフレッシュする場合等、基準セルＲＣ０、ＲＣ１にデータを書き込む場合には、基準ビット線選択信号線ＲＢＳ０、ＲＢＳ１の一方が立ち上がってハイレベルになる。すなわち、基準セルＲＣ０に“０”データを書き込む場合には、選択トランジスタＳＴＲ１０がオンになり、基準セルＲＣ１に“１”データを書き込む場合には、選択トランジスタＳＴＲ１１がオンになる。
【００５８】
第２基準ビット線選択回路ＳＬ２２は、選択トランジスタＳＴＬ１２、ＳＴＬ１３を備えている。すなわち、基準ビット線ＲＲＢＬ０、ＲＲＢＬ１は、それぞれ、選択トランジスタＳＴＬ１２、ＳＴＬ１３の入力端子側に接続されており、これら選択トランジスタＳＴＬ１２、ＳＴＬ１３の出力端子側は、選択基準ビット線ＳＲＲＢＬに共通接続されている。また、選択トランジスタＳＴＬ１２、ＳＴＬ１３の制御端子には、それぞれ、基準ビット線選択信号線ＲＢＳ２、ＲＢＳ３が接続されている。
【００５９】
リフレッシュ用センスアンプ回路ＲＳ／Ａがリフレッシュ動作の際にメモリセルＭＣのデータを読み出す場合には、基準ビット線選択信号線ＲＢＳ２、ＲＢＳ３の双方が立ち上がってハイレベルになり、選択トランジスタＳＴＲ１２、ＳＴＲ１３の双方がオンになる。これにより、基準ビット線ＲＲＢＬ０と基準ビット線ＲＲＢＬ１とがショートする。但し、基準セルＲＣ０、ＲＣ１にデータを書き込む場合には、基準ビット線選択信号線ＲＢＳ２、ＲＢＳ３の一方が立ち上がってハイレベルになる。すなわち、基準セルＲＣ０に“０”データを書き込む場合には、選択トランジスタＳＴＲ１２がオンになり、基準セルＲＣ１に“１”データを書き込む場合には、選択トランジスタＳＴＲ１３がオンになる。
【００６０】
図８は、本実施形態に係る通常センスアンプ回路ＮＳ／Ａの構成を示す回路図である。なお、リフレッシュ用センスアンプ回路ＲＳ／Ａの構成も、この通常センスアンプ回路ＮＳ／Ａと同様である。
【００６１】
図８に示すように、通常センスアンプ回路ＮＳ／Ａは、第１センスアンプＳＡ１を備えている。この第１センスアンプＳＡ１は、ｐ型のＭＩＳＦＥＴ ＴＲ１０〜ＴＲ１２と、ｎ型のＭＩＳＦＥＴ ＴＲ１３を備えて構成されている。ＭＩＳＦＥＴ ＴＲ１０の入力端子は、ハイレベル電圧端子ＶＩＮＴに接続されており、出力端子はＭＩＳＦＥＴ ＴＲ１１及びＭＩＳＦＥＴ ＴＲ１２の入力端子に接続されている。これらＭＩＳＦＥＴ ＴＲ１１及びＴＲ１２の制御端子は、互いに接続されており、カレントミラー回路を構成している。このカレントミラー回路におけるＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２のミラー比は、１：２である。すなわち、ＭＩＳＦＥＴ ＴＲ１１を流れる電流の２倍の電流が、ＭＩＳＦＥＴ ＴＲ１２を流れることとなる。さらに、ＭＩＳＦＥＴ ＴＲ１１の制御端子と出力端子は、ビット線電位制限回路ＢＰＬに設けられたｎ型のＭＩＳＦＥＴ ＴＲ２０を介して、選択ビット線ＳＢＬに接続されている。
【００６２】
ＭＩＳＦＥＴ ＴＲ１２の出力端子は、ＭＩＳＦＥＴ ＴＲ１３の入力端子に接続されており、ＭＩＳＦＥＴ ＴＲ１３の出力端子は、グランドに接続されている。これらＭＩＳＦＥＴ ＴＲ１２とＭＩＳＦＥＴ ＴＲ１３との間のノードが、センスノードＳＮとなる。
【００６３】
メモリセルＭＣからデータを読み出すための読み出し動作の際には、信号ＳＡＯＮがローレベルになり、ＭＩＳＦＥＴ ＴＲ１０をオンにする。このため、ハイレベル電圧端子ＶＩＮＴから電流がＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ２０を介して、選択ビット線ＳＢＬに流れる。これがセル電流Ｉｃｅｌｌである。選択ビット線ＳＢＬに流れるセル電流Ｉｃｅｌｌの量は、選択されたメモリセルＭＣが保持しているデータにより異なることとなる。ここでは、選択したメモリセルＭＣが“０”データを保持している場合に流れるセル電流を、Ｉｃｅｌｌ０とし、選択したメモリセルＭＣが“１”データを保持している場合に流れるセル電流を、Ｉｃｅｌｌ１とする。また、選択したメモリセルＭＣのＭＩＳＦＥＴ Ｔｒ１を用いてセル電流を流すか、それとも、ＭＩＳＦＥＴ Ｔｒ２を用いてセル電流を流すかは、上述した（１）〜（７）の動作区分に従う。
【００６４】
ビット線電位制限回路ＢＰＬは、通常ビット線ＮＢＬ０〜ＮＢＬ７及びリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７の電位の上昇を制限するための回路である。すなわち、ビット線電位制限回路ＢＰＬは、上述したＭＩＳＦＥＴ ＴＲ２０と、オペアンプＯＰ１とにより、負帰還制御回路を構成している。オペアンプＯＰ１の非反転入力端子には、電圧ＶＢＬＲが入力されている。本実施形態においては、この電圧ＶＢＬＲは２００ｍＶである。また、オペアンプＯＰ１の反転入力端子は、選択ビット線ＳＢＬに接続されている。オペアンプＯＰ１の出力端子は、ＭＩＳＦＥＴ ＴＲ２０の制御端子に接続されている。このため、選択ビット線ＳＢＬの電位が電圧ＶＢＬＲを越えると、つまり、通常ビット線ＮＢＬ又はリフレッシュ用ビット線ＲＢＬの電位が電圧ＶＢＬＲを超えると、オペアンプＯＰ１の出力はローレベルとなり、ｎ型のＭＩＳＦＥＴ ＴＲ２０をオフにする。このため、選択したビット線が、電圧ＶＢＬＲ以上の電圧になってしまうのを、回避することができる。
【００６５】
このように、通常ビット線ＮＢＬ０〜ＮＢＬ７及びリフレッシュ用ビット線ＲＢＬ０〜ＲＢＬ７の電位上昇を回避するのは、次のような理由によるものである。メモリセルＭＣは、データ書き込みの際には、例えば通常ワード線ＮＷＬに高レベル電圧（例えば電源電圧ＶＤＤ）が与えられ、通常ビット線ＮＢＬにも高レベル電圧（例えば電源電圧ＶＤＤ）が与えられて、５極管動作を行う。データ読み出しの際に、通常ワード線ＮＷＬに同様に電源電圧ＶＤＤを与えるものとした場合、メモリセルＭＣを十分なセル電流が流れずに、通常ビット線ＮＢＬの電位が電源電圧ＶＤＤまで上昇してしまうことも考えられる。もし、通常ビット線ＮＢＬが電源電圧ＶＤＤまで上昇してしまうと、書き込みモードと同じ条件になってしまう。そこで、本実施形態においては、電圧ＶＢＬＲを電源電圧ＶＤＤより低い値に設定する。例えば、電源電圧ＶＤＤを１〜１．５Ｖとして、電圧ＶＢＬＲ＝２００ｍＶに設定する。このように設定すれば、データ読み出しの際に、メモリセルＭＣは５極管動作するおそれがなくなり、５極管動作の条件を満たさないようにすることができるのである。
【００６６】
図９は、本実施形態に係る基準電圧発生回路６４の構成を示す回路図である。なお、基準電圧発生回路６６の構成も、この基準電圧発生回路６４の構成と同様である。
【００６７】
この図９に示すように、基準電圧発生回路６４にも、選択基準ビット線ＳＲＮＢＬの電位を上昇するのを制限する、選択基準ビット線電位制限回路ＳＢＰＬが設けられている。この選択基準ビット線電位制限回路ＳＢＰＬを設けている理由も、上記と同様である。この選択基準ビット線電位制限回路ＳＢＰＬは、オペアンプＯＰ２とｎ型のＭＩＳＦＥＴ ＴＲ４０とを備えているが、その接続関係は、上述したビット線電位制限回路ＢＰＬと同様である。
【００６８】
また、基準電圧発生回路６４は、第２センスアンプＳＡ２を備えている。この第２センスアンプＳＡ２は、ｐ型のＭＩＳＦＥＴ ＴＲ３０〜ＴＲ３２と、ｎ型のＭＩＳＦＥＴ ＴＲ３３とを備えて構成されているが、その接続関係は、上述した第１センスアンプＳＡ１と同様である。但し、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２とにより構成されるカレントミラー回路のミラー比は、１：１である。すなわち、ＭＩＳＦＥＴ ＴＲ３１を流れる電流と同じ電流の量が、ＭＩＳＦＥＴ ＴＲ３２を流れる。また、ＭＩＳＦＥＴ ＴＲ３２とＭＩＳＦＥＴ ＴＲ３３との間が、基準ノードＲＳＮを構成しており、ＭＩＳＦＥＴ ＴＲ３３の制御端子が、この基準ノードＲＳＮに接続されている。
【００６９】
さらに、この図９と図８から分かるように、基準ノードＲＳＮは、第１センスアンプＳＡ１のＭＩＳＦＥＴ ＴＲ１３の制御端子に接続されている。このため、ＭＩＳＦＥＴ ＴＲ３３と、ＭＩＳＦＥＴ ＴＲ１３とにより、カレントミラー回路が構成されている。このカレントミラー回路のミラー比は、１：１である。
【００７０】
図９に示すように、読み出し動作の際には、信号ＳＡＯＮがローレベルになり、ＭＩＳＦＥＴ ＴＲ３０をオンにする。このため、ハイレベル電圧端子ＶＩＮＴから電流が、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ４０を介して、選択基準ビット線ＳＲＮＢＬに流れる。これが基準電流である。この基準電流は、データ“０”を保持している基準セルＲＣ０を流れる電流Ｉｃｅｌｌ０の量と、データ“１”を保持している基準セルＲＣ１を流れる電流Ｉｃｅｌｌ１の量とを合わせた電流の量である。この場合、基準電圧発生回路６４は、基準ビット線ＲＮＢＬ０、ＲＮＢＬ１に接続されるので、基準セルＲＣ０、ＲＣ１のＭＩＳＦＥＴ Ｔｒ１を用いて、基準電流を流すこととなる。
【００７１】
図１０は、データ読み出し動作の際における第１センスアンプＳＡ１と第２センスアンプＳＡ２の等価回路を示す図である。ＭＩＳＦＥＴの脇に書き加えられたカッコ書きの数値は、カレントミラー回路のミラー比を表している。
【００７２】
この図１０から分かるように、読み出したメモリセルＭＣを流れるセル電流Ｉｃｅｌｌ（Ｉｃｅｌｌ０又はＩｃｅｌｌ１）は、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２とから構成されたカレントミラー回路で２倍にされ、ＭＩＳＦＥＴ ＴＲ１２を２×Ｉｃｅｌｌの電流が流れようとする。
【００７３】
一方、基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１は、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２とから構成されたカレントミラー回路で１倍にされる。このときの基準ノードＲＳＮの電圧を基準電圧ＶＲＥＦとする。さらに、この基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１は、ＭＩＳＦＥＴ ＴＲ３３とＭＩＳＦＥＴ ＴＲ１３とから構成されたカレントミラー回路で１倍にされ、ＭＩＳＦＥＴ ＴＲ１３を基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１が流れようとする。このＭＩＳＦＥＴ ＴＲ１３を流れようとする基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１と、ＭＩＳＦＥＴ ＴＲ１２を流れようとする２倍のセル電流２×Ｉｃｅｌｌの衝突により、センスノードＳＮの電圧（データ電圧）が定まる。
【００７４】
具体的には、２×Ｉｃｅｌｌの方が基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１より小さい場合、ＭＩＳＦＥＴ ＴＲ１３をオンにして電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１を流そうとする力の方が、ＭＩＳＦＥＴ ＴＲ１２をオンにして電流２×Ｉｃｅｌｌを流そうとする力よりも、強いこととなる。このため、センスノードＳＮのデータ電圧は、基準電圧ＶＲＥＦよりも低くなり、ＶＲＥＦ−αとなる。
【００７５】
一方、２×Ｉｃｅｌｌの方が基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１より大きい場合、ＭＩＳＦＥＴ ＴＲ１２をオンにして電流２×Ｉｃｅｌｌを流そうとする力の方が、ＭＩＳＦＥＴ ＴＲ１３をオンにして電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１を流そうとする力よりも、強いこととなる。このため、センスノードＳＮのデータ電圧は、基準電圧ＶＲＥＦよりも高くなり、ＶＲＥＦ＋αとなる。
【００７６】
このことから分かるように、センスノードＳＮの電圧と基準ノードＲＳＮの電圧との差は、データに応じて極性が異なる。この電圧の差を、図８に示すように、第３センスアンプＳＡ３により検出する。本実施形態においては、第３センスアンプＳＡ３はオペアンプにより構成されており、センスノードＳＮが基準ノードＲＳＮよりも高電位か低電位かにより、ローレベル又はハイレベルのセンス出力ＯＵＴを出力する。このセンス出力ＯＵＴは、ラッチ回路ＬＴによりラッチされる。
【００７７】
ラッチ回路ＬＴによりラッチされたセンス出力ＯＵＴは、これがハイレベルであるか、それともローレベルであるかにより、ｎ型のＭＩＳＦＥＴ ＴＲ５０又はｎ型のＭＩＳＦＥＴ ＴＲ５１のいずれか一方を、オンにする。ｎ型のＭＩＳＦＥＴ ＴＲ５２とｎ型のＭＩＳＦＥＴ ＴＲ５３の制御端子には、読み出しカラム選択信号ＲＣＳＬが入力されており、選択されたメモリセルＭＣを有するセンスアンプ回路では、この読み出しカラム選択信号ＲＣＳＬがハイレベルになっており、これらＭＩＳＦＥＴ ＴＲ５２、ＴＲ５３はオンになっている。また、読み出し動作をする際には、データ読み出し線Ｑ、ＢＱはともにハイレベルにプリチャージされている。このため、センス出力ＯＵＴがハイレベルであるか、又は、ローレベルであるかにより、データ読み出し線Ｑ又はデータ読み出し線ＢＱの一方がローレベルに変化する。これにより、読み出したデータを、外部に出力することが可能になる。
【００７８】
ライトバック動作の際には、ライトバック信号ＷＢがハイレベルになり、ｎ型のＭＩＳＦＥＴ ＴＲ６０がオンになる。これにより、ラッチ回路ＬＴにラッチされているセンス出力ＯＵＴが、選択ビット線ＳＢＬに出力され、再び選択されているメモリセルＭＣに書き込まれる。
【００７９】
メモリセルＭＣへのデータの書き込み動作の際には、書き込みカラム選択信号ＷＣＳＬがハイレベルになり、ｎ型のＭＩＳＦＥＴ ＴＲ７０がオンになる。そして、データ書き込み線Ｄが、書き込むデータに応じて、ハイレベル又はローレベルに設定され、これが選択ビット線ＳＢＬに出力される。例えば、本実施形態においては、データ“１”を書き込む場合には、データ書き込み線Ｄがハイレベルになり、ハイレベルになったワード線ＷＬにより選択されたメモリセルＭＣのフローティングボディに、多数キャリアであるホールを蓄積する。一方、データ“０”を書き込む際には、データ書き込み線Ｄがローレベルになり、ローレベルになったワード線ＷＬにより選択されたメモリセルＭＣのフローティングから、蓄積されているホールを引き抜く。これにより、選択されたメモリセルＭＣに、データを書き込むことができる。
【００８０】
なお、図６の半導体記憶装置において、基準通常ワード線Ｒｅｆ＿ＮＷＬと基準リフレッシュ用ワード線Ｒｅｆ＿ＲＷＬを別途設け、基準セルＲＣ０、ＲＣ１を別途配置したのは、上述した動作（６）及び（７）に対応するためである。すなわち、動作（１）〜（５）については、通常センスアンプ回路ＮＳ／Ａを活性化する場合には、基準電圧発生回路６４は、活性化された通常ワード線ＮＷＬと基準ビット線ＲＮＢＬ０、ＲＮＢＬ１との交点位置に設けられた基準セルＲＣ０、ＲＣ１を使用すればよい。また、リフレッシュ用センスアンプ回路ＲＳ／Ａを活性化する場合には、基準電圧発生回路６６は、活性化されたリフレッシュ用ワード線ＲＷＬと基準ビット線ＲＲＢＬ０、ＲＲＢＬ１との交点位置に設けられた基準セルＲＣ０、ＲＣ１を使用すればよい。
【００８１】
ところが、動作（６）及び（７）の場合には、その事情が少し異なる。例えば動作（６）の場合、通常動作のために立ち上がっていた通常ワード線ＮＷＬを用いて、リフレッシュ動作の読み出しを行う。しかし、通常動作のために立ち上がっていた通常ワード線ＮＷＬにより活性化される基準セルＲＣ０、ＲＣ１は、通常動作のために、通常センスアンプ回路ＮＳ／Ａ側の基準電圧発生回路６４で使用されている。このため、何らかの策を講じないと、リフレッシュ用センスアンプ回路ＲＳ／Ａ側の基準電圧発生回路６６で使用できる基準セルＲＣ０、ＲＣ１が存在しないこととなる。このため、本実施形態では、動作（６）の場合には、リフレッシュ動作のために基準リフレッシュ用ワード線Ｒｅｆ＿ＲＷＬを立ち上げて、リフレッシュ用センスアンプ回路ＲＳ／Ａ側の基準電圧発生回路６６で使用する基準セルＲＣ０、ＲＣ１を別途用意したのである。
【００８２】
このことは、動作（７）の場合も同様である。すなわち、動作（７）の場合、リフレッシュ動作のために立ち上がっていたリフレッシュ用ワード線ＲＷＬを用いて、通常動作の読み出しを行う。しかし、リフレッシュ動作のために立ち上がっていたリフレッシュ用ワード線ＲＷＬにより活性化される基準セルＲＣ０、ＲＣ１は、リフレッシュ動作のために、リフレッシュ用センスアンプ回路ＲＳ／Ａ側の基準電圧発生回路６６で使用されている。このため、何らかの策を講じないと、通常センスアンプ回路ＮＳ／Ａで使用できる基準セルＲＣ０、ＲＣ１が存在しないこととなる。このため、本実施形態では、動作（７）の場合には、通常動作のために基準通常ワード線Ｒｅｆ＿ＮＷＬを立ち上げて、通常センスアンプ回路ＮＳ／Ａ側の基準電圧発生回路６４で使用する基準セルＲＣ０、ＲＣ１を別途用意したのである。
【００８３】
次に、上述した動作（１）〜（７）に動作を区分するための処理を、フローチャートを用いて説明する。但し、動作（１）及び（２）については、通常の動作であるので、説明は省略する。
【００８４】
図１１は、リフレッシュ動作中のメモリセルアレイＭＣＡに対して、通常動作の要求があった場合の動作判断処理を説明するフローチャートである。この図１１に示すように、まず、リフレッシュカウンタからのリフレッシュ用の内部ローアドレスと、外部から通常動作のために入力された外部ローアドレスとが一致するかどうかを判断する（ステップＳ１０）。本実施形態においては、ローアドレスは、ＡＤＤ０〜ＡＤＤ１２の１３ビットで構成されている。そして、ＡＤＤ０〜ＡＤＤ７の８ビットにより、ワード線選択アドレスが定まり、ＡＤＤ８〜ＡＤＤ１０の３ビットにより、ビット線選択アドレスが定まり、ＡＤＤ１１〜ＡＤＤ１２の２ビットにより、アレイ割付アドレスが定まることとしている。すなわち、ステップＳ１０では、これら１３ビットからなるアドレスが完全に一致するかどうかを判断する。
【００８５】
内部ローアドレスと外部ローアドレスが一致した場合（ステップＳ１０：Ｙｅｓ）には、選択するメモリセルＭＣが同一であることを意味しているので、動作（５）であると判断される。
【００８６】
一方、内部ローアドレスと外部ローアドレスが一致しなかった場合（ステップＳ１０：Ｎｏ）には、内部ローアドレスのうちのワード線選択アドレスと、外部ローアドレスのうちのワード線選択アドレスとが、一致するかどうかを判断する（ステップＳ２０）。具体的には、内部ローアドレスのうちの８ビットＡＤＤ０〜ＡＤＤ７と、外部ローアドレスのうちの８ビットＡＤＤ０〜ＡＤＤ７とが、一致するかどうかを判断する。両者が一致する場合（ステップＳ２０：Ｙｅｓ）は、同じワード線選択アドレスであるが異なるメモリセルＭＣであることを意味しているので、動作（７）であると判断される。一方、両者が一致しなかった場合（ステップＳ２０：Ｎｏ）には、ワード線選択アドレスが異なることを意味しているので、動作（３）であると判断される。
【００８７】
図１２は、通常動作中のメモリセルアレイＭＣＡに対して、リフレッシュ動作の要求があった場合の動作判断処理を説明するフローチャートである。この図１２に示すように、まず、リフレッシュカウンタからのリフレッシュ用の内部ローアドレスと、外部から通常動作のために入力された外部ローアドレスとが一致するかどうかを判断する（ステップＳ３０）。具体的には、これら１３ビットからなるローアドレスが完全に一致するかどうかを判断する。
【００８８】
内部ローアドレスと外部ローアドレスが一致した場合（ステップＳ３０：Ｙｅｓ）には、選択するメモリセルＭＣが同一であることを意味しているので、動作（４）であると判断される。
【００８９】
一方、内部ローアドレスと外部ローアドレスが一致しなかった場合（ステップＳ３０：Ｎｏ）には、内部ローアドレスのうちのワード線選択アドレスと、外部ローアドレスのうちのワード線選択アドレスとが、一致するかどうかを判断する（ステップＳ４０）。具体的には、内部ローアドレスのうちの８ビットＡＤＤ０〜ＡＤＤ７と、外部ローアドレスのうちの８ビットＡＤＤ０〜ＡＤＤ７とが、一致するかどうかを判断する。両者が一致する場合（ステップＳ４０：Ｙｅｓ）は、同じワード線選択アドレスであるが異なるメモリセルＭＣであることを意味しているので、動作（６）であると判断される。一方、両者が一致しなかった場合（ステップＳ４０：Ｎｏ）には、ワード線選択アドレスが異なることを意味しているので、動作（３）であると判断される。
【００９０】
このような動作判断処理を行うための動作判断ロジック回路を示すと、図１３のようになり、この図１３の動作判断ロジック回路を組み込んだ半導体記憶装置の配置図は、図１４のようになる。
【００９１】
図１３に示すように、本実施形態に係る動作判断ロジック回路は、ローアドレス比較回路１０２と、ＯＲ回路１０４と、ＡＮＤ回路１０６と、アレイコントローラ１１０とを備えて構成されている。
【００９２】
ＯＲ回路１０４には、通常動作信号ＮＯＲＭＡＬと、リフレッシュ動作信号ＲＥＦＲＥＳＨとが入力される。通常動作信号ＮＯＲＭＡＬは、通常動作要求が入力された場合にハイになる信号である。リフレッシュ動作信号ＲＥＦＲＥＳＨは、リフレッシュ動作要求が入力された場合にハイになる信号である。このＯＲ回路１０４の出力は、ＡＮＤ回路１０６に入力される。このＡＮＤ回路１０６には、ワード線活性化信号ＯＰＷＬも入力される。このワード線活性化信号ＯＰＷＬは、通常ワード線ＮＷＬ又はリフレッシュ用ワード線ＲＷＬが活性化されている場合に、ハイになる信号である。このＡＮＤ回路１０６の出力であるフラグ活性化信号ＯＰＦＧは、ローアドレス比較回路１０２に入力される。つまり、このフラグ活性化信号ＯＰＦＧは、通常動作要求又はリフレッシュ動作要求が入力された際に、通常ワード線ＮＷＬ又はリフレッシュ用ワード線ＲＷＬが活性化されている場合に、ハイになる信号である。換言すれば、通常動作とリフレッシュ動作とが重複する場合に、ハイになる信号である。
【００９３】
さらに、このローアドレス比較回路１０２には、外部からの通常動作で指定された外部ローアドレスと、内部リフレッシュカウンタ１２０（図１４参照）からの外部ローアドレスとが入力される。そして、フラグ活性化信号ＯＰＦＧがハイレベルである場合には、このローアドレス比較回路１０２は、外部ローアドレスと内部ローアドレスとを比較して、ＡＤＤ１１〜ＡＤＤ１２の２ビットが一致した場合には、アレイ割付アドレス一致フラグＦ１をハイにし、ＡＤＤ０〜ＡＤＤ７の８ビットが一致した場合には、ワード線選択アドレス一致フラグＦ２をハイにし、ＡＤＤ８〜ＡＤＤ１０の８ビットが一致した場合には、ビット線選択アドレス一致フラグＦ３をハイにする。
【００９４】
これらフラグＦ１〜Ｆ３は、アレイコントローラ１１０に入力される。
【００９５】
さらに、アレイコントローラ１１０は、ＡＮＤ回路１３０〜１４０を備えて構成されている。ＡＮＤ回路１３０は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）が一致し、且つ、通常動作信号ＮＯＲＭＡＬがハイになった場合に、通常ワード線ＮＷＬを非活性にする制御信号ＮＯＰＮＷＬをハイにする。これは、上述した動作（５）及び（７）の場合である。
【００９６】
ＡＮＤ回路１３２は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）が一致し、且つ、リフレッシュ動作信号ＲＥＦＲＥＳＨがハイになった場合に、リフレッシュ用ワード線ＲＷＬを非活性にする制御信号ＮＯＰＲＷＬをハイにする。これは、上述した動作（４）及び（６）の場合である。
【００９７】
ＡＮＤ回路１３４は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とビット線選択アドレス（フラグＦ３＝ハイ）とが一致し、且つ、通常動作信号ＮＯＲＭＡＬがハイになった場合に、通常センスアンプ回路ＮＳ／Ａの動作を禁止して、Ｉ／Ｏポートをリフレッシュ用センスアンプ回路ＲＳ／Ａに切り替える制御信号ＮＯＰＮＳＡをハイにする。これは、上述した動作（５）の場合である。
【００９８】
ＡＮＤ回路１３６は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とビット線選択アドレス（フラグＦ３＝ハイ）とが一致し、且つ、リフレッシュ動作信号ＲＥＦＲＥＳＨがハイになった場合に、リフレッシュ用センスアンプ回路ＲＳ／Ａの動作を禁止にする制御信号ＮＯＰＲＳＡをハイにする。これは、上述した動作（４）の場合である。
【００９９】
ＡＮＤ回路１３８は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とが一致するが、ビット線選択アドレス（フラグＦ３＝ロー）が一致せず、且つ、リフレッシュ動作信号ＲＥＦＲＥＳＨがハイになった場合に、第３ビット線選択回路ＳＬ１４を非活性にし、第４ビット線選択回路ＳＬ１６を活性化する制御信号ＲＲＴＯＮＲをハイにする。これは、上述した動作（６）の場合である。
【０１００】
ＡＮＤ回路１４０は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とが一致するが、ビット線選択アドレス（フラグＦ３＝ロー）が一致せず、且つ、通常動作信号ＮＯＲＭＡＬがハイになった場合に、第１ビット線選択回路ＳＬ１０を非活性にし、第２ビット線選択回路ＳＬ１２を活性化する制御信号ＮＮＴＯＮＲをハイにする。これは、上述した動作（７）の場合である。
【０１０１】
図１４に示すように、アレイコントローラ１１０から出力されるこれらの制御信号のうち、制御信号ＮＯＰＮＷＬと制御信号ＮＯＰＮＳＡとは、通常ワード線ＮＷＬと通常センスアンプ回路ＮＳ／Ａをコントロールするコントローラ１５０に入力される。制御信号ＮＯＰＲＷＬと制御信号ＮＯＰＲＳＡとは、リフレッシュ用ワード線ＲＷＬとリフレッシュ用センスアンプ回路ＲＳ／Ａとをコントロールするコントローラ１６０に入力される。
【０１０２】
制御信号ＮＯＰＮＳＡと制御信号ＮＮＴＯＲＮとは、通常センスアンプ回路ＮＳ／Ａとビット線選択回路６０を駆動制御するドライバ１７０に入力される。制御信号ＮＯＰＲＳＡと制御信号ＲＲＴＯＮＲとは、リフレッシュ用センスアンプ回路ＲＳ／Ａとビット線選択回路６２を駆動制御するドライバ１８０に入力される。制御信号ＮＯＰＮＷＬは、各メモリセルアレイ０〜３のワード線方向上側に配置された通常ワード線ＮＷＬのデコーダ及びドライバ１９０に入力される。制御信号ＮＯＰＲＷＬは、各メモリセルアレイ０〜３のワード線方向下側に配置されたリフレッシュ用ワード線ＲＷＬのデコーダ及びドライバ２００に入力される。制御信号ＮＯＰＮＳＡは、Ｉ／Ｏポート２１０に入力される。
【０１０３】
また、この図１４に示すように、本実施形態に係る半導体記憶装置は、４つのメモリセルアレイ０〜３を備えている。ビット線方向に隣接するメモリセルアレイＭＣＡの間では、通常センスアンプ回路ＮＳ／Ａと基準電圧発生回路６４を共有しているか、又は、リフレッシュ用センスアンプ回路ＲＳ／Ａと基準電圧発生回路６６を共有している。
【０１０４】
これらのメモリセルの左端側にはカラムデコーダ２２０が設けられており、外部から入力された外部カラムアドレスが、カラムアドレスバッファ２３０を介して入力される。一方、外部から入力された外部ローアドレスは、ローアドレスバッファ２４０に入力される。そして、このローアドレスバッファ２４０から、ローアドレスが、上述したローアドレス比較回路１０２と、通常ワード線ＮＷＬのデコーダ及びドライバ１９０に入力され、リフレッシュ用の内部リフレッシュカウンタ１２０の出力の内部アドレスが、上述したローアドレス比較回路１０２と、リフレッシュ用ワード線ＲＷＬのデコーダ及びドライバ２００とに、入力される。
【０１０５】
また、このメモリセルアレイ０〜３から読み出されたデータ、及び、このメモリセルアレイ０〜３に書き込まれるデータは、Ｉ／Ｏ回路２５０を介して、外部データバスとやりとりされる。このＩ／Ｏ回路２５０とＩ／Ｏポート２１０とのコントロールは、データパスコントローラ２６０により行われる。
【０１０６】
次に、上述したメモリセルＭＣから構成されたメモリセルアレイＭＣＡを、半導体基板上に形成する場合のメモリセルレイアウトを説明する。図１５及び図１６は、本実施形態に係るメモリセルアレイＭＣＡのメモリセルレイアウトを平面的に示す図である。図１５は、特に、通常ワード線ＮＷＬとリフレッシュ用ワード線ＲＷＬと通常ビット線ＮＢＬとリフレッシュ用ビット線ＲＢＬとのレイアウト関係を示す図であり、図１６は、特に、素子分離領域３００とフローティングボディ３０のレイアウト関係を示す図である。
【０１０７】
これら図１５及び図１６に示すように、ソース線コンタクト３２０下側の半導体基板には、図２及び図３に示したｎ型のソース領域２６又はｎ型のソース領域４６が形成されている。このソース線コンタクト３２０により、ソース線ＳＬがこれらソース領域２６又はソース領域４６に接続される。ソース線ＳＬは、通常ワード線ＮＷＬ及びリフレッシュ用ワード線ＲＷＬと並列に形成されている。
【０１０８】
また、ビット線コンタクト３３０下側の半導体基板には、図２及び図３に示したｎ型のドレイン領域２８又はｎ型のドレイン領域４８が形成されている。このビット線コンタクト３３０により、通常ビット線ＮＢＬがソース領域２６に接続され、リフレッシュ用ビット線ＲＢＬがソース領域４６に接続される。
【０１０９】
本実施形態においては、１つのメモリセルＭＣは、ワード線方向に５Ｆ（Ｆは最小線幅）の長さを有し、ビット線方向に６Ｆの長さを有している。このため、単位セル面積は、３０Ｆ２となる。
【０１１０】
図１６に示すように、ＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２との間で共通のｐ型のフローティングボディ３０は、平面視でＨ字状に形成されている。そして、フローティングボディ３０の１つの端部が、ソース線コンタクト３２０とビット線コンタクト３３０との間に位置するように配置されている。図１５に示すように、これらソース線コンタクト３２０とビット線コンタクト３３０との間には、ゲート電極となる通常ワード線ＮＷＬ又はリフレッシュ用ワード線ＲＷＬが位置している。このような位置関係に配置するのは、レイアウト上、通常ワード線ＮＷＬとリフレッシュ用ワード線ＲＷＬとが重ならないようにするためである。
【０１１１】
これら図１５及び図１６においては、カラム方向に隣接するメモリセルＭＣにおけるＭＩＳＦＥＴ Ｔｒ１のゲート電極は連続的に形成されて、通常ワードＮＷＬを構成しており、ＭＩＳＦＥＴ Ｔｒ２のゲート電極も連続的に形成されて、リフレッシュ用ワード線ＲＷＬを構成している。したがって、本実施形態において、ワード線に接続されたゲート電極には、ワード線とゲート電極が異なる部材として形成されてこれらが電気的に接続されている場合の他、ワード線と一体にゲート電極が形成されている場合も含まれるものとする。このことは、ソース領域やドレイン領域などの他の部分の接続についても同様である。
【０１１２】
このような形状のフローティングボディ３０は、ｐ型の半導体層２４上に、通常ワード線ＮＷＬとリフレッシュ用ワード線ＲＷＬとを形成した後に、図１５で点線で囲まれた領域３４０をマスクしてｎ型のイオン打ち込みを行うことにより、形成することができる。
【０１１３】
さらに、各メモリセルＭＣは、素子分離領域３００により分離されている。この素子分離領域３００は、例えば、ＳｉＯ２から形成されたＳＴＩ（shallow trench isolation）により構成されている。
【０１１４】
以上のように、本実施形態に係る半導体記憶装置によれば、１つのメモリセルＭＣをフローティングボディ３０を共通にする２つのＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２により構成したので、このメモリセルＭＣに対して、ＭＩＳＦＥＴ Ｔｒ１からでもＭＩＳＦＥＴ Ｔｒ２からでもアクセスすることができる。
【０１１５】
また、このようなメモリセルＭＣに対しては、２本のワード線と２本のビット線を接続することができ、このため、このようなメモリセルＭＣで構成されたメモリセルアレイＭＣＡは、リフレッシュ動作をバックグランドで行うことができる。したがって、この半導体記憶装置がリフレッシュ動作によりビジー状態となり、外部からのアクセスが制限されてしまう事態を回避することができる。
【０１１６】
また、従来の６トランジスタのＳＲＡＭにおけるメモリセルのセルサイズは、１００Ｆ２程度であるのに対し、本実施形態のメモリセルＭＣのセルサイズは、３０Ｆ２であり、従来よりもセルサイズを小さくすることができる。
【０１１７】
さらに、本実施形態に係るメモリセルＭＣの製造プロセスにおいては、ＳＯＩ上にＣＰＵ等のロジック回路を形成する場合の製造プロセスを適用することができる。このため、本実施形態に係るメモリセルＭＣは、容易に、ロジック回路と同一のチップ上に形成することができる。
【０１１８】
このような観点から、特に、本実施形態に係る半導体記憶装置は、ＣＰＵに対する２次又は３次のキャッシュメモリとして応用するのに好適である。しかも、本実施形態に係る半導体記憶装置は、ＣＰＵ等のロジック回路と混載する場合でも、これまでのＳＲＡＭインターフェースと同様に扱うことができ、利便性が極めて高い。
【０１１９】
〔第２実施形態〕
上述した第１実施形態に係る半導体記憶装置においては、通常動作とリフレッシュ動作とを平行して行えるようにしたが、同様の方式を採用して通常動作を二重に行うことにより、メモリアクセス用のサイクル時間を半分にすることもできる。但し、この場合は、リフレッシュ動作は通常動作と別に規定する必要があり、通常動作によるアクセスが禁止される時間が存在することとなる。より詳しくを、以下に説明する。
【０１２０】
図１７は、本実施形態に係る半導体記憶装置において、メモリセルＭＣをマトリックス状に配置したメモリセルアレイＭＣＡとビット線選択回路ＳＬ１０〜ＳＬ１６の構成と、センスアンプ回路の配置を示す図であり、上述した図５に対応している。
【０１２１】
本実施形態に係るメモリセルアレイＭＣＡの構成は、上述した第１実施形態と基本的に同様であるが、各ラインの役割が異なる。すなわち、このメモリセルアレイＭＣＡのロー方向には、第１ビット線１ＢＬ０〜１ＢＬ３と、第２ビット線２ＢＬ０〜２ＢＬ３とが、交互に並列に形成されている。より詳しくは、同一のローに配置されているＭＩＳＦＥＴ Ｔｒ１のドレインは、１本の第１ビット線１ＢＬ０〜１ＢＬ３に接続されており、同一のローに配置されているＭＩＳＦＥＴ Ｔｒ２のドレインは、１本の第２ビット線２ＢＬ０〜２ＢＬ３に接続されている。
【０１２２】
また、このメモリセルアレイＭＣＡのカラム方向には、第１ワード線ＷＬ１ｎと、第２ワード線ＷＬ２ｎとが、２本ずつ交互に並列に形成されている。より詳しくは、同一のカラムに配置されているＭＩＳＦＥＴ Ｔｒ１のゲートは、第１ワード線ＷＬ１ｎに接続されており、同一のカラムに配置されているＭＩＳＦＥＴ Ｔｒ２のゲートは、第２ワード線ＷＬ２ｎに接続されている。
【０１２３】
なお、この図１７のメモリセルアレーＭＣＡにおいては、８個のメモリセルＭＣが示されているが、実際には、ロー方向及びカラム方向に向かって、さらに多くのメモリセルＭＣが配置されていてる。ここでは、第１ワード線ＷＬ１は２５６本設けられており、第２ワード線ＷＬ２も２５６本設けられているものとする。つまり、ｎ＝０〜２５５である。
【０１２４】
第１ビット線選択回路ＳＬ１０は、第１選択信号線１１ＢＳ０〜１１ＢＳ３の選択信号に基づいて、第１ビット線１ＢＬ０〜１ＢＬ３のいずれか１つを、第１センスアンプ回路Ｓ／Ａ１に接続する。第２ビット線選択回路ＳＬ１２は、第２選択信号線２１ＢＳ０〜２１ＢＳ３の選択信号に基づいて、第２ビット線２ＢＬ０〜２ＢＬ３のいずれか１つを、第１センスアンプ回路ＮＳ／Ａ１に接続する。
【０１２５】
第３ビット線選択回路ＳＬ１４は、第３選択信号線２２ＢＳ０〜２２ＢＳ３の選択信号に基づいて、第２ビット線２ＢＬ０〜２ＢＬ３のいずれか１つを、第２センスアンプ回路ＲＳ／Ａ２に接続する。第４ビット線選択回路ＳＬ１６は、第４選択信号線１２ＢＳ０〜１２ＢＳ３の選択信号に基づいて、第１ビット線１ＢＬ０〜１ＢＬ３のいずれか１つを、第２センスアンプ回路ＲＳ／Ａ２に接続する。
【０１２６】
図１８は、本実施形態に係る半導体記憶装置が行う動作判断処理を実行するための動作判断ロジック回路を示す図であり、図１９は、この図１８の動作判断ロジック回路を組み込んだ半導体記憶装置の配置図であり、こられはそれぞれ上述した図１３及び図１４に対応している。
【０１２７】
図１８に示すように、本実施形態に係る動作判断ロジック回路の構成は、上述した第１実施形態と基本的に同様であるが、入力される信号が異なる。すなわち、ＯＲ回路１０４には、第１アクセスコントロール信号ＮＡＣＳ１と第２アクセスコントロール信号ＮＡＣＳ２とが入力される。第１アクセスコントロール信号ＮＡＣＳ１は、第１の動作サイクルによる通常動作の要求が入力された場合にハイになる信号である。第２アクセスコントロール信号ＮＡＣＳ２は、第２の動作サイクルによる通常動作の要求が入力された場合にハイになる信号である。このＯＲ回路１０４の出力は、ＡＮＤ回路１０６に入力される。このＡＮＤ回路１０６には、ワード線活性化信号ＯＰＷＬも入力される。このワード線活性化信号ＯＰＷＬは、第１ワード線ＷＬ１又は第２ワード線ＷＬ２が活性化されている場合に、ハイになる信号である。このＡＮＤ回路１０６の出力であるフラグ活性化信号ＯＰＦＧは、ローアドレス比較回路１０２に入力される。つまり、このフラグ活性化信号ＯＰＦＧは、第１の動作サイクルにおいて通常動作の要求が入力された際、又は、第２の動作サイクルにおいて通常動作の要求が入力された際に、第１ワード線ＷＬ１又は第２ワード線ＷＬ２が活性化されている場合に、ハイになる信号である。換言すれば、第１の動作サイクルにおける通常動作と第２の動作サイクルにおける通常動作とが重複する場合に、ハイになる信号である。
【０１２８】
ここで、第１の動作サイクルと第２の動作サイクルとは、このメモリセルアレイＭＣＡの基本動作サイクル時間の１／２のサイクル時間である。換言すれば、本実施形態に係るメモリセルアレイＭＣＡのサイクル時間は、上述した第１実施形態に係るメモリセルアレイＭＣＡのサイクル時間の半分である。また、これら第１の動作サイクルと第２の動作サイクルとは、交互に出現するサイクルである。したがって、基本動作サイクルの前半が第１の動作サイクルとなり、その後半が第２の動作サイクルとなる。
【０１２９】
さらに、ローアドレス比較回路１０２には、外部からの第１の動作サイクルにおける通常動作で指定された第１外部ローアドレスと、外部からの第２の動作サイクルにおける通常動作で指定された第２外部ローアドレスとが入力される。そして、フラグ活性化信号ＯＰＦＧがハイレベルである場合には、このローアドレス比較回路１０２は、２つの外部ローアドレスを比較して、ＡＤＤ１１〜ＡＤＤ１２の２ビットが一致した場合には、アレイ割付アドレス一致フラグＦ１をハイにし、ＡＤＤ０〜ＡＤＤ７の８ビットが一致した場合には、ワード線選択アドレス一致フラグＦ２をハイにし、ＡＤＤ８〜ＡＤＤ１０の８ビットが一致した場合には、ビット線選択アドレス一致フラグＦ３をハイにする。
【０１３０】
これらのフラグＦ１〜Ｆ３は、アレイコントローラ１１０に入力される。また、このアレイコントローラ１１０には、第１アクセスコントロール信号ＮＡＣＳ１と、第２アクセスコントロール信号ＮＡＣＳ２とが、入力される。
【０１３１】
さらに、このアレイコントローラ１１０は、ＡＮＤ回路１３０〜１４０を備えて構成されている。ＡＮＤ回路１３０は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）が一致し、且つ、第１アクセスコントロール信号ＮＡＣＳ１がハイになった場合に、第１ワード線ＷＬ１を非活性にする制御信号ＮＯＰＷＬ１をハイにする。すなわち、ワード線選択アドレスが一致しているので、第１ワード線ＷＬ１を活性化すると、１つのメモリセルＭＣのＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２の双方を活性化させてしまうので、これを回避すべく、第１ワード線ＷＬ１を非活性にする。
【０１３２】
ＡＮＤ回路１３２は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）が一致し、且つ、第２アクセスコントロール信号ＮＡＣＳ２がハイになった場合に、第２ワード線ＷＬ２を非活性にする制御信号ＮＯＰＷＬ２をハイにする。すなわち、ワード線選択アドレスが一致しているので、第２ワード線ＷＬ２を活性化すると、１つのメモリセルＭＣのＭＩＳＦＥＴ Ｔｒ１とＭＩＳＦＥＴ Ｔｒ２の双方を活性化させてしまうので、これを回避すべく、第２ワード線ＷＬ２を非活性にする。
【０１３３】
ＡＮＤ回路１３４は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とビット線選択アドレス（フラグＦ３＝ハイ）とが一致し、且つ、第１アクセスコントロール信号ＮＡＣＳ１がハイになった場合に、第１センスアンプ回路Ｓ／Ａ１の動作を禁止して、Ｉ／Ｏポートを第２センスアンプ回路Ｓ／Ａ２に切り替える制御信号ＮＯＰＳＡ１をハイにする。すなわち、第２の動作サイクルによりアクセスしているメモリセルＭＣと同じメモリセルＭＣに対して、第１の動作サイクルで通常動作の要求があったことになるので、第１の動作サイクルであっても、第２の動作サイクルで使用されている第２センスアンプ回路Ｓ／Ａ２を用いてそのメモリセルＭＣにアクセスをする。
【０１３４】
ＡＮＤ回路１３６は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とビット線選択アドレス（フラグＦ３＝ハイ）とが一致し、且つ、第２アクセスコントロール信号ＮＡＣＳ２がハイになった場合に、第２センスアンプ回路Ｓ／Ａ２の動作を禁止して、Ｉ／Ｏポートを第１センスアンプ回路Ｓ／Ａ１に切り替える制御信号ＮＯＰＳＡ２をハイにする。すなわち、第１の動作サイクルによりアクセスしているメモリセルＭＣと同じメモリセルＭＣに対して、第２の動作サイクルで通常動作の要求があったことになるので、第２の動作サイクルであっても、第１の動作サイクルで使用されている第１センスアンプ回路Ｓ／Ａ１を用いてそのメモリセルＭＣにアクセスをする。
【０１３５】
ＡＮＤ回路１３８は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とが一致するが、ビット線選択アドレス（フラグＦ３＝ロー）が一致せず、且つ、第２アクセスコントロール信号ＮＡＣＳ２がハイになった場合に、第３ビット線選択回路ＳＬ１４を非活性にし、第４ビット線選択回路ＳＬ１６を活性化する制御信号２２ＴＯ１２をハイにする。すなわち、第１の動作サイクルでアクセスしているメモリセルＭＣと同じワード線選択アドレスであるが、異なるメモリセルＭＣに対して、第２の動作サイクルでアクセスがあった場合である。この場合、第４ビット線選択回路ＳＬ１６を介して、第１ビット線のうちの１本を、第２センスアンプ回路Ｓ／Ａ２でアクセスする。
【０１３６】
ＡＮＤ回路１４０は、アレイ割付アドレス（フラグＦ１＝ハイ）とワード線選択アドレス（フラグＦ２＝ハイ）とが一致するが、ビット線選択アドレス（フラグＦ３＝ロー）が一致せず、且つ、第１アクセスコントロール信号ＮＡＣＳ１がハイになった場合に、第１ビット線選択回路ＳＬ１０を非活性にし、第２ビット線選択回路ＳＬ１２を活性化する制御信号１１ＴＯ２１をハイにする。すなわち、第２の動作サイクルでアクセスしているメモリセルＭＣと同じワード線選択アドレスであるが、異なるメモリセルＭＣに対して、第１の動作サイクルでアクセスがあった場合である。この場合、第２ビット線選択回路ＳＬ１２を介して、第２ビット線のうちの１本を、第１センスアンプ回路Ｓ／Ａ１でアクセスする。
【０１３７】
図１９に示すように、アレイコントローラ１１０から出力されるこれらの制御信号のうち、制御信号ＮＯＰＷＬ１と制御信号ＮＯＰＳＡ１とは、第１ワード線ＷＬ１と第１センスアンプ回路Ｓ／Ａ１をコントロールするコントローラ４５０に入力される。制御信号ＮＯＰＷＬ２と制御信号ＮＯＰＳＡ２とは、第２ワード線ＷＬ２と第２センスアンプ回路Ｓ／Ａ２とをコントロールするコントローラ４６０に入力される。
【０１３８】
制御信号ＮＯＰＳＡ１と制御信号１１ＴＯ２１とは、第１センスアンプ回路Ｓ／Ａ１とビット線選択回路４００を駆動制御するドライバ４７０に入力される。制御信号ＮＯＰＳＡ２と制御信号２２ＴＯ１２とは、第２センスアンプ回路Ｓ／Ａ２とビット線選択回路４１０を駆動制御するドライバ４８０に入力される。制御信号ＮＯＰＷＬ１は、第１ワード線ＷＬ１のデコーダ及びドライバ４９０に入力される。制御信号ＮＯＰＷＬ２は、第２線ＷＬ２のデコーダ及びドライバ５００に入力される。制御信号ＮＯＰＳＡ１及びＮＯＰＳＡ２は、Ｉ／Ｏポート５１０に入力される。
【０１３９】
また、この図１９に示すように、本実施形態に係る半導体記憶装置は、４つのメモリセルアレイ０〜３を備えている。ビット線方向に隣接するメモリセルアレイの間では、第１センスアンプ回路Ｓ／Ａ１と基準電圧発生回路を共有しているか、又は、第２センスアンプ回路Ｓ／Ａ２と基準電圧発生回路を共有している。
【０１４０】
これらのメモリセルの左端側にはカラムデコーダ５２０が設けられており、外部から入力された外部カラムアドレスが、カラムアドレスバッファ５３０を介して入力される。一方、外部から入力された外部ローアドレスは、第１ローアドレスバッファ５４０又は第２ローアドレスバッファ５４２に入力される。すなわち、第１の動作サイクルでは、外部ローアドレスは、第１ローアドレスバッファ５４０に入力され、第２の動作サイクルでは、外部アドレスは、第２ローアドレスバッファ５４２に入力される。つまり、外部アドレスは、第１ローアドレスバッファ５４０と第２ローアドレスバッファ５４２に交互に入力される。
【０１４１】
そして、この第１ローアドレスバッファ５４０から、ローアドレスが、上述したローアドレス比較回路１０２と、第１ワード線ＷＬ１のデコーダ及びドライバ４９０とに、入力される。また、第２ローアドレスバッファ５４２から、ローアドレスが、上述したローアドレス比較回路１０２と、第２ワード線ＷＬ２のデコーダ及びドライバ５００とに、入力される。
【０１４２】
また、このメモリセルアレイ０〜３から読み出されたデータ、及び、このメモリセルアレイ０〜３に書き込まれるデータは、Ｉ／Ｏ回路５５０を介して、外部データバスとやりとりされる。このＩ／Ｏ回路５５０とＩ／Ｏポート５１０とのコントロールは、データパスコントローラ５６０により行われる。
【０１４３】
本実施形態に係る半導体記憶装置は、これ以外の点は、上述した第１実施形態と同様であるので、その説明を省略する。
【０１４４】
以上のように、本実施形態に係る半導体記憶装置によれば、メモリセルアレイＭＣＡに対するアクセス時間を、基本動作サイクルの１／２にすることができ、半導体記憶装置の高速化を図ることができる。
【０１４５】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、図１９の半導体記憶装置において、２系統存在するローアドレスバッファ５４０、５４２と、２系統存在するコントローラ４５０、４６０の少なくとも一方を、１系統にまとめることも可能である。すなわち、図２０に示すように、コントローラ４５０とコントローラ４６０とをひとつにまとめて、第１ワード線ＷＬ１と第２ワード線ＷＬ２と第１センスアンプ回路Ｓ／Ａ１と第２センスアンプ回路Ｓ／Ａ２とをコントロールするコントローラ６００としてもよい。また、図２１に示すように、第１ローアドレスバッファ５４０と第２ローアドレスバッファ５４２とをひとつにまとめて、第１の動作サイクルで外部ローアドレスが入力されるとともに、第２の動作サイクルで外部ローアドレスが入力される、ローアドレスバッファ６１０としてもよい。さらには、図２２に示すように、コントローラ４５０とコントローラ４６０とをひとつにまとめてコントローラ６００とし、且つ、第１ローアドレスバッファ５４０と第２ローアドレスバッファ５４２とをひとつにまとめてローアドレスバッファ６１０としてもよい。
【０１４６】
これらの場合、１系統にまとめられたコントローラ６００及び／又はローアドレスバッファ６１０については、メモリアクセスの基本動作サイクルの１／２の時間で、動作させる必要がある。これに対して、図１９では、ローアドレスバッファ５４０、５４２及びコントローラ４５０、４６０は、メモリアクセスの実際の基本動作サイクルの時間で、動作させればよいこととなる。
【０１４７】
また、このような半導体記憶装置を採用すれば、リフレッシュ動作を通常動作から隠してＳＲＡＭ的なインターフェースで使用するか、ＤＲＡＭインターフェースで使用してサイクル時間を１／２にするかを、任意に選択することが可能になる。いずれの方式を採用するかは、ユーザによって異なるであろうから、両システムの回路構成を予め半導体記憶装置に用意しておき、マスクオプション、ボンディングオプション、又は、一般的なプログラマブル回路で選択できるようにしておけば、極めて簡単に両方式の選択をすることができる。また、その場合に生ずるチップ面積の増加は、メモリセルアレイ部分ではないので、極僅かである。
【０１４８】
さらに、上述した実施形態においては、図６に示したように、一対の通常ワード線ＲＷＬ及びリフレッシュ用ワード線ＲＷＬに対して、２個の基準セルＲＣ０、ＲＣ１を設けた。すなわち、基準電圧発生回路６４、６６は、それぞれ、“０”データを保持した１個の基準セルＲＣ０と“１”データを保持した１個の基準セルＲＣ１を用いて、基準電流Ｉｃｅｌｌ０＋Ｉｃｅｌｌ１を取得するようにした。しかし、一対の通常ワード線ＮＷＬ及びリフレッシュ用ワード線ＲＷＬに対して設ける基準セルの個数は、２個に限られるものではなく、２Ｎ個であればよい（Ｎは、自然数である）。この場合、基準ビット線ＲＢＬ、ＲＢＬ１は、２Ｎ対（つまり、２Ｎ×２本）設ける必要がある。
【０１４９】
基準セルの個数を２Ｎ個とした場合、図１０に示した第１センスアンプＳＡ１と第２センスアンプＳＡ２では、次のような関係を保持すればよい。すなわち、ＭＩＳＦＥＴ ＴＲ３１とＭＩＳＦＥＴ ＴＲ３２で構成されるカレントミラー回路により基準電流をＰ倍し、ＭＩＳＦＥＴ ＴＲ１１とＭＩＳＦＥＴ ＴＲ１２で構成されるカレントミラー回路により読み出したセル電流をＱ倍するとした場合、Ｐ／Ｑ＝１／（２Ｎ）の関係を満たすように設定するればよい。ここで、Ｐ及びＱは、ぞれぞれ、任意の正の数である。
【０１５０】
【発明の効果】
以上説明したように、本発明によれば、フローティングボディを共通にする第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴとによりメモリセルを構成したので、このメモリセルに、第１ＭＩＳＦＥＴからでも、第２ＭＩＳＦＥＴからでもアクセスすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るメモリセルに接続関係を示す回路図である。
【図２】本発明の第１実施形態に係るメモリセルにおける第１ＭＩＳＦＥＴの構造を説明するための半導体断面図である。
【図３】本発明の第１実施形態に係るメモリセルにおける第２ＭＩＳＦＥＴの構造を説明するための半導体断面図である。
【図４】メモリセルのしきい値の変化を、ゲート電圧とフローティングボディ電位との関係を用いて説明するためのグラフである。
【図５】本発明の第１実施形態に係るメモリセルアレイの接続関係と、センスアンプ回路の配置とを説明する図である。
【図６】本発明の第１実施形態に係るメモリセルアレイの構成と、その周辺回路の配置とを説明する図である。
【図７】本発明の第１実施形態に係る第１基準ビット線選択回路と第２基準ビット線選択回路の回路構成と、基準ビット線との接続関係を示す回路図である。
【図８】本発明の第１実施形態に係る通常センスアンプ回路（リフレッシュ用センスアンプ回路）の構成を示す回路図である。
【図９】本発明の第１実施形態に係る基準電圧発生回路の構成を説明する回路図である。
【図１０】本発明の第１実施形態に係るセンスアンプ回路の第１センスアンプと基準電圧発生回路の第２センスアンプとの等価回路を示す図である。
【図１１】本発明の第１実施形態に係る半導体記憶装置で実行される動作判断処理の内容を説明するフローチャートである（リフレッシュ動作中の通常動作要求）。
【図１２】本発明の第１実施形態に係る半導体記憶装置で実行される動作判断処理の内容を説明するフローチャートである（通常動作中のリフレッシュ動作要求）。
【図１３】本発明の第１実施形態に係るローアドレス比較回路の入出力信号と、アレイコントローラの構成を説明する図である。
【図１４】本発明の第１実施形態に係る半導体記憶装置の回路配置図である。
【図１５】本発明の第１実施形態に係るメモリセルアレイのレイアウトを説明する平面図である。
【図１６】本発明の第１実施形態に係るメモリセルアレイのレイアウトを説明する平面図である。
【図１７】本発明の第２実施形態に係るメモリセルアレイの接続関係と、センスアンプ回路の配置とを説明する図である。
【図１８】本発明の第２実施形態に係るローアドレス比較回路の入出力信号と、アレイコントローラの構成を説明する図である。
【図１９】本発明の第２実施形態に係る半導体記憶装置の回路配置図である。
【図２０】本発明の第２実施形態に係る半導体記憶装置の変形例を示す回路配置図である。
【図２１】本発明の第２実施形態に係る半導体記憶装置の別の変形例を示す回路配置図である。
【図２２】本発明の第２実施形態に係る半導体記憶装置のさらに別の変形例を示す回路配置図である。
【符号の説明】
ＭＣ メモリセル
ＭＣＡ メモリセルアレイ
Ｔｒ１、Ｔｒ２ ＭＩＳＦＥＴ
ＮＷＬ 通常ワード線
ＲＷＬ リフレッシュ用ワード線
ＮＢＬ 通常ビット線
ＲＢＬ リフレッシュ用ビット線
ＮＳ／Ａ 通常センスアンプ回路
ＲＳ／Ａ リフレッシュ用センスアンプ回路
２６、４６ ソース領域
２８、４８ ドレイン領域
３０ フローティングボディ
３４、５４ ゲート電極
６０、６２ ビット線選択回路
６４、６６ 基準電圧発生回路
Claims (14)
- マトリックス状に配置された複数のメモリセルから構成されたメモリセルアレイを有する半導体記憶装置であって、各メモリセルは、
半導体層に形成された第１ソース領域と、この第１ソース領域と離れて前記半導体層に形成された第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間における前記半導体層上に形成された第１ゲート電極とを有しており、前記第１ソース領域と前記第１ドレイン領域との間の前記半導体層がフローティング状態のフローティングボディとなる、第１ＭＩＳＦＥＴと、
前記半導体層に形成された第２ソース領域と、この第２ソース領域と離れて前記半導体層に形成された第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間における前記半導体層上に形成された第２ゲート電極とを有しており、前記第２ソース領域と前記第２ドレイン領域との間の前記半導体層が、前記第１ＭＩＳＦＥＴと共通に使用されるフローティングボディである、第２ＭＩＳＦＥＴと、
を備えるとともに、
各メモリセルは、前記フローティングボディに多数キャリアを保持した第１データ状態と、前記フローティングボディから多数キャリアを放出した第２データ状態とを有し、
当該半導体記憶装置は、さらに、
ワード線方向に並ぶ前記メモリセルにおける前記第１ＭＩＳＦＥＴの前記第１ゲート電極を接続する、複数の通常ワード線と、
前記ワード線方向に並ぶ前記メモリセルにおける前記第２ＭＩＳＦＥＴの前記第２ゲート電極を接続する、前記通常ワード線とは異なる複数のリフレッシュ用ワード線と、
前記ワード線方向と交差する方向であるビット線方向に並ぶ前記メモリセルにおける前記第１ＭＩＳＦＥＴの前記第１ドレイン領域を接続する、複数の通常ビット線と、
前記ビット線方向に並ぶ前記メモリセルにおける前記第２ＭＩＳＦＥＴの前記第２ドレイン領域を接続する、前記通常ビット線とは異なる、複数のリフレッシュ用ビット線と、
前記メモリセルアレイの前記ビット線方向の一方側に配置され、選択されたメモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第１データ状態であるか、前記第２データ状態であるかを判定する、通常センスアンプ回路と、
前記メモリセルアレイの前記ビット線方向の他方側に配置され、選択されたメモリセルに流したセル電流をセンスすることにより、そのメモリセルが前記第１データ状態であるか、前記第２データ状態であるかを判定する、リフレッシュ用センスアンプ回路と、
前記メモリセルアレイのビット線方向の一方側に配置され、複数の通常ビット線の中から１本を選択する、第１ビット線選択回路と、
前記メモリセルアレイのビット線方向の一方側に配置され、複数のリフレッシュ用ビット線の中から１本を選択する、第２ビット線選択回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、複数のリフレッシュ用ビット線の中から１本を選択する、第３ビット線選択回路と、
前記メモリセルアレイのビット線方向の他方側に配置され、複数の通常ビット線の中から１本を選択する、第４ビット線選択回路とを、備え、
前記第１ビット線選択回路により選択された通常ビット線が、前記通常センスアンプ回路に接続され、
前記第２ビット線選択回路により選択されたリフレッシュ用ビット線が、前記通常センスアンプ回路に接続され、
前記第３ビット線選択回路により選択されたリフレッシュ用ビット線が、前記リフレッシュ用センスアンプ回路に接続され、
前記第４ビット線選択回路により選択された通常ビット線が、前記リフレッシュ用センスアンプ回路に接続される、
ことを特徴とする半導体記憶装置。 - 前記メモリセルアレイのワード線方向の一方側に配置され、前記通常ワード線を駆動する、通常ワード線ドライバと、
前記メモリセルアレイのワード線方向の他方側に配置され、前記リフレッシュ用ワード線を駆動する、リフレッシュ用ワード線ドライバと、
をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。 - 前記メモリセルに対して読み出し動作又は書き込み動作である通常動作を行うために入力される外部ローアドレスと、前記メモリセルに対してリフレッシュ動作を行うために入力される内部ローアドレスとを比較する、ローアドレス比較回路と、
前記ローアドレス比較回路の比較結果に基づいて、前記通常動作及び前記リフレッシュ動作における前記メモリセルアレイに対するアクセスをコントロールする、コントロール回路と、
をさらに備えることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。 - 前記コントロール回路は、
前記通常動作と前記リフレッシュ動作とが重複した場合でも、前記ローアドレス比較回路の比較結果が、外部ローアドレスのワード線選択アドレスと内部ローアドレスのワード線選択アドレスとが異なっていることを示している場合には、
前記通常ワード線と前記通常ビット線と前記通常センスアンプ回路とを用いて前記通常動作を行い、前記リフレッシュ用ワード線と前記リフレッシュ用ビット線と前記リフレッシュ用センスアンプ回路とを用いて前記リフレッシュ動作を行うようにコントロールする、ことを特徴とする請求項３に記載の半導体記憶装置。 - 前記コントロール回路は、
前記通常動作と前記リフレッシュ動作とが重複した場合でも、前記ローアドレス比較回路の比較結果が、外部ローアドレスのワード線選択アドレスと内部ローアドレスのワード線選択アドレスとが一致していることを示しているが、そのビット線選択アドレスが異なっていることを示している場合には、
前記通常センスアンプ回路を用いた前記通常動作を行っている間に、リフレッシュ動作の要求があったときには、既に前記通常動作で活性化されている通常ワード線と、別の前記通常ビット線と、前記リフレッシュ用センスアンプ回路とを用いて、前記リフレッシュ動作を行うようにコントロールし、
前記リフレッシュ用センスアンプ回路を用いた前記リフレッシュ動作を行っている間に、通常動作の要求があったときには、既に前記リフレッシュ動作で活性化されているリフレッシュ用ワード線と、別の前記リフレッシュ用ビット線と、前記通常センスアンプ回路とを用いて、前記通常動作を行うようにコントロールする、
ことを特徴とする請求項３に記載の半導体記憶装置。 - 前記コントロール回路は、
前記通常動作と前記リフレッシュ動作とが重複した場合でも、前記ローアドレス比較回路の比較結果が、外部ローアドレスのワード線選択アドレスと内部ローアドレスのワード線選択アドレスとが一致していることを示しており、且つ、外部ローアドレスのビット線選択アドレスと内部ローアドレスのビット線選択アドレスとが一致していることを示している場合には、
前記通常センスアンプ回路を用いた前記通常動作を行っている間に、リフレッシュ動作の要求があったときには、リフレッシュ用センスアンプ回路を用いたリフレッシュ動作を行わず、
前記リフレッシュ用センスアンプ回路を用いた前記リフレッシュ動作を行っている間に、通常動作の要求があったときには、前記リフレッシュ用センスアンプ回路を用いてデータの読み出し又は書き込みを行うようにコントロールする、
ことを特徴とする請求項３に記載の半導体記憶装置。 - “０”データが格納される第１基準セルと“１”データが格納される第２基準セルとを用いて基準電流を取得し、この基準電流に基づいて基準電圧を生成する、基準電圧生成回路をさらに備えており、
前記通常センスアンプ回路及び前記リフレッシュ用センスアンプ回路は、前記基準電圧生成回路が生成した基準電圧に基づいて、選択されたメモリセルに格納されているデータを判定する、ことを特徴とする請求項１乃至請求項６のいずれかに記載の半導体記憶装置。 - 前記メモリセルアレイは、ビット線方向に沿って形成された少なくとも一対の第１基準ビット線と少なくとも一対の第２基準ビット線とをさらに備えており、
前記第１基準セルは、前記メモリセルと同様の構造を有しているとともに、前記第１基準ビット線と前記通常及びリフレッシュ用ワード線との交点位置に設けられおり、
前記第２基準セルは、前記メモリセルと同様の構造を有しているとともに、前記第２基準ビット線と前記通常及びリフレッシュ用ワード線との交点位置に設けられており、
前記基準電圧発生回路は、前記通常ワード線又は前記リフレッシュ用ワード線により活性化された第１基準セルと第２基準セルとを用いて、前記基準電流を取得する、
ことを特徴とする請求項７に記載の半導体記憶装置。 - 前記第１基準セルの第１ＭＩＳＦＥＴの第１ゲート電極は、前記通常ワード線に接続されており、
前記第１基準セルの第２ＭＩＳＦＥＴの第２ゲート電極は、前記リフレッシュ用ワード線に接続されており、
前記第１基準セルの第１ＭＩＳＦＥＴの第１ドレイン領域は、前記一対の第１基準ビット線の一方に接続されており、
前記第１基準セルの第２ＭＩＳＦＥＴの第２ドレイン領域は、前記一対の第１基準ビット線の他方に接続されており、
前記第２基準セルの第１ＭＩＳＦＥＴの第１ゲート電極は、前記通常ワード線に接続されており、
前記第２基準セルの第２ＭＩＳＦＥＴの第２ゲート電極は、前記リフレッシュ用ワード線に接続されており、
前記第２基準セルの第１ＭＩＳＦＥＴの第１ドレイン領域は、前記一対の第２基準ビット線の一方に接続されており、
前記第２基準セルの第２ＭＩＳＦＥＴの第２ドレイン領域は、前記一対の第２基準ビット線の他方に接続されている、
ことを特徴とする請求項８に記載の半導体記憶装置。 - 前記通常センスアンプ回路及び前記リフレッシュ用センスアンプ回路では、前記第１基準セルと前記第２基準セルを流れる電流を合わせた基準電流をＰ倍（Ｐは任意の正の数）した電流と、選択されたメモリセルを流れるセル電流をＱ倍（Ｑは任意の正の数）した電流とを用いて、前記選択されたメモリセルに格納されているデータを検出する、ことを特徴とする請求項９に記載の半導体記憶装置。
- 基準電圧発生回路が基準電流を取得する際に用いる第１基準セルの個数と第２基準セルの個数とは、ぞれぞれ、Ｎ個（Ｎは自然数）であり、
Ｐ／Ｑは１／（２Ｎ）とする、ことを特徴とする請求項１０に記載の半導体記憶装置。 - 前記メモリセルアレイは、ワード線方向に沿って形成された第１基準ワード線と第２基準ワード線とをさらに備えており、
前記第１基準セルは、前記第１基準ワード線と、前記第１基準ビット線との交点位置にも設けられており、
前記第２基準セルは、前記第２基準ワード線と、前記第２基準ビット線との交点位置にも設けられている、
ことを特徴とする請求項７に記載の半導体記憶装置。 - 前記メモリセルは、ＳＯＩ（silicon on insulator）基板上に形成されている、ことを特徴とする請求項１乃至請求項１２のいずれかに記載の半導体記憶装置。
- 請求項１乃至請求項１３のいずれかに記載の半導体記憶装置と、
前記半導体記憶装置と同一のチップ上に形成され、前記半導体記憶装置を用いて動作するロジック回路と、
を備えることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002177072A JP3962638B2 (ja) | 2002-06-18 | 2002-06-18 | 半導体記憶装置、及び、半導体装置 |
| US10/369,660 US6781875B2 (en) | 2002-06-18 | 2003-02-21 | Semiconductor memory device and semiconductor device |
| TW092116377A TWI226701B (en) | 2002-06-18 | 2003-06-17 | Semiconductor memory device and semiconductor device |
| CNB031494250A CN1283010C (zh) | 2002-06-18 | 2003-06-18 | 半导体存储器件以及半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002177072A JP3962638B2 (ja) | 2002-06-18 | 2002-06-18 | 半導体記憶装置、及び、半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006193995A Division JP4498323B2 (ja) | 2006-07-14 | 2006-07-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004022096A JP2004022096A (ja) | 2004-01-22 |
| JP3962638B2 true JP3962638B2 (ja) | 2007-08-22 |
Family
ID=29728138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002177072A Expired - Fee Related JP3962638B2 (ja) | 2002-06-18 | 2002-06-18 | 半導体記憶装置、及び、半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6781875B2 (ja) |
| JP (1) | JP3962638B2 (ja) |
| CN (1) | CN1283010C (ja) |
| TW (1) | TWI226701B (ja) |
Families Citing this family (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6912150B2 (en) | 2003-05-13 | 2005-06-28 | Lionel Portman | Reference current generator, and method of programming, adjusting and/or operating same |
| US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
| US7184298B2 (en) | 2003-09-24 | 2007-02-27 | Innovative Silicon S.A. | Low power programming technique for a floating body memory transistor, memory cell, and memory array |
| US6903984B1 (en) * | 2003-12-31 | 2005-06-07 | Intel Corporation | Floating-body DRAM using write word line for increased retention time |
| JP4110115B2 (ja) * | 2004-04-15 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
| US7042786B2 (en) * | 2004-04-26 | 2006-05-09 | Infineon Technologies Ag | Memory with adjustable access time |
| US7391640B2 (en) * | 2004-12-10 | 2008-06-24 | Intel Corporation | 2-transistor floating-body dram |
| US7301838B2 (en) * | 2004-12-13 | 2007-11-27 | Innovative Silicon S.A. | Sense amplifier circuitry and architecture to write data into and/or read from memory cells |
| DE102005024951A1 (de) * | 2005-05-31 | 2006-12-14 | Infineon Technologies Ag | Halbleiterspeicherbauelement |
| US7285832B2 (en) * | 2005-07-29 | 2007-10-23 | Hoefler Alexander B | Multiport single transistor bit cell |
| US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
| KR100663368B1 (ko) * | 2005-12-07 | 2007-01-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
| US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
| WO2007128738A1 (en) | 2006-05-02 | 2007-11-15 | Innovative Silicon Sa | Semiconductor memory cell and array using punch-through to program and read same |
| US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
| US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
| KR101295775B1 (ko) | 2006-11-24 | 2013-08-20 | 삼성전자주식회사 | 커패시터리스 동적 반도체 메모리 장치 및 그 동작 방법 |
| KR101277402B1 (ko) | 2007-01-26 | 2013-06-20 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터 |
| WO2009031052A2 (en) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor |
| US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
| US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
| KR100843947B1 (ko) * | 2007-07-04 | 2008-07-03 | 주식회사 하이닉스반도체 | 1-트랜지스터형 디램 |
| US8194487B2 (en) * | 2007-09-17 | 2012-06-05 | Micron Technology, Inc. | Refreshing data of memory cells with electrically floating body transistors |
| US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
| US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
| US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
| US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
| US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
| US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
| US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
| US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
| US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
| US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
| US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
| US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
| WO2010102106A2 (en) | 2009-03-04 | 2010-09-10 | Innovative Silicon Isi Sa | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
| WO2010114890A1 (en) | 2009-03-31 | 2010-10-07 | Innovative Silicon Isi Sa | Techniques for providing a semiconductor memory device |
| US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
| US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
| US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
| US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
| US8310893B2 (en) * | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
| US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
| US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
| US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
| US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
| CN102812552B (zh) | 2010-03-15 | 2015-11-25 | 美光科技公司 | 半导体存储器装置及用于对半导体存储器装置进行偏置的方法 |
| US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
| US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
| KR101944535B1 (ko) | 2012-03-28 | 2019-01-31 | 삼성전자주식회사 | 반도체 기억 소자 |
| CN109979502B (zh) * | 2017-12-27 | 2021-03-16 | 华邦电子股份有限公司 | 动态随机存取存储器 |
| WO2023244915A1 (en) * | 2022-06-15 | 2023-12-21 | Rambus Inc. | Dynamic, random-access memory with interleaved refresh |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5559759A (en) * | 1978-10-27 | 1980-05-06 | Hitachi Ltd | Semiconductor device |
| US5754077A (en) * | 1995-03-16 | 1998-05-19 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit having plural functional blocks, wherein one of the blocks comprises a small tunnel junction device and another block comprises a FET |
| US6621725B2 (en) * | 2000-08-17 | 2003-09-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device with floating storage bulk region and method of manufacturing the same |
-
2002
- 2002-06-18 JP JP2002177072A patent/JP3962638B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-21 US US10/369,660 patent/US6781875B2/en not_active Expired - Fee Related
- 2003-06-17 TW TW092116377A patent/TWI226701B/zh not_active IP Right Cessation
- 2003-06-18 CN CNB031494250A patent/CN1283010C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004022096A (ja) | 2004-01-22 |
| TW200411904A (en) | 2004-07-01 |
| US6781875B2 (en) | 2004-08-24 |
| TWI226701B (en) | 2005-01-11 |
| CN1469483A (zh) | 2004-01-21 |
| US20030231521A1 (en) | 2003-12-18 |
| CN1283010C (zh) | 2006-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3962638B2 (ja) | 半導体記憶装置、及び、半導体装置 | |
| JP4630879B2 (ja) | 半導体メモリ装置 | |
| US6636454B2 (en) | Low-power consumption semiconductor memory device | |
| JP4282319B2 (ja) | 半導体記憶装置 | |
| US6477100B2 (en) | Semiconductor memory device with over-driving sense amplifier | |
| US7230867B2 (en) | Semiconductor device | |
| JP2001053167A (ja) | 半導体記憶装置 | |
| KR20060049444A (ko) | 반도체 기억 장치 | |
| JP2011146104A (ja) | 半導体装置及び半導体装置を含む情報処理システム | |
| WO2008046179A1 (en) | Asymmetric four-transistor sram cell | |
| US20020181272A1 (en) | Semiconductor memory device | |
| JP4498323B2 (ja) | 半導体記憶装置 | |
| JP4031651B2 (ja) | 半導体装置 | |
| KR950014250B1 (ko) | 다이내믹형 메모리 셀 및 다이내믹형 메모리 | |
| JPH06326272A (ja) | 半導体記憶装置 | |
| US6765253B2 (en) | Semiconductor memory device | |
| JP4405094B2 (ja) | 強誘電体メモリ | |
| JP2008135461A (ja) | 半導体記憶装置および半導体集積回路装置 | |
| US20240087640A1 (en) | Semiconductor device | |
| US20240274194A1 (en) | Memory device having tiers of memory cells and access line having multiple conductive regions | |
| US20040052123A1 (en) | Semiconductor memory device comprising memory having active restoration function | |
| JP2001256782A (ja) | 半導体装置 | |
| JPH10125067A (ja) | ダイナミック型ｒａｍと情報処理システム | |
| JP2006338878A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060501 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060519 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060714 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070302 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070417 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070515 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070521 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |