JP4110115B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、基板上に埋め込み絶縁膜を介して形成される半導体層上のFETのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）を備えた半導体記憶装置に関する。
トレンチキャパシタ(trench capacitor)やスタックトキャパシタ(stacked capacitor)を有する従来の単一トランジスタ（one transistor）と単一キャパシタ（one capacitor）からなるDRAMセルは、微細化に伴ってその作製が困難になることが懸念されている。この種のDRAMセルに替わり得るメモリセルとして、Silicon on Insulator(SOI)の上などに形成されたFETのフローティングボディに多数キャリアを蓄積して情報を記憶する新メモリセルFBCが提案されている(特許文献１，２参照)。
FBCは非破壊型のセルなので、ワード線が活性化されてもセルデータは破壊されない。したがって、ビット線ごとに、データをセンスして増幅してセルに書き戻すセンスアンプを配置する必要はなく、複数のビット線に１個のセンスアンプを配置すればよい。これにより、チップ面積に示すセル占有率を、従来のDRAMなどと比べても、落とさずにすむ。
しかしながら、ビット線の本数よりもセンスアンプの数が少ない方式は、リフレッシュの際に同時にリフレッシュできるセル数が少ないことを意味する。したがって、同一のリフレッシュサイクルに対して従来型のセンスアンプを有する半導体記憶装置は、従来のDRAMに比べてリフレッシュのビジー率が低下するという問題がある。すなわち、FBCセルのリテンション時間を従来のDRAMセルのリテンション時間と同一にできたとしても、メモリへのリフレッシュ動作はFBCの方が従来のDRAMに比べて頻繁に行わなければならず、FBCのリード／ライト動作を任意に行える時間の割合が従来のDRAMよりも低下するという問題がある。
特開2003-68877号公報 特開2002-246571号公報
本発明は、FBCに対するリード／ライト動作の性能を低下させることがない半導体記憶装置を提供する。
本発明の一態様によれば、フローティングのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）と、
前記FBCに記憶されたデータを読み出す制御を行うセンスアンプと、を備え、
前記センスアンプは、
前記FBCが接続される一対のビット線に対応して設けられる一対のセンスノードと、
前記一対のビット線および前記一対のセンスノードに対応して設けられ、対応する前記一対のセンスノードから前記一対のビット線を介して前記FBCに電流を流す一対の負荷回路と、
前記一対のセンスノード間の電位差が所定値に達したときに、前記一対のセンスノードの電位をラッチするラッチ回路と、
前記ラッチ回路のラッチ出力を所定のタイミングで出力するとともに、前記一対のビット線側に帰還させて前記FBCに再書込みを行う出力制御回路と、を備えることを特徴とする半導体記憶装置が提供される。
本発明によれば、一対のビット線ごとにセンスアンプを設け、FBCに対するリード／ライトの合間に多数のセルのリフレッシュを行うため、リード／ライト動作のタイミングがリフレッシュにより制限される割合が減少し、FBCのリード／ライト性能を向上できる。
以下、図面を参照しながら、本発明の一実施形態について説明する。以下に説明する実施形態では、センスアンプのサイズを小さくするために、電流センス方式ではなく、電圧センス方式すなわちダイナミックラッチ型のセンスアンプを採用する。FBCの動作から考えて、ワード線が立ち上がっただけで自然にビット線対に電位差が生じることはないため、ビット線対に信号差をつけるための電流負荷回路を起動し、ビット線対に所望の電位差が生じた時点でダイナミックラッチを活性化することを特徴とする。
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体記憶装置のアレー構成図である。図１の半導体記憶装置は、複数のセルアレイ１と、これら複数のセルアレイ１に対応して設けられるカラムデコーダ２と、各セルアレイ１ごとに設けられるロウデコーダ３と、各セルアレイ１の間および各セルアレイ１の両側に設けられるダブルエンド型のセンスアンプ４とを備えている。
各セルアレイ１は、カラム方向に配置される複数のビット線BLと、ロウ方向に配置される複数のワード線WLと、２本のダミーワード線DWL0,DWL1と、ビット線BLおよびワードWL線の交点付近に配置されるFBC５と、ビット線およびダミーワード線の交点付近に配置されるダミーセル６とを有する。
ダミーセル６は、FBC５とサイズ、形状および電気特性が同一である。ダミーセル６には、１カラムごとに"0"のデータと"1"のデータが交互に書き込まれている。
各セルアレイ１は、ビット線を折り畳んだ方式（以下、Folded BL方式）を採用しており、一対のビット線が交互に左右のセンスアンプ４に接続されている。センスアンプ４は、左右（ロウ方向）に隣り合うセルアレイ１で共有されている。
まず、Ｎ型のMISFETを例に取ってFBCの書き込みと読み出しの原理を説明する。チャネルボディに正孔が多い状態を"１"、正孔が少ない状態を"０"と定義する。FBCは、SOI基板上に形成されたnFETを備えており、ソースはGND（０V）に設定され、ドレインはビット線（BL）に接続され、ゲートはワード線（WL）に接続され、チャネルボディは電気的にフローティングである。
"１"を書き込むには、nFETを飽和状態で動作させる。例えば、ワード線WLを1.5Ｖ、ビット線BLを1.5Ｖにバイアスする。このような状態では、インパクトイオン化により、ドレイン近傍において電子・正孔対が大量に発生する。これらのうち、電子はドレイン端子に吸い込まれていくが、正孔はポテンシャルが低いチャネルボディに蓄えられる。
インパクトイオン化によりホールが発生される電流と、チャネルボディとソースとの間のpn接合のフォワード電流が釣り合った状態でチャネルボディ電圧は平衡状態に達する。大体0.7Ｖ程度である。
一方、"０"データを書き込むには、ビット線BLを負の電圧、例えば-1.5Ｖに引き下げる。この動作により、ｐ領域からなるチャネルボディとビット線BLにつながったｎ領域とが順方向に大きくバイアスされ、チャネルボディに蓄えられていた正孔の多くがｎ領域に吐き出される。このようにしてチャネルボディの正孔の数が減った状態が"０"である。
データの読み出しは、例えばワード線WLを1.5Ｖ、ビット線を0.2Ｖに設定し、nFETを線形領域で動作させる。チャネルボディに蓄積されている正孔の数の違いにより、nFETのしきい値電圧Ｖthが異なる効果（ボディ効果）を利用して電流差を検知し、"１"と"０"を識別する。
なお、データの読み出し時にビット線電圧を低く（例えば0.2Ｖに）設定する理由は、ビット線電圧を高くして飽和状態にバイアスすると、"０"を読み出す場合にインパクトイオン化によりデータが"１"に化けてしまい、"０"を正しく検知できないおそれがあるためである。
データの読み出しを行う場合、"１"と"０"を正確に判別するために、FBCと同一構造の基準セル（ダミーセル）を設け、FBCを流れるセル電流と基準セルを流れるセル電流との電流差を検知してデータの"１"と"０"を識別するのが一般的である。
図２はセンスアンプ４の内部構成の一例を示す回路図である。図２のセンスアンプ４は、左右に隣接する２つのセルアレイ１に接続されており、FAITLとFAITRがゲート入力されているNFETよりも内側にあるアンプ部９は左右のアレーに対して共有されている。アンプ部１０は、左側のアレーが活性化されたときに動作する。以下では、図２の左側の一対のビット線BLLU0,BLLL0に接続されたアンプ部１０の回路構成および動作について説明する。
アンプ部１０は、一対のビット線に対応する一対のセンスノードSNU0,SNL0と、一対のセンスノードSNU0,SNL0に接続される負荷回路１１と、一対のセンスノードSNU0,SNL0に接続されるダイナミックラッチ回路１２および３１と、一対のビット線BLLU0,BLLL0と一対のセンスノードSNU0,SNL0とを短絡するか否かを制御するトランジスタ１３，１４と、一対のビット線BLLU0,BLLL0と一対のセンスノードSNU0,SNL0を交差させて短絡するか否かを制御する出力制御回路１５と、一対のビット線BLLU0,BLLL0を所定の電位に設定するトランジスタ１６，１７と、ビット線の電位を中間電位に設定するトランジスタ１８，１９とを備えている。
負荷回路１１は、トランジスタ２１〜２４によりカレントミラー回路を構成しており、信号BLOADONがローになると、一対のセンスノードSNU0,SNL0に同じ電流を流す。ダイナミックラッチ回路１２および３１は、交差接続されたPMOSトランジスタ２５，２６およびNMOSトランジスタ３２，３３を有し、これらトランジスタ間に接続される信号SAPがハイになるとともに信号BSANがローになると、一対のセンスノードSNU0,SNL0の電位差を増幅する。
出力制御回路１５は、信号CSL0によりセンスノードSNU0とデータ線DQ0とを短絡するか否かを切り替えるトランジスタ２７と、同じく信号CSL0によりセンスノードSNL0とデータ線BDQ0を短絡するか否かを切り替えるトランジスタ２８と、信号FBLUおよびBFBLUによりビット線BLLU0とセンスノードSNL0を短絡するか否かを切り替えるトランスファゲート２９と、信号FBLLによりビット線BLLL0とセンスノードSNU0を短絡するか否かを切り替えるトランスファゲート３０とを有する。
本実施形態は、一対のビット線BLLU0,BLLL0のいずれにダミーセル６を接続してもよい。以下では、ビット線BLLU0,BLLU2では通常のFBC５を選択し、ビット線BLLL0,BLLL2ではダミーセル６を選択する例を説明する。また、ビット線BLLU0に接続された選択FBC５には"1"が書き込まれており、ビット線BLLU2に接続された選択FBC５には"0"が書き込まれているとする。
図３はセンスアンプ４の動作タイミング図の一例であり、以下、この動作タイミング図に基づいて図２のセンスアンプ４の動作を説明する。まず、時刻ｔ１で信号BLOADONがロウレベルになると、トランジスタ２１，２３がオンし、一対のセンスノードSNU0,SNL0に負荷電流が流れる。その後、左側のアレーに属するワード線とダミーワード線が時刻ｔ２で立ち上がると、センスノードSNU0,SNL0間に電位差が生じる。具体的には、ビット線BLLU0に接続されているFBC５に"1"が接続されている場合には、このFBC５のしきい値が低いため、このビット線BLLU0に対応するセンスノードSNU0の電位よりもセンスノードSNL0の電位が徐々に高くなる（図３の時刻ｔ２〜ｔ３、この電位の動きについては次のパラグラフ参照）。また、ビット線BLLU2に接続されているFBC５に"0"が接続されている場合には、このFBC５のしきい値が高いため、このビット線BLLU2に対応するセンスノードSNU2の電位が他方のセンスノードSNL2よりも高くなる（時刻ｔ２〜ｔ３、この電位の動きについては次のパラグラフ参照）。
時刻ｔ２において、信号AVLLはハイであるため、ダミーセル６が接続されたビット線BLLL0,BLLU2が短絡される。一方のダミーセル６には"0"が書き込まれ、他方のダミーセル６には"1"が書き込まれているため、ビット線BLLL0,BLLU2は中間電位になる。このように、隣接するダミーセルに互いに異なるデータを書き込んでおいて、短絡させることにより中間電位を生成するため、中間電位を内部で生成したり、中間電位を外部から供給する必要がなくなる。
センスノードSNU0,SNL0間の電位差が十分に大きくなった時刻ｔ３で、信号SAPがハイおよび信号BSANがローになると、ダイナミックラッチ回路１２および３１はラッチ動作を行い、センスノードSNU0,SNL0間の電位差がVBLH（例えば２Ｖ）とVBLL（例えば-1.5Ｖ）の振幅に増幅される。このとき、信号FAITLがローレベルになり、トランジスタ１３，１４がオフする。これにより、ビット線BLLU0とセンスノードSNU0が遮断され、かつビット線BLLL0とセンスノードSNL0も遮断される。
同時に、信号FBLUがハイかつ信号BFBLUがロウになり、センスノードSNL0がビット線BLLU0と短絡される。これにより、ビット線BLLU0に接続された選択FBC５に"1"が再書込みされ、リフレッシュが行われる。このように、リフレッシュは、センスノードを逆側のビット線にフィードバックする。
また、時刻ｔ３では、信号DLWLLがハイになり、トランジスタ１６がオンしてビット線BLLL0に電圧VBLLが供給され、このビット線BLLL0に接続されたダミーセル６に"0"が書き込まれる。同時に、信号DHWLLがロウになり、隣接するビット線BLLL2に接続されたダミーセル６に"1"が書き込まれる。これにより、カラム方向に隣接するダミーセル６には、交互に"0"と"1"が書き込まれる。
これらダミーセル６が接続されたビット線は、上述したように信号AVLLがハイになった時点で短絡され、実効的に"1/2"の中間電位のダミーセル６が接続されたことと同じになる。しかも、"0"と"1"のビット線対が多数短絡された状態になるため、ダミーセル６の電気的特性のばらつきを平均化することができる。これにより、チップ内のダミーセル６のしきい値電圧Ｖthのばらつきを抑制でき、ダミーセル６の対がそれぞれ単独で存在するよりも、チップの歩留まりを向上できる。
その後、時刻ｔ５で信号CSL0がハイになると、出力制御回路１５内のトランジスタ２７，２８がオンし、センスノードSNU0,SNL0の電位がDQ0,BDQ0にそれぞれ出力される。例えば、ビット線BLLU0に接続された選択FBC５に"1"が書き込まれている場合、DQ0はロウになり、BDQ0はハイになる。また、ビット線BLLU2に接続された選択FBC５に"0"が書き込まれている場合、DQ2はハイになり、BDQ2はロウになる。
その後、時刻ｔ６で信号DLWLLがロウになり、ビット線BLLL0の電位は上昇して０Ｖになる。同様に、信号DHWLLがハイになり、ビット線BLLL1の電位は低下して０Ｖになる。これにより、選択ダミーセル６への書き込みが終了する。
その後、時刻ｔ７で、信号DQ0,BDQ0の論理が変化すると、ダイナミックラッチ回路１２がラッチ動作を行い、セル側のビット線BLLU0,BLLU2を介して、選択FBC５にデータが書き込まれる。
このように、第１の実施形態では、一対のビット線BLLU0,BLLL0ごとにセンスアンプ４を設け、このセンスアンプ４内では、ダイナミックラッチ回路１２および３１にて一対のビット線BLLU0,BLLL0に対応する一対のセンスノードSNU0,SNL0の微小電位差を増幅して出力するとともに、この出力をフィードバックしてFBC５のリフレッシュを行うようにしたため、リフレッシュの効率がよくなり、リード／ライトの動作がリフレッシュ動作により制限される割合が低下する。
（第２の実施形態）
第２の実施形態は、ダミーセル６を用いずにセンス動作を行うものである。
図４は本発明の第２の実施形態に係るFBC５メモリのアレー構成図である。図４のFBC５メモリは、セルアレイ１内にFBC５のみが設けられ、ダミーセル６は存在しない。すべてのセンスアンプ４にアレー外部より基準電圧VREFが入力されている。
図５は第２の実施形態におけるセンスアンプ４の内部構成の一例を示す回路図である。図５では、図３と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図５のセンスアンプ４は、各ビット線を基準電位VREFに設定するためのトランジスタ４１，４２を各ビット線ごとに有する。その代わりに、図３にあったようなビット線間を短絡するトランジスタは存在しない。
基準電位VREFは、VBLLとVBLHの中間の電位である。このような基準電位VREFをチップ内部で生成するか、あるいはチップの外部から入力する必要がある。
第２の実施形態に係るFBC５メモリの動作タイミングは、図３と同様である。図４でビット線BLLL0,BLLL2を短絡していた時刻に、トランジスタ４１，４２をオンして、これらビット線を中間電位VREFに設定する。
このように、第２の実施形態は、第１の実施形態よりも簡略化した回路構成で、第１の実施形態と同様の作用効果を得ることができる。
本発明の第１の実施形態に係る半導体記憶装置のアレー構成図。 センスアンプ４の内部構成の一例を示す回路図。 センスアンプ４の動作タイミング図。 本発明の第２の実施形態に係るFBC５メモリのアレー構成図。 第２の実施形態におけるセンスアンプ４の内部構成の一例を示す回路図。
符号の説明
１ セルアレイ
２ カラムデコーダ
３ ロウデコーダ
４ センスアンプ
５ FBC
６ ダミーセル
１１ 負荷回路
１２ ダイナミックラッチ回路
１５ 出力制御回路

Claims (5)

  1. フローティングのチャネルボディに多数キャリアを蓄積してデータを記憶するFBC（Floating Body Cell）と、
    前記FBCに記憶されたデータを読み出す制御を行うセンスアンプと、を備え、
    前記センスアンプは、
    前記FBCが接続される一対のビット線に対応して設けられる一対のセンスノードと、
    前記一対のビット線および前記一対のセンスノードに対応して設けられ、対応する前記一対のセンスノードから前記一対のビット線を介して前記FBCに電流を流す一対の負荷回路と、
    前記一対のセンスノード間の電位差が所定値に達したときに、前記一対のセンスノードの電位をラッチするラッチ回路と、
    前記ラッチ回路のラッチ出力を所定のタイミングで出力するとともに、前記一対のビット線側に帰還させて前記FBCに再書込みを行う出力制御回路と、を備えることを特徴とする半導体記憶装置。
  2. 前記一対の負荷回路は、所定のタイミングで基準電圧から前記一対のセンスノードに同量の電流を流すことが可能なカレントミラー回路を有することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記一対のビット線と、対応する前記一対のセンスノードと、の間に接続される一対の転送ゲートを備えることを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記出力制御回路は、前記ラッチ回路のラッチ動作が終了した後、前記転送ゲートを遮断した状態で、前記一対のセンスノードの一方をデータ読み出し時とは逆のビット線と短絡させて前記FBCに再書込みを行うことを特徴とする請求項３に記載の半導体記憶装置。
  5. 前記一対のビット線のそれぞれに接続され、ワード線により個別に選択可能で、前記FBCとサイズ、形状および電気特性が同一で、予め所定の値が書き込まれる基準セルと、
    前記一対のビット線の一方と、隣接する他の一対のビット線の一方と、を所定のタイミングで短絡するビット線短絡回路と、を備え、
    前記一対のビット線の一方には、ワード線により選択された前記基準セルが接続され、前記一対のビット線の他方には、他のワード線により選択された前記FBCが接続され、
    前記一対のビット線の一方に接続された前記基準セルと、隣接する他の一対のビット線の一方に接続された前記基準セルとの一方には０が、他方には１が書き込まれ、
    前記ビット線短絡回路により、短絡されたビット線が中間電位に設定されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
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