KR20100023642A - 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이 장치의 센스 앰프 - Google Patents

플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이 장치의 센스 앰프 Download PDF

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주한성
이재욱
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 센스 앰프를 공개한다. 이 장치는 복수개의 워드 라인들, 복수개의 소스 라인들 및 복수개의 비트 라인들 각각의 사이에 연결되고 플로팅 바디를 가지는 트랜지스터를 구비한 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블록, 및 상기 복수개의 비트 라인들 각각에 연결된 복수개의 센스 앰프들을 구비하는 메모리 셀 어레이를 구비하고, 상기 복수개의 센스 앰프들 각각은 리드 동작시 해당하는 상기 비트 라인의 신호를 증폭하여 데이터 입출력 라인으로 출력하고, 리스토어 동작시 상기 데이터 입출력 라인이 데이터 "0" 상태이면 해당하는 상기 비트 라인으로 제1 전압을 인가하여 선택된 상기 메모리 셀에 데이터 "0"을 리스토어하고, 상기 데이터 입출력 라인이 데이터 "1" 상태이면 해당하는 상기 비트 라인으로 상기 제1 전압보다 높은 제2 전압을 인가하여 선택된 상기 메모리 셀에 데이터 "1"의 리스토어를 방지하는 것을 특징으로 한다.

Description

플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이 장치의 센스 앰프{Semiconductor memory device comprising memory dell array having dynamic memory cells using floating body transistor and sense amplifier thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치 및 이 장치의 센스 앰프에 관한 것이다.
플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는 메모리 셀 어레이의 동작을 플로팅 바디 트랜지스터의 바이폴라 접합 트랜지스터 동작을 사용함으로써 고속 동작 및 우수한 데이터 보유 특성을 가지도록 하고자 하는 노력이 계속적으로 이루어지고 있다.
또한, 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀은 플로팅 바디에 축적된 다수 캐리어가 일정 시간이 지나면 소실되기 때문에 동적 메모리 셀에 저장된 데이터를 유지하기 위하여 일반적인 동적 메모리 셀과 마찬가지로 리프레쉬를 해주어야 하며, 리드 동작 후 리스토어 동작도 필요하다.
본 발명의 목적은 리드 동작 후 리스토어 동작시 및 리프레쉬 동작시 데이터 "0"이 저장된 메모리 셀에 대해서만 선택적으로 리스토어 및 리프레쉬 동작을 수행할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 센스 앰프를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드 라인들, 복수개의 소스 라인들 및 복수개의 비트 라인들 각각의 사이에 연결되고 플로팅 바디를 가지는 트랜지스터를 구비한 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블록, 및 상기 복수개의 비트 라인들 각각에 연결된 복수개의 센스 앰프들을 구비하는 메모리 셀 어레이를 구비하고, 상기 복수개의 센스 앰프들 각각은 리드 동작시 해당하는 상기 비트 라인의 신호를 증폭하여 데이터 입출력 라인으로 출력하고, 리스토어 동작시 상기 데이터 입출력 라인이 데이터 "0" 상태이면 해당하는 상기 비트 라인으로 제1 전압을 인가하여 선택된 상기 메모리 셀에 데이터 "0"을 리스토어하고, 상기 데이터 입출력 라인이 데이터 "1" 상태이면 해당하는 상기 비트 라인으로 상기 제1 전압보다 높은 제2 전압을 인가하여 선택된 상기 메모리 셀에 데이터 "1"의 리스토어를 방지하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 복수개의 센스 앰프들 각각은 해당하는 상기 비트 라인으로 상기 제1 전압을 인가하여 선택된 상기 메모리 셀에 데이터 "0"을 라이트하고, 해당하는 상기 비트 라인으로 상기 제1 전압보다 낮은 제3 전압을 인가하여 선택된 상기 메모리 셀에 데이터 "1"을 라이트하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 복수개의 메모리 셀들 각각은 바이폴라 접합 동작에 의해 유발되는 전류에 의해 데이터를 라이트 및 리드하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 복수개의 센스 앰프들 각각은 리드 동작시 리드 인에이블 신호에 응답하여 상기 비트 라인의 전압을 증폭하여 데이터 입출력 라인으로 출력하고, 프리차지 동작시상기 리드 인에이블 신호 및 프리차지 신호에 응답하여 상기 비트 라인을 접지 전압 레벨로 프리차지 하는 리드 블록, 리스토어 동작시 리스토어 신호에 응답하여 상기 데이터 입출력 라인의 전압에 따라 상기 제1 전압 또는 상기 제2 전압을 상기 비트 라인으로 인가하는 리스토어 블록, 및 라이트 동작시 라이트 인에이블 신호에 응답하여 상기 데이터 입출력 라인의 전압에 따라 상기 제1 전압 또는 상기 제3 전압을 상기 비트 라인으로 인가하는 라이트 블록을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 센스 앰프의 상기 리드 블록은 리드 인에이블 신호에 응답하여 상기 비트 라인과 제1 노드를 연결하는 전송 게이트, 프리차지 신호에 응답하여 상기 제1 노드를 접지 전압 레벨로, 제2 노드를 프리차지 전압 레벨로 프리차지하는 프리차지부, 및 상기 제1 노드 의 신호를 증폭하여 상기 데이터 입출력 라인으로 출력하는 센싱부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 센스 앰프의 상기 리드 블록의 상기 전송 게이트는 상기 비트 라인과 상기 제1 노드 사이에 연결되고, 상기 리드 인에이블 신호가 인가되는 게이트를 구비하는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하고, 상기 프리차지부는 상기 제1 노드와 접지 전압 사이에 연결되고, 상기 프리차지 신호가 인가되는 게이트를 구비하는 제2 NMOS 트랜지스터, 상기 프리차지 신호를 반전시켜 출력하는 제1 인버터, 및 상기 프리차지 전압과 상기 제2 노드 사이에 연결되고, 상기 제1 인버터의 출력 신호가 인가되는 게이트를 구비하는 제1 PMOS 트랜지스터를 구비하는 것을 특징으로 하고, 상기 센싱부는 상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 제1 노드의 신호가 인가되는 게이트를 구비하는 제3 NMOS 트랜지스터, 및 상기 제2 노드와 상기 데이터 입출력 라인 사이에 연결되고, 상기 제2 노드의 신호를 반전시키고 증폭하여 출력하는 제2 인버터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 센스 앰프의 상기 리스토어 블록은 상기 비트 라인과 제3 노드 사이에 연결되고 상기 리스토어 신호가 인가되는 게이트를 구비하는 제4 NMOS 트랜지스터, 상기 제3 노드와 상기 제1 전압 사이에 연결되고, 상기 데이터 입출력 라인의 신호가 인가되는 게이트를 구비하는 제2 PMOS 트랜지스터, 및 상기 제3 노드와 상기 제2 전압 사이에 연결되고, 상기 데이터 입출력 라인의 신호가 인가되는 게이트를 구비하는 제5 NMOS 트 랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 센스 앰프의 상기 라이트 블록은 상기 비트 라인과 제4 노드 사이에 연결되고, 상기 라이트 인에이블 신호가 인가되는 게이트를 구비하는 제6 NMOS 트랜지스터, 상기 제4 노드와 상기 제1 전압 사이에 연결되고, 상기 데이터 입출력 라인의 신호가 인가되는 게이트를 구비하는 제3 PMOS 트랜지스터, 및 상기 제4 노드와 상기 제3 전압 사이에 연결되고, 상기 데이터 입출력 라인의 신호가 인가되는 게이트를 구비하는 제7 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 입력되는 라이트 명령, 리드 명령, 및 어드레스 신호에 응답하여 상기 복수개의 워드 라인들 및 상기 복수개의 소스 라인들을 제어하고, 상기 리드 인에이블 신호, 상기 프리차지 신호, 상기 라이트 인에이블 신호, 및 상기 리스토어 신호를 출력하는 제어부를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부는 상기 라이트 동작 시의 제1 기간에 하나의 워드 라인으로 제4 전압의 신호를 인가하고, 하나의 소스 라인으로 상기 제4 전압보다 높은 제5 전압의 신호를 인가하고, 상기 라이트 인에이블 신호를 활성화시켜 라이트 동작을 수행하고, 상기 라이트 동작 시의 제2 기간에 상기 하나의 워드 라인으로 상기 제4 전압보다 낮은 제6 전압의 신호를 인가하고, 상기 하나의 소스 라인으로 상기 제4 전압의 신호를 인가하고, 상기 리드 인에이블 신호 및 상기 프리차지 신호를 활성화시켜 프리차지 동작 을 수행하고, 상기 리드 및 리스토어 동작 시의 제1 기간에 상기 하나의 워드 라인으로 상기 제6 전압의 신호를 인가하고, 상기 하나의 소스 라인으로 상기 제5 전압을 인가하고, 상기 리드 인에이블 신호를 활성화시켜 리드 동작을 수행하고, 상기 리드 및 리스토어 동작 시의 제2 기간에 상기 하나의 워드 라인으로 상기 제4 전압의 신호를 인가하고 상기 하나의 소스 라인으로 상기 제5 전압을 인가하고 상기 리스토어 신호를 활성화시켜 리스토어 동작을 수행하고, 상기 리드 및 리스토어 동작 시의 제3 기간에 상기 하나의 워드 라인으로 상기 제4 전압보다 낮은 제6 전압의 신호를 인가하고, 상기 하나의 소스 라인으로 상기 제4 전압의 신호를 인가하고, 상기 리드 인에이블 신호 및 상기 프리차지 신호를 활성화시켜 상기 프리차지 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부는 외부로부터 입력되는 리프레쉬 명령이 활성화되거나 리프레쉬 주기에 도달하면 상기 복수개의 워드 라인들 중 하나 또는 그 이상의 워드 라인들에 연결된 메모리 셀들에 대하여 순차적으로 상기 리드 및 리스토어 동작을 수행하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 복수개의 센스 앰프들 각각은 금지 신호에 응답하여 해당하는 상기 비트 라인으로 상기 제2 전압을 인가하여 해당하는 상기 메모리 셀에 데이터가 라이트 되는 것을 방지하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부는 상기 라이트 동작시 비선택된 적어도 하나의 메모리 셀의 비트 라인과 연결된 센스 앰프로 출력되는 상기 금지 신호를 활성화시키는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 앰프는 리드 동작시 플로팅 바디 트랜지스터를 구비하는 메모리 셀과 연결된 비트 라인의 전압을 증폭하여 데이터 입출력 라인으로 출력하고, 프리차지 동작시 상기 비트 라인을 접지 전압 레벨로 프리차지 하는 리드 블록, 리스토어 동작시 상기 데이터 입출력 라인의 전압에 응답하여 제1 전압을 상기 비트 라인으로 인가하여 상기 메모리 셀에 데이터 "0"을 리스토어하거나, 상기 제1 전압보다 높은 제2 전압을 상기 비트 라인으로 인가하여 상기 메모리 셀에 데이터 "1"의 리스토어를 방지하는 리스토어 블록, 및 라이트 동작시 상기 데이터 입출력 라인의 전압에 응답하여 상기 제1 전압을 상기 비트 라인으로 인가하여 상기 메모리 셀에 데이터 "0"을 라이트하거나, 상기 제1 전압보다 낮은 제3 전압을 상기 비트 라인으로 인가하여 상기 메모리 셀에 데이터 "1"을 라이트하는 라이트 블록을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 앰프의 상기 리드 블록은 리드 인에이블 신호에 응답하여 상기 비트 라인과 제1 노드를 연결하는 전송 게이트, 프리차지 신호에 응답하여 상기 제1 노드를 접지 전압 레벨로, 제2 노드를 프리차지 전압 레벨로 프리차지하는 프리차지부, 및 상기 제1 노드의 신호를 증폭하여 상기 데이터 입출력 라인으로 출력하는 센싱부를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 앰프 는 금지 신호에 응답하여 해당하는 상기 비트 라인으로 상기 제2 전압을 인가하여 해당하는 상기 메모리 셀에 데이터가 라이트 되는 것을 방지하는 금지부를 추가적으로 구비하는 것을 특징으로 한다.
따라서, 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치는 데이터 "0"이 저장된 메모리 셀에 대해서만 선택적으로 리스토어 또는 리프레쉬 동작을 수행할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 플로팅 바디 트랜지스터의 실시예의 구조를 나타내는 것으로, 기판(1), 기판(1)상에 형성된 절연층(2), 절연층(2)상에 서로 분리되어 형성된 제1도전형의 에미터(소스) 영역(4) 및 콜렉터(드레인) 영역(5), 분리된 에미터(소스) 영역(4)과 콜렉터(드레인) 영역(5)사이의 제1도전형과 다른 제2도전형의 플로팅 바디 영역(3), 플로팅 바디 영역(3)상에 형성된 절연층(6), 및 절연층(6)상에 형성된 게이트 영역(7)으로 이루어져 있다. 즉, 기판(1)은 p형 실리콘 기판일 수 있으며, 반도체 패턴은 실리콩과 같은 반도체 물질로 이루어질 수 있으며, 제2도전형은 p형일 수 있다. 반도체 패턴내에 형성된 제1불순물 영역인 에미터(소스) 영역(4)과 제2 불순물 영역인 콜렉터(드레인) 영역(5)이 제공되며, 제1불순물 영역과 제2불순물 영역은 제2도전형과 다른 제1도전형일 수 있으며, 제1 도전형은 n형일 수 있다. 그리고, 반도체 패턴 상에 게이트 패턴이 제공될 수 있으며, 게이트 패턴은 차례로 적층된 절연층(6) 및 게이트 영역(7)을 포함할 수 있다. 에미터(소스) 영역(4)과 콜렉터(드레인) 영역(5)과 게이트 패턴은 일부 중첩된다.
도 2는 도 1에 나타낸 플로팅 바디 트랜지스터의 구조의 등가도를 나타내는 것으로, NMOS전계 효과 트랜지스터(NMOS)(이하, NMOS트랜지스터라 함)와 NPN바이폴라 접합 트랜지스터(NPN)(이하, NPN트랜지스터라 함)로 이루어져 있다. NMOS트랜지스터(NMOS)의 소스(S)와 NPN트랜지스터(NPN)의 에미터(E)가 공유되고, NMOS트랜지스터(NMOS)의 드레인(D)과 NPN트랜지스터(NPN)의 콜렉터(C)가 공유되고, NPN트랜지스터(NPN)의 베이스(B)는 전기적으로 플로팅되어 있다. 그리고, NMOS트랜지스터의 게이트(G)와 베이스(B)사이에 커플링 캐패시터(CC)가 존재한다.
도 3은 본 발명의 플로팅 바디 트랜지스터의 일실시예의 DC 특성을 나타내는 그래프로서, 게이트 전압(Vg)이 각각 0V, -1V인 경우에 데이터 “1”상태 및 데이터 “0”상태인 트랜지스터의 드레인(콜렉터)과 소스(에미터)사이의 전압(Vds(ce))에 대한 드레인(콜렉터)과 소스(에미터)사이의 전류(Ids(ce))의 변화를 나타내는 그래프이다.
도 3에서, 데이터 “1”상태는 데이터 “0”상태에 비해서 플로팅 바디 영역(3)에 다수 캐리어, 즉, 정공이 축적되어 있는 상태를 의미하고, 데이터 “0”상태는 데이터 “1”상태에 비해서 플로팅 바디 영역(18)에 감소된 다수 캐리어가 축적되어 있는 상태를 의미한다.
도 3의 그래프로부터, 게이트 전압(Vg)이 0V인 경우에, 플로팅 바디 트랜지스터가 데이터 “1”상태이거나 데이터 “0”상태이거나에 관계없이 드레인(콜렉터)과 소스(에미터)사이의 전압(Vds(ce))이 2V이상이 되기 전, 즉, 1.5V에서 2V사이에서 급격한 전류 증가를 나타내고 있음을 알 수 있다. 이와 같은 급격한 전류 증가는 드레인(콜렉터)과 소스(에미터)사이의 전압 차(Vds(ce))가 1.5V에서 2V사이의 일정 전압이상이 되면 초기에 드레인 커플링(drain coupling)에 의해서 정공이 베이스(B)로 유입되어 베이스 영역의 전위가 증가하여, 베이스(B)와 에미터(E)사이에 순방향 전압이 걸리게 되고, 이에 따라 에미터 전류가 흐르기 시작한다. 그리고, 에미터 전류의 많은 부분은 콜렉터(C)까지 흐르게 되고, 이 전류는 베이스(B)와 콜렉터(C)사이의 밴드 밴딩(band bending)되어 있는 영역을 통과하면서 밴드 대 밴드 터널링(band-to-band tunneling) 및/또는 임팩트 이온화를 유발하게 된다. 밴드 대 밴드 터널링 및/또는 임팩트 이온화에 의해서 콜렉터(C)로부터 베이스(B)로 정공이 주입되고, 이에 따라 베이스(B)의 전위가 다시 높아지게 된다. 이와 같이 드레인(콜렉터)과 소스(에미터) 사이의 전압(Vds(ce))이 증가하고 NPN트랜지스터가 온되면 NPN트랜지스터 자체의 순방향 궤환 시스템에 의해서 바이폴라 전류(Ids(ce))가 급격하게 발생하게 된다. 또한, 임팩트 이온화에 의한 증배 팩터(multiplication factor)가 충분히 크면 애벌런쉬 항복 현상(avalanche breakdown phenomenon)에 의해서 바이폴라 전류(Ids(ce))가 급격하게 증가한다. 이와 같은 바이폴라 전류(Ids(ce))에 의해서 데이터 “1”상태가 라이트된다. 플로팅 바디 트랜지스터가 데이터 “1”상태인 경우에 드레인(콜렉터)과 소스(에미터) 사 이의 전압(Vds(ce))이 데이터 “0”상태인 경우에 비해서 낮은 전압에서 NPN트랜지스터가 온되어 바이폴라 전류(Ids(ce))가 커지게 되는데 이는 도 1의 플로팅 바디 영역(3)내에 정공에 의해서 플로팅 바디 전위 자체가 높게 형성되어 있기 때문에 에미터와 베이스 사이의 순방향 바이어스가 먼저 형성되어 NPN트랜지스터가 데이터"0"상태인 경우에 비해서 빨리 동작할 수 있기 때문이다.
도 3에서, 게이트 전압(Vg)이 -1V일 경우에는 게이트 전압(Vg)이 0V인 경우에 비해서 드레인(콜렉터)과 소스(에미터) 사이의 전압(Vds(ce))이 상대적으로 높은 전압에서 바이폴라 전류가 급격하게 증가되는데, 이는 게이트 전압(Vg)이 낮을수록 베이스의 정전위가 낮아지기 때문에 드레인(콜렉터)과 소스(에미터) 사이의 전압(Vds(ce))이 커져야만 밴드 대 밴드 터널링 및/또는 임팩트 이온화에 의해서 NPN트랜지스터가 온될 수 있기 때문이다.
도 4는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것으로, 메모리 셀 어레이(100), 로우 제어부(30), 및 컬럼 제어부(40)로 구성되고, 메모리 셀 어레이(100)는 n개의 워드 라인들(WL1, WL2, ..., WLn), m개의 비트 라인들(BL1, BL2, ..., BLm), 및 n개의 소스 라인들(SL1, SL2, ..., SLn)각각에 연결된 게이트, 드레인, 소스 및 플로팅 바디를 가진 메모리 셀들(MC11, MC12, ..., MCmn)로 구성된 메모리 셀 어레이 블록(10) 및 비트 라인들(BL1, BL2, ..., BLm) 각각에 연결되어 있는 센스 앰프들(20)로 구성되어 있다. 도 4에서, 로우 제어부(30)와 컬럼 제어부(40)는 하나의 제어부로 구성될 수도 있다. 또한, 도시하지는 않았지만, 로우 제어부(30)는 소스 라인 디코더, 소스 라인 드라이버, 워드 라인 디코더, 및 워드 라인 드라이버로 구성될 수 있다.
메모리 셀 어레이(100)의 워드 라인들(WL1, WL2, ..., WLn)과 소스 라인들(SL1, SL2, ..., SLn)이 동일 방향으로 배치되고, 비트 라인들(BL1, BL2, ..., BLm)은 워드 라인과 직교하는 방향으로 배치되어 있다. 그리고, 메모리 셀 어레이(100)의 메모리 셀들(MC11, MC12, ..., MCmn) 각각의 게이트는 해당 워드 라인들(WL1, WL2, ..., WLn)에 연결되고, 각각의 소스는 해당 소스 라인들(SL1, SL2, ..., SLn)에 연결되고, 각각의 드레인은 해당 비트 라인들(BL1, BL2, ..., BLm)에 연결된다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록(10)은 워드 라인들(WL1, WL2, ..., WLn)중 선택된 하나의 워드 라인, 소스 라인들(SL1, SL2, ..., SLn)중 선택된 하나의 소스 라인, 및 비트 라인들(BL1, BL2, ..., BLm)에 의해서 선택된 메모리 셀들을 통하여 바이폴라 전류를 흐르게 하거나 흐르지 않게 함에 의해서 데이터 “1” 또는 데이터 “0”을 라이트/리드한다. 센스 앰프들(20)은 로우 제어부(30)로부터 출력되는 리드 인에이블 신호(RDE), 리스토어 신호(RES), 및 프리차지 신호(PRE)와 컬럼 제어부(40)로부터 출력되는 금지 신호(INH) 및 라이트 인에이블 신호(WRE)에 응답하여 비트 라인들(BL1, BL2, ..., BLm)을 제어하여 선택된 메모리 셀에 데이터를 라이트/리드 하고, 리드 동작 후 데이터 "0"이 저장된 메모리 셀에 대해 리스토어 동작을 수행하고, 리프레쉬 동작시 데이터 "0"이 저장된 메모리 셀에 대해 리프레쉬 동작을 수행한다. 또한, 센스 앰프들(20)은 비트 라인들(BL1, BL2, ..., BLm)을 제어하여 선택 되지 않은 메모리 셀에 데이터가 라이트/리드되는 것을 방지할 수도 있다. 로우 제어부(30)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 워드 라인들(WL1, WL2, ..., WLn) 및 소스 라인들(SL1, SL2, ..., SLn)을 제어하여 메모리 셀들을 선택하고, 라이트 신호(WR), 리드 신호(RD), 및 리프레쉬 명령(REF)에 응답하여 리드 인에이블 신호(RDE), 리스토어 신호(RES), 및 프리차지 신호(PRE)를 출력한다. 컬럼 제어부(40)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 비트 라인들(BL1, BL2, ..., BLm)을 제어하여 선택된 메모리 셀에/로부터 데이터 "1" 또는 데이터 "0"을 라이트/리드한다. 컬럼 제어부(40)는 라이트 신호(WR) 또는 리드 신호(RD) 및 어드레스 신호(ADD)에 응답하여 비선택된 메모리 셀들에 데이터가 라이트 및 리드되는 것을 방지하기 위해 금지 신호(inh)를 출력하도록 구성될 수도 있다. 로우 제어부(30)로 인가되는 어드레스는 로우 어드레스이고, 컬럼 제어부(40)로 인가되는 어드레스는 컬럼 어드레스인 것이 바람직하다.
도 5는 도 4에 나타낸 본 발명의 반도체 메모리 장치의 센스 앰프(20)의 일실시예를 나타낸 것으로서, 센스 앰프(20)는 리드 블록(21), 리스토어 블록(22), 및 라이트 블록(23)으로 구성되어 있다.
도 5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
리드 블록(21)은 리드 인에이블 신호(RDE) 및 프리차지 신호(PRE)에 응답하여 해당하는 비트 라인들(BL1, BL2, ..., BLm)의 신호를 센싱하여 출력하고, 해당하는 비트 라인들(BL1, BL2, ..., BLm)을 프리차지 한다. 리스토어 블록(22)은 리 스토어 인에이블 신호(RES)에 응답하여 해당하는 비트 라인들(BL1, BL2, ..., BLm)을 제어하여 데이터 "0"이 저장된 메모리 셀에 대해서만 리스토어 동작 또는 리프레쉬 동작을 수행한다. 라이트 블록(23)은 라이트 인에이블 신호(WRE)에 응답하여 해당하는 비트 라인들(BL1, BL2, ..., BLm)을 제어하여 선택된 메모리 셀에 데이터 "0" 또는 데이터 "1"을 라이트한다. 또한, 라이트 블록(23)은 금지 신호(inh)에 응답하여 선택되지 않은 메모리 셀에 데이터가 라이트/리드 되는 것을 방지할 수도 있다.
도 6은 도 5에 나타낸 본 발명의 반도체 메모리 장치의 센스 앰프(20)의 일실시예의 라이트 동작을 설명하기 위한 동작 타이밍도를 나타내는 것으로, 실선으로 표시된 것은 데이터 “0” 라이트에 관련된 선을, 점선으로 표시된 것은 데이터 “1” 라이트에 관련된 선을 각각 나타낸다. 도 6의 타이밍도는 선택된 하나의 워드 라인에 연결된 모든 메모리 셀들에 대한 데이터 라이트 동작을 수행하는 경우의 타이밍도를 나타내는 것이다.
도 6에 나타낸 타이밍도를 이용하여 본 발명의 반도체 메모리 장치의 센스 앰프(20)의 라이트 동작을 설명하면 다음과 같다.
먼저, 메모리 셀들(MC1)에 데이터 “0”을 라이트하는 경우의 동작을 설명하면 다음과 같다.
기간(T1)에서, 로우 제어부(30)가 소스 라인(SL1)으로 2V의 전압, 워드 라인(WL1)으로 0V의 전압을 인가하여 메모리 셀들(MC11, MC21, ..., MCm1)을 선택하고, 로우 레벨의 리드 인에이블 신호(RDE), 프리차지 신호(PRE), 및 리스토어 신 호(RES)를 출력하고, 컬럼 제어부(40)가 하이 레벨의 라이트 인에이블 신호(WRE)를 출력한다. 또한, 데이터 입출력 라인(data)으로 로우 레벨의 신호가 입력되고, 따라서, 노드(n5)의 전압은 로우 레벨이 된다. 노드(n5)의 전압이 로우레벨이므로 PMOS 트랜지스터(P3)는 온되고, NMOS 트랜지스터(N7)는 오프되어, 노드(n4)의 전압은 데이터 "0" 라이트 전압 레벨(V_D0, 예를 들면, 0.5V)이 된다. 하이 레벨의 라이트 인에이블 신호(WRE)에 의해 NMOS 트랜지스터(N6)가 온되므로, 해당하는 비트 라인(BL)의 전압도 데이터 "0" 라이트 전압 레벨이 된다.
만일 메모리 셀(MC11, MC21, ..., MCm1)에 데이터 “0”이 저장되어 있었다면, 메모리 셀들(MC11, MC21, ..., MCm1)의 드레인(콜렉터)과 소스(에미터)사이의 전압(Vds(ce))이 1.5V가 되고, 메모리 셀들(MC11, MC21, ..., MCm1)의 플로팅 바디내의 작은 수의 정공을 방출하거나 방출하지 않음에 의해서 데이터 “0”상태를 유지하게 된다. 즉, 도 3의 그래프로부터 알 수 있듯이 NPN트랜지스터가 오프되어 바이폴라 전류(Ids(ce))가 거의 흐르지 않게 된다. 만일 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 “1”이 저장되어 있었다면, 메모리 셀들(MC11, MC21, ..., MCm1)의 드레인(콜렉터)과 소스(에미터)사이의 전압(Vds(ce))이 1.5V가 되고, 이에 따라 메모리 셀들(MC11, MC21, ..., MCm1)의 베이스와 콜렉터 사이의 밴드 대 밴드 터널링 및/또는 임팩트 이온화가 미약하게 되어 메모리 셀들(MC11, MC21, ..., MCm1)의 플로팅 바디로 주입되는 정공보다 플로팅 바디에 축적된 정공이 에미터를 통하여 더 많이 빠져나가게 됨으로 인해서 메모리 셀들(MC11, MC21, ..., MCm1)은 데이터 “0”을 저장하게 된다. 상술한 바와 같은 방법으로 메모리 셀들(MC11, MC21, ..., MCm1)에 대한 데이터 “0” 라이트 동작이 수행되게 된다.
다음으로, 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 “1”을 라이트하는 경우의 동작을 설명하면 다음과 같다.
기간(T1)에서, 로우 제어부(30)가 소스 라인(SL1)으로 2V의 전압, 워드 라인(WL1)으로 0V의 전압을 인가하여 메모리 셀들(MC11, MC21, ..., MCm1)을 선택하고, 로우 레벨의 리드 인에이블 신호(RDE), 프리차지 신호(PRE), 및 리스토어 신호(RES)를 출력하고, 컬럼 제어부(40)가 하이 레벨의 라이트 인에이블 신호(WRE)를 출력한다. 또한, 데이터 입출력 라인(data)으로 하이 레벨의 신호가 입력되고, 따라서, 노드(n5)의 전압은 하이 레벨이 된다. 노드(n5)의 전압이 하이 레벨이므로, PMOS 트랜지스터(P3)는 오프되고, NMOS 트랜지스터(N7)는 온되어 노드(n4)의 전압은 데이터 "1" 라이트 전압 레벨(V_D1, 예를 들면, 0V)이 된다. 하이 레벨의 라이트 인에이블 신호(WRE)에 의해 NMOS 트랜지스터(N6)가 온되므로, 해당하는 비트 라인(BL)의 전압도 데이터 "1" 라이트 전압 레벨이 된다.
만일 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 “0”이 저장되어 있었다면, 메모리 셀들(MC11, MC21, ..., MCm1)의 드레인(콜렉터)과 소스(에미터) 사이의 전압(Vds(ce))이 2V가 되고, 이에 따라 메모리 셀들(MC11, MC21, ..., MCm1)의 베이스와 콜렉터 사이의 밴드 대 밴드 터널링 및/또는 임팩트 이온화가 활발하게 일어나서 플로팅 바디로 정공의 주입이 많아지게 되고, 이에 따라 NPN트랜지스터가 온되어 바이폴라 전류가 흐르게 되고 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 “1”이 라이트되게 된다. 반면에 만일 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 “1”이 저장되어 있었다면, 메모리 셀들(MC11, MC21, ..., MCm1)의 드레인(콜렉터)과 소스(에미터) 사이의 전압(Vds(ce))이 2V가 되고, 이에 따라 메모리 셀들(MC1)의 베이스와 콜렉터사이의 밴드 대 밴드 터널링 및/또는 임팩트 이온화가 일어나서 데이터 “1”이 라이트되게 된다.
소스 라인(SL1), 및 워드 라인(WL1)의 전압이 상승하는 시점은 타이밍도에 도시된 것처럼, 순차적으로 이루어지는 것이 바람직하다.
다음으로, 프리차지 동작을 설명하면 다음과 같다.
기간(T2)에서, 로우 제어부(30)가 워드 라인(WL1)으로 -1V의 전압, 소스 라인(SL1)으로 2V의 전압을 인가하고, 하이 레벨의 리드 인에이블 신호(RDE) 및 프리차지 신호(PRE)와 로우 레벨의 리스토어 신호(RES)를 출력하고, 컬럼 제어부(40)가 로우 레벨의 라이트 인에이블 신호(WRE)를 출력한다. 프리차지 신호(PRE)가 하이 레벨이므로 NMOS 트랜지스터(N2)가 온되어 노드(n1)의 전압은 접지 전압 레벨이 되고, 리드 인에이블 신호(RDE)가 하이 레벨이므로 NMOS 트랜지스터(N1)가 온되어 비트 라인(BL)은 접지 전압 레벨로 프리차지된다. 또한, 프리차지 신호(PRE)가 하이 레벨이므로 PMOS 트랜지스터(P1)가 온되어 노드(n2)는 프리차지 전압 레벨(V_pre)로 프리차지 된다.
도시하지는 않았지만, 기간(T1)에서 컬럼 제어부(40)에서 금지 신호(inh)를 활성화시켜 워드 라인(WL1) 및 소스 라인(SL1)에 연결된 메모리 셀들(MC11, MC21, ..., MCm1) 중 선택되지 않은 메모리 셀에 대한 데이터 라이트 동작을 막을 수 있다. 예를 들면, 메모리 셀들(MC21, MC32, ..., MCm1)이 선택되지 않은 경우에 비트 라인들(BL2, BL3, ..., BLm)에 연결된 센스 앰프들로 출력되는 금지 신호(inh)를 활성화시켜 메모리 셀들(MC21, MC32, ..., MCm1)에 대한 데이터 라이트 동작을 막을 수 있다. 즉, 하이 레벨의 금지 신호(inh)가 인가되면 NMOS 트랜지스터(N8)가 온되어 비트 라인(BL)의 전압은 금지 전압 레벨(V_inh, 예를 들면, 1V)이 되고, 따라서 메모리 셀의 드레인(콜렉터)과 소스(에미터) 사이의 전압(Vds(ce))이 1V가 되어 메모리 셀들에 대한 데이터 "0" 및 데이터 "1" 라이트가 방지된다. 즉, 메모리 셀에 데이터 "1"이 라이트되어 있었다면, NPN 트랜지스터의 순방향 전압이 충분하지 않아 플로팅 바디에 축적된 정공이 빠져나가지 않게 되고, 데이터 "0"이 라이트되어 있었다면 플로팅 바디에 정공이 주입되지 않아 데이터 "1" 라이트가 방지된다.
도 7은 도 5에 나타낸 본 발명의 반도체 메모리 장치의 센스 앰프(20)의 일실시예의 리드 동작 및 리스토어 동작을 설명하기 위한 동작 타이밍도를 나타내는 것으로, 실선으로 표시된 것은 데이터 “0” 리드 및 리스토어에 관련된 선을, 점선으로 표시된 것은 데이터 “1” 리드 및 리스토어에 관련된 선을 각각 나타낸다. 도 6의 타이밍도는 선택된 하나의 워드 라인에 연결된 모든 메모리 셀들에 대한 데이터 리드 및 리스토어 동작을 수행하는 경우의 타이밍도를 나타내는 것이다.
도 7에 나타낸 타이밍도를 이용하여 본 발명의 반도체 메모리 장치의 센스 앰프(20)의 리드 및 리스토어 동작을 설명하면 다음과 같다.
기간(T1)에서, 로우 제어부(30)가 워드 라인(WL1)으로 -1V의 전압, 소스 라인(SL1)으로 2V의 전압을 인가하여 메모리 셀들(MC11, MC21, ..., MCm1)을 선택하 고, 하이 레벨의 리드 인에이블 신호(RDE)와 로우 레벨의 프리차지 신호(PRE) 및 리스토어 신호(RES)를 출력하고, 컬럼 제어부(40)가 로우 레벨의 라이트 인에이블 신호(WRE)를 출력한다. 비트 라인(BL)의 전압은 이전의 프리차지 동작에 의해 0V로 프리차지되어 있으므로, 메모리 셀들(MC11, MC21, ..., MCm1)의 소스와 드레인사이의 전압(Vds(ce))이 2V가 된다. 또한, 노드(n2)의 전압은 이전의 프리차지 동작에 의해 프리차지 전압 레벨(V_pre)이 된다.
만일, 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 “0”이 저장되어 있었다면 NPN트랜지스터가 오프되어 바이폴라 전류가 흐르지 않게 되고, 따라서, 비트 라인(BL)의 전압은 유지된다. 하이 레벨의 리드 인에이블 신호(RDE)에 의해 NMOS 트랜지스터(N1)가 온되어 노드(n1)의 전압은 비트 라인(BL)과 동일한 레벨이 되고, 따라서 NMOS 트랜지스터(N3)가 오프되어 노드(n2)의 전압은 프리차지 전압 레벨(V_pre)을 유지하고, 따라서 노드(n5)의 전압은 로우 레벨이 된다.
만일, 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 “1”이 저장되어 있었다면 NPN트랜지스터가 온되어 메모리 셀들(MC11, MC21, ..., MCm1)의 소스에서 드레인으로 바이폴라 전류가 흐르게 되고, 따라서 비트 라인(BL)이 충전되어 비트 라인(BL)의 전압이 상승한다. 하이 레벨의 리드 인에이블 신호(RDE)에 의해 NMOS 트랜지스터(N1)가 온 되어 노드(n1)의 전압은 비트 라인(BL)과 동일한 레벨이 되고, 따라서 NMOS 트랜지스터(N3)가 온 되어 노드(n2)의 전압은 감소하고, 따라서 노드(n5)의 전압은 하이 레벨이 된다. 노드(n5)의 전압은 데이터 입출력 라인(data)으로 전송된다.
기간(T3)에서, 로우 제어부(30)는 워드 라인(WL1)으로 0V의 전압, 소스 라인(SL1)으로 2V의 전압을 인가하여 메모리 셀들(MC11, MC21, ..., MCm1)을 선택하고, 로우 레벨의 리드 인에이블 신호(RDE) 및 프리차지 신호(PRE)와 하이 레벨의 리스토어 신호(RES)를 출력하고, 컬럼 제어부(40)는 로우 레벨의 라이트 인에이블 신호(WRE)를 출력한다.
만일, 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 “0”이 저장되어 있었다면 상술한 바와 같이 노드(n5)의 전압은 로우 레벨이 되고, 따라서 PMOS 트랜지스터(P2)는 온 되고, NMOS 트랜지스터(N5)는 오프 되어 노드(n3)의 전압은 데이터 "0" 라이트 전압(V_D0, 예를 들면, 0.5V)이 된다. 리스토어 신호(RES)가 하이 레벨이므로 NMOS 트랜지스터(N4)는 온 되고, 따라서 비트 라인의 전압도 데이터 "0" 라이트 전압 레벨이 되어 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 "0"이 리스토어 된다. 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 "0"이 리스토어 되는 과정은 상술한 도 6의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
만일, 메모리 셀들(MC11, MC21, ..., MCm1)에 데이터 "1"이 저장되어 있었다면 상술한 바와 같이 노드(n5)의 전압은 하이 레벨이 되고, 따라서 PMOS 트랜지스터(P2)는 오프 되고, NMOS 트랜지스터(N5)는 온 되어 노드(n3)의 전압은 금지 전압 레벨(V_inh, 예를 들면, 1V)이 된다. 리스토어 신호(RES)가 하이 레벨이므로 NMOS 트랜지스터(N4)는 온 되고, 따라서 비트 라인(BL)의 전압도 금지 전압 레벨이 되어 메모리 셀들(MC11, MC21, ..., MCm1)에 대한 데이터 "1"의 리스토어 과정은 수행되지 않는다. 이는 상술한 도 6의 동작 설명 중 데이터 라이트가 금지되는 것에 대한 설명을 참고로 하면 쉽게 이해될 것이다.
기간(T4)에서, 로우 제어부(30)가 워드 라인(WL1)으로 -1V의 전압, 소스 라인(SL1)으로 0V의 전압을 인가하고, 하이 레벨의 리드 인에이블 신호(RDE) 및 프리차지 신호(PRE)와 로우 레벨의 리스토어 신호(RES)를 출력하고, 컬럼 제어부(40)가 로우 레벨의 라이트 인에이블 신호(WRE)를 출력한다. 따라서, 비트 라인(BL)은 접지 전압 레벨로 프리차지 되고, 노드(n2)는 프리차지 전압 레벨(V_pre)로 프리차지 된다. 이는 상술한 도 6의 동작 설명을 참고로 하면 쉽게 이해될 것이다.
도시하지는 않았지만, 기간(T1)에서 컬럼 제어부(40)에서 금지 신호(inh)를 활성화시켜 워드 라인(WL1) 및 소스 라인(SL1)에 연결된 메모리 셀들(MC11, MC21, ..., MCm1) 중 선택되지 않은 메모리 셀에 대한 데이터 리드 동작을 막을 수도 있다. 데이터 리드 동작이 금지되는 것은 상술한 도 6의 동작 설명 중 데이터 라이트가 금지되는 것에 대한 설명을 참고로 하면 쉽게 이해될 것이다.
본 발명의 반도체 메모리 장치는 도 7에서 설명한 리드 및 리스토어 동작을 수행함으로써 리프레쉬 동작을 수행하도록 구성될 수도 있다. 즉, 리프레쉬 기간에 도달하거나, 리프레쉬 명령(REF)이 인가되면, 로우 제어부(30)는 워드 라인들(WL1, WL2, ..., WLn) 및 소스 라인들(SL1, SL2, ..., SLn)을 순차적으로 제어하고, 리드 인에이블 신호 및 리스토어 신호를 출력하여 메모리 셀들((MC11, MC21, ..., MCm1), (MC12, MC22, ..., MC2m), ..., (MCn1, MCn2, ..., MCnm))에 대해 순차적으로 리드 및 리스토어 동작을 수행함으로써 리프레쉬 동작을 수행하도록 구성될 수도 있다.
상술한 실시예의 반도체 메모리 장치는 메모리 셀들의 플로팅 바디 트랜지스터들의 각각의 게이트, 소스, 및 드레인이 복수개의 워드 라인들, 소스 라인들, 비트 라인들 중 해당하는 워드 라인, 소스 라인, 및 비트 라인과 각각 연결되는 경우를 설명하였지만, 인접한 2개씩의 메모리 셀들의 플로팅 바디 트랜지스터들의 드레인이 공통으로 형성되어 복수개의 비트 라인들 중 해당하는 비트 라인에 연결되는 경우에도 적용 가능하며, 인접한 2개씩의 메모리 셀들의 플로팅 바디 트랜지스터들의 소스가 공통으로 형성되어 복수개의 소스 라인들 중 해당하는 소스 라인에 연결되는 경우에도 적용 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 플로팅 바디 트랜지스터의 실시예의 구조를 나타내는 것이다.
도 2는 도 1에 나타낸 플로팅 바디 트랜지스터의 구조의 등가도를 나타내는 것이다.
도 3은 본 발명의 플로팅 바디 트랜지스터의 DC특성을 나타내는 그래프이다.
도 4는 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 가지는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 일실시예의 구성을 나타내는 것이다.
도 5는 도 4에 나타낸 본 발명의 반도체 메모리 장치의 센스 앰프의 일실시예의 구성을 나타내는 것이다.
도 6은 도 5에 나타낸 본 발명의 반도체 메모리 장치의 센스 앰프의 라이트 동작을 설명하기 위한 동작 타이밍도이다.
도 7은 도 5에 나타낸 본 발명의 반도체 메모리 장치의 센스 앰프의 리드 및 리스토어 동작을 설명하기 위한 동작 타이밍도이다.

Claims (20)

  1. 복수개의 워드 라인들, 복수개의 소스 라인들 및 복수개의 비트 라인들 각각의 사이에 연결되고 플로팅 바디를 가지는 트랜지스터를 구비한 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이 블록; 및
    상기 복수개의 비트 라인들 각각에 연결된 복수개의 센스 앰프들을 구비하는 메모리 셀 어레이를 구비하고,
    상기 복수개의 센스 앰프들 각각은 리드 동작시 해당하는 상기 비트 라인의 신호를 증폭하여 데이터 입출력 라인으로 출력하고, 리스토어 동작시 상기 데이터 입출력 라인이 데이터 "0" 상태이면 해당하는 상기 비트 라인으로 제1 전압을 인가하여 선택된 상기 메모리 셀에 데이터 "0"을 리스토어하고, 상기 데이터 입출력 라인이 데이터 "1" 상태이면 해당하는 상기 비트 라인으로 상기 제1 전압보다 높은 제2 전압을 인가하여 선택된 상기 메모리 셀에 데이터 "1"의 리스토어를 방지하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수개의 센스 앰프들 각각은
    해당하는 상기 비트 라인으로 상기 제1 전압을 인가하여 선택된 상기 메모리 셀에 데이터 "0"을 라이트하고, 해당하는 상기 비트 라인으로 상기 제1 전압보다 낮은 제3 전압을 인가하여 선택된 상기 메모리 셀에 데이터 "1"을 라이트하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 복수개의 메모리 셀들 각각은
    바이폴라 접합 동작에 의해 유발되는 전류에 의해 데이터를 라이트 및 리드하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 복수개의 센스 앰프들 각각은
    리드 동작시 리드 인에이블 신호에 응답하여 상기 비트 라인의 전압을 증폭하여 데이터 입출력 라인으로 출력하고, 프리차지 동작시상기 리드 인에이블 신호 및 프리차지 신호에 응답하여 상기 비트 라인을 접지 전압 레벨로 프리차지 하는 리드 블록;
    리스토어 동작시 리스토어 신호에 응답하여 상기 데이터 입출력 라인의 전압에 따라 상기 제1 전압 또는 상기 제2 전압을 상기 비트 라인으로 인가하는 리스토어 블록; 및
    라이트 동작시 라이트 인에이블 신호에 응답하여 상기 데이터 입출력 라인의 전압에 따라 상기 제1 전압 또는 상기 제3 전압을 상기 비트 라인으로 인가하는 라이트 블록을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 리드 블록은
    리드 인에이블 신호에 응답하여 상기 비트 라인과 제1 노드를 연결하는 전송 게이트;
    프리차지 신호에 응답하여 상기 제1 노드를 접지 전압 레벨로, 제2 노드를 프리차지 전압 레벨로 프리차지하는 프리차지부; 및
    상기 제1 노드의 신호를 증폭하여 상기 데이터 입출력 라인으로 출력하는 센싱부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 전송 게이트는
    상기 비트 라인과 상기 제1 노드 사이에 연결되고, 상기 리드 인에이블 신호가 인가되는 게이트를 구비하는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 프리차지부는
    상기 제1 노드와 접지 전압 사이에 연결되고, 상기 프리차지 신호가 인가되는 게이트를 구비하는 제2 NMOS 트랜지스터;
    상기 프리차지 신호를 반전시켜 출력하는 제1 인버터; 및
    상기 프리차지 전압과 상기 제2 노드 사이에 연결되고, 상기 제1 인버터의 출력 신호가 인가되는 게이트를 구비하는 제1 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 센싱부는
    상기 제2 노드와 상기 접지 전압 사이에 연결되고 상기 제1 노드의 신호가 인가되는 게이트를 구비하는 제3 NMOS 트랜지스터; 및
    상기 제2 노드와 상기 데이터 입출력 라인 사이에 연결되고, 상기 제2 노드의 신호를 반전시키고 증폭하여 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제4항에 있어서, 상기 리스토어 블록은
    상기 비트 라인과 제3 노드 사이에 연결되고 상기 리스토어 신호가 인가되는 게이트를 구비하는 제4 NMOS 트랜지스터;
    상기 제3 노드와 상기 제1 전압 사이에 연결되고, 상기 데이터 입출력 라인의 신호가 인가되는 게이트를 구비하는 제2 PMOS 트랜지스터; 및
    상기 제3 노드와 상기 제2 전압 사이에 연결되고, 상기 데이터 입출력 라인의 신호가 인가되는 게이트를 구비하는 제5 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제4항에 있어서, 상기 라이트 블록은
    상기 비트 라인과 제4 노드 사이에 연결되고, 상기 라이트 인에이블 신호가 인가되는 게이트를 구비하는 제6 NMOS 트랜지스터;
    상기 제4 노드와 상기 제1 전압 사이에 연결되고, 상기 데이터 입출력 라인의 신호가 인가되는 게이트를 구비하는 제3 PMOS 트랜지스터; 및
    상기 제4 노드와 상기 제3 전압 사이에 연결되고, 상기 데이터 입출력 라인 의 신호가 인가되는 게이트를 구비하는 제7 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제4항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 입력되는 라이트 명령, 리드 명령, 및 어드레스 신호에 응답하여 상기 복수개의 워드 라인들 및 상기 복수개의 소스 라인들을 제어하고, 상기 리드 인에이블 신호, 상기 프리차지 신호, 상기 라이트 인에이블 신호, 및 상기 리스토어 신호를 출력하는 제어부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제어부는
    라이트 동작 시의 제1 기간에 하나의 워드 라인으로 제4 전압의 신호를 인가하고, 하나의 소스 라인으로 상기 제4 전압보다 높은 제5 전압의 신호를 인가하고, 상기 라이트 인에이블 신호를 활성화시켜 라이트 동작을 수행하고, 상기 라이트 동작 시의 제2 기간에 상기 하나의 워드 라인으로 상기 제4 전압보다 낮은 제6 전압의 신호를 인가하고, 상기 하나의 소스 라인으로 상기 제4 전압의 신호를 인가하고, 상기 리드 인에이블 신호 및 상기 프리차지 신호를 활성화시켜 프리차지 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제어부는
    리드 및 리스토어 동작 시의 제1 기간에 상기 하나의 워드 라인으로 상기 제6 전압의 신호를 인가하고, 상기 하나의 소스 라인으로 상기 제5 전압을 인가하고, 상기 리드 인에이블 신호를 활성화시켜 리드 동작을 수행하고, 상기 리드 및 리스토어 동작 시의 제2 기간에 상기 하나의 워드 라인으로 상기 제4 전압의 신호를 인가하고 상기 하나의 소스 라인으로 상기 제5 전압을 인가하고 상기 리스토어 신호를 활성화시켜 리스토어 동작을 수행하고, 상기 리드 및 리스토어 동작 시의 제3 기간에 상기 하나의 워드 라인으로 상기 제4 전압보다 낮은 제6 전압의 신호를 인가하고, 상기 하나의 소스 라인으로 상기 제4 전압의 신호를 인가하고, 상기 리드 인에이블 신호 및 상기 프리차지 신호를 활성화시켜 상기 프리차지 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 제어부는
    외부로부터 입력되는 리프레쉬 명령이 활성화되거나 리프레쉬 주기에 도달하면 상기 복수개의 워드 라인들 중 하나 또는 그 이상의 워드 라인들에 연결된 메모리 셀들에 대하여 순차적으로 상기 리드 및 리스토어 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제4항에 있어서, 상기 복수개의 센스 앰프들 각각은
    금지 신호에 응답하여 해당하는 상기 비트 라인으로 상기 제2 전압을 인가하여 해당하는 상기 메모리 셀에 데이터가 라이트 되는 것을 방지하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 복수개의 센스 앰프들 각각은
    상기 비트 라인과 상기 제2 전압 사이에 연결되고 상기 금지 신호가 인가되는 게이트를 구비하는 제8 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서, 상기 제어부는
    상기 라이트 동작시 비선택된 적어도 하나의 메모리 셀의 비트 라인과 연결된 센스 앰프로 출력되는 상기 금지 신호를 활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  18. 리드 동작시 플로팅 바디 트랜지스터를 구비하는 메모리 셀과 연결된 비트 라인의 전압을 증폭하여 데이터 입출력 라인으로 출력하고, 프리차지 동작시 상기 비트 라인을 접지 전압 레벨로 프리차지 하는 리드 블록;
    리스토어 동작시 상기 데이터 입출력 라인의 전압에 응답하여 제1 전압을 상기 비트 라인으로 인가하여 상기 메모리 셀에 데이터 "0"을 리스토어하거나, 상기 제1 전압보다 높은 제2 전압을 상기 비트 라인으로 인가하여 상기 메모리 셀에 데이터 "1"의 리스토어를 방지하는 리스토어 블록; 및
    라이트 동작시 상기 데이터 입출력 라인의 전압에 응답하여 상기 제1 전압을 상기 비트 라인으로 인가하여 상기 메모리 셀에 데이터 "0"을 라이트하거나, 상기 제1 전압보다 낮은 제3 전압을 상기 비트 라인으로 인가하여 상기 메모리 셀에 데이터 "1"을 라이트하는 라이트 블록을 구비하는 것을 특징으로 하는 센스 앰프.
  19. 제18항에 있어서, 상기 리드 블록은
    리드 인에이블 신호에 응답하여 상기 비트 라인과 제1 노드를 연결하는 전송 게이트;
    프리차지 신호에 응답하여 상기 제1 노드를 접지 전압 레벨로, 제2 노드를 프리차지 전압 레벨로 프리차지하는 프리차지부; 및
    상기 제1 노드의 신호를 증폭하여 상기 데이터 입출력 라인으로 출력하는 센싱부를 구비하는 것을 특징으로 하는 센스 앰프.
  20. 제18항에 있어서, 상기 센스 앰프는
    금지 신호에 응답하여 해당하는 상기 비트 라인으로 상기 제2 전압을 인가하여 해당하는 상기 메모리 셀에 데이터가 라이트 되는 것을 방지하는 금지부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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