CN101231882A - 半导体集成电路及其操作方法 - Google Patents
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Abstract
提供了一种半导体集成电路及其操作方法。一个实施例包括多条字线、多条源极线、与所述多条字线交叉的多条位线，以及在多条字线和多条位线的交叉点形成的多个存储器单元。所述多个存储器单元的每一个为浮置体单元。每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一。至少一个位线和源极线选择电路被配置成选择性地将多条位线中的每一条连接到第一输出位线，并且选择性地将源极线连接到源极电压。至少一个读出放大器被配置成基于第一输出位线上的电压读出数据。
Description
技术领域
本发明涉及半导体集成电路，具体涉及半导体集成存储器电路及其操作方法、以及半导体集成电路存储器中的读出放大的方法。
背景技术
图1图示出现有技术的集成半导体存储器电路。如示，所述存储器电路包括存储器阵列和读出结构100，以下将关于图2-图4对其更详细描述。命令译码器102接收命令CMD(例如，读、写等)，并且将所述命令译码为用于控制行译码器104和列译码器106的控制信号。行译码器104和列译码器106接收所述控制信号和地址信息，并且基于所述控制信号和地址信息生成驱动信号。例如，行译码器104生成字线驱动信号来驱动所述存储器阵列和读出结构100的字线WL。列译码器106生成用于驱动所述存储器阵列和读出结构100的位线选择器的位线选择信号BLS。从所述存储器阵列和读出结构100输出的数据被输出到输入/输出(I/O)线上，并且该输出数据由I/O读出放大器108读出。
图2示出存储器阵列和读出结构100中的单元阵列1以及与其连接的数据读出电路3的构造。DRAM单元MC由具有浮置态的沟道体(channel body)的一个MISFET构成。这种类型的存储器单元更通常也被称作浮置体单元。图3中示出使用n沟道MISFET的DRAM单元MC的结构。如图3所示，DRAM单元MC具有硅衬底10、通过如氧化硅膜的绝缘膜11与硅衬底10隔离的p型硅层12、其间形成有栅极绝缘膜13的栅极电极14、以及分别是源极和漏极的n型扩散区域15和16。n型扩散区域15和16之间的p型硅层12用作沟道体。
如图4所示构造存储器单元阵列1。特别地，每个DRAM单元MC具有彼此隔离的浮置沟道体，DRAM单元MC的源极固定在参考电压(地电位)，在一个方向上对齐的DRAM单元的栅极连接到字线WL，并且在与字线WL相交的方向上对齐的DRAM单元的漏极连接到位线BL。
DRAM单元MC动态存储第一数据状态和第二数据状态，在第一数据状态中作为沟道体的p型硅层12被设置在第一电位，而在第二数据状态中p型硅层12被设置在第二电位。更特别地，第一数据状态以一种方式写入，其中将高正电平电压施加到选择的字线WL和选择的位线BL，以使得选择的DRAM单元执行五极管操作，并且由发生在漏结附近的碰撞电离(impactionization)生成的多数载流子(n沟道情况下的空穴)被保存在沟道体内。其例如是数据“1”。第二数据状态以一种方式写入，其中将高电平电压施加到选择的字线WL来通过电容耦合提高沟道体电位，而选择的位线BL的电位被设置在低电平，并且将前向偏置电流发送到沟道体和选择的DRAM单元的漏极的结，以便将沟道体内的多数载流子发射到漏极中。其例如是数据“0”。还可以通过栅极感应的漏极泄漏(GIDL)以第一数据状态写DRAM单元MC。这里，将负电位施加到字线，而将正电位施加到位线。源极再次保持固定在参考接地电压。这使得栅/漏极区中的高电场重叠，并且发生从电子价带到导带的隧道效应(tunneling)。隧道效应的电子生成电子空穴对，并且当空穴移动到主体时，电子移动到漏极。因此，晶体管的体电位随碰撞电离而升高；然而，由GIDL生成的电流远小于随碰撞电离生成的电流。
作为由沟道体电位偏置衬底的结果，在数据“1”的情况下的阈值电压Vth1低于数据“0”的情况下的阈值电压Vth0。因此，在数据读操作时，可以通过检测由阈值电压差导致的单元电流差判断所述数据。
如将认识到的，这种特性的DRAM单元消除了对存储数据的电容器的需要，并且提供了集成半导体存储器电路的大小的进一步减小。
通过将单元电流与参考电流相比较来判断数据存储状态。作为参考电流的源，准备了如图2所示的哑(dummy)单元DMC。通常可以设计哑单元DMC，使得产生的参考电流处于当DRAM单元为数据“1”时的单元电流Icell1、和当DRAM单元为“0”时的单元电流Icell0之间的中间值。然而，在图2中，哑单元DMC由具有与DRAM单元MC相同的结构的两个MISFET构成，并且所述MISFET的漏极并行连接到为每个多位线提供的哑位线DBL。
数据“0”写入一个MISFET-MC0，而数据“1”写入另一个MISFET-MC1。这些MISFET-MC0和MC1的栅极分别连接到哑字线DWL1和DWL2。在数据读出操作时哑字线DWL1和DWL2被选择性地与选择的字线WL同时驱动。因此，经过哑位线DBL的参考电流Iref由Iref＝Icell0+Icell1得到。相应地，在数据读出电路3中，生成作为检测的单元电流Icell的两倍的单元电流2.times.Icell，以与前述的参考电流Iref相比较。
如图2所示，数据读出电路3经由位线选择电路2a连接到单元阵列1的位线BL。位线选择电路2a是多路复用器，该多路复用器的每一个从多条位线中选择一条位线。在图1的示例中，每个位线选择电路2a响应于列译码器106的选择信号BSL0到BSL3，从4条位线BL0到BL3中选择一条线。多个数据读出电路3共享连接到哑位线DBL的参考电压生成电路6，为每一个多位线提供所述哑位线DBL。参考电压生成电路6在参考节点RSN中生成与前述的参考电流Iref相对应的参考电压，所述参考电流Iref经过哑位线DBL和哑位线选择电路2b。每个第一电流读出放大器4a包括电流镜像电路，所述电流镜像电路生成前述的双倍单元电流2.times.Icell，将其与参考电流Iref相比较，并且在读出节点SN中生成基于数据的电位。接着，提供第二读出放大器4b，每个第二读出放大器4b检测读出节点SN和参考节点RSN之间的电位差。
此外，在读出放大器4a和数据线DL(其经由位线选择电路2a连接到位线BL)之间、以及参考电压生成电路6和参考数据线RDL(通过控制信号DBSL将其经由哑位线选择电路2b连接到哑位线DBL)之间，提供箝位电路5，以在数据读出操作时用于分别抑制位线BL和哑位线DBL的电压升高。在数据读操作时，箝位电路5防止错误写入DRAM单元MC和哑单元DMC，更特别地，箝位电路5将位线BL和哑位线DBL的电压抑制在低电平，使得选择的存储器单元和哑单元在数据读出操作时执行三极管操作。
发明内容
本发明涉及半导体集成电路，并且各实施例涉及半导体集成存储器电路。
一个实施例包括多条字线、多条源极线、与所述多条字线交叉的多条位线，以及在多条字线和多条位线的交叉点形成的多个存储器单元。所述多个存储器单元中的每一个为浮置体单元。每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，且每个浮置体单元的源极连接到源极线之一。至少一个位线和源极线选择电路被配置以选择性地将多条位线中的每个连接到第一输出位线，并且选择性地将源极线连接到源极电压。至少一个读出放大器被配置以基于第一输出位线上的电压读出数据。
在一个实施例中，所述位线和源极线选择电路包括与每条位线相关联的第一开关结构和与每条源极线相关联的第二开关结构。每个第一开关结构被配置成选择性地将相关联的位线连接到第一输出位线，并且每个第二开关结构被配置成选择性地将相关联的源极线与源极电压相连接。
在一个实施例中，所述多条位线、多条字线和多个存储器单元形成成对单元存储器结构。
在另一个实施例中，所述多条位线、多条字线和多个存储器单元形成开放位线结构。
至少一个实施例进一步包括第一控制电路，所述第一控制电路被配置成控制所述位线和源极线选择电路的操作。
至少一个实施例包括第二控制电路，所述第二控制电路被配置成将电压施加到所述多条源极线。例如，所述第二控制电路被配置成根据存储器单元操作将不同的电压施加到所述多条源极线。
另一个实施例包括至少一条哑字线，和在所述哑字线和多条位线的交叉点形成的至少一行哑存储器单元。多个哑存储器单元中的每一个为浮置体单元。每个哑浮置体单元的栅极连接到所述哑字线，每个哑浮置体单元的漏极连接到位线之一，并且每个哑浮置体单元的源极连接到源极线之一。与偶数编号的位线相关联的哑存储器单元用于存储第一逻辑状态，而与奇数编号的位线相关联的哑存储器单元用于存储第二逻辑状态。所述第二逻辑状态与所述第一逻辑状态相反。均衡电路可以被配置成选择性地将每条奇数编号的位线和在前的偶数编号的位线相连接。
一个替代实施例进一步包括第一哑位线和第二哑位线、第一哑源极线和第二哑源极线、以及第一列哑存储器单元和第二列哑存储器单元。所述第一列哑存储器单元形成于多条字线和第一哑位线的交叉点。所述第二列哑存储器单元形成于多条字线和第二哑位线的交叉点。所述第一列存储器单元和第二列存储器单元中的每一个为浮置体单元。每个第一哑浮置体单元的栅极连接到字线之一，每个第一哑浮置体单元的漏极连接到第一哑位线，并且每个第一哑浮置体单元的源极连接到第二哑源极线。每个第二哑浮置体单元的栅极连接到字线之一，每个第二哑浮置体单元的漏极连接到第二哑位线，并且每个第二哑浮置体单元的源极连接到第二哑源极线。均衡电路被配置成选择性地将第一哑位线和第二哑位线相连接。位线和源极线选择电路可以被配置成选择性地将第一哑位线和第二哑位线中的每个连接至第二输出位线，并且选择性地将第一哑源极线和第二哑源极线连接至源极电压。读出放大器可以被配置成基于第一输出位线和第二输出位线上的电压读出数据。
在另一个实施例中，所述半导体集成电路包括多条字线、多条源极线、与所述多条字线交叉的多条位线，以及在多条字线和多条位线的交叉点形成的多个存储器单元。所述多个存储器单元中的每个为浮置体单元。每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一。位线和源极线选择电路可以被配置成选择性地将所述多条位线的每条连接到输出位线，并且选择性地将源极线连接到源极电压。读出放大器可以被配置成读出所述输出位线上的数据，并且控制电路可以被配置成控制所述位线和源极线选择电路的操作，并且控制施加到多条源极线的电压，使得所述读出放大器是电压读出放大器。
所述半导体集成电路的另一实施例包括多条字线、多条源极线、与所述多条字线交叉的多条位线，以及在多条字线和多条位线的交叉点形成的多个存储器单元。所述多个存储器单元中的每个为浮置体单元。每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一。选择电路可以被配置成选择性地在所述多条位线上输出数据，并且选择性地将电压施加到所述多条源极线，并且读出放大器可以被配置成读出输出位线上的数据。
所述半导体集成电路的另一个实施例包括多个存储器单元部分。每个存储器单元部分包括多条字线、多条源极线、与所述多条字线交叉的多条位线，以及在多条字线和多条位线的交叉点形成的多个存储器单元。所述多个存储器单元中的每个为浮置体单元。每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一。至少一个位线和源极线选择电路可以与每个存储器部分相关联。每个位线和源极线选择电路可以被配置成选择性地将相关联的存储器部分中的多条位线中的每条连接到所述存储器部件的输出位线，并且选择性地将所述存储器部分的多条源极线连接到源极电压。至少一个读出放大器可以与每个存储器部分相关联，并且每个读出放大器可以被配置成读出相关联的存储器单元部分的输出位线上的数据。
本发明还涉及操作半导体集成电路，并且其实施例贯注于操作半导体集成电路存储器。
在一个实施例中，所述半导体集成电路存储器包括多个存储器单元，所述多个存储器单元形成在多条字线和多条位线的交叉点上。所述多个存储器单元中的每个为浮置体单元。每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一。该实施例包括根据存储器单元操作将不同的电压施加到所述多条源极线上。
例如，如果数据1正被写入所述浮置体单元，则所述施加步骤可以将第一电压施加到所述浮置体单元的源极线，并且如果数据0正被写入所述浮置体单元，则可以将第二电压施加到所述浮置体单元的源极线。这里，所述第二电压不同于所述第一电压。
如另一个示例，所述施加步骤可以在读操作期间将不同于至少一个写操作期间施加的电压施加到所述浮置体单元的源极线。
本发明还涉及半导体集成电路存储器中的读出放大的方法。
在一个实施例中，所述半导体集成电路存储器包括多个存储器单元，所述多个存储器单元形成在多条字线和多条位线的交叉点上。所述多个存储器单元中的每一个为浮置体单元。每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一。该实施例包括选择性地将所述多条位线之一连接到输出位线，并且在读操作期间将不同于至少一个写操作期间施加的电压施加到所述浮置体单元的源极线。该实施例还包括使用电压读出放大器读出放大输出位线上的数据。
附图说明
从以下在此给出的详细描述和附图本发明将变得更完整地被理解，这些附图仅通过例示而给出，其中相同的附图标记指示各个附图中的相应部件，并且附图中：
图1图示了现有技术的集成半导体存储器电路。
图2显示图1的存储器阵列和读出结构中的单元阵列以及连接至其的数据读出电路的构造。
图3图示了使用n沟道MISFET的图2中的DRAM单元MC的结构。
图4图示了图2所示的存储器单元阵列的结构。
图5图示了根据本发明实施例的集成半导体存储器装置。
图6图示了图5的存储器阵列和读出结构中的单元阵列和连接至其的数据读出电路的一部分。
图7更为详细地图示了图6的数据读出电路。
图8以图形和时序形式图示了根据下表1施加电压以写“1”然后“0”。
图9以图形和时序形式图示了根据下表3施加电压以写“1”然后“0”。
图10以图形和时序形式图示了根据下表5施加电压以写“1”然后“0”。
图11图示了根据另一个实施例的图5的存储器阵列和读出结构200中的单元阵列和连接至其的数据读出电路的一部分。
图12更为详细地图示了图11的数据读出电路。
图13图示了根据另一个实施例、在图5的存储器阵列和读出结构200中的单元阵列和连接至其的数据读出电路的一部分。
图14图示了图5中的源极电源线供给的示例实施例。
图15图示了采用半导体存储器的另外的示例实施例。
具体实施方式
现在将参照附图更完整地描述各示例实施例。然而，示例实施例可以以许多不同的形式体现，并且不应当解释为局限于这里提出的示例实施例。提供示例实施例使得该公开将是彻底的，并且将向本领域技术人员完整地传达范围。在一些示例实施例中，没有详细描述公知过程、公知设备结构和公知技术，以避免示例实施例的不清楚解释。贯穿本说明书，各附图中的相同参考标记表示相同元件。
将理解，当元件或层被称为在另一个元件或层“上”、“连接到”或“耦合到”另一个元件或层时，其可以是直接在另一个元件或层上、直接“连接到”或“耦合到”另一个元件或层，或者可以存在中间元件或层。相反，当元件被称作“直接”在另一个元件或层“上”、“直接连接到”或“直接耦合到”另一个元件或层时，可能不存在中间元件或层。如这里使用的，术语“和/或”包括一个或更多相关联的列出项的任何和全部组合。
将理解，虽然这里可以使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当被这些术语限制。这些术语可以仅仅用来将一个元件、组件、区域、层或部分与另一个区域、层或部分区分。因此，以下所讨论的第一元件、组件、区域、层或部分可以被称作第二元件、组件、区域、层或部分，而不背离示例性实施例的教导。
如“在...之下”、“在...下面”、“较低的”、“在...之上”、“上面的”等的空间相关术语可以在此使用，以便于说明书描述如图所示的一个元件或特征与另一(多个)元件或(多个)特征的关系。将理解，除图中所示的方位之外，这些空间相关术语可能意图包括使用或操作中的设备的不同方位。例如，如果图中的设备被翻转，则被描述为在其它元件或特征“下面”或“之下”的元件将被定向为在其它元件或特征“之上”。因此，示例术语“在...下面”可以包括在上和在下的方位。所述设备还可以被以其它方式定向(旋转90度或处于其它方位)并且由这里使用的空间相关描述语相应地解释。
这里使用的术语仅为了描述特定的示例性实施例的目的，并且意图不在于限定。如这里使用的，单数形式“一个”(“a”、“an”和“the”)也可以意图包括复数形式，除非上下文清楚地另有所指。还将理解，当在该说明书中使用术语“包括”和/或“包含”时，指定陈述的特征、整数、步骤、操作、元件和/或组件的存在，但并不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。
除非另外定义，否则这里使用的所有术语(包括技术和科学术语)具有与本领域普通技术人员通常理解的相同含义。还将理解，如在通常使用的字典中定义的那些术语，应当被解释为具有与它们在相关领域的背景中的含义一致的含义，并且将不以理想化或过份形式化的含义解释，除非在此明确地如此定义。
图5图示了根据本发明实施例的集成半导体存储器装置。如示，所述存储器设备包括存储器阵列和读出结构200，其将在下面参考图6-图7更详细地描述。命令译码器202接收命令CMD(例如，读、写等)，并且将所述命令译码为用于控制行译码器204、列译码器206和源极线电源210的控制信号。行译码器204和列译码器206接收所述控制信号和地址信息，并且基于所述控制信号和地址信息生成驱动信号。例如，行译码器204生成字线驱动信号来驱动存储器阵列和读出结构200的字线WL。如以下更详细描述的，在至少一个实施例中，行译码器204还可以生成用于哑字线、隔离控制线和/或均衡控制线的驱动信号(见图11和13)。
列译码器206生成用于控制存储器阵列和读出结构200的位线和源极线选择器的位线选择信号BLS。如以下更详细描述的，在至少一个实施例中，响应于由命令译码器生成的控制信号，列译码器206还可以生成隔离选择信号以及列选择信号。
源极线电源210基于所述控制信号，向存储器阵列和读出结构200中的存储器阵列的源极线传递不同的功率等级。更具体地，源极线电源210可以依赖于是否正执行读操作、写操作或预充电操作而提供不同的电压。
从存储器阵列和读出结构200输出的数据是输入/输出(I/O)线上的输出，并且该输出数据被I/O读出放大器208读出。
图6图示了根据一个实施例、在图5的存储器阵列和读出结构中的单元阵列和连接至其的数据读出电路的一部分。将认识到，图6的结构可以被重复许多次来形成存储器阵列和读出结构200。如示，所述存储器阵列和读出结构包括存储器阵列部分600。位线(BL)和源极线(SL)选择器602被置于每个存储器阵列部分600的一侧，并且电压读出放大器604置于相邻的BL和SL选择器602之间。最外面的BL和SL选择器602具有与其相邻放置的电压读出放大器604。如进一步所示，一对隔离晶体管606选择性地将每个BL和SL选择器602连接到相关联的电压读出放大器604。BL和SL选择器602、电压读出放大器604和隔离晶体管606将在下面参考图7更详细地描述。
仍然参考图6，存储器阵列部分600包括与多条位线BL、补充位线BLB和源极线SL交叉的多条字线WL。所述多条位线BL、补充位线BLB和源极线SL平行。存储器单元在字线WL和位线BL的交叉点、以及字线WL和补充位线BLB的交叉点形成。存储器阵列部分600采用具有与之前参照图3描述的相同结构的无电容(capacitor-less)存储器单元FN、FNB；也就是说，可以采用浮置体单元或MISFET。特别地，存储器阵列部分600采用用于存储数据的成对单元(TC)结构。每个成对单元TC包括真单元FN和补充单元FNB。真单元FN是其栅极连接到字线WL、源极连接到源极线SL且漏极连接到位线BL的浮置体单元。补充单元FNB是其栅极连接到与真单元FN相同的字线WL、源极连接到源极线SL、并且漏极连接到补充位线BLB的浮置体单元。存储器阵列部分600包括以行和列排列的成对单元TC，所述行和列的每个的数目由设计选择确定。每行成对单元TC与字线WL0、WL1等相关联。每列成对单元TC与位线BL、补充位线BLB、源极线SL相关联。偶数编号的位线BL0、BL2等和偶数编号的补充位线BL0B、BL2B等，将BL和SL选择器_R 602引导至存储器阵列部分600的右侧。奇数编号的位线BL1、BL3等和奇数编号的补充位线BL1B、BL3B等，将BL和SL选择器_L 602引导至存储器阵列部分600的左侧。类似地，偶数编号的源极线SL0、SL2等将BL和SL选择器_R 602引导至存储器阵列部分600的右侧。奇数编号的源极线SL1、SL3等将BL和SL选择器_L 602引导至存储器阵列部分600的左侧。因此，一半的位线、补充位线和源极线将BL和SL选择器602引导至存储器阵列部分600的右侧，而另一半将BL和SL选择器602引导至存储器阵列部分600的左侧。
图7更详细地描述了图6的数据读出电路。即，图7图示了与BL和SL选择器602以及单个电压读出放大器604相关联的电路。将认识到，其它电压读出放大器和相关联的电路可以具有与参照图7描述的电路相同的结构和操作。更具体地，图7示出了电压读出放大器604，与电压读出放大器604相关联的一对BL和SL选择器602，以及与电压读出放大器604相关联的两对隔离晶体管606的详细结构。
如示，每个BL和SL选择器602包括与每条位线BL、补充位线BLB、源极线SL相关联的控制结构622。所述控制结构包括连接到线(例如，位线、源极线等)的传输门TT0。传输门TT0从列译码器206接收用于成对单元TC的相关联列的位线选择信号BLS作为控制信号。NMOS晶体管T0与传输门TT0串联连接，并且在它的栅极也接收位线选择信号BLS。PMOS晶体管PT0连接在预充电电压供给PCV和节点之间，所述节点位于传输门TT0和NMOS晶体管T0之间。PMOS晶体管PT0在其栅极接收位线选择信号BLS。
如图7所示，用于位线BL的控制结构622中的NMOS晶体管T0连接到中间位线IBL，用于补充位线BLB的控制结构622中的NMOS晶体管T0连接到补充中间位线IBLB，用于源极线SL的控制结构622中的NMOS晶体管T0，从用于相关联列的成对单元TC的源极线电源210连接到源极电源线SLP。
在操作期间，低电压(例如，接地电压)位线选择信号BLS禁用与该位线选择信号BLS相关联的控制结构622，使得该控制结构622将位线BL、补充位线BLB和源极线SL与中间位线IBL、补充中间位线IBLB、源极电源线SLP分别断开。然而，每个控制结构622中接收低电压位线选择信号BLS的PMOS晶体管PT0导通。结果，预充电电压PCV被提供给位线BL、补充位线BLB和源极线SL。
在操作期间，高电压位线选择信号BLS截止PMOS晶体管PT0，使得不将预充电电压PVC提供给位线BL、补充位线BLB和源极线SL。作为代替，NMOS晶体管T0导通。结果，位线BL被连接到中间位线IBL，补充位线BLB被连接到补充中间位线IBLB，并且源极线SL被连接到源极电源线SLP。如图7中的箭头所示，来自源极线电源210的源极电压被施加到源极线SL。
列译码器206生成隔离选择信号ISO，每个隔离选择信号ISO控制相关联的隔离晶体管606对的操作。如果隔离选择信号ISO为高电压，则隔离晶体管606导通，并且将相关联的中间位线IBL和补充中间位线IBLB连接到电压读出放大器604。如果隔离选择信号为低电压(例如，地)，则隔离晶体管606截止，并且从电压读出放大器604断开中间位线IBL和补充中间位线IBLB。换句话说，隔离晶体管606选择性地将相关联的BL和SL选择器602与电压读出放大器604相连接。
电压读出放大器604是本领域众所周知的传统电压读出放大器。因此，电压读出放大器604的结构和操作将不更详细地描述。如示，隔离晶体管606选择性地分别将中间位线IBL和补充中间位线IBLB，连接到电压读出放大器604的读出位线SBL和补充读出位线SBLB。众所周知，电压读出放大器604接收控制偏置信号LA和LAB，接收预充电电压PCV和均衡信号PEQ，并且从列译码器206接收列选择信号CSL。如果列选择信号CSL为低电压(例如，地)，则电压读出放大器604不向输出线I0和补充输出线I0B发送输出。如果读出放大器604被禁用，则均衡信号PEQ可以被使能。这使得读出位线SBL和补充读出位线SBLB上的电压与预充电电压PCV均衡。如果电压读出放大器604被使能，则由均衡信号PEQ禁用该均衡，然后列选择信号CSL能够被使能为高电压。电压读出放大器604读出并放大读出位线SBL和中间读出位线SBLB之间的电压差，并且放大的差被输出到输出线IO和补充输出线IOB上。如图5所示，IO读出放大器208进一步读出放大由输出线IO和补充输出线IOB上的电压差表示的数据来生成数据输出。总之，当控制偏置信号LA为高电压并且控制偏置信号LAB为低电压时，电压读出放大器604被使能，当控制偏置信号LA为低电压并且控制偏置信号LAB为高电压时，电压读出放大器604被禁用，并且均衡信号PEQ被激活为高电压信号，以将读出和补充读出线SBL和SBLB预充电到预充电电压PCV。
如将由以下讨论而变得显而易见的，该实施例的存储器阵列和读出结构200允许控制源极线电压，使得创建由真单元FN和补充单元FNB存储的电荷间的更大的电压差。结果，位线BL和补充位线BLB上的电压之间存在更大的电压差，使得不再需要电流读出放大器，并且可以单独使用电压读出放大器来读出并放大所述电压差。
图8以图形和时序的形式图示了施加电压以向真单元FN写“1”然后向补充单元FNB写“0”。然而，将理解，可以在将“1”写入补充单元FNB之前将“0”写入真单元FN。如示，在预充电状态期间，源极线SL以及位线BL和BLB被预充电至0.75V。在向真单元FN写“1”期间，源极线SL和选择的字线WL分别偏置0V和-1.5V，并且响应于列选择信号CSL，选择的位线BL和补充位线BLB通过IO线和IOB线偏置1.5V和0V，使得连接到位线的真单元FN被GIDL写入数据“1”，而补充单元FNB不受影响。在写数据“1”之后，向补充单元FNB写入补充数据“0”。这样，为了写补充数据“0”，源极线SL和选择的字线WL分别偏置1.5V和0V，使得由耦合效应写补充单元FNB，而真单元FN不受影响。下表1示出了字线(栅极)、位线(漏极)和源极线(源极)电压的例子，其由行译码器204、列译码器206和源极线电源210施加，以预充电和写到图8的实施例的存储器阵列和读出结构200。如关于本公开中的表1和其它表格将认识到的，X-＞Y意味着电压从X变化为Y。
表1
| 条件 | S(SL) | G(WL) | D(BL) | |
| W“1” | 0-＞1.5 | -1.5-＞0 | 1.5 | 使用GIDL写数据“1”的偏置条件 |
| W“0” | 1.5-＞0 | -1.5-＞0 | 0 | 使用耦合效应写数据“0”的偏置条件 |
| U”1” | 0-＞1.5 | -0.5 | 1.5 | 由BL数据“1”部分选择的单元偏置 |
| U”0” | 0-＞1.5 | -0.5 | 0 | 由BL数据“0”部分选择的单元偏置 |
| SW | 0.75 | -1.5-＞0 | 0.75 | 由WL部分选择的单元偏置 |
| NO | 0.75 | -0.5 | 0.75 | 非选择单元 |
表1还示出了施加到部分选择的单元的电压。U″1″项和U″0″项分别表示与在写″1″和″0″期间选择的单元相同的行中的单元。SW项表示与选择的单元相同的列中的单元。表1还通过项NO示出了施加到非选择单元的电压。
下表2示出了字线(栅极)、位线(漏极)和源极线(源)电压的例子，其由行译码器204、列译码器206和源极线电源210施加以从存储器阵列和读出结构200读取。
表2
| 读取条件 | S(SL) | G(WL) | D(BL) | 读出并放大SBL和SBLB之间的ΔVb1。ΔVb1＝Vth0-Vth1 |
| 1.5 | 1.5 | 在Vb1预充电之后浮置 |
参考表2，为了从存储器单元读数据，施加1.5V的源极线电压和1.5V的字线电压。所述位线在预充电之后由控制电路622浮置到预充电电压PCV。也就是说，所述位线依照读存储器单元中存储的数据达到该电压，然后位线BL和补充位线BLB之间的电压差(ΔVb1)基本上等于Vth0减去Vth1的差。电压读出放大器读出并放大该电压差ΔVb1。
图9以图形和时序的形式图示了根据另一个实施例施加电压以向真单元写″1″然后向补充单元写″0″。然而，将理解，″0″可以在″1″之前写入。为了提高写“0”的速度，选择的字线被偏置为1.5V，这导致了浮置体单元的沟道电流。
下表3和表4示出了字线(栅极)、位线(漏极)和源极线(源极)电压的例子，其由行译码器204、列译码器206和源极线电源210施加，以预充电、写入图9的实施例的存储器阵列和读出结构200和从其读取。
表3
| 条件 | S(SL) | G(WL) | D(BL) | |
| W“1” | 0-＞1.5 | -1.5-＞1.5 | 1.5 | 写数据“1”的偏置条件 |
| W“0” | 0-＞1.5 | 1.5-＞1.5 | 0 | 写数据“0”的偏置条件 |
| U”1” | 0-＞1.5 | -0.5 | 1.5 | 由BL数据“1”的半选择单元偏置 |
| U”0” | 0-＞1.5 | -0.5 | 0 | 由BL数据“0”的半选择单元偏置 |
| SW | 0.75 | -1.5-＞1.5 | 0.75 | 由WL的半选择单元偏置 |
| NO | 0.75 | -0.5 | 0.75 | 不选择单元 |
表4
| 读取条件 | S(SL) | G(WL) | D(BL) | 读出并放大SBL和SBLB之间的ΔVb1。ΔVb1＝Vth0-Vth1 |
| 1.5 | 1.5 | 在Vb1预充电之后浮置 |
图10以图形和时序的形式图示了根据另一个实施例施加电压，以向真单元写″1″然后向补充单元写″0″。然而，将理解，″0″可以在″1″之前写入。如示，图10的实施例与图8和图9的实施例不同在于源极线电压保持恒定。而且，字线和位线电压可以更大。
下表5和表6示出了字线(栅极)、位线(漏极)和源极线(源极)电压的例子，其由行译码器204、列译码器206和源极线电源210施加，以预充电、写到图10的实施例的存储器阵列和读出结构200和从其读取。
表5
| 条件 | S(SL) | G(WL) | D(BL) | |
| W“1” | 1 | -1-＞1 | 2 | 写数据“1”的偏置条件 |
| W“0” | 1 | -1-＞1 | 0 | 写数据“0”的偏置条件 |
| U”1” | 1 | 0 | 2 | 由BL“1”的半选择单元偏置 |
| U”0” | 1 | 0 | 0 | 由BL“0”的半选择单元偏置 |
| SW | 1 | -1-＞1 | 1 | 由WL的半选择单元偏置 |
| NO | 1 | 0 | 1 | 非选择 |
| 单元 |
表6
| 读取条件 | S(SL) | G(WL) | D(BL) | 读出并放大SBL和SBLB之间的ΔVb1。ΔVb1＝Vth0-Vth1 |
| 2 | 2 | 在Vb1(＝1)预充电之后浮置 |
图11图示了根据另一个实施例、在图5的存储器阵列和读出结构200中的单元阵列和连接至其的数据读出电路的一部分。将认识到，图6的结构可以被重复许多次来形成存储器阵列和读出结构200。在该实施例中，所述存储器阵列具有与图6的成对单元结构相反的开放位线结构。如示，所述存储器阵列和读出结构包括存储器阵列部分700。位线(BL)和源极线(SL)选择器702置于每个存储器阵列部分700的一侧，并且电压读出放大器704置于相邻的BL和SL选择器702之间。最外面的BL和SL选择器702具有与其相邻放置的电压读出放大器704。BL和SL选择器702和电压读出放大器704将在下面参考图12更详细地描述。
仍然参考图11，存储器阵列部分700包括与多条位线BL和源极线SL交叉的多条字线WL。所述多条位线BL和源极线SL平行。存储器单元在字线WL和位线BL的交叉点形成。存储器阵列部分700采用具有与之前关于图3描述的相同结构的无电容存储器单元MC；也就是说，可以采用浮置体单元。特别地，存储器阵列部分700采用用于存储数据的开放位线结构。也就是说，与图6的实施例不同，不存在补充单元FNB、补充位线。每个存储器单元MC可以是其栅极连接到字线WL、源极连接到源极线SL、并且漏极连接到位线BL的浮置体单元或MISFET。
存储器阵列部分700包括以行和列排列的存储器单元MC，所述行和列的每个的数目由设计选择确定。每行存储器单元与字线WL0、WL1等相关联。每列存储器单元MC与位线BL和源极线SL相关联。偶数编号的位线BL0、BL2等将BL和SL选择器_R 702引导至存储器阵列部分700的右侧。奇数编号的位线BL1、BL3等将BL和SL选择器_L 702引导至存储器阵列部分700的左侧。类似地，偶数编号的源极线SL0、SL2等将BL和SL选择器_R 702引导至存储器阵列部分700的右侧。奇数编号的源极线SL1、SL3等将BL和SL选择器_L 702引导至存储器阵列部分700的左侧。因此，一半的位线和源极线将BL和SL选择器702引导至存储器阵列部分700的右侧，而另一半将BL和SL选择器702引导至存储器阵列部分700的左侧。
此外，每个存储器阵列部分700包括连接到哑字线DWL的一行哑单元DMC。哑字线DWL可以由行译码器204控制。连接到偶数编号的位线BL0、BL2等的哑存储器单元DMC存储“1”，而连接到奇数编号的位线BL1、BL3等的哑存储器单元DMC存储“0”。将认识到，可以采用相反的排列。此外，均衡晶体管EQ将每个奇数编号的位线(例如，BL1)与它之前的偶数编号的位线(例如，BL0)相连接，并且一行均衡晶体管EQ中的每个均衡晶体管EQ连接到相同的均衡控制信号线PVEQ。行译码器204可以控制均衡控制信号线PVEQ。
在写操作期间，哑字线DWL和均衡控制信号线PVEQ被禁用；例如，将逻辑低电压(例如，地)施加到这些线。在例如从第一存储器阵列部分700-1读操作期间，第一存储器阵列部分700-1的哑字线DWL和均衡控制信号线PVEQ被禁用，而相邻的第二存储器阵列部分和第三存储器阵列部分700-2和700-3的哑字线DWL和均衡控制信号PVEQ可以被使能。结果，哑存储器单元DMC存储的″1″和″0″被平均，使得平均电压在第二存储器阵列部分和第三存储器阵列部分700-2和700-3的位线BL0、BL1等上输出，作为电压读出放大器的参考电压。如以下将详细描述的，选择的存储器阵列部分的读取数据将由相关联的BL和SL选择器702选择，用于输出到电压读出放大器704，而参考电压将由与电压读出放大器704相关联的另一BL和SL选择器702选择，并且输出到电压读出放大器704。电压读出放大器704基于接收的读取电压和参考电压读出和放大。
图12更详细地图示了图11的数据读出电路。也就是说，图12图示了与单个电压读出放大器相关联的电路。将认识到，其它的电压读出放大器和相关联电路可以具有与关于图12描述的相同的结构和操作。更具体地，图12示出了电压读出放大器704和与电压读出放大器704相关联的BL和SL选择器702对的详细结构。
如示，每个BL和SL选择器702包括与每条位线BL和相关联的源极线SL相关联的控制结构622。控制结构622与上面关于图7所描述的相同。并且，如图12所示，控制结构622中用于位线BL的NMOS晶体管T0连接到中间位线IBL，并且控制结构622中用于源极线SL的NMOS晶体管T0，从用于相关联的存储器单元MC列的源极线电源210连接到源极电源线SLP。
在操作期间，低电压(例如，接地电压)位线选择信号BLS禁用与该位线选择信号BLS相关联的控制结构622，使得控制结构622分别从中间位线IBL和源极电源线SLP断开位线BL和源极线SL。然而，每个控制结构622中接收所述低电压位线选择信号BLS的PMOS晶体管PT0导通。结果，预充电电压PCV被提供到位线BL和源极线SL。
在操作期间，高电压位线选择信号BLS截止PMOS晶体管PT0，使得不将预充电电压PCV提供到位线BL和源极线SLB。作为代替，NMOS晶体管T0导通。结果，位线BL被连接到中间位线IBL，并且源极线SL被连接到源极电源线SLP。
电压读出放大器704是本领域众所周知的传统电压读出放大器，并且与图7所示的电压读出放大器604相同。因此，为了简要将不重复电压读出放大器704的结构和操作。
在读操作期间，存储器阵列部分700如上所述被控制，使得来自一个存储器阵列部分700的读数据，被提供给电压读出放大器704的读出位线SBL和补充读出位线SBLB之一，并且参考电压被从另一存储器阵列部分700提供给读出位线SBL和补充读出位线SBLB的另一个。
如将由以下讨论而变得显而易见的，该实施例的存储器阵列和读出结构允许控制源极线电压，使得创建参考电压与由存储器存储的电荷之间的更大的电压差。结果，位线BL上的电压和参考电压之间存在更大的电压差，使得不再需要电流读出放大器，并且可以单独使用电压读出放大器来读出并放大所述电压差。
下表7和8示出了字线(栅极)、位线(漏极)和源极线(源极)电压的例子，其由行译码器204、列译码器206和源极线电源210施加，以预充电、写到图11-图12的存储器阵列和读出结构和从其读取。
表7
| 条件 | S(SL) | G(WL) | D(BL) | |
| W“1” | 1 | -1-＞1 | 2 | 使用 |
| GIDL写数据“1”的偏置条件 | ||||
| W“0” | 1 | -1-＞1 | 0 | 使用耦合效应写数据“0”的偏置条件 |
| U”1” | 1 | 0 | 2 | 由BL“1”的半选择单元偏置 |
| U”0” | 1 | 0 | 0 | 由BL“0”的半选择单元偏置 |
| SW | 1 | -1-＞1 | 1 | 由WL的半选择单元偏置 |
| NO | 1 | 0 | 1 | 非选择单元 |
表8
| 读取条件 | S(SL) | G(WL) | D(BL) | 读出并放大SBL和SBLB之间的ΔVb1。ΔVb1＝(Vth0-Vth1)/2 |
| 2 | 2 | 在Vb1(＝1)预充电之后浮置 |
图13图示了根据另一实施例、在图5的存储器阵列和读出结构200中的存储器阵列和连接至其的数据读出电路的一部分。将认识到，图6的结构可以被重复许多次来形成存储器阵列和读出结构200。在该实施例中，所述存储器阵列具有开放位线结构。如示，所述存储器阵列和读出结构包括存储器阵列部分800。位线(BL)和源极线(SL)选择器802置于每个存储器阵列部分800的一侧，并且电压读出放大器804置于相邻的BL和SL选择器802之间。最外面的BL和SL选择器802具有与其相邻放置的电压读出放大器804。
存储器阵列部分800包括与多条位线BL和源极线SL交叉的多条字线WL。所述多条位线BL和源极线SL平行。存储器单元在字线WL和位线BL的交叉点形成。存储器阵列部分800可以采用具有与之前关于图3描述的相同结构的无电容存储器单元MC；也就是说，可以采用浮置体单元。特别地，存储器阵列部分800采用用于存储数据的开放位线结构。也就是说，不同于图6的实施例，不存在补充单元FNB、补充位线和补充源极线。每个存储器单元MC可以是其栅极连接到字线WL、源极连接到源极线SL、并且漏极连接到位线BL的浮置体单元或MISFET。
存储器阵列部分800包括以行和列排列的存储器单元MC，所述行和列的每个的数目由设计选择确定。每行存储器单元与字线WL0、WL1等相关联。每列存储器单元MC与位线BL和源极线SL相关联。偶数编号的位线BL0、BL2等将BL和SL选择器_R 702引导至存储器阵列部分700的右侧。奇数编号的位线BL1、BL3等将BL和SL选择器_L 702引导至存储器阵列部分700的左侧。类似地，偶数编号的源极线SL0、SL2等将BL和SL选择器_R 702引导至存储器阵列部分700的右侧。奇数编号的源极线SL1、SL3等将BL和SL选择器_L 702引导至存储器阵列部分700的左侧。因此，一半的位线和源极线将BL和SL选择器702引导至存储器阵列部分700的右侧，而另一半将BL和SL选择器702引导至存储器阵列部分700的左侧。
此外，每个存储器阵列部分800包括分别连接到哑位线DBL0和DBL1、和分别连接到哑源极线DSL0和DSL1的两列哑单元DMC。连接到偶数编号的哑位线DBL0等的哑存储器单元DMC存储″1″，而连接到奇数编号的位线DBL1等的哑存储器单元DMC存储″0″。将认识到，可以采用相反的排列。此外，均衡晶体管EQ′将奇数编号的哑位线DBL1与偶数编号的哑位线DBL0相连接，并且每个均衡晶体管EQ′连接到各自的均衡控制信号线PVEQ′。行译码器204或列译码器206可以控制均衡控制信号线PVEQ′。
在写操作期间，均衡控制信号线PVEQ′被禁用；例如，将逻辑低电压(例如，地)施加到这些线。在从例如第一存储器阵列部分800-1读操作期间，包括被读取的存储器单元MC的字线WL被使能。结果，与该字线WL相关联的哑存储器单元DMC中存储的数据也被读取。并且，与第一存储器阵列部分800-1相关联的均衡晶体管EQ′也被使能。结果，哑存储器单元DMC存储的″1″和″0″被平均，并且在第一存储器阵列部分800-1的哑位线DBL0和DBL1上输出，作为用于数据读出电路的参考电压VREF。
图13也详细图示了数据读出电路。也就是说，图13图示了与电压读出放大器804相关联的电路。将认识到，其它的电压读出放大器和相关联的电路可以具有与关于图13描述的相同的结构和操作。更具体地，图13示出了电压读出放大器804和与电压读出放大器804相关联的BL和SL选择器802对的详细结构。
如示，每个BL和SL选择器802包括与每条位线BL和相关联的源极线SL、以及哑位线DLB0和DBL1和哑源极线DSL0和DSL1相关联的控制结构622。控制结构622与上面关于图7描述的相同。如图13所示，控制结构622中用于源极线SL的NMOS晶体管T0，从用于相关联的存储器单元MC列的源极线电源210连接到源极电源线SLP。控制结构622中用于位线BL的NMOS晶体管T0，连接到一行隔离晶体管822中的相关联的隔离晶体管IT。一行隔离晶体管822中的每个隔离晶体管IT，选择性地将对应的位线连接到电压读出放大器804的读出位线SBL和补充读出位线SBLB中的同一个。然而，用于哑位线DBL0和DBL1的隔离晶体管IT，选择性地将哑位线DBL0和DBL1连接到位线BL中的读出位线SBL和补充读出位线SBLB的另一个。此外，行822中的每个隔离晶体管IT使它的栅极连接到相同的各个隔离控制线PISO。行译码器204或列译码器206可以控制隔离控制线PISO。因此，行译码器204控制隔离控制线PISO，使得只有一个存储器阵列部分800与各自的电压读出放大器804相连接。
在操作期间，低电压(例如，接地电压)位线选择信号BLS禁用与该位线选择信号BLS相关联的控制结构622，使得控制结构622分别从中间位线IBL和源极电源线SLP断开位线BL和源极线SL。然而，每个控制结构622中接收所述低电压位线选择信号BLS的PMOS晶体管PT0导通。结果，预充电电压PCV被提供到位线BL和源极线SL。
在操作期间，高电压位线选择信号BLS截止PMOS晶体管PT0，使得不将预充电电压PVC提供到位线BL和源极线SLB。作为代替，NMOS晶体管T0导通。结果，位线BL被连接到中间位线IBL，并且源极线SL被连接到源极电源线SLP。
电压读出放大器804是本领域众所周知的传统电压读出放大器，并且与图7所示的电压读出放大器604相同。因此，为了简要将不重复电压读出放大器804的结构和操作。
在读取操作期间，存储器阵列部分800如上述被控制，使得来自一个存储器阵列部分800的读取数据被提供给电压读出放大器804的读出位线SBL和补充读出位线SBLB之一，并且参考电压被从相同存储器阵列部分800提供给读出位线SBL和补充读出位线SBLB的另一个。
对于图13的实施例而言，以上关于表7和8给出的字线(栅极)、位线(漏极)和源极线(源极)电压的例子，可以被用来预充电、写到图13的存储器阵列和读出结构和从其读取。
图14图示了电源线供给210的示例实施例。如示，电源线供给210包括选择器211的存储器阵列。每个选择器211与各自源极电源线SLP相关联。每个选择器211接收多个电压V1等。接收的电压可以与表1-2、3-4、5-6、7-8所示的实施例一致，和/或可以由设计选择确定。每个选择器211基于控制信号选择性地输出电压V1等之一以如上述实施例进行读、写等操作，所述控制信号包括来自命令译码器202的存储器阵列信息。
图15图示了另一个实施例。如示，该实施例包括连接到存储器控制器1520的存储器1510。存储器1510可以是上述任何半导体存储器设备。存储器控制器1520提供用于控制存储器1510的操作的输入信号。例如，在图5的半导体存储器设备的情况下，存储器控制器1520提供命令CMD和地址信号。将认识到，存储器控制器1520可以基于接收的控制信号(未示出)控制存储器1510。
由此已经描述了本发明，将显而易见的是可以以许多方式进行其变化。并不认为这样的变化背离了本发明，并且所有这样的修改意图包括在本发明的范围内。
Claims (37)
1.一种半导体集成电路，包括：
多条字线；
多条源极线；
与所述多条字线交叉的多条位线；
在多条字线和多条位线的交叉点形成的多个存储器单元，所述多个存储器单元中的每一个为浮置体单元，每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一；
至少一个位线和源极线选择电路，其被配置成选择性地将多条位线中的每一条连接到第一输出位线，并且选择性地将源极线连接到源极电压；以及
至少一个读出放大器，其被配置成基于第一输出位线上的电压读出数据。
2.如权利要求1所述的电路，其中所述位线和源极线选择电路包括与每条位线相关联的开关结构，每个开关结构被配置成选择性地将相关联的位线连接到第一输出位线。
3.如权利要求2所述的电路，其中每个开关结构被配置成选择性地将预充电电压提供给相关联的位线。
4.如权利要求3所述的电路，其中每个开关结构基于选择信号操作，使得如果所述选择信号处于第一状态，则所述开关结构将相关联的位线连接到第一输出位线，并且如果所述选择信号处于第二状态，则所述开关结构将预充电电压提供给相关联的位线。
5.如权利要求1所述的电路，其中所述位线和源极线选择电路包括与每条源极线相关联的开关结构，每个开关结构被配置成选择性地将相关联的源极线连接到源极电压。
6.如权利要求5所述的电路，其中每个开关结构被配置成选择性地将预充电电压提供给相关联的源极线。
7.如权利要求6所述的电路，其中每个开关结构基于选择信号操作，使得如果所述选择信号处于第一状态，则所述开关结构将相关联的源极线连接到源极电压，并且如果所述选择信号处于第二状态，则所述开关结构将预充电电压提供给相关联的源极线。
8.如权利要求1所述的电路，其中所述位线和源极线选择电路包括与每条位线相关联的第一开关结构、和与每条源极线相关联的第二开关结构，每个第一开关结构被配置成选择性地将相关联的位线连接到第一输出位线，并且每个第二开关结构被配置成选择性地将相关联的源极线与源极电压相连接。
9.如权利要求8所述的电路，其中每个第一开关结构被配置成选择性地将预充电电压提供给相关联的位线，并且每个第二开关结构被配置成选择性地将预充电电压提供给相关联的源极线。
10.如权利要求8所述的电路，其中
每个第一开关结构基于选择信号操作，使得如果所述选择信号处于第一状态，则所述第一开关结构将相关联的位线连接到第一输出位线，并且如果所述选择信号处于第二状态，则所述第一开关结构将预充电电压提供给相关联的位线；以及
每个第二开关结构基于选择信号操作，使得如果所述选择信号处于第一状态，则所述第二开关结构将相关联的源极线连接到源极电压，并且如果所述选择信号处于第二状态，则所述第二开关结构将预充电电压提供给相关联的源极线。
11.如权利要求1所述的电路，其中所述位线和源极线选择电路选择性地将所述多条源极线中的每一条连接到源极电源线。
12.如权利要求1所述的电路，进一步包括：
被配置成选择性地将所述读出放大器连接到第一输出位线的开关结构。
13.如权利要求1所述的电路，其中所述读出放大器是电压读出放大器。
14.如权利要求1所述的电路，其中所述多条位线、多条字线和多个存储器单元形成成对单元存储器结构。
15.如权利要求1所述的电路，其中所述多条位线、多条字线和多个存储器单元形成开放位线结构。
16.如权利要求1所述的电路，进一步包括：
第一控制电路，其被配置成控制所述位线和源极线选择电路的操作。
17.如权利要求16所述的电路，进一步包括：
第二控制电路，其被配置成将电压施加到所述多条源极线。
18.如权利要求17所述的电路，其中所述第二控制电路被配置成依赖于存储器单元操作将不同电压施加到所述多条源极线。
19.如权利要求18所述的电路，其中所述控制电路被配置成如果数据1正被写入所述浮置体单元，则将第一电压施加到所述浮置体单元的源极线，并且被配置成如果数据0正被写入所述浮置体单元，则将第二电压施加到所述浮置体单元的源极线，所述第二电压不同于所述第一电压。
20.如权利要求19所述的电路，其中所述第一电压小于所述第二电压。
21.如权利要求18所述的电路，其中所述控制电路被配置成在读操作期间将如下电压施加到所述浮置体单元的源极线，该电压不同于在至少一个写操作期间施加的电压。
22.如权利要求21所述的电路，其中所述控制电路被配置成在读操作期间将如下电压施加到所述浮置体单元的源极线，所述电压高于在至少一个写操作期间施加的电压。
23.如权利要求1所述的电路，进一步包括：
至少一条哑字线；
在所述哑字线和所述多条位线的交叉点形成的至少一行哑存储器单元，所述多个哑存储器单元中的每一个为浮置体单元，每个哑浮置体单元的栅极连接到所述哑字线，每个哑浮置体单元的漏极连接到位线之一，并且每个哑浮置体单元的源极连接到源极线之一，与偶数编号的位线相关联的哑存储器单元用于存储第一逻辑状态，而与奇数编号的位线相关联的哑存储器单元用于存储第二逻辑状态，所述第二逻辑状态与所述第一逻辑状态相反；以及
均衡电路，其被配置成选择性地将每条奇数编号的位线和在前的偶数编号的位线相连接。
24.如权利要求1所述的电路，进一步包括：
第一哑位线和第二哑位线；
第一哑源极线和第二哑源极线；
第一列哑存储器单元和第二列哑存储器单元，所述第一列哑存储器单元形成于所述多条字线和所述第一哑位线的交叉点，所述第二列哑存储器单元形成于所述多条字线和所述第二哑位线的交叉点，第一列存储器单元和第二列存储器单元中的每一个为浮置体单元，每个第一哑浮置体单元的栅极连接到字线之一，每个第一哑浮置体单元的漏极连接到第一哑位线，并且每个第一哑浮置体单元的源极连接到第二哑源极线，每个第二哑浮置体单元的栅极连接到字线之一，每个第二哑浮置体单元的漏极连接到第二哑位线，并且每个第二哑浮置体单元的源极连接到第二哑源极线；
均衡电路，其被配置成选择性地将所述第一哑位线和第二哑位线相连接；以及
位线和源极线选择电路，其被配置成选择性地将所述第一哑位线和第二哑位线中的每一条连接至第二输出位线，并且选择性地将所述第一哑源极线和第二哑源极线连接至源极电压；以及
读出放大器，其被配置成基于所述第一输出位线和第二输出位线上的电压读出数据。
25.一种半导体集成电路，包括：
多条字线；
多条源极线；
与所述多条字线交叉的多条位线；
在所述多条字线和所述多条位线的交叉点形成的多个存储器单元，所述多个存储器单元中的每一个为浮置体单元，每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一；
位线和源极线选择电路，其被配置成选择性地将所述多条位线的每一条连接到输出位线，并且选择性地将所述源极线连接到源极电压；
读出放大器，其被配置成读出所述输出位线上的数据；以及
控制电路，其被配置成控制所述位线和源极线选择电路的操作以及控制施加到所述多条源极线的电压，使得所述读出放大器是电压读出放大器。
26.如权利要求25所述的电路，其中所述读出放大器不包括电流读出放大器。
27.如权利要求25所述的电路，其中所述电路不包括电流读出放大器。
28.一种半导体集成电路，包括：
多条字线；
多条源极线；
与所述多条字线交叉的多条位线；
在所述多条字线和所述多条位线的交叉点形成的多个存储器单元，所述多个存储器单元中的每一个为浮置体单元，每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一；
选择电路，其被配置成选择性地在所述多条位线上输出数据，并且选择性地将电压施加到所述多条源极线；以及
读出放大器，其被配置成读出所述输出位线上的数据。
29.一种半导体集成电路，包括：
多个存储器单元部分，每个存储器单元部分包括，
多条字线，
多条源极线；
与所述多条字线交叉的多条位线，和
在所述多条字线和所述多条位线的交叉点形成的多个存储器单元，所述多个存储器单元中的每一个为浮置体单元，每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一；以及
至少一个与每个存储器部分相关联的位线和源极线选择电路，每个位线和源极线选择电路被配置成选择性地将相关联的存储器部分中的多条位线中的每一条连接到存储器部分的输出位线，并且选择性地将所述存储器部分的多条源极线连接到源极电压；以及
至少一个与每个存储器部分相关联的读出放大器，每个读出放大器被配置成读出相关联的存储器单元部分的输出位线上的数据。
30.一种操作半导体集成电路存储器的方法，所述半导体集成电路存储器包括在多条字线和多条位线的交叉点形成的多个存储器单元，所述多个存储器单元中的每一个为浮置体单元，每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一，所述方法包括：
依赖于存储器单元操作将不同的电压施加到所述多条源极线。
31.如权利要求30所述的方法，其中如果数据1正被写入所述浮置体单元，则所述施加步骤将第一电压施加到所述浮置体单元的源极线，并且如果数据0正被写入所述浮置体单元，则将第二电压施加到所述浮置体单元的源极线，所述第二电压不同于所述第一电压。
32.如权利要求31所述的方法，其中所述第一电压小于所述第二电压。
33.如权利要求30所述的方法，其中所述施加步骤在读操作期间将如下电压施加到所述浮置体单元的源极线，所述电压不同于在至少一个写操作期间施加的电压。
34.如权利要求33所述的方法，其中所述施加步骤在读操作期间将如下电压施加到所述浮置体单元的源极线，所述电压高于在至少一个写操作期间施加的电压。
35.一种半导体集成电路存储器中的读出放大的方法，所述半导体集成电路存储器包括在多条字线和多条位线的交叉点形成的多个存储器单元，所述多个存储器单元中的每一个为浮置体单元，每个浮置体单元的栅极连接到字线之一，每个浮置体单元的漏极连接到位线之一，并且每个浮置体单元的源极连接到源极线之一，所述方法包括：
选择性地将所述多条位线中的一条连接到输出位线；
在读操作期间将如下电压施加到所述浮置体单元的源极线，所述电压不同于在至少一个写操作期间施加的电压；以及
使用电压读出放大器读出放大所述输出位线上的数据。
36.如权利要求35所述的方法，其中读出步骤只使用电压读出放大器读出输出位线上的数据。
37.一种半导体集成电路，包括：
连接到多个浮置体存储器单元的每个栅极电极的多个字线；
与每条字线交叉并且连接到所述多个浮置体存储器单元的每个漏极电极的多个位线；
连接到所述多个浮置体存储器单元的每个源极电极的源极线；
字线电压控制部分，其被配置成响应于写命令和读命令之一驱动选择的字线的电压；以及
源极线电源控制部分，其被配置成响应于写命令和读命令之一驱动至少一条源极线的电压。
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