CN101727962A - 半导体器件和操作半导体器件的方法 - Google Patents

半导体器件和操作半导体器件的方法 Download PDF

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Abstract

本发明提供了半导体器件和操作半导体器件的方法。半导体器件包括：存储器单元(2)；预充电电路(8)；负电势施加电路(3)；以及传感放大器(6)。存储器单元(2)被连接至第一位线(BT)并且存储数据。预充电电路(8)被连接至第一和第二位线(BT、BN)并且将第一和第二位线(BT、BN)预充电到接地电势。负电势施加电路(3)被连接至第一位线(BT)并且将负电势施加给第一位线(BT)。传感放大器被连接至第一和第二位线(BT、BN)并且基于第一位线(BT)的第一电势和第二位线(BN)的第二电势之间的差读取数据。负电势的绝对值小于第一电势和第二电势之间的差。

Description

半导体器件和操作半导体器件的方法
技术领域
本发明涉及半导体器件和操作半导体器件的方法，并且特别地，本发明涉及具有用于存储器的电路的半导体器件和操作该半导体器件的方法。
背景技术
已知其中集成有诸如动态随机存取存储器(DRAM)的存储器的半导体集成电路。近年来，响应于低功耗的需求，半导体集成电路在电源电压的降低方面取得进步。响应于此需求，嵌入DRAM也在电源电压的降低方面取得进步。然而，随着电源电压的降低的进步，MOS晶体管的阈值电压接近于电源电压，从而存在很难快速读取嵌入DRAM的可能性。作为处理此问题的技术，已知具有接地预充电构造的DRAM。
例如，日本特开专利申请JP-P2004-265533A(对应于US6,914,840(B2))公布一种半导体存储器电路。图1是示出JP-P2004-265533A的半导体存储器电路的电路图。该半导体存储器电路101包括存储器单元102、虚设单元(dummy cell)104、预充电电路108、以及传感放大器106。存储器单元102包括第一电容器111和第一晶体管Qc。第一电容器111积累与存储器数据相对应的电荷。第一晶体管Qc在栅极处被连接至字线WL，在源极/漏极区域中的一个处被连接至第一位线BT，并且在源极/漏极区域中的另一个处被连接至第一电容器111。虚设单元104包括第二电容器112、第二晶体管Qr1、以及第三晶体管Qr2。第二电容器112具有比第一电容器111小的电容。第二晶体管Qr1在栅极处被连接至虚设字线WR，在源极/漏极区域中的一个处被连接至第二位线BN，并且在源极/漏极区域的另一个处被连接至第二电容器112。当虚设字线WR未激活时，响应于预充电信号，第三晶体管Qr2将第二电容器112电气连接至提供第一电压的电压线WRP。当字线WL和虚设字线WR未激活时，预充电电路108将第一和第二位线BT和BN预充电到第二电压。当字线WL和虚设字线WR被激活并且第一和第二电容器111和112分别被电气连接至第一和第二位线BT和BN时，传感放大器106检测第一和第二位线BT和BN之间的电势差。然后，传感放大器106将第一和第二位线BT和BN的电压分别放大到第一和第二电压或者第二和第一电压。字线WL和虚设字线WR的从未激活电压电平到激活电压电平的转变的方向为从第二电压到第一电压。
图2是示出JP-P2004-265533A的半导体存储器电路的操作的时序图。可知的是，如下地操作此半导体存储器电路。在预充电时段期间(以及在字选择时段之前)，预充电线PDL被激活(VDD)，并且通过预充电电路108将第一和第二位线BT和BN预充电到接地电压。另外，电压线WRP被激活(VPP)，并且经由晶体管Qr2充电第二晶体管112(电容Cs)。然后，在字选择时段期间，字线WL被激活(VPP)，并且经由晶体管Qc将第一电容器111(电容CS)的电荷提供给第一位线BT。结果，在第一电容器111中积累与数据相对应的电荷的情况下，第一位线BT的电势是BT(H)。另一方面，在第一电容器111中没有积累与数据相对应的电荷的情况下，第一位线BT的电势是BT(L)：GND。在这样的情况下，虚设字线WR也被激活(VPP)，并且第二电容器112的电荷经由晶体管Qr1被提供给第二位线BN。结果，第二位线BN的电势是BT(H)和BT(L)之间的中间电势。换言之，建立BT(H)-BN＝BN-BT(L)＝ΔV。在这里，基于[位线电容Cb]/Cs确定ΔV。然后，传感放大器106被激活(VDD)。结果，当第一位线BT的电势是BT(H)时，BT(H)被增加到VDD。另外，由于第二位线BN的电势是BN(H)，所以BN(H)被减少到GND。另一方面，当第一位线BT的电势是BT(L)时，BT(L)保持GND。此外，由于第二位线BN的电势是BN(L)，因此BN(L)被增加到VDD。
然而，我们已经发现下述事实。根据上述JP-P2004-265533A的半导体存储器电路，认为需要在是激活的电平的VPP(或者接近于VPP＞VDD的电压：正)以及在是未激活的电平的VBB(负)驱动包括用于读取虚设单元104的虚设字线WR、用于预充电的电压线WRP、以及存储器单元102的字线WL的三种布线。用于提供这两种电压的电源的电流效率低，并且在读取操作上要消耗的电功率占整个电源中其电源的百分比是百分之四十或者更多，其是最大的比率项目。因此，在具有存储器电路的半导体器件中，期待能够减少功率消耗的技术。
另外，在存储器单元102的读取操作时，BN的电势增加了ΔV。在这样的情况下，传感放大器106的低电压操作的限制取决于要被施加给传感放大器106中PMOS晶体管Q1和Q3的栅极电压是否对于这些晶体管的阈值电压Vth来说是足够的。在这样的情况下要被施加的栅极电压是(VDD-ΔV)，从而(VDD-ΔV)＞Vth是PMOS晶体管Q1和Q3的操作限制。在这里，通过降低逻辑电路的电源电压VDD使具有嵌入DRAM的半导体集成电路减少功率消耗。在这样的情况下，如果VDD被降低，则(VDD-ΔV)接近于Vth，并且这引起传感放大器106的操作速率被降低的危险。另外，由于ΔV容易被生产容差影响的Cb/Cs的变化而改变，如果VDD被降低，则ΔV的影响被增加，并且危险的是，ΔV的变化影响操作的稳定性。在具有存储器电路的半导体器件中，要求能够稳定地执行读取操作同时降低电源电压的技术。
发明内容
本发明寻求解决上述问题中的一个或者多个，或者至少部分改进这些问题。在一个实施例中，半导体器件包括：存储器单元，该存储器单元被构造为被连接至第一位线并且存储数据；预充电电路，该预充电电路被构造为被连接至第一位线和第二位线并且将第一位线和第二位线预充电到接地电势；负电势施加电路，该负电势施加电路被构造为被连接至第一位线并且将负电势施加给第一位线；以及传感放大器，该传感放大器被构造为被连接至第一位线和第二位线并且基于第一位线的第一电势和第二位线的第二电势之间的差读取数据，其中负电势的绝对值小于第一电势和第二电势之间的差。
在另一个实施例中，半导体器件包括：存储器单元，该存储器单元被构造被连接至第一位线和第一字线；负冲击磁铁电路，该负冲击磁铁电路被构造为被连接至第一位线和第二字线；第二位线，第二位线被构造为与第一位线成对；预充电电路，该预充电电路被构造为将第一位线和第二位线预充电到接地电势；传感放大器，该传感放大器被构造为放大第一位线的第一电势和第二位线的第二电势之间的差；以及字线控制电路，该字线控制电路被构造为在第二字线电势梯度进行第二字线的电势的转变，第二字线电势梯度与第一字线电势梯度相反，第一字线的电势在第一字线电势梯度从未选择的电势到选择的电势进行转变。
在另一个实施例中，一种半导体电路的操作方法，其中半导体电路包括：存储器单元，该存储器单元被构造为被连接至第一位线并且存储数据；预充电电路，该预充电电路被构造为被连接至第一位线和第二位线并且将第一位线和第二位线预充电到接地电势；负电势施加电路，该负电势施加电路被构造为被连接至第一位线并且将负电势施加给第一位线；以及传感放大器，该传感放大器被构造为被连接至第一位线和第二位线并且基于第一位线的第一电势和第二位线的第二电势之间的差读取数据，当进行读取操作时，操作方法包括：预充电电路将第一位线和第二位线预充电到接地电势；负电势施加电路将负电势施加给第一位线；以及当通过被连接至第一位线的存储器单元改变第一电势时传感放大器基于被改变的第一电势和第二电势之间的差读取数据，其中负电势的绝对值近似等于当其中积累有电荷的存储器单元被连接至第一位线时第一电势的电势变化的一半。
本发明提供能够减少功率消耗的具有存储器电路的半导体器件。此外，具有存储器电路的半导体器件使得能够稳定地执行读取操作同时降低电源电压。
附图说明
结合附图，根据某些优选实施例的以下描述，本发明的以上和其它方面、优点和特征将更加明显，其中：
图1是示出JP-P2004-265533A的半导体存储器电路的电路图；
图2是示出JP-P2004-265533A的半导体存储器电路的操作的时序图；
图3是示出根据本发明的第一实施例的半导体器件的构造的电路图；
图4是示出根据本发明的第一实施例的半导体器件的操作的时序图；
图5是示出图4的操作中的图3的传感放大器的NMOS晶体管的截面图；
图6A是部分示出图4的时序图的示意图；
图6B是部分示出图2的时序图的示意图；
图7是示出根据本发明的第二实施例的半导体器件的构造的电路图，以及
图8是示出根据本发明的第二实施例的半导体器件的操作的时序图。
具体实施方式
现在在此将参考说明性实施例来描述本发明。本领域的技术人员将会理解能够使用本发明的教导完成许多替代实施例并且本发明不限于为解释性目的而示出的实施例。
在下文中，将会参考附图描述根据本发明的实施例的半导体器件及其操作方法。在这样的情况下，将会把重点放在用于包括在半导体器件中的DRAM的电路来描述半导体器件。
(第一实施例)
图3是示出根据本发明的第一实施例的半导体器件的构造的电路图。此半导体器件1包括存储器单元2、字线解码器5、预充电电路8、电势生成电路3、负冲击磁铁(kicker)电路4、以及传感放大器6。在这里，将会仅示出并描述一对位线来代表位线。
存储器单元2被连接至第一位线BT和第二位线BN中的任何一个以存储数据。存储器单元2包括单元电容器11和单元晶体管Qc。单元电容器11用作电容Cs的电容器以积累与数据相对应的电荷，并且具有一个被连接至HVDD(1/2·VDD)的电源的端子。单元晶体管Qc包括栅极和源极/漏极区域。栅极被连接至用于选择存储器单元2的第一字线WL(WL0、WL1、...)。源极/漏极区域中的一个被连接至单元电容器11的另一端。源极/漏极区域中的另一个被连接至第一位线BT和第二位线BN中的任何一个。此外，在附图中，一个存储器单元2被连接至第一位线BT和第二位线BN中的每一个，然而，本发明不限于此并且多个存储器单元2可以被连接至两个位线中的每一个。
字线解码器5被连接至多个第一字线WL(WL0、WL1、...)。字线解码器5从多个第一字线WL中选择所选择的第一字线WL，并且将特定的电压VPP施加给该选择的第一字线WL。字线解码器5在第一字线电势梯度进行所选择的第一字线WL的电势从未选择的电势(示例：VBB)到选择的电势(示例：VPP)的转变。这时，如稍后所述，电势生成电路3在与第一字线电势梯度相反的第二字线电势梯度进行所选择的第二字线的电势从选择的电势(示例：VDD)到未选择的电势(示例：GND)的转变。还能够将字线解码器5和电势生成电路3视为用于控制字线的字线控制电路。此外，显然的是，尽管在附图中没有示出用于选择和控制多个第一位线BT和多个第二位线BN的位线解码器，但是此构造包括该位线解码器。
预充电电路8被连接至第一位线BT和第二位线BN以便于将第一位线BT和第二位线BN预充电到接地电势。预充电电路8包括第一晶体管Q11、第二晶体管Q12、以及第三晶体管Q13。第一晶体管Q11具有栅极和源极/漏极区域。栅极被连接至预充电线PDL以激活预充电电路8。源极/漏极区域中的一个被连接至第一位线BT。源极/漏极区域中的另一个被连接至第二位线BN。第二晶体管Q12具有栅极和源极/漏极区域。栅极被连接至预充电线PDL。源极/漏极区域中的一个被连接至第一位线BT。第三晶体管Q13具有栅极和源极/漏极区域。栅极被连接至预充电线PDL。源极/漏极区域中的一个被连接至第二晶体管Q12的源极/漏极区域中的另一个。源极/漏极区域中的另一个被连接至第二位线BN。
电势生成电路3被连接至多个第二字线WK。在本示例中，电势生成电路3被连接至两个第二字线WK0和WK1。电势生成电路3从多个第二字线WK中选择被选择的第二字线WK。然后，电势生成电路3进行所选择的第二字线WK的电势从特定的电压(示例：GND)到选择的电势(示例：VDD)的转变。换言之，电势生成电路3经由第二字线WK0将特定的电势(示例：VDD)施加给被连接至第一位线BT的负冲击磁铁电路4。同样地，电势生成电路3经由第二字线WK1将特定电势(示例：VDD)施加给被连接至第二位线BN的负冲击磁铁电路4。电势生成电路3对所有的位线来说可以是公共的或者可以单独地或者每多个位线地提供。此外，可以共享用于将电源电压提供给其它元件的电路。
至少一个负冲击磁铁电路4被连接至第一位线BT和第二位线BN中的每一个。被连接至第一位线BT的负冲击磁铁电路4通过使用由电势生成电路3生成的电势将负电势(-ΔV)施加给第一位线BT。同样地，被连接至第二位线BN的负冲击磁铁电路4通过使用由电势生成电路3生成的电势将负电势(-ΔV)施加给第二位线BN。例如，负冲击磁铁电路4是负电势电容器12。负电势电容器12是电容Ck的电容器，并且具有两个端子，其中一个端子被连接至被连接至电势生成电路3的第二字线并且另一个端子被连接至第一和第二位线BT和BN中的一个。负电势(-ΔV)的绝对值小于第一位线BT的第一电势和第二位线BN的第二电势之间的差电势。优选的是，负电势(-ΔV)的绝对值近似等于当其中积累有电荷的存储器单元2被连接至位线(BT或者BN)时位线(BT或者BN)的电势中电势变化(2ΔV：稍后描述)的一半(ΔV)。
例如，负电势电容器12的电容Ck能够被确定为单元电容器11的电容Cs的大约一半(Ck＝Cs/2)。在这样的情况下，电势生成电路3将与要被提供给传感放大器6的电源电压VDD相同的电势施加给负电势电容器12。例如，通过串行地连接每一个与单元电容器11相同的两个电容器能够产生Ck＝Cs/2的负电势电容器12。
此外，电势生成电路3和负冲击磁铁电路4可以被统一地视为负电势施加电路以将负电势分别施加给第一和第二位线中的每一个。另外，如已经所解释的，至少一个负冲击磁铁电路4可以被连接至第一位线BT和第二位线BN中的每一个。换言之，例如，被连接至第一位线BT的负冲击磁铁电路4的数目可以小于被连接至第一位线BT的存储器单元2的数目。从而，在图3中所示的示例中，可以提供每位线至少一个电容器，并且能够减少用于提供负电势的电路所要使用的面积。
传感放大器6被连接至第一位线BT和第二位线BN以基于第一位线BT的第一电势和第二位线BN的第二电势之间的差读取存储器单元2的数据。通过示出图3中的传感放大器的示例的电路图示出传感放大器6。传感放大器6包括晶体管Q1至Q6。处于高侧的电源电压VDD(示例：1.0V)经由传感放大器控制线SE被从控制电路(未示出)提供给晶体管Q5(PMOS晶体管)的源极。另外，接地电压GND(示例：OV)被提供给晶体管Q6(NMOS晶体管)的源极。用于控制传感放大器6的操作的信号
Figure G2009102063678D0000091
和
Figure G2009102063678D0000092
被从控制电路提供给晶体管Q5和Q6的栅极。晶体管Q2(NMOS晶体管)和晶体管Q1(PMOS晶体管)分别与被连接至第二位线BN、晶体管Q4(NMOS晶体管)、以及晶体管Q3(PMOS晶体管)之间的连接点的栅极、被连接至晶体管Q6的漏极的晶体管Q2的源极、以及被连接至晶体管Q5的漏极的晶体管Q1的源极串行地连接。晶体管Q4和Q3分别与被连接至第一位线BT、晶体管Q2以及晶体管Q1之间的连接点的栅极、被连接至晶体管Q6的漏极的晶体管Q4的源极、以及被连接至晶体管Q5的漏极的晶体管Q3的源极串行地连接。传感放大器6被布置在每一组的位线BT和BN之间。
由于字线解码器5和电势生成电路3，第一字线WL进行到选择的电势的转变而第二字线(WK)在与第一字线WL的反相进行到未选择的电势的转变，并且这使得负冲击磁铁电路4能够将负电势(-ΔV)给予第一位线BT。因此，在存储器单元2其中没有积累电荷的情况下，第一位线BT的电势保持不变(-ΔV)，并且在存储器单元2中积累电荷的情况下，第一位线BT的电势上升(示例：+ΔV)。在这样的情况下，通过放大第一位线BT和第二位线BN之间的差电势，传感放大器6使得数据能够被读取。
图4是示出根据本发明的第一实施例的半导体存储器电路的操作的时序图。在这里，将会描述读取第一位线WLO的存储器单元2的情况。在预充电时段期间(以及在字选择时段之前)，通过电势生成电路3激活第二字线WK0(VDD)，并且负冲击磁铁电路4的负电势电容器12(Ck＝Cs/2)被充电。在这样的情况下，第二字线WK0侧是“+”，并且第一位线BT侧是“-”。要被积累的电荷是VDD·Cs/2。另外，激活预充电线PDL(VDD)，并且通过预充电电路8将第一和第二位线BT和BN预充电到接地电压(GND)。然后，预充电线PDL被去激活(GND)并且预充电电路8被截止。因此，预充电最终结束。
然后，在字选择时段期间，电势生成电路3在与第一字线电势梯度相反的第二字线电势梯度进行第二字线WK0的电势从激活电势电平(VDD)到未激活电势电平(GND)的转变。这使第二字线WK0变成未激活(GND)，并且负电势电容器12的第一位线BT侧的“-”电荷被释放。结果，第一位线BT的电势被减少了ΔV＝(VDD·Cs/2)/Cb。在这里，Cb是位线的电容。另一方面，在与此相同的时间，字线解码器5在第一字线电势梯度进行第一字线WLO的电势从未激活电势电平(VBB)到激活电势电平(VPP)的转变。这使第一字线WL0变成激活(VPP)，并且经由电容器Qc将单元电容器11(Cs)的电荷提供给第一位线BT。
结果，(1)在与数据相对应的电荷被积累在单元电容器11中(电荷：VDD·Cs)的情况下，第一位线BT的电势增加了ΔV0＝(VDD·Cs)/Cb＝2ΔV。因此，第一位线BT的电势BT(H)变成-ΔV+2ΔV＝ΔV。另一方面，(2)当在单元电容器11中没有积累与数据相对应的电荷(电荷：0)的情况下，第一位线BT的电势没有变化保持为ΔV0＝0/Cb＝0。因此，第一位线BT的电势BT(L)变成-ΔV+0＝-ΔV。
在这样的情况下，通过预充电参照侧的第二位线BN的电势保持为GND(接地电势)。换言之，第二位线BN的电势是BT(H)和BT(L)之间的中间电势。
然后，传感放大器6被激活(SE：VDD)。结果，在第一位线BT的电势是BT(H)的情况下，BT(H)变成VDD，并且BN被变成BN(H)＝GND。另一方面，在第一位线BT的电势是BT(L)的情况下，BT(L)变成GND，并且BN变成BN(L)＝VDD。
根据如上所述的操作半导体器件的方法，能够读取存储器单元12的数据。
图5是示出图4的操作中的图3的传感放大器的NMOS晶体管的剖视图。该视图示出在字选择时段的开始时在当BT(L)是-ΔV时的时候的传感放大器6的NMOS晶体管Q2(Q4)的方式。如由视图所示，在这时，P阱是OV(GND)并且漏极(N扩散层)是-ΔV。换言之，该PN结处于正向偏置状态中。因此，PN结被导通并且由于此，存在电流I如图5中所示(箭头)地流动的可能性。然而，在半导体器件中，VDD被降低。例如，VDD大约是1.0V。在这样的情况下，-ΔV大约是处于最高的-0.1V。因此，PN结没有被导通，从而没有电流流动。
另外，为了减少扰乱中单元晶体管Qc对第一位线BT的截止电流，必须适当地控制单元晶体管Qc的阈值电压。例如，在VDD＝大约1.0V的情况下，优选的是，阈值电压大约是0.8至0.9V。因此，能够防止从单元电容器1泄漏电荷。
图6A和图6B是分别部分示出图4和图2的时序图的示意图。如图6B中所示，在根据JP-P2004-265533A的半导体存储器电路中，传感放大器的电源电压是VDD并且参照侧的位线BN的电压是ΔV。结果，要被施加到传感放大器中的PMOS晶体管Q1和Q3的栅极电压是V2＝(VDD-ΔV)。另一方面，如图6A中所示，在根据本发明的半导体器件中，传感放大器的电源电压是VDD并且参照侧的位线BN的电压是0。因此，要被施加到传感放大器中的PMOS晶体管Q1和Q3的栅极电压是V1＝VDD。
换言之，根据本发明，在具有嵌入DRAM的半导体集成电路(半导体器件)中，即使在由于降低整个系统的电压导致电源电压VDD被降低的情况下，能够将PMOS晶体管Q1和Q3的操作极限扩大ΔV(＝V1-V2)。因此，能够防止操作速率的降低。另外，即使在电源电压VDD被降低的情况下，能够稳定地执行读取操作同时不受到生产容差的影响。这是因为取决于生产容差而变化的以Cb/Cs为基础的ΔV的影响，没有给予电压V1。
根据本发明，在VDD幅值在与第一字线WL的反相操作要用于实现接地预充电系统的电势生成电路3和负冲击磁铁电路4。换言之，与根据JP-P2004-265533A的半导体存储器电路相比较，减少使用具有最高的电势幅值和大的功率消耗的VPP电势的信号线。因此，能够很大地减少激活电流。结果，能够减少半导体器件的功率消耗。
尤其地，关于作为本发明的半导体器件的具有嵌入DRAM的半导体集成电路，即使当取决于降低整个系统的电压来降低电源电压，能够执行DRAM的高速操作并且还能够防止功率消耗中的增加。
(第二实施例)
图7是示出根据本发明的第二实施例的半导体器件的构造的电路图。此半导体器件1包括存储器单元2、字线解码器5、预充电电路8、电势生成电路3、负冲击磁铁电路4、以及传感放大器6。根据本实施例，基本构造与第一实施例(图3)相同。然而，电势生成电路3和负冲击磁铁电路4的详细构造不同于第一实施例的详细构造。
换言之，负冲击磁铁电路4的负电势电容器12的电容Ck被确定为近似等于单元电容器11的电容Cs(Ck＝Cs)。在这样的情况下，电势生成电路3将是要被提供给传感放大器6的电源电压VDD的一半(VDD/2)的电势施加给负电势电容器12。例如，作为Ck＝Cs的负电势电容器，可以使用与单元电容器相同的电容器。例如，作为是电源电压VDD的电势的一半(VDD/2)的电压，可以使用要被提供给单元电容器的电势。
由于与第一实施例的相同，所以在这里省略了其它的功能和其它的构造的解释。
图8是示出根据本发明的第二实施例的半导体器件的操作的时序图。根据本发明，基本操作与第一实施例(图4)相同。然而，电势生成电路3的详细操作与第一实施例的不同。
换言之，电势生成电路3将是电源电压VDD的一半(VDD/2)的电势施加给负冲击磁铁电路4的负电势电容器12。而且在这样的情况下，由于负电势电容器12的电容Ck是Cs所以要被积累在负电势电容器12中的电荷是VDD/2·Cs，并且这与第一实施例相同。因此，能够执行与第一实施例相同的操作。
本实施例能够获得与第一实施例相同的效果和优点。另外，负电势电容器12与存储器单元2的单元电容器11相同，从而没有产生取决于形状的电容的相对误差。另外，因为要被提供给单元电容器11的电势也能够被用作是由电势生成电路3施加的电源电压VDD的一半(VDD/2)的电势，所以在电势生成电路3和单元电容器11之间能够共享电源。
此外，根据本实施例，位线的电容是Cb+2Cs，从而与第一实施例相比较，电容被增加了Cs。然而，如果位线的电容Cb处于一般条件下，即，如果在位线的电容中电容Cb占主导地位，那么建立Cb＞＞Cs。因此，可知的是，其影响(示例：ΔV的减少)很小。
显然的是，本发明不限于上述实施例，而是可以在不脱离本发明的范围和精神的情况下进行修改和变化。
尽管在上面已经结合若干示例性实施例描述了本发明，但是对本领域的技术人员显然的是，仅为了示出本发明提供了这些示例性实施例，并且不应依赖于这些实施例在限制的意义上理解所附的权利要求。

Claims (16)

1.一种半导体器件，包括：
存储器单元，所述存储器单元被构造为被连接至第一位线并且存储数据；
预充电电路，所述预充电电路被构造为被连接至所述第一位线和第二位线并且将所述第一位线和所述第二位线预充电到接地电势；
负电势施加电路，所述负电势施加电路被构造为被连接至所述第一位线并且将负电势施加给所述第一位线；以及
传感放大器，所述传感放大器被构造为被连接至所述第一位线和所述第二位线并且基于所述第一位线的第一电势和所述第二位线的第二电势之间的差读取数据，
其中所述负电势的绝对值小于所述第一电势和所述第二电势之间的所述差。
2.根据权利要求1所述的半导体器件，其中所述绝对值近似等于当其中积累有电荷的所述存储器单元被连接至所述第一位线时所述第一电势的电势变化的一半。
3.根据权利要求1所述的半导体器件，其中当执行读取操作时，
所述预充电电路将所述第一位线和所述第二位线预充电到所述接地电势，
所述负电势施加电路将所述负电势施加给所述第一位线，并且
当通过被连接至所述第一位线的所述存储器单元改变所述第一电势时，所述传感放大器基于所述改变的第一电势和所述第二电势之间的差读取所述数据。
4.根据权利要求1所述的半导体器件，其中所述存储器单元包括：
单元电容器，所述单元电容器被构造为积累与所述数据相对应的电荷，和
单元晶体管，所述单元晶体管被构造为在栅极处被连接至选择所述存储器单元的第一字线、在源极/漏极区域中的一个处连接到所述单元电容器、以及在源极/漏极区域中的另一个处连接到所述第一位线，
其中所述负电势施加电路包括：
负电势电容器，所述负电势电容器被构造为在一端被连接至第二字线，并且在另一端被连接至所述第一位线，和
电势生成电路，所述电势生成电路被构造为通过所述第二字线充电所述负电势电容器。
5.根据权利要求4所述的半导体器件，其中所述负电势电容器的电容是所述单元电容器的电容的近似一半，并且
其中所述电势生成电路将与被提供给所述传感放大器的电源电压相同的电压施加给所述负电势电容器。
6.根据权利要求4所述的半导体器件，其中所述负电势电容器的电容近似等于所述单元电容器的电容，并且
其中所述电势生成电路将是被提供给所述传感放大器的电源电压的一半的电压施加给所述负电势电容器。
7.根据权利要求4所述的半导体器件，其中被连接至所述第一位线的所述负电势电容器的数目小于被连接至所述第一位线的所述存储器单元的数目。
8.根据权利要求4所述的半导体器件，进一步包括：
字线控制电路，所述字线控制电路被构造为将电势提供给所述第一字线，
其中所述字线控制电路在第一字线电势梯度进行所述第一字线的电势从未选择的电势到选择的电势的转变，并且
其中所述电势生成电路在与所述第一字线电势梯度相反的第二字线电势梯度进行所述第二字线的电势的转变。
9.根据权利要求2所述的半导体器件，其中当执行读取操作时，
所述预充电电路将所述第一位线和所述第二位线预充电到所述接地电势，
所述负电势施加电路将所述负电势施加给所述第一位线，并且
当通过被连接至所述第一位线的所述存储器单元改变所述第一电势时，所述传感放大器基于所述改变的第一电势和所述第二电势之间的差读取所述数据。
10.根据权利要求9所述的半导体器件，其中所述存储器单元包括：
单元电容器，所述单元电容器被构造为积累与所述数据相对应的电荷，和
单元晶体管，所述单元晶体管被构造为在栅极处被连接至选择所述存储器单元的第一字线、在源极/漏极区域中的一个处连接至所述单元电容器、以及在源极/漏极区域中的另一个处连接至所述第一位线，
其中所述负电势施加电路包括：
负电势电容器，所述负电势电容器被构造为在一端被连接至第二字线，并且在另一端连接到所述第一位线，和
电势生成电路，所述电势生成电路被构造为通过所述第二字线充电所述负电势电容器。
11.根据权利要求10所述的半导体器件，其中所述负电势电容器的电容是所述单元电容器的电容的近似一半，并且
其中所述电势生成电路将与被提供给所述传感放大器的电源电压相同的电压施加给所述负电势电容器。
12.根据权利要求10所述的半导体器件，其中所述负电势电容器的电容近似等于所述单元电容器的电容，并且
其中所述电势生成电路将是被提供给所述传感放大器的电源电压的一半的电压施加给所述负电势电容器。
13.一种半导体器件，包括：
存储器单元，所述存储器单元被构造为被连接至第一位线和第一字线，
负冲击磁铁电路，所述负冲击磁铁电路被构造为被连接至所述第一位线和第二字线；
第二位线，所述第二位线被构造为与所述第一位线成对；
预充电电路，所述预充电电路被构造为将所述第一位线和所述第二位线预充电到接地电势；
传感放大器，所述传感放大器被构造为放大所述第一位线的第一电势和所述第二位线的第二电势之间的差；以及
字线控制电路，所述字线控制电路被构造为在第二字线电势梯度进行所述第二字线的电势的转变，所述第二字线电势梯度与第一字线电势梯度相反，所述第一字线的电势的转变在所述第一字线电势梯度从未选择的电势到选择的电势进行。
14.根据权利要求13所述的半导体器件，其中所述第一字线电势梯度处于正方向中，并且所述第二字线电势梯度处于负方向中。
15.根据权利要求13所述的半导体器件，其中随着所述第一字线电势梯度变化的所述第一位线的第一电势与随着所述第二字线电势梯度变化的所述第二位线的第二电势相交。
16.一种半导体电路的操作方法，其中所述半导体电路包括：
存储器单元，所述存储器单元被构造为被连接至第一位线并且存储数据；
预充电电路，所述预充电电路被构造为被连接至所述第一位线和第二位线并且将所述第一位线和所述第二位线预充电到接地电势；
负电势施加电路，所述负电势施加电路被构造为被连接至所述第一位线并且将负电势施加给所述第一位线；以及
传感放大器，所述传感放大器被构造为被连接至所述第一位线和所述第二位线并且基于所述第一位线的第一电势和所述第二位线的第二电势之间的差读取数据，
当执行读取操作时，所述操作方法包括：
所述预充电电路将所述第一位线和所述第二位线预充电到所述接地电势；
所述负电势施加电路将所述负电势施加给所述第一位线；以及
当通过被连接至所述第一位线的所述存储器单元改变所述第一电势时，所述传感放大器基于所述改变的第一电势和所述第二电势之间的差读取所述数据，
其中所述负电势的绝对值近似等于当其中积累有电荷的所述存储器单元被连接至所述第一位线时所述第一电势的电势变化的一半。
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