KR100542161B1 - 반도체 메모리 장치 - Google Patents

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가부시끼가이샤 도시바
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Abstract

반도체 메모리 장치는, 메모리 셀 어레이(1)와,
기준 전류(Iref)를 발생하는 기준 전류 발생 회로(DMC)와,
상기 기준 전류 발생 회로가 발생한 상기 기준 전류(Iref)에 기초하여 참조 노드(RSN)에 참조 전위를 발생하는 참조 전위 발생 회로(6)와,
선택된 메모리 셀의 셀 전류(Icell)에 기초하여 출력 전류를 생성하고, 이 출력 전류와 상기 기준 전류에 기초하여 감지 노드(SN)에 데이터 전위를 발생하는 제1 감지 회로(4a)와,
상기 감지 노드의 데이터 전위와 상기 참조 노드의 참조 전위를 비교하여, 상기 선택된 메모리 셀이 유지하고 있는 데이터를 검출하는 제2 감지 회로(4b)를 구비한다.
데이터, 메모리 셀 어레이, 기준 전류(Iref), 참조 노드(RSN), 감지 노드(SN)

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시 형태에 의한 DRAM의 셀 어레이와 데이터 감지 회로의 구성을 나타내는 도면.
도 2a는 도 1의 주요부의 구체적 구성을 나타내는 도면.
도 2b는 도 2에 도시한 주요부의 구체적 구성의 변형을 나타내는 도면.
도 3a는 데이터 감지 회로의 동작을 설명하기 위한 타이밍도.
도 3b는 더미 셀에 대한 리프레시 동작을 설명하기 위한 타이밍도.
도 4는 실시 형태의 DRAM 셀의 구조를 나타내는 도면.
도 5는 DRAM 셀의 셀 어레이 구성을 나타내는 도면.
도 6은 실시 형태의 다른 DRAM 셀 구조를 나타내는 도면.
도 7은 DRAM 셀의 셀 어레이 구성을 나타내는 도면.
도 8은 실시 형태의 DRAM 셀의 채널 보디 전위와 게이트 전위의 관계를 나타내는 도면.
도 9는 다른 실시 형태에 의한 DRAM의 주요부 구성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : DRAM 셀 어레이
2 : 비트선 선택 회로
3 : 데이터 감지 회로
4a : 초단 감지 증폭기
4b : 2단째 감지 증폭기
5 : 클램프 회로
6 : 참조 전위 발생 회로
7 : 래치 회로
8 : 리프레시 회로
본 발명은 셀 전류의 유무 또는 대소에 의해 데이터가 판정되는, 전류 판독형 메모리 셀을 갖는 반도체 메모리 장치에 관한 것으로, 특히 데이터 감지 회로에 관한 것이다.
종래의 DRAM은 MISFET와 캐패시터에 의해 메모리 셀이 구성되어 있다. DRAM의 미세화는 트렌치 캐패시터 구조나 스택트 캐패시터 구조의 채용에 의해 크게 진척되고 있고, 현재 단위 셀 사이즈는 최소 가공 치수를 F라 하면, 8F2의 면적까지 축소되어 있다. 그러나, 종래와 마찬가지의 셀 사이즈 축소의 추세를 확보하는 것은 점점 더 곤란해지고 있다. 트랜지스터를 종형으로 해야만 하는 기술적 곤란성, 인접 셀 간의 간섭이 커진다는 문제, 가공이나 성막 등의 제조 기술상의 곤란함 등 때문이다.
이에 대하여, 캐패시터를 이용하지 않고 1 트랜지스터를 메모리 셀로 하는 DRAM도, 이하에 예를 든 바와 같이 제안되어 있다.
(1) JOHN E. LEISS et al, "dRAM Design Using the Taper-Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.SC-17, NO.2, APRIL 1982, pp337-344)
(2) 특개평 3-171768호 공보
(3) Marnix R.Tack et al, "The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.37, MAY, 1990, pp1373-1382)
(4) Hsing-jen Wann et al, "A Capacitorless DRAM Cell on SOI Substrate"(IEDM 93, pp635-638)
(1)의 메모리 셀은 매립 채널 구조의 MOS 트랜지스터를 이용하여 구성된다. 소자 분리 절연막의 테이퍼부에 형성되는 기생 트랜지스터를 이용하여, 표면 반전층의 충방전을 행하고, 2치 기억을 행한다.
(2)의 메모리 셀은 개개로 웰 분리된 MOS 트랜지스터를 이용하여, MOS 트랜지스터의 웰 전위에 의해 결정되는 임계치를 2치 데이터로 한다.
(3)의 메모리 셀은 SOI 기판 상의 MOS 트랜지스터에 의해 구성된다. SOI 기판 측으로부터 큰 부전압을 인가하여 실리콘층의 산화막과 계면부에서의 정공 축적을 이용하고, 이 정공의 방출, 주입에 의해 2치 기억을 행한다.
(4)의 메모리 셀은 SOI 기판 상의 MOS 트랜지스터에 의해 구성된다. MOS 트랜지스터는 구조 상 하나이지만, 드레인 확산층의 표면에 거듭 역도전형층이 형성되며, 실질적으로 기입용 PMOS 트랜지스터와 판독용 NMOS 트랜지스터를 일체로 조합한 구조로 하고 있다. NMOS 트랜지스터의 기판 영역을 부유 노드로 하여, 그 전위에 의해 2치 데이터를 기억한다.
그러나, (1)은 구조가 복잡하며, 기생 트랜지스터를 이용하고 있기 때문에, 특성의 제어성에도 난점이 있다. (2)는 구조는 단순하지만, 트랜지스터의 드레인, 소스 모두 신호선에 접속하여 전위 제어할 필요가 있다. 또한, 웰 분리이기 때문에, 셀 사이즈가 크고, 게다가 비트마다의 재기록을 할 수 없다. (3)에서는 SOI 기판측으로부터의 전위 제어를 필요로 하고 있어, 비트마다의 재기록을 할 수 없어, 제어성에 난점이 있다. (4)는 특수 트랜지스터 구조를 필요로 하고, 또한 메모리 셀에는 워드선, 라이트 비트선, 리드 비트선, 퍼지선을 필요로 하기 때문에, 신호선 수가 많아진다.
또한, 종래 제안되어 있는 1 트랜지스터의 메모리 셀은 캐패시터에 의한 전하의 축적을 이용하여 데이터 기억하는 방식과 기본적으로 다르며, 채널 보디의 전위차에 의한 게이트 임계치의 차에 의해 데이터 기억을 행한다. 이 때문에, 1 트랜지스터의 메모리 셀에서는 메모리 셀에 흐르는 셀 전류의 유무 또는 대소를 검출하여, 그 메모리 셀이 기억하고 있는 데이터를 판별할 필요가 있다. 즉, 1 트랜지스터의 메모리 셀은 전류 판독형 메모리 셀이 된다.
본 발명은 전류 판독형 메모리 셀을 이용한 경우의 바람직한 데이터 감지 회로를 구비한 반도체 메모리 장치를 제공하는 것을 목적으로 하고 있다.
본 발명에 따른 반도체 메모리 장치는, 데이터를 유지하는 메모리 셀(MC)이 배열된 메모리 셀 어레이와, 기준 전류(Iref)를 발생하는 기준 전류 발생 회로(DMC)와, 상기 기준 전류 발생 회로가 발생한 상기 기준 전류(Iref)에 기초하여 참조 노드(RSN)에 참조 전위를 발생하는 참조 전위 발생 회로와, 선택된 메모리 셀의 셀 전류(Icell)에 기초하여 출력 전류를 생성하고, 이 출력 전류와 상기 기준 전류에 기초하여, 감지 노드(SN)에 데이터 전위를 발생하는 제1 감지 회로와, 상기 감지 노드의 데이터 전위와 상기 참조 노드의 참조 전위를 비교하여, 상기 선택된 메모리 셀이 유지하고 있는 데이터를 검출하는 제2 감지 회로를 포함한다.
이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.
도 1은 본 발명의 실시 형태에 의한 DRAM의 셀 어레이(1)와 이에 접속되는 데이터 감지 회로(3)의 구성을 나타내고 있다. DRAM 셀 MC는 부유의 채널 보디를 갖는 하나의 MISFET에 의해 구성된다. n 채널 MISFET를 이용한 경우의 DRAM 셀 구조를 도 4에 도시한다. 실리콘 기판(10)에 실리콘 산화막 등의 절연막(11)에 의해 이 실리콘 기판(10)과 분리된 p형 실리콘층(12)을 채널 보디로 하여, 게이트 절연막(13)을 통해 형성된 게이트 전극(14)과, 소스 및 드레인이 되는 n형 확산층(15, 16)을 갖는다.
메모리 셀 어레이(1)는 도 5에 도시한 바와 같이 구성된다. 즉, DRAM 셀 MC 는 각각 다른 것과 분리된 부유의 채널 보디를 갖고, 소스를 기준 전위(접지 전위)로 하여, 한 방향으로 배열되는 DRAM 셀의 게이트는 워드선 WL에 접속되며, 이것과 교차하는 방향으로 배열된 DRAM 셀의 드레인은 비트선 BL에 접속된다.
DRAM 셀 MC는 채널 보디가 되는 p형 실리콘층(12)을, 제1 전위로 설정한 제1 데이터 상태와, 제2 전위로 설정한 제2 데이터 상태를 동적으로 기억한다. 구체적으로, 제1 데이터 상태는 선택 워드선 WL 및 선택 비트선 BL에 고레벨 전압을 제공하고, 선택된 DRAM 셀을 5극관 동작시켜, 그 드레인 접합 근방에서 임팩트 이온화를 일으켜서 생성한 다수 캐리어(n 채널의 경우, 정공)를 채널 보디에 유지함으로써 기입된다. 이것이, 예를 들면 데이터 "1"이다. 제2 데이터 상태는 선택 워드선 WL에 고레벨 전압을 제공하여 용량 결합에 의해 채널 보디 전위를 높게 하고, 선택 비트선 BL을 저레벨로 하여, 선택된 DRAM 셀의 채널 보디와 드레인과의 접합에 순 바이어스 전류를 흘려서 채널 보디의 다수 캐리어를 드레인에 방출함으로써 기입된다. 이것이, 예를 들면 데이터 "0"이다.
데이터 "1", "0"은 MISFET의 게이트 임계치의 차로서 나타낸다. 즉, 데이터 "1", "0"과, 채널 보디 전위 VB와 게이트 전압 VG의 관계는 도 8과 같이 되고, 채널 보디 전위에 의한 기판 바이어스의 결과로서, "1"의 경우의 임계치 전압 Vth1은 "0"의 경우의 임계치 전압 Vth0보다 낮아진다. 따라서 데이터 판독은 임계치 전압의 차에 의한 셀 전류의 차를 검출함으로써 판정할 수 있다.
도 4의 DRAM 셀 구조에 대하여, 변형을 가한 셀 구조를 도 6에 도시한다. 이것은 게이트 전극(14)에 대하여 p형 실리콘층(12)(채널 보디)에 용량 결합하는 보조 게이트 전극(21)을 설치한 것이다. 이 예에서는, 보조 게이트(21)는 절연막(11) 내에 매설되어 p형 실리콘층(12)의 저면에 게이트 절연막(20)을 통해 대향한다.
이와 같은 셀 구조를 이용한 경우의 셀 어레이(1)는, 도 7과 같이 된다. 보조 게이트는 주게이트 전극(14)을 접속하는 워드선 WL1과 병행하는 보조 워드선 WL2에 접속된다. 이와 같은 셀 어레이 구성으로 하여, 주 워드선 WL1에 대하여 보조 워드선 WL2를 저전압측에 오프셋시킨 상태에서, 주 워드선 WL1과 동기시켜 구동한다. 이와 같은 보조 워드선 WL2의 용량 결합에 의한 채널 보디의 전위 제어를 행함으로써, "0", "1" 데이터의 보디 전위차를 확보하는 것이 용이하게 된다.
이 실시 형태의 DRAM 셀 MC는, 상술된 바와 같이 전류 판독형이므로, 데이터 감지를 위해서는 셀 전류의 대소를 기준 전류와의 비교에 의해 판정한다. 그를 위한 기준 전류원으로서, 도 1에 도시한 바와 같이, 더미 셀 DMC가 준비된다. 통상 이러한 종류의 더미 셀 DMC로서는 DRAM 셀이 "1" 데이터의 경우의 셀 전류 Icell1과, "0" 데이터의 경우의 셀 전류 Icell0과의 중간의 기준 전류가 흐르도록 설계되지만, 이 실시 형태에서는 더미 셀 DMC는 복수의 비트선에 한개씩 설치되는 더미 비트선 DBL에 드레인이 병렬 접속된, DRAM 셀 MC와 마찬가지의 구조를 갖는 2개의 MISFET에 의해 구성된다.
한쪽의 MISFET-MC0은 "0" 데이터가 기입된 것으로 하고, 다른 쪽의 MISFET-MC1은 "1" 데이터가 기입된 것으로 한다. 이들의 MISFET-MC0, MC1의 게이트는 각각 더미 워드선 DWL1, DWL2에 접속된다. 더미 워드선 DWL1, DWL2는 데이터 감지 시에는 선택된 워드선과 동시에 선택 구동된다. 따라서, 더미 비트선 DBL에 흐르는 참조 전류 Iref는 Iref=Icell0+Icell1이 된다. 이에 대응하여, 데이터 감지 회로(3)에서는, 후에 상세히 설명하지만, 검출되는 셀 전류 Icell의 2배의 셀 전류 2×Icell을 생성하고, 이것을 상술한 참조 전류 Iref와 비교한다.
데이터 감지 회로(3)는, 도 1에 도시한 바와 같이, 비트선 선택 회로(2a)를 통해 셀 어레이(1)의 비트선 BL에 접속된다. 비트선 선택 회로(2a)는 복수의 비트선으로부터 1개를 선택하는 멀티플렉서이다. 도 1의 예에서는, 비트선 선택 회로(2a)는 선택 신호 BSL0∼BSL3에 의해, 4개의 비트선 BL0∼BL3 중 1개를 선택한다. 복수의 데이터 감지 회로(3)는 복수의 비트선마다 배치된 더미 비트선 DBL에 접속되는 참조 전위 발생 회로(6)를 공유한다. 참조 전위 발생 회로(6)는 상술한 더미 셀 DMC에 의한 참조 전류 Iref에 대응한 참조 전위를 참조 노드 RSN에 발생하는 것이다. 초단 감지 증폭기(4a)는 상술한 2배의 셀 전류 2×Icell을 생성하여, 이것을 참조 전류 Iref와 비교하여, 감지 노드 SN에 데이터에 따라 전위를 생성한다. 그리고, 제2 감지 증폭기(4b)가, 감지 노드 SN과 참조 노드 RSN의 전위차를 검출하도록 설치되어 있다.
또, 각 감지 증폭기(4a)와 데이터선 DL(비트선 선택 회로(2a)에 의해 비트선 BL에 접속된다)의 사이, 및 참조 전위 발생 회로(6)와 참조 데이터선 RDL(더미 비트선 선택 회로(2b)에 의해 더미 비트선 DBL에 접속된다) 사이에는, 각각 비트선 BL 및 더미 비트선 DBL의 데이터 감지 시의 전위 상승을 억제하기 위한 클램프 회로(5)가 설치되어 있다. 이 클램프 회로(5)는 DRAM 셀 MC 및 더미 셀 DMC에서 데 이터 판독 시에 오기입을 방지하고, 구체적으로는 데이터 감지 시 선택 메모리 셀이나 더미 셀이 3극관 동작하도록 비트선이나 더미 비트선 전위를 낮게 억제한다.
도 2a는 데이터 감지 회로(3)의 구체적인 구성을, 1계통에 대해서만 나타내고 있다. 클램프 회로(5)는 초단 감지 증폭기(4a)의 입력 단자 NO와 데이터선 DL의 사이, 참조 전위 발생 회로(6)의 입력 단자 RNO와 참조 데이터선 RDL의 사이에 각각 삽입된 n 채널 MISFET-QN1과, 그 게이트를 각각 데이터선 DL 및 참조 데이터선 RDL의 전위에 따라 부귀환 제어하는 연산 증폭기 OP를 구비하여 구성된다.
즉, 데이터선 DL 및 참조 데이터선 RDL의 전위가 낮은 동안에는 n 채널 MISFET-QN1이 온하여, 초단 감지 증폭기(4a)의 입력 단자 NO와 데이터선 DL의 사이, 참조 전위 발생 회로(6)의 입력 단자 RNO와 참조 데이터선 RDL 사이는 단락되어 있다. 연산 증폭기 OP의 비반전 입력 단자에는 양의 바이어스 전압 VBP가 제공되며, 데이터선 DL 또는 참조 데이터선 RDL이 VBP를 초과하면, 연산 증폭기 OP의 출력은 "L" 레벨이 되고, n 채널 MISFET-QN1이 오프로 되어 그 이상의 전위 상승이 억제되게 된다.
DRAM 셀은 상술한 바와 같이, 데이터 기입 시, 선택 워드선 WL에 고레벨 전압(예를 들면, 전원 전압 Vdd)이 제공되며, 선택 비트선 BL에도 고레벨 전압(예를 들면, 전원 전압 Vdd)이 제공되어 5극관 동작을 행한다. 데이터 판독 시에, 선택 워드선 WL에 마찬가지로 전원 전압 Vdd를 제공하는 것으로 하고, 선택 셀에 전류가 흐르지 않고, 선택 비트선 BL의 전위가 Vdd까지 상승하였다고 하면, 기입 모드와 동일한 조건으로 되게 된다. 이에 대하여, VBP를 전원 전압 Vdd보다 낮은 값으로 설정한다. 예를 들면, 전원 전압 Vdd를 2∼3V로 하면, VBP=200mV 정도로 한다. 이와 같이 설정하면, 데이터 감지 시에, DRAM 셀 MC나 더미 셀 DMC는 5극관 동작하지 않고, "1" 기입의 조건을 충족시키지 않도록 할 수 있다.
참조 전위 발생 회로(6)는 활성화용 p 채널 MISFET-QP21을 통해 소스가 공통으로 고레벨 전위 단자 VINT에 접속된, 전류 미러 회로를 구성하는 p 채널 MISFET-QP22, QP23을 갖는다. 더미 비트선의 전류원 부하가 되는 MISFET-QP22는 드레인과 게이트가 공통으로 입력 단자 RNO에 접속되며, MISFET-QP23의 드레인은 참조 노드 RSN에 접속되어 있다. 참조 노드 RSN과 접지 단자 사이에는 다이오드 접속된 n 채널 MISFET-QN23이 설치되어 있다. 입력 단자 RNO와 접지 단자 사이에는 프라차지용 n 채널 MISFET-QN21이 설치되어 있다.
초단 감지 증폭기(4a)는 활성화용 p 채널 MISFET-QP11을 통해 소스가 공통으로 고레벨 전위 단자 VINT에 접속된, 전류 미러 회로를 구성하는 p 채널 MISFET-QP12, QP13을 갖는다. 비트선의 전류원 부하가 되는 MISFET-QP12는 드레인과 게이트가 공통으로 입력 단자 NO에 접속되며, MISFET-QP13의 드레인은 감지 노드 SN에 접속되어 있다. 감지 노드 SN과 접지 단자 사이에는 참조 노드 RSN에 의해 게이트가 제어되는 n 채널 MISFET-QN12가 설치되어 있다. 입력 단자 NO와 접지 단자 사이에는 프리차지용 n 채널 MISFET-QN11이 설치되어 있다.
참조 전위 발생 회로(6)에서는, 전류 미러를 구성하는 MISFET-QP22, QP23은 동일한 치수를 갖는 것으로 한다. 즉, MISFET-QP22의 채널폭 W와 MISFET-QP23의 채널 폭 W는 동일하며, MISFET-QP22의 채널 길이 L과 MISFET-QP23의 채널 길이 L은 동일하다. 이것에 의해, 데이터 감지 시에, 전류원 MISFET-QP22에 의해 더미 셀 DMC에 흐르는 셀 전류가 Iref일 때, 출력용 MISFET-QP23에도 Iref인 참조 전류가 흐른다. 참조 노드 RSN에는 이 참조 전류 Iref에 의해 결정되는 참조 전위가 얻어진다.
한편, 초단 감지 증폭기(4a)의 전류 미러를 구성하는 MISFET-QP12, QP13은 참조 전위 발생 회로(6)측과 달리, QP13의 채널폭 W/ 채널 길이 L의 비 W/L이 QP12의 2배로 설정되어 있다. 이것에 의해, 데이터 감지 시에, 전류원 MISFET-QP12에 의해 메모리 셀 MC에 흐르는 셀 전류가 Icell일 때, 출력용 MISFET-QP13에는 2× Icell이 되는 출력 전류가 흐른다.
참조 전위 발생 회로(6)의 MISFET-QN23과 감지 증폭기(4a)의 MISFET-QN12는 또한 전류 미러를 구성하고 있고, 본 실시 형태에서는 이들을 동일한 치수로 하고 있다. 즉, MISFET-QN23의 채널 폭 W와 MISFET-QN12의 채널 폭 W는 동일하며, MISFET-QN23의 채널 길이 L과 MISFET-QN12의 채널 길이 L은 동일하다. 이 때문에, 감지 노드 SN에서는 전류 2×Icell과 Iref와의 충돌에 의해 이들의 대소로 결정되는 전위가 얻어지게 된다.
상술한 바와 같이, 더미 비트선 DBL에 흐르는 참조 전류 Iref는, "0" 데이터의 셀 전류를 Icell0, "1" 데이터의 셀 전류를 Icell1로 하면, 수학식 1로 표현된다.
Figure 112002016594933-pat00001
상술한 바와 같이, "0" 데이터의 셀은 임계치가 높기 때문에, 큰 셀 전류가 흐르지 않고, "1" 데이터의 셀은 임계치가 낮아서 큰 셀 전류가 흐른다. 즉, Icell0과 Icell1과의 관계는 Icell0<Icell1이 된다. 감지 증폭기(4a)의 출력 전류는 2×Icell이므로, 선택 셀의 "0", "1" 데이터에 따라서, 참조 전류 Iref와의 관계는 다음과 같이 된다.
Figure 112002016594933-pat00002
2×Icell쪽이 Iref보다 작은 경우, MISFET-QN12를 온으로 하여 전류 Iref를 흘리고자 하는 힘 쪽이, MISFET-QP13을 온으로 하여 전류 2×Icell을 흘리고자 하는 힘보다도 강하게 된다. 이 때문에, 감지 노드 SN의 전위는 접지측으로 끌려 강하하게 된다.
한편, 2×Icell쪽이 Iref보다 큰 경우, MISFET-QP13을 온으로 하여 전류 2×Icell을 흘리고자 하는 힘 쪽이 MISFET-QN12를 온으로 하여 전류 Iref를 흘리고자 하는 힘보다도 강하게 된다. 이 때문에, 감지 노드 SN의 전위는 고레벨 전위 단자 VINT측으로 끌려 상승하게 된다.
이것으로부터 알 수 있듯이, 감지 노드 SN과 참조 노드 RSN의 전위차는 데이터에 따라 극성이 다르다. 이 전위차를 2단째 감지 증폭기(4b)에 의해 검출한다. 2단째 감지 증폭기(4b)는 도 2a의 예에서는, 비교기이고, 감지 노드 SN의 참조 노드 RSN에 대한 "H", "L"에 따라, "L", "H"의 감지 출력 OUT을 출력하게 된다.
또, 감지 증폭기(4a)의 출력 전류와 참조 전위 발생 회로(6)의 출력 전류 사이에서 상술한 관계를 충족시키기 위해서는, 보다 일반적으로는 참조 전위 발생 회로(6)의 MISFET-QP23이 MISFET-QP22의 P배(P는 양의 임의의 수)의 전류를 흘리도록 치수를 설정하고, 한편 감지 증폭기(4a)에는 MISFET-QP13이 MISFET-QP12의 Q배(단, Q/P가 2)의 전류를 흘리도록 치수를 설정하면 된다.
이 실시 형태에서는, 2단째 감지 증폭기(4b)의 출력 OUT에는 감지 데이터를 소정의 타이밍 신호로 취득하여 유지하는 데이터 유지 회로(7)가 설치되어 있다. 본 실시 형태에서는 데이터 유지 회로(7)는 인버터 INV1 및 INV2를 구비하고 있다. 인버터 INV1의 출력은 인버터 INV2에 입력되고, 이 인버터 INV2의 출력은 인버터 INV1에 입력된다. 따라서, 인버터 INV1의 출력이 이 데이터 유지 회로(7)의 출력이 된다. 그리고, 이 데이터 유지 회로(7)에 유지된 데이터가 컬럼 선택선 CSL에 의해 구동되는 컬럼 게이트 MISFET-QN41을 통해 데이터선 DQ에 전송된다.
데이터 유지 회로(7)의 출력에는 그 유지 데이터에 기초하여, 소정의 리프레시 사이클로 메모리 셀 데이터를 리프레시하기 위한 리프레시 회로(8)가 설치되어 있다. 리프레시 회로(8)는, 데이터 유지 회로(7)의 유지 데이터를, 리프레시 제어 신호 REFRESH에 의해 제어하여 데이터선 DL로 귀환시키는 n 채널 MISFET-QN31에 의해 구성된다. 즉, "0", "1" 데이터 판독 시에, 데이터 유지 회로(7)는 각각, "L", "H" 출력 상태로 되고, 이것이 MISFET-QN31을 통하여, 데이터선 DL을 거쳐 비트선 BL로 전송된다. 데이터 유지 회로(7)의 "L", "H"의 출력 상태를 각각, "0" 기입 시의 비트선 "L" 레벨 전위 VBLL, "1" 기입 시의 비트선 "H" 레벨 전위 VBLH로 하 여, 이것이 그대로 전송되도록 하면, 선택된 DRAM 셀에서 데이터가 리프레시된다.
더미 셀 DMC에는 2개의 MISFET가 있고, 정기적으로 이들에 "0", "1" 데이터를 기입하는 것이 필요하다. 이 때문에, 데이터선 DQ를 통해 "0", "1" 데이터를 더미 셀의 MISFET-MC0, MC1에 기입하기 위한 기입 회로를 구성하는 MISFET-QN42가 데이터선 DQ와 참조 데이터선 RDL 사이에 설치되어 있다.
단, 도 2a에서는 1 계통의 감지 증폭기와 참조 전위 발생 회로만 나타내고 있지만, 실제로는 도 1에 도시한 바와 같이, 참조 전위 발생 회로(6)를 공유하여 복수계통의 감지 증폭기가 있다. 이 경우, 리프레시 회로(8)는 각 감지 증폭기계마다 필요하다.
또한, 도 2b에 도시한 바와 같이, 적당한 레벨 변환 회로 LSC를 리프레시 회로(8)의 경로에 설치하고, 리프레시 시의 비트선 BL의 전위를 판독 데이터를 유지하는 데이터 유지 회로(7)의 전위와 다르게 해도 된다. 예를 들면, 데이터 유지 회로(7)가 데이터 "1"을 유지하고 있는 경우, 레벨 변환 회로 LSC는 MISFET-QN31을 통하여 공급된 이 데이터 유지 회로(7)의 전위를 보다 높은 전위로 시프트하여, 데이터선 DL에 공급하도록 해도 된다. 한편, 데이터 유지 회로(7)가 데이터 "0"을 유지하고 있는 경우, 레벨 변환 회로 LSC는 MISFET-QN31을 통하여 공급된 이 데이터 유지 회로(7)의 전위를, 보다 낮은 전위로 시프트하여 데이터선 DL에 공급하도록 해도 된다.
도 3a의 타이밍도를 참조하여, 이 실시 형태에 의한 데이터 감지 동작을 구체적으로 설명한다. 데이터 감지 동작 전에, 시각 t0까지는 프리차지 신호 bSAON2 가 "H"이고, 데이터선 DL, 참조 데이터선 RDL을 통해, 비트선 BL, 더미 비트선 DBL은 "L" 레벨(접지 전위)로 프리차지된다. 시각 t0에서 프리차지 동작을 정지하고, 시각 t1에서 선택 워드선 WL과 더미 워드선 DWL1, DWL2가 "H" 레벨로 상승한다. 시각 t2에서 감지 증폭기 활성화 신호 bSAON1이 "L"이 되면, 초단 감지 증폭기(4a) 및 참조 전위 발생 회로(6)는 활성화되며, 셀 데이터에 따라서 선택 비트선 BL에 셀 전류 Icell이 흐르며, 더미 비트선 DBL에는 더미 셀 전류(참조 전류 Iref)가 흐른다.
"0" 데이터의 셀은 임계치가 높아 큰 전류가 흐르지 않고, "1" 데이터의 셀은 큰 전류를 흘린다. 한쪽 더미 셀 DMC는 "0", "1" 데이터 셀의 병렬 접속으로 되어 있기 때문에, "1" 데이터의 셀 전류 Icell1보다도 큰 전류를 흘린다. 비트선 BL 및 더미 비트선 DBL의 전위는 셀의 전류 능력의 여하에 상관없이, 클램프 회로(5)에 의해 일정치로 클램프된다.
상술한 셀 전류 관계에 기초하여, 초단 감지 증폭기(4a)에서는 셀 전류 2×Icell과 참조 전류 Iref의 비교에 의해, 감지 노드 SN에는, "0" 데이터인 경우 참조 노드 RSN보다 낮고, "1" 데이터의 경우 참조 노드 RSN보다 높은 전위가 얻어진다. 그리고, 2단째 감지 증폭기(4b)에 의해 감지 노드 SN과 참조 노드 RSN의 전위차를 판정하여, "0" 데이터의 경우 "L", "1" 데이터의 경우 "H"가 되는 감지 출력 OUT을 얻을 수 있다.
시각 t3에서 감지 증폭기(4a) 및 참조 전위 발생 회로(6)를 비활성으로 하고, 그 후, 데이터 유지 회로(7)에 유지된 데이터를 컬럼 선택에 의해 추출할 수 있다. 이 동작은 도 3a에는 도시하지 않고, 도 3a에서는 이 후 리프레시 사이클로 들어 가는 예를 나타내고 있다. 리프레시 사이클에서는 판독 시 "H"로 된 워드선 WL은 "H"를 유지하고, 리프레시 제어 신호 REFRESH를 "H"로 한다.
이 때, 판독 데이터 "0", "1"에 따라 비트선 BL에 제공되는 저레벨 전위 VBLL 및 고레벨 전위 VBLH를, 각각 "0", "1" 기입에 필요한 전위로 하면, 선택 셀 MC에서는 판독 데이터가 재차 기입되어 리프레시된다.
이 리프레시는 DRAM 셀 MC에 대한 리프레시이지만, 본 실시 형태에 있어서는 DRAM 셀 MC에 대한 리프레시를 개시하기 전, 또는 모든 DRAM 셀 MC에 대한 리프레시가 종료한 후에, 더미 셀 DMC의 리프레시를 행한다. 즉, 본 실시 형태에서는 리프레시 동작은 소정 주기마다 행해진다.
도 3b는 더미 셀 DMC의 리프레시 동작을 설명하기 위한 타이밍도이다. 이 도 3b에 도시한 바와 같이, 시각 t0에서 더미 워드선 DWL1이 "H" 레벨로 상승하고, 이것보다 조금 지연된 시각 t1에서, 더미 비트선 DBL이 저레벨 전위 VBLL로 강하한다. 이 저레벨 전위 VBLL은 데이터선 DQ로부터, 더미 컬럼 선택선 DCSL에 의해 구동되는 MISFET-QN42와, 참조 데이터선 RDL을 통해 더미 비트선 DBL로 전달된다. 이것에 의해, 더미 셀 DMC의 MISFET-MC0에 "0"이 기입되어 리프레시된다. 그 후, 시각 t2에서 더미 비트선 DBL이 저레벨 전위 VBLL로부터 0V로 복귀되고, 시각 t3에서 더미 워드선 DWL1이 "H" 레벨러부터 "L" 레벨로 복귀된다.
계속해서, 시각 t4에서 더미 워드선 DWL2가 "H" 레벨로 상승하고, 이것보다 조금 지연된 시각 t5에서 더미 비트선 DBL이 고레벨 전위 VBLH로 상승한다. 이 고 레벨 전위 VBLH는 데이터선 DQ로부터, 더미 컬럼 선택선 DCSL에 의해 구동되는 MISFET-QN42와, 참조 데이터선 RDL을 통해 더미 비트선 DBL로 전달된다. 이것에 의해, 더미 셀 DMC의 MISFET-MC1에 "1"이 기입되어 리프레시된다. 그 후, 시각 t6에서 더미 비트선 DBL이 고레벨 전위 VBLH로부터 0V로 복귀되고, 시각 t7에서 더미 워드선 DWL2가 "H" 레벨로부터 "L" 레벨로 복귀된다.
이 리프레시 동작에 의해, 더미 셀 DMC에서 2개의 MISFET가 "0"과 "1"을 유지한 상태가 재기입된다. 또, 상술한 리프레시 제어 신호 REFRESH의 생성이나, 더미 워드선 DWL1, DWL2, 데이터선 DQ 및 더미 컬럼 선택선 DCSL의 구동은 리프레시 제어 회로에 의해 행해진다.
이상과 같이 본 실시 형태에 따르면, 부유의 채널 보디를 갖는 단순한 1 트랜지스터 구조의 DRAM 셀을 이용하여, 채널 보디를 기억 노드로 하는 DRAM이 얻어진다. 데이터 감지 회로는 기준 전류원이 되는 더미 셀을 준비하고, 셀 전류를 그 더미 셀의 전류와 비교함으로써 데이터를 판정하도록 하고 있다. 특히 실시 형태에서는, 더미 셀로서 "0" 데이터를 기입한 셀과 "1" 데이터를 기입한 셀의 2개를 병설하여, 이 더미 셀에 의해 결정되는 참조 전류 Iref를 기준으로 하여, 셀 전류 Icell의 2배의 전류 2×Icell의 대소 비교를 행하고 있다. 이것에 의해, "0", "1"의 셀 전류의 차가 작은 DRAM 셀의 경우에도 확실한 데이터 판정이 가능하게 된다.
또한, 데이터 감지 시의 비트선, 더미 비트선의 전위 상승을 억제하는 클램프 회로를 설치함으로써, 판독 동작에 있어서 선택 셀이나 더미 셀이 "1" 기입의 조건을 충족시키지 않아 오기입이 방지된다. 또한, 전류 판독형 메모리 셀을 이용 한 EEPROM 등의 불휘발성 반도체 메모리에서는, 예를 들면 비트선을 전원 전압 Vdd로 프리차지하는 방식이 이용되고 있는데, 본 실시 형태의 DRAM 셀에서 마찬가지의 프리차지 방식을 이용하였다고 하면, 워드선을 상승시켰을 때 5극관 동작하여 오기입이 생긴다. 이에 대하여 본 실시 형태에서는, 비트선 프리차지를 접지 전위로 하여, 셀 전류 검출을 행하도록 하고 있기 때문에, 오기입이 방지된다.
도 9는 다른 실시 형태에 의한 데이터 감지 회로의 주요부 구성을, 도 2a와 대응시켜 나타내고 있다. 이 실시 형태에서는, 클램프 회로(5)의 n 채널 MISFET-QN1의 게이트에 고정의 바이어스 전압 BIAS를 제공하고 있다. 이 클램프 방식의 경우, 비트선 및 더미 비트선의 전위 상승을 BIAS-Vth(Vth: QN1의 임계치 전압)로 억제할 수 있다. 따라서, 바이어스 전압 BIAS를 선택함으로써, 확실히 오기입을 방지하는 것이 가능하게 된다.
본 발명은 상기 실시 형태에 한정되지 않는다. 예를 들면, 실시 형태에서는 더미 셀로서, "0", "1" 데이터가 기입된 한 개씩의 셀 트랜지스터에 의해 구성하였지만, 각각 복수개씩으로 해도 된다. 이것에 의해, "0", "1" 데이터의 셀 전류의 변동을 평균화한 참조 전류를 발생시킬 수 있어, 보다 확실한 데이터 판정이 가능해진다.
일반적으로 N쌍의 셀 트랜지스터의 병설에 의해 더미 셀을 구성하면, 참조 전류는 Iref=N(Icell0+Icell1)이 된다. 여기서, N은 자연수이다. 이 때, 참조 전위 발생 회로(6)를 상기 실시 형태와 마찬가지로, 1 대 1의 전류 미러에 의한 출력 전류를 생성하는 것으로 한 경우, 초단 감지 증폭기(4a)의 전류 미러는 1 대 2N의 전류비가 되도록 설계하면 된다.
보다 일반적으로는, N쌍의 셀 트랜지스터에 의해 더미 셀을 구성한 경우, 참조 전위 발생 회로(6)의 MISFET-QP23이 MISFET-QP22의 P배(P는 양의 임의의 수)의 전류를 흘리도록 치수를 설정하고, 한편 감지 증폭기(4a)에서는 MISFET-QP13이 MISFET-QP12의 Q배(단, Q/P가 2N)의 전류를 흘리도록 치수를 설정하면 된다.
또한, 상기 실시 형태에서는 부유의 채널 보디를 기억 노드로 하는 하나의 MISFET를 DRAM 셀로 하는 DRAM을 설명하였지만, 실시 형태의 데이터 감지 회로는 다른 각종 전류 판독형 메모리 셀을 이용한 반도체 메모리에 대해서도 적용 가능하다.
상술한 바와 같이, 본 발명에 따르면, 전류 판독형의 메모리 셀을 이용한 경우의 바람직한 데이터 감지 회로를 구비한 반도체 메모리 장치를 제공할 수 있다.

Claims (22)

  1. 데이터를 유지하는 메모리 셀(MC)이 배열된 메모리 셀 어레이와,
    기준 전류(Iref)를 발생하는 기준 전류 발생 회로(DMC)와,
    상기 기준 전류 발생 회로가 발생한 상기 기준 전류(Iref)에 기초하여 참조 노드(RSN)에 참조 전위를 발생하는 참조 전위 발생 회로와,
    선택된 메모리 셀의 셀 전류(Icell)에 기초하여 출력 전류를 생성하고, 이 출력 전류와 상기 기준 전류에 기초하여, 감지 노드(SN)에 데이터 전위를 발생하는 제1 감지 회로와,
    상기 감지 노드의 데이터 전위와 상기 참조 노드의 참조 전위를 비교하여, 상기 선택된 메모리 셀이 유지하고 있는 데이터를 검출하는 제2 감지 회로
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 메모리 셀은 부유의 채널 보디를 갖는 MISFET이고,
    상기 메모리 셀은 상기 채널 보디를 제1 전위로 설정한 제1 데이터 상태와 제2 전위로 설정한 제2 데이터 상태를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 기준 전류 발생 회로(DMC)는 복수의 MISFET를 구비하며, 상기 기준 전류 발생 회로의 MISFET의 구조는 상기 메모리 셀의 MISFET의 구조와 동일한 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서,
    상기 기준 전류 발생 회로(DMC)는,
    상기 제1 데이터 상태로 설정되는 N개(N은 자연수)의 제1 MISFET와,
    상기 제2 데이터 상태로 설정되는 N개의 제2 MISFET를 구비하고,
    상기 제1 MISFET 및 상기 제2 MISFET의 구조는 상기 메모리 셀의 MISFET의 구조와 동일한 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 MISFET를 소정 주기마다 제1 데이터 상태로 설정하고, 상기 제2 MISFET를 소정 주기마다 제2 데이터 상태로 설정하는 설정 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 메모리 셀은 부유의 채널 보디를 갖는 MISFET이고,
    상기 메모리 셀은, 드레인이 비트선에, 게이트가 워드선에, 각각 접속되고, 채널 보디를 제1 전위로 설정한 제1 데이터 상태와 제2 전위로 설정한 제2 데이터 상태를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 데이터 상태는, 상기 메모리 셀을 5극관 동작시켜, 드레인 접합 근방에서 임팩트 이온화를 일으켜서 생성한 다수 캐리어를 채널 보디에 유지함으로써 설정되고,
    상기 제2 데이터 상태는, 상기 메모리 셀의 채널 보디와 드레인과의 접합에 순 바이어스 전류를 흘려서 채널 보디의 다수 캐리어를 방출함으로써 설정되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 기준 전류 발생 회로(DMC)는 복수의 MISFET를 구비하며, 상기 기준 전류 발생 회로의 MISFET의 구조는 상기 메모리 셀의 MISFET의 구조와 동일한 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 기준 전류 발생 회로(DMC)는,
    상기 제1 데이터 상태로 설정되는 N개(N은 자연수)의 제1 MISFET와,
    상기 제2 데이터 상태로 설정되는 N개의 제2 MISFET를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 제1 MISFET의 게이트는 제1 더미 워드선(DWL1)에 접속되고, 드레인은 더미 비트선(DBL)에 접속되어 있으며,
    상기 제2 MISFET의 게이트는 제2 더미 워드선(DWL2)에 접속되고, 드레인은 상기 더미 비트선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 참조 전위 발생 회로는,
    상기 더미 비트선(DBL)의 전류원 부하가 되는 제1 p 채널 MISFET와,
    상기 제1 p 채널 MISFET와 함께 전류 미러 회로를 구성하며 드레인이 상기 참조 노드(RSN)에 접속된 제2 p 채널 MISFET와,
    게이트와 드레인이 상기 참조 노드(RSN)에 공통 접속되며, 소스가 제1 기준 전위에 접속된 제1 n 채널 MISFET를 구비하여 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 제2 p 채널 MISFET는 상기 제1 p 채널 MISFET의 P배(P는 양의 임의의 수)의 전류를 흘리도록 치수가 설정되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제1 감지 회로는,
    상기 비트선의 전류원 부하가 되는 제3 p 채널 MISFET와,
    상기 제3 p 채널 MISFET와 함께 전류 미러 회로를 구성하며 드레인이 상기 감지 노드(SN)에 접속된 제4 p 채널 MISFET와,
    드레인이 상기 감지 노드(SN)에 접속되고, 소스가 제1 기준 전위에 접속되며, 게이트가 상기 참조 노드(RSN)에 접속된 제2 n 채널 MISFET를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 제4 p 채널 MISFET는 제3 p 채널 MISFET의 Q배(Q/P는, 2 N)의 전류를 흘리도록 치수가 설정되어 있고,
    상기 제2 n 채널 MISFET는 상기 제1 n 채널 MISFET와 동일한 치수로 설정되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 참조 전위 발생 회로는 데이터 감지 전에, 더미 비트선(DBL)을 제2 기준 전위로 설정하는 제1 프리차지용 MISFET를 더 구비하고,
    상기 제1 감지 회로는 데이터 감지 전에 비트선(BL)을 제2 기준 전위로 설정 하는 제2 프리차지용 MISFET를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 제1 감지 회로와 상기 비트선 사이에 설치된, 비트선의 전위 상승을 억제하는 제1 클램프 회로와,
    상기 참조 전위 발생 회로와 상기 더미 비트선 사이에 설치된, 더미 비트선의 전위 상승을 억제하는 제2 클램프 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 클램프 회로는 비트선의 전위에 의해 부귀환 제어되는 제3 n 채널 MISFET를 구비하고,
    상기 제2 클램프 회로는 더미 비트선의 전위에 의해 부귀환 제어되는 제4 n 채널 MISFET를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제16항에 있어서,
    상기 제1 클램프 회로는 게이트에 고정 바이어스 전위가 제공된 제5 n 채널 MISFET를 구비하고,
    상기 제2 클램프 회로는 게이트에 고정 바이어스 전위가 제공된 제6 n 채널 MISFET를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제14항에 있어서,
    상기 제2 감지 회로의 출력에, 상기 제2 감지 회로가 검출한 데이터를 유지하는 데이터 유지 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제14항에 있어서,
    상기 제1 MISFET를 소정 주기마다 제1 데이터 상태로 설정하고, 상기 제2 MISFET를 소정 주기마다 제2 데이터 상태로 설정하는 설정 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제1항에 있어서,
    상기 기준 전류 발생 회로(DMC) 및 상기 참조 전위 발생 회로는 상기 제1 감지 회로 및 상기 제2 감지 회로에서 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제1항에 있어서,
    상기 제1 감지 회로는 비트선 선택 회로에 의해 복수의 비트선 중에서 선택된 비트선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
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