JP4559728B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関し、例えば、トランジスタのチャネルボディを記憶ノードとしてダイナミックにデータ記憶を行なうＦＢＣ（Floating Body Cell）等に適用される。
従来、高集積メモリとして一般的なＤＲＡＭ（Dynamic Random Access Memory）は、１個のＭＯＳ（Metal Oxide Semiconductor）トランジスタと１個のキャパシタにより構成される。一方、例えば、ＳＲＡＭ（Static Random Access Memory）は、４個あるいは６個のＭＯＳトランジスタから構成される。そのためＤＲＡＭは、ＳＲＡＭ等に比べ構成素子数が少なく、より小さなセル面積が実現可能なため、高集積メモリとして広く使われている。しかしながら、データを記憶させるキャパシタの容量を限られたセル面積の中で一定量（数ｆＦ〜数１０ｆＦ）以上確保するために、いわゆる、スタック型やトレンチ型といった複雑なキャパシタ構造が必要である。さらに、今後の予想される微細化に伴って、さらにキャパシタ構造および製造プロセスの複雑化が強いられ、歩留まり低下や製造コストの増大が問題となる。
そこで、ＤＲＡＭに必要であるキャパシタを不要とした新メモリが提案されている。上記キャパシタを不要とした新メモリとして、トランジスタのチャネルボディを記憶ノードとしてダイナミックにデータ記憶を行う、ＦＢＣ（Floating Body Cell）がある。例えば、特許文献１の図１９Ａ〜図１９Ｎには、ＦＢＣのメモリセルの断面構造とアレイ構造の一例が示されている。すなわち、ＦＢＣの各メモリセルは、チャネルボディを記憶ノードとした１個のＭＯＳトランジスタをメモリセルの基本構成としている。
しかしながら、特許文献１に示すような従来の半導体記憶装置においては、４Ｆ２（Ｆはデザインルール）のセル面積を達成するために、デザイン的な無理が生じている。より具体的には、例えば隣接セル間でソースおよびドレインを共有しているため、ソースやドレイン拡散層中のキャリア（チャネルボディに蓄積させるキャリアであり、ソースやドレイン拡散層に対しては少数キャリアに相当する）の拡散長がデザインルールに対して長くなると、隣接セルのチャネルボディ間でキャリアの遣り取りが生じ、データディスターブ（情報破壊）が起こりやすくなる可能性がある。また、チャネルボディ部の一部の高濃度層が、ソースおよびドレインと隣接しているため、接合リーク電流が増加してリテンション特性が劣化する恐れがある。
特開２００２−３４３８８６ 明細書
上記のように従来の半導体記憶装置では、４Ｆ２のセル面積の達成のためデザイン的な無理が生じており、更なる改良が望まれている。
この発明は上記のような事情に鑑みてなされたもので、１個のＭＯＳトランジスタをメモリセルの基本構成としながら、より信頼性を向上できる半導体記憶装置を提供することを目的とする。
この発明の一態様によれば、第１ワード線とビット線との交差位置にそれぞれ設けられ、各々がメモリセルを構成する複数のＭＩＳトランジスタを備え、前記複数のＭＩＳトランジスタはそれぞれ、絶縁膜上の半導体層中に形成され、電気的にフローティング状態のチャネルボディと、前記半導体層中に前記チャネルボディに接して形成され、第１ワード線方向に沿って配置された第１引き出し領域と、前記チャネルボディ上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記第１ワード線に電気的に接続されたゲート電極と、前記半導体層中に前記チャネルボディを挟むように、ビット線方向に隔離して設けられたソース領域およびドレイン領域とを具備する半導体記憶装置を提供できる。
上記のような構成によれば、チャネルボディに隣接して設けられ、少なくとも一部が第１ワード線の方向に沿って突出する第１引き出し領域を設けているため、この第１引き出し領域がソース領域およびドレイン領域から平面的に隔離したチャネルボディとして働く。その結果、接合リーク電流を増大させることなく書き込み電荷量を増大できるため、リテンション特性を向上できる。さらにチャネルボディとビット線との容量を変えずに、チャネルボディと第１ワード線との間の容量を高められるため、書き込み信号量を増大でき、歩留まりや信頼性も向上する。
この発明によれば、１個のＭＯＳトランジスタをメモリセルの基本構成としながら、より信頼性を向上できる半導体記憶装置が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
［第１の実施形態］
まず、この発明の第１の実施形態の係る半導体記憶装置について、図１乃至図３を用いて説明する。図１乃至図３に示す半導体記憶装置は、いわゆる、ＦＢＣ（Floating Body Cell）であり、トランジスタのチャネルボディを記憶ノードとし、その記憶ノードの電位によるトランジスタの電流−電圧特性の違いによりデータ認識を行なうＤＲＡＭセルである。
図１は、第１の実施形態に係る半導体記憶装置のメモリセルアレイの一例を模式的に示す平面図である。図２は、図１中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図である。図３は、図１中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図である。
図１において破線で囲んで示すのは、１ビット単位のメモリセルＭＣである。図１に示すように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交差位置にそれぞれ設けられている。上記１ビット単位のメモリセルＭＣの大きさ（セルサイズ）は、最小加工寸法をＦとすれば、１０Ｆ２である。ワード線ＷＬの方向に沿って、共通ソース線ＳＬが設けられている。
上記メモリセルＭＣは、ＳＯＩ基板上に設けられたＮチャネルＭＩＳトランジスタにより構成されている。上記ＳＯＩ基板とは、例えば、Ｐ型シリコン基板（支持基板）１１の主表面上に、絶縁膜としてシリコン酸化膜（埋め込み絶縁膜）等１２が形成され、このシリコン酸化膜１２上にＳＯＩ層としてＰ型シリコン層１３が形成されている基板である。従って、このＳＯＩ基板上に形成されたＳＯＩ素子は、埋め込み絶縁膜１２により支持基板１１と電気的に分離されており、基板１１との接合容量を持たないため、寄生容量が低く、高速動作が可能である。
チャネルボディとして働くＰ型シリコン層１３上にゲート絶縁膜１４を介して、ゲート電極が形成されている。このゲート電極は一方向に延設され、ワード線ＷＬとして働く。上記Ｐ型シリコン層１３を挟むようにして、Ｎ型ドレイン領域１５、Ｎ型ソース領域１６が設けられている。
図１および図３に示すように、上記Ｐ型シリコン層１３に隣接して、ワード線方向に沿って引き出されたＰ型シリコン層（第１引き出し領域）１７が設けられている。即ち、チャネルボディは、Ｐ型シリコン層１３およびＰ型シリコン層１７により構成されている。ここで図１に示すように、各メモリセルＭＣのＰ型シリコン層１７は、ビット線ＢＬに沿って交互に千鳥状に配置されている。
さらに、上記ドレイン領域１５およびソース領域１６は、シリコン酸化膜１２に達する深さまで形成されている。また、Ｐ型シリコン層１３およびＰ型シリコン層１７からなるチャネルボディのチャネル幅方向（ワード線ＷＬに沿った方向）は、例えば、シリコン酸化膜等の層間絶縁膜２１により絶縁されている。そのため、Ｐ型シリコン層１３およびＰ型シリコン層１７からなるチャネルボディは、その底面およびチャネル幅方向の側面が絶縁分離され、チャネル長方向はＰＮ接合分離されたフローティング状態になっている。
図２に示すように、ビット線ＢＬに沿って隣接するメモリセルＭＣの間には、素子分離膜２０が形成され、隣接セル間を絶縁分離している。
また、素子分離膜２０上にワード線ＷＬが形成されているが、このワード線ＷＬは、いわゆるパッシングワード線であり、この断面でのメモリセルＭＣを直接動作させるものではない。このように、１本のビット線ＢＬに着目すると、ワード線とパッシングワード線（通過ワード線）とが交互に配置されている。
層間絶縁膜２５中にビット線コンタクトＢＣが形成され、ドレイン領域１５とビット線ＢＬとを電気的に接続している。層間絶縁膜２５中に、共通ソース線コンタクトＳＣが形成され、ソース領域１６と共通ソース線ＳＬとを電気的に接続している。ビット線ＢＬ上に層間絶縁膜２６が形成され、それぞれのメモリセルＭＣ上を覆っている。
次に、上記のような構成のメモリセルの動作の一例について簡単に説明する。メモリセルＭＣの書き込み／読み出し動作は、チャネルボディ（他から絶縁分離されたＰ型シリコン層１３およびＰ型シリコン層１７）の多数キャリアである過剰ホールの蓄積／放出を利用して行われる。以下の説明において、共通ソース線ＳＬおよび共通ソース線コンタクトＳＣには、所定の固定電位（例えば、０Ｖ程度）が印加されている。
まず、書き込み動作について説明する。ワード線ＷＬに高電位を印加し、メモリセルＭＣのセルトランジスタをオン可能状態とする。続いて、ビット線ＢＬに高電位を印加し、ドレイン領域１５近傍でインパクトイオン化を起こす。このインパクトイオン化により、チャネルボディに多数キャリアであるホールが蓄積する。この際、基板１１に望ましくは負の電位を印加し、シリコン酸化膜１２を介してチャネルボディ中のホールを容量蓄積する。このように、チャネルボディに過剰ホールを保持させ、この過剰ホール蓄積状態を例えば、“１”状態とすると、“１”状態を書き込む（書き込み動作）ことができる。一方、ワード線ＷＬに高電位を印加し、ビット線BLに負の電位を印加しドレイン領域１５とチャネルボディとの間のＰＮ接合を順方向にバイアスして、過剰ホールをドレイン領域１５に放出すると、“０”状態を書き込むこと（消去動作）ができる。上記“１”、“０”状態はチャネルボディの電位差、即ちセルトランジスタの閾値電圧の差として記憶されている。
次に、読み出し動作について説明する。ビット線ＢＬにインパクトイオン化が起きない程度の電圧（例えば、ソース領域に印加される電圧が０Ｖ程度である場合は、０．１Ｖ〜０．２Ｖ程度）を印加し、ワード線ＷＬに高電位を印加し、メモリセルＭＣのセルトランジスタをオン状態とする。このとき、“１”状態と“０”状態とでは異なる電流がビット線ＢＬに流れる。この電流の差を例えば、電流−電圧変換回路等により差動増幅して検出し、メモリセルＭＣの“１”状態、“０”状態を読み出す。
保持状態において、“１”状態を維持するためにはワード線ＷＬには負の電位を維持し、同一ビット線に接続される他のメモリセルへの消去動作の際にディスターブを受けない程度までチャネルボディの電位を下げておくことが必要になる。一方“０”状態は、チャネルとソースやドレイン間の接合からの発生電流によるホールの蓄積とともに“１”状態へと遷移していくことになるが、接合面積を低減したり、チャネルボディの容量を増大させることで、充分長い時間の維持が可能となる。
“１”状態を保持している状態は、上記“０”状態を書き込む（消去動作）をしない限り、原則として、読み出し動作を行っても変わらない。また“０”状態についても上記“１”状態を書き込む（書き込み動作）をしない限り、原則として、読み出し動作を行なっても変らない。即ち、キャパシタの電荷蓄積を利用する１トランジスタ／１キャパシタのＤＲＡＭと異なり、少なくとも、ある時間内での非破壊読み出しが可能である。
上記において説明したように、Ｐ型シリコン層１３に接続され、ワード線方向に沿って引き出されたＰ型シリコン層１７が設けられている。即ち、チャネルボディは、Ｐ型シリコン層１３およびＰ型シリコン層１７により構成されている。このように、ワード線方向に沿って引き出したＰ型シリコン層１７を設けることで、ソース領域１６およびドレイン領域１５から平面的に隔離されたチャネルボディ部を設けることができる。そのため、チャネルボディがソース領域およびドレイン領域と隣接し、接合リーク電流が増加することを阻止しつつボディ容量を増大することができる。従って、信号量を増大したりリテンション特性を向上することができる。
さらに、ビット線ＢＬに沿って隣接するメモリセルＭＣの間には、素子分離膜２０が形成されている。そのため、ビット線ＢＬに沿って隣接するメモリセルＭＣを隔離し、絶縁分離することができる。このように、ビット線ＢＬに沿って隣接するメモリセルＭＣ間でソース領域１６およびドレイン領域１５を共有することがなく、絶縁分離された構造を備えている。そのため、ソースやドレイン拡散層中のキャリアの拡散長がデザインルールに対して長くなっても隣接セルのチャネルボディ間でキャリアの遣り取りが生じ、データディスターブ（情報破壊）が発生することを防止し、信頼性を向上することができる。
また、各メモリセルＭＣのＰ型シリコン層１７は、ビット線ＢＬに沿って交互に千鳥状に配置されている。換言すると、ビット線ＢＬに沿って隣接するメモリセルＭＣのＰ型シリコン層１７の向きを、行（row ）毎に逆転させて配置している。上記のようなメモリセルアレイ配置により、細密な配置が可能になり、パターン占有面積を低減することが出来る。
さらに、図１に示すように、この実施形態に係るメモリセルアレイ構造は、ワード線ＷＬ方向に隣接するセル同士がビット線ＢＬ方向に１つ分ずれた（本例では１８０度回転してずれている）、いわゆるフォールデットビット線配置のアレイ構造である。従って、一本のビット線ＢＬに着目すると、ワード線とパッシングワード線（通過ワード線）とが交互に配置されている。
このため、メモリセルＭＣのアクセスに際して、あるワード線ＷＬを選択した際には、１本のビット線ＢＬ置きのメモリセルＭＣしかアクセスされないことになる。従って、ビット線ＢＬを介してセルとのデータをやりとりする回路（例えば、電流−電圧変換回路、センスアンプ等）も、一本のビット線ＢＬ置きに活性となるように配置すれば良い。その結果、厳しいデザインルールを使わなくて配置が可能となり、安定な回路動作が可能となる。
また、ワード線ＷＬの方向に沿って、共通ソース線ＳＬが設けられている。そのため、各メモリセルＭＣ間のソース領域１６に印加される所定の固定電位をセルアレイ内で一様に制御することができる。その結果、安定なメモリ動作を実現し、信頼性を向上できる。
尚、上記構造は、いずれもシリコン酸化膜（埋め込み絶縁膜）１２上に設けられる。そのため、一旦、ＳＯＩ基板を形成した後は、シリコン基板（支持基板）１１およびシリコン酸化膜１２に対して何ら新たな構造を設ける必要はない。そのため、製造工程を簡略化し、製造コストを低減することができる。
しかし、シリコン酸化膜（埋め込み絶縁膜）１２を十分薄く形成しておくことが望ましい。上記のような構造により、固定電位を印加されたシリコン基板（支持基板）１１とチャネルボディ（Ｐ型シリコン層１３、１７）に実質的な容量が形成され、チャネルボディとドレイン領域１５との間の容量比を制限できる。そのため、メモリセルＭＣの動作のさらなる安定化を図り、歩留まりや信頼性を向上できる。
［第２の実施形態］
続いて、図４乃至図６を用いて、この発明の第２の実施形態に係る半導体記憶装置について説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。
図４は、第２の実施形態に係る半導体記憶装置のメモリセルアレイの一例を模式的に示す平面図である。図５は、図４中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図である。図６は、図４中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図である。
図４乃至図６に示すように、各メモリセルＭＣは第１ワード線ＷＬ１とビット線ＢＬとの交差位置にそれぞれ設けられている。図中の破線で囲って示すメモリセルＭＣは、１ビット単位を示しており、そのセルサイズは１６Ｆ２である。第１ワード線ＷＬ１に隣接し、その方向に沿って第２ワード線ＷＬ２が設けられている。換言すれば、隣接する一対のワード線のそれぞれが、第１ワード線ＷＬ１と第２ワード線ＷＬ２とをなしている。
図４および図６に示すように、Ｐ型シリコン層１３に隣接して、第１ワード線ＷＬ１方向に沿って引き出されたＰ型シリコン層（第１引き出し領域）１７が設けられている。さらに、上記Ｐ型シリコン層１７に隣接して、ビット線ＢＬ方向に沿って引き出され、第１ワード線ＷＬ１に隣接する第２ワード線ＷＬ２に接続されたＰ型シリコン層（第２引き出し領域）３１が設けられている。即ち、チャネルボディは、Ｐ型シリコン層１３、Ｐ型シリコン層１７、およびＰ型シリコン層３１から構成されている。
さらに、図４に示すように、第２ワード線ＷＬ２とＰ型シリコン層３１との界面には、反転防止層３１−１が設けられていることが望ましい。上記反転防止層３１−１は、Ｐ型シリコン層３１よりも高い不純物濃度、即ちＰ＋型シリコン層により形成されている。さらに、反転防止層３１−１の不純物濃度は、第２ゲートにより印加される電位によりチャネル反転層が形成されない程度の高濃度である。
また、ソースへのコンタクトＳＣは、ソース領域１６を貫通し、埋め込み絶縁膜１２をも貫通し、支持基板１１の表面上に設けられている。より好ましくは、支持基板１１の上記コンタクト部には、高濃度層を形成しておくことが望ましい。
上記のような構成によれば、第１の実施形態と同様の効果を得ることができる。さらに、第１ワード線ＷＬ１に隣接し、第１ワード線ＷＬ１の方向に沿って第２ワード線ＷＬ２が設けられている。そのため、第２ワード線ＷＬ２に所望の電位を印加することにより、チャネルボディ（Ｐ型シリコン層１３、Ｐ型シリコン層１７、Ｐ型シリコン層３１）との間に十分な容量結合を形成することができる。即ち、チャネルボディに蓄積する電荷量を増大させるとともに第２ワード線ＷＬ２によっても独立に、チャネルボディの電位を制御することができる。その結果、リテンションの向上やより安定なメモリセルＭＣの動作が実現できる。
さらに、第２ワード線ＷＬ２とＰ型シリコン層３１との界面には、反転防止層３１−１が設けられている。そのため、第２ワード線ＷＬ２に所望の電位が印加された際においても、第２ワード線ＷＬ２とＰ型シリコン層３１との界面にチャネル反転層が形成することがなく、第２ワード線ＷＬ２とＰ型シリコン層３１との容量を確保することができる。
また、上記第２ワード線ＷＬ２はＳＯＩ層表面上に設けられているため、ＳＯＩ層表面側から容易に形成することができる。換言すれば、支持基板１１中に形成する必要はない。その結果、容易に製造できるため製造コストが低減し、動作マージンおよび歩留まりを向上することができる。
さらに、Ｐ型シリコン層１７に接続され、ビット線ＢＬ方向に沿って引き出され、第１ワード線ＷＬ１に隣接する第２ワード線ＷＬ２に接続されたＰ型シリコン層３１が設けられている。即ち、チャネルボディは、ソース領域１６およびドレイン領域１５からさらに隔離されたＰ型シリコン層３１を設けている。そのため、さらに接合リーク電流が低減し、リテンション特性を向上できる。
さらに、ソースへのコンタクトＳＣは、ソース領域１６を貫通し、埋め込み絶縁膜１２をも貫通し、支持基板１１の表面上に設けられている。すなわち、ソース線が無く、各ソースへの電位は基板１１（もしくはシリコン層６１）から与えられることになる。ＳＯＩ層の膜厚が厚い場合は特に、上記ソースへのコンタクトＳＣとソース領域１６との貫通ＳＯＩ層の側面のコンタクト部により、各メモリセルＭＣのソース領域１６とのコンタクト面積を増大することができソース抵抗の低減が期待できる。そのため、メモリセルＭＣの動作を安定化することができる。さらに、上記コンタクト部を設けることにより、図１で示したような共通ソース線ＳＬが不要となり、配線構成を簡略化することができる。
［第３の実施形態］
続いて、図７乃至図９を用いて、この発明の第３の実施形態に係る半導体記憶装置について説明する。以下の説明において、上記第１、第２の実施形態と重複する部分の説明は省略する。
図７は、第３の実施形態に係る半導体記憶装置のメモリセルアレイの一例を模式的に示す平面図である。図８は、図７中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図である。図９は、図７中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図である。
図７乃至図９に示すように、第１ワード線ＷＬ１とビット線ＢＬとの交差位置にそれぞれメモリセルＭＣが設けられている。図中の破線で囲って示すメモリセルＭＣは、１ビット単位を示しており、そのセルサイズは１２Ｆ２である。第１ワード線ＷＬ１に隣接して、第１ワード線ＷＬ１の方向に沿って第２ワード線ＷＬ２およびダミーワード線ＤＬが設けられている。
図８に示すように、ドレイン領域１５と絶縁膜１２との間にＰ型シリコン層１３に隣接してＰ型シリコン層（第３引き出し領域）３５が設けられている。さらに、ソース領域１６と絶縁膜１２との間にＰ型シリコン層１３に隣接してＰ型シリコン層（第４引き出し領域）３６が設けられている。第２ワード線ＷＬ２のゲート絶縁膜１４と絶縁膜１２との間にＰ型シリコン層１３に隣接してＰ型シリコン層（第５引き出し領域）３７が設けられている。即ち、チャネルボディは、ビット線ＢＬ方向に沿って、ビット線ＢＬの下方にそれぞれ設けられたＰ型シリコン層３５、Ｐ型シリコン層１３、Ｐ型シリコン層３６、およびＰ型シリコン層３７から構成されている。
また、図８または図９に示すように、第２ワード線ＷＬ２とＰ型シリコン層３７との界面には、反転防止層３７−１が設けられていることが望ましい。上記反転防止層３７−１は、Ｐ型シリコン層３７よりも高い不純物濃度、即ちＰ＋型シリコン層により形成されている。さらに、反転防止層３１−１の不純物濃度は、第２ゲートにより印加される電位によりチャネル反転層が形成されない程度の高濃度である。
さらに、図９に示すように第１ワード線ＷＬ１に接続され、ゲート絶縁膜１４を介してＰ型シリコン層１３を挟むようにダブルゲート４０が設けられている。即ち、各メモリセルＭＣは、いわゆるフィンゲート型のダブルゲートトランジスタ（ＦＩＮＦＥＴ）構造を備えている。
上記のような構成によれば、上記と同様の効果が得られる。さらに、チャネルボディは、ビット線ＢＬ方向に沿って、ビット線ＢＬの下方にそれぞれ設けられたＰ型シリコン層３５、Ｐ型シリコン層１３、Ｐ型シリコン層３６、およびＰ型シリコン層３７から構成されている。そのため、ワード線ＷＬ１、ＷＬ２方向のセル占有面積を増大することなく、第２ワード線ＷＬ２とチャネルボディとを接続することができる。
さらに、図９に示すように第１ワード線ＷＬ１に隣接して、ゲート絶縁膜１４を介してＰ型シリコン層１３を挟むようにダブルゲート４０が設けられている。そのため、各メモリセルＭＣは、いわゆるフィンゲート型のダブルゲートトランジスタ（ＦＩＮＦＥＴ）構造を備えている。上記のような構成により、Ｐ型シリコン層１３の上面の界面だけでなく、ゲート絶縁膜１４を介してダブルゲート４０に挟まれたＰ型シリコン層１３の両側面の界面においてもチャネルを形成することができる。そのため、チャネルに流れる電流を増大することができ、微細化に対しても高速動作が可能となる点で有効である。
また、上記のようなフィンゲート型のダブルゲートトランジスタ構造を備えることにより、容量比を調整することができる。より具体的には、上記構造により、いわゆるＳＯＩ層を適用した場合にドレイン領域１５およびソース領域１６とチャネルボディとの間の容量比を低減することができる。
さらに、第１ワード線ＷＬ１の方向に沿ってダミーワード線ＤＬが設けられている。そのため、ビット線ＢＬ方向に沿って隣接するメモリセルＭＣは、素子分離膜２０およびダミーワード線ＤＬにより絶縁分離されている。従って、高電圧が印加され得る隣接する第２ワード線ＷＬ２とドレイン領域１６とが、平面的に隔離されている。その結果、隣接する第２ワード線ＷＬ２とドレイン領域１６と間の接続リーク電流の発生を阻止し、リテンション特性を向上できる。さらに、チャネルボディに必要に応じてＰ型高濃度拡散層を形成した場合でも、同様の作用によりリテンション特性を向上することができる。
［変形例１］
続いて、図１０を用いて、第３の実施形態の変形例に係る半導体記憶装置について説明する。以下の説明において、上記実施形態と重複する部分の説明は省略する。
図１０は、第３の実施形態の変形例に係る１ビット単位のメモリセルＭＣを模式的に示す断面構造図である。この変形例において、メモリセルアレイ構造は図７におけるダミーワード線ＤＬを除いた構造である。また、ワード線ＷＬ１方向に沿って見た断面構造は、図９におけるダブルゲート４０を除いた構造である。
図１０に示すように、Ｐ型シリコン層１３に隣接してソース領域１６と絶縁膜１２との間にＰ型シリコン層（第４引き出し領域）３６が設けられている。Ｐ型シリコン層３６に隣接して第２ワード線ＷＬ２のゲート絶縁膜１４と絶縁膜１２との間にＰ型シリコン層（第５引き出し領域）３７が設けられている。即ち、チャネルボディは、ビット線ＢＬ方向に沿って、ビット線ＢＬの下方に設けられたＰ型シリコン層１３、Ｐ型シリコン層３６、およびＰ型シリコン層３７から構成されている。換言すれば、ビット線コンタクトＢＣが設けられているドレイン領域１５は、埋め込み絶縁膜１２に達する深さまで設けられている。一方、ソース領域１６は、埋め込み絶縁膜１２に達さない浅い深さに設けられ、かつソース領域１６と埋め込み絶縁膜１２との間にＰ型シリコン層３６が設けられている。
また、第２ワード線ＷＬ２とＰ型シリコン層３７との界面には、反転防止層３７−１が設けられていることが望ましい。上記反転防止層３１−１は、Ｐ型シリコン層３１よりも高い不純物濃度、即ちＰ＋型シリコン層により形成されている。さらに、反転防止層３１−１の不純物濃度は、第２ゲートにより印加される電位によりチャネル反転層が形成されない程度の高濃度である。
上記のような構成によれば、第３の実施形態と同様の効果を得ることができる。さらに、チャネルボディはビット線ＢＬ方向に沿って、ビット線ＢＬの下方に設けられたＰ型シリコン層１３、Ｐ型シリコン層３６、およびＰ型シリコン層３７から構成されている。
そのため、ドレイン領域１５とチャネルボディとの間の寄生容量を低減することができる。かつ、メモリセルＭＣの動作のチャネルボディの電位が安定化でき、動作マージンが向上できる。このように、ドレイン領域１５に接続されたビット線ＢＬとチャネルボディと間の容量比が低減することができるため、フィンゲート型のダブルゲートトランジスタ構造でなく、いわゆるプレーナ型のＭＩＳトランジスタ構造であっても容易に容量比の調整をすることができる。
さらに、ソース領域１６を埋め込み絶縁膜１２に達さない浅い深さに形成し、かつソース領域１６と埋め込み絶縁膜１２との間にＰ型シリコン層３６が設けられている。そのため、埋め込み絶縁膜１２の十分な薄膜化が困難な場合であっても、セル面積を増大せずにチャネルボディの容量を確保することが可能となる。
［第４の実施形態］
続いて、図１１乃至図１３を用いて、この発明の第４の実施形態に係る半導体記憶装置について説明する。以下の説明において、上記実施形態と重複する部分の説明は省略する。
図１１は、第４の実施形態に係る半導体記憶装置のメモリセルアレイの一例を模式的に示す平面図である。図１２は、図１１中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図である。図１３は、図１１中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図である。
図１１乃至図１３に示すように、メモリセルＭＣはワード線ＷＬとビット線ＢＬとの交差位置にそれぞれ設けられている。図中の破線で囲って示すメモリセルＭＣは、１ビット単位を示しており、そのセルサイズは８Ｆ２である。
図１１に示すように、ワード線ＷＬの方向に沿って、各ソースコンタクトに接続された共通ソース線ＳＬが設けられている。上記共通ソース線ＳＬには所定の固定電位が印加されている。
図１２に示すように、Ｐ型シリコン層１３に隣接してドレイン領域１５と絶縁膜１２との間にＰ型シリコン層（第３引き出し領域）３５が設けられている。Ｐ型シリコン層１３に隣接してソース領域１６と絶縁膜１２との間にＰ型シリコン層（第４引き出し領域）３６が設けられている。即ち、チャネルボディは、ビット線ＢＬ方向に沿って、ビット線ＢＬの下方に設けられたＰ型シリコン層１３、Ｐ型シリコン層３５、およびＰ型シリコン層３６から構成されている。換言すれば、ドレイン領域１５およびソース領域１６は、埋め込み絶縁膜１２に達さない浅い深さに形成し、かつドレイン領域１５およびソース領域１６と埋め込み絶縁膜１２との間にＰ型シリコン層３５およびＰ型シリコン層３６が設けられている。
図１３に示すように、第１ワード線ＷＬ１に接続され、ゲート絶縁膜１４を介してＰ型シリコン層１３を挟むようにダブルゲート４０が設けられている。そのため、各メモリセルＭＣは、いわゆる、フィンゲート型のダブルゲートトランジスタ（ＦＩＮＦＥＴ）構造を備えている。また、さらにチャネルボディの底部にＰ型の高濃度層を設けることがさらに望ましい。
上記のような構成により、上記実施形態と同様の効果を得ることができる。さらに、上記チャネルボディの構成によれば、チャネルボディ全体の容量を増大することができる。
かつ、メモリセルＭＣが、フィンゲート型のダブルゲートトランジスタ構造を備えているため、電流密度を低減し、微細化に有効である。
また、チャネルボディの低部に高濃度層を設けることにより、ワード線ＷＬの電圧印加時におけるパンチスルーを低減することができる。そのため、微細化に有効である。
［変形例２］
続いて、図１４乃至図１６を用いて、上記第１の実施形態の変形例に係る半導体記憶装置について説明する。以下の説明において、上記第１の実施形態と重複する部分の説明は省略する。
図１４は、変形例２に係る半導体記憶装置のメモリセルアレイの一例を模式的に示す平面図である。図１５は、図１４中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図である。図１６は、図１４中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図である。１ビット単位のメモリセルＭＣの大きさ（セルサイズ）は、最小加工寸法をＦとすれば、１０Ｆ２である。
図１４および図１６に示すように、Ｐ型シリコン層１３の両側に隣接して、ワード線ＷＬ方向に沿って均等に引き出されたＰ型シリコン層１７−１が設けられている。
上記のような構成によれば、第１の実施形態と同様の効果を得ることができる。さらに、Ｐ型シリコン層１７−１は、ワード線ＷＬの方向に沿ってＰ型シリコン層１３の両側に均等に引き出して設けられているため、より対称性を持たせることができる。そのため、ビット線ＢＬのピッチ（pitch ）が一定となり、パターンの対称性が良くなり、リソグラフィ加工上の負担を軽減することができる。また、SOI層のパターンについても対称となりリソグラフィ加工上の負担が軽減され微細化が容易となる。
［変形例３］
図１７乃至図２０を用いて、上記第２の実施形態の変形例に係る半導体記憶装置について説明する。以下の説明において、上記第２の実施形態と重複する部分の説明は省略する。
図１７は、変形例３に係る半導体記憶装置のメモリセルアレイの一例を模式的に示す平面図である。図１８は、図１７中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図である。図１９は、図１７中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図である。図２０は、図１７中のＣ−Ｃ´線に沿って矢印の方向から見た断面構造図である。１ビット単位のメモリセルＭＣの大きさ（セルサイズ）は、１６Ｆ２である。
図１７に示すように、Ｐ型シリコン層３１は、第２の実施形態に係る半導体装置と比べて、ビット線ＢＬ方向において反対の方向に引き出されている。
また、図１８乃至図２０に示すように、基板１１と埋め込み絶縁膜１２との間には、Ｐ＋型シリコン層６１が設けられていることが望ましい。上記Ｐ＋型シリコン層６１およびＰ型基板は、Ｎ＋型シリコン層およびＮ型基板であってもよい。あるいは基板１１自体がＰ＋型基板やＮ＋型基板でも構わない。さらに、基板１１とシリコン層６１とが異なる導電型であっても構わない。なお、基板１１やシリコン層６１への電位の付与は、必要に応じて、例えばセルアレイの外周部において、表面からのコンタクトを介して容易に可能である。
図２０に示すように、この変形例３に係る共通ソース線ＳＬは、ソース領域１６の表面上および両側面上とＰ型シリコン層６１表面に接するように設けられる、いわゆるストラップ型の共通ソース線ＳＬである。
上記のような構成によれば、第２の実施形態と同様の効果を得ることができる。さらに、Ｐ型シリコン層３１は、第２の実施形態に係る半導体装置と比べて、ビット線ＢＬ方向において反対の方向に引き出されている。そのため、共通ソース線ＳＬを用いることができ、ラインパターンで形成することによりソースへのコンタクト抵抗の低減や、コンタクト未開口などの問題が生じないため歩留まり向上が期待できる。
さらに、ソースと基板とをストラップさせることで、共通ソース線ＳＬと基板１１それぞれへ供給される電位がセルアレイ内で共通化されるため、ソース領域１６の電位と基板１１の電位がお互いに安定し、ノイズに強くなり動作マージンを向上することができる。また、ソースと基板を同電位とすることは、仮にソースへのコンタクトがＳＯＩ層からはずれて基板へ短絡してしまっても不良とはならないため、コンタクト形成の方法にかかわらず歩留まり向上が可能である。
［変形例４］
図２１乃至図２４を用いて、上記第２の実施形態の変形例に係る半導体記憶装置について説明する。以下の説明において、上記第４の実施形態と重複する部分の説明は省略する。
図２１は、変形例４に係る半導体記憶装置のメモリセルアレイの一例を模式的に示す平面図である。図２２は、図２１中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図である。図２３は、図１７中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図である。図２４は、図２１中のＣ−Ｃ´線に沿って矢印の方向から見た断面構造図である。１ビット単位のメモリセルＭＣの大きさ（セルサイズ）は、８Ｆ２である。
図２１乃至図２４に示すように、共通ソース線ＳＬはストラップ型であり、Ｐ＋型シリコン層６１が設けられている。また、Ｐ型シリコン層１７等の引き出し領域が設けられていない。引出し領域を設けないが、埋め込み絶縁膜１２を充分薄く形成することが可能な場合、あるいはさらにＭＯＳＦＥＴの微細化のためにＳＯＩ層を薄くした場合を想定したものである。このような場合、共通ソース線とチャネルボディと基板との間の記憶容量を充分確保できることから、チャネルボディの引出し領域は不要となることが期待できる。しかしながら、ビット線やソース線のＳＯＩ層へのコンタクトが合わせずれや寸法ばらつきなどによりＳＯＩ層からはずれると、薄い素子分離領域（素子分離領域の膜厚はＳＯＩ層と埋め込み絶縁膜の膜厚とに添って増減する）を貫いて容易に基板へと短絡してしまうことになる。この様な場合にも、上記実施形態の中で用いているようなストラップ型や貫通コンタクトなど、ソースと基板を短絡させる施策を適用することが非常に有効となる。
上記のような構成によれば、特にアレイ内で共通電位である場合が考えられるソース線の基板への短絡によるアレイ全体の不良が回避され、大きな歩留まり向上となる。なお、ビット線コンタクトに関しては該当ビット線を使用しない様な処置をすることでアレイ全体の不良につながらないような処置をすれば良い。そのため、プロセスマージンを飛躍的に向上することができる。
［変形例５］
図２５乃至図２８を用いて、上記第２の実施形態の変形例に係る半導体記憶装置について説明する。以下の説明において、上記第２の実施形態と重複する部分の説明は省略する。
図２５は、変形例５に係る半導体記憶装置のメモリセルアレイの一例を模式的に示す平面図である。図２６は、図２５中のＡ−Ａ´線に沿って矢印の方向から見た断面構造図である。図２７は、図２５中のＢ−Ｂ´線に沿って矢印の方向から見た断面構造図である。図２８は、図２５中のＣ−Ｃ´線に沿って矢印の方向から見た断面構造図である。１ビット単位のメモリセルＭＣの大きさ（セルサイズ）は、８Ｆ２である。
図２６および図２９に示すように、共通ソース線コンタクトＳＣは、ソース領域１６および絶縁膜１２を貫通し、Ｎ＋型シリコン層６１の表面の深さまで達するように設けられている。そのため、共通ソース線ＳＬは、Ｎ＋型シリコン層６１を介して、夫々のメモリセルＭＣのチャネルボディとなるＰ型シリコン層１３の裏面と導通している。
さらに、図２６乃至図２９に示すように、絶縁膜１２およびＮ＋型シリコン層６１を貫通した基板１１中に設けられ、夫々のメモリセルＭＣがワード線ＷＬ方向に分離されるように、素子分離絶縁膜６５が設けられている。
上記に示したように、共通ソース線コンタクトＳＣは、ソース領域１６および絶縁膜１２を貫通し、Ｎ＋型シリコン層６１の表面の深さまで達するように設けられている。そのため、共通ソース線ＳＬは、基板１１およびＮ＋型シリコン層６１を介して、夫々のメモリセルＭＣのチャネルボディとなるＰ型シリコン層１３の裏面と導通している。かつ、絶縁膜１２およびＮ＋型シリコン層６１を貫通した基板１１中に設けられ、夫々のメモリセルＭＣがワード線ＷＬ方向に分離されるように、素子分離絶縁膜６５が設けられている。
そのため、上記第２ワード線ＷＬ２と同様の作用により、共通ソース線ＳＬによってチャネルボディとなるＰ型シリコン層１３との間に十分な結合容量を形成することができる。即ち、共通ソース線ＳＬに所望の電位を印加することにより、チャネルボディ（Ｐ型シリコン層１３）との間に十分な容量結合を形成し、チャネルボディに蓄積する電荷量を増大させるとともに、共通ソース線ＳＬに接続されたＷＬ方向の共通メモリセル群毎に独立に、チャネルボディの電位などを制御することができる。その結果、より安定なメモリセルＭＣの動作を実現することができる。なお、これはストラップ型を用いても同様の効果が得られるのはいうまでもない。
尚、以上において説明した実施形態および変形例に係る半導体記憶装置は、いわゆる通常の半導体基板上のバルク領域（bulk region）に形成されたバルク素子や回路との混載が可能である。バルク素子等に混載されれば、例えば、ＳｏＣ（System on Chip）型の高性能システムＬＳＩ等のシステムＬＳＩとして有効な半導体チップを提供することができる。
図２９を用いて、上記ＳｏＣ型の高性能システムＬＳＩに適用した一例を説明する。図２９は、バルク領域５１にバルク素子としてＤＲＡＭを設け、ＳＯＩ領域５５に上記第１の実施形態に係る半導体記憶装置を混載した例を模式的に示す断面構造図である。
図２９に示すように、バルク領域５１にはＰ型半導体基板１１の主表面中に、いわゆるトレンチ型ＤＲＡＭセルアレイが設けられている。ＤＲＡＭセルアレイをバルク領域５１に設けることにより、上記浮遊基板効果による不都合を回避することができる。平面図等その他の詳細な説明を省略する。
このように、半導体素子等の特性によってバルク領域５１またはＳＯＩ領域５５のいずれかの最適な領域中に設けることにより、高速かつ高性能なシステムＬＳＩを提供することができる。
以上、第１乃至第４の実施形態、および変形例１乃至５等を用いてこの発明の説明を行ったが、本発明の各実施形態で示した内容は、種々、組み合わせや一部抽出して適用可能である。また、配線構成や素子構造など従来技術をその主旨を逸脱しない範囲で自由に取り入れて変形して適用することが可能である。あるいは、上記のように部分的にバルク領域を形成したＳＯＩウエハを用いることで、ロジック回路や本メモリの周辺回路などをバルク素子（回路）とした混載チップとしても構わない。
この発明の第１の実施形態に係る半導体記憶装置を模式的に示す平面図。 図１中のＡ−Ａ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図１中のＢ−Ｂ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 この発明の第２の実施形態に係る半導体記憶装置を模式的に示す平面図。 図４中のＡ−Ａ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図４中のＢ−Ｂ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 この発明の第３の実施形態に係る半導体記憶装置を模式的に示す平面図。 図７中のＡ−Ａ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図７中のＢ−Ｂ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 この発明の変形例１に係る半導体記憶装置を模式的に示す断面構造図。 この発明の第４の実施形態に係る半導体記憶装置を模式的に示す平面図。 図１１中のＡ−Ａ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図１１中のＢ−Ｂ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 この発明の変形例２に係る半導体記憶装置を模式的に示す平面図。 図１４中のＡ−Ａ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図１中のＢ−Ｂ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 この発明の変形例３に係る半導体記憶装置を模式的に示す平面図。 図１７中のＡ−Ａ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図１７中のＢ−Ｂ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図１７中のＣ−Ｃ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 この発明の変形例４に係る半導体記憶装置を模式的に示す平面図。 図２１中のＡ−Ａ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図２１中のＢ−Ｂ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図２１中のＣ−Ｃ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 この発明の変形例５に係る半導体記憶装置を模式的に示す平面図。 図２５中のＡ−Ａ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図２５中のＢ−Ｂ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 図２５中のＣ−Ｃ´線に沿って矢印の方向から見た半導体記憶装置を模式的に示す断面構造図。 バルク領域にバルク素子としてＤＲＡＭを設け、ＳＯＩ領域に第１の実施形態に係る半導体記憶装置を混載した例を模式的に示す断面構造図。
符号の説明
ＷＬ…ワード線、ＢＬ…ビット線、ＳＬ…共通ソース線、ＢＣ…ビット線コンタクト、ＳＣ…共通ソース線コンタクト、ＭＣ…メモリセル、１３…Ｐ型シリコン層、１５…ドレイン領域、１６…ソース領域、１７…Ｐ型シリコン層（第１引き出し領域）。

Claims (4)

  1. 第１ワード線とビット線との交差位置にそれぞれ設けられ、各々がメモリセルを構成する複数のフィンゲート型のダブルゲートトランジスタを備え、
    前記複数のフィンゲート型のダブルゲートトランジスタはそれぞれ、
    絶縁膜上の半導体層中に形成され、電気的にフローティング状態のチャネルボディと、
    前記半導体層のチャネルボディ上及び対向する側壁に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に、前記半導体層の一方の側壁から前記半導体層上および他方の側壁に亙って設けられ、前記第１ワード線に電気的に接続されたダブルゲート電極と、
    前記半導体層中に前記チャネルボディを挟むように、ビット線方向に隔離して設けられたソース領域およびドレイン領域と、
    前記絶縁膜上の前記半導体層中に形成され、電気的にフローティング状態であって、ビット線方向に沿って、前記チャネルボディに接して前記ソース領域下に配置される第１領域と前記第１領域に接続される第２領域とを有する引き出し領域と
    を具備することを特徴とする半導体記憶装置。
  2. 前記メモリセルは、前記チャネルボディを第１電位に設定した第１状態と、前記チャネルボディを第２電位に設定した第２状態とをダイナミックに記憶すること
    を特徴とする請求項１に記載の半導体記憶装置。
  3. 前記ビット線方向に沿って隣接するメモリセルの間に設けられ、隣接するメモリセルを絶縁分離する素子分離膜を更に具備すること
    を特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記ドレイン領域上に設けられ、前記ビット線とドレイン領域とを電気的に接続するビット線コンタクトと、前記ソース領域上に設けられ、所定の固定電位が印加される共通ソース線コンタクトとを更に具備すること
    を特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1355316B1 (en) * 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US7184298B2 (en) * 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
US7301803B2 (en) * 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US20070023833A1 (en) * 2005-07-28 2007-02-01 Serguei Okhonin Method for reading a memory cell having an electrically floating body transistor, and memory cell and array implementing same
US7606066B2 (en) * 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
US7683430B2 (en) * 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
JP2007194267A (ja) * 2006-01-17 2007-08-02 Toshiba Corp 半導体記憶装置
US7542345B2 (en) * 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
JP2007266569A (ja) 2006-02-28 2007-10-11 Toshiba Corp 半導体記憶装置およびその製造方法
US8501581B2 (en) 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
US7492632B2 (en) * 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
JP4762060B2 (ja) 2006-06-13 2011-08-31 株式会社東芝 半導体記憶装置およびその製造方法
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7645617B2 (en) * 2006-07-27 2010-01-12 Hynix Semiconductor, Inc. Nonvolatile ferroelectric memory device using silicon substrate, method for manufacturing the same, and refresh method thereof
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
JP4919767B2 (ja) * 2006-11-10 2012-04-18 株式会社東芝 半導体記憶装置
WO2008090475A2 (en) 2007-01-26 2008-07-31 Innovative Silicon S.A. Floating-body dram transistor comprising source/drain regions separated from the gated body region
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US20080277738A1 (en) * 2007-05-08 2008-11-13 Venkat Ananthan Memory cells, memory banks, memory arrays, and electronic systems
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) * 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
KR101037501B1 (ko) 2008-10-30 2011-05-26 주식회사 하이닉스반도체 고집적 반도체 기억 장치
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) * 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8796777B2 (en) * 2009-09-02 2014-08-05 Qualcomm Incorporated Fin-type device system and method
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
EP3511982A1 (en) 2010-03-15 2019-07-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
JP5539916B2 (ja) * 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
KR102066925B1 (ko) * 2013-08-30 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02263473A (ja) * 1988-11-21 1990-10-26 Hitachi Ltd 半導体装置及び半導体記憶装置
JPH1056183A (ja) * 1996-06-07 1998-02-24 Samsung Electron Co Ltd Ｓｉｏ素子及びその製造方法
JPH10107215A (ja) * 1996-09-30 1998-04-24 Fujitsu Ltd 強誘電体記憶装置
JP2002343886A (ja) * 2001-03-15 2002-11-29 Toshiba Corp 半導体メモリ装置
JP2003023159A (ja) * 2001-07-05 2003-01-24 Oki Electric Ind Co Ltd 保護トランジスタ
JP2003031693A (ja) * 2001-07-19 2003-01-31 Toshiba Corp 半導体メモリ装置
JP2003031696A (ja) * 2001-05-11 2003-01-31 Toshiba Corp 半導体メモリ装置及びその製造方法
JP2003332584A (ja) * 2002-03-05 2003-11-21 Semiconductor Energy Lab Co Ltd トランジスタ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3270250B2 (ja) 1994-08-17 2002-04-02 株式会社東芝 半導体記憶装置及びその製造方法
US6621725B2 (en) 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
JP4064607B2 (ja) 2000-09-08 2008-03-19 株式会社東芝 半導体メモリ装置
JP4216483B2 (ja) 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
JP3884266B2 (ja) * 2001-02-19 2007-02-21 株式会社東芝 半導体メモリ装置及びその製造方法
US6548848B2 (en) * 2001-03-15 2003-04-15 Kabushiki Kaisha Toshiba Semiconductor memory device
TW544911B (en) 2001-04-26 2003-08-01 Toshiba Corp Semiconductor device
JP4053738B2 (ja) 2001-04-26 2008-02-27 株式会社東芝 半導体メモリ装置
EP1288955A3 (en) 2001-08-17 2004-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device
JP4044401B2 (ja) 2002-09-11 2008-02-06 株式会社東芝 半導体記憶装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02263473A (ja) * 1988-11-21 1990-10-26 Hitachi Ltd 半導体装置及び半導体記憶装置
JPH1056183A (ja) * 1996-06-07 1998-02-24 Samsung Electron Co Ltd Ｓｉｏ素子及びその製造方法
JPH10107215A (ja) * 1996-09-30 1998-04-24 Fujitsu Ltd 強誘電体記憶装置
JP2002343886A (ja) * 2001-03-15 2002-11-29 Toshiba Corp 半導体メモリ装置
JP2003031696A (ja) * 2001-05-11 2003-01-31 Toshiba Corp 半導体メモリ装置及びその製造方法
JP2003023159A (ja) * 2001-07-05 2003-01-24 Oki Electric Ind Co Ltd 保護トランジスタ
JP2003031693A (ja) * 2001-07-19 2003-01-31 Toshiba Corp 半導体メモリ装置
JP2003332584A (ja) * 2002-03-05 2003-11-21 Semiconductor Energy Lab Co Ltd トランジスタ

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US7075820B2 (en) 2006-07-11
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