JP2003023159A - 保護トランジスタ - Google Patents
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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Abstract
(57)【要約】
【課題】 保護トランジスタの静電破壊耐性を向上させ
る。 【解決手段】 半導体層のアクティブ領域１０にソース
／ドレインとなる第１導電型拡散層１１およびゲート電
極１３下のチャネル形成領域となる第２導電型領域１２
を形成し、上記第１導電型拡散層のコンタクトホール配
列領域にのみシリサイド層１１Ｍを形成したＭＯＳトラ
ンジスタからなる、半導体装置の静電気破壊防止のため
の保護トランジスタにおいて、上記アクティブ領域の端
部領域１０Ｅにおいてのゲート電極１３と上記シリサイ
ド層との間隔ＮＬＥを、上記アクティブ領域の中間領域
（上記端部領域を除いた領域）においての上記間隔ＮＬ
Ｉよりも大きくする。
る。 【解決手段】 半導体層のアクティブ領域１０にソース
／ドレインとなる第１導電型拡散層１１およびゲート電
極１３下のチャネル形成領域となる第２導電型領域１２
を形成し、上記第１導電型拡散層のコンタクトホール配
列領域にのみシリサイド層１１Ｍを形成したＭＯＳトラ
ンジスタからなる、半導体装置の静電気破壊防止のため
の保護トランジスタにおいて、上記アクティブ領域の端
部領域１０Ｅにおいてのゲート電極１３と上記シリサイ
ド層との間隔ＮＬＥを、上記アクティブ領域の中間領域
（上記端部領域を除いた領域）においての上記間隔ＮＬ
Ｉよりも大きくする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の静電
破壊防止のためのＭＯＳトランジスタによる保護トラン
ジスタに関するものである。
破壊防止のためのＭＯＳトランジスタによる保護トラン
ジスタに関するものである。
【０００２】
【従来の技術】半導体の微細加工技術の発展により、Ｌ
ＳＩのさらなる高集積化、高速化が実現されているが、
近年、高速化、低消費電力化に優れたＳＯＩ（Sillcon
On Insulator）デバイスが注目されている。ＳＯＩは、
埋め込み酸化膜（ＢＯＸ膜：Buried OXide膜）の上に５
００［Å］ほどの薄いシリコン層があり、ＢＯＸ膜とフ
ィールド酸化膜により素子が完全に分離されている。
ＳＩのさらなる高集積化、高速化が実現されているが、
近年、高速化、低消費電力化に優れたＳＯＩ（Sillcon
On Insulator）デバイスが注目されている。ＳＯＩは、
埋め込み酸化膜（ＢＯＸ膜：Buried OXide膜）の上に５
００［Å］ほどの薄いシリコン層があり、ＢＯＸ膜とフ
ィールド酸化膜により素子が完全に分離されている。
【０００３】ＳＯＩデバイスのＭＯＳトランジスタは、
上記の完全素子分離により寄生容量が低減され、また薄
いシリコン層によりチャネル領域が完全または部分的に
空乏化し、急峻なサブスレッショルド特牲が得られるこ
とで、高速、低消費電力化を実現している。また、信頼
性の面では、寄生バイポーラが形成されないので、ラッ
チアップを起こさないというメリットがある。しかし、
ＳＯＩのＭＯＳトランジスタは、薄いシリコン層、小さ
い接合面積を持つ構造のため、静電気サージによる熱破
壊には非常に弱い。このため、ＳＯＩデバイスでは、デ
バイスの静電気耐性をいかにして確保するかが重要であ
る。
上記の完全素子分離により寄生容量が低減され、また薄
いシリコン層によりチャネル領域が完全または部分的に
空乏化し、急峻なサブスレッショルド特牲が得られるこ
とで、高速、低消費電力化を実現している。また、信頼
性の面では、寄生バイポーラが形成されないので、ラッ
チアップを起こさないというメリットがある。しかし、
ＳＯＩのＭＯＳトランジスタは、薄いシリコン層、小さ
い接合面積を持つ構造のため、静電気サージによる熱破
壊には非常に弱い。このため、ＳＯＩデバイスでは、デ
バイスの静電気耐性をいかにして確保するかが重要であ
る。
【０００４】ＳＯＩデバイスの静電気耐性の確保のため
に、一般に保護トランジスタによる保護回路が設けられ
る。保護トランジスタは、ゲートをソース電位に固定し
た常時ＯＦＦのＭＯＳトランジスタであり、ＳＯＩデバ
イスの入出力端子に挿入され、入出力端子から静電気サ
ージが侵入したときにブレークダウンし、静電気サージ
をグランドまたは電源に逃がすことによって、ＳＯＩデ
バイスを静電気サージから保護し、デバイスの静電気破
壊を防止する。
に、一般に保護トランジスタによる保護回路が設けられ
る。保護トランジスタは、ゲートをソース電位に固定し
た常時ＯＦＦのＭＯＳトランジスタであり、ＳＯＩデバ
イスの入出力端子に挿入され、入出力端子から静電気サ
ージが侵入したときにブレークダウンし、静電気サージ
をグランドまたは電源に逃がすことによって、ＳＯＩデ
バイスを静電気サージから保護し、デバイスの静電気破
壊を防止する。
【０００５】図６はＳＯＩデバイスのＮＭＯＳトランジ
スタのレイアウト図である。図７において、（ａ）は上
面図、（ｂ）は（ａ）のＡ−Ｂ間の断面図、（ｃ）は
（ａ）のＣ−Ｄ間の断面図であり、２００はＮＭＯＳト
ランジスタが形成されるアクティブ領域、２００Ｅはア
クティブ端領域、２０５はフィールド酸化膜が形成され
る非アクティブ領域である。アクティブ領域２００にお
いて、２０１はＮ型不純物拡散層（ソースおよびドレイ
ン）、２０１ＭはＮ型不純物拡散層２０１に形成された
サリサイド（ＳＡＬＩＣＩＤＥ：Self-Alignd Sllicid
e）層、２０２はＰ型ボディ領域（チャネルが形成され
る領域）、２０３はゲート電極、２０４はコンタクトホ
ール、２０６はＢＯＸ膜、２０７はゲート酸化膜、２０
８は層間絶縁膜である。
スタのレイアウト図である。図７において、（ａ）は上
面図、（ｂ）は（ａ）のＡ−Ｂ間の断面図、（ｃ）は
（ａ）のＣ−Ｄ間の断面図であり、２００はＮＭＯＳト
ランジスタが形成されるアクティブ領域、２００Ｅはア
クティブ端領域、２０５はフィールド酸化膜が形成され
る非アクティブ領域である。アクティブ領域２００にお
いて、２０１はＮ型不純物拡散層（ソースおよびドレイ
ン）、２０１ＭはＮ型不純物拡散層２０１に形成された
サリサイド（ＳＡＬＩＣＩＤＥ：Self-Alignd Sllicid
e）層、２０２はＰ型ボディ領域（チャネルが形成され
る領域）、２０３はゲート電極、２０４はコンタクトホ
ール、２０６はＢＯＸ膜、２０７はゲート酸化膜、２０
８は層間絶縁膜である。
【０００６】また、図７はＳＯＩデバイスのＮＭＯＳ保
護トランジスタのレイアウト図であり、従来の保護トラ
ンジスタの一例である。図７において、（ａ）は上面
図、（ｂ）は（ａ）のＡ−Ｂ間の断面図、（ｃ）は
（ａ）のＣ−Ｄ間の断面図であり、１００はＮＭＯＳ保
護トランジスタが形成されるアクティブ領域、１００Ｅ
はアクティブ領域１００の端部領域（アクティブ端領
域）、１０５はフィールド酸化膜が形成される非アクテ
ィブ領域である。アクティブ領域１００において、１０
１はＮ型不純物拡散層（ソースおよびドレイン）、１０
１ＭはＮ型不純物拡散層１０１のコンタクトホール配列
領域にのみ形成されたシリサイド層、１０２はＰ型ボデ
ィ領域（チャネルが形成される領域）、１０３はゲート
電極、１０４は上記コンタクトホール配列領域に設けら
れたコンタクトホール、１０６はＢＯＸ膜、１０７はゲ
ート酸化膜、１０８は層間絶縁膜である。
護トランジスタのレイアウト図であり、従来の保護トラ
ンジスタの一例である。図７において、（ａ）は上面
図、（ｂ）は（ａ）のＡ−Ｂ間の断面図、（ｃ）は
（ａ）のＣ−Ｄ間の断面図であり、１００はＮＭＯＳ保
護トランジスタが形成されるアクティブ領域、１００Ｅ
はアクティブ領域１００の端部領域（アクティブ端領
域）、１０５はフィールド酸化膜が形成される非アクテ
ィブ領域である。アクティブ領域１００において、１０
１はＮ型不純物拡散層（ソースおよびドレイン）、１０
１ＭはＮ型不純物拡散層１０１のコンタクトホール配列
領域にのみ形成されたシリサイド層、１０２はＰ型ボデ
ィ領域（チャネルが形成される領域）、１０３はゲート
電極、１０４は上記コンタクトホール配列領域に設けら
れたコンタクトホール、１０６はＢＯＸ膜、１０７はゲ
ート酸化膜、１０８は層間絶縁膜である。
【０００７】ＳＯＩのＭＯＳトランジスタでは、ハンプ
現象が問題になる。ハンプ現象とは、素子分離工程によ
ってアクティブ端領域２００Ｅ（Ｎ型不純物拡散層２０
１およびＰ型ボディ領域２０２の端部領域）のシリコン
層が非常に薄くなり、アクティブ端領域２００Ｅにおい
ての閾値電圧がアクティブ領域２００の中間領域（アク
ティブ端領域２００Ｅを除いた領域）の閾値電圧よりも
低くなることで、サブスレショルド特性が不連続カーブ
になるとともに、オフリーク電流が増大する現象であ
る。
現象が問題になる。ハンプ現象とは、素子分離工程によ
ってアクティブ端領域２００Ｅ（Ｎ型不純物拡散層２０
１およびＰ型ボディ領域２０２の端部領域）のシリコン
層が非常に薄くなり、アクティブ端領域２００Ｅにおい
ての閾値電圧がアクティブ領域２００の中間領域（アク
ティブ端領域２００Ｅを除いた領域）の閾値電圧よりも
低くなることで、サブスレショルド特性が不連続カーブ
になるとともに、オフリーク電流が増大する現象であ
る。
【０００８】図８は図６のＮＭＯＳトランジスタにおい
てのハンプ現象を説明する図であり、（ａ）はサブスレ
ショルド特性、（ｂ）はアクティブ端領域においての閾
値電圧のゲート幅依存特性である。図８（ａ）におい
て、Ｓはハンプ成分がないときのＮＭＯＳトランジスタ
のサブスレショルド特性、ＳＨはハンプ成分のサブスレ
ショルド特性である。
てのハンプ現象を説明する図であり、（ａ）はサブスレ
ショルド特性、（ｂ）はアクティブ端領域においての閾
値電圧のゲート幅依存特性である。図８（ａ）におい
て、Ｓはハンプ成分がないときのＮＭＯＳトランジスタ
のサブスレショルド特性、ＳＨはハンプ成分のサブスレ
ショルド特性である。
【０００９】素子分離工程において、図６（ｂ）のよう
に、非アクティブ領域２０５のフィールド酸化膜がアク
ティブ領域２００側に食い込み、アクティブ端領域２０
０Ｅのシリコン層が薄くなり、さらにその上部の酸化膜
がＰＡＤ酸化膜のオーバーエッチングで薄くなる。この
アクティブ端領域２００Ｅにおいては、ゲートバイアス
でＰ型ボディ領域２０２に形成されるチャネルが空乏化
しやすく、閾値電圧が低くなる。これにより、図８
（ａ）のハンプ成分を含まないＮＭＯＳトランジスタの
サブスレショルド特性Ｓが、ハンプ成分のサブスレショ
ルド特性ＳＨ側にシフトし、ＮＭＯＳトランジスタのサ
ブスレッショルド特性は、ハンプ成分を含んだ不連続カ
ーブのサブスレッショルド特性となり、ＮＭＯＳトラン
ジスタのオフリーク電流も増大する。アクティブ端領域
においての閾値電圧は、図８（ｂ）のようにゲート幅が
狭いほど低くなるため、ゲート幅が狭いＮＭＯＳトラン
ジスタほど、サブスレッショルド特性においてハンプ成
分が支配的となる。
に、非アクティブ領域２０５のフィールド酸化膜がアク
ティブ領域２００側に食い込み、アクティブ端領域２０
０Ｅのシリコン層が薄くなり、さらにその上部の酸化膜
がＰＡＤ酸化膜のオーバーエッチングで薄くなる。この
アクティブ端領域２００Ｅにおいては、ゲートバイアス
でＰ型ボディ領域２０２に形成されるチャネルが空乏化
しやすく、閾値電圧が低くなる。これにより、図８
（ａ）のハンプ成分を含まないＮＭＯＳトランジスタの
サブスレショルド特性Ｓが、ハンプ成分のサブスレショ
ルド特性ＳＨ側にシフトし、ＮＭＯＳトランジスタのサ
ブスレッショルド特性は、ハンプ成分を含んだ不連続カ
ーブのサブスレッショルド特性となり、ＮＭＯＳトラン
ジスタのオフリーク電流も増大する。アクティブ端領域
においての閾値電圧は、図８（ｂ）のようにゲート幅が
狭いほど低くなるため、ゲート幅が狭いＮＭＯＳトラン
ジスタほど、サブスレッショルド特性においてハンプ成
分が支配的となる。
【００１０】上記のハンプ現象を抑制するために、チャ
ネルストップイオン注入によってアクティブ端領域にお
いての閾値電圧を上昇させる技術が一般に採用されてい
る。チャネルストップイオン注入は、アクティブ端領域
（不純物拡散層およびボディ領域の端部領域）に、ボデ
ィ領域とは同じ導電型であって不純物拡散層（ソースお
よびドレイン）とは逆導電型のイオン（ＮＭＯＳトラン
ジスタではボロン、ＰＭＯＳトランジスタではリンが一
般的）を注入するものである。このチャネルストップイ
オン注入によってアクティブ端領域においてのボディ領
域の不純物濃度が高くなるので、アクティブ端領域の閾
値電圧が高くなり、ハンプ現象を抑制するとができる。
ネルストップイオン注入によってアクティブ端領域にお
いての閾値電圧を上昇させる技術が一般に採用されてい
る。チャネルストップイオン注入は、アクティブ端領域
（不純物拡散層およびボディ領域の端部領域）に、ボデ
ィ領域とは同じ導電型であって不純物拡散層（ソースお
よびドレイン）とは逆導電型のイオン（ＮＭＯＳトラン
ジスタではボロン、ＰＭＯＳトランジスタではリンが一
般的）を注入するものである。このチャネルストップイ
オン注入によってアクティブ端領域においてのボディ領
域の不純物濃度が高くなるので、アクティブ端領域の閾
値電圧が高くなり、ハンプ現象を抑制するとができる。
【００１１】また、一般にＳＯＩのＭＯＳトランジスタ
では、不純物拡散層（ソースおよびドレイン）の抵抗を
下げるために、不純物拡散層の表層にサリサイド層を形
成する技術が採用されている（図６では、Ｎ型不純物拡
散層２０１の表層にサリサイド層２０１Ｍを形成してい
る）。サリサイド層は、ゲート電極についての自己整合
によって不純物拡散層（ソースおよびドレイン）の表層
に形成されるシリサイド層である。不純物拡散層に導電
性の高いシリサイド層を自己整合形成することによっ
て、不純物拡散層の抵抗を下げることができる。
では、不純物拡散層（ソースおよびドレイン）の抵抗を
下げるために、不純物拡散層の表層にサリサイド層を形
成する技術が採用されている（図６では、Ｎ型不純物拡
散層２０１の表層にサリサイド層２０１Ｍを形成してい
る）。サリサイド層は、ゲート電極についての自己整合
によって不純物拡散層（ソースおよびドレイン）の表層
に形成されるシリサイド層である。不純物拡散層に導電
性の高いシリサイド層を自己整合形成することによっ
て、不純物拡散層の抵抗を下げることができる。
【００１２】図７のＮＭＯＳ保護トランジスタにおいて
も、図６のＮＭＯＳトランジスタと同じように、アクテ
ィブ端領域１００Ｅ（Ｎ型不純物拡散層１０１およびＰ
型ボディ領域１０２の端部領域）のシリコン層が薄くな
り（図７（ｂ）参照）、チャネルストップイオン注入が
なされる。しかし、図７のＮＭＯＳ保護トランジスタで
は、図６のＮＭＯＳトランジスタのようにＮ型不純物拡
散層にサリサイド層（ゲート電極に自己整合したシリサ
イド層）を形成するのではなく、Ｎ型不純物拡散層１０
１の表層の内、コンタクトホール１０４が配列されるコ
ンタクトホール配列領域にのみシリサイド層１０１Ｍを
形成しており、ゲート電極１０３およびその下のＰ型ボ
ディ領域１０２とシリサイド層１０１Ｍの間のＮ型不純
物拡散層１０１の領域は、非シリサイド領域になってい
る。これは、静電気サージが低抵抗なシリコン層の界面
を流れて実効接合面積が小さくなることで、保護トラン
ジスタの静電気破壊耐性が低下するのを防止するためで
ある。
も、図６のＮＭＯＳトランジスタと同じように、アクテ
ィブ端領域１００Ｅ（Ｎ型不純物拡散層１０１およびＰ
型ボディ領域１０２の端部領域）のシリコン層が薄くな
り（図７（ｂ）参照）、チャネルストップイオン注入が
なされる。しかし、図７のＮＭＯＳ保護トランジスタで
は、図６のＮＭＯＳトランジスタのようにＮ型不純物拡
散層にサリサイド層（ゲート電極に自己整合したシリサ
イド層）を形成するのではなく、Ｎ型不純物拡散層１０
１の表層の内、コンタクトホール１０４が配列されるコ
ンタクトホール配列領域にのみシリサイド層１０１Ｍを
形成しており、ゲート電極１０３およびその下のＰ型ボ
ディ領域１０２とシリサイド層１０１Ｍの間のＮ型不純
物拡散層１０１の領域は、非シリサイド領域になってい
る。これは、静電気サージが低抵抗なシリコン層の界面
を流れて実効接合面積が小さくなることで、保護トラン
ジスタの静電気破壊耐性が低下するのを防止するためで
ある。
【００１３】
【発明が解決しようとする課題】しかしながら、上記従
来の保護トランジスタでは、アクティブ端領域において
静電気サージによる熱破壊が起こりやすくなり、保護ト
ランジスタ自体の静電気破壊耐性が低下してしまうとい
う課題があった。上記のチャネルストップイオン注入に
よって保護トランジスタのボディ領域のアクティブ端領
域においての不純物濃度が高くなると、アクティブ端領
域のブレークダウン電圧が低下するため、静電気サージ
が侵入したときにアクティブ端領域が中間領域よりも先
にブレークダウンしてしまう、つまり、静電気サージに
対するアクティブ端領域の応答性が中間領域よりも早く
なってしまう。アクティブ端領域は、シリコン層が薄
く、接合面積が小さく、中間領域よりも先にブレークダ
ウンするので、ブレークダウン電流の集中によって熱破
壊されやすいのである。
来の保護トランジスタでは、アクティブ端領域において
静電気サージによる熱破壊が起こりやすくなり、保護ト
ランジスタ自体の静電気破壊耐性が低下してしまうとい
う課題があった。上記のチャネルストップイオン注入に
よって保護トランジスタのボディ領域のアクティブ端領
域においての不純物濃度が高くなると、アクティブ端領
域のブレークダウン電圧が低下するため、静電気サージ
が侵入したときにアクティブ端領域が中間領域よりも先
にブレークダウンしてしまう、つまり、静電気サージに
対するアクティブ端領域の応答性が中間領域よりも早く
なってしまう。アクティブ端領域は、シリコン層が薄
く、接合面積が小さく、中間領域よりも先にブレークダ
ウンするので、ブレークダウン電流の集中によって熱破
壊されやすいのである。
【００１４】本発明は、上記従来の課題を解決するため
になされたものであり、保護トランジスタの静電破壊耐
性を向上させること、つまり静電破壊耐性の高い保護ト
ランジスタを提供することを目的とするものである。
になされたものであり、保護トランジスタの静電破壊耐
性を向上させること、つまり静電破壊耐性の高い保護ト
ランジスタを提供することを目的とするものである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１記載の保護トランジスタは、半導体
層のアクティブ領域にソース／ドレインとなる第１導電
型拡散層およびゲート電極下のチャネル形成領域となる
第２導電型領域を形成し、上記第１導電型拡散層のコン
タクトホール配列領域にのみシリサイド層を形成したＭ
ＯＳトランジスタからなる、半導体装置の静電気破壊防
止のための保護トランジスタにおいて、上記アクティブ
領域の端部領域においてのゲート電極と上記シリサイド
層との間隔を、上記アクティブ領域の中間領域（上記端
部領域を除いた領域）においての上記間隔よりも大きく
したことを特徴とする。
に本発明の請求項１記載の保護トランジスタは、半導体
層のアクティブ領域にソース／ドレインとなる第１導電
型拡散層およびゲート電極下のチャネル形成領域となる
第２導電型領域を形成し、上記第１導電型拡散層のコン
タクトホール配列領域にのみシリサイド層を形成したＭ
ＯＳトランジスタからなる、半導体装置の静電気破壊防
止のための保護トランジスタにおいて、上記アクティブ
領域の端部領域においてのゲート電極と上記シリサイド
層との間隔を、上記アクティブ領域の中間領域（上記端
部領域を除いた領域）においての上記間隔よりも大きく
したことを特徴とする。
【００１６】請求項２記載の保護トランジスタは、半導
体層のアクティブ領域にソース／ドレインとなる第１導
電型拡散層およびゲート電極下のチャネル形成領域とな
る第２導電型領域を形成したＭＯＳトランジスタからな
る、半導体装置の静電気破壊防止のための保護トランジ
スタにおいて、上記アクティブ領域の端部領域において
のゲート長を、上記アクティブ領域の中間領域（上記端
部領域を除いた領域）においてのゲート長よりも大きく
したことを特徴とする。
体層のアクティブ領域にソース／ドレインとなる第１導
電型拡散層およびゲート電極下のチャネル形成領域とな
る第２導電型領域を形成したＭＯＳトランジスタからな
る、半導体装置の静電気破壊防止のための保護トランジ
スタにおいて、上記アクティブ領域の端部領域において
のゲート長を、上記アクティブ領域の中間領域（上記端
部領域を除いた領域）においてのゲート長よりも大きく
したことを特徴とする。
【００１７】請求項３記載の保護トランジスタは、半導
体層のアクティブ領域にソース／ドレインとなる第１導
電型拡散層およびチャネル形成領域となる第２導電型領
域を形成したＭＯＳトランジスタからなる、半導体装置
の静電気破壊防止のための保護トランジスタにおいて、
上記第２導電型領域の端部を、上記第１導電型拡散層の
コンタクトホール配列領域の端部よりも非アクティブ領
域側に突出させたことを特徴とする。
体層のアクティブ領域にソース／ドレインとなる第１導
電型拡散層およびチャネル形成領域となる第２導電型領
域を形成したＭＯＳトランジスタからなる、半導体装置
の静電気破壊防止のための保護トランジスタにおいて、
上記第２導電型領域の端部を、上記第１導電型拡散層の
コンタクトホール配列領域の端部よりも非アクティブ領
域側に突出させたことを特徴とする。
【００１８】請求項４記載の保護トランジスタは、請求
項３において、上記端部においてのゲート長を、上記内
部においてのゲート長よりも大きくしたことを特徴とす
る。
項３において、上記端部においてのゲート長を、上記内
部においてのゲート長よりも大きくしたことを特徴とす
る。
【００１９】
【発明の実施の形態】実施の形態１
図１は本発明の実施の形態１の保護トランジスタのレイ
アウト図である。図１において、１０はＭＯＳトランジ
スタが形成されるアクティブ領域、１０Ｅはアクティブ
領域１０の端部領域（ゲート幅側の端部領域、アクティ
ブ端領域）、１５はフィールド酸化膜が形成される非ア
クティブ領域である。アクティブ領域１０において、１
１は不純物拡散層（第１導電型拡散層、ソースおよびド
レイン）、１１Ｍは不純物拡散層１１のコンタクトホー
ル配列領域にのみ形成されたシリサイド層、１２はボデ
ィ領域（第２導電型領域、チャネル形成領域）、１３は
ゲート電極、１４は上記コンタクトホール配列領域に設
けられるコンタクトホールである。
アウト図である。図１において、１０はＭＯＳトランジ
スタが形成されるアクティブ領域、１０Ｅはアクティブ
領域１０の端部領域（ゲート幅側の端部領域、アクティ
ブ端領域）、１５はフィールド酸化膜が形成される非ア
クティブ領域である。アクティブ領域１０において、１
１は不純物拡散層（第１導電型拡散層、ソースおよびド
レイン）、１１Ｍは不純物拡散層１１のコンタクトホー
ル配列領域にのみ形成されたシリサイド層、１２はボデ
ィ領域（第２導電型領域、チャネル形成領域）、１３は
ゲート電極、１４は上記コンタクトホール配列領域に設
けられるコンタクトホールである。
【００２０】上記の第１導電型がＮ型、上記第２導電型
がＰ型のときには、図１の実施の形態１の保護トランジ
スタはＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタであ
り、不純物拡散層１１はＮ型不純物拡散層、ボディ領域
１２はＰ型ボディ領域である。逆に、上記の第１導電型
がＰ型、上記第２導電型がＮ型のときには、図１の実施
の形態１の保護トランジスタはＰチャネルＭＯＳ（ＰＭ
ＯＳ）トランジスタであり、不純物拡散層１１はＰ型不
純物拡散層、ボディ領域１２はＮ型ボディ領域である。
がＰ型のときには、図１の実施の形態１の保護トランジ
スタはＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタであ
り、不純物拡散層１１はＮ型不純物拡散層、ボディ領域
１２はＰ型ボディ領域である。逆に、上記の第１導電型
がＰ型、上記第２導電型がＮ型のときには、図１の実施
の形態１の保護トランジスタはＰチャネルＭＯＳ（ＰＭ
ＯＳ）トランジスタであり、不純物拡散層１１はＰ型不
純物拡散層、ボディ領域１２はＮ型ボディ領域である。
【００２１】この実施の形態１の保護トランジスタは、
不純物拡散層１１のコンタクトホール配列領域にのみ、
非アクティブ領域１５との境界に至るようにシリサイド
層１１Ｍを形成し、アクティブ端領域１０Ｅにおいてシ
リサイド層１１Ｍを細らせ（つまり、コンタクトホール
配列領域の端部領域においてシリサイド層１１Ｍを細ら
せ）、アクティブ端領域１０Ｅにおいてのシリサイド層
１１Ｍとゲート電極１３の間隔（シリサイド層１１Ｍと
ボディ領域１２の間の非シリサイド領域の長さ）ＮＬＥ
を、アクティブ領域１０の中間領域（アクティブ端領域
１０Ｅを除いた領域）においてのシリサイド層１１Ｍと
ゲート電極１３の間隔ＮＬＩよりも大きくしたことを特
徴とする。
不純物拡散層１１のコンタクトホール配列領域にのみ、
非アクティブ領域１５との境界に至るようにシリサイド
層１１Ｍを形成し、アクティブ端領域１０Ｅにおいてシ
リサイド層１１Ｍを細らせ（つまり、コンタクトホール
配列領域の端部領域においてシリサイド層１１Ｍを細ら
せ）、アクティブ端領域１０Ｅにおいてのシリサイド層
１１Ｍとゲート電極１３の間隔（シリサイド層１１Ｍと
ボディ領域１２の間の非シリサイド領域の長さ）ＮＬＥ
を、アクティブ領域１０の中間領域（アクティブ端領域
１０Ｅを除いた領域）においてのシリサイド層１１Ｍと
ゲート電極１３の間隔ＮＬＩよりも大きくしたことを特
徴とする。
【００２２】実施の形態１のＮＭＯＳ保護トランジスタ
およびＰＭＯＳ保護トランジスタは、半導体装置の静電
破壊防止のための保護回路を構成する。図２は本発明の
実施の形態１のＮＭＯＳ保護トランジスタおよびＰＭＯ
Ｓ保護トランジスタによって構成した保護回路を説明す
る図であり、（ａ）は回路図、（ｂ）は断面構造図であ
る。この図２の保護回路は、ＳＯＩ（Silicon On Insul
ator）デバイスの保護回路である。
およびＰＭＯＳ保護トランジスタは、半導体装置の静電
破壊防止のための保護回路を構成する。図２は本発明の
実施の形態１のＮＭＯＳ保護トランジスタおよびＰＭＯ
Ｓ保護トランジスタによって構成した保護回路を説明す
る図であり、（ａ）は回路図、（ｂ）は断面構造図であ
る。この図２の保護回路は、ＳＯＩ（Silicon On Insul
ator）デバイスの保護回路である。
【００２３】図２の保護回路において、ＮＭＯＳ保護ト
ランジスタ１のドレイン１Ｄ（シリサイド層を設けたＮ
型不純物拡散層）およびＰＭＯＳ保護トランジスタ２の
ドレイン２Ｄ（シリサイド層を設けたＰ型不純物拡散
層）は、半導体装置の信号入出力端子（入力端子または
出力端子）ＶＩＯに接続されている。また、ＮＭＯＳ保
護トランジスタ１のソース１Ｓ（シリサイド層を設けた
Ｎ型不純物拡散層）およびゲート電極１Ｇは半導体装置
のグランド端子ＶＳＳに接続されており、ＰＭＯＳ保護
トランジスタ２のソース２Ｓ（シリサイド層を設けたＰ
型不純物拡散層）およびゲート電極２Ｇは半導体装置の
電源端子ＶＤＤ（正電位）に接続されている。なお、ゲ
ート電極１Ｇ下のＰ型ボディ領域１Ｐおよびゲート電極
２Ｇ下のＮ型ボディ領域２Ｎは、通常フローティングで
ある。
ランジスタ１のドレイン１Ｄ（シリサイド層を設けたＮ
型不純物拡散層）およびＰＭＯＳ保護トランジスタ２の
ドレイン２Ｄ（シリサイド層を設けたＰ型不純物拡散
層）は、半導体装置の信号入出力端子（入力端子または
出力端子）ＶＩＯに接続されている。また、ＮＭＯＳ保
護トランジスタ１のソース１Ｓ（シリサイド層を設けた
Ｎ型不純物拡散層）およびゲート電極１Ｇは半導体装置
のグランド端子ＶＳＳに接続されており、ＰＭＯＳ保護
トランジスタ２のソース２Ｓ（シリサイド層を設けたＰ
型不純物拡散層）およびゲート電極２Ｇは半導体装置の
電源端子ＶＤＤ（正電位）に接続されている。なお、ゲ
ート電極１Ｇ下のＰ型ボディ領域１Ｐおよびゲート電極
２Ｇ下のＮ型ボディ領域２Ｎは、通常フローティングで
ある。
【００２４】図２において、信号入出力端子ＶＩＯに正
電位の静電気サージが侵入したときには、ＮＭＯＳ保護
トランジスタ１において、Ｐ型ボディ領域１Ｐとドレイ
ン１ＤのＰＮ接合がブレークダウンし、Ｐ型ボディ領域
１Ｐおよびソース１Ｓを介してブレークダウン電流をグ
ランド端子ＶＳＳに流すことによって、静電気サージを
グランドに逃がし、半導体装置を静電気サージから保護
する。また、信号入出力端子ＶＩＯに負電位の静電気サ
ージが侵入したときには、ＰＭＯＳ保護トランジスタ２
において、Ｎ型ボディ領域２Ｎとドレイン２ＤのＰＮ接
合がブレークダウンし、Ｎ型ボディ領域２Ｎおよびソー
ス２Ｓを介してブレークダウン電流を信号入出力端子Ｖ
ＩＯに流すことによって、静電気サージを電源に逃が
し、半導体装置を静電気破壊から保護する。
電位の静電気サージが侵入したときには、ＮＭＯＳ保護
トランジスタ１において、Ｐ型ボディ領域１Ｐとドレイ
ン１ＤのＰＮ接合がブレークダウンし、Ｐ型ボディ領域
１Ｐおよびソース１Ｓを介してブレークダウン電流をグ
ランド端子ＶＳＳに流すことによって、静電気サージを
グランドに逃がし、半導体装置を静電気サージから保護
する。また、信号入出力端子ＶＩＯに負電位の静電気サ
ージが侵入したときには、ＰＭＯＳ保護トランジスタ２
において、Ｎ型ボディ領域２Ｎとドレイン２ＤのＰＮ接
合がブレークダウンし、Ｎ型ボディ領域２Ｎおよびソー
ス２Ｓを介してブレークダウン電流を信号入出力端子Ｖ
ＩＯに流すことによって、静電気サージを電源に逃が
し、半導体装置を静電気破壊から保護する。
【００２５】この実施の形態１では、アクティブ端領域
１０Ｅにおいてのシリサイド層１１Ｍとゲート電極１３
の間隔（非シリサイド領域の長さ）ＮＬＥを、アクティ
ブ領域１０の中間領域においての間隔ＮＬＩよりも大き
くしているので、アクティブ端領域１０Ｅにおいてのド
レイン抵抗が、アクティブ領域１０の中間領域において
のドレイン抵抗よりも大きくなっている。このため、ア
クティブ端領域１０Ｅにおいて、従来よりもブレークダ
ウンを起こしにくい構造になっている。
１０Ｅにおいてのシリサイド層１１Ｍとゲート電極１３
の間隔（非シリサイド領域の長さ）ＮＬＥを、アクティ
ブ領域１０の中間領域においての間隔ＮＬＩよりも大き
くしているので、アクティブ端領域１０Ｅにおいてのド
レイン抵抗が、アクティブ領域１０の中間領域において
のドレイン抵抗よりも大きくなっている。このため、ア
クティブ端領域１０Ｅにおいて、従来よりもブレークダ
ウンを起こしにくい構造になっている。
【００２６】これにより、チャネルストップイオン注入
によってボディ領域１２の端部領域においてのキャリア
濃度が高くなっても、アクティブ端領域１０Ｅのブレー
クダウン電圧がアクティブ領域１０の中間領域のブレー
クダウン電圧よりも低くなるのを回避することができ、
ブレークダウンしたときにアクティブ端領域１０Ｅに流
れるサージ電流を低減できるので、従来よりも静電気破
壊耐性を向上させることができる。
によってボディ領域１２の端部領域においてのキャリア
濃度が高くなっても、アクティブ端領域１０Ｅのブレー
クダウン電圧がアクティブ領域１０の中間領域のブレー
クダウン電圧よりも低くなるのを回避することができ、
ブレークダウンしたときにアクティブ端領域１０Ｅに流
れるサージ電流を低減できるので、従来よりも静電気破
壊耐性を向上させることができる。
【００２７】なお、不純物拡散層１１のコンタクトホー
ル配列領域の端部領域にシリサイド層を設けない構造と
しても、従来よりも静電気破壊耐性を向上させることが
できるが、この構造では、実効ゲート幅が従来よりも狭
くなる。実施の形態１では、コンタクトホール配列領域
の端部領域にもシリサイド層１１Ｍを設けている（細ら
せせたシリサイド層１１Ｍを非アクティブ領域１５に至
るように設けている）ので、端部領域にシリサイド層を
設けない構造よりも、実効ゲート幅を大きくすることが
できる。
ル配列領域の端部領域にシリサイド層を設けない構造と
しても、従来よりも静電気破壊耐性を向上させることが
できるが、この構造では、実効ゲート幅が従来よりも狭
くなる。実施の形態１では、コンタクトホール配列領域
の端部領域にもシリサイド層１１Ｍを設けている（細ら
せせたシリサイド層１１Ｍを非アクティブ領域１５に至
るように設けている）ので、端部領域にシリサイド層を
設けない構造よりも、実効ゲート幅を大きくすることが
できる。
【００２８】以上のように実施の形態１によれば、アク
ティブ端領域１０Ｅにおいてのゲート電極１３とシリサ
イド層１１Ｍとの間隔ＮＬＥを、アクティブ領域１０の
中間領域（アクティブ端領域１０Ｅを除いた領域）にお
いてのゲート電極１３とシリサイド層１１Ｍとの間隔Ｎ
ＬＩよりも大きくしたことにより、ブレークダウンした
ときにアクティブ端領域１０Ｅに流れるサージ電流を低
減できるので、保護トランジスタの静電気破壊耐性を従
来よりも向上させることができる。
ティブ端領域１０Ｅにおいてのゲート電極１３とシリサ
イド層１１Ｍとの間隔ＮＬＥを、アクティブ領域１０の
中間領域（アクティブ端領域１０Ｅを除いた領域）にお
いてのゲート電極１３とシリサイド層１１Ｍとの間隔Ｎ
ＬＩよりも大きくしたことにより、ブレークダウンした
ときにアクティブ端領域１０Ｅに流れるサージ電流を低
減できるので、保護トランジスタの静電気破壊耐性を従
来よりも向上させることができる。
【００２９】なお、上記実施の形態１では、シリサイド
層１１Ｍをアクティブ端領域１０Ｅにおいて細らせるこ
とによって（つまり、シリサイド層１１Ｍをコンタクト
ホール配列領域の端部領域において細らせることによっ
て）、アクティブ端領域１０Ｅにおいてのシリサイド層
１１Ｍとゲート電極１３の間隔ＮＬＥをアクティブ領域
内部表面においての間隔ＮＬＩよりも大きくしている
が、上記のＮＬＥが上記のＮＬＩよりも大きくなるよう
にシリサイド層１１Ｍが形成されていれば、静電気破壊
耐性を向上させることが可能であり、例えばシリサイド
層１１Ｍをアクティブ領域端部１０Ｅにおいてゲート電
極１３から遠ざかる側に屈曲させて形成することも可能
である。
層１１Ｍをアクティブ端領域１０Ｅにおいて細らせるこ
とによって（つまり、シリサイド層１１Ｍをコンタクト
ホール配列領域の端部領域において細らせることによっ
て）、アクティブ端領域１０Ｅにおいてのシリサイド層
１１Ｍとゲート電極１３の間隔ＮＬＥをアクティブ領域
内部表面においての間隔ＮＬＩよりも大きくしている
が、上記のＮＬＥが上記のＮＬＩよりも大きくなるよう
にシリサイド層１１Ｍが形成されていれば、静電気破壊
耐性を向上させることが可能であり、例えばシリサイド
層１１Ｍをアクティブ領域端部１０Ｅにおいてゲート電
極１３から遠ざかる側に屈曲させて形成することも可能
である。
【００３０】実施の形態２
図３は本発明の実施の形態２の保護トランジスタのレイ
アウト図である。図３において、２０はＭＯＳトランジ
スタが形成されるアクティブ領域、２０Ｅはアクティブ
領域２０の端部領域（ゲート幅側の端部領域、アクティ
ブ端領域）、２５はフィールド酸化膜が形成される非ア
クティブ領域である。アクティブ領域２０において、２
１は不純物拡散層（第１導電型拡散層、ソースおよびド
レイン）、２１Ｍは不純物拡散層２１のコンタクトホー
ル配列領域にのみ形成されたシリサイド層、２２はボデ
ィ領域（第２導電型領域、チャネル形成領域）、２３は
ゲート電極、２４は上記コンタクトホール配列領域に設
けられるコンタクトホールである。
アウト図である。図３において、２０はＭＯＳトランジ
スタが形成されるアクティブ領域、２０Ｅはアクティブ
領域２０の端部領域（ゲート幅側の端部領域、アクティ
ブ端領域）、２５はフィールド酸化膜が形成される非ア
クティブ領域である。アクティブ領域２０において、２
１は不純物拡散層（第１導電型拡散層、ソースおよびド
レイン）、２１Ｍは不純物拡散層２１のコンタクトホー
ル配列領域にのみ形成されたシリサイド層、２２はボデ
ィ領域（第２導電型領域、チャネル形成領域）、２３は
ゲート電極、２４は上記コンタクトホール配列領域に設
けられるコンタクトホールである。
【００３１】上記の第１導電型がＮ型、上記第２導電型
がＰ型のときには、図３の実施の形態２の保護トランジ
スタはＮＭＯＳトランジスタであり、不純物拡散層２１
はＮ型不純物拡散層、ボディ領域２２はＰ型ボディ領域
である。逆に、上記の第１導電型がＰ型、上記第２導電
型がＮ型のときには、図３の実施の形態２の保護トラン
ジスタはＰＭＯＳトランジスタであり、不純物拡散層２
１はＰ型不純物拡散層、ボディ領域２２はＮ型ボディ領
域である。
がＰ型のときには、図３の実施の形態２の保護トランジ
スタはＮＭＯＳトランジスタであり、不純物拡散層２１
はＮ型不純物拡散層、ボディ領域２２はＰ型ボディ領域
である。逆に、上記の第１導電型がＰ型、上記第２導電
型がＮ型のときには、図３の実施の形態２の保護トラン
ジスタはＰＭＯＳトランジスタであり、不純物拡散層２
１はＰ型不純物拡散層、ボディ領域２２はＮ型ボディ領
域である。
【００３２】この実施の形態２の保護トランジスタは、
不純物拡散層２１のコンタクトホール配列領域にのみ、
非アクティブ領域２５との境界に至るようにシリサイド
層２１Ｍを形成し、アクティブ端領域２０Ｅにおいてゲ
ート電極２３およびボディ領域２２を太らせ、アクティ
ブ端領域２０Ｅにおいてのゲート長（ボディ領域２２の
長さ）ＧＬＥを、アクティブ領域２０の中間領域（アク
ティブ端領域２０Ｅを除いた領域）においてのゲート長
（ボディ領域２２の長さ）ＧＬＩよりも大きくしたこと
を特徴とする。
不純物拡散層２１のコンタクトホール配列領域にのみ、
非アクティブ領域２５との境界に至るようにシリサイド
層２１Ｍを形成し、アクティブ端領域２０Ｅにおいてゲ
ート電極２３およびボディ領域２２を太らせ、アクティ
ブ端領域２０Ｅにおいてのゲート長（ボディ領域２２の
長さ）ＧＬＥを、アクティブ領域２０の中間領域（アク
ティブ端領域２０Ｅを除いた領域）においてのゲート長
（ボディ領域２２の長さ）ＧＬＩよりも大きくしたこと
を特徴とする。
【００３３】実施の形態２のＮＭＯＳ保護トランジスタ
およびＰＭＯＳ保護トランジスタも、上記実施の形態１
の図２のような半導体装置の静電破壊防止のための保護
回路を構成し、正電位または負電位の静電気サージが侵
入したときに、ＮＭＯＳ保護トランジスタまたはＰＭＯ
Ｓ保護トランジスタがブレークダウンして静電気サージ
をグランドまたは電源に逃がし、半導体装置を静電気破
壊から保護する。
およびＰＭＯＳ保護トランジスタも、上記実施の形態１
の図２のような半導体装置の静電破壊防止のための保護
回路を構成し、正電位または負電位の静電気サージが侵
入したときに、ＮＭＯＳ保護トランジスタまたはＰＭＯ
Ｓ保護トランジスタがブレークダウンして静電気サージ
をグランドまたは電源に逃がし、半導体装置を静電気破
壊から保護する。
【００３４】この実施の形態２では、アクティブ端領域
２０Ｅにおいてのゲート長（ボディ領域２２の長さ）Ｇ
ＬＥを、アクティブ領域２０の中間領域においてのゲー
ト長（ボディ領域２２の長さ）ＧＬＩよりも大きくして
いるので、ボディ領域２２の端部領域において再結合す
るキャリアが、ボディ領域２２の中間領域において再結
合するキャリアよりも増大し、ボディ領域２２の端部領
域に注入されたキャリアがソースの端部領域に到達する
確率が、ボディ領域２２の中間領域に注入されたキャリ
アがソースの中間領域に到達する確率よりも低くなる。
このため、アクティブ端領域２０Ｅにおいて、従来より
もブレークダウンを起こしにくい構造になっている。
２０Ｅにおいてのゲート長（ボディ領域２２の長さ）Ｇ
ＬＥを、アクティブ領域２０の中間領域においてのゲー
ト長（ボディ領域２２の長さ）ＧＬＩよりも大きくして
いるので、ボディ領域２２の端部領域において再結合す
るキャリアが、ボディ領域２２の中間領域において再結
合するキャリアよりも増大し、ボディ領域２２の端部領
域に注入されたキャリアがソースの端部領域に到達する
確率が、ボディ領域２２の中間領域に注入されたキャリ
アがソースの中間領域に到達する確率よりも低くなる。
このため、アクティブ端領域２０Ｅにおいて、従来より
もブレークダウンを起こしにくい構造になっている。
【００３５】これにより、チャネルストップイオン注入
によってボディ領域２２の端部領域においてのキャリア
濃度が高くなっても、アクティブ端領域２０Ｅのブレー
クダウン電圧がアクティブ領域２０の中間領域のブレー
クダウン電圧よりも低くなるのを回避することができ、
ブレークダウンしたときにアクティブ端領域２０Ｅに流
れるサージ電流を低減できるので、従来よりも静電気破
壊耐性を向上させることができる。
によってボディ領域２２の端部領域においてのキャリア
濃度が高くなっても、アクティブ端領域２０Ｅのブレー
クダウン電圧がアクティブ領域２０の中間領域のブレー
クダウン電圧よりも低くなるのを回避することができ、
ブレークダウンしたときにアクティブ端領域２０Ｅに流
れるサージ電流を低減できるので、従来よりも静電気破
壊耐性を向上させることができる。
【００３６】また、実施の形態２では、ボディ領域２２
の端部領域において再結合するキャリアがボディ領域２
２の中間領域において再結合するキャリアよりも増大す
るので、端部領域においてのオフリーク電流を従来より
も低減することができる。
の端部領域において再結合するキャリアがボディ領域２
２の中間領域において再結合するキャリアよりも増大す
るので、端部領域においてのオフリーク電流を従来より
も低減することができる。
【００３７】以上のように実施の形態２によれば、アク
ティブ端領域２０Ｅにおいてのゲート長（ボディ領域２
２の長さ）ＧＬＥを、アクティブ領域２０の中間領域
（アクティブ端領域２０Ｅを除いた領域）においてのゲ
ート長（ボディ領域２２の長さ）ＧＬＩよりも大きくし
たことにより、ブレークダウンしたときにアクティブ端
領域２０Ｅに流れるサージ電流を低減できるので、保護
トランジスタの静電気破壊耐性を従来よりも向上させる
ことができる。また、アクティブ端領域２０Ｅにおいて
のキャリアの再結合確率が高くなるので、保護トランジ
スタのオフリーク電流を従来よりも低減することができ
る。
ティブ端領域２０Ｅにおいてのゲート長（ボディ領域２
２の長さ）ＧＬＥを、アクティブ領域２０の中間領域
（アクティブ端領域２０Ｅを除いた領域）においてのゲ
ート長（ボディ領域２２の長さ）ＧＬＩよりも大きくし
たことにより、ブレークダウンしたときにアクティブ端
領域２０Ｅに流れるサージ電流を低減できるので、保護
トランジスタの静電気破壊耐性を従来よりも向上させる
ことができる。また、アクティブ端領域２０Ｅにおいて
のキャリアの再結合確率が高くなるので、保護トランジ
スタのオフリーク電流を従来よりも低減することができ
る。
【００３８】なお、上記実施の形態２において、シリサ
イド層２１Ｍを上記実施の形態１のシリサイド層１１Ｍ
のように形成すれば、さらに静電気破壊耐性を向上させ
ることができる。
イド層２１Ｍを上記実施の形態１のシリサイド層１１Ｍ
のように形成すれば、さらに静電気破壊耐性を向上させ
ることができる。
【００３９】実施の形態３
図４は本発明の実施の形態３の保護トランジスタのレイ
アウト図である。図４において、３０はＭＯＳトランジ
スタが形成されるアクティブ領域、３０Ｅはアクティブ
領域３０の端部領域（ゲート幅側の端部領域、アクティ
ブ端領域）、３０Ｆはアクティブ領域３０の端部（ゲー
ト幅側の端部、非アクティブ領域との境界、アクティブ
端）、３５はフィールド酸化膜が形成される非アクティ
ブ領域である。アクティブ領域３０において、３１は不
純物拡散層（第１導電型拡散層、ソースおよびドレイ
ン）、３１Ｍは不純物拡散層３１のコンタクトホール配
列領域にのみ形成されたシリサイド層、３２はボディ領
域（第２導電型領域、チャネル形成領域）、３３はゲー
ト電極、３４は上記コンタクトホール配列領域に設けら
れるコンタクトホールである。また、３０ＦＢはアクテ
ィブ端３０Ｆの内のボディ領域３２の端部（ボディ端
（チャネル端））、３０ＦＤはアクティブ端３０Ｆの内
の不純物拡散層３１のコンタクトホール配列領域の端部
である。
アウト図である。図４において、３０はＭＯＳトランジ
スタが形成されるアクティブ領域、３０Ｅはアクティブ
領域３０の端部領域（ゲート幅側の端部領域、アクティ
ブ端領域）、３０Ｆはアクティブ領域３０の端部（ゲー
ト幅側の端部、非アクティブ領域との境界、アクティブ
端）、３５はフィールド酸化膜が形成される非アクティ
ブ領域である。アクティブ領域３０において、３１は不
純物拡散層（第１導電型拡散層、ソースおよびドレイ
ン）、３１Ｍは不純物拡散層３１のコンタクトホール配
列領域にのみ形成されたシリサイド層、３２はボディ領
域（第２導電型領域、チャネル形成領域）、３３はゲー
ト電極、３４は上記コンタクトホール配列領域に設けら
れるコンタクトホールである。また、３０ＦＢはアクテ
ィブ端３０Ｆの内のボディ領域３２の端部（ボディ端
（チャネル端））、３０ＦＤはアクティブ端３０Ｆの内
の不純物拡散層３１のコンタクトホール配列領域の端部
である。
【００４０】上記の第１導電型がＮ型、上記第２導電型
がＰ型のときには、図４の実施の形態３の保護トランジ
スタはＮＭＯＳトランジスタであり、不純物拡散層３１
はＮ型不純物拡散層、ボディ領域３２はＰ型ボディ領域
である。逆に、上記の第１導電型がＰ型、上記第２導電
型がＮ型のときには、図４の実施の形態３の保護トラン
ジスタはＰＭＯＳトランジスタであり、不純物拡散層３
１はＰ型不純物拡散層、ボディ領域３２はＮ型ボディ領
域である。
がＰ型のときには、図４の実施の形態３の保護トランジ
スタはＮＭＯＳトランジスタであり、不純物拡散層３１
はＮ型不純物拡散層、ボディ領域３２はＰ型ボディ領域
である。逆に、上記の第１導電型がＰ型、上記第２導電
型がＮ型のときには、図４の実施の形態３の保護トラン
ジスタはＰＭＯＳトランジスタであり、不純物拡散層３
１はＰ型不純物拡散層、ボディ領域３２はＮ型ボディ領
域である。
【００４１】この実施の形態３の保護トランジスタは、
不純物拡散層３１のコンタクトホール配列領域にのみ、
その端部３０ＦＤに至るようにシリサイド層３１Ｍを形
成し、ボディ端（チャネル端）３０ＦＢ、およびゲート
電極３３近傍の不純物拡散層３１の端部を、不純物拡散
層３１のコンタクトホール配列領域の端部３０ＦＤより
も非アクティブ領域３５側に延ばして突出させたことを
特徴とする。
不純物拡散層３１のコンタクトホール配列領域にのみ、
その端部３０ＦＤに至るようにシリサイド層３１Ｍを形
成し、ボディ端（チャネル端）３０ＦＢ、およびゲート
電極３３近傍の不純物拡散層３１の端部を、不純物拡散
層３１のコンタクトホール配列領域の端部３０ＦＤより
も非アクティブ領域３５側に延ばして突出させたことを
特徴とする。
【００４２】実施の形態３のＮＭＯＳ保護トランジスタ
およびＰＭＯＳ保護トランジスタも、上記実施の形態１
の図２のような半導体装置の静電破壊防止のための保護
回路を構成し、正電位または負電位の静電気サージが侵
入したときに、ＮＭＯＳ保護トランジスタまたはＰＭＯ
Ｓ保護トランジスタがブレークダウンして静電気サージ
をグランドまたは電源に逃がし、半導体装置を静電気破
壊から保護する。
およびＰＭＯＳ保護トランジスタも、上記実施の形態１
の図２のような半導体装置の静電破壊防止のための保護
回路を構成し、正電位または負電位の静電気サージが侵
入したときに、ＮＭＯＳ保護トランジスタまたはＰＭＯ
Ｓ保護トランジスタがブレークダウンして静電気サージ
をグランドまたは電源に逃がし、半導体装置を静電気破
壊から保護する。
【００４３】この実施の形態３では、ボディ端（チャネ
ル端）３０ＦＢを、不純物拡散層３１のコンタクトホー
ル配列領域の端部３０ＦＤよりも非アクティブ領域３５
側に突出させているので、アクティブ端領域３０Ｅにお
いてのボディ領域３２の突出領域とシリサイド層３１Ｍ
の間隔（ボディ領域３２の突出領域およびその上のゲー
ト電極３３とシリサイド層３１Ｍの間の非シリサイド領
域の長さ）が、アクティブ領域３０の中間領域（アクテ
ィブ端領域３０Ｅを除いた領域）においてのボディ領域
３２とシリサイド層３１Ｍの間隔（ボディ領域３２およ
びゲート電極３３とシリサイド層３１Ｍの間の非シリサ
イド領域の長さ）よりも大きくなっており、アクティブ
端領域３０Ｅにおいてのドレイン抵抗が、アクティブ領
域３０の中間領域においてのドレイン抵抗よりも大きく
なっている。このため、アクティブ端領域３０Ｅにおい
て、従来よりもブレークダウンを起こしにくい構造にな
っている。
ル端）３０ＦＢを、不純物拡散層３１のコンタクトホー
ル配列領域の端部３０ＦＤよりも非アクティブ領域３５
側に突出させているので、アクティブ端領域３０Ｅにお
いてのボディ領域３２の突出領域とシリサイド層３１Ｍ
の間隔（ボディ領域３２の突出領域およびその上のゲー
ト電極３３とシリサイド層３１Ｍの間の非シリサイド領
域の長さ）が、アクティブ領域３０の中間領域（アクテ
ィブ端領域３０Ｅを除いた領域）においてのボディ領域
３２とシリサイド層３１Ｍの間隔（ボディ領域３２およ
びゲート電極３３とシリサイド層３１Ｍの間の非シリサ
イド領域の長さ）よりも大きくなっており、アクティブ
端領域３０Ｅにおいてのドレイン抵抗が、アクティブ領
域３０の中間領域においてのドレイン抵抗よりも大きく
なっている。このため、アクティブ端領域３０Ｅにおい
て、従来よりもブレークダウンを起こしにくい構造にな
っている。
【００４４】これにより、チャネルストップイオン注入
によってボディ領域３２の端部領域（突出領域）におい
てのキャリア濃度が高くなっても、アクティブ端領域３
０Ｅのブレークダウン電圧がアクティブ領域３０の中間
領域のブレークダウン電圧よりも低くなるのを回避する
ことができ、ブレークダウンしたときにアクティブ端領
域３０Ｅに流れるサージ電流を低減できるので、従来よ
りも静電気破壊耐性を向上させることができる。
によってボディ領域３２の端部領域（突出領域）におい
てのキャリア濃度が高くなっても、アクティブ端領域３
０Ｅのブレークダウン電圧がアクティブ領域３０の中間
領域のブレークダウン電圧よりも低くなるのを回避する
ことができ、ブレークダウンしたときにアクティブ端領
域３０Ｅに流れるサージ電流を低減できるので、従来よ
りも静電気破壊耐性を向上させることができる。
【００４５】また、実施の形態３では、ボディ端３０Ｆ
Ｂおよびゲート電極３３近傍の不純物拡散層３１の端部
を、不純物拡散層３１のコンタクトホール配列領域の端
部３０ＦＤよりも非アクティブ領域３５側に突出させて
いるので、従来よりも実効ゲート幅を大きくすることが
できる。
Ｂおよびゲート電極３３近傍の不純物拡散層３１の端部
を、不純物拡散層３１のコンタクトホール配列領域の端
部３０ＦＤよりも非アクティブ領域３５側に突出させて
いるので、従来よりも実効ゲート幅を大きくすることが
できる。
【００４６】以上のように実施の形態３によれば、ボデ
ィ端３０ＦＢを、不純物拡散層３１のコンタクトホール
配列領域の端部３０ＦＤよりも非アクティブ領域３５側
に突出させたことにより、ブレークダウンしたときにア
クティブ端領域３０Ｅに流れるサージ電流を低減できる
ので、保護トランジスタの静電気破壊耐性を従来よりも
向上させることができる。また、ボディ端３０ＦＢおよ
びゲート電極３３近傍の不純物拡散層３１の端部を、非
アクティブ領域３５側に突出させたことにより、従来よ
りも実効ゲート幅を大きくすることができる。
ィ端３０ＦＢを、不純物拡散層３１のコンタクトホール
配列領域の端部３０ＦＤよりも非アクティブ領域３５側
に突出させたことにより、ブレークダウンしたときにア
クティブ端領域３０Ｅに流れるサージ電流を低減できる
ので、保護トランジスタの静電気破壊耐性を従来よりも
向上させることができる。また、ボディ端３０ＦＢおよ
びゲート電極３３近傍の不純物拡散層３１の端部を、非
アクティブ領域３５側に突出させたことにより、従来よ
りも実効ゲート幅を大きくすることができる。
【００４７】なお、上記実施の形態３において、ボディ
端３０ＦＢのみを非アクティブ領域３５側に突出させた
構造とすることも可能である。
端３０ＦＢのみを非アクティブ領域３５側に突出させた
構造とすることも可能である。
【００４８】実施の形態４
図５は本発明の実施の形態４の保護トランジスタのレイ
アウト図である。図５において、４０はＭＯＳトランジ
スタが形成されるアクティブ領域、４０Ｅはアクティブ
領域４０の端部領域（ゲート幅側の端部領域、アクティ
ブ端領域）、４０Ｆはアクティブ領域４０の端部（ゲー
ト幅側の端部、非アクティブ領域との境界、アクティブ
端）、４５はフィールド酸化膜が形成される非アクティ
ブ領域である。アクティブ領域４０において、４１は不
純物拡散層（第１導電型拡散層、ソースおよびドレイ
ン）、４１Ｍは不純物拡散層４１のコンタクトホール配
列領域にのみ形成されたシリサイド層、４２はボディ領
域（第２導電型領域、チャネル形成領域）、４３はゲー
ト電極、４４は上記コンタクトホール配列領域に設けら
れるコンタクトホールである。また、４０ＦＢはアクテ
ィブ端４０Ｆの内のボディ領域４２の端部（ボディ端
（チャネル端））、４０ＦＤはアクティブ端４０Ｆの内
の不純物拡散層４１のコンタクトホール配列領域の端部
である。
アウト図である。図５において、４０はＭＯＳトランジ
スタが形成されるアクティブ領域、４０Ｅはアクティブ
領域４０の端部領域（ゲート幅側の端部領域、アクティ
ブ端領域）、４０Ｆはアクティブ領域４０の端部（ゲー
ト幅側の端部、非アクティブ領域との境界、アクティブ
端）、４５はフィールド酸化膜が形成される非アクティ
ブ領域である。アクティブ領域４０において、４１は不
純物拡散層（第１導電型拡散層、ソースおよびドレイ
ン）、４１Ｍは不純物拡散層４１のコンタクトホール配
列領域にのみ形成されたシリサイド層、４２はボディ領
域（第２導電型領域、チャネル形成領域）、４３はゲー
ト電極、４４は上記コンタクトホール配列領域に設けら
れるコンタクトホールである。また、４０ＦＢはアクテ
ィブ端４０Ｆの内のボディ領域４２の端部（ボディ端
（チャネル端））、４０ＦＤはアクティブ端４０Ｆの内
の不純物拡散層４１のコンタクトホール配列領域の端部
である。
【００４９】この実施の形態４の保護トランジスタは、
上記実施の形態２の保護トランジスタの特徴と上記実施
の形態３の保護トランジスタの特徴とを兼ね備えたもの
であり、不純物拡散層４１のコンタクトホール配列領域
にのみ、その端部４０ＦＤに至るようにシリサイド層４
１Ｍを形成し、アクティブ端領域４０Ｅにおいてゲート
電極４３およびボディ領域４２を太らせ、アクティブ端
領域４０Ｅにおいてのゲート長（ボディ領域４２の長
さ）ＧＬＥを、アクティブ領域４０の中間領域（アクテ
ィブ端領域４０Ｅを除いた領域）においてのゲート長
（ボディ領域４２の長さ）ＧＬＩよりも大きくするとと
もに、ボディ端（チャネル端）４０ＦＢ、およびゲート
電極４３近傍の不純物拡散層３１の端部を、不純物拡散
層４１のコンタクトホール配列領域の端部４０ＦＤより
も非アクティブ領域４５側に延ばして突出させたことを
特徴とする。
上記実施の形態２の保護トランジスタの特徴と上記実施
の形態３の保護トランジスタの特徴とを兼ね備えたもの
であり、不純物拡散層４１のコンタクトホール配列領域
にのみ、その端部４０ＦＤに至るようにシリサイド層４
１Ｍを形成し、アクティブ端領域４０Ｅにおいてゲート
電極４３およびボディ領域４２を太らせ、アクティブ端
領域４０Ｅにおいてのゲート長（ボディ領域４２の長
さ）ＧＬＥを、アクティブ領域４０の中間領域（アクテ
ィブ端領域４０Ｅを除いた領域）においてのゲート長
（ボディ領域４２の長さ）ＧＬＩよりも大きくするとと
もに、ボディ端（チャネル端）４０ＦＢ、およびゲート
電極４３近傍の不純物拡散層３１の端部を、不純物拡散
層４１のコンタクトホール配列領域の端部４０ＦＤより
も非アクティブ領域４５側に延ばして突出させたことを
特徴とする。
【００５０】実施の形態４のＮＭＯＳ保護トランジスタ
およびＰＭＯＳ保護トランジスタも、上記実施の形態１
の図２のような半導体装置の静電破壊防止のための保護
回路を構成し、正電位または負電位の静電気サージが侵
入したときに、ＮＭＯＳ保護トランジスタまたはＰＭＯ
Ｓ保護トランジスタがブレークダウンして静電気サージ
をグランドまたは電源に逃がし、半導体装置を静電気破
壊から保護する。
およびＰＭＯＳ保護トランジスタも、上記実施の形態１
の図２のような半導体装置の静電破壊防止のための保護
回路を構成し、正電位または負電位の静電気サージが侵
入したときに、ＮＭＯＳ保護トランジスタまたはＰＭＯ
Ｓ保護トランジスタがブレークダウンして静電気サージ
をグランドまたは電源に逃がし、半導体装置を静電気破
壊から保護する。
【００５１】この実施の形態４では、アクティブ端領域
４０Ｅにおいてのゲート長（ボディ領域４２の長さ）Ｇ
ＬＥを、アクティブ領域４０の中間領域においてのゲー
ト長（ボディ領域４２の長さ）ＧＬＩよりも大きくして
いるので、ボディ領域４２の端部領域において再結合す
るキャリアが、ボディ領域４２の中間領域において再結
合するキャリアよりも増大し、ボディ領域４２の端部領
域に注入されたキャリアがソースの端部領域に到達する
確率が、ボディ領域４２の中間領域に注入されたキャリ
アがソースの中間領域に到達する確率よりも低くなる。
４０Ｅにおいてのゲート長（ボディ領域４２の長さ）Ｇ
ＬＥを、アクティブ領域４０の中間領域においてのゲー
ト長（ボディ領域４２の長さ）ＧＬＩよりも大きくして
いるので、ボディ領域４２の端部領域において再結合す
るキャリアが、ボディ領域４２の中間領域において再結
合するキャリアよりも増大し、ボディ領域４２の端部領
域に注入されたキャリアがソースの端部領域に到達する
確率が、ボディ領域４２の中間領域に注入されたキャリ
アがソースの中間領域に到達する確率よりも低くなる。
【００５２】また、実施の形態４では、ボディ端（チャ
ネル端）４０ＦＢを、不純物拡散層４１のコンタクトホ
ール配列領域の端部４０ＦＤよりも非アクティブ領域４
５側に突出させているので、アクティブ端領域４０Ｅに
おいてのボディ領域４２の突出領域とシリサイド層４１
Ｍの間隔（ボディ領域４２の突出領域およびその上のゲ
ート電極４３とシリサイド層４１Ｍの間の非シリサイド
領域の長さ）が、アクティブ領域４０の中間領域におい
てのボディ領域３２とシリサイド層３１Ｍの間隔（ボデ
ィ領域３２およびゲート電極３３とシリサイド層３１Ｍ
の間の非シリサイド領域の長さ）よりも大きくなってお
り、アクティブ端領域４０Ｅにおいてのドレイン抵抗
が、アクティブ領域４０の中間領域においてのドレイン
抵抗よりも大きくなっている。
ネル端）４０ＦＢを、不純物拡散層４１のコンタクトホ
ール配列領域の端部４０ＦＤよりも非アクティブ領域４
５側に突出させているので、アクティブ端領域４０Ｅに
おいてのボディ領域４２の突出領域とシリサイド層４１
Ｍの間隔（ボディ領域４２の突出領域およびその上のゲ
ート電極４３とシリサイド層４１Ｍの間の非シリサイド
領域の長さ）が、アクティブ領域４０の中間領域におい
てのボディ領域３２とシリサイド層３１Ｍの間隔（ボデ
ィ領域３２およびゲート電極３３とシリサイド層３１Ｍ
の間の非シリサイド領域の長さ）よりも大きくなってお
り、アクティブ端領域４０Ｅにおいてのドレイン抵抗
が、アクティブ領域４０の中間領域においてのドレイン
抵抗よりも大きくなっている。
【００５３】このように実施の形態４では、アクティブ
端領域４０Ｅにおいてボディ領域４２に注入されたキャ
リアがソースに到達する確率が、アクティブ領域４０の
中間領域においてボディ領域４２に注入されたキャリア
がソースに到達する確率よりも低くなるとともに、アク
ティブ端領域４０Ｅにおいてのドレイン抵抗が、アクテ
ィブ領域４０の中間領域においてのドレイン抵抗よりも
大きくなっているため、アクティブ端領域４０Ｅにおい
て、従来よりもブレークダウンを起こしにくい構造にな
っている。
端領域４０Ｅにおいてボディ領域４２に注入されたキャ
リアがソースに到達する確率が、アクティブ領域４０の
中間領域においてボディ領域４２に注入されたキャリア
がソースに到達する確率よりも低くなるとともに、アク
ティブ端領域４０Ｅにおいてのドレイン抵抗が、アクテ
ィブ領域４０の中間領域においてのドレイン抵抗よりも
大きくなっているため、アクティブ端領域４０Ｅにおい
て、従来よりもブレークダウンを起こしにくい構造にな
っている。
【００５４】これにより、チャネルストップイオン注入
によってボディ領域４２の端部領域においてのキャリア
濃度が高くなっても、アクティブ端領域４０Ｅのブレー
クダウン電圧がアクティブ領域４０の中間領域のブレー
クダウン電圧よりも低くなるのを回避することができ、
ブレークダウンしたときにアクティブ端領域４０Ｅに流
れるサージ電流を低減できるので、従来よりも静電気破
壊耐性を向上させることができる。
によってボディ領域４２の端部領域においてのキャリア
濃度が高くなっても、アクティブ端領域４０Ｅのブレー
クダウン電圧がアクティブ領域４０の中間領域のブレー
クダウン電圧よりも低くなるのを回避することができ、
ブレークダウンしたときにアクティブ端領域４０Ｅに流
れるサージ電流を低減できるので、従来よりも静電気破
壊耐性を向上させることができる。
【００５５】また、実施の形態４では、ボディ領域２２
の端部領域において再結合するキャリアがボディ領域２
２の中間領域において再結合するキャリアよりも増大す
るので、端部領域においてのオフリーク電流を従来より
も低減することができる。また、実施の形態４では、ボ
ディ端４０ＦＢおよびゲート電極４３近傍の不純物拡散
層４１の端部を、不純物拡散層４１のコンタクトホール
配列領域の端部４０ＦＤよりも非アクティブ領域４５側
に突出させているので、従来よりも実効ゲート幅を大き
くすることができる。
の端部領域において再結合するキャリアがボディ領域２
２の中間領域において再結合するキャリアよりも増大す
るので、端部領域においてのオフリーク電流を従来より
も低減することができる。また、実施の形態４では、ボ
ディ端４０ＦＢおよびゲート電極４３近傍の不純物拡散
層４１の端部を、不純物拡散層４１のコンタクトホール
配列領域の端部４０ＦＤよりも非アクティブ領域４５側
に突出させているので、従来よりも実効ゲート幅を大き
くすることができる。
【００５６】以上のように実施の形態４によれば、アク
ティブ端領域４０Ｅにおいてのゲート長（ボディ領域２
２の長さ）ＧＬＥを、アクティブ領域４０の中間領域
（アクティブ端領域４０Ｅを除いた領域）においてのゲ
ート長（ボディ領域２２の長さ）ＧＬＩよりも大きくす
るとともに、ボディ端４０ＦＢを、不純物拡散層４１の
コンタクトホール配列領域の端部４０ＦＤよりも非アク
ティブ領域４５側に突出させたことにより、ブレークダ
ウンしたときにアクティブ端領域４０Ｅに流れるサージ
電流を低減できるので、保護トランジスタの静電気破壊
耐性を従来よりも向上させることができる。
ティブ端領域４０Ｅにおいてのゲート長（ボディ領域２
２の長さ）ＧＬＥを、アクティブ領域４０の中間領域
（アクティブ端領域４０Ｅを除いた領域）においてのゲ
ート長（ボディ領域２２の長さ）ＧＬＩよりも大きくす
るとともに、ボディ端４０ＦＢを、不純物拡散層４１の
コンタクトホール配列領域の端部４０ＦＤよりも非アク
ティブ領域４５側に突出させたことにより、ブレークダ
ウンしたときにアクティブ端領域４０Ｅに流れるサージ
電流を低減できるので、保護トランジスタの静電気破壊
耐性を従来よりも向上させることができる。
【００５７】なお、上記実施の形態４において、シリサ
イド層４１Ｍを上記実施の形態１のシリサイド層１１Ｍ
のように形成すれば、さらに静電気破壊耐性を向上させ
ることができる。
イド層４１Ｍを上記実施の形態１のシリサイド層１１Ｍ
のように形成すれば、さらに静電気破壊耐性を向上させ
ることができる。
【００５８】また、上記いずれの実施の形態も、ＳＯＩ
プロセスで製造される半導体装置のみならず、バルクプ
ロセスで製造される半導体装置にも適用可能である。ま
た、上記いずれの実施の形態においても、ゲート電極の
素材として、ポリシリコン、ポリサイドなどを適用可能
である。
プロセスで製造される半導体装置のみならず、バルクプ
ロセスで製造される半導体装置にも適用可能である。ま
た、上記いずれの実施の形態においても、ゲート電極の
素材として、ポリシリコン、ポリサイドなどを適用可能
である。
【００５９】
【発明の効果】以上説明したように本発明の請求項１記
載の保護トランジスタによれば、アクティブ領域の端部
領域においてのゲート電極とシリサイド層との間隔を、
アクティブ領域の中間領域においての上記間隔よりも大
きくしたことにより、ブレークダウンしたときに上記端
部領域に流れるサージ電流を低減できるので、従来より
も静電気破壊耐性を向上させることができるという効果
がある。
載の保護トランジスタによれば、アクティブ領域の端部
領域においてのゲート電極とシリサイド層との間隔を、
アクティブ領域の中間領域においての上記間隔よりも大
きくしたことにより、ブレークダウンしたときに上記端
部領域に流れるサージ電流を低減できるので、従来より
も静電気破壊耐性を向上させることができるという効果
がある。
【００６０】請求項２記載の保護トランジスタによれ
ば、アクティブ領域の端部領域においてのゲート長を、
アクティブ領域の中間領域においてのゲート長よりも大
きくしたことにより、ブレークダウンしたときに上記端
部領域に流れるサージ電流を低減できるので、従来より
も静電気破壊耐性を向上させることができるという効果
がある。
ば、アクティブ領域の端部領域においてのゲート長を、
アクティブ領域の中間領域においてのゲート長よりも大
きくしたことにより、ブレークダウンしたときに上記端
部領域に流れるサージ電流を低減できるので、従来より
も静電気破壊耐性を向上させることができるという効果
がある。
【００６１】請求項３記載の保護トランジスタによれ
ば、第２導電型領域の端部を、第１導電型拡散層のコン
タクトホール配列領域の端部よりも非アクティブ領域側
に突出させたことにより、ブレークダウンしたときにア
クティブ領域の端部領域に流れるサージ電流を低減でき
るので、従来よりも静電気破壊耐性を向上させることが
できるという効果がある。
ば、第２導電型領域の端部を、第１導電型拡散層のコン
タクトホール配列領域の端部よりも非アクティブ領域側
に突出させたことにより、ブレークダウンしたときにア
クティブ領域の端部領域に流れるサージ電流を低減でき
るので、従来よりも静電気破壊耐性を向上させることが
できるという効果がある。
【００６２】請求項４記載の保護トランジスタによれ
ば、第２導電型領域の端部を、第１導電型拡散層のコン
タクトホール配列領域の端部よりも非アクティブ領域側
に突出させるとともに、アクティブ領域の端部領域にお
いてのゲート長を、アクティブ領域の中間領域において
のゲート長よりも大きくしたことにより、ブレークダウ
ンしたときにアクティブ領域の端部領域に流れるサージ
電流を低減できるので、従来よりも静電気破壊耐性を向
上させることができるという効果がある。
ば、第２導電型領域の端部を、第１導電型拡散層のコン
タクトホール配列領域の端部よりも非アクティブ領域側
に突出させるとともに、アクティブ領域の端部領域にお
いてのゲート長を、アクティブ領域の中間領域において
のゲート長よりも大きくしたことにより、ブレークダウ
ンしたときにアクティブ領域の端部領域に流れるサージ
電流を低減できるので、従来よりも静電気破壊耐性を向
上させることができるという効果がある。
【図１】本発明の実施の形態１の保護トランジスタのレ
イアウト図である。
イアウト図である。
【図２】図１の保護トランジスタよる保護回路の断面図
である。
である。
【図３】本発明の実施の形態２の保護トランジスタのレ
イアウト図である。
イアウト図である。
【図４】本発明の実施の形態３の保護トランジスタのレ
イアウト図である。
イアウト図である。
【図５】本発明の実施の形態４の保護トランジスタのレ
イアウト図である。
イアウト図である。
【図６】ＳＯＩデバイスのＮＭＯＳトランジスタのレイ
アウト図である。
アウト図である。
【図７】従来の保護トランジスタ（ＳＯＩデバイスの従
来のＮＭＯＳ保護トランジスタ）のレイアウト図であ
る。
来のＮＭＯＳ保護トランジスタ）のレイアウト図であ
る。
【図８】図６のＮＭＯＳトランジスタにおいてのハンプ
現象を説明する図である。
現象を説明する図である。
１０，２０，３０，４０ アクティブ領域、 １０Ｅ，
２０Ｅ，３０Ｅ，４０Ｅ アクティブ領域の端部領域
（アクティブ端領域）、 １１，２１，３１，４１ 不
純物拡散層（第１導電型拡散層、ソースおよびドレイ
ン）、 １１Ｍ，２１Ｍ，３１Ｍ，４１Ｍ シリサイド
層、 １２，２２，３２，４２ ボディ領域（第２導電
型領域、チャネル形成領域）、 １３，２３，３３，４
３ ゲート電極、 １４，２４，３４，４４ コンタク
トホール、 １５，２５，３５，４５非アクティブ領域
（フィールド酸化膜）、 ３０Ｆ，４０Ｆ アクティブ
領域の端部（アクティブ端）、 ３０ＦＢ，４０ＦＢ
ボディ領域の端部（ボディ端）、 ３０ＦＤ，４０ＦＤ
不純物拡散層のコンタクトホール配列領域の端部。
２０Ｅ，３０Ｅ，４０Ｅ アクティブ領域の端部領域
（アクティブ端領域）、 １１，２１，３１，４１ 不
純物拡散層（第１導電型拡散層、ソースおよびドレイ
ン）、 １１Ｍ，２１Ｍ，３１Ｍ，４１Ｍ シリサイド
層、 １２，２２，３２，４２ ボディ領域（第２導電
型領域、チャネル形成領域）、 １３，２３，３３，４
３ ゲート電極、 １４，２４，３４，４４ コンタク
トホール、 １５，２５，３５，４５非アクティブ領域
（フィールド酸化膜）、 ３０Ｆ，４０Ｆ アクティブ
領域の端部（アクティブ端）、 ３０ＦＢ，４０ＦＢ
ボディ領域の端部（ボディ端）、 ３０ＦＤ，４０ＦＤ
不純物拡散層のコンタクトホール配列領域の端部。
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/06 ３１１ Ｈ０１Ｌ 29/78 ３０１Ｋ
27/08 ３３１ ３０１Ｘ
27/088 ３０１Ｇ
27/092 ３０１Ｈ
29/78 27/04 Ｈ
29/78 ６１６Ｔ
６１７Ｋ
６１８Ｃ
Ｆターム(参考） 5F038 AV06 BH07 BH13 EZ06 EZ20
5F048 AA02 AC01 AC03 BA16 BB01
BB03 BB05 BB08 BC01 BC03
BF06 BG05 CC02 CC08 CC18
CC19
5F110 AA22 BB04 CC02 DD05 DD13
DD24 EE05 EE09 EE14 EE24
GG02 GG23 HK05 HM04 NN62
NN65
5F140 AA38 AB03 AC36 BB01 BF04
BF11 BF18 BF51 BJ08 BJ25
CB01 CB02 DA01
Claims (4)
- 【請求項１】 半導体層のアクティブ領域にソース／ド
レインとなる第１導電型拡散層およびゲート電極下のチ
ャネル形成領域となる第２導電型領域を形成し、上記第
１導電型拡散層のコンタクトホール配列領域にのみシリ
サイド層を形成したＭＯＳトランジスタからなる、半導
体装置の静電気破壊防止のための保護トランジスタにお
いて、 上記アクティブ領域の端部領域においてのゲート電極と
上記シリサイド層との間隔を、上記アクティブ領域の中
間領域（上記端部領域を除いた領域）においての上記間
隔よりも大きくしたことを特徴とする保護トランジス
タ。 - 【請求項２】 半導体層のアクティブ領域にソース／ド
レインとなる第１導電型拡散層およびゲート電極下のチ
ャネル形成領域となる第２導電型領域を形成したＭＯＳ
トランジスタからなる、半導体装置の静電気破壊防止の
ための保護トランジスタにおいて、 上記アクティブ領域の端部領域においてのゲート長を、
上記アクティブ領域の中間領域（上記端部領域を除いた
領域）においてのゲート長よりも大きくしたことを特徴
とする保護トランジスタ。 - 【請求項３】 半導体層のアクティブ領域にソース／ド
レインとなる第１導電型拡散層およびチャネル形成領域
となる第２導電型領域を形成したＭＯＳトランジスタか
らなる、半導体装置の静電気破壊防止のための保護トラ
ンジスタにおいて、 上記第２導電型領域の端部を、上記第１導電型拡散層の
コンタクトホール配列領域の端部よりも非アクティブ領
域側に突出させたことを特徴とする保護トランジスタ。 - 【請求項４】 さらに、上記アクティブ領域の端部領域
においてのゲート長を、上記アクティブ領域の中間領域
（上記端部領域を除いた領域）においてのゲート長より
も大きくしたことを特徴とする請求項３記載の保護トラ
ンジスタ。
Priority Applications (2)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204272A JP4790166B2 (ja) | 2001-07-05 | 2001-07-05 | 保護トランジスタ |
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|---|---|---|---|
| JP2001204272A Expired - Fee Related JP4790166B2 (ja) | 2001-07-05 | 2001-07-05 | 保護トランジスタ |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191451A (ja) * | 2003-12-26 | 2005-07-14 | Toshiba Corp | 半導体記憶装置 |
| JP2007158004A (ja) * | 2005-12-05 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2011210904A (ja) * | 2010-03-29 | 2011-10-20 | Seiko Instruments Inc | 半導体装置 |
| KR20160002352A (ko) * | 2014-06-27 | 2016-01-07 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막트랜지스터 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7202538B1 (en) * | 2003-08-25 | 2007-04-10 | National Semiconductor Corporation | Ultra low leakage MOSFET transistor |
| JP2005209792A (ja) * | 2004-01-21 | 2005-08-04 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| KR100582374B1 (ko) * | 2004-09-08 | 2006-05-22 | 매그나칩 반도체 유한회사 | 고전압 트랜지스터 및 그 제조 방법 |
| KR100680958B1 (ko) * | 2005-02-23 | 2007-02-09 | 주식회사 하이닉스반도체 | 피모스 트랜지스터의 제조방법 |
| KR100714307B1 (ko) * | 2005-08-05 | 2007-05-02 | 삼성전자주식회사 | 활성영역 가장자리에 리세스영역을 갖는 반도체 장치 및 그형성방법 |
| KR100650867B1 (ko) * | 2005-12-29 | 2006-11-28 | 동부일렉트로닉스 주식회사 | 협채널 금속 산화물 반도체 트랜지스터 |
| US7605413B2 (en) * | 2006-06-16 | 2009-10-20 | Taiwan Seminconductor Manufacturing Co., Ltd. | High voltage devices |
| CN105185740B (zh) * | 2015-06-26 | 2019-01-15 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示面板和显示装置 |
| CN107564902A (zh) * | 2016-07-01 | 2018-01-09 | 台湾类比科技股份有限公司 | 集成电路及其具自我静电保护的输出缓冲器布局结构 |
| FR3069377B1 (fr) | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor mos a double blocs de grille a tension de claquage augmentee |
| FR3069374B1 (fr) * | 2017-07-21 | 2020-01-17 | Stmicroelectronics (Rousset) Sas | Transistor mos a effet bosse reduit |
| FR3069376B1 (fr) | 2017-07-21 | 2020-07-03 | Stmicroelectronics (Rousset) Sas | Transistor comprenant une grille elargie |
| CN109755313B (zh) * | 2017-11-06 | 2024-02-20 | 华润微集成电路(无锡)有限公司 | 用于提高高压启动电路静电释放能力的ldmos器件及电路 |
| CN110164978B (zh) * | 2018-02-14 | 2022-06-21 | 联华电子股份有限公司 | 半导体装置以及其制作方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012788A (ja) * | 1998-04-20 | 2000-01-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2001024195A (ja) * | 1999-07-05 | 2001-01-26 | Nippon Telegr & Teleph Corp <Ntt> | 保護素子 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2853445B2 (ja) | 1992-04-28 | 1999-02-03 | 日本電気株式会社 | 半導体集積回路 |
| JPH09129748A (ja) | 1995-11-06 | 1997-05-16 | Seiko Epson Corp | 半導体装置 |
| US6084248A (en) * | 1996-06-28 | 2000-07-04 | Seiko Epson Corporation | Thin film transistor, manufacturing method thereof, and circuit and liquid crystal display device using the thin film transistor |
| EP0845815A3 (en) * | 1996-11-28 | 1999-03-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device, method of designing the same and semiconductor integrated circuit device |
-
2001
- 2001-07-05 JP JP2001204272A patent/JP4790166B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-08 US US10/140,075 patent/US6611027B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012788A (ja) * | 1998-04-20 | 2000-01-14 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2001024195A (ja) * | 1999-07-05 | 2001-01-26 | Nippon Telegr & Teleph Corp <Ntt> | 保護素子 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005191451A (ja) * | 2003-12-26 | 2005-07-14 | Toshiba Corp | 半導体記憶装置 |
| JP4559728B2 (ja) * | 2003-12-26 | 2010-10-13 | 株式会社東芝 | 半導体記憶装置 |
| JP2007158004A (ja) * | 2005-12-05 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2011210904A (ja) * | 2010-03-29 | 2011-10-20 | Seiko Instruments Inc | 半導体装置 |
| KR101761922B1 (ko) * | 2010-03-29 | 2017-07-26 | 에스아이아이 세미컨덕터 가부시키가이샤 | 반도체 장치 |
| KR20160002352A (ko) * | 2014-06-27 | 2016-01-07 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막트랜지스터 |
| KR102395635B1 (ko) | 2014-06-27 | 2022-05-10 | 엘지디스플레이 주식회사 | 디스플레이 장치의 박막트랜지스터 |
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