JP2001024195A

JP2001024195A - 保護素子

Info

Publication number: JP2001024195A
Application number: JP11190150A
Authority: JP
Inventors: Hiroshi Koizumi; 弘小泉
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1999-07-05
Filing date: 1999-07-05
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】ゲート電極の低抵抗化と高ＥＳＤ耐性とを
両立し、設計基準に対して柔軟性を有しかつ高信頼性を
有するようにする。【解決手段】ゲート電極（ゲートポリシリコン電極
４）上に設けられ、ゲート電極よりも低い抵抗率を有す
る第１の低抵抗化層（低抵抗化層８）と、ソース領域２
ａおよびドレイン領域２ｃ上に設けられ、ソース領域２
ａおよびドレイン領域２ｃよりも低い抵抗率を有する第
２の低抵抗化層（低抵抗化層５）とを備え、第２の低抵
抗化層は、ゲート電極と接しない位置に、第２の低抵抗
化層よりも高い抵抗率を有する領域（非低抵抗化領域１
１）を少なくとも一以上有する

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、保護素子に関し、
特に半導体集積回路の保護回路に用いられる静電気放電
（ESD:ElectroStatic Discharge）および電気的過剰ス
トレス（EOS:Electrical Over Stress）に対する保護素
子に関するものである。

【０００２】

【従来の技術】従来より、チップ化された半導体集積回
路の入出力部には、静電気放電および電気的過剰ストレ
スから保護するための保護回路が設けられている。この
ような保護回路は、保護素子と呼ばれるＣＭＯＳ回路や
ダイオードおよびサイリスタ等で構成され、電極パッド
と保護したい集積回路との間に接続されている。そし
て、このような保護回路は、所定値以上の電圧パルスが
電極パッドに印加されると動作し、印加された電圧パル
スを集積回路に向かう経路とは別系統の経路に逃がすこ
とにより、集積回路が破壊されるのを防止している。

【０００３】図９は、従来の一般的な保護トランジスタ
を示す断面図である。図１０は、低抵抗化領域１１を作
製するための低抵抗化制限用マスク１２を示す平面図で
ある。図９に示すように、ここではＳＯＩ（Silicon On
Insulator）−ＭＯＳＦＥＴを例示しており、この保護
トランジスタは、埋め込み酸化膜１と、ＳＯＩからなる
アクティブシリコン層（ソース領域２ａ、ボディ領域２
ｂ、ドレイン領域２ｃ）と、ゲート酸化膜３と、ゲート
ポリシリコン電極４と、低抵抗化層５と、ゲート電極側
壁酸化膜６と、コンタクト７と、シリコン基板９と、層
間絶縁膜１０、非低抵抗化領域１１とで構成されてい
る。

【０００４】ソース領域２ａおよびドレイン領域２ｃ上
には、シリコンと金属との金属間化合物（シリサイド）
やタングステン金属膜等からなる低抵抗化層５が設けら
れている。露出しているシリコンのすべてを低抵抗化す
る場合もあるが、一般的には、ソース・ドレイン領域の
全面を低抵抗化することはない。すなわち、ゲートポリ
シリコン電極４の端から所定の位置まで、低抵抗化層５
を形成しないことにより、非低抵抗化領域を設けてい
る。

【０００５】このような非低抵抗化領域を設ける理由は
主に３つある。（１）サリサイド（self-aligned silicide ）処理にお
いては、シリサイド化に伴う基板シリコンの消費が多
く、必要以上にアクティブ層が薄層化され、ＭＯＳトラ
ンジスタがラテラルのバイポーラ動作をする際に、電圧
・電流領域でエミッタ効率が低下する。そこで、このよ
うなエミッタ効率の低下を防ぐため、非低抵抗化領域を
設けている。

【０００６】（２）また、ＥＳＤ印加による保護素子動
作時（すなわち、大電流導通時）は、電力消費が局所的
に集中してしまうため、非低抵抗化領域を設けて電気抵
抗の高い領域の体積を増やすことにより、電力消費の局
所集中を回避している。

【０００７】（３）さらに、低抵抗化層がゲート電極近
くに存在すると、ゲート電極近傍に電界の集中および電
流密度の増加が生じるため、非低抵抗化領域を設けるこ
とによってこれらを緩和している。

【０００８】このように、従来技術においては、低抵抗
化層端をゲート電極端から遠ざけることにより、低抵抗
化層がチャネル領域に接近することによる電流密度のゲ
ート電極近傍での集中と、寄生バイポーラトランジスタ
動作におけるエミッタ効率の低下を阻止することを目的
としていた。ただし、熱伝導や蓄熱による温度上昇につ
いては何ら考慮されていなかった。

【０００９】ところで、このような非低抵抗化領域を作
製する方法としては、基板上に低抵抗化制限用のマス
クを形成してから金属膜を堆積し不要な金属膜をリフト
オフして作製する方法、または、基板全面に金属膜を
堆積してから非低抵抗化領域のみが露出するようにして
エッチングマスクを形成し露出している金属膜をエッチ
ングすることによって作る方法とがある。何れの方法
も、チャネル長（すなわち、ゲートポリシリコン電極４
のゲート長）が、最小設計ルールに比して充分大きいの
であれば、ゲートポリシリコン電極４の上面も低抵抗化
されるように、低抵抗化制限用マスクやエッチングマス
クを配置することができる。

【００１０】しかし、ＥＳＤ耐量を増加するためには、
チャネル長が短いほどＥＳＤ入力に対する電力消費が小
さくなって好ましいことから、チャネル長は最小設計ル
ールに近い値で作製される傾向にある。そのため、従来
においては、ゲート電極上に低抵抗化層を作ることは行
われておらず、ゲート電極上を含む一定範囲を非低抵抗
化することにより、保護素子を構成していた。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術には次のような問題点がある。ＥＳＤ故障
の直接的な物理原因は、素子内への静電気放電に伴う発
熱であることがわかっており、素子内部の温度が素子を
構成するシリコンの融点に達することによって半導体集
積回路が破壊されてしまう。一般的に、低抵抗化層はシ
リコン基板に比して高い熱伝導率および低い比熱を有す
るため、従来例のようにゲート電極上およびゲート電極
近傍に低抵抗化層が存在しない構造では、ＥＳＤ入力に
よってゲート電極直下で発生した熱の蓄積が多くなり、
熱伝導の観点から不利といえる。これは、熱の蓄積が大
きいＳＯＩ素子や金属膜の堆積によって低抵抗化が施さ
れた素子等で特に顕著である。したがって、従来技術に
は、ＥＳＤ故障を生じやすいという問題点があった。

【００１２】また、ゲートポリシリコン電極４上に低抵
抗化層を作らないと、ゲートポリシリコン電極４の電気
抵抗が増加してしまうため、ＬＳＩ動作時に出力インバ
ータとしても動作する出力回路用の保護素子や保護回路
の設計においては、規模やレイアウトの制約が生じると
いう問題点があった。

【００１３】本発明は、このような課題を解決するため
のものであり、ゲート電極の低抵抗化と高ＥＳＤ耐性と
を両立し、設計基準に対して柔軟性を有しかつ高信頼性
を有する保護素子を提供することを目的とする。

【００１４】

【課題を解決するための手段】このような目的を達成す
るために、本発明に係る保護素子は、半導体基板に形成
されたソース領域およびドレイン領域と、このソース領
域およびドレイン領域上にゲート酸化膜を介して設けら
れたゲート電極とを備え、静電気放電および電気的過剰
ストレスから半導体集積回路を保護する保護素子におい
て、上記ゲート電極上に設けられ、上記ゲート電極より
も低い抵抗率を有する第１の低抵抗化層と、上記ソース
領域およびドレイン領域上に設けられ、上記ソース領域
およびドレイン領域よりも低い抵抗率を有する第２の低
抵抗化層とを備え、上記第２の低抵抗化層は、上記ゲー
ト電極と接しない位置に、上記第２の低抵抗化層よりも
高い抵抗率を有する領域を少なくとも一以上有する。

【００１５】一方、本発明はその他の態様として以下の
ようなものも含む。すなわち、上記第１および第２の低
抵抗化層は、メタル化またはシリサイド化によって作ら
れた層であってもよい。また、上記保護素子は、ＣＭＯ
Ｓ保護トランジスタであってもよい。また、上記保護素
子は、上記ゲート電極が櫛形レイアウトの保護トランジ
スタであってもよい。

【００１６】

【発明の実施の形態】次に、本発明の実施の形態につい
て図を用いて説明する。

【００１７】［第１の実施の形態］図１は、本発明の第
１の実施の形態を示す断面図である。同図に示すよう
に、本実施の形態に係る保護素子は、埋め込み酸化膜１
と、ＳＯＩからなるアクティブシリコン層（ソース領域
２ａ，ボディ領域２ｂ，ドレイン領域２ｃ）と、ゲート
酸化膜３と、ゲートポリシリコン電極４と、低抵抗化層
５と、ゲート電極側壁酸化膜６と、コンタクト７と、低
抵抗化層８と、シリコン基板９と、層間絶縁膜１０と、
非低抵抗化領域１１とを有する。

【００１８】すなわち、ＳＩＭＯＸ（Separation by Im
planted Oxygen）基板上に、ｎチャネルＭＯＳＦＥＴ
（以下、ｎＭＯＳという）を作製し、このｎＭＯＳのソ
ース領域２ａおよびドレイン領域２ｃ上に、タングステ
ン（Ｗ）薄膜を堆積しシリサイド化させた低抵抗化層５
を設けている。埋め込み酸化膜１の厚さは１１５ｎｍ、
アクティブシリコン層（ソース領域２ａ、ボディ領域２
ｂ、ドレイン領域２ｃ）の平均の厚さは５０ｎｍ、ゲー
ト酸化膜３の厚さは５ｎｍ、ゲートポリシリコン電極４
の厚さは２００ｎｍ、低抵抗化層５の厚さは７０ｎｍで
ある。また、ゲート電極側壁酸化膜６の幅（すなわち、
ゲートポリシリコン電極４に直交する方向の長さ）は１
００ｎｍ、チャネル長（すなわち、ゲートポリシリコン
電極４のゲート長）は３４０ｎｍ、ゲート電極側壁酸化
膜６の端からコンタクト７までの距離は１，０００ｎｍ
である。

【００１９】コンタクト７の材質はＷであり、その形状
は断面が正方形（一辺が３６０ｎｍ）の直方体（高さは
５００ｎｍ）である。ゲート電極側壁酸化膜６の端から
３００ｎｍコンタクト７側へ離れた位置に、Ｗを堆積し
ない領域（非低抵抗化領域１１）をその幅が３００ｎｍ
となるように設けている。

【００２０】図２は、低抵抗化領域１１を作製するため
の低抵抗化制限用マスク１２を示す平面図である。同図
に示すように、Ｗ堆積の制限マスクはゲートポリシリコ
ン電極４を覆わないため、本構造ではゲートポリシリコ
ン電極４上にもＷが堆積することになる。

【００２１】ここで、本実施の形態と従来構造とを比較
した結果について述べる。比較のため、図９で示した従
来構造についても、ゲート電極側壁端からコンタクト側
へ３００ｎｍまでの範囲をＷ薄膜の堆積しない領域と
し、かつ、ゲート電極上にもＷ薄膜が堆積していないと
する。すなわち、Ｗの堆積していないソースおよびドレ
イン領域の面積を、本実施の形態と従来構造とで同一と
する。

【００２２】従来構造の保護素子と本実施の形態の保護
素子とに、それぞれ同一量の電荷（すなわち、電流と電
流が流れた時間との積）が、コンタクトの中央直上に配
置した幅２μｍ、厚さ０．５μｍのアルミ配線を通じ
て、静電放電により入力されたことを想定する。流れた
電流値は同じでも、素子内における電流密度および電位
の分布は、素子の構造によって異なり、その最大値も構
造に依存する。

【００２３】ゲート長１μｍ当たりに５ｍＡの電流が定
常的に流れた場合の最大電流密度おおび最大電圧を、従
来構造と本実施の形態の構造とで比較した場合、本実施
の形態の構造の方が、従来構造よりも最大電流密度が約
０．０６％、電位が約０．２６％大きくなった。この値
は非低抵抗化領域の面積が同じで、かつ、流れた電流量
が同じでも、非低抵抗化領域の配置によって電流の集中
と消費電力が異なることを示す。これらの値は本発明の
構造のほうが従来構造より若干不利となる可能性がある
ことを示唆しているが、ＥＳＤによる故障は、主に素子
内の温度がシリコンなどの素子構成物の融点に達した時
点で発生すると考えられるため、電力集中や消費電力は
必ずしもＥＳＤ耐量の評価基準にはならないものと考え
られる。

【００２４】図３は、上記条件下での図１の構造につい
て、電気伝導に伴う発熱による温度分布を、有限要素法
によってシミュレーションし、各素子内で最も高温にな
った部位の温度を時間軸でプロットしたものである。素
子を流れた電流の時間履歴は、ＨＢＭ（Human Body Mod
el）によるＥＳＤ放電を模擬しており、図中に実線で示
している。同図から明らかなように、本実施の形態の構
造の方が従来構造に比べて最大温度が低く、温度特性上
優れていることを示し、ＥＳＤ耐量も大きいことを示し
ている。

【００２５】なお、非低抵抗化領域の幅、位置および個
数は、上述のものに限られるものではなく、任意に設定
することができる。そのため、これらを適宜設定するこ
とにより、ＥＳＤ耐量、ＥＯＳ耐量、素子特性および回
路特性を容易に改善することができる。また、ｐＭＯＳ
を上記同様に作製し、ｎＭＯＳとｐＭＯＳとを組み合わ
せてＣＭＯＳ保護トランジスタを構成してもよい。

【００２６】［第２の実施の形態］図４は、本発明の第
２の実施の形態を示す断面図である。図５は、低抵抗化
領域１１を作製するための低抵抗化制限用マスク１２を
示す平面図である。これらの図において、図１と同一符
号のものは、同一または同等の部材を示す。本実施の形
態は、ドレイン側のみに非低抵抗化領域１１を設けた点
に特徴がある。ｎＭＯＳを保護素子に用いる場合、ドレ
インに正電圧が印加される逆方向耐圧が問題となること
が多いため、ドレイン側のみに非低抵抗化領域を設ける
だけでも、図３の効果が期待できる。

【００２７】なお、非低抵抗化領域の幅、位置および個
数は、上述のものに限られるものではなく、任意に設定
することができる。そのため、これらを適宜設定するこ
とにより、ＥＳＤ耐量、ＥＯＳ耐量、素子特性および回
路特性を容易に改善することができる。また、ｐＭＯＳ
を上記同様に作製し、ｎＭＯＳとｐＭＯＳとを組み合わ
せてＣＭＯＳ保護トランジスタを構成してもよい。さら
に、ドレイン側ではなく、ソース側のみに非低抵抗化領
域を設けたものも本発明に含まれる。

【００２８】［第３の実施の形態］図６は、本発明の第
３の実施の形態を示すグラフである。すなわち、溝状の
非低抵抗化領域を、その幅（３００ｍ）を変えずにゲー
ト電極側壁酸化膜の端から１００ｎｍ〜６００ｎｍの範
囲で移動させた場合において、各溝の位置におけるＥＳ
Ｄストレス印加による最大温度を示している。同図から
明らかなように、ゲート電極端から溝を遠ざけるほど温
度が低下している。すなわち、設計マージンを考慮した
範囲内で可能な限り溝の設置位置をゲートから遠ざける
ほど、高いＥＳＤ耐量を確保できることがわかる。

【００２９】なお、図１０に示したように従来構造で
は、低抵抗化制限用マスク１２の幅を可変することによ
り、ゲート電極端と低抵抗化領域端との距離を調整して
いるため、非低抵抗化領域の面積が変わってしまうとい
う問題がある。

【００３０】［第４の実施の形態］図７は、本発明の第
４の実施の形態を示す平面図である。同図に示すよう
に、基部であるゲート電極２０には、複数のフィンガー
部であるゲート電極２１が接続されている。ゲート電極
２１の周囲には、図示しないソース領域およびドレイン
領域が形成されており、これらの領域と接続するように
して、複数のコンタクト２２が設けられている。

【００３１】上述したように従来構造では、ゲートポリ
シリコン電極上に低抵抗化領域を形成していなかった。
ゲートポリシリコン電極上にも低抵抗化領域が形成され
ることを前提として、これによりゲートポリシリコン電
極の不純物濃度が低くなるプロセスでは、ゲート電極の
電気抵抗値が極端に大きくなってしまうという問題があ
る。

【００３２】一方、ＥＳＤ保護トランジスタは、ゲート
幅を大きくする必要があるので、図７に示すように１０
〜３０μｍ程度のゲート幅（以下、フィンガー長とい
う）のトランジスタを櫛形に並列接続した構造が用いら
れている。このような櫛形トランジスタを保護回路に用
いた場合、その出力回路の保護トランジスタの一部もし
くは全ては、出力最終段のトランジスタとしても動作す
るため、ゲート電極の抵抗が大きい状態でフィンガー長
Ｌが長くなると、ゲート遅延時間が大きくなる。また、
周波数が高くなるとドライブ電流も減少する。したがっ
て、従来構造ではフィンガー長Ｌを短くして本数を増や
したり、出力段トランジスタのゲート幅を大きくする必
要があり、保護素子占有面積の増大を招くという問題が
ある。

【００３３】図８は、従来構造と本実施の形態の構造と
における、ゲート遅延時間のフィンガー長Ｌに対する依
存性を、回路シミュレーションにより比較したものであ
る。フィンガー長Ｌに依らずトランジスタのゲート幅を
一定とし、インバーターを５段接続した回路を想定し、
電源電圧Ｖ_DDを２．０Ｖとした。同図に示すように、ゲ
ートポリシリコン電極の抵抗が高くなってしまう従来構
造では、フィンガー長Ｌが増加すると遅延時間も増大す
るが、ゲートポリシリコン電極に低抵抗化層を付加でき
る本発明では、遅延時間が小さく、フィンガー長Ｌに対
する依存性もほとんどない。

【００３４】

【発明の効果】以上説明したとおり本発明は、ゲート電
極上面とその直近のソース・ドレイン領域に低抵抗化領
域が残存させるとともに、ゲート電極とコンタクトとの
間に非低抵抗化領域を配置することにより、従来構造と
同程度の電力消費能力を確保しつつ、ＥＳＤストレスに
よる温度上昇を抑制し、ＥＳＤ耐量を向上できる。

【００３５】また、非低抵抗化領域の面積を変えずに位
置のみを変更できるため、従来構造よりも設計の自由度
が増加する。すなわち、素子の動作特性を変えずにＥＳ
Ｄ耐量を最適化できるとともに、非低抵抗化領域の幅や
設置位置、本数等を変えることによって最適な設計基準
を決定することができる。

【００３６】また、従来構造ではゲート電極が低抵抗化
しないため、櫛状のゲート電極でトランジスタを構成し
た場合に遅延時間が大きくなり、出カトランジスタの素
子のレイアウト設計に制約を受けるが、本発明の構造で
は、ゲート電極の低抵抗化が保たれるため櫛状ゲート電
極の長さが変化しても遅延時間やドライブ電流が変化す
ることはない。

【００３７】また、ゲート電極の低抵抗化を保持できる
本発明の構造は、高ＥＳＤ耐量、Ｉ／Ｏ回路の高速動作
および保護素子の小占有面積を両立することができる。
また、ｎ型ＭＯＳＦＥＴを保護素子に用いる場合、ドレ
インに正電圧が印加される逆方向耐圧が問題となるた
め、ドレイン側のみに非低抵抗化領域を設けても効果が
期待できる。

【００３８】さらに、非低抵抗化領域を作製するための
マスクは、従来の方法に比べて充分なマージンを確保し
つつ配置できるので、微細ゲート長素子のドレイン側の
みまたはソース側のみに非低抵抗化領域を設けることが
でき、容易かつ精度よくゲート電極の低抵抗化を達成で
きる。

【００３９】なお、以上においては、バルクデバイスに
比べて熱的な条件が不利となるＳＯＩ構造について述べ
た。しかし、本発明はバルクデバイスにおいても適用可
能であり、特にゲート電極の低抵抗化については、ＳＯ
Ｉデバイスに適用した場合と同じ効果が得られる。ま
た、ＥＳＤ故障の主たる原因は、デバイスの熱破壊であ
るので、熱伝導性を改善した本発明は、ＨＢＭ以外のい
かなる静電気印加モデル（マシンモデル、デバイス帯電
モデル等）についても効果が期待できる。さらに、本発
明はダイオードやサイリスタ等のその他の保護素子に適
用可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す断面図であ
る。

【図２】図１に係る保護素子を作製するためのマスク
のレイアウトを示す平面図である。

【図３】有限要素法を使ってシミュレートされた、Ｅ
ＳＤ印加時の温度上昇を示すグラフである。

【図４】本発明の第２の実施の形態を示す断面図であ
る。

【図５】図４に係る保護素子を作製するためのマスク
のレイアウトを示す平面図である。

【図６】本発明の第３の実施の形態を示すグラフであ
る。

【図７】本発明の第４の実施の形態（櫛形のレイアウ
トの保護トランジスタ）を示す平面図である。

【図８】従来構造および第４の実施の形態によるゲー
ト遅延時間を示すグラフである。

【図９】従来例を示す断面図である。

【図１０】図９に係る保護素子を作製するためのマス
クのレイアウトを示す平面図である。

【符号の説明】

１…埋め込み酸化膜、２ａ…ソース領域、２ｂ…ボディ
領域、２ｃ…ドレイン領域、３…ゲート酸化膜、４…ゲ
ートポリシリコン電極、５…低抵抗化層、６…ゲート電
極側壁酸化膜、７…コンタクト、８…低抵抗化層、９…
シリコン基板、１０…層間絶縁膜、１１…非低抵抗化領
域、１２…低抵抗化制限用マスク、２０…ゲート電極
（基部）、２１…ゲート電極（フィンガー部）、２２…
コンタクト。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 Ｆターム(参考） 5F038 BH07 BH13 CA05 EZ01 EZ06 EZ20 5F040 DA23 DB03 EB12 EC01 EC07 EC13 EC17 EH00 EH02 FA05 5F048 AA02 BA16 BB01 BB05 BF06 CC08 CC11 CC15 CC18 CC19 5F110 AA22 AA23 AA25 BB04 BB12 CC02 DD05 DD13 EE04 EE05 EE09 EE14 EE24 EE25 EE31 FF02 GG02 GG12 GG20 GG21 GG24 GG28 HK04 HK05 HK42 HK50 HL04 HL14 HM02 HM05 HM13 HM17 NN02

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成されたソース領域およ
びドレイン領域と、このソース領域およびドレイン領域
上にゲート酸化膜を介して設けられたゲート電極とを備
え、静電気放電および電気的過剰ストレスから半導体集
積回路を保護する保護素子において、前記ゲート電極上に設けられ、前記ゲート電極よりも低
い抵抗率を有する第１の低抵抗化層と、前記ソース領域およびドレイン領域上に設けられ、前記
ソース領域およびドレイン領域よりも低い抵抗率を有す
る第２の低抵抗化層とを備え、前記第２の低抵抗化層は、前記ゲート電極と接しない位
置に、前記第２の低抵抗化層よりも高い抵抗率を有する
領域を少なくとも一以上有することを特徴とする保護素
子。
【請求項２】請求項１において、前記第１および第２の低抵抗化層は、メタル化またはシ
リサイド化によって作られた層であることを特徴とする
保護素子。
【請求項３】請求項１ないし請求項２の何れか一項に
おいて、前記保護素子は、ＣＭＯＳ保護トランジスタであること
を特徴とする保護素子。
【請求項４】請求項３において、前記保護素子は、前記ゲート電極が櫛形レイアウトの保
護トランジスタであることを特徴とする保護素子。