JP2001110914A - 半導体集積回路および半導体集積回路の製造方法 - Google Patents
半導体集積回路および半導体集積回路の製造方法Info
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- JP2001110914A JP2001110914A JP28657999A JP28657999A JP2001110914A JP 2001110914 A JP2001110914 A JP 2001110914A JP 28657999 A JP28657999 A JP 28657999A JP 28657999 A JP28657999 A JP 28657999A JP 2001110914 A JP2001110914 A JP 2001110914A
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Abstract
(57)【要約】
【課題】 ゲート電極の低抵抗化を損なわず、ＥＳＤ電
流の局部集中回避と優れた熱伝導特性によって高ＥＳＤ
耐性を確保することで、設計基準に柔軟で且つ高信頼性
を有する保護回路を備えた半導体集積回路を提供する。 【解決手段】 保護回路を構成するｎチャネルＭＯＳト
ランジスタ１１０のソース領域１１６とドレイン領域１
１７のｎ形の不純物濃度を、ｎチャネルＭＯＳトランジ
スタ１６０のソース・ドレイン不純物濃度より低くす
る。加えて、ソース領域１１６，ドレイン領域１１７領
域上およびゲート電極１１５上に低抵抗層を形成する。
流の局部集中回避と優れた熱伝導特性によって高ＥＳＤ
耐性を確保することで、設計基準に柔軟で且つ高信頼性
を有する保護回路を備えた半導体集積回路を提供する。 【解決手段】 保護回路を構成するｎチャネルＭＯＳト
ランジスタ１１０のソース領域１１６とドレイン領域１
１７のｎ形の不純物濃度を、ｎチャネルＭＯＳトランジ
スタ１６０のソース・ドレイン不純物濃度より低くす
る。加えて、ソース領域１１６，ドレイン領域１１７領
域上およびゲート電極１１５上に低抵抗層を形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に対する静電気放電（ＥＳＤ:electrostatic discharg
e）や電気的過剰ストレス（ＥＯＳ：electrical over s
tress）から半導体集積回路を保護するために用いられ
る保護トランジスタを備えた半導体集積回路および半導
体集積回路の製造方法に関する。
に対する静電気放電（ＥＳＤ:electrostatic discharg
e）や電気的過剰ストレス（ＥＯＳ：electrical over s
tress）から半導体集積回路を保護するために用いられ
る保護トランジスタを備えた半導体集積回路および半導
体集積回路の製造方法に関する。
【０００２】
【従来の技術】従来より、半導体集積回路の信号入出力
部には、静電気放電や電気的過剰ストレスから集積回路
を保護するための保護回路が設けられている。保護回路
は、ダイオードやＭＯＳトランジスタと抵抗などを組み
合わせた回路から構成されている。これら保護回路は、
信号入出力端子と保護すべき集積回路との間に一端を接
続し、他端を接地線や電源線に接続して用いられる。保
護回路が設けられた状態では、信号入出力端子に所定以
上の電圧パルスが印加されると、印加されたパルスが保
護回路を通って集積回路とは別経路の接地線や電源線に
流れるようにし、印加されたパルスから集積回路を保護
するようにしている。
部には、静電気放電や電気的過剰ストレスから集積回路
を保護するための保護回路が設けられている。保護回路
は、ダイオードやＭＯＳトランジスタと抵抗などを組み
合わせた回路から構成されている。これら保護回路は、
信号入出力端子と保護すべき集積回路との間に一端を接
続し、他端を接地線や電源線に接続して用いられる。保
護回路が設けられた状態では、信号入出力端子に所定以
上の電圧パルスが印加されると、印加されたパルスが保
護回路を通って集積回路とは別経路の接地線や電源線に
流れるようにし、印加されたパルスから集積回路を保護
するようにしている。
【０００３】上記の保護回路としては、現在一般的には
ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトラ
ンジスタとを用いたＣＭＯＳ構成の保護回路が一般的に
用いられている。ＣＭＯＳ構成の保護回路は、図５に示
すように、ｐチャネルＭＯＳトランジスタ５０１のソー
ス・ドレインの一端と、ｎチャネルＭＯＳトランジスタ
５０２のソース・ドレインの一端とが接続点５０３で接
続されている。また、ｐチャネルＭＯＳトランジスタ５
０１のソース・ドレイン他端は、電源Ｖddに接続され、
ｎチャネルＭＯＳトランジスタ５０２のソース・ドレイ
ンの他端は、接地に接続されている。
ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトラ
ンジスタとを用いたＣＭＯＳ構成の保護回路が一般的に
用いられている。ＣＭＯＳ構成の保護回路は、図５に示
すように、ｐチャネルＭＯＳトランジスタ５０１のソー
ス・ドレインの一端と、ｎチャネルＭＯＳトランジスタ
５０２のソース・ドレインの一端とが接続点５０３で接
続されている。また、ｐチャネルＭＯＳトランジスタ５
０１のソース・ドレイン他端は、電源Ｖddに接続され、
ｎチャネルＭＯＳトランジスタ５０２のソース・ドレイ
ンの他端は、接地に接続されている。
【０００４】また、ｐチャネルＭＯＳトランジスタ５０
１のゲートは、ソース・ドレインの他端とともに電源Ｖ
ddに接続され、ｎチャネルＭＯＳトランジスタ５０２の
ゲートは、ソース・ドレインの他端とともに接地に接続
されている。そして、ｐチャネルＭＯＳトランジスタ５
０１とｎチャネルＭＯＳトランジスタ５０２とからなる
ＣＭＯＳ構成の保護回路が、上記の接続点５０３におい
て、信号入力端子Ｖinと入力回路５０４とを接続する接
続線に接続される。
１のゲートは、ソース・ドレインの他端とともに電源Ｖ
ddに接続され、ｎチャネルＭＯＳトランジスタ５０２の
ゲートは、ソース・ドレインの他端とともに接地に接続
されている。そして、ｐチャネルＭＯＳトランジスタ５
０１とｎチャネルＭＯＳトランジスタ５０２とからなる
ＣＭＯＳ構成の保護回路が、上記の接続点５０３におい
て、信号入力端子Ｖinと入力回路５０４とを接続する接
続線に接続される。
【０００５】上記の保護回路を、ＳＯＩ（Silicon On I
nsulator）基板上に形成された集積回路に適応させる場
合、ｎチャネルＭＯＳトランジスタは、図６（ａ）に示
すように構成される。まず、シリコン基板６０１上に
は、埋め込み酸化膜６０２が形成され、この埋め込み酸
化膜６０２上にシリコン層６０３が形成されている。シ
リコン層６０３上には、ゲート絶縁膜６０４を介してゲ
ート電極６０５が形成され、シリコン層６０３のゲート
電極６０５両脇に、ソース領域６０６とドレイン領域６
０７とが形成されてＭＯＳトランジスタを構成してい
る。また、ゲート電極６０５の側面には、絶縁物からな
る側壁６０５ａが形成されている。
nsulator）基板上に形成された集積回路に適応させる場
合、ｎチャネルＭＯＳトランジスタは、図６（ａ）に示
すように構成される。まず、シリコン基板６０１上に
は、埋め込み酸化膜６０２が形成され、この埋め込み酸
化膜６０２上にシリコン層６０３が形成されている。シ
リコン層６０３上には、ゲート絶縁膜６０４を介してゲ
ート電極６０５が形成され、シリコン層６０３のゲート
電極６０５両脇に、ソース領域６０６とドレイン領域６
０７とが形成されてＭＯＳトランジスタを構成してい
る。また、ゲート電極６０５の側面には、絶縁物からな
る側壁６０５ａが形成されている。
【０００６】また、ソース領域６０６，ドレイン領域６
０７上の一部の領域に、シリサイド層６０８を形成して
低抵抗化している。また、ソース領域６０６，ドレイン
領域６０７には、シリサイド層６０８を介してプラグ６
０９が接続されている。そして、ゲート電極６０５を含
むシリコン層６０３上には、層間絶縁膜６１０が形成さ
れている。上記のシリサイド層６０８は、低抵抗化のた
めに形成するものであり、タングステンなどの金属膜を
配置するようにしてもよい。この低抵抗化のための層
は、ゲート電極６０５脇のソース・ドレイン上全域に形
成するようにしてもよいが、一般的にはＥＳＤ耐量を確
保するため、ソース・ドレイン領域の全面には低抵抗層
を形成せず、ゲート端から適切な距離を開けてシリサイ
ド層６０８を形成するようにしている。
０７上の一部の領域に、シリサイド層６０８を形成して
低抵抗化している。また、ソース領域６０６，ドレイン
領域６０７には、シリサイド層６０８を介してプラグ６
０９が接続されている。そして、ゲート電極６０５を含
むシリコン層６０３上には、層間絶縁膜６１０が形成さ
れている。上記のシリサイド層６０８は、低抵抗化のた
めに形成するものであり、タングステンなどの金属膜を
配置するようにしてもよい。この低抵抗化のための層
は、ゲート電極６０５脇のソース・ドレイン上全域に形
成するようにしてもよいが、一般的にはＥＳＤ耐量を確
保するため、ソース・ドレイン領域の全面には低抵抗層
を形成せず、ゲート端から適切な距離を開けてシリサイ
ド層６０８を形成するようにしている。
【０００７】上記のように、ゲート電極６０５から所定
の距離を開けてシリサイド層６０８を形成する理由に
は、次の４つがある。まず、第１に、シリサイド層を形
成する場合、ソース・ドレイン領域のシリコン層をシリ
サイド化するため、シリコン層のシリコンを消費する
が、このシリコン層の消費を低減するため、図６に示し
たように、ソース・ドレイン領域全域にはシリサイド層
を形成しないようにしている。シリサイド化に伴うシリ
コン層の消費が多いと、場合によってはシリコン層を薄
層化し、ＭＯＳトランジスタがラテラルのバイポーラ動
作をする電圧・電流領域でエミッタ効率を低下させてし
まい問題となる。
の距離を開けてシリサイド層６０８を形成する理由に
は、次の４つがある。まず、第１に、シリサイド層を形
成する場合、ソース・ドレイン領域のシリコン層をシリ
サイド化するため、シリコン層のシリコンを消費する
が、このシリコン層の消費を低減するため、図６に示し
たように、ソース・ドレイン領域全域にはシリサイド層
を形成しないようにしている。シリサイド化に伴うシリ
コン層の消費が多いと、場合によってはシリコン層を薄
層化し、ＭＯＳトランジスタがラテラルのバイポーラ動
作をする電圧・電流領域でエミッタ効率を低下させてし
まい問題となる。
【０００８】第２の理由は、ＥＳＤ印加によって保護回
路が動作をしたとき、すなわち上記ｎチャネルＭＯＳト
ランジスタに大電流が導通した時、ソース・ドレイン間
で電気抵抗の高い領域の体積を増やすことにより、電力
消費の局所集中の回避を実現するためである。第３の理
由は、シリサイド層などの低抵抗層がゲート直近に存在
することによるゲート近傍での電界集中と電流密度増加
を緩和するためである。保護回路を構成する上記のｎチ
ャネルＭＯＳトランジスタは、ゲート幅が数百μｍ程度
必要であるため、一般的に櫛型のゲート電極を用いたレ
イアウトで構成する。
路が動作をしたとき、すなわち上記ｎチャネルＭＯＳト
ランジスタに大電流が導通した時、ソース・ドレイン間
で電気抵抗の高い領域の体積を増やすことにより、電力
消費の局所集中の回避を実現するためである。第３の理
由は、シリサイド層などの低抵抗層がゲート直近に存在
することによるゲート近傍での電界集中と電流密度増加
を緩和するためである。保護回路を構成する上記のｎチ
ャネルＭＯＳトランジスタは、ゲート幅が数百μｍ程度
必要であるため、一般的に櫛型のゲート電極を用いたレ
イアウトで構成する。
【０００９】この櫛型のゲート電極を用いたレイアウト
は、図７に示すように、低濃度ｐ形とされたシリコン領
域７０１にｎチャネルＭＯＳトランジスタが形成され、
基部となるゲート電極７０２に、「フィンガー」と呼ば
れる複数のゲート電極７０２ａが櫛形に接続されてい
る。櫛形の構成のゲート電極７０２ａの間には、接地に
接続するコンタクト７０３と、入力端子と内部回路を結
ぶ配線に接続するコンタクト７０４とが交互に配置され
ている。同様に、低濃度ｎ形とされたシリコン領域７１
０にｐチャネルＭＯＳトランジスタが形成され、基部と
なるゲート電極７１２に「フィンガー」と呼ばれる複数
のゲート電極７１２ａが櫛形に接続されている。櫛形の
構成のゲート電極７１２ａの間には、電源へ接続するコ
ンタクト７１３と、入力端子と内部回路を結ぶ配線に接
続するコンタクト７１４とが交互に配置されている。
は、図７に示すように、低濃度ｐ形とされたシリコン領
域７０１にｎチャネルＭＯＳトランジスタが形成され、
基部となるゲート電極７０２に、「フィンガー」と呼ば
れる複数のゲート電極７０２ａが櫛形に接続されてい
る。櫛形の構成のゲート電極７０２ａの間には、接地に
接続するコンタクト７０３と、入力端子と内部回路を結
ぶ配線に接続するコンタクト７０４とが交互に配置され
ている。同様に、低濃度ｎ形とされたシリコン領域７１
０にｐチャネルＭＯＳトランジスタが形成され、基部と
なるゲート電極７１２に「フィンガー」と呼ばれる複数
のゲート電極７１２ａが櫛形に接続されている。櫛形の
構成のゲート電極７１２ａの間には、電源へ接続するコ
ンタクト７１３と、入力端子と内部回路を結ぶ配線に接
続するコンタクト７１４とが交互に配置されている。
【００１０】上記の櫛形の構成としたＭＯＳトランジス
タを保護回路に用いた場合、サージ電流が流れてトラン
ジスタがスナップバック動作にはいると、ソース・ドレ
イン間の抵抗が小さい場合は充分な電圧降下が得られ
ず、保護トランジスタを構成するフィンガーのうち特定
のフィンガーのみがオンする場合がある。図８は、ＭＯ
Ｓトランジスタのスナップバック特性を示す。図８にお
いて、Ｖdsはドレイン電圧、Ｉdsはドレイン電流、（Ｖ
t1，Ｉt1）は第一トリガー電圧および電流、（Ｖ t2，Ｉ
t2）は熱暴走時の第二トリガー電圧および電流、Ｒonは
スナップバック動作時におけるオン抵抗、Ｖsbはスナッ
プバック電圧である。
タを保護回路に用いた場合、サージ電流が流れてトラン
ジスタがスナップバック動作にはいると、ソース・ドレ
イン間の抵抗が小さい場合は充分な電圧降下が得られ
ず、保護トランジスタを構成するフィンガーのうち特定
のフィンガーのみがオンする場合がある。図８は、ＭＯ
Ｓトランジスタのスナップバック特性を示す。図８にお
いて、Ｖdsはドレイン電圧、Ｉdsはドレイン電流、（Ｖ
t1，Ｉt1）は第一トリガー電圧および電流、（Ｖ t2，Ｉ
t2）は熱暴走時の第二トリガー電圧および電流、Ｒonは
スナップバック動作時におけるオン抵抗、Ｖsbはスナッ
プバック電圧である。
【００１１】複数のフィンガーの内１つのフィンガーだ
けがオンしてしまうと、オンしたフィンガー部分のソー
ス・ドレイン間にだけ全てのサージ電流を流してしま
い、このフィンガー部分が低い電圧で破壊に至ってしま
う。上記の櫛形構成では、１つのフィンガー部分が破壊
されただけでも、ＭＯＳトランジスタが破壊されたこと
になる。この破壊を防ぐため、図６（ａ）に示したよう
に、シリサイド層６０８の形成領域を狭くし、ソース・
ドレイン間の抵抗を所定の値となるようにしている。
けがオンしてしまうと、オンしたフィンガー部分のソー
ス・ドレイン間にだけ全てのサージ電流を流してしま
い、このフィンガー部分が低い電圧で破壊に至ってしま
う。上記の櫛形構成では、１つのフィンガー部分が破壊
されただけでも、ＭＯＳトランジスタが破壊されたこと
になる。この破壊を防ぐため、図６（ａ）に示したよう
に、シリサイド層６０８の形成領域を狭くし、ソース・
ドレイン間の抵抗を所定の値となるようにしている。
【００１２】第４の理由は、図７に示したように櫛形の
構成としたＭＯＳトランジスタにサージ電流が流れて、
１つのフィンガーがターンオンして電流が流れても、ソ
ース・ドレイン間の抵抗をある程度以上としているの
で、十分な電圧降下が得られるからである。あるフィン
ガーのみがターンオンして電流が流れても、十分な電圧
降下が生じれば、十分な本数のフィンガーを引き続きタ
ーンオンさせて電流の集中を防げる。
構成としたＭＯＳトランジスタにサージ電流が流れて、
１つのフィンガーがターンオンして電流が流れても、ソ
ース・ドレイン間の抵抗をある程度以上としているの
で、十分な電圧降下が得られるからである。あるフィン
ガーのみがターンオンして電流が流れても、十分な電圧
降下が生じれば、十分な本数のフィンガーを引き続きタ
ーンオンさせて電流の集中を防げる。
【００１３】
【発明が解決しようとする課題】しかしながら、上記の
従来のｎチャネルＭＯＳトランジスタを用いた保護回路
では、次に示すような問題点があった。一般的に、ＥＳ
Ｄ故障の主な物理原因は、素子内への静電気放電に伴う
発熱であると考えられており、素子内部の温度が素子を
構成するシリコンの融点に達した時点で破壊に至るとさ
れている。シリサイドなどの低抵抗層は、シリコン基板
に比して高熱伝導率で低比熱を有する。ゲート電極上お
よびゲート電極近傍に上記特性の低抵抗層が存在しない
と、ＥＳＤ入力によってゲート直下で発生した熱の蓄積
が多くなり、熱伝導の観点からは不利である。この発熱
による問題は、熱の蓄積が大きいＳＯＩ素子などで特に
顕著であり、熱伝導性の乏しい構造のデバイスにおい
て、上述した図６（ａ）の構成のＭＯＳトランジスタを
用いる保護回路は、熱伝導の観点からは好ましくない構
成である。
従来のｎチャネルＭＯＳトランジスタを用いた保護回路
では、次に示すような問題点があった。一般的に、ＥＳ
Ｄ故障の主な物理原因は、素子内への静電気放電に伴う
発熱であると考えられており、素子内部の温度が素子を
構成するシリコンの融点に達した時点で破壊に至るとさ
れている。シリサイドなどの低抵抗層は、シリコン基板
に比して高熱伝導率で低比熱を有する。ゲート電極上お
よびゲート電極近傍に上記特性の低抵抗層が存在しない
と、ＥＳＤ入力によってゲート直下で発生した熱の蓄積
が多くなり、熱伝導の観点からは不利である。この発熱
による問題は、熱の蓄積が大きいＳＯＩ素子などで特に
顕著であり、熱伝導性の乏しい構造のデバイスにおい
て、上述した図６（ａ）の構成のＭＯＳトランジスタを
用いる保護回路は、熱伝導の観点からは好ましくない構
成である。
【００１４】また、以下に説明するように、従来の構成
では、保護回路の設計において、規模やレイアウトに制
約が生じてしまうという問題があった。上記のｎチャネ
ルＭＯＳトランジスタでは、シリサイド層（低抵抗層）
の一端をゲート側壁から遠ざけるために、次にようにし
てシリサイド層を形成していた。まず、シリサイド層を
形成するプロセスでは、シリサイド層を形成しない領域
を隠すようなマスクパタンを形成して非低抵抗化領域を
確保し、選択的にシリサイド層を形成する。または、エ
ッチングによって形成したシリサイド層の一部を、選択
的に除去して低抵抗化領域の一部除去を行う。
では、保護回路の設計において、規模やレイアウトに制
約が生じてしまうという問題があった。上記のｎチャネ
ルＭＯＳトランジスタでは、シリサイド層（低抵抗層）
の一端をゲート側壁から遠ざけるために、次にようにし
てシリサイド層を形成していた。まず、シリサイド層を
形成するプロセスでは、シリサイド層を形成しない領域
を隠すようなマスクパタンを形成して非低抵抗化領域を
確保し、選択的にシリサイド層を形成する。または、エ
ッチングによって形成したシリサイド層の一部を、選択
的に除去して低抵抗化領域の一部除去を行う。
【００１５】しかしながら、保護回路を構成するトラン
ジスタはチャネル長が短い程良いので、非低抵抗化領域
のみにマスクパタンを形成したり、非低抵抗化領域のみ
をエッチング除去することが、位置合わせ精度の限界な
どにより困難になってきている。チャネル長（ゲート電
極の幅）は短いほどＥＳＤ入力に対するボディ領域での
電力消費が小さくなって耐量が増加するため、充分なソ
ース・ドレイン耐圧が確保される範囲で最小設計ルール
に近い値でゲート電極の幅を構成することが望ましい。
したがって、より微細な構成とするために、図６（ｂ）
に示すように、ゲート電極６０２上部も含めてゲート電
極６０２両脇の所定領域にわたるマスクパタン６２０を
形成し、非低抵抗化領域にはシリサイドが形成されない
ようにしているのが現状である。
ジスタはチャネル長が短い程良いので、非低抵抗化領域
のみにマスクパタンを形成したり、非低抵抗化領域のみ
をエッチング除去することが、位置合わせ精度の限界な
どにより困難になってきている。チャネル長（ゲート電
極の幅）は短いほどＥＳＤ入力に対するボディ領域での
電力消費が小さくなって耐量が増加するため、充分なソ
ース・ドレイン耐圧が確保される範囲で最小設計ルール
に近い値でゲート電極の幅を構成することが望ましい。
したがって、より微細な構成とするために、図６（ｂ）
に示すように、ゲート電極６０２上部も含めてゲート電
極６０２両脇の所定領域にわたるマスクパタン６２０を
形成し、非低抵抗化領域にはシリサイドが形成されない
ようにしているのが現状である。
【００１６】このように、ゲート電極６０２上にわたる
マスクパタン６２０を用いてシリサイドの形成を行う
と、ポリシリコンからなるゲート電極６０２上部には低
抵抗層が形成できないため、ゲート電極６０２の低抵抗
化ができない。ゲート電極の電気抵抗が低減できない
と、特にＬＳＩ動作時に出力インバータとしても動作す
る出力回路用の保護トランジスタや保護回路の設計にお
いて、規模やレイアウトに制約が生じてしまうという問
題があった。
マスクパタン６２０を用いてシリサイドの形成を行う
と、ポリシリコンからなるゲート電極６０２上部には低
抵抗層が形成できないため、ゲート電極６０２の低抵抗
化ができない。ゲート電極の電気抵抗が低減できない
と、特にＬＳＩ動作時に出力インバータとしても動作す
る出力回路用の保護トランジスタや保護回路の設計にお
いて、規模やレイアウトに制約が生じてしまうという問
題があった。
【００１７】この発明は、以上のような問題点を解消す
るためになされたものであり、ゲート電極の低抵抗化を
損なわず、ＥＳＤ電流の局部集中回避と優れた熱伝導特
性によって高ＥＳＤ耐性を確保することで、半導体集積
回路の保護回路を設計基準に柔軟でかつ高信頼性なもの
とすることを目的とする。
るためになされたものであり、ゲート電極の低抵抗化を
損なわず、ＥＳＤ電流の局部集中回避と優れた熱伝導特
性によって高ＥＳＤ耐性を確保することで、半導体集積
回路の保護回路を設計基準に柔軟でかつ高信頼性なもの
とすることを目的とする。
【００１８】
【課題を解決するための手段】この発明の半導体集積回
路は、半導体基板の一面に離間して形成されたソース・
ドレインとなる２つの不純物導入領域，この２つの不純
物導入領域の間の半導体基板の一面上に絶縁膜を介して
配置されたゲート電極からなる第１のｎチャネルＭＯＳ
トランジスタを少なくとも備えた回路と、この回路と接
続された信号線の途中に接続されて半導体基板の一面上
に形成された保護回路とを備え、保護回路は、半導体基
板の一面に離間して形成されたソース・ドレインとなる
２つの不純物導入領域，この２つの不純物導入領域の間
の半導体基板の一面上に絶縁膜を介して配置されたゲー
ト電極からなり、２つの不純物導入領域の一方が信号線
に接続されて他方が接地に接続された第２のｎチャネル
ＭＯＳトランジスタから構成され、第２のｎチャネルＭ
ＯＳトランジスタは、ゲート電極の側面に形成された絶
縁物からなる側壁と、ゲート電極上面に形成されたゲー
ト電極より電気抵抗が低い第１の低抵抗層と、第２のｎ
チャネルＭＯＳトランジスタの不純物導入領域の側壁下
以外の領域上全域に形成された低抵抗層と同一材料から
なる第２の低抵抗層とを備え、第２のｎチャネルＭＯＳ
トランジスタの不純物導入領域の不純部濃度は、第１の
ｎチャネルＭＯＳトランジスタの不純物導入領域の不純
部濃度より低濃度に形成したものである。この発明によ
れば、保護回路を構成する第２のｎチャネルＭＯＳトラ
ンジスタは、第１のｎチャネルＭＯＳトランジスタより
不純物濃度を低くしたので、第２のｎチャネルＭＯＳト
ランジスタのソース・ドレイン間のシート抵抗は、第１
のｎチャネルＭＯＳトランジスタより高くなる。
路は、半導体基板の一面に離間して形成されたソース・
ドレインとなる２つの不純物導入領域，この２つの不純
物導入領域の間の半導体基板の一面上に絶縁膜を介して
配置されたゲート電極からなる第１のｎチャネルＭＯＳ
トランジスタを少なくとも備えた回路と、この回路と接
続された信号線の途中に接続されて半導体基板の一面上
に形成された保護回路とを備え、保護回路は、半導体基
板の一面に離間して形成されたソース・ドレインとなる
２つの不純物導入領域，この２つの不純物導入領域の間
の半導体基板の一面上に絶縁膜を介して配置されたゲー
ト電極からなり、２つの不純物導入領域の一方が信号線
に接続されて他方が接地に接続された第２のｎチャネル
ＭＯＳトランジスタから構成され、第２のｎチャネルＭ
ＯＳトランジスタは、ゲート電極の側面に形成された絶
縁物からなる側壁と、ゲート電極上面に形成されたゲー
ト電極より電気抵抗が低い第１の低抵抗層と、第２のｎ
チャネルＭＯＳトランジスタの不純物導入領域の側壁下
以外の領域上全域に形成された低抵抗層と同一材料から
なる第２の低抵抗層とを備え、第２のｎチャネルＭＯＳ
トランジスタの不純物導入領域の不純部濃度は、第１の
ｎチャネルＭＯＳトランジスタの不純物導入領域の不純
部濃度より低濃度に形成したものである。この発明によ
れば、保護回路を構成する第２のｎチャネルＭＯＳトラ
ンジスタは、第１のｎチャネルＭＯＳトランジスタより
不純物濃度を低くしたので、第２のｎチャネルＭＯＳト
ランジスタのソース・ドレイン間のシート抵抗は、第１
のｎチャネルＭＯＳトランジスタより高くなる。
【００１９】この発明の他の形態によれば、第２のｎチ
ャネルＭＯＳトランジスタのゲート電極が接地に接続さ
れている。また、保護回路は、半導体基板上に形成され
たゲート電極およびこのゲート電極下の領域を挾むよう
に半導体基板に形成されてソース・ドレインとなる２つ
の不純物導入領域からなり、この２つの不純物導入領域
の一方第１のが信号線に接続されて他方が電源に接続さ
れたｐチャネルＭＯＳトランジスタを備えた。また、第
２のｎチャネルＭＯＳトランジスタのゲート電極は、並
列に配置されたフィンガー部とこのフィンガー部をそれ
ぞれ接続する基部とからなる櫛形構造とした。
ャネルＭＯＳトランジスタのゲート電極が接地に接続さ
れている。また、保護回路は、半導体基板上に形成され
たゲート電極およびこのゲート電極下の領域を挾むよう
に半導体基板に形成されてソース・ドレインとなる２つ
の不純物導入領域からなり、この２つの不純物導入領域
の一方第１のが信号線に接続されて他方が電源に接続さ
れたｐチャネルＭＯＳトランジスタを備えた。また、第
２のｎチャネルＭＯＳトランジスタのゲート電極は、並
列に配置されたフィンガー部とこのフィンガー部をそれ
ぞれ接続する基部とからなる櫛形構造とした。
【００２０】この発明の半導体集積回路の製造方法は、
第１のｎチャネルＭＯＳトランジスタの不純物導入領域
となる第１の領域と、第２のｎチャネルＭＯＳトランジ
スタの不純物導入領域となる第２の領域とに選択的にｎ
形不純物を所定濃度導入し、この後、第１の領域のみに
ｎ形不純物を所定濃度導入して第２のｎチャネルＭＯＳ
トランジスタのソース・ドレインより第１のｎチャネル
ＭＯＳトランジスタのソース・ドレインを高濃度に形成
しようとしたものである。この発明によれば、保護回路
を構成する第２のｎチャネルＭＯＳトランジスタは、他
の第１のｎチャネルＭＯＳトランジスタより不純物濃度
を低く形成するので、第２のｎチャネルＭＯＳトランジ
スタのソース・ドレイン間のシート抵抗が、第１のｎチ
ャネルＭＯＳトランジスタより高く形成される。
第１のｎチャネルＭＯＳトランジスタの不純物導入領域
となる第１の領域と、第２のｎチャネルＭＯＳトランジ
スタの不純物導入領域となる第２の領域とに選択的にｎ
形不純物を所定濃度導入し、この後、第１の領域のみに
ｎ形不純物を所定濃度導入して第２のｎチャネルＭＯＳ
トランジスタのソース・ドレインより第１のｎチャネル
ＭＯＳトランジスタのソース・ドレインを高濃度に形成
しようとしたものである。この発明によれば、保護回路
を構成する第２のｎチャネルＭＯＳトランジスタは、他
の第１のｎチャネルＭＯＳトランジスタより不純物濃度
を低く形成するので、第２のｎチャネルＭＯＳトランジ
スタのソース・ドレイン間のシート抵抗が、第１のｎチ
ャネルＭＯＳトランジスタより高く形成される。
【００２１】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。本発明では、まず、図１（ａ）に示
すように、保護回路１０２は、ｎチャネルＭＯＳトラン
ジスタ１１０とｐチャネルＭＯＳトランジスタ１３０か
ら構成した。ｐチャネルＭＯＳトランジスタ１３０の出
力端子の一方と、ｎチャネルＭＯＳトランジスタ１１０
の出力端子（ソース・ドレイン）の一方とが接続点１０
３で接続されている。また、ｐチャネルＭＯＳトランジ
スタ１３０の出力端子の他方は、電源Ｖddに接続され、
ｎチャネルＭＯＳトランジスタ１１０の出力端子（ソー
ス・ドレイン）の他方は、接地に接続されている。
参照して説明する。本発明では、まず、図１（ａ）に示
すように、保護回路１０２は、ｎチャネルＭＯＳトラン
ジスタ１１０とｐチャネルＭＯＳトランジスタ１３０か
ら構成した。ｐチャネルＭＯＳトランジスタ１３０の出
力端子の一方と、ｎチャネルＭＯＳトランジスタ１１０
の出力端子（ソース・ドレイン）の一方とが接続点１０
３で接続されている。また、ｐチャネルＭＯＳトランジ
スタ１３０の出力端子の他方は、電源Ｖddに接続され、
ｎチャネルＭＯＳトランジスタ１１０の出力端子（ソー
ス・ドレイン）の他方は、接地に接続されている。
【００２２】また、ｐチャネルＭＯＳトランジスタ１２
０の入力線は、出力端子の他方とともに電源Ｖddに接続
され、ｎチャネルＭＯＳトランジスタ１１０の入力線
（ゲート電極）は、出力端子の他方とともに接地に接続
されている。ｐチャネルＭＯＳトランジスタ１３０とｎ
チャネルＭＯＳトランジスタ１１０とからなるＣＭＯＳ
構成の保護回路１０２が、上記の接続点１０３におい
て、信号入力端子Ｖinと入力回路１０４とを接続する接
続線１０５に接続される。入力回路１０４は、ｎチャネ
ルＭＯＳトランジスタ１６０を備え、この入力回路１０
４を介して内部回路１０６が信号入力端子Ｖinと接続す
る。なお、ｎチャネルＭＯＳトランジスタ１１０の入力
線は接地に接続されている必要はなく、内部回路のＭＯ
Ｓトランジスタ１６０の入力線と同様な信号線に接続さ
れていてもよい。
０の入力線は、出力端子の他方とともに電源Ｖddに接続
され、ｎチャネルＭＯＳトランジスタ１１０の入力線
（ゲート電極）は、出力端子の他方とともに接地に接続
されている。ｐチャネルＭＯＳトランジスタ１３０とｎ
チャネルＭＯＳトランジスタ１１０とからなるＣＭＯＳ
構成の保護回路１０２が、上記の接続点１０３におい
て、信号入力端子Ｖinと入力回路１０４とを接続する接
続線１０５に接続される。入力回路１０４は、ｎチャネ
ルＭＯＳトランジスタ１６０を備え、この入力回路１０
４を介して内部回路１０６が信号入力端子Ｖinと接続す
る。なお、ｎチャネルＭＯＳトランジスタ１１０の入力
線は接地に接続されている必要はなく、内部回路のＭＯ
Ｓトランジスタ１６０の入力線と同様な信号線に接続さ
れていてもよい。
【００２３】上記の保護回路１０２，入力回路１０４，
内部回路１０６は、ＳＯＩ構造のシリコン基板１０１上
に集積されており、ｎチャネルＭＯＳトランジスタ１１
０，ｐチャネルＭＯＳトランジスタ１３０，ｎチャネル
ＭＯＳトランジスタ１６０は、例えば、図１（ｂ）に示
すようにレイアウトされている。ＳＯＩ構造のシリコン
基板として、ＳＩＭＯＸ（Separation by Implanted Ox
ygen）基板を用いた。
内部回路１０６は、ＳＯＩ構造のシリコン基板１０１上
に集積されており、ｎチャネルＭＯＳトランジスタ１１
０，ｐチャネルＭＯＳトランジスタ１３０，ｎチャネル
ＭＯＳトランジスタ１６０は、例えば、図１（ｂ）に示
すようにレイアウトされている。ＳＯＩ構造のシリコン
基板として、ＳＩＭＯＸ（Separation by Implanted Ox
ygen）基板を用いた。
【００２４】上記のシリコン基板１０１上において、低
濃度ｐ形とされたシリコン領域１０１の素子分離領域１
０７で囲われた領域に、ｎチャネルＭＯＳトランジスタ
１１０からなる保護回路が形成されている。ｎチャネル
ＭＯＳトランジスタ１１０は、基部となるゲート電極１
１５に、「フィンガー」と呼ばれる複数のゲート電極１
１５ａが櫛形に接続されている。櫛形の構成のゲート電
極１１５ａの間には、ソース領域１１６，ドレイン領域
１１７が交互に形成され、また、プラグ１１９が形成さ
れている。
濃度ｐ形とされたシリコン領域１０１の素子分離領域１
０７で囲われた領域に、ｎチャネルＭＯＳトランジスタ
１１０からなる保護回路が形成されている。ｎチャネル
ＭＯＳトランジスタ１１０は、基部となるゲート電極１
１５に、「フィンガー」と呼ばれる複数のゲート電極１
１５ａが櫛形に接続されている。櫛形の構成のゲート電
極１１５ａの間には、ソース領域１１６，ドレイン領域
１１７が交互に形成され、また、プラグ１１９が形成さ
れている。
【００２５】同様に、ｐチャネルＭＯＳトランジスタ１
３０は、基部となるゲート電極１３５に「フィンガー」
と呼ばれる複数のゲート電極１３５ａが櫛形に接続され
ている。櫛形の構成のゲート電極１３５ａの間には、電
源へ接続するためなどのコンタクトとなるプラグ１３９
が形成されている。一方、素子分離領域１０７の外側
に、上記の入力回路１０４が配置され、ｎチャネルＭＯ
Ｓトランジスタ１６０が形成される。ｎチャネルＭＯＳ
トランジスタ１６０は、ゲート電極１６５とその両脇に
形成されたソース領域１６６とドレイン領域１６７とか
ら構成されている。
３０は、基部となるゲート電極１３５に「フィンガー」
と呼ばれる複数のゲート電極１３５ａが櫛形に接続され
ている。櫛形の構成のゲート電極１３５ａの間には、電
源へ接続するためなどのコンタクトとなるプラグ１３９
が形成されている。一方、素子分離領域１０７の外側
に、上記の入力回路１０４が配置され、ｎチャネルＭＯ
Ｓトランジスタ１６０が形成される。ｎチャネルＭＯＳ
トランジスタ１６０は、ゲート電極１６５とその両脇に
形成されたソース領域１６６とドレイン領域１６７とか
ら構成されている。
【００２６】そして、この発明では、まず、ｎチャネル
ＭＯＳトランジスタ１１０の出力端子（ソース領域１１
６，ドレイン領域１１７）の不純物濃度を、ｎチャネル
ＭＯＳトランジスタ１６０の出力端子（ソース領域１６
６，ドレイン領域１６７）の不純物濃度より低くした。
また、この発明では、ｎチャネルＭＯＳトランジスタ１
１０のソース領域１１６，ドレイン領域１１７上に、お
よびゲート電極１３５（ゲート電極１３５ａ）上に、図
２に示すように低抵抗層１１８を形成した。
ＭＯＳトランジスタ１１０の出力端子（ソース領域１１
６，ドレイン領域１１７）の不純物濃度を、ｎチャネル
ＭＯＳトランジスタ１６０の出力端子（ソース領域１６
６，ドレイン領域１６７）の不純物濃度より低くした。
また、この発明では、ｎチャネルＭＯＳトランジスタ１
１０のソース領域１１６，ドレイン領域１１７上に、お
よびゲート電極１３５（ゲート電極１３５ａ）上に、図
２に示すように低抵抗層１１８を形成した。
【００２７】図２を用いてｎチャネルＭＯＳトランジス
タ１１０に関してより詳細に説明する。図２は、図１
（ｂ）のＡＡ’断面とＢＢ’断面とを同時に示してい
る。まず、ｎチャネルＭＯＳトランジスタ１１０を形成
するシリコン基板１０１のｐウエル領域１１１には、膜
厚１１５ｎｍの埋め込み酸化膜１１２が形成され、埋め
込み酸化膜１１２上に膜厚５０ｎｍのシリコン層１１３
が形成されている。シリコン層１１３上には、膜厚５ｎ
ｍのゲート絶縁膜１１４を介して膜厚２００ｎｍのポリ
シリコンからなるゲート電極１１５（ゲート電極１１５
ａ）が形成されている。
タ１１０に関してより詳細に説明する。図２は、図１
（ｂ）のＡＡ’断面とＢＢ’断面とを同時に示してい
る。まず、ｎチャネルＭＯＳトランジスタ１１０を形成
するシリコン基板１０１のｐウエル領域１１１には、膜
厚１１５ｎｍの埋め込み酸化膜１１２が形成され、埋め
込み酸化膜１１２上に膜厚５０ｎｍのシリコン層１１３
が形成されている。シリコン層１１３上には、膜厚５ｎ
ｍのゲート絶縁膜１１４を介して膜厚２００ｎｍのポリ
シリコンからなるゲート電極１１５（ゲート電極１１５
ａ）が形成されている。
【００２８】シリコン層１１３のゲート電極１１５両脇
には、ソース領域１１６とドレイン領域１１７とが形成
され、ｎチャネルＭＯＳトランジスタ１１０の出力端子
となる。また、ゲート電極１１５の側面には、絶縁物か
らなる側壁１１５ａが形成されている。この側壁１１５
ａの幅（横方向の厚さ）は、ソース・ドレイン領域に接
触している箇所で１００ｎｍとした。また、ソース領域
１１６，ドレイン領域１１７領域上およびゲート電極１
１５上に、膜厚７０ｎｍのタングステン薄膜からなる低
抵抗層１１８が形成されている。ゲート電極１１５や低
抵抗化層１１８を含むシリコン層１１３上には、層間絶
縁膜１２０が形成されている。ゲート長は１００ｎｍと
し、低抵抗層１１８表面におけるプラグ１１９と側壁１
１５ａとの間隔は、１０００ｎｍとした。プラグ１１９
は、断面が一辺３６０ｎｍの正方形の直方体とし、高さ
は５００ｎｍとした。
には、ソース領域１１６とドレイン領域１１７とが形成
され、ｎチャネルＭＯＳトランジスタ１１０の出力端子
となる。また、ゲート電極１１５の側面には、絶縁物か
らなる側壁１１５ａが形成されている。この側壁１１５
ａの幅（横方向の厚さ）は、ソース・ドレイン領域に接
触している箇所で１００ｎｍとした。また、ソース領域
１１６，ドレイン領域１１７領域上およびゲート電極１
１５上に、膜厚７０ｎｍのタングステン薄膜からなる低
抵抗層１１８が形成されている。ゲート電極１１５や低
抵抗化層１１８を含むシリコン層１１３上には、層間絶
縁膜１２０が形成されている。ゲート長は１００ｎｍと
し、低抵抗層１１８表面におけるプラグ１１９と側壁１
１５ａとの間隔は、１０００ｎｍとした。プラグ１１９
は、断面が一辺３６０ｎｍの正方形の直方体とし、高さ
は５００ｎｍとした。
【００２９】上記の低抵抗層１１８は、低抵抗化のため
に形成するものであり、タングステンに限るものではな
く、コバルトやモリブデンもしくはタンタルなどの他の
高融点金属を用いるようにしてもよい。また、低抵抗層
として、チタンやコバルトなどとのシリサイド層を形成
するようにしてもよい。本発明では、この低抵抗化のた
めの層を、ゲート電極１１５および側壁１１５ａ脇のソ
ース・ドレイン上全域に形成する。低抵抗化のための層
を形成しない領域を設ける必要はない。また、他の領域
においては、ｐウエル領域１１１と同様のｐウエル領域
１１１ａに、図１に示したｎチャネルＭＯＳトランジス
タ１６０が形成され、ゲート電極１６５とソース領域１
６６およびドレイン領域１６７が形成されている。
に形成するものであり、タングステンに限るものではな
く、コバルトやモリブデンもしくはタンタルなどの他の
高融点金属を用いるようにしてもよい。また、低抵抗層
として、チタンやコバルトなどとのシリサイド層を形成
するようにしてもよい。本発明では、この低抵抗化のた
めの層を、ゲート電極１１５および側壁１１５ａ脇のソ
ース・ドレイン上全域に形成する。低抵抗化のための層
を形成しない領域を設ける必要はない。また、他の領域
においては、ｐウエル領域１１１と同様のｐウエル領域
１１１ａに、図１に示したｎチャネルＭＯＳトランジス
タ１６０が形成され、ゲート電極１６５とソース領域１
６６およびドレイン領域１６７が形成されている。
【００３０】そして、本発明では、保護回路を構成する
ｎチャネルＭＯＳトランジスタ１１０のソース領域１１
６とドレイン領域１１７のｎ形の不純物濃度を、ｎチャ
ネルＭＯＳトランジスタ１６０のソース領域１６６とド
レイン領域１６７のｎ形の不純物濃度より低くした。こ
の不純物濃度の抑制は、ＭＯＳトランジスタのソース・
ドレイン不純物導入工程を２回に分けることで達成でき
る。まず、１回目の不純物導入では、すべてのＭＯＳト
ランジスタのソース・ドレイン領域に通常より低い濃度
で不純物導入を行う。２回目の不純物導入では、保護回
路のｎチャネルＭＯＳトランジスタトランジスタ以外の
ＭＯＳトランジスタのソース・ドレイン領域に、所定の
濃度となるまで不純物を導入する。不純物の制限量はい
くつかの水準により最適な値を決定すればよい。
ｎチャネルＭＯＳトランジスタ１１０のソース領域１１
６とドレイン領域１１７のｎ形の不純物濃度を、ｎチャ
ネルＭＯＳトランジスタ１６０のソース領域１６６とド
レイン領域１６７のｎ形の不純物濃度より低くした。こ
の不純物濃度の抑制は、ＭＯＳトランジスタのソース・
ドレイン不純物導入工程を２回に分けることで達成でき
る。まず、１回目の不純物導入では、すべてのＭＯＳト
ランジスタのソース・ドレイン領域に通常より低い濃度
で不純物導入を行う。２回目の不純物導入では、保護回
路のｎチャネルＭＯＳトランジスタトランジスタ以外の
ＭＯＳトランジスタのソース・ドレイン領域に、所定の
濃度となるまで不純物を導入する。不純物の制限量はい
くつかの水準により最適な値を決定すればよい。
【００３１】この発明によれば、まず、保護回路１０２
のｎチャネルＭＯＳトランジスタ１１０のソース・ドレ
イン不純物濃度を、ｎチャネルＭＯＳトランジスタ１６
０のソース・ドレイン不純物濃度より低くしたので、低
抵抗層１１８がソース・ドレイン領域全域に形成されて
いても、図３（ａ）に示すように、図６に示した従来構
成と比較して、同等以上の耐圧を有している。なお、図
３（ａ）において、黒三角が従来構成における特性を示
し、黒丸が本発明の構成による特定を示している。黒い
星の印は、ソース・ドレイン濃度を低くせず、ソース・
ドレイン領域全域に低抵抗層を形成した場合の特性を示
しており、耐圧が低いものとなっている。
のｎチャネルＭＯＳトランジスタ１１０のソース・ドレ
イン不純物濃度を、ｎチャネルＭＯＳトランジスタ１６
０のソース・ドレイン不純物濃度より低くしたので、低
抵抗層１１８がソース・ドレイン領域全域に形成されて
いても、図３（ａ）に示すように、図６に示した従来構
成と比較して、同等以上の耐圧を有している。なお、図
３（ａ）において、黒三角が従来構成における特性を示
し、黒丸が本発明の構成による特定を示している。黒い
星の印は、ソース・ドレイン濃度を低くせず、ソース・
ドレイン領域全域に低抵抗層を形成した場合の特性を示
しており、耐圧が低いものとなっている。
【００３２】図３（ａ）は、図１および図５に示した構
成の保護回路に対し、ＨＢＭ（Human Boay Model）に基
づくＥＳＤストレス試験を行なった結果である。ストレ
ス印加は、保護回路のｎチャネルＭＯＳトランジスタが
接続する接地を基準に、入力端子Ｖinヘ正電圧を印加し
た。また、保護回路のｎチャネルＭＯＳトランジスタの
ゲート電極も接地されており、他の端子は浮遊状態であ
る。図３（ａ）中、横軸はソース・ドレインにおけるシ
リコン層のシート抵抗であり、縦軸は故障が起きたとき
に印加していたＥＳＤの電圧である。
成の保護回路に対し、ＨＢＭ（Human Boay Model）に基
づくＥＳＤストレス試験を行なった結果である。ストレ
ス印加は、保護回路のｎチャネルＭＯＳトランジスタが
接続する接地を基準に、入力端子Ｖinヘ正電圧を印加し
た。また、保護回路のｎチャネルＭＯＳトランジスタの
ゲート電極も接地されており、他の端子は浮遊状態であ
る。図３（ａ）中、横軸はソース・ドレインにおけるシ
リコン層のシート抵抗であり、縦軸は故障が起きたとき
に印加していたＥＳＤの電圧である。
【００３３】ＨＢＭ−ＥＳＤストレスでは最低２０００
Ｖの耐圧が必要とされているが、ソース・ドレイン間の
シリコン層のシート抵抗が小さいと、破壊電圧の低下が
著しく、一般的な２００〜５００Ω／ｓｑ．程度では数
百Ｖにとどまる（黒星印）。一方、本発明の構成を適用
したシート抵抗が大きい素子（黒丸）では、従来の構造
の素子（黒三角）と同等が、従来の構造の素子を上回る
耐圧を示している。
Ｖの耐圧が必要とされているが、ソース・ドレイン間の
シリコン層のシート抵抗が小さいと、破壊電圧の低下が
著しく、一般的な２００〜５００Ω／ｓｑ．程度では数
百Ｖにとどまる（黒星印）。一方、本発明の構成を適用
したシート抵抗が大きい素子（黒丸）では、従来の構造
の素子（黒三角）と同等が、従来の構造の素子を上回る
耐圧を示している。
【００３４】一方、シート抵抗が増加すると、保護トラ
ンジスタ内での電力消費が大きくなるため、発熱が増加
してしまい、単位ゲート幅でのＥＳＤ耐性は低下する。
しかしながら、本発明によれば、低抵抗層がソース・ド
レイン領域全域におよびゲート電極上に形成されている
ので、ソース・ドレイン間の電気伝導に伴う発熱が、従
来の構成に比較して低下し、図３（ｂ）に示すようにＥ
ＳＤ耐量も大きくなる。
ンジスタ内での電力消費が大きくなるため、発熱が増加
してしまい、単位ゲート幅でのＥＳＤ耐性は低下する。
しかしながら、本発明によれば、低抵抗層がソース・ド
レイン領域全域におよびゲート電極上に形成されている
ので、ソース・ドレイン間の電気伝導に伴う発熱が、従
来の構成に比較して低下し、図３（ｂ）に示すようにＥ
ＳＤ耐量も大きくなる。
【００３５】図３（ｂ）では、比較のため、図６で示し
た、ゲート電極端からコンタクト側へ６００ｎｍまでの
範囲を低抵抗層が形成されていない領域とした、従来構
造のＥＳＤ耐量についても示している。なお、低抵抗層
が形成されていない領域には、ゲート側壁絶縁膜の幅１
００ｎｍが含まれているものとし、かつゲート電極の上
には低抵抗層が形成されていないものとする。また、従
来構造のｎチャネルＭＯＳトランジスタのソース・ドレ
イン間のシリコン層のシート抵抗を、一般的な２００Ω
／ｓｑ．とし、本発明の構造では１２００Ω／ｓｑ．と
した。すなわち、従来構造と本発明の構造で、トータル
のソース・ドレイン抵抗がほぼ同じになる条件で比較し
た。
た、ゲート電極端からコンタクト側へ６００ｎｍまでの
範囲を低抵抗層が形成されていない領域とした、従来構
造のＥＳＤ耐量についても示している。なお、低抵抗層
が形成されていない領域には、ゲート側壁絶縁膜の幅１
００ｎｍが含まれているものとし、かつゲート電極の上
には低抵抗層が形成されていないものとする。また、従
来構造のｎチャネルＭＯＳトランジスタのソース・ドレ
イン間のシリコン層のシート抵抗を、一般的な２００Ω
／ｓｑ．とし、本発明の構造では１２００Ω／ｓｑ．と
した。すなわち、従来構造と本発明の構造で、トータル
のソース・ドレイン抵抗がほぼ同じになる条件で比較し
た。
【００３６】図３（ｂ）では、従来構造のｎチャネルＭ
ＯＳトランジスタと本発明のｎチャネルＭＯＳトランジ
スタに、それぞれ同一量の電荷（電流と電流が流れた時
間の積）がコンタクトの中央直上に配置した幅２μｍ，
厚さ０．５μｍのアルミ配線を通じて静電放電により入
力されたことを想定した。この想定では、ゲート幅１μ
ｍあたり最大時で５ｍＡの電流が流れた場合を模擬し
た。ＥＳＤによる故障は、おもに素子内の温度がシリコ
ンなどの素子構成物の融点に達した時点で発生すると考
えられており、電力集中や消費電力は必ずしもＥＳＤ耐
量の評価基準にはならない。
ＯＳトランジスタと本発明のｎチャネルＭＯＳトランジ
スタに、それぞれ同一量の電荷（電流と電流が流れた時
間の積）がコンタクトの中央直上に配置した幅２μｍ，
厚さ０．５μｍのアルミ配線を通じて静電放電により入
力されたことを想定した。この想定では、ゲート幅１μ
ｍあたり最大時で５ｍＡの電流が流れた場合を模擬し
た。ＥＳＤによる故障は、おもに素子内の温度がシリコ
ンなどの素子構成物の融点に達した時点で発生すると考
えられており、電力集中や消費電力は必ずしもＥＳＤ耐
量の評価基準にはならない。
【００３７】図３（ｂ）は、図２の構造と図６（ａ）の
構造について、電気伝導に伴う発熱による温度分布を、
有限要素法によってシミュレーションし、各素子内でも
っとも高温になった部位の温度を時間軸でプロットした
ものである。素子を流れた電流の時間履歴はＨＢＭ（Ｈ
ｕｍａｎＢｏａｙＭｏａｅ１）によるＥＳＤ放電を模擬
し、図３（ｂ）中の実線で示した。また、図３（ｂ）で
は、黒丸で本発明の構造の結果を示し、黒三角で従来の
構造の結果を示している。図３（ｂ）に示すように、図
１（ａ）に示す本発明の構造が、図６に示した従来構造
に比べて、最大増加温度が１５０Ｋ程度低く、温度特性
上優れていることを示しており、ＥＳＤ耐量も大きいこ
とを示している。
構造について、電気伝導に伴う発熱による温度分布を、
有限要素法によってシミュレーションし、各素子内でも
っとも高温になった部位の温度を時間軸でプロットした
ものである。素子を流れた電流の時間履歴はＨＢＭ（Ｈ
ｕｍａｎＢｏａｙＭｏａｅ１）によるＥＳＤ放電を模擬
し、図３（ｂ）中の実線で示した。また、図３（ｂ）で
は、黒丸で本発明の構造の結果を示し、黒三角で従来の
構造の結果を示している。図３（ｂ）に示すように、図
１（ａ）に示す本発明の構造が、図６に示した従来構造
に比べて、最大増加温度が１５０Ｋ程度低く、温度特性
上優れていることを示しており、ＥＳＤ耐量も大きいこ
とを示している。
【００３８】そして、本発明によれば、ゲート電極上に
も低抵抗層を形成するので、フィンガー部分を長くして
も、図４に示すようにゲート遅延時間が増加しないの
で、フィンガーの長さを長くして本数を減らすなど、設
計の自由度を増加させることができる。図５に示したよ
うな保護回路に用いるＭＯＳトランジスタは、内部回路
に比べて大きなゲート幅（数百μｍ程度）を必要とする
ため、図７に示したように、ゲート電極を櫛型にレイア
ウトして、複数のＭＯＳトランジスタを並列接続した構
造にする。この櫛型を構成する１本１本の単位ゲート電
極（トランジスタ）をフィンガーと呼ぶ。フィンガーの
長さＬすなわち単位ゲート幅は、数十μｍ程度である。
も低抵抗層を形成するので、フィンガー部分を長くして
も、図４に示すようにゲート遅延時間が増加しないの
で、フィンガーの長さを長くして本数を減らすなど、設
計の自由度を増加させることができる。図５に示したよ
うな保護回路に用いるＭＯＳトランジスタは、内部回路
に比べて大きなゲート幅（数百μｍ程度）を必要とする
ため、図７に示したように、ゲート電極を櫛型にレイア
ウトして、複数のＭＯＳトランジスタを並列接続した構
造にする。この櫛型を構成する１本１本の単位ゲート電
極（トランジスタ）をフィンガーと呼ぶ。フィンガーの
長さＬすなわち単位ゲート幅は、数十μｍ程度である。
【００３９】従来構造では、ゲートポリシリコン電極の
上には低抵抗化領域が形成されない。櫛形のレイアウト
とした場合、ゲートポリシリコン電極上にも低抵抗化領
域が形成されることを前提とし、この前提によりゲート
ポリシリコン電極の不純物濃度が低くなるプロセスで
は、ゲート電極の電気抵抗値が極端に大きくなってしま
う。保護回路を構成するトランジスタの一部もしくは全
ては、出力最終段のトランジスタとしても動作するた
め、ゲート電極の抵抗が大きい状態でフィンガーの長さ
が長くなると、ゲート遅延時間が大きくなる。また、周
波数が高くなるとドライブ電流も減少する。
上には低抵抗化領域が形成されない。櫛形のレイアウト
とした場合、ゲートポリシリコン電極上にも低抵抗化領
域が形成されることを前提とし、この前提によりゲート
ポリシリコン電極の不純物濃度が低くなるプロセスで
は、ゲート電極の電気抵抗値が極端に大きくなってしま
う。保護回路を構成するトランジスタの一部もしくは全
ては、出力最終段のトランジスタとしても動作するた
め、ゲート電極の抵抗が大きい状態でフィンガーの長さ
が長くなると、ゲート遅延時間が大きくなる。また、周
波数が高くなるとドライブ電流も減少する。
【００４０】従って、ゲート電極の電気抵抗が大きい従
来構造では、フィンガーの長さを短くして本数を増やし
たり、出力段トランジスタのゲート幅を大きくする必要
があり、保護回路に用いるＭＯＳトランジスタ占有面積
の増大を招いていた。図４に、従来構造と本発明の構造
におけるゲート遅延時間のフィンガー長依存性を回路シ
ミュレーションにより比較した結果を示す。このシミュ
レーションでは、フィンガー長に依らずトランジスタの
全体でのゲート幅は一定とし、インバーターを５段接続
した回路を想定し、また電源電圧Ｖddは２．０Ｖとし
た。
来構造では、フィンガーの長さを短くして本数を増やし
たり、出力段トランジスタのゲート幅を大きくする必要
があり、保護回路に用いるＭＯＳトランジスタ占有面積
の増大を招いていた。図４に、従来構造と本発明の構造
におけるゲート遅延時間のフィンガー長依存性を回路シ
ミュレーションにより比較した結果を示す。このシミュ
レーションでは、フィンガー長に依らずトランジスタの
全体でのゲート幅は一定とし、インバーターを５段接続
した回路を想定し、また電源電圧Ｖddは２．０Ｖとし
た。
【００４１】ゲート電極の抵抗が高くなってしまう従来
構造では、フィンガーの長さＬが増加すると遅延時間も
増大するが、ゲート電極に低抵抗層を付加できる本発明
では遅延時間が小さく、フィンガー長Ｌに対する依存性
ＧＡほとんど無い。本発明によれば、ゲート電極上にも
低抵抗層が形成されるので、フィンガー長を長くしても
遅延時間が増大しないので、フィンガー長を長くしてフ
ィンガーの数を減らすなど、保護回路に用いるＭＯＳト
ランジスタ占有面積の増大を抑制できる。
構造では、フィンガーの長さＬが増加すると遅延時間も
増大するが、ゲート電極に低抵抗層を付加できる本発明
では遅延時間が小さく、フィンガー長Ｌに対する依存性
ＧＡほとんど無い。本発明によれば、ゲート電極上にも
低抵抗層が形成されるので、フィンガー長を長くしても
遅延時間が増大しないので、フィンガー長を長くしてフ
ィンガーの数を減らすなど、保護回路に用いるＭＯＳト
ランジスタ占有面積の増大を抑制できる。
【００４２】ところで、保護回路に用いる櫛型構造のＭ
ＯＳトランジスタでは、限定されたフィンガーにＥＳＤ
電流が集中することも問題である。保護回路に用いるＭ
ＯＳトランジスタのＥＳＤ保護動作（スナップバック動
作、もしくはターンオン）は、所定のドレイン電圧を超
えると開始する。保護回路に用いるために櫛形とした構
造では、フィンガーの一つが何らかの原因で他のフィン
ガーより低い電圧でスナップバック動作が始まった場
合、ソース・ドレイン抵抗が低いためにＥＳＤ電流導通
時のクランプ電圧も低くなると、他のフィンガーがター
ンオンせず、一つのフィンガーに電流が集中して低い電
圧で破壊に至る。
ＯＳトランジスタでは、限定されたフィンガーにＥＳＤ
電流が集中することも問題である。保護回路に用いるＭ
ＯＳトランジスタのＥＳＤ保護動作（スナップバック動
作、もしくはターンオン）は、所定のドレイン電圧を超
えると開始する。保護回路に用いるために櫛形とした構
造では、フィンガーの一つが何らかの原因で他のフィン
ガーより低い電圧でスナップバック動作が始まった場
合、ソース・ドレイン抵抗が低いためにＥＳＤ電流導通
時のクランプ電圧も低くなると、他のフィンガーがター
ンオンせず、一つのフィンガーに電流が集中して低い電
圧で破壊に至る。
【００４３】しかしながら、本発明の構成では、保護回
路に用いるｎチャネルＭＯＳトランジスタトランジスタ
はソース・ドレイン間のシート抵抗を増加させているの
で、低抵抗層を制限せずに全域に形成していても、均一
なフィンガーのターンオンが促進される。そして、充分
な本数のフィンガーがＥＳＤストレス印加中にオン状態
となり、放電電流密度の局部集中が回避され、２０００
Ｖ以上の充分な耐性が確保できる。
路に用いるｎチャネルＭＯＳトランジスタトランジスタ
はソース・ドレイン間のシート抵抗を増加させているの
で、低抵抗層を制限せずに全域に形成していても、均一
なフィンガーのターンオンが促進される。そして、充分
な本数のフィンガーがＥＳＤストレス印加中にオン状態
となり、放電電流密度の局部集中が回避され、２０００
Ｖ以上の充分な耐性が確保できる。
【００４４】なお、上記実施の形態では、ＳＯＩ構造の
半導体集積回路を例にして説明したが、これに限るもの
ではなく、本発明はバルクシリコン基板による集積回路
においても適用可能であり、ＳＯＩデバイスに適用した
場合と同じ効果が得られる。また、ＥＳＤ故障の主たる
原因はデバイスの熱破壊であるので、熱伝導性を改善し
た本発明は、ＨＢＭ以外のいかなる静電気印加モデル
（マシンモデル、デバイス帯電モデルなど）についても
同様の効果を奏する。
半導体集積回路を例にして説明したが、これに限るもの
ではなく、本発明はバルクシリコン基板による集積回路
においても適用可能であり、ＳＯＩデバイスに適用した
場合と同じ効果が得られる。また、ＥＳＤ故障の主たる
原因はデバイスの熱破壊であるので、熱伝導性を改善し
た本発明は、ＨＢＭ以外のいかなる静電気印加モデル
（マシンモデル、デバイス帯電モデルなど）についても
同様の効果を奏する。
【００４５】上述したように、本発明による保護回路で
は、ＥＳＤ保護回路で最も重要かつ負担の大きいｎチャ
ネルＭＯＳトランジスタについて、低抵抗層を具備した
ソース・ドレイン間のシリコン層の不純物濃度を、他の
ｎチャネルＭＯＳトランジスタより低くした。また、ゲ
ート電極上面およびゲート近傍のソース・ドレインに低
抵抗層を備えた。このため、ゲート電極の低抵抗化を維
持しながらＥＳＤストレス印加時の発熱による温度上昇
を抑制してＥＳＤ耐圧を増加できる。また、電流パスの
うち、ゲート側壁酸化膜の下部は、従来と同等のソース
ードレイン抵抗を有するので、特定フィンガーのみの導
通を回避でき、ＥＳＤ耐圧の低下を防ぐことができる。
は、ＥＳＤ保護回路で最も重要かつ負担の大きいｎチャ
ネルＭＯＳトランジスタについて、低抵抗層を具備した
ソース・ドレイン間のシリコン層の不純物濃度を、他の
ｎチャネルＭＯＳトランジスタより低くした。また、ゲ
ート電極上面およびゲート近傍のソース・ドレインに低
抵抗層を備えた。このため、ゲート電極の低抵抗化を維
持しながらＥＳＤストレス印加時の発熱による温度上昇
を抑制してＥＳＤ耐圧を増加できる。また、電流パスの
うち、ゲート側壁酸化膜の下部は、従来と同等のソース
ードレイン抵抗を有するので、特定フィンガーのみの導
通を回避でき、ＥＳＤ耐圧の低下を防ぐことができる。
【００４６】従来の構成では、ゲート電極近傍の領域に
おける熱伝導や蓄熱による温度上昇ついては考慮されて
いなかった。本発明では、熱伝導率の大きい低抵抗層を
主たる発熱源であるゲート電極周辺に残し、かつ、低抵
抗層や従来のソース・ドレイン領域のシリコン層に比し
て高抵抗なシリコン層を電流パスに介在させた。この結
果、ＥＳＤ電流および電界のフィンガー内における局部
集中阻止のみならず、特定のフィンガーへの電流集中を
回避でき、あわせて効果的な冷却を確保できる。また、
微細ゲート長素子においてもゲート電極の低抵抗化を維
持できる。
おける熱伝導や蓄熱による温度上昇ついては考慮されて
いなかった。本発明では、熱伝導率の大きい低抵抗層を
主たる発熱源であるゲート電極周辺に残し、かつ、低抵
抗層や従来のソース・ドレイン領域のシリコン層に比し
て高抵抗なシリコン層を電流パスに介在させた。この結
果、ＥＳＤ電流および電界のフィンガー内における局部
集中阻止のみならず、特定のフィンガーへの電流集中を
回避でき、あわせて効果的な冷却を確保できる。また、
微細ゲート長素子においてもゲート電極の低抵抗化を維
持できる。
【００４７】
【発明の効果】以上説明したように、本発明では、半導
体基板の一面に離間して形成されたソース・ドレインと
なる２つの不純物導入領域，この２つの不純物導入領域
の間の半導体基板の一面上に絶縁膜を介して配置された
ゲート電極からなる第１のｎチャネルＭＯＳトランジス
タを少なくとも備えた回路と、この回路と接続された信
号線の途中に接続されて半導体基板の一面上に形成され
た保護回路とを備え、保護回路は、半導体基板の一面に
離間して形成されたソース・ドレインとなる２つの不純
物導入領域，この２つの不純物導入領域の間の半導体基
板の一面上に絶縁膜を介して配置されたゲート電極から
なり、２つの不純物導入領域の一方が信号線に接続され
て他方が接地に接続された第２のｎチャネルＭＯＳトラ
ンジスタから構成され、第２のｎチャネルＭＯＳトラン
ジスタは、ゲート電極の側面に形成された絶縁物からな
る側壁と、ゲート電極上面に形成されたゲート電極より
電気抵抗が低い第１の低抵抗層と、第２のｎチャネルＭ
ＯＳトランジスタの不純物導入領域の側壁下以外の領域
上全域に形成された低抵抗層と同一材料からなる第２の
低抵抗層とを備え、第２のｎチャネルＭＯＳトランジス
タの不純物導入領域の不純部濃度は、第１のｎチャネル
ＭＯＳトランジスタの不純物導入領域の不純部濃度より
低濃度に形成した。
体基板の一面に離間して形成されたソース・ドレインと
なる２つの不純物導入領域，この２つの不純物導入領域
の間の半導体基板の一面上に絶縁膜を介して配置された
ゲート電極からなる第１のｎチャネルＭＯＳトランジス
タを少なくとも備えた回路と、この回路と接続された信
号線の途中に接続されて半導体基板の一面上に形成され
た保護回路とを備え、保護回路は、半導体基板の一面に
離間して形成されたソース・ドレインとなる２つの不純
物導入領域，この２つの不純物導入領域の間の半導体基
板の一面上に絶縁膜を介して配置されたゲート電極から
なり、２つの不純物導入領域の一方が信号線に接続され
て他方が接地に接続された第２のｎチャネルＭＯＳトラ
ンジスタから構成され、第２のｎチャネルＭＯＳトラン
ジスタは、ゲート電極の側面に形成された絶縁物からな
る側壁と、ゲート電極上面に形成されたゲート電極より
電気抵抗が低い第１の低抵抗層と、第２のｎチャネルＭ
ＯＳトランジスタの不純物導入領域の側壁下以外の領域
上全域に形成された低抵抗層と同一材料からなる第２の
低抵抗層とを備え、第２のｎチャネルＭＯＳトランジス
タの不純物導入領域の不純部濃度は、第１のｎチャネル
ＭＯＳトランジスタの不純物導入領域の不純部濃度より
低濃度に形成した。
【００４８】この発明によれば、保護回路を構成する第
２のｎチャネルＭＯＳトランジスタは、他の第１のｎチ
ャネルＭＯＳトランジスタよりソ不純物濃度を低くした
ので、第２のｎチャネルＭＯＳトランジスタのソース・
ドレイン間のシート抵抗は、第１のｎチャネルＭＯＳト
ランジスタより高くなる。また、ゲート電極上面とゲー
ト側壁より外側の不純物導入領域に低抵抗化領域を形成
したので、ＥＳＤストレスによる素子の温度上昇を抑制
することができる。従来の構造ではゲート電極が低抵抗
化しないため、櫛状のゲート電極でトランジスタを構成
した場合の遅延時間が大きくなり、出カトランジスタの
素子のレイアウト設計に制約を受ける。これに対して本
発明では、ゲート電極の低抵抗化が保たれるため櫛状ゲ
ート電極の長さが変化しても遅延時間やドライブ電流は
変化しない。ゲート電極の低抵抗化を保持できる本発明
では、高ＥＳＤ耐量、入力回路や出力回路の高速動作、
および保護トランジスタの小占有面積を両立できる。
２のｎチャネルＭＯＳトランジスタは、他の第１のｎチ
ャネルＭＯＳトランジスタよりソ不純物濃度を低くした
ので、第２のｎチャネルＭＯＳトランジスタのソース・
ドレイン間のシート抵抗は、第１のｎチャネルＭＯＳト
ランジスタより高くなる。また、ゲート電極上面とゲー
ト側壁より外側の不純物導入領域に低抵抗化領域を形成
したので、ＥＳＤストレスによる素子の温度上昇を抑制
することができる。従来の構造ではゲート電極が低抵抗
化しないため、櫛状のゲート電極でトランジスタを構成
した場合の遅延時間が大きくなり、出カトランジスタの
素子のレイアウト設計に制約を受ける。これに対して本
発明では、ゲート電極の低抵抗化が保たれるため櫛状ゲ
ート電極の長さが変化しても遅延時間やドライブ電流は
変化しない。ゲート電極の低抵抗化を保持できる本発明
では、高ＥＳＤ耐量、入力回路や出力回路の高速動作、
および保護トランジスタの小占有面積を両立できる。
【図１】 この発明の実施の形態における半導体集積回
路の一部構成を示す回路図と平面図である。
路の一部構成を示す回路図と平面図である。
【図２】 この発明の実施の形態における半導体集積回
路の一部構成を示す断面図である。
路の一部構成を示す断面図である。
【図３】 実施の形態における半導体集積回路の保護回
路の、ＥＳＤ故障電圧とソース・ドレイン間のシリコン
層のシート抵抗との関係を示す相関図（ａ）と、実施の
形態における半導体集積回路の保護回路の、ＥＳＤスト
レスが印加されたときの素子内部の発熱と熱伝導をシミ
ュレートした結果を示す特性図（ｂ）である。
路の、ＥＳＤ故障電圧とソース・ドレイン間のシリコン
層のシート抵抗との関係を示す相関図（ａ）と、実施の
形態における半導体集積回路の保護回路の、ＥＳＤスト
レスが印加されたときの素子内部の発熱と熱伝導をシミ
ュレートした結果を示す特性図（ｂ）である。
【図４】 櫛形形状のゲート電極レイアウトのｎチャネ
ルＭＯＳトランジスタのフィンガーの長さによるゲート
遅延時間の変化を示す特性図である。
ルＭＯＳトランジスタのフィンガーの長さによるゲート
遅延時間の変化を示す特性図である。
【図５】 ＣＭＯＳ構成の保護回路が接続された半導体
集積回路の構成を示す回路図である。
集積回路の構成を示す回路図である。
【図６】 従来の保護回路を構成するｎチャネルＭＯＳ
トランジスタの構成を示す断面図である。
トランジスタの構成を示す断面図である。
【図７】 保護回路を構成するｎチャネルＭＯＳトラン
ジスタの構成を示す平面図である。
ジスタの構成を示す平面図である。
【図８】 ゲート接地されたｎチャネルＭＯＳトランジ
スタのスナップバック特性を示す特性図である。
スタのスナップバック特性を示す特性図である。
１０１…シリコン基板、１０２…保護回路、１０３…接
続点、１０４…入力回路、１０５…接続線、１０６…内
部回路、１０７…素子分離領域、１１０…ｎチャネルＭ
ＯＳトランジスタ、１１１…ｐウエル領域、１１２…埋
め込み酸化膜、１１３…シリコン層、１１４…ゲート絶
縁膜、１１５…ゲート電極、１１５ａ…側壁、１１６…
ソース領域、１１７…ドレイン領域、１１８…低抵抗
層、１１９…プラグ、１２０…層間絶縁膜、１３０…ｐ
チャネルＭＯＳトランジスタ、１３５，１３５ａ…ゲー
ト電極、１３９…プラグ、１６０…ｎチャネルＭＯＳト
ランジスタ、１６５…ゲート電極、１６６…ソース領
域、１６７…ドレイン領域。
続点、１０４…入力回路、１０５…接続線、１０６…内
部回路、１０７…素子分離領域、１１０…ｎチャネルＭ
ＯＳトランジスタ、１１１…ｐウエル領域、１１２…埋
め込み酸化膜、１１３…シリコン層、１１４…ゲート絶
縁膜、１１５…ゲート電極、１１５ａ…側壁、１１６…
ソース領域、１１７…ドレイン領域、１１８…低抵抗
層、１１９…プラグ、１２０…層間絶縁膜、１３０…ｐ
チャネルＭＯＳトランジスタ、１３５，１３５ａ…ゲー
ト電極、１３９…プラグ、１６０…ｎチャネルＭＯＳト
ランジスタ、１６５…ゲート電極、１６６…ソース領
域、１６７…ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２３Ａ Ｆターム(参考） 5F038 BH02 BH07 BH13 EZ06 5F048 AA00 AA01 AB06 AC03 AC10 BA09 BA16 BF16 CC01 CC09 CC15 5F110 AA04 AA22 CC02 DD05 DD13 DD24 EE09 GG02 GG12 HK04 HK09 HK21 HL14 HM17 NN78
Claims (5)
- 【請求項１】 半導体基板の一面に離間して形成された
ソース・ドレインとなる２つの不純物導入領域，この２
つの不純物導入領域の間の前記半導体基板の一面上に絶
縁膜を介して配置されたゲート電極からなる第１のｎチ
ャネルＭＯＳトランジスタを少なくとも備えた回路と、 この回路と接続された信号線の途中に接続されて前記半
導体基板の一面上に形成された保護回路とを備え、 前記保護回路は、 前記半導体基板の一面に離間して形成されたソース・ド
レインとなる２つの不純物導入領域，この２つの不純物
導入領域の間の前記半導体基板の一面上に絶縁膜を介し
て配置されたゲート電極からなり、前記２つの不純物導
入領域の一方が前記信号線に接続されて他方が接地に接
続された第２のｎチャネルＭＯＳトランジスタから構成
され、 前記第２のｎチャネルＭＯＳトランジスタは、 前記ゲート電極の側面に形成された絶縁物からなる側壁
と、 前記ゲート電極上面に形成された前記ゲート電極より電
気抵抗が低い第１の低抵抗層と、 前記第２のｎチャネルＭＯＳトランジスタの不純物導入
領域の前記側壁下以外の領域上全域に形成された前記低
抵抗層と同一材料からなる第２の低抵抗層とを備え、 前記第２のｎチャネルＭＯＳトランジスタの不純物導入
領域の不純部濃度は、前記第１のｎチャネルＭＯＳトラ
ンジスタの不純物導入領域の不純部濃度より低濃度に形
成されたことを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記第２のｎチャネルＭＯＳトランジスタのゲート電極
が前記接地に接続されていることを特徴とする半導体集
積回路。 - 【請求項３】 請求項１または２記載の半導体集積回路
において、 前記保護回路は、前記半導体基板上に形成されたゲート
電極およびこのゲート電極下の領域を挾むように前記半
導体基板に形成されてソース・ドレインとなる２つの不
純物導入領域からなり、この２つの不純物導入領域の一
方第１のが前記信号線に接続されて他方が電源に接続さ
れたｐチャネルＭＯＳトランジスタを備えたことを特徴
とする半導体集積回路。 - 【請求項４】 請求項１〜３のいずれか１項に記載の半
導体集積回路において、 前記第２のｎチャネルＭＯＳトランジスタのゲート電極
は、並列に配置されたフィンガー部とこのフィンガー部
をそれぞれ接続する基部とからなる櫛形構造とされたこ
とを特徴とする半導体集積回路。 - 【請求項５】 半導体基板の一面に離間して形成された
ソース・ドレインとなる２つの不純物導入領域およびこ
の２つの不純物導入領域の間の前記半導体基板の一面上
に絶縁膜を介して配置されたゲート電極からなる第１の
ｎチャネルＭＯＳトランジスタを少なくとも備えた回路
と、この回路と接続された信号線の途中に接続されて、
前記半導体基板の一面に離間して形成されたソース・ド
レインとなる２つの不純物導入領域，この２つの不純物
導入領域の間の前記半導体基板の一面上に絶縁膜を介し
て配置されたゲート電極からなり、前記２つの不純物導
入領域の一方が前記回路と接続された信号線の途中に接
続され、他方が接地に接続された第２のｎチャネルＭＯ
Ｓトランジスタから構成された保護回路とを備えた半導
体集積回路の製造方法において、 前記第１のｎチャネルＭＯＳトランジスタの不純物導入
領域となる第１の領域と、前記第２のｎチャネルＭＯＳ
トランジスタの不純物導入領域となる第２の領域とに選
択的にｎ形不純物を所定濃度導入する第１の工程と、 前記第１の領域のみにｎ形不純物を所定濃度導入して前
記第２のｎチャネルＭＯＳトランジスタの不純物導入領
域より前記第１のｎチャネルＭＯＳトランジスタの不純
物導入領域を高濃度に形成する第２の工程とを備えたこ
とを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28657999A JP2001110914A (ja) | 1999-10-07 | 1999-10-07 | 半導体集積回路および半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28657999A JP2001110914A (ja) | 1999-10-07 | 1999-10-07 | 半導体集積回路および半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110914A true JP2001110914A (ja) | 2001-04-20 |
Family
ID=17706257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28657999A Pending JP2001110914A (ja) | 1999-10-07 | 1999-10-07 | 半導体集積回路および半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001110914A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184552A (ja) * | 2005-12-07 | 2007-07-19 | Kovio Inc | プロセス変動に耐性を有するダイオード、同ダイオードを有するスタンダードセル、同ダイオードを含むタグ及びセンサ、並びに同ダイオードを製造する方法 |
| JP2009283934A (ja) * | 2008-05-09 | 2009-12-03 | Imec | ＭｕＧＦＥＴのＥＳＤ保護デバイスの設計手法 |
| JP2010010184A (ja) * | 2008-06-24 | 2010-01-14 | Nec Electronics Corp | Ｔｅｇパターンおよびそれを用いた半導体装置の信頼性評価方法 |
-
1999
- 1999-10-07 JP JP28657999A patent/JP2001110914A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184552A (ja) * | 2005-12-07 | 2007-07-19 | Kovio Inc | プロセス変動に耐性を有するダイオード、同ダイオードを有するスタンダードセル、同ダイオードを含むタグ及びセンサ、並びに同ダイオードを製造する方法 |
| JP2009283934A (ja) * | 2008-05-09 | 2009-12-03 | Imec | ＭｕＧＦＥＴのＥＳＤ保護デバイスの設計手法 |
| JP2010010184A (ja) * | 2008-06-24 | 2010-01-14 | Nec Electronics Corp | Ｔｅｇパターンおよびそれを用いた半導体装置の信頼性評価方法 |
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