JP2009283934A - MuGFETのESD保護デバイスの設計手法 - Google Patents
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Abstract
【解決手段】複数の相互に依存したレイアウトとプロセスパラメータを選択する工程を含み、MuGFETのESD保護デバイスのフィン幅、ゲート長、フィン数を含み、更に、フィン幅、ゲート長、フィン数に依存する少なくとも1つの他のパラメータのサブセットを含む。この方法は、(a)予め決められたESDの制限に合致するように、採りうる値の複数の組み合わせを選択する工程と、(b)予め決められた関係に基づいて、サブセットのために複数の値を決定する工程と、(c)予め決められた設計ターゲットの観点からサブセットの最適値を決定する工程と、(d)最適値に基づいて、フィン幅、ゲート長、およびフィン数の値を決定する工程と、(e)所定の製造プロセスと、工程(d)で決められた値を用いて、製造する工程と、を含む。
【選択図】図9
Description
ESD設計技術者に取って大きな問題がある。"International Technology Roadmap of Semiconductor (ITRS) 2007"(参考文献1)によれば、トランジスタの物理的なゲート長は、2016年に9nmの大きさに到達する。リソグラフィおよびエッチング技術がそれらの寸法を提供できても、バルクCMOSはトランジスタの小型化に関連する、多くの短チャネル効果(SCE)を受けることになる。新しいデバイスが生まれはじめ、そこからマルチゲートMOSFETが約束されて性能を示す(参考文献2)。実際に、ITRS2005ロードマップから、平行な経路が最もありそうなシナリオとして予想された。いくつかの会社は、可能な限り、プレーナバルクCMOSを引き延ばした。他は、完全に空乏化するSOIデバイスおよび/またはマルチゲートデバイスに切り替えた。最終的に、究極のMOSFETはマルチゲートデバイスであった。それゆえに、そのESDロバスト性は、それらの進化が急激なESD性の低減につながるため、初期の技術開発段階で考慮されることが好ましい。
図1では、異なるレイアウトパラメータとともに、FinFETデバイスの可能なレイアウトの上面図が示される。FinFETデバイスは、従来のプレーナデバイスより幾何学的な寸法を有する。ゲート長LGに加えて、フィン幅Wfin、フィン高さHfin、S/Dコンタクト領域とゲートとの距離LSD、S/Dコンタクト領域の大きさLcont、2つの隣接するフィンの間の間隔S、フィンへのゲートのオーバーラップWext、およびフィンの数Nも定義される。Wfin、LG、LSD、LcontおよびNは、設計者により選択可能である。Hfin、WextおよびSは、この例ではプロセスにより決定される。LGは最小で45nm、Wfinは最小で30nm、Sは170nmに固定され、LSDは最小で100nm、Lcontは下方に存在する全てのデバイスのためのコンタクトの2つの列に対応するように選択される。
NMOSダイオードモードのN型FinFETデバイスの、ゲート長を関数としたTLPのIVカーブが図2に示される。バイポーラモードのTLPのIVは、簡素化のために図3のように引用文献3により報告され、ゲート長およびフィン幅の、It2、VhおよびRonへの影響はここに記載される。異なる標準化が、参考文献3に導入された。実効シリコン幅は、N*Wfinで定義され、一方、全レイアウトサイズは、フィンとフィンとの間隔Sを考慮した。TLP測定は、100nmパルス幅と、2nmの立ち上がり時間で行われた。
表1:バイポーラモードの「大きな」NMOSのFinFETデバイスについての測定されたHBM結果。
このセクションでは、本設計手法を適用する特定の例が示される。方法では、バイポーラまたは能動MOSモードでの、MOSクランプ動作の最小面積を見出すのに用いられる。双方の場合、所定のHBMのESD歪を保持するとともに、所定のリーク性能に合致し、例えばゲート酸化物のブレイクダウン電圧である所定の最大電圧Vmaxを越えないことが必要とされる。バイポーラおよびMOSダイオードモードの電気ESDパラメータの依存性の異なる特性のために、双方のモードは別々のサブセクションで取り扱われる。第3のサブセクションでは、基本的なESD保護デバイスの1つであるため、ゲートダイオードについて議論される。
バイポーラモードの、NMOSデバイスのための異なるESDデバイスパラメータへの、WfinおよびLGの影響が、表2にまとめられている。「+」はESDにおって有利な挙動、「−」は不利な影響を示す。2つの異なる標準化が、参考文献3に示されるように、It2に対して用いられる。実効シリコン幅は、フィンとフィンの間隔(図1のオアらメータS)を含まず、総レイアウト幅は含む。
表2:バイポーラモードの接地ゲートNMOSデバイスの、レイアウトパラメータLGとFfinの関数としての、異なるデバイスパラメータの概要。「+」はESDにとって有利、「−」は不利を表す。
ダイオードモードのNMOS(ゲートに接続されたドレイン対ソース)の、LGのIt2への影響が、図2と図12に、狭フィンと広いフィンについて示される。NMOSデバイスはアクティブモードで動作するため、総チャネル幅を考慮するために、追加の標準化が追加される。LGの増加に伴って、It2は単調に減少する。広いフィンのデバイスに対して、全ての3つの標準化が、概ね同じ値となる。
表3:MOSダイオードモードのNMOSデバイスの、レイアウトパラメータLGとFfinの関数としての、異なるデバイスパラメータの概要。「+」はESDにとって有利、「−」は不利を表す。
LGの関数としてのゲートダイオードのTLPのIVカーブは、図17に、MOSダイオードモードと比較されている。ゲートダイオードは、改良されたIt2とRonを示すことが明らかで、最も小さいLGにおいて最適となる。ゲートダイオードで使用されたゲート長は、ゲートへのN+およびP+ドーピングを収容するために、MOSデバイスより長いことは注意すべきである(図2参照)。
式(A1)は、全容量Ctotへの、接合容量Cjと間接容量Cohとの寄与を示す。寄生容量Cnarrowは、狭いフィンのデバイス(Nfin=Nnarrow、Wfin=Wnarrow)について測定された。同様に、寄生容量Cplaは、単体のプレーナフィンデバイス(Nfin=1、Wfin=Wpla)について測定された。CjおよびCplaの解は、狭いフィンのデバイスと広いフィンのデバイスの関数として分析的に導かれ、それぞれ(A2)および(A3)に与えられる。
本発明の上述の具体例では、最適化がレイアウトパラメータに注目する。以下、プロセスパラメータを用いたESD保護のためのマルチゲートFETデバイスの最適化の可能性について検討する。
非常に重要なESD設計制限は、ESDクランプデバイスを通る最大許容リーク電流である。先に、レイアウト面積当たりの最良のESD特性を有するための広いフィンのデバイスが示された。しかしながら、最良のESDデバイスは広いフィンを有するデバイスであるというそれらの結果からの結論は、正しくない。これは、SCEを制御するためにはより長いゲートが必要となり、VhとRonが増大するからである。ウエル注入は、広いフィンのデバイスのリークを低減するのに使用することができる。
32nm技術ノードでは、10nmより狭いフィン幅が、良好な短チャネル特性を維持するために必要とされる。それらの狭いフィンのデバイスでは、アクセス抵抗が非常に高い。ソースやドレイン上のSEGは、一般にはコンタクト抵抗を、約50%まで低減するために使用される。増加したシリコン値により、過剰シリサイド化(over-silicidation)の問題は大きく低減され、4桁のリーク電流の低減ができる。SEGは、広いフィンのデバイスにあまり影響を与えるため、狭いフィンのデバイスのみが、SEGのESDへの影響を研究するために使用される。SEGの研究に使用されたウエハは、tCESLを受けなかった。
狭いフィンのデバイスでは、電流は主にデバイスの側壁中を流れる。[110]電流方向を有する{100}シリコンウエハから始めた場合、この結晶方位の変化が、電子移動度を低下させ正孔の移動度を改善する。20%までのNMOSの特性改善が、tCESLで測定された。PMOSで見られる改良は、圧縮歪が低くため、約10%である。
シリサイドブロッキングは、ESDロバスト性を改良する技術として知られている。シリサイドブロッキングは、ソースおよびドレイの双方の方向に、0.4μmゲートを越えて適用された(図27)。LSおよびLDは、シリサイドブロッキング領域に適用するために増加した。TLPのIVカーブが、シリサイドブロッキング領域の有る場合と無い場合について、狭いおよび広いN型FinFETデバイスについて図28に示される。狭いおよび広いフィンのデバイスの双方に対してIt2が増加する。シリサイドブロッキングによる過剰シリサイド化の除去が、このIt2の増加のための根本原因として定義される。シリサイドブロックされたデバイスのVhの測定された減少が、SEGの場合と同様に、この要求を支持する。
このセクションでは、TCAD分析の結果について、異なる幾何学的パラメータの更なる小型化の、It2への影響とともに検討する。サブセクションAでは、最初にフィン幅の小型化に影響について調査する。次にサブセクションBでは、フィンとフィンとの間隔について検討する。サブセクションCおよびDでは、小型化されたフィンの高さとBOX膜厚について、それぞれ検討する。
参考文献3では、内在的シリコン幅(Wintr=N・Wfin)に対して標準化されたIt2の影響について、TLP測定の手段により、バイポーラモードのMOSデバイスについて研究した。狭いフィンが、改良された冷却特性を有し、内在的なESDロバスト性を増加させることが分かった。
フィンとフィンの間隔を減らした場合、フィンとフィンの加熱が増加するため内在的なロバスト性が減ることが期待される。一方で、レイアウト効率(Wlayout=N・Wfin+(N−1)・S)は、面積消費が減るために更に改良されるであろう。このTCAD手法を用いて、そのような将来のフィンとフィンの間隔について予想を行うことができる。フィン間隔を約30nmまで狭くした場合、内在的なロバスト性は60%より多く低減できると予想されるにもかかわらず、図33のように、レイアウト効率は30%より多く増加することが期待される。
同様の2D−TCADアプローチは、低減されたHfinの影響を理解するのに使用できる。図29(上図)と同様の水平断面を用いる場合、フィン高さは、デバイスの面積の小型化を変えることにより、デバイスシミュレーションに含まれる。実際の温度勾配は、そのような水平断面により無能力であるため、面積の大きさを変えることによるフィン高さの変化は、Hfinを有するIt2を完全に小型化する。
BOX小型化(TBOX)と、短チャネル特性についてのトレードオフが、参考文献12で実験的に立証され、低減されたTBOXについて、改良されたVT−rolloffとサブスレッシュホールド傾き特性を示す。一方、BOX小型化により増加した接合容量は、5nmのTBOXに対して10%インバータ遅延を低減する。更に、低減されたTBOXは、熱放出を改良するために知られており(参考文献13)、それゆえにESDロバスト性に対して有用である。
本発明は、バイポーラモードおよびMOSダイオードモードのMOSFETデバイス、およびゲートダイオードの、ESDデバイスパラメータへのFinFETレイアウトパラメータの全ての複雑な依存性を考慮することが可能な設計手法を含む。
参考文献1:International Technology Roadmap of Semiconductors (ITRS), Available: http://www.itrs.net.
参考文献2:J.A. Choi et al, "Large Scale Integration and Reliability Consideration of Triple Gate Transistors", IEDM Techn. Dig. 2004, pp 647-650.
参考文献3:D. Tremouilles et al, "Understanding the Optimization of Sub-45nm FinFET Devices for ESD Applications", EOS/ESD Symposium 2007, pp 408-415.
参考文献4:N. Collaert et al, " Multi-Gate Devices for the 32 nm Technology Node and Beyond", ESSDERC 2007, pp 143-146.
参考文献5:N. Collaert et al, "Tall Triple-Gate Devices with TiN/HfO2 Gate Stack", VLSI Symposium, 2005, pp 108-109.
参考文献6:M. Scholz et al, "Calibrated wafer-level HBM measurements for quasi-static and transient device analysis", EOS/ESD Symposium 2007, pp 89-94.
参考文献7:T. Hoffmann et al, "GIDL and Parasitic Schottky Barrier Leakage Elimination in Aggressively Scaled HfO2/TiN FinFET Devices", IEDM Tech. Dig. 2005, pp 725-728.
参考文献8:N. Collaert et al, "Multi-gate Devices for the 32 nm Technology Node and Beyond: Challenges for Selective Epitaxial Growth", Abstract book ICSI-5, 2007, pp 129-130.
参考文献9:W. Wu et al, "Analysis of Geometry-Dependent Parasitics in Multifin Double-Gate FinFETs", IEEE Trans. Electron Devices, vol. 54, no. 4, pp 692-698, 2007.
参考文献10:B. Parvais et al, "Analysis of the FinFET Parasitics for Improved RF Performances", IEEE International SOI Conference, 2007, pp 37-38.
参考文献11:E. Augendre et al, "On the Scalability of Source/Drain Current Enhancement in Thin Film sSOI", ESSDERC 2005, pp. 301-304.
参考文献12:M. Fujiwara et al, "Impact of BOX Scaling on 30 nm Gate Length FD SOI MOSFET", IEEE Int. SOI Conf. 2005, pp. 180-182.
参考文献13:L. J. McDaid et al, "Physical Origin of Negative Differential Resistance in SOI Transistors", Electronics Letters, vol. 25. no. 13, pp. 827-828, 1989.
Claims (11)
- 所定の製造プロセスの手段により所定のレイアウトを有するMuGFETのESD保護デバイスを製造する方法であって、
当該方法は、第1のセットは製造プロセスにより固定され、第2のセットは可変である、複数の相互に依存したレイアウトおよびプロセスパラメータを選択する工程を含み、第2のセットは、少なくともMuGFETのESD保護デバイスのフィン幅(Wfin)、ゲート長(LG)およびフィン数(N)を含み、第2のセットは、更に、フィン幅(Wfin)、ゲート長(LG)およびフィン数(N)に依存する少なくとも1つの他のパラメータのサブセットを含み、
当該方法は、
a)少なくともフィン幅(Wfin)、ゲート長(LG)およびフィン数(N)の採りうる値の複数の組み合わせを選択する工程であって、それぞれの組み合わせは、MuGFETのESD保護デバイスのために予め決められたESDの制限に合致するように選択される工程と、
b)予め決められたフィン幅(Wfin)、ゲート長(LG)およびフィン数(N)との関係に基づいて、少なくとも1つのサブセットの他のパラメータのために、複数の値を決定する工程と、
c)工程b)で決定された複数の値に基づいて、少なくとも1つのサブセットの他のパラメータのために、最適値を決定する工程であって、最適値は、予め決定されたESDの制限から離れた予め決められた設計ターゲットの観点から決定する工程と、
d)工程c)で決められた最適値に基づいて、フィン幅(Wfin)、ゲート長(LG)およびフィン数(N)の値を決定する工程と、
e)所定の製造プロセスと、工程d)で決められた値を用いて、MuGFETのESD保護デバイスを製造する工程と、を含むことを特徴とする方法。 - 工程c)の最適値は、予め決定されたESDの制限と、デバイスの可能な他の要求される特性を考慮して、補間により決定される請求項1に記載の方法。
- レイアウトパラメータ:ランディングパッドとゲートとの距離(LSD)、フィンを覆うゲート(Wext)、およびフィンとフィンの間隔(S)は、製造プロセスに応じて、第1のセットまたは第2のセットのいずれかに属する請求項1または2に記載の方法。
- レイアウトパラメータ:歪、ウエル注入、選択結晶成長、シリサイドブロッキング、埋め込み酸化物の膜厚は、製造プロセスに応じて、第1のセットまたは第2のセットのいずれかに属する請求項1〜3のいずれか1項に記載の方法。
- 第2のセットの可変パラメータは、更に、パラメータ:コンタクト面積(Lcont)およびデバイスの折りたたみファクタ、の1またはそれ以上を含む請求項1〜4のいずれか1項に記載の方法。
- サブセットの少なくとも1つの他のパラメータは、パラメータ:デバイスの全面積、最大電圧、電圧オーバーシュート中の最大電圧、リーク電流、容量、の1またはそれ以上を含む請求項1〜5のいずれか1項に記載の方法。
- MuGFETのESD保護デバイスは、寄生バイポーラまたは能動MOSデバイスモードのいずれかを操作するために提供されたMOSクランプである請求項1〜6のいずれか1項に記載の方法。
- MOSクランプはバイポーラモードで動作するように設計され、
予め決定されたESDの制限は、所定のリーク特性に合致し、例えばゲート酸化物ブレイクダウン電圧のような所定の最大電圧Vmaxを越えないように、デバイスが耐えなければならないESD歪を含み、
予め決定された設計ターゲットは、MOSクランプの最小総面積である請求項7に記載の方法。 - MOSクランプは、MOSダイオードモードで動作するように設計され、
予め決定されたESDの制限は、所定のリーク特性に合致し、例えばゲート酸化物ブレイクダウン電圧のような所定の最大電圧Vmaxを越えないように、デバイスが耐えなければならないESD歪を含み、
予め決定された設計ターゲットは、MOSクランプの最小総面積および最小フィン数である請求項7に記載の方法。 - MuGFETのESDデバイスはゲートダイオードであり、予め決定された設計ターゲットは最小寄生容量である請求項1〜6のいずれか1項に記載の方法。
- MuGFETのESDデバイスは、接地ゲートNMOSのMuGFETデバイスである請求項1〜6のいずれか1項に記載の方法。
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