CN105140221A - 半导体器件及其形成方法、静电放电保护方法 - Google Patents

Abstract

一种半导体器件及其形成方法、静电放电保护方法，所述半导体器件的形成方法包括：提供半导体衬底，所述半导体衬底内形成有第一类型掺杂阱；在所述第一类型掺杂阱表面形成分立的第一鳍部和第二鳍部；对所述第一鳍部和第二鳍部进行第一类型掺杂，在所述第一鳍部和第二鳍部内形成第一类型重掺杂区；对所述第二鳍部进行第二类型掺杂，形成第二类型掺杂区，所述第二类型掺杂区位于第一类型掺杂区与第一类型掺杂阱之间。上述方法形成的半导体器件具有较高的ESD保护性能。

Description

半导体器件及其形成方法、静电放电保护方法

技术领域

本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法、一种静电放电保护方法。

背景技术

随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，而造成ESD(ElectrostaticDischarge，简称ESD)问题，ESD是指静电放电，因ESD引起的失效原因主要有2种：热失效和电失效：局部电流集中而产生的大量的热，使器件局部金属互连线熔化或芯片出现热斑，从而引起二次击穿，称为热失效；加在栅氧化物上的电压形成的电场强度大于其介电强度，导致介质击穿或表面击穿，称为电失效。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。

现有技术通常通过ESD注入来解决ESD问题。例如，在形成MOS晶体管的源极和漏极之后，再在所述源漏极进行ESD注入，所述ESD注入的掺杂类型与源漏极的掺杂类型一致，从而可以覆盖MOS晶体管的轻掺杂区(LDD)，使得结界面平滑，ESD放点时电流更加分散增强ESD保护能力；另外还可以在晶体管的漏极下方进行ESD注入，所述ESD注入的掺杂类型与漏极的掺杂类型相反，从而提高漏极下方的衬底的掺杂浓度，降低漏极与衬底之间的击穿电压，使得MOS晶体管的击穿点发生在漏极下方，使得ESD放电时电流向下流动，防止表面的电流聚集损伤器件。

随着半导体技术的不断发展，鳍式场效应晶体管得到了广泛应用，为了提高芯片的集成度，基于FinFET工艺的ESD器件可以提高ESD器件的集成度，但是现有的基于FinFET工艺的ESD器件的ESD保护性能有待进一步的提高。

发明内容

本发明解决的问题是提供一种半导体器件及其形成方法、一种静电放电保护方法，提高所述半导体器件的静电释放(ESD)保护性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底内形成有第一类型掺杂阱；在所述第一类型掺杂阱表面形成分立的第一鳍部和第二鳍部；对所述第一鳍部和第二鳍部进行第一类型掺杂，在所述第一鳍部和第二鳍部内形成第一类型重掺杂区；对所述第二鳍部进行第二类型掺杂，形成第二类型掺杂区，所述第二类型掺杂区位于第一类型掺杂区与第一类型掺杂阱之间。

可选的，所述第一类型掺杂为N型掺杂，掺杂离子为P、As或Sb；所述第二类型掺杂为P型掺杂，掺杂离子为B、Ga或In。

可选的，所述第二类型掺杂为N型掺杂，掺杂离子为P、As或Sb；所述第一类型掺杂为P型掺杂，掺杂离子为B、Ga或In。

可选的，所述第二类型掺杂区的掺杂浓度小于第一类型重掺杂区的掺杂浓度。

可选的，所述第一类型掺杂阱的掺杂浓度小于第一类型重掺杂区的掺杂浓度。

可选的，所述第一类型重掺杂区的掺杂浓度大于1E19cm^-3。

可选的，所述第二类型掺杂区的掺杂浓度小于1E19cm^-3。

可选的，所述第一类型掺杂阱的掺杂浓度为1E19cm^-3～1E17cm^-3。

可选的，所述第二类型掺杂区在垂直于半导体衬底表面方向上的厚度小于0.5微米。

可选的，所述第二类型掺杂区在第二鳍部的宽度方向上对称。

可选的，采用离子注入工艺形成所述第二类型掺杂区。

可选的，部分第二类型掺杂区位于半导体衬底内，且所述第二类型掺杂区的底部宽度大于顶部宽度。

可选的，对第二鳍部进行第二类型掺杂之后，进行退火处理，使第二类型掺杂离子向半导体衬底内扩散，使形成的第二类型掺杂区的底部宽度大于顶部宽度，所述退火温度可以为800℃～1200℃，时间小于60s。

可选的，还包括：在半导体衬底表面形成隔离层，所述隔离层的表面低于第一鳍部和第二鳍部的顶部表面，且覆盖第一鳍部和第二鳍部的部分侧壁。

可选的，在形成所述隔离层之后形成所述第一类型重掺杂区。

为解决上述问题，本发明的技术方案还提供一种采用上述方法形成的半导体器件，包括：半导体衬底，位于所述半导体衬底内的第一类型掺杂阱；位于所述第一类型掺杂阱表面的分立的第一鳍部和第二鳍部；位于所述第一鳍部和第二鳍部内的第一类型重掺杂区；位于第二鳍部内的第二类型掺杂区，所述第二类型掺杂区位于第一类型掺杂区与第一类型掺杂阱之间。

为解决上述问题，本发明的技术方案还提供一种静电放电保护方法，包括：提供所述半导体器件；所述第二类型掺杂区不接电位，使所述第二类型掺杂区处于悬空状态；所述第一鳍部内的第一类型重掺杂区或第一类型掺杂阱外接第一电位；所述第二鳍部内的第一类型重掺杂区外接第二电位。

可选的，所述第一电位低于或高于第二电位。

可选的，当所述第一类型掺杂阱为N型掺杂阱，所述第一类型重掺杂区为N型重掺杂区，所述第二类型掺杂区为P型掺杂区时，所述第一鳍部内的第一类型重掺杂区或第一类型掺杂阱接地，第二电位为正电位，或所述第一电位为负电位，第二鳍部内的第一类型重掺杂区接地。

可选的，当所述第一类型掺杂阱为P型掺杂阱，所述第一类型重掺杂区为P型重掺杂区，所述第二类型掺杂区为N型掺杂区时，所述第一鳍部内的第一类型重掺杂区或第一类型掺杂阱接地，第二电位为负电位，或第一电位为正电位，所述第二鳍部内的第一类型重掺杂区接地。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案，在半导体衬底内的第一类型掺杂阱上形成独立的第一鳍部和第二鳍部，然后在所述第一鳍部和第二鳍部内形成第一类型重掺杂区；在第二鳍部的第一类型重掺杂区域第一类型掺杂阱之间形成第二类型掺杂区。所述第一类型重掺杂区、第二类型掺杂区以及第一类型掺杂阱构成NPN三级晶体管或PNP三级晶体管，作为静电电流泄放通道，可以起到ESD保护作用，其中，所述第一鳍部内的第一重掺杂区可以作为电流的流入或流出端。

进一步的，本发明的技术方案通过离子注入工艺形成所述第二类型掺杂区，使得所述第二类型掺杂区的掺杂厚度以及掺杂浓度容易控制。当所述第二类型掺杂区为全耗尽状态时，所述第一类型重掺杂区与第一类型掺杂阱之间导通，成为静电电流的泄放通道，起到ESD保护作用。使所述第二类型掺杂区成为全耗尽状态时的电压，为所述半导体器件作为ESD器件的触发电压，所述触发电压越低，ESD保护性能越好。所述第二类型掺杂区的掺杂浓度可以小于第一类型重掺杂区的掺杂浓度，使得所述半导体器件在工作的过程中，第一类型重掺杂区内的载流子能够与第二类型掺杂区的载流子完全复合，使所述第二类型掺杂区容易发生完全耗尽，从而可以降低所述半导体器件作为ESD保护器件的触发电压，从而提高所述半导体器件的ESD保护性能。所述第二类型掺杂区在垂直于半导体衬底表面方向上的厚度小于0.5微米。在所述第二类型掺杂区浓度一定的情况下，由于所述第二类型掺杂区的厚度较小，所述第二类型掺杂区内的载流子数量较少，发生全耗尽的效率较高，可以提高所述半导体器件的ESD保护性能。

进一步的，所述第二类型掺杂区在第二鳍部的宽度方向上对称，可以确保所述半导体器件在工作过程中，静电电流在流过所述第二类型掺杂区的过程中，电流密度较为均匀，避免局部电流密度过大，产生热量过大而使得所述半导体器件受损。

进一步的，部分所述第二类型掺杂区位于半导体衬底内，且所述第二类型掺杂区的底部宽度大于顶部宽度。可以增大静电电流的流动界面，降低静电电流的电流密度，从而降低所述静电电流产生的热量，提高所述半导体器件的工作寿命，并且使得所述半导体器件可以承受更大的静电电流，提高所述半导体器件的工作范围。

进一步的，在应用所述半导体器件进行静电放电保护的过程中，始终保持第二类型掺杂区不接电位，处于悬空状态，这样在所述第二类型掺杂区两端的第一类型重掺杂区和第一类型掺杂阱上分别施加电位时，所述第二类型掺杂区很容易就发生全耗尽，使第一类型重掺杂区和第一类型掺杂阱导通成为静电电流的泄放通道，从而起到ESD保护作用，并且所述半导体器件的触发电压较低，能够有效提高所述半导体器件的ESD保护性能。

附图说明

图1至图5是本发明的实施例的半导体器件的形成过程的结构示意图；

图6为本发明的实施例的静电放电保护方法的示意图。

具体实施方式

如背景技术中所述，基于FinFET工艺的ESD器件的ESD保护性能有待进一步的提高。

由于FinFET工艺的器件尺寸较小，且基于FinFET的器件工作电压较小，采用现有的ESD注入方式已无法继续通过提高注入浓度，来降低ESD器件的触发电压，从而使得基于FinFET工艺的ESD器件的ESD保护性能较弱。

本发明的实施例中，基于FinFET工艺，通过ESD注入形成新的结构的半导体器件，使所述半导体器件具有较高的ESD保护性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

请参考图1，提供半导体衬底100，所述半导体衬底100内具有第一类型掺杂阱101。

所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。

在所述半导体衬底100内形成所述第一类型掺杂阱101的方法包括：对所述衬底100内进行第一类型离子注入，然后对所述半导体衬底100进行退火处理，激活所述掺杂离子并使所述掺杂区向半导体衬底100内扩散，形成第一类型掺杂阱101。所述第一类型离子注入的掺杂离子类型可以是N型掺杂离子或P型掺杂离子，相应的，所述第一类型掺杂阱为N型掺杂阱或P型掺杂阱，所述N型掺杂离子为P、As或Sb，所述P型掺杂离子为B、Ga或In。本实施例中，所述第一类型掺杂阱101为N型掺杂阱，掺杂离子为P离子。在本发明的另一实施例中，所述第一类型掺杂阱101为P型掺杂阱，掺杂离子为B离子。

所述第一类型掺杂阱内101内的掺杂离子浓度可以为1E19cm^-3～1E17cm^-3。

请参考图2，在所述第一类型掺杂阱101上形成分立的第一鳍部201和第二鳍部202。

本实施例中，形成所述第一鳍部201和第二鳍部202的方法包括：在所述半导体衬底表面形成图形化掩膜层，所述图形化掩膜层暴露出第一类型掺杂阱101的部分表面，以所述图形化掩膜层为掩膜，刻蚀所述半导体衬底100，在所述半导体衬底100内的第一类型掺杂阱101上形成分立的第一鳍部201和第二鳍部202。

在本发明的其他实施例中，还可以在所述半导体衬底100表面形成半导体外延层之后，刻蚀所述半导体外延层而形成所述第一鳍部201和第二鳍部202。

形成所述第一鳍部201和第二鳍部202的过程可以与芯片上其他区域形成鳍式场效应晶体管的鳍部的过程同时进行，使得待形成的半导体器件的工艺流程有较强的兼容性。

请参考图3，在所述半导体衬底100上形成隔离层300，所述隔离层300的表面低于第一鳍部201和第二鳍部202的顶部表面，且覆盖第一鳍部201和第二鳍部202的部分侧壁。

所述隔离层300的材料可以是氧化硅、氮化硅、碳氧化硅等绝缘介质材料，所述隔离层300作为第一鳍部201和第二鳍部202之间的隔离结构。

形成所述隔离层300的方法包括：采用化学气相沉积工艺或旋涂工艺，在所述半导体衬底100表面形成隔离材料层，所述隔离材料层覆盖第一鳍部201和第二鳍部202；对所述隔离材料层进行平坦化，使所述隔离材料层的表面与第一鳍部201和第二鳍部202的顶面齐平；回刻蚀所述隔离材料层，使所述隔离材料层的表面下降，形成隔离层300，使所述隔离层300的表面低于第一鳍部201和第二鳍部202的顶部表面，暴露出第一鳍部201以及第二鳍部202的顶面和部分侧壁。

请参考图4，对所述第一鳍部201和第二鳍部202进行第一类型掺杂，在所述第一鳍部201内形成第一类型重掺杂区203a、在第二鳍部202内形成第一类型重掺杂区203b。

所述第一类型重掺杂区203a和第一类型重掺杂区203b的掺杂类型与第一类型掺杂阱101的掺类型相同。所述第一类型掺杂可以为N型掺杂，掺杂离子为P、As或Sb；所述第一类型掺杂还可以为P型掺杂，掺杂离子为B、Ga或In。本实施例中，由于所述第一类型掺杂阱101的掺杂类型为N型，所以所述第一类型掺杂为N型掺杂，掺杂离子为P离子。

第一类型重掺杂区203a和第一类型重掺杂区203b的掺杂浓度大于所述第一类型掺杂阱101的掺杂浓度。本实施例中，所述第一类型重掺杂区203a和第一类型重掺杂区203b的掺杂浓度相同，均大于1E19cm^-3。所述第一类型重掺杂区203a和203b的掺杂浓度较大，便于使后续形成的第二掺杂区产生全耗尽。

可以采用离子注入工艺，对所述第一鳍部201和第二鳍部202进行离子注入，由于所述隔离层300对半导体衬底100的保护作用，所述离子注入仅对第一鳍部201和第二鳍部202进行，从而仅在所述第一鳍部201内形成第一类型重掺杂区203a，在第二鳍部202内形成第一类型重掺杂区203b。

在本发明的其他实施例中，可以在半导体衬底100上形成半导体外延层之后，刻蚀所述半导体外延层形成第一鳍部201和第二鳍部202。可以在形成所述半导体外延层之后，对所述半导体外延层进行第一类型掺杂，然后再刻蚀所述半导体外延层形成第一鳍部201和第二鳍部202，所述第一鳍部201内具有第一类型重掺杂区203a，所述第二鳍部202内具有第一类型重掺杂区203b。可以采用离子注入工艺对所述半导体外延层进行第一类型掺杂，或者在形成所述半导体外延层的过程中，采用原位掺杂工艺对所述半导体外延层进行原位第一类型掺杂。

本实施例中，所述第一类型重掺杂区203a的上表面位于第一鳍部202顶部表面，所述第一类型重掺杂区203b的上表面位于第二鳍部202顶部表面，使得所述第一鳍部201和第二鳍部202顶部具有较高的掺杂浓度，可以降低在应用所述半导体器件的过程中，在所述第一鳍部201和第二鳍部202顶部外加电位时的接触电阻。本实施例中，进一步的，使所述第一类型重掺杂区203a和203b的厚度小于第一鳍部201和第二鳍部202的高度，后续在第一类型重掺杂区203a或203b与第一类型掺杂阱101之间形成第二类型掺杂区时，可以减少第二类型掺杂离子的剂量和掺杂时间。

请参考图5，对所述第二鳍部202进行第二类型掺杂，形成第二类型掺杂区204，所述第二类型掺杂区204位于第一类型掺杂区203b与第一类型掺杂阱101之间。

所述第二类型掺杂区204可以是N型掺杂区或P型掺杂区，并且，所述第二类型掺杂区204的掺杂类型与第一类型重掺杂区203a、203b的掺杂类型相反。本实施例中，所述第一类型重掺杂区203a和203b的掺杂类型为N型掺杂，所以，所述第二类型掺杂为P型掺杂，掺杂离子为B、Ga或In。在本发明的另一实施例中，所述第一类型重掺杂区203a和203b的掺杂类型为P型掺杂，则所述第二类型掺杂为N型掺杂，掺杂离子为P、As或Sb。

采用离子注入工艺对所述第二鳍部202进行第二类型掺杂，在所述隔离层300上形成具有开口的掩膜层，所述掩膜层覆盖隔离层、第一鳍部101以及第二鳍部201的侧壁，所述开口暴露出第二鳍部201的顶部表面，然后以所述掩膜层为掩膜，对所述第二鳍部202进行离子注入，通过调节注入离子的能量调整所述第二类型掺杂区204的位置。所述离子注入工艺能够较好的控制第二类型掺杂区204的位置、尺寸和掺杂浓度。本实施例中，掩膜层的材料为光刻胶，在所述隔离层表面形成覆盖第一鳍部201和第二鳍部202的光刻胶层之后，对所述光刻胶层进行曝光显影，在所述光刻胶层内形成开口，暴露出所述第二鳍部202的顶部表面。

在本发明的其他实施例中，也可以对所述第一鳍部201进行第二类型掺杂，在第一类型重掺杂区203a与第一类型重掺杂阱101之间形成第二类型掺杂区204。

当所述第二类型掺杂区204为全耗尽状态时，所述第一类型重掺杂区203b与第一类型掺杂阱101之间导通，成为静电电流的泄放通道，起到ESD保护作用。使所述第二类型掺杂区204成为全耗尽状态时的电压，为所述半导体器件作为ESD器件的触发电压，所述触发电压越低，ESD保护性能越好。

由于FinFET的器件的工作电压均较小，所以第二类型掺杂区204的载流子数量即所述第二类型掺杂区204的掺杂浓度以及尺寸，对所述第二类型掺杂区204产生全耗尽的难易具有较大的影响。

所述第二类型掺杂区204的掺杂浓度越小，后续越容易使第二类型掺杂区204内的载流子被完全复合，形成全耗尽区域。所述第二类型掺杂区204的掺杂浓度可以小于第一类型重掺杂区203b的掺杂浓度，使得所述半导体器件在工作的过程中，第一类型重掺杂区203b内的载流子能够与第二类型掺杂区204的载流子完全复合，使所述第二类型掺杂区204完全耗尽。本实施例中，所述第二类型掺杂区204的掺杂浓度小于1E19cm^-3。

同时，在所述第二类型掺杂区204浓度一定的情况下，由于所述第二类型掺杂区204的尺寸越小，所述第二类型掺杂区204内的载流子越少，发生全耗尽的效率越高，越容易发生全耗尽。所述第二类型掺杂区204在垂直于半导体衬底100表面方向上的厚度小于或等于第一类型重掺杂区203b的情况下，容易发生全耗尽。本实施例中，所述第二类型掺杂区204在垂直于半导体衬底100表面方向上的厚度小于0.5微米。

所述第二类型掺杂区204的浓度越小，厚度越小，越容易发生全耗尽，从而可以降低形成的半导体器件作为ESD器件时的触发电压，从而提高所述半导体器件的性能。

在本发明的其他实施例中，所述第二类型掺杂区204可以在第二鳍部的宽度方向上对称，可以确保所述半导体器件在工作过程中，静电电流在流过所述第二类型掺杂区204的过程中，电流密度较为均匀，避免局部电流密度过大而产生过大的热量使得所述半导体器件受损。

在本发明的其他实施例中，所述第二类型掺杂区204完全位于鳍部内。由于在实际工艺中，在进行离子注入过程中所采用的掩膜层开口的尺寸和宽度与设计值会存在一定的偏差，所述开口的宽度可能大于所述第二鳍部201的顶部表面宽度，使得部分开口位于第二鳍部202两侧的半导体衬底上方。在进行离子注入的过程中，如果所述离子注入的深度大于鳍部高度，使得部分第二类型掺杂区204位于半导体衬底100内，由于开口位置的偏移，可能会造成最终形成的第二类型掺杂区204不对称，而造成静电电流密度不均匀，影响半导体器件的性能。

本实施例中，部分第二类型掺杂区204位于半导体衬底100内，且所述第二类型掺杂区204的底部宽度大于顶部宽度。具体的，形成所述第二类型掺杂区204的方法包括：采用离子注入工艺对所述第二鳍部202进行第二类型掺杂，所述离子注入的深度小于等于鳍部的高度，然后进行退火处理，使第二类型掺杂离子向半导体衬底100内扩散，使形成的第二类型掺杂区204的底部宽度大于顶部宽度。由于所述离子注入的深度小于等于鳍部的高度，可以确保所述离子注入的区域为对称结构，在退火过程中，第二类型掺杂离子的扩散速率一致，使得最终形成的第二类型掺杂区204依旧为对称结构，所述退火温度可以为800℃～1200℃，时间小于60s。由于所述第二类型掺杂区204的底部宽度大于顶部宽度，可以加大静电电流的流动界面，降低静电电流的电流密度，从而降低静电电流产生的热量，提高所述半导体器件的工作寿命，并且使得所述半导体器件可以承受更大的静电电流，提高所述半导体器件的工作范围。

所述第二类型掺杂区204的底部宽度也不能过大，如果所述第二类型掺杂区204的底部宽度过大，使得所述第二类型掺杂区204内的载流子数量增多，会导致第二类型掺杂区204的全耗尽效率降低，不能及时将静电电流泄放出去，使得半导体器件的ESD保护性能下降。所述第二类型掺杂区203的底部宽度小于顶部宽度的1.5倍。

本发明的实施例还提供一种采用上述方法形成的半导体器件。

请参考图5，为所述半导体器件的结构示意图。

所述半导体器件包括：半导体衬底100，位于所述半导体衬底100内的第一类型掺杂阱101；位于所述第一类型掺杂阱101表面的分立的第一鳍部201和第二鳍部；位于所述第一鳍部201内的第一类型重掺杂区203a和第二鳍部内的第一类型重掺杂区203b；位于第二鳍部内的第二类型掺杂区204，所述第二类型掺杂区204位于第一类型重掺杂区203b与第一类型掺杂阱101之间。

本实施例中，所述半导体器件还包括：位于所述半导体衬底100表面的隔离层300，所述隔离层300的表面低于第一鳍部201和第二鳍部的顶部表面，并覆盖第一鳍部201和第二鳍部的部分侧壁。

所述第一类型掺杂阱101可以是N型掺杂阱或P型掺杂阱，所述N型掺杂离子为P、As或Sb，所述P型掺杂离子为B、Ga或In。本实施例中，所述第一类型掺杂阱101为N型掺杂阱，掺杂离子为P离子。在本发明的另一实施例中，所述第一类型掺杂阱101为P型掺杂阱，掺杂离子为B离子。所述第一类型掺杂阱内101内的掺杂离子浓度可以为1E19cm^-3～1E17cm^-3。

所述第一类型重掺杂区203a和203b的掺杂类型与第一类型掺杂阱101的掺杂类型一致，可以为N型掺杂或P型掺杂。并且，所述第一类型重掺杂区203a和203b的掺杂浓度大于第一类型掺杂阱101的掺杂浓度。本实施例中，所述第一类型重掺杂区203a和203b为N型掺杂，所述第一类型重掺杂区203a和203b的掺杂浓度大于1E19cm^-3。

所述第二类型掺杂区204的掺杂类型与第一类型重掺杂区203a和203b的掺杂类型相反，可以为P型掺杂或N型掺杂，本实施例中，所述第二类型掺杂区204为P型掺杂。所述第二类型掺杂区204的掺杂浓度小于第一类型重掺杂区203b的掺杂浓度。本实施例中，所述第二类型掺杂区204的掺杂浓度小于1E19cm^-3。

本实施例中，所述第二类型掺杂区204在垂直于半导体衬底100表面方向上的厚度小于0.5微米。

所述第一类型重掺杂区203b、第二类型掺杂区204和第一类型掺杂阱101构成NPN或PNP三级管，所述第一类型掺杂阱101作为集电极，第二类型掺杂区204作为基极，第一类型重掺杂区203b作为发射极。当所述第二类型掺杂区204为全耗尽状态时，所述第一类型重掺杂区203b与第一类型掺杂阱101之间导通，成为静电电流的泄放通道，起到ESD保护作用。使所述第二类型掺杂区204成为全耗尽状态时的电压，为所述半导体器件作为ESD器件的触发电压，所述触发电压越低，ESD保护性能越好。

所述第二类型掺杂区204为对称结构，可以确保所述半导体器件在工作过程中，静电电流在流过所述第二类型掺杂区204的过程中，电流密度较为均匀，避免局部电流密度过大，产生热量过大而使得所述半导体器件受损。

本实施例中，部分第二类型掺杂区204位于半导体衬底100内，且所述第二类型掺杂区204的底部宽度大于顶部宽度。可以加大静电电流的流动界面，降低静电电流的电流密度，从而降低静电电流产生的热量，提高所述半导体器件的工作寿命，并且使得所述半导体器件可以承受更大的静电电流，提高所述半导体器件的工作范围。

本发明的实施例还提供一种采用上述半导体器件的静电放电保护方法。

请参考图6，所述半导体器件的应用方法包括：提供所述的半导体器件；所述第二掺杂区204不接电位，使所述第二掺杂区204处于悬空状态；所述第一鳍部201内的第一类型重掺杂区203a或第一类型掺杂阱101外接第一电位V1；所述第二鳍部内的第一类型重掺杂区203b外接第二电位V2，所述第一电位V1低于或高于第二电位V2。

由于所述第一类型重掺杂区203a与第一类型掺杂阱101的掺杂类型一致，在所述第一类型重掺杂区203a上施加第一电位即在第一类型掺杂阱101上施加第一电位。

所述第一类型重掺杂区203b、第二类型掺杂区204和第一类型掺杂阱101构成NPN或PNP三级管，所述第一类型掺杂阱101作为集电极，第二类型掺杂区204作为基极，第一类型重掺杂区203b作为发射极。由于所述第二类型掺杂层204不接电位，为悬空状态，使得所述NPN或PNP三级管极容易发生穿通。在三极管不发生击穿的状态下，第二类型掺杂层204容易发生全耗尽，从而使第一类型重掺杂区203b与第一类型掺杂阱101之间导通，成为静电电流泄放通道。当所述半导体器件作为ESD器件应用时，可以使集电极接高电位，发射极结低电位；也可以使集电极接低电位，发射极接低电位。

本实施例中，所述第一电位V1为基准电位，第二电位V2为静电电位。

在本发明的一个实施例中，当所述第一类型掺杂阱101为N型掺杂阱，所述第一类型重掺杂区203a和203b为N型重掺杂区，所述第二类型掺杂区204为P型掺杂区时，所述第一鳍部内的第一类型重掺杂区203a或第一类型掺杂阱101接地，第二电位V2为静电电位，当所述第二电位V2为正电位时，所述第一类型掺杂阱101内电子向所述第二类型掺杂区204内迁移，与所述第二类型掺杂区204内的空穴复合，所述第二类型掺杂区2047完全耗尽，从而使所述第一类型重掺杂区203b、第一类型掺杂阱101、第一类型重掺杂区202a之间导通成为静电电流泄放通道，所述静电电流从第一类型重掺杂区203b经过第二类型掺杂区204、第一掺杂阱101至第一类型重掺杂区203a流出。

在本发明的其他实施例中，也可以使第一类型掺杂阱101接地，静电电流从第一类型重掺杂区203b经过第二类型掺杂区204至第一掺杂阱101从半导体衬底100流出。

在本发明的其他实施例中，也可以使所述第一鳍部201内的第一类型重掺杂区203a或第一类型掺杂阱101接地，当第一类型重掺杂区203b的第二电位V2(静电电位)V2为负电位时，第一类型重掺杂区203b内的电子向第二类型掺杂区204内迁移，与第二类型掺杂区204内空穴复合，使第二类型掺杂区204成为耗尽区，所述静电电流从第一类型重掺杂区203a、第一类型掺杂阱101、第二类型掺杂区204至第一类型重掺杂区203b流出。

在本发明的其他实施例中，也可以是所述第一电位V1为负电位，第二鳍部内的第一类型重掺杂区203b接地。

在本发明的其他实施例中，当所述第一类型掺杂阱101为P型掺杂阱，所述第一类型重掺杂区203a和203b为P型重掺杂区，所述第二类型掺杂区204为N型掺杂区时，所述第一鳍部201内的第一类型重掺杂区203a或第一类型掺杂阱101接地，第二电位V2为负电位，或第一电位V1为正电位，所述第二鳍部内的第一类型重掺杂区203b接地。

在应用所述半导体器件进行静电放电保护的过程中，始终保持第二类型掺杂区204不接电位，处于悬空状态，这样在所述第二类型掺杂区204两端的第一类型重掺杂区203b和第一类型掺杂阱101上分别施加电位时，所述第二类型掺杂区204很容易就发生全耗尽，使第一类型重掺杂区203b和第一类型掺杂阱101导通成为静电电流的泄放通道，从而起到ESD保护作用，并且所述半导体器件的触发电压较低，能够有效提高所述半导体器件的ESD保护性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底内形成有第一类型掺杂阱；

在所述第一类型掺杂阱表面形成分立的第一鳍部和第二鳍部；

对所述第一鳍部和第二鳍部进行第一类型掺杂，在所述第一鳍部和第二鳍部内形成第一类型重掺杂区；

对所述第二鳍部进行第二类型掺杂，形成第二类型掺杂区，所述第二类型掺杂区位于第一类型掺杂区与第一类型掺杂阱之间。

2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一类型掺杂为N型掺杂，掺杂离子为P、As或Sb；所述第二类型掺杂为P型掺杂，掺杂离子为B、Ga或In。

3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二类型掺杂为N型掺杂，掺杂离子为P、As或Sb；所述第一类型掺杂为P型掺杂，掺杂离子为B、Ga或In。

4.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二类型掺杂区的掺杂浓度小于第一类型重掺杂区的掺杂浓度。

5.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一类型掺杂阱的掺杂浓度小于第一类型重掺杂区的掺杂浓度。

6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一类型重掺杂区的掺杂浓度大于1E19cm^-3。

7.根据权利要求6所述的半导体器件的形成方法，其特征在于，所述第二类型掺杂区的掺杂浓度小于1E19cm^-3。

8.根据权利要求7所述的半导体器件的形成方法，其特征在于，所述第一类型掺杂阱的掺杂浓度为1E19cm^-3～1E17cm^-3。

9.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二类型掺杂区在垂直于半导体衬底表面方向上的厚度小于0.5微米。

10.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第二类型掺杂区在第二鳍部的宽度方向上对称。

11.根据权利要求1所述的半导体器件的形成方法，其特征在于，采用离子注入工艺形成所述第二类型掺杂区。

12.根据权利要求1所述的半导体器件的形成方法，其特征在于，部分第二类型掺杂区位于半导体衬底内，且所述第二类型掺杂区的底部宽度大于顶部宽度。

13.根据权利要求1所述的半导体器件的形成方法，其特征在于，对第二鳍部进行第二类型掺杂之后，进行退火处理，使第二类型掺杂离子向半导体衬底内扩散，使形成的第二类型掺杂区的底部宽度大于顶部宽度，所述退火温度可以为800℃～1200℃，时间小于60s。

14.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在半导体衬底表面形成隔离层，所述隔离层的表面低于第一鳍部和第二鳍部的顶部表面，且覆盖第一鳍部和第二鳍部的部分侧壁。

15.根据权利要求14所述的半导体器件的形成方法，其特征在于，在形成所述隔离层之后形成所述第一类型重掺杂区。

16.根据权利要求1至15任一项所述的半导体器件的形成方法所形成的半导体器件，其特征在于，包括：

半导体衬底，位于所述半导体衬底内的第一类型掺杂阱；

位于所述第一类型掺杂阱表面的分立的第一鳍部和第二鳍部；

位于所述第一鳍部和第二鳍部内的第一类型重掺杂区；

位于第二鳍部内的第二类型掺杂区，所述第二类型掺杂区位于第一类型掺杂区与第一类型掺杂阱之间。

17.一种静电放电保护方法，其特征在于，包括：

提供如权利要求16所述的半导体器件；

所述第二类型掺杂区不接电位，使所述第二类型掺杂区处于悬空状态；

所述第一鳍部内的第一类型重掺杂区或第一类型掺杂阱外接第一电位；

所述第二鳍部内的第一类型重掺杂区外接第二电位。

18.根据权利要求17所述的静电放电保护方法，其特征在于，所述第一电位低于或高于第二电位。

19.根据权利要求17所述的静电放电保护方法，其特征在于，当所述第一类型掺杂阱为N型掺杂阱，所述第一类型重掺杂区为N型重掺杂区，所述第二类型掺杂区为P型掺杂区时，所述第一鳍部内的第一类型重掺杂区或第一类型掺杂阱接地，第二电位为正电位，或所述第一电位为负电位，第二鳍部内的第一类型重掺杂区接地。

20.根据权利要求17所述的静电放电保护方法，其特征在于，当所述第一类型掺杂阱为P型掺杂阱，所述第一类型重掺杂区为P型重掺杂区，所述第二类型掺杂区为N型掺杂区时，所述第一鳍部内的第一类型重掺杂区或第一类型掺杂阱接地，第二电位为负电位，或第一电位为正电位，所述第二鳍部内的第一类型重掺杂区接地。