TWI703702B - 場效電晶體及半導體裝置 - Google Patents

場效電晶體及半導體裝置 Download PDF

Info

Publication number
TWI703702B
TWI703702B TW105129039A TW105129039A TWI703702B TW I703702 B TWI703702 B TW I703702B TW 105129039 A TW105129039 A TW 105129039A TW 105129039 A TW105129039 A TW 105129039A TW I703702 B TWI703702 B TW I703702B
Authority
TW
Taiwan
Prior art keywords
region
effect transistor
conductivity type
gate electrode
semiconductor substrate
Prior art date
Application number
TW105129039A
Other languages
English (en)
Other versions
TW201724458A (zh
Inventor
巽孝明
Original Assignee
日商索尼半導體解決方案公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商索尼半導體解決方案公司 filed Critical 日商索尼半導體解決方案公司
Publication of TW201724458A publication Critical patent/TW201724458A/zh
Application granted granted Critical
Publication of TWI703702B publication Critical patent/TWI703702B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本發明提供一種ESD耐受性提高之場效電晶體及半導體裝置。 本發明之場效電晶體包含：閘極電極，其介隔絕緣膜而設置於半導體基板之第1導電型區域之上；第2導電型之源極區域，其設置於隔著上述閘極電極之一側之上述半導體基板；第2導電型之汲極區域，其設置於隔著上述閘極電極而與上述一側對向之另一側之上述半導體基板；第1導電型之第1區域，其設置於上述汲極區域之下方，濃度高於上述第1導電型區域；第1導電型之第2區域，其到達表面地設置於上述另一側之上述半導體基板，濃度高於上述第1導電型區域；及與上述第2區域連接之提取電極。

Description

場效電晶體及半導體裝置
本揭示係關於一種場效電晶體及半導體裝置。
近年來，伴隨半導體裝置之構造之細微化，保護半導體裝置免受成為誤動作或破壞之原因之靜電放電(Electro Static Discharge：ESD)影響日益成為重要。 例如，於下述之專利文獻1中，揭示有由並列連接之MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體、及二極體構成之ESD保護元件。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開第2012-94565號公報
[發明所欲解決之問題] 然而，專利文獻1所揭示之技術中，作為ESD保護元件，必須另行設置二極體及MOS電晶體，故而導致製造成本之上升。 因此，於本揭示中，提出可更簡易地提高ESD耐受性之新穎且改良之場效電晶體及半導體裝置。 [解決問題之技術手段] 根據本揭示，提供一種場效電晶體，其包含：閘極電極，其介隔絕緣膜而設置於半導體基板之第1導電型區域之上；第2導電型之源極區域，其設置於隔著上述閘極電極之一側之上述半導體基板；第2導電型之汲極區域，其設置於隔著上述閘極電極而與上述一側對向之另一側之上述半導體基板；第1導電型之第1區域，其設置於上述汲極區域之下方，濃度高於上述第1導電型區域；第1導電型之第2區域，其到達表面地設置於上述另一側之上述半導體基板，濃度高於上述第1導電型區域；及與上述第2區域連接之提取電極。 又，根據本揭示，提供一種半導體裝置，其包含場效電晶體，該場效電晶體具備：閘極電極，其介隔絕緣膜而設置於半導體基板之第1導電型區域之上；第2導電型之源極區域，其設置於隔著上述閘極電極之一側之上述半導體基板；第2導電型之汲極區域，其隔著上述閘極電極而設置於與上述一側對向之另一側之上述半導體基板；第1導電型之第1區域，其設置於上述汲極區域之下方，濃度高於上述第1導電型區域；第1導電型之第2區域，其到達表面地設置於上述另一側之上述半導體基板，濃度高於上述第1導電型區域；及提取電極，其與上述第2區域連接。 根據本揭示，可於因ESD而引起場效電晶體崩潰後防止雙極動作，故可防止因伴隨雙極動作之發熱而引起場效電晶體破壞。 [發明之效果] 如以上說明般，根據本揭示，可更簡易地使場效電晶體、及半導體裝置之ESD耐受性提高。 再者，上述之效果未必為限定者，亦可與上述之效果一起，或取代上述之效果，而發揮於本說明書所示之任一者之效果，或可自本說明書掌握之其他之效果。
以下，一面參照附圖，一面對本揭示之較佳之實施形態詳細地說明。再者，於本說明書及圖式中，對實質上具有相同之功能構成之構成要素標註相同之符號，藉此省略重複說明。 再者，說明係設為由以下之順序進行者。 0.本揭示之技術背景 1.第1實施形態 1.1.場效電晶體之構造 1.2.場效電晶體之製造方法 2.第2實施形態 3.第3實施形態 4.第4實施形態 5.總結 ＜＜0.本揭示之技術背景＞＞ 首先，參照圖1～圖3而對本揭示之技術背景進行說明。圖1係於基板之厚度方向切斷比較例之場效電晶體之剖視圖。 如圖1所示般，比較例之場效電晶體10係例如n型通道之MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金屬氧化物半導體場效應電晶體)。 半導體基板50係藉由例如矽(Si)形成。又，於半導體基板50，形成包含p型(p+)矽之阱區域52。 閘極電極20係介隔閘極氧化膜22而設置於阱區域52之上。閘極電極20係由例如多晶矽等形成，閘極氧化膜22係藉由例如氧化矽(SiO2 )形成。 於閘極電極20之兩側之阱區域52，形成由n型(n+)矽構成之源極區域40及汲極區域30。於半導體基板50之源極區域40與閘極電極20之間、及汲極區域30與閘極電極20之間，形成包含低濃度之n型(n-)矽之延伸區域42、32。 又，於源極區域40及汲極區域30，分別連接有包含鋁(Al)或銅(Cu)之源極電極44及汲極電極34。 於此種場效電晶體10中，因ESD等而導致對汲極電極34施加閾值(亦稱為崩潰電壓)以上之突波電壓之情形時，產生自汲極電極34朝半導體基板50流動突波電流之崩潰現象。 進而，因流動於半導體基板50之突波電流而引起半導體基板50之電位到達閾值(亦稱為驟回電壓)之情形時，包含汲極區域30、阱區域52、及源極區域40之寄生雙極電晶體動作。於此種情形時，藉由寄生雙極電晶體，於汲極-源極間形成低阻抗之電流通路，故於汲極-源極間流動大電流，於汲極-源極間之電壓大幅地下降。此種現象亦稱為驟回現象。 此處，於在場效電晶體10中產生驟回之情形時，會於寄生雙極電晶體之集極-射極間流動大電流，導致場效電晶體10因半導體基板50之內部產生之電阻熱而遭破壞。 已有探討例如於連接複數個場效電晶體10之多指型之半導體裝置中，為了防止因上述之驟回而導致場效電晶體10遭破壞，而於汲極區域30之正下方之區域，設置較阱區域52更高濃度之p型(p++)之耐ESD區域。 於此種構造中，於崩潰時突波電流自汲極區域30朝耐ESD區域流動，使得崩潰電壓下降。據此，於場效電晶體10之各者容易產生崩潰，故於因ESD而對半導體裝置施加突波電壓之情形時，可將突波電流分流至複數個場效電晶體10。 因此，即使因ESD而導致對半導體裝置施加突波電壓之情形時，可防止過度之突波電壓集中而流動於1個場效電晶體10，故可防止場效電晶體10遭破壞。又，可防止於1個場效電晶體10產生過度之電阻熱、因熱而引起場效電晶體10破壞。 於圖2A及圖2B中表示模擬崩潰後之場效電晶體之電流分佈之結果。圖2A係表示圖1所示之場效電晶體10之電流分佈之模擬結果之剖視圖。又，圖2B係表示設有耐ESD區域之場效電晶體之電流分佈之模擬結果之剖視圖。 於圖2A及圖2B中，由實線包圍而表示源極電極44及汲極電極34之正下方之源極區域40及汲極區域30。又，於圖2A及圖2B中，表示灰色越濃之區域電流密度越高。再者，於模擬中，使用周知之模擬軟體(TCAD等)(對以下全部之模擬亦使用相同之軟體)。 如圖2A所示般，於比較例之場效電晶體10中，汲極電極34之閘極電極20側之端部附近之電流密度變高。即，可知於比較例之場效電晶體10中，因崩潰而引起突波電流自汲極電極34之閘極電極20側之端部朝半導體基板50流動。又，如圖2B所示般，於設有耐ESD區域之場效電晶體中，汲極區域30及汲極區域30之正下方之耐ESD區域之電流密度變高。即，可知於設有耐ESD區域之場效電晶體中，突波電流經由耐ESD區域而流動於半導體基板50。 又，於圖3中表示比較例之場效電晶體10、及設置耐ESD區域之場效電晶體之崩潰後之電流-電壓特性之模擬結果。圖3係表示場效電晶體之崩潰後之電流-電壓特性之圖表圖。再者，於圖3所示之結果係將閘極電極20之閘極寬度設為1 μm之情形之模擬結果。 如圖3所示般，於在橫軸(電壓軸)之切片中崩潰之場效電晶體中，伴隨著施加之電壓之上升，流動之電流增加。此處，於電壓到達大致8.0 V時，寄生於場效電晶體之雙極電晶體動作，且產生電壓急劇地下降之驟回。如自圖3所示之模擬結果可知般，雖然因設置耐ESD區域而引起場效電晶體之崩潰電壓下降，但驟回電壓幾乎不變。 因此，即使為設置耐ESD區域之場效電晶體，亦難以防止驟回後之過電流或發熱等而引起之場效電晶體破壞。此係由於即使設置耐ESD區域之情形時，於半導體基板50流動突波電流，藉此半導體基板50之電位上升，故產生驟回現象。於產生驟回現象之情形時，寄生於場效電晶體10之雙極電晶體動作，且大電流流動，故因過度之發熱而引起場效電晶體10破壞。尤其，於場效電晶體之ESD耐受性較低之情形時，有時與驟回現象之產生同時亦導致場效電晶體遭破壞。 因此，為了不因由ESD之突波電流而引起場效電晶體破壞，不使寄生於場效電晶體之雙極電晶體動作乃為重要課題。 本發明者們藉由發現上述知識而構想出本揭示之技術。本揭示之技術係於因ESD而引起崩潰之後，防止場效電晶體雙極動作，藉此防止因伴隨雙極動作之發熱而導致場效電晶體遭破壞者。根據本揭示，可不使用追加之電晶體或二極體，而更簡易地使場效電晶體、及半導體裝置之ESD耐受性提高。 以下，關於發揮上述之效果之本揭示之一實施形態之場效電晶體詳細地說明。 ＜＜1.第1實施形態＞＞ ＜1.1場效電晶體之構造＞ 首先，參照圖4A及圖4B而對本揭示之第1實施形態之場效電晶體進行說明。圖4A係於基板之厚度方向切斷本實施形態之場效電晶體1之剖視圖，圖4B係相對於基板而俯視圖4A所示之場效電晶體1之俯視圖。 如圖4A及圖4B所示般，場效電晶體1包含：第1導電型區域520，其係設置於半導體基板500上；閘極電極200，其介隔絕緣膜220而設置於第1導電型區域520上；源極區域400及汲極區域300，其等係隔著閘極電極200而設置於兩側；第1區域600，其係設置於汲極區域300之下方；第2區域620，其係設置於汲極區域300之附近；及源極電極440、汲極電極340、及提取電極640，其等分別與源極區域400、汲極區域300、及第2區域620連接。 再者，所謂「第1導電型」，係表示「p型」或「n型」之任一者，所謂「第2導電型」，係表示「p型」或「n型」之任一者之另一者。以下，例示說明場效電晶體1為p型通道之場效電晶體之情形，但場效電晶體1當然亦可為n型通道之場效電晶體。 於半導體基板500，設置第1導電型即第1導電型區域520。例如，於半導體基板500為矽(Si)基板之情形時，藉由導入硼(B)等之p型雜質，於半導體基板500形成第1導電型區域520。又，於半導體基板500為p型之矽(Si)基板之情形時，半導體基板500整體成為第1導電型1區域520。再者，第1導電型區域520之雜質濃度亦可為例如1.0×1012 (cm-3 )～1.0×1014 (cm-3 )左右。 此處，於圖4A及圖4B中未圖示，但於俯視基板時之場效電晶體1之周圍，設置將場效電晶體1、與其他之元件電性隔離之絕緣區域。絕緣區域係可使用例如LOCOS(Local Oxidation of Silicon，矽局部氧化)法，或STI(Shallow Trench Isolation，淺溝槽隔離)法，而由氧化矽等之絕緣材料形成。 閘極電極200係介隔絕緣膜220而設置於第1導電型區域520之上。閘極電極200例如可由多晶矽等形成，亦可由電阻值低於多晶矽之金屬形成。絕緣膜220可由例如氧化矽形成，亦可由介電常數高於氧化矽之氧化鉿等形成。 於閘極電極200之兩側，設置作為第2導電型之源極區域400及汲極區域300。例如，於第1導電型區域520為p型之情形時，將磷(P)或砷(As)等之n型雜質導入至閘極電極200之兩側之半導體基板500中，藉此形成源極區域400及汲極區域300。再者，源極區域400及汲極區域300之雜質濃度亦可為例如1.0×1018 (cm-3 )～1.0×1020 (cm-3 )左右。 第1區域600係濃度高於第1導電型區域520之第1導電型之區域，係設置於汲極區域300之下方之半導體基板500中。例如，於第1導電型區域520為p型之情形時，藉由將硼(B)等之p型雜質導入至汲極區域300之下方，形成第1區域600。設置第1區域600之深度可藉由控制例如導入第1導電型雜質時之雜質之能量而控制。第1區域600之雜質濃度亦可為例如1.0×1018 (cm-3 )～1.0×1020 (cm-3 )左右。 第1區域600可與汲極區域300隔離，亦可鄰接。又，第1區域600較佳為以俯視基板時不與閘極電極200重合之方式設置。於將第1區域600以於俯視時與閘極電極200重合之方式設置之情形時，場效電晶體1之特性有變化之可能性，故為不佳。 第2區域620係濃度高於第1導電型區域520之第1導電型之區域，以到達汲極區域300之附近之半導體基板500之表面之方式設置。例如，於第1導電型區域520為p型之情形時，藉由將硼(B)等之p型雜質導入至汲極區域300之附近，於半導體基板500形成第2區域620。第2區域620之雜質濃度亦可為例如1.0×1018 (cm-3 )～1.0×1020 (cm-3 )左右。 具體而言，第2區域620亦可與汲極區域300、及第1區域600鄰接而設置於半導體基板500。又，第2區域620係如圖4B所示般，亦可相對於第1區域600而設置於在俯視基板時規定閘極電極200之閘極長度之方向。 於源極區域400、汲極區域300及第2區域620中，分別連接有源極電極440、汲極電極340及提取電極640。例如，源極電極440、汲極電極340及提取電極640係由鋁(Al)或銅(Cu)等之金屬形成。再者，為了降低接觸電阻，亦可於與源極440、及汲極電極340連接之源極區域400、及汲極區域300之表面形成包含高濃度之第2導電型矽或矽化物之低電阻區域。又，為了降低接觸電阻，亦可於與提取電極640連接之第2區域620之表面形成包含高濃度之第1導電型矽或矽化物之低電阻區域。 於場效電晶體1中，例如，於因ESD等而引起對汲極電極340施加崩潰電壓以上之突波電壓之情形時，突波電流自汲極電極340朝向汲極區域300、第1區域600、及第2區域620而流動。此係由於第1區域600及第2區域620雜質濃度高於第1導電型區域520，且電阻較低所致。進而，流動至第2區域620中之突波電流可自提取電極640提取至半導體基板500之外部(例如，地面或電源)。 具體而言，於場效電晶體1為p型通道之場效電晶體之情形時，提取電極640係連接於地面。又，於場效電晶體1為p型通道之場效電晶體之情形時，提取電極640係連接於電源。藉此，提取電極640可自半導體基板500朝外部提取突波電流。 因此，即使於因ESD等而引起突波電流朝半導體基板500流動之情形時，場效電晶體1亦可自提取電極640提取突波電流，故半導體基板500之電位不上升。藉此，可防止寄生於場效電晶體1之雙極電晶體之動作，故可防止因過電流或發熱而引起之場效電晶體1破壞。 此處，於圖5中表示崩潰後之場效電晶體1中之電流分佈模擬之結果。圖5係表示場效電晶體1之電流分佈之模擬結果之剖視圖。於圖5中，以實線包圍表示源極電極440及汲極電極340之正下方之源極區域400及汲極區域300。又，於圖5中，表示灰色越濃之區域電流密度越高。 如圖5所示般，可知於本實施形態之場效電晶體1中，汲極電極340與提取電極640之間之電流密度變高。即，於本實施形態之場效電晶體1中，因崩潰而引起突波電流自汲極區域340經由第1區域600及第2區域620，流動至提取電極640。 又，於圖6表示本實施形態之場效電晶體1之崩潰後之電流-電壓特性之模擬結果。圖6係表示場效電晶體1之崩潰後之電流-電壓特性之圖表圖。再者，圖6所示之模擬結果係將閘極電極20之閘極寬度設為1 μm之情形之結果。 如圖6所示般，可知於在橫軸(電壓軸)之切片中崩潰之場效電晶體1中，伴隨施加之電壓之上升而流動之電流增加。然而，於本實施形態之場效電晶體1中，寄生雙極電晶體不動作，故不會產生電壓急劇地下降之驟回現象。 進而，於圖7及圖8中表示場效電晶體之崩潰後之發熱量之模擬結果。圖7係表示本實施形態之場效電晶體1之崩潰後之發熱量之模擬結果之圖表圖。圖8係表示比較例之場效電晶體10之崩潰後之發熱量之模擬結果之圖表圖。再者，圖7及圖8係每1 μm閘極電極之閘極寬度、流動2 mA之突波電流之情形時之模擬結果。 如圖7所示般，可知於本實施形態之場效電晶體1中，汲極電極340與提取電極640之間之汲極區域300之發熱量變大。另一方面，如圖8所示般，可知於比較例之場效電晶體10中，閘極電極200與汲極電極340之間之汲極區域300之發熱量變大。 此處，若比較圖7與圖8，則可知於本實施形態之場效電晶體1中，發熱之區域遍及較廣範圍，故發熱量之最大值下降。因此，於本實施形態之場效電晶體1中，因發熱所致之破壞之可能性下降。 又，於本實施形態之場效電晶體1中，發熱之區域之位置較比較例之場效電晶體10更深。於場效電晶體中，存在於半導體基板之表面之半導體基板與電極之接點最不耐熱。因此，於本實施形態之場效電晶體1中，將發熱之區域與半導體基板之表面隔開，故可使因發熱而引起半導體基板與電極之接點破壞之可能性降低。 (變化例) 又，參照圖9對本實施形態之變化例之場效電晶體1A進行說明。圖9係於基板之厚度方向切斷同實施形態之變化例之場效電晶體1A之剖視圖。 如圖9所示般，變化例之場效電晶體1A相較於場效電晶體1，其不同點在於，於源極區域400與閘極區域200之間、及汲極區域300與閘極區域200之間設置低濃度區域420、320。再者，於變化例之場效電晶體1A中，除了低濃度區域420、320以外之構成係與本實施形態之場效電晶體1相同，故於此處省略詳細之說明。 低濃度區域420、320係濃度低於源極區域400及汲極區域300之第2導電型之區域，與源極區域400及汲極區域300鄰接設置。藉由設置低濃度區域420、320，可緩和自源極區域400及汲極區域300向通道方向之電場強度，故可抑制熱載子之產生。再者，具備低濃度區域420、320之構造亦稱為LDD(Lightly Doped Drain，輕摻雜汲極)構造。 於變化例之場效電晶體1A中，較佳為第1區域600係以於俯視基板時不與低濃度區域320重合之方式設置。於將第1區域600以於俯視時與低濃度區域320重合之方式設置之情形時，場效電晶體1A之特性會有所變化，故為不佳。 本揭示之技術係即使為如上述般設置有低濃度區域420、320之LDD構造之場效電晶體1A亦相同，自半導體基板500提取突波電流，可防止寄生雙極電晶體動作。因此，與本實施形態之場效電晶體1相同，可使變化例之場效電晶體1A因突波電流所致之破壞之可能性下降，故可提高ESD耐受性。 ＜1.2.場效電晶體之製造方法＞ 接著，參照圖10～圖15，對本變化例之場效電晶體1A之製造方法進行說明。圖10～圖15係表示本變化例之場效電晶體1A之製造步驟之基板之厚度方向之剖視圖。例如，所謂第1導電型，係p型，所謂第2導電型，係n型，但當然亦可為相反。 首先，如圖10所示般，準備包含Si之半導體基板500。於半導體基板500，藉由STI法、或LOCOS法形成絕緣區域，且形成由絕緣區域隔離，且形成有場效電晶體1A之電晶體區域。 接著，於半導體基板500之電晶體區域，藉由熱氧化法等形成氧化矽膜之保護膜(未圖示)，於該區域實施第1導電型(例如，硼等)之阱離子植入法。再者，於實施阱離子植入法後，去除保護膜。 接著，如圖11所示般，藉由熱氧化法等以例如5 nm～10 nm之厚度形成包含氧化矽之絕緣膜220。其後，藉由CVD(Chemical Vapor Deposition，化學氣相沈積)法等而以例如150 nm～200 nm之厚度形成包含多晶矽之閘極電極材料膜(未圖示)。進而，藉由光微影法及蝕刻而加工閘極電極材料膜，藉此於絕緣膜220上形成閘極電極200。 接著，如圖12所示般，將閘極電極200及補償間隔(未圖示)作為遮罩，而實施第2導電型(例如，砷或磷等)之離子植入法，於閘極200之兩側形成低濃度區域420、320。進而，於在閘極電極200之側面形成側壁(未圖示)之後，實施第2導電型之離子植入法。藉此，於閘極電極200之兩側之半導體基板500形成源極區域400、及汲極區域300。於形成源極區域400、及汲極區域300後將側壁除去。 接著，如圖13所示般，實施濃度高於第1導電型區域520之第1導電型(例如，硼等)之離子植入法，於汲極區域300之下方形成第1區域600。此處，形成第1區域600之深度可藉由控制以離子植入法加入雜質之能量而控制。 接著，如圖14所示般，於第1區域600之俯視之附近實施濃度高於第1導電型區域520之第1導電型(例如，硼等)之離子植入法，形成第2區域620。 進而，如圖15所示般，形成分別連接於源極區域400、汲極區域300、及第2區域620之源極電極440、汲極電極340、及提取電極640。源極電極440、汲極電極340、及提取電極640係由例如鋁(Al)或銅(Cu)等形成。 再者，亦可於源極區域400、及汲極區域300之表面實施高濃度之第2導電型之離子植入法，藉此形成低電阻區域。又，亦可相同地於第2區域620之表面實施高濃度之第1導電型之離子植入法，藉此形成低電阻區域。低電阻區域可使源極區域400、汲極區域300、及第2區域620、與源極電極440、汲極電極340、及提取電極640之接觸電阻下降。 以上，對本變化例之場效電晶體1A之製造方法進行了說明，但場效電晶體1A之製造方法並非限定於上述，例如，亦可於形成低濃度區域420、320、源極區域400及汲極區域300之前形成第1區域600、及第2區域620。 ＜＜2.第2實施形態＞＞ 接著，參照圖16，對本揭示之第2實施形態之場效電晶體2進行說明。圖16係相對於基板而俯視本實施形態之場效電晶體2之俯視圖。 如圖16所示般，於本實施形態之場效電晶體2中，第2區域622係相對於第1區域600，而設置於在俯視基板時與規定閘極電極200之閘極長度之方向正交之方向。再者，本實施形態之場效電晶體2之基板之厚度方向之剖面之構造係與第1實施形態之場效電晶體1相同，故省略此處之說明。 具體而言，第2區域622係於與規定閘極電極200之閘極長度之方向正交之方向，以與第1區域602之各者之端部鄰接之方式設置。於本實施形態之場效電晶體2中，可藉由對在俯視時一部分地包含汲極區域300之區域實施第1導電型之離子植入法，而同時地形成第1區域602及第2區域622。於此種情形時，於俯視時與汲極區域300重合之區域為第1區域602，於俯視時不與汲極區域300重合之區域為第2區域622。 即，自本實施形態之場效電晶體2之構造可知，於本揭示之技術中，第2區域622之平面位置只要為於第1區域602之附近，則自第1區域602流動突波電流於程度上並未特別限定。但，第2區域622係至少相對於閘極電極200而設置於與汲極區域300相同之側。 ＜＜3.第3實施形態＞＞ 接著，參照圖17，對本揭示之第3實施形態之場效電晶體3進行說明。圖17係於基板之厚度方向切斷本實施形態之場效電晶體3之剖視圖。再者，相對於本實施形態之場效電晶體3之基板之平面構造並未特別限定，但可採取第1及第2實施形態之任一者之構造。 如圖17所示般，於本實施形態之場效電晶體3中，第2區域623係設置於較設置有第1區域600之深度更淺之區域。於此種情形時，亦可彼此隔離而設置第2區域623、及第1區域600。 具體而言，作為第2區域623，亦可使用設置於提取電極640與半導體基板500連接之表面之低電阻區域。低電阻區域係為了使提取電極640與第1導電型區域520之接觸電阻下降，而藉由實施濃度高於第1導電型區域520之第1導電型之離子植入法而形成之區域。即使於為第2區域623於半導體基板500之表面形成之低電阻區域之情形時，場效電晶體3亦可將經由第1區域600而自汲極區域300流入至半導體基板500之突波電流提取至半導體基板500之外部。 ＜＜4.第4實施形態＞＞ 接著，參照圖18A及圖18B，對本揭示之第4實施形態之場效電晶體4進行說明。圖18A係於基板之厚度方向切斷本實施形態之場效電晶體4之剖視圖。圖18B係相對於基板而俯視本實施形態之場效電晶體4之俯視圖。 如圖18A及圖18B所示般，於本實施形態之場效電晶體4中，彼此隔離而設置第2區域624、與汲極區域300。根據該構成，場效電晶體4可於未崩潰之通常時，抑制因第2導電型之汲極區域300、與第1導電型之第2區域624之鄰接而產生之漏電流。 即，如自本實施形態之場效電晶體4之構造可知般，於本揭示之技術中，若流動突波電流，則汲極區域300、第1區域604、及第2區域624可彼此鄰接，亦可彼此隔離。於汲極區域300、第1區域604、及第2區域624彼此鄰接之情形時，於崩潰後可高效率地自提取電極640提取突波電流。另一方面，於汲極區域300、及第2區域624彼此隔離之情形時，於未崩潰之通常時，可抑制起因於高濃度之pn接合之來自汲極區域300之漏電流。 再者，於圖18B中，表示將第2區域624相對於第1區域604而設置於在俯視基板時規定閘極電極200之閘極長度之方向之例，但本實施形態並非限定於上述例示。例如，亦可將第2區域624相對於第1區域604而設置於在俯視基板時與規定閘極電極200之閘極長度之方向正交之方向。 ＜＜5.總結＞＞ 如以上說明般，根據本揭示之技術，可不設置二極體等之ESD保護元件，以更簡易之構造防止因ESD所致之施加突波電壓之情形時導致場效電晶體遭破壞。 因此，根據本揭示之技術，於具備場效電晶體之半導體裝置中，無需另行設置ESD保護元件之區域，故可進一步縮小半導體裝置之尺寸。又，根據本揭示之技術，無需設置ESD保護元件之製造步驟，故可降低場效電晶體、及半導體裝置之製造成本。 尤其，本揭示之技術可相對於因ESD所致之突波而較佳地使用於破壞電流值較低之場效電晶體，可確保充分之破壞電流值。 又，根據本揭示，亦可製造具有上述之各實施形態之場效電晶體之積體電路元件、固體攝像元件、開關電路元件、及增幅器等之半導體裝置。 以上，一面參照附圖一面對本揭示之較佳之實施形態詳細地說明，但本揭示之技術範圍並非限定於相關之例。若係具有本揭示之技術領域中之一般知識者，將明瞭在申請專利範圍所記載之技術思想範疇內，可想到各種變更例或修正例，應瞭解該等當然亦屬於本揭示之技術範圍內。 又，於本說明書中記述之效果僅為說明或例示者而並非限定。即，自說明書之記述中本領域技術人員應明確本發明之技術發揮上述之效果，或取代上述之效果而發揮其他之效果。 再者，以下般之構成亦屬於本揭示之技術範圍。 (1) 一種場效電晶體，其包含： 閘極電極，其介隔絕緣膜而設置於半導體基板之第1導電型區域之上； 第2導電型之源極區域，其設置於隔著上述閘極電極之一側之半導體基板； 第2導電型之汲極區域，其設置於隔著上述閘極電極而與上述一側對向之另一側之上述半導體基板； 第1導電型之第1區域，其設置於上述汲極區域之下方，且濃度高於上述第1導電型區域； 第1導電型之第2區域，其到達表面地設置於上述另一側之上述半導體基板，且濃度高於上述第1導電型區域；及 提取電極，其與上述第2區域連接。 (2) 如上述技術方案(1)之場效電晶體，其中上述第2區域係相對於上述第1區域而設置於在俯視時規定上述閘極電極之閘極長度之方向。 (3) 如上述技術方案(1)之場效電晶體，其中上述第2區域係相對於上述第1區域而設置於與在俯視時規定上述閘極電極之閘極長度之方向正交之方向。 (4) 如上述技術方案(1)至(3)中任一項之場效電晶體，其中上述第2區域係設置於較設置有上述汲極區域之深度更淺之區域。 (5) 如上述技術方案(1)至(4)中任一項之場效電晶體，其中上述第2區域、及上述汲極區域係隔開而設置。 (6) 如上述技術方案(1)至(4)中任一項之場效電晶體，其中上述汲極區域、上述第1區域、及上述第2區域係彼此鄰接而設置。 (7) 如上述技術方案(1)至(6)中任一項之場效電晶體，其中 進而具備第2導電型之低濃度區域，其係與上述汲極區域鄰接而設置於上述閘極電極側，且濃度較上述汲極區域更低；且 上述第1區域係設置於在俯視時不與上述低濃度區域重合之區域。 (8) 一種半導體裝置，其包含場效電晶體，該場效電晶體具備： 閘極電極，其介隔絕緣膜而設置於半導體基板之第1導電型區域之上； 第2導電型之源極區域，其設置於隔著上述閘極電極之一側之上述半導體基板； 第2導電型之汲極區域，其設置於隔著上述閘極電極而與上述一側對向之另一側之上述半導體基板； 第1導電型之第1區域，其設置於上述汲極區域之下方，且濃度高於上述第1導電型區域； 第1導電型之第2區域，其到達表面地設置於上述另一側之上述半導體基板，且濃度高於上述第1導電型區域；及 提取電極，其與上述第2區域連接。
1‧‧‧場效電晶體 1A‧‧‧場效電晶體 2‧‧‧場效電晶體 3‧‧‧場效電晶體 4‧‧‧場效電晶體 20‧‧‧閘極電極 22‧‧‧閘極氧化膜 30‧‧‧汲極區域 32‧‧‧延伸區域 34‧‧‧汲極電極 40‧‧‧源極區域 42‧‧‧延伸區域 44‧‧‧源極電極 50‧‧‧半導體基板 52‧‧‧阱區域 200‧‧‧閘極電極 220‧‧‧絕緣膜 300‧‧‧汲極區域 320‧‧‧低濃度區域 340‧‧‧汲極電極 400‧‧‧源極區域 420‧‧‧低濃度區域 440‧‧‧源極電極 500‧‧‧半導體基板 520‧‧‧第1導電型區域 600‧‧‧第1區域 602‧‧‧第1區域 604‧‧‧第1區域 620‧‧‧第2區域 622‧‧‧第2區域 623‧‧‧第2區域 624‧‧‧第2區域 640‧‧‧提取電極
圖1係於基板之厚度方向切斷比較例之場效電晶體之剖視圖。 圖2A係表示圖1所示之場效電晶體之電流分佈之模擬結果之剖視圖。 圖2B係表示設置耐ESD區域之場效電晶體之電流分佈之模擬結果之剖視圖。 圖3係表示場效電晶體之崩潰後之電流-電壓特性之圖表圖。 圖4A係於基板之厚度方向切斷本揭示之第1實施形態之場效電晶體之剖視圖。 圖4B係相對於基板而俯視圖4A所示之場效電晶體之俯視圖。 圖5係表示場效電晶體之電流分佈之模擬結果之剖視圖。 圖6係表示場效電晶體之崩潰後之電流-電壓特性之圖表圖。 圖7係表示該實施形態之場效電晶體之崩潰後之發熱量之模擬結果之圖表圖。 圖8係表示比較例之場效電晶體之崩潰後之發熱量之模擬結果之圖表圖。 圖9係於基板之厚度方向切斷該實施形態之變化例之場效電晶體之剖視圖。 圖10係表示該變化例之場效電晶體之製造步驟之基板之厚度方向之剖視圖。 圖11係表示該變化例之場效電晶體之製造步驟之基板之厚度方向之剖視圖。 圖12係表示該變化例之場效電晶體之製造步驟之基板之厚度方向之剖視圖。 圖13係表示該變化例之場效電晶體之製造步驟之基板之厚度方向之剖視圖。 圖14係表示該變化例之場效電晶體之製造步驟之基板之厚度方向之剖視圖。 圖15係表示該變化例之場效電晶體之製造步驟之基板之厚度方向之剖視圖。 圖16係相對於基板而俯視本揭示之第2實施形態之場效電晶體之俯視圖。 圖17係於基板之厚度方向切斷本揭示之第3實施形態之場效電晶體之剖視圖。 圖18A係於基板之厚度方向切斷本揭示之第4實施形態之場效電晶體之剖視圖。 圖18B係相對於基板而俯視本揭示之第4實施形態之場效電晶體4之俯視圖。
1‧‧‧場效電晶體
200‧‧‧閘極電極
220‧‧‧絕緣膜
300‧‧‧汲極區域
340‧‧‧汲極電極
400‧‧‧源極區域
440‧‧‧源極電極
500‧‧‧半導體基板
520‧‧‧第1導電型區域
600‧‧‧第1區域
620‧‧‧第2區域
640‧‧‧提取電極

Claims (11)

  1. 一種場效電晶體，其包含：閘極電極，其位於半導體基板之第1導電型之特定區域；絕緣膜，其位於上述閘極電極與上述特定區域之間；第2導電型之源極區域，其位於在上述閘極電極之第1側的上述半導體基板；第2導電型之汲極區域，其位於在上述閘極電極之第2側的上述半導體基板，其中上述第2側與上述第1側對向；第1導電型之第1區域，其位於上述半導體基板，並與上述汲極區域直接鄰接，且上述第1區域具有較上述特定區域高之雜質濃度；第1導電型之第2區域，其相接於上述半導體基板之上表面；其中上述第2區域位於上述第2側，且上述第2區域具有較上述特定區域高之雜質濃度；及提取電極，其與上述第2區域連接。
  2. 如請求項1之場效電晶體，其中上述第2區域係相對於上述第1區域而位於在俯視時規定上述閘極電極之閘極長度之方向。
  3. 如請求項1之場效電晶體，其中上述第2區域係相對於上述第1區域而位於與在俯視時規定上述閘極電極之閘極長度之方向正交之方向。
  4. 如請求項1之場效電晶體，其中上述第2區域係較上述汲極區域淺。
  5. 如請求項1之場效電晶體，其中上述第2區域係與上述汲極區域隔開。
  6. 如請求項1之場效電晶體，其中上述第2區域係與上述第1區域及上述汲極區域皆鄰接。
  7. 如請求項1之場效電晶體，其進而具備：第2導電型之低濃度區域，其係位於上述閘極電極之上述第2側，其中上述低濃度區域係鄰接於上述汲極區域；上述低濃度區域具有較上述汲極區域低之雜質濃度；且上述第1區域係以在俯視時與上述低濃度區域非重合之方式而設。
  8. 如請求項1之場效電晶體，其中上述第1區域係以在俯視時與上述閘極電極非重合之方式而設。
  9. 如請求項1之場效電晶體，其進而具備：第2導電型之低濃度區域，其係位於上述閘極電極之上述第1側，其中上述低濃度區域係鄰接於上述源極區域；上述低濃度區域具有較上述源極區域低之雜質濃度。
  10. 一種半導體裝置，其包含場效電晶體，該場效電晶體具備：閘極電極，其位於半導體基板之第1導電型之特定區域；絕緣膜，其位於上述閘極電極與上述特定區域之間；第2導電型之源極區域，其位於在上述閘極電極之第1側的上述半導體基板；第2導電型之汲極區域，其位於在上述閘極電極之第2側的上述半導體基板，其中上述第2側與上述第1側對向；第1導電型之第1區域，其位於上述半導體基板，並與上述汲極區域直接鄰接，且上述第1區域具有較上述特定區域高之雜質濃度；第1導電型之第2區域，其相接於上述半導體基板之上表面；其中上述第2區域位於上述第2側，且上述第2區域具有較上述特定區域高之雜質濃度；及提取電極，其與上述第2區域連接。
  11. 一種場效電晶體，其包含：閘極電極，其位於半導體基板之第1導電型之特定區域；絕緣膜，其位於上述閘極電極與上述特定區域之間；第2導電型之源極區域，其位於在上述閘極電極之第1側的上述半導體基板；第2導電型之汲極區域，其位於在上述閘極電極之第2側的上述半導體基板，其中上述第2側與上述第1側對向；第1導電型之第1區域，其位於上述半導體基板，並與上述汲極區域直接鄰接，且上述第1區域具有較上述特定區域高之雜質濃度；第1導電型之第2區域，其相接於上述半導體基板之上表面；其中 上述第2區域位於上述第2側，且上述第2區域具有較上述特定區域高之雜質濃度；提取電極，其與上述第2區域連接；及第2導電型之低濃度區域，其鄰接於上述汲極區域且位於上述閘極電極之上述第2側；其中上述低濃度區域具有較上述汲極區域低之雜質濃度；且上述第1區域係以在俯視時與上述低濃度區域非重合之方式而設。
TW105129039A 2015-11-12 2016-09-08 場效電晶體及半導體裝置 TWI703702B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP??2015-221949 2015-11-12
JP2015221949A JP2017092297A (ja) 2015-11-12 2015-11-12 電界効果トランジスタ、および半導体装置

Publications (2)

Publication Number Publication Date
TW201724458A TW201724458A (zh) 2017-07-01
TWI703702B true TWI703702B (zh) 2020-09-01

Family

ID=58694965

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105129039A TWI703702B (zh) 2015-11-12 2016-09-08 場效電晶體及半導體裝置

Country Status (5)

Country Link
US (1) US10438943B2 (zh)
JP (1) JP2017092297A (zh)
CN (1) CN108352325B (zh)
TW (1) TWI703702B (zh)
WO (1) WO2017081916A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018125518A (ja) * 2017-02-03 2018-08-09 ソニーセミコンダクタソリューションズ株式会社 トランジスタ、製造方法
TWI747328B (zh) * 2020-06-15 2021-11-21 世界先進積體電路股份有限公司 半導體裝置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030227053A1 (en) * 2002-06-11 2003-12-11 Fujitsu Limited ESD protection circuit
TW200401452A (en) * 2002-06-27 2004-01-16 Sanyo Electric Co Semiconductor device and method for manufacture of the same
JP2007150125A (ja) * 2005-11-30 2007-06-14 Sharp Corp 半導体装置およびそれの製造方法
TW201017451A (en) * 2008-09-11 2010-05-01 Renesas Tech Corp Semiconductor integrated circuit device and a method of manufacturing the same
TW201101454A (en) * 2009-04-15 2011-01-01 Panasonic Corp Semiconductor device and manufacturing method thereof
TW201138053A (en) * 2010-01-06 2011-11-01 Seiko Instr Inc Semiconductor device
JP2012094565A (ja) * 2010-10-22 2012-05-17 Sharp Corp 半導体集積回路のｅｓｄ保護素子およびそのｅｓｄ保護回路
TW201349436A (zh) * 2012-01-24 2013-12-01 Seiko Instr Inc 半導體裝置
TW201417242A (zh) * 2012-09-10 2014-05-01 Renesas Electronics Corp 半導體裝置及其製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136405A (ja) * 1991-11-12 1993-06-01 Sony Corp 半導体装置
JPH06349852A (ja) * 1993-06-08 1994-12-22 Fuji Electric Co Ltd Ｍｏｓ型電界効果トランジスタ
JPH07321306A (ja) * 1994-03-31 1995-12-08 Seiko Instr Inc 半導体装置およびその製造方法
JP6349852B2 (ja) * 2014-03-27 2018-07-04 日立化成株式会社 研磨剤、研磨剤用貯蔵液及び研磨方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030227053A1 (en) * 2002-06-11 2003-12-11 Fujitsu Limited ESD protection circuit
JP2004015003A (ja) * 2002-06-11 2004-01-15 Fujitsu Ltd 半導体装置およびその製造方法，ｅｓｄ保護装置
TW200401452A (en) * 2002-06-27 2004-01-16 Sanyo Electric Co Semiconductor device and method for manufacture of the same
JP2007150125A (ja) * 2005-11-30 2007-06-14 Sharp Corp 半導体装置およびそれの製造方法
TW201017451A (en) * 2008-09-11 2010-05-01 Renesas Tech Corp Semiconductor integrated circuit device and a method of manufacturing the same
TW201101454A (en) * 2009-04-15 2011-01-01 Panasonic Corp Semiconductor device and manufacturing method thereof
TW201138053A (en) * 2010-01-06 2011-11-01 Seiko Instr Inc Semiconductor device
JP2012094565A (ja) * 2010-10-22 2012-05-17 Sharp Corp 半導体集積回路のｅｓｄ保護素子およびそのｅｓｄ保護回路
TW201349436A (zh) * 2012-01-24 2013-12-01 Seiko Instr Inc 半導體裝置
TW201417242A (zh) * 2012-09-10 2014-05-01 Renesas Electronics Corp 半導體裝置及其製造方法

Also Published As

Publication number Publication date
WO2017081916A1 (ja) 2017-05-18
TW201724458A (zh) 2017-07-01
CN108352325B (zh) 2021-08-24
US20190096871A1 (en) 2019-03-28
US10438943B2 (en) 2019-10-08
CN108352325A (zh) 2018-07-31
JP2017092297A (ja) 2017-05-25

Similar Documents

Publication Publication Date Title
TWI647843B (zh) 半導體裝置
CN100527410C (zh) 半导体产品的esd保护装置
KR101144025B1 (ko) 반도체 장치 및 그 제조 방법
KR101352685B1 (ko) Ｅｓｄ를 위한 수직 ｂｊｔ 및 ｓｃｒ
US10186507B2 (en) Electrostatic discharge protection structure and fabricating method thereof
JP4844621B2 (ja) トランジスタ型保護素子および半導体集積回路
JP2013008715A (ja) 半導体装置
KR20130085355A (ko) Esd 보호 회로
JP5525736B2 (ja) 半導体装置及びその製造方法
US20100084711A1 (en) Electrostatic discharge projection semiconductor device and method for manufacturing the same
CN107452729B (zh) 静电放电esd保护器件和半导体装置
KR101051684B1 (ko) 정전기 방전 보호소자 및 그 제조방법
US8723263B2 (en) Electrostatic discharge protection device
TWI703702B (zh) 場效電晶體及半導體裝置
JP5641879B2 (ja) 半導体装置
US9136373B2 (en) Semiconductor device and manufacturing method for the same
JP2012094797A (ja) 半導体装置及びその製造方法
JP4504664B2 (ja) 静電気放電保護素子及び静電気放電保護回路
JP2005259953A (ja) 半導体装置
TW201505157A (zh) 半導體裝置及其製造方法
JP5494519B2 (ja) トランジスタ型保護素子および半導体集積回路
JP2010212588A (ja) 半導体素子、半導体装置および半導体素子の製造方法
JP2011171662A (ja) 保護トランジスタおよび半導体集積回路
TWI609474B (zh) 靜電放電保護電路及其靜電放電保護的深次微米半導體元件
KR20060000891A (ko) 반도체 장치의 정전기 보호소자

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees