KR101144025B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

피보호 소자인 MOSFET 와 정전 보호용 MOSFET 를 동일 기판 상에 탑재하는 반도체 장치에 있어서, 높은 보호 능력을 구비하면서도 적은 공정 수로 제조할 수 있는 반도체 장치를 제공한다. 저농도 영역 (6, 15, 16), 게이트 전극 (11, 12, 13) 을 형성한 후, 전체면에 절연막을 성막한다. 그리고, 레지스트 패턴을 마스크로 에칭을 실시하여, 영역 (A1 및 A3) 내에 있어서는, 게이트 전극의 일부 상방으로부터 저농도 영역의 일부 상방에 걸쳐 오버랩되도록 잔존시키고 (21a, 21c), 영역 (A2) 내에 있어서는 게이트 전극의 측벽에 잔존시킨다 (21b). 그 후, 게이트 전극 (11 ～ 13) 및 절연막 (21a ～ 21c) 을 마스크로 하여 고농도 이온 주입을 실시한 후, 실리사이드화의 공정을 실시한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치에 관한 것으로, 특히 고내압 MOSFET, 저내압 MOSFET, 정전 보호용 MOSFET 를 혼재한 반도체 장치에 관한 것이다. 또, 본 발명은 이와 같은 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, 반도체 집적 회로 (IC : Integrated Circuit) 는, 정전 방전 (ESD : Electrostatic Discharge) 에 의해 발생하는 서지 전압에 약하여, 파괴되기 쉽다. 따라서, 통상적으로 서지 전압으로부터 IC 를 보호하기 위한 정전 보호용 회로가 IC 내에 형성되어 있다.
정전 보호용 회로의 일례로서, MOSFET 를 사용하는 것이 제안되어 있다. 예를 들어, 도 6 에 나타내는 회로예에서는, 정전 보호 회로로서 N 형 MOSFET (91) 를 구비하고, 피보호 회로인 내부 회로 (92) 와 병렬로 접속시키는 구성이다. 이 N 형 MOSFET (91) 는 소스와 게이트를 단락시키고 있어, 통상시 신호 선로 (SE) 에 통상적인 신호 전압 Vin 이 인가된 상태하에서는 오프 상태를 나타낸다. 그런데, 이 신호 선로 (SE) 에 Vin 보다 훨씬 큰 과전압 Vsur 이 인가되면, N 형 MOSFET (91) 의 드레인과 기판 사이의 pn 접합이 역바이어스되어, 브레이크다운이 발생한다. 이 때, 드레인 바로 아래에서 충돌 전리가 일어나, 다수의 홀이 발생함으로써, 기판의 전위가 상승한다. 그와 함께, 다수의 전자가 소스에서 기판으로 확산됨으로써 확산 전류가 발생한다. 이 확산 전류에 의해, 드레인을 컬렉터로 하고, 소스를 이미터로 하고, 반도체 기판을 베이스로 하는 기생 바이폴러 트랜지스터가 동작 상태가 된다 (스냅백 동작). 이 동작에 의해, 드레인에 인가된 과전압 Vsur 을, 기생 바이폴러 트랜지스터를 통하여, 소스가 접속된 접지선 (VSS) 으로 방전시킬 수 있다. 따라서, 과전압 Vsur 유래의 고전류가 내부 회로 (92) 내에 흐르지 않아, 내부 회로 (92) 를 보호할 수 있다.
가공 기술 미세화에 의한 기생 저항 (콘택트 저항) 의 증대는, IC 고속화의 방해가 되어 왔다. 그 대책으로서, 살리사이드 (Self Aligned Silicide) 기술에 의한 기생 저항의 저감은 필수가 되었다.
살리사이드 기술은, MOSFET 의 소스/드레인 영역 그리고 게이트 전극에 대하여, 자기 정합적으로 금속과 실리콘의 열적인 반응층 (실리사이드) 을 형성하는 기술이다. 금속과 실리콘을 반응시킴으로써, 통상적인 실리콘층 또는 폴리실리콘층과 비교하여 저항값을 저하시킬 수 있다.
그런데, 이 살리사이드 기술은, 상기 스냅백 동작 후의 MOSFET 를 이용하여 정전 보호를 실시하는 정전 보호 회로에 있어서는, 그 기능 발휘에 대하여 악영향을 미칠 우려가 있다.
도 7 은 브레이크다운 후의 N 형 MOSFET 에 있어서의 드레인 전압 (Vd) 과 드레인 전류 (Id) 의 관계를 나타내는 개념도이다. 드레인 전압 (Vd) 이 증가해 가면, 브레이크다운 전압 (Va) 에 있어서 MOSFET 의 브레이크다운이 발생하여, 기생 바이폴러 트랜지스터가 동작을 개시하는, 스냅백 현상이 발생한다. 이 때, 드레인 전압 (Vd) 과 드레인 전류 (Id) 가 부 (負) 의 상관을 갖는, 부성 (負性) 저항 영역이 나타난다 (도면 내
Figure 112010052780344-pat00001
참조). 그리고, 스냅백 현상이 발생한 후에는, 드레인 전압 (Vd) 과 드레인 전류 (Id) 가 정 (正) 의 상관을 갖는, 저항 영역 (도면 내
Figure 112010052780344-pat00002
참조) 이 형성된다.
소스/드레인 영역에 실리사이드층이 형성되어 있지 않은 경우, 도 7 의 (a) 에 나타내는 실선과 같이, 정저항 영역에 있어서의 Id-Vd 곡선의 기울기는 작다. 이것은 소스/드레인 영역 내의 저항 성분에서 유래하는 것이다. 그러나, 소스/드레인 영역에 실리사이드층이 형성되어 있는 경우, 당해 영역 내의 저항값이 크게 저하된다. 이 때문에, (b) 에 나타내는 파선과 같이, 정저항 영역에 있어서의 Id-Vd 곡선의 기울기가 (a) 와 비교하여 커진다.
이 때문에, 정전 보호용 MOSFET (91) 의 소스/드레인 영역에 실리사이드층이 형성되어 있는 경우, 신호 선로 (SE) 에 과전압 Vsur 이 인가되어, 스냅백 동작이 실행되면, 실리사이드층이 형성되어 있지 않은 경우와 비교하여, 그 저항값이 작기 때문에 MOSFET (91) 에 매우 높은 전류가 흐른다. 이것에 의해, 매우 큰 줄열이 발생하여, MOSFET (91) 가 파괴되기 쉬워진다. MOSFET (91) 가 일단 파괴되면, 이미 내부 회로 (92) 를 보호하는 기능을 갖지 않게 된다. 요컨대, MOSFET (91) 가 파괴되기 쉬워지는 결과, 내부 회로 (92) 의 보호 기능이 저하된다는 문제를 갖고 있다.
또, 고내압 MOSFET 에 있어서, 게이트 전극의 외측에 드리프트 영역을 형성하는 구조의 경우, 드리프트 영역이 실리사이드층에 의해 저저항화됨으로써, 전계 완화의 역할을 하지 않게 된다. 이 때문에, 살리사이드 기술과 고내압 MOSFET 를 조합하는 경우에는, 드리프트 영역을 게이트 전극하에 형성하는 구조, 이른바 「게이트 오버랩 구조」가 종래 사용되고 있다.
그러나, 이 구조는 게이트-드레인 사이 용량 또는 게이트-소스 사이 용량이 커져, 고속 동작에 불리해진다는 문제나, 게이트 전극 에지가 실리사이드 영역 또는 고농도의 소스/드레인 영역에 근접함으로써, GIDL (Gate Induced Leakage) 로 불리는, 드레인에서 기판으로 흐르는 리크 전류가 증대된다는 문제를 안고 있다.
이들 문제를 해소하기 위해, 게이트 전극의 외측에 드리프트 영역을 형성하는 구성으로 하면서도, 소정의 영역에 대해서만 실리사이드층을 형성하지 않도록 한 고내압 MOSFET 가 제안되어 있다 (예를 들어 일본 공개특허공보 평5-3173호 (이하 문헌 1 이라고 한다), 일본 공개특허공보 2004-47721호 (이하 문헌 2 라고 한다) 참조).
도 8 은 문헌 1 에 개시된 반도체 장치의 개략 단면도이며, 설명의 편의상, 제조 도상 (途上) 의 어느 공정의 시점에 있어서의 단면도를 나타내고 있다. 반도체 기판 (100) 상에는, 소자 분리 영역 (101) 에 의해, 영역 (B1 과 B2) 이 형성되어 있고, 영역 (B1) 내에 피보호 소자인 MOSFET (121), 영역 (B2) 내에 정전 보호용 MOSFET (122) 가 형성되어 있다.
도 8(a) 에 나타내는 바와 같이, MOSFET (121) 에 있어서는, 저농도의 확산 영역 (103) 의 상면 및 게이트 전극 (105) 의 상면에, 각각 실리사이드층 (107, 108) 이 형성되어 있다. 또한, 게이트 전극 (105) 및 실리사이드층 (108) 의 측벽에는 사이드 월 절연막 (106) 이 형성되어 있다. 104 는 게이트 산화막이다.
정전 보호용 MOSFET (122) 에 있어서도, 저농도의 확산 영역 (113) 의 상면 및 게이트 전극 (115) 의 상면에, 각각 실리사이드층 (117, 118) 이 형성되어 있다. 그러나, 확산 영역 (113) 의 상면을 완전히 실리사이드층 (117) 으로 덮는 것이 아니라, 게이트 전극 (115) 측의 일부 영역에는 실리사이드층 (117) 을 형성하지 않은 부분을 형성한다. 즉, 실리사이드층 (117) 과 게이트 전극 (115) 에 수평 방향의 이간 영역 (X1) 을 형성한다. 또한, MOSFET (122) 에 있어서, 114 는 게이트 산화막, 116 은 사이드 월 절연막이다.
이와 같은 구성으로 하기 위해, 실리사이드층 (117) 을 형성하는 공정의 전 (前) 단계에 있어서, 미리 실리사이드층 (117) 을 형성하지 않고자 하는 영역에 절연막 (실리사이드 블록) (120) 을 성막해 두고, 이 상태에서 실리사이드화를 실시한다. 이로써, 확산 영역 (113) 의 일부만을 실리사이드화시킬 수 있다.
또한, 실제의 공정으로는, 실리사이드층 (108) 과 실리사이드층 (118) 을 동시에 형성하고, 그 후, 절연막 (120) 을 형성한 후, 실리사이드층 (107) 과 실리사이드층 (117) 을 동시에 형성한다. 일례로는, 실리사이드층 (108) 과 실리사이드층 (118) 을 텅스텐실리사이드로 형성하고, 실리사이드층 (107) 과 실리사이드층 (117) 을 티탄실리사이드로 형성한다.
그 후, 도 8(b) 에 나타내는 바와 같이, 절연막 (120) 을 제거한 후, 고농도의 불순물 이온을 주입함으로써, 고농도 확산 영역 (소스/드레인 영역) (102, 112) 을 각각 형성함과 함께, 게이트 전극 (105, 115) 에 대하여 불순물 도프를 실시한다. 이로써, MOSFET (121) 에 있어서는, 소스/드레인 영역 (102) 이 완전히 실리사이드층 (107) 으로 덮이지만, 보호 소자로서의 MOSFET (122) 에 있어서는, 소스/드레인 영역 (112) 은, 일부 실리사이드층 (117) 이 덮이지 않은 영역 (X1) 이 형성된다. 이로써, 스냅백 동작 후의 저항값이 대폭 저하되는 것을 억제할 수 있다.
도 9 는 문헌 2 에 개시된 구성의 개략 단면도이며, 설명의 편의상, 제조 도상의 어느 공정의 시점에 있어서의 단면도를 나타내고 있다. 또한, 도 9 에서는 정전 보호용 MOSFET 만을 도시하고 있다.
반도체 기판 (200) 상에 소자 분리 영역 (201), 게이트 산화막 (204), 게이트 전극 (205) 을 형성한 후, 먼저 저농도 이온 주입을 실시한다. 이 이온 주입에 의해, 소스측의 저농도 영역 (202) 및 드레인측에 있어서 LDD 영역이 되는 저농도 영역 (203) 이 형성된다. 다음으로, 사이드 월 절연막 (208) 을 형성한 후, 도 9(a) 에 나타내는 바와 같이 레지스트 패턴 (220) 을 사용하여 고농도 이온 주입을 실시한다. 이 이온 주입에 의해, 저농도 영역 (203) 측에는 게이트 전극 (205) 의 에지로부터 수평 방향으로 X2 만큼 이간된 위치에 드레인 (206) 이 형성된다. 이 때, 동시에 소스 (207) 가 형성되고, 게이트 전극 (205) 에 대하여 불순물 도프가 된다.
그 후, 레지스트 패턴 (220) 을 제거한 후, 도 9(b) 에 나타내는 바와 같이, 드레인 (206) 의 상면, 소스 (207) 의 상면, 그리고 게이트 전극 (205) 의 상면의 일부가 노출되는 패터닝 형상으로, 실리사이드 블록으로서의 절연막 (212) 을 형성하고, 실리사이드화를 실시한다. 이로써, 드레인 (206) 의 상층, 소스 (207) 의 상층 및 게이트 전극 (205) 의 상층에, 각각 실리사이드층 (209, 210, 211) 이 형성된다.
이 경우에도, 도 8 과 동일하게, 실리사이드층이 덮이지 않은 확산 영역 (203) 이 이간 영역 (X2) 내에 형성되기 때문에, 스냅백 동작 후의 저항값이 대폭 저하되는 것을 억제할 수 있다.
그러나, 문헌 1 에 기재한 방법에 의한 경우, 실리사이드화를 2 회로 나누어 실행할 필요가 있는 데다가, 실리사이드 블록용 절연막 (120) 을 별도 성막할 필요가 있어, 공정 수 및 제조 비용이 크게 증가한다.
또, 문헌 2 에 기재한 방법에 의한 경우에도, 실리사이드 블록용 절연막 (212) 을 별도 성막할 필요가 있어, 공정 수 및 제조 비용이 크게 증가한다. 추가하여, 이 절연막 (212) 은, 이미 형성되어 있는 드레인 영역 (206) 을 덮지 않도록 위치 맞춤을 할 필요가 있어, 자기 정합적으로 형성되는 것은 아니다. 이 때문에, 위치 맞춤을 위한 얼라이먼트 마진을 확보할 필요가 있어, 트랜지스터 사이즈의 확대를 초래한다.
본 발명은, 이와 같은 문제점을 근거로 하여, 피보호 소자인 MOSFET 와 정전 보호용 MOSFET 를 동일 기판 상에 탑재하는 반도체 장치에 있어서, 높은 보호 능력을 구비하면서도 적은 공정 수로 제조할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다. 특히, 반도체 기판 상에 고내압의 MOSFET 와 정전 보호용 MOSFET 를 탑재하는 반도체 장치를 실현할 때에 유용하다.
상기 목적을 달성하기 위해, 본 발명의 반도체 장치는, 고내압의 제 1 MOSFET, 저내압의 제 2 MOSFET, 및 정전 보호용 제 3 MOSFET 를 동일 반도체 기판 상에 탑재한 반도체 장치로서, 소자 분리 영역에 의해 획정된 제 1 ～ 제 3 영역 내에, 각각 상기 제 1 ～ 제 3 MOSFET 가 형성되어 있고,
상기 제 1 영역 내에는, 웰 영역과, 그 표면 지점에 이간되어 형성된 제 1 저농도 확산 영역과, 상기 반도체 기판 상에 고내압의 게이트 산화막을 개재하여 상기 제 1 저농도 확산 영역의 이간 영역의 상방에 위치하도록 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극의 일부 상방으로부터 상기 제 1 저농도 확산 영역의 일부 상방에 걸쳐 오버랩되는 제 1 절연막과, 상방에 상기 제 1 절연막이 형성되어 있지 않은 상기 제 1 저농도 확산 영역의 표면 위치에 형성된 제 1 고농도 확산 영역과, 상방에 상기 제 1 절연막이 형성되어 있지 않은 지점에 있어서의 상기 제 1 게이트 전극의 상층 및 상기 제 1 고농도 확산 영역의 상층에 형성된 제 1 실리사이드층을 갖고,
상기 제 2 영역 내에는, 웰 영역과, 그 표면 지점에 이간되어 형성된 제 2 저농도 확산 영역과, 상기 반도체 기판 상에 저내압의 게이트 산화막을 개재하여 상기 제 2 저농도 확산 영역의 이간 영역의 상방에 위치하도록 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극의 측벽에 형성된 제 2 절연막과, 상방에 상기 제 2 절연막이 형성되어 있지 않은 상기 제 2 저농도 확산 영역의 표면 위치에 형성된 제 2 고농도 확산 영역과, 상기 제 2 게이트 전극의 상층 및 상기 제 2 고농도 확산 영역의 상층에 형성된 제 2 실리사이드층을 갖고,
상기 제 3 영역 내에는, 웰 영역과, 그 표면 지점에 이간되어 형성된 제 3 저농도 확산 영역과, 상기 반도체 기판 상에 게이트 산화막을 개재하여 상기 제 3 저농도 확산 영역의 이간 영역의 상방에 위치하도록 형성된 제 3 게이트 전극과, 상기 제 3 게이트 전극의 일부 상방으로부터 상기 제 3 저농도 확산 영역의 일부 상방에 걸쳐 오버랩되는 제 3 절연막과, 상방에 상기 제 3 절연막이 형성되어 있지 않은 상기 제 3 저농도 확산 영역의 표면 위치에 형성된 제 3 고농도 확산 영역과, 상방에 상기 제 3 절연막이 형성되어 있지 않은 지점에 있어서의 상기 제 3 게이트 전극의 상층 및 상기 제 3 고농도 확산 영역의 상층에 형성된 제 3 실리사이드층을 갖는 것을 특징으로 한다.
이와 같이 구성함으로써, 제 1 ～ 제 3 절연막을 동일 공정으로 형성할 수 있고, 이들은 통상적인 사이드 월 절연막의 형성 공정에 의해 실현할 수 있다. 그리고, 이 제 1 ～ 제 3 절연막을 형성한 후에 실리사이드화를 실시함으로써, 당해 절연막이 실리사이드 블록으로서의 기능을 한다.
요컨대, 본 발명의 반도체 장치에 의하면, 사이드 월 절연막에 실리사이드 블록의 기능을 추가할 수 있기 때문에, 실리사이드 블록을 위한 절연막을 별도 형성할 필요가 없다. 이로써, 제조시의 공정 수를 종래보다 삭감시킬 수 있다.
또한, 이 제 1 ～ 제 3 절연막을 마스크로 하여 고농도 이온 주입을 실시함으로써, 제 1 ～ 제 3 고농도 확산 영역을 형성할 수 있다. 요컨대, 제 1 ～ 제 3 절연막의 형성시에 위치 맞춤을 실시해 두면, 소스/드레인 영역을 구성하는 제 1 ～ 제 3 고농도 확산 영역은 자기 정합적으로 형성된다. 따라서, 종래보다 프로세스시의 편차를 고려할 필요가 있는 인자가 감소하기 때문에, 확보해야 할 얼라이먼트 마진을 줄일 수 있다.
이 때, 제 1 및 제 3 게이트 전극은, 그 상방이 일부 개구되어 있기 때문에, 제 1 ～ 제 3 고농도 확산 영역을 형성하기 위한 이온 주입과 동시에, 게이트 전극에 대한 불순물 도프를 실시할 수 있게 된다.
또한, 제 1 절연막을, 좌우 어느 일방만, 상기 제 1 게이트 전극의 일부 상방으로부터 상기 제 1 저농도 확산 영역의 일부 상방에 걸쳐 오버랩되는 구성으로 해도 된다. 이와 같이 함으로써, 제 1 MOSFET 의 전압 인가 방향이 일 방향으로 고정되어 있는 경우에도 대응할 수 있다.
또, 제 1 ～ 제 3 저농도 확산 영역을, 제 1 ～ 제 3 고농도 확산 영역보다 충분히 낮은 (예를 들어 1 자릿수 이상 낮은) 불순물 농도로 하는 것이 바람직하다. 이와 같이 함으로써, 특히 제 3 저농도 확산 영역 내의 저항률이 상승하기 때문에, 제 3 저농도 확산 영역에 오버랩시키는 제 3 절연막의 폭을 축소시켜도 어느 정도의 저항값을 확보할 수 있다. 요컨대, 스냅백 동작시에 대전류가 흐르는 사태를 초래하지 않고, 제 3 저농도 확산 영역의 수평 방향의 폭을 축소화시킬 수 있어, 장치 사이즈의 축소화가 도모된다.
본 발명에 의하면, 피보호 소자인 MOSFET 와 정전 보호용 MOSFET 를 동일 기판 상에 탑재하는 반도체 장치에 있어서, 스냅백 동작 후에 현저히 높은 전류가 발생하는 사태를 초래하지 않고, 높은 보호 능력을 구비하면서도 적은 공정 수로 제조할 수 있는 반도체 장치가 실현된다.
도 1 은 본 발명의 반도체 장치의 개략 단면도이다.
도 2 는 본 발명의 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.
도 3 은 본 발명의 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.
도 4 는 본 발명의 반도체 장치의 제조 공정을 나타내는 공정 단면도이다.
도 5 는 본 발명의 반도체 장치의 다른 개략 단면도이다.
도 6 은 정전 보호 회로를 포함하는 회로예이다.
도 7 은 브레이크다운 후의 N 형 MOSFET 에 있어서의 드레인 전압 (Vd) 과 드레인 전류 (Id) 의 관계를 나타내는 개념도이다.
도 8 은 종래의 반도체 장치의 개략 단면도이다.
도 9 는 종래의 반도체 장치의 다른 개략 단면도이다.
(구조)
도 1 에 본 발명의 반도체 장치의 개략 단면도를 나타낸다. 본 반도체 장치는, 동일 반도체 기판 (1) 상에 3 개 영역 (A1 ～ A3) 을 갖고, 각 영역 내에 각각 상이한 MOSFET 가 형성된다. 영역 (A1) 이 제 1 영역에, 영역 (A2) 이 제 2 영역에, 영역 (A3) 이 제 3 영역에 각각 대응한다.
그리고, 영역 (A1) 내에는 고내압 MOSFET (61) 가, 영역 (A2) 내에는 저내압 MOSFET (62) 가, 영역 (A3) 내에는 정전 보호 소자로서의 MOSFET (63) 가 각각 형성된다. 이하에 있어서, 정전 보호 소자로서의 MOSFET 를, 「정전 보호 MOSFET」라고 한다. 고내압 MOSFET (61) 가 제 1 MOSFET 에, 저내압 MOSFET (62) 가 제 2 MOSFET 에, 정전 보호 MOSFET (63) 가 제 3 MOSFET 에 각각 대응한다. 또한, 여기서는 각 MOSFET 가 N 형의 MOSFET 인 것으로 한다.
본 실시형태에서는, 정전 보호 MOSFET (63) 를 저내압 MOSFET (62) 의 보호용 소자인 것으로 한다. 요컨대, 여기서는, 정전 보호 MOSFET (63) 는, 저내압 MOSFET (62) 와 동일하게, 저내압의 P 형 웰 (4) 상에 형성된다.
고내압 MOSFET (61) 는, 고내압의 P 형 웰 (3) 상에 형성된다. P 형 웰 (3) 의 표면 영역에는, 일부 이간을 갖고 저농도 N 형의 드리프트 영역 (6) 이 형성된다. 드리프트 영역 (6) 이 제 1 저농도 확산 영역에 대응한다.
또, 고내압 MOSFET (61) 는, P 형 웰 (3) 의 상면에 고내압용 게이트 산화막 (5) 을 개재하여 게이트 전극 (11) 을 갖는다. 이 게이트 전극 (11) 은, 이간된 드리프트 영역 (6) 사이에 끼워지는 영역, 그리고 드리프트 영역 (6) 의 일부 상방에 오버랩되도록 형성되어 있다. 게이트 전극 (11) 이 제 1 게이트 전극에 대응한다.
드리프트 영역 (6) 의 표면 영역 중, 게이트 전극 (11) 과는 반대측의 소자 분리 영역 (2) 측의 일부 영역에, 고농도 N 형의 소스/드레인 영역 (31) 이 형성되어 있다. 이 소스/드레인 영역 (31) 의 상면에는, 실리사이드층 (41) 이 형성되어 있다. 소스/드레인 영역 (31) 이 제 1 고농도 확산 영역에 대응한다.
고내압 MOSFET (61) 는, 게이트 전극 (11) 의 일부 상면, 그리고 표면에 소스/드레인 영역 (31) 이 형성되어 있지 않은 드리프트 영역 (6) 의 상방에 오버랩되도록, 절연막 (21a) 을 갖는다. 이 절연막 (21a) 은, 단순히 게이트 전극 (11) 의 측벽 부분에 수직 방향으로 형성되어 있을 뿐만 아니라, 반도체 기판 (1) 과 평행한 수평 방향으로도 어느 정도 신장되도록 형성되어 있다. 이 절연막 (21a) 에 의해, 게이트 전극 (11) 과 소스/드레인 영역 (31) 상의 실리사이드층 (41) 의 수평 방향의 이간 (d1) 이 확보되어 있다.
그리고, 이 절연막 (21a) 은 게이트 전극 (11) 의 상면을 완전히 덮는 것이 아니라, 에지로부터 일정한 폭을 가진 영역에만 형성되고, 그 중앙부에는 형성되어 있지 않다. 이 절연막 (21a) 이 형성되어 있지 않은 게이트 전극 (11) 의 상면에는, 실리사이드층 (42) 이 형성되어, 접촉 저항의 저감에 기여하고 있다. 또한, 실리사이드층 (41 및 42) 이 제 1 실리사이드층에 대응하고, 절연막 (21a) 이 제 1 절연막에 대응한다.
고농도 MOSFET (61) 내에 형성되는 드리프트 영역 (6) 은, 전계 완화 효과를 발휘시키기 위해 형성되는 것인데, 이 효과가 발휘되기 위해서는, 게이트 전극 (11) 하방과 소스/드레인 영역 (31) 사이에, 어느 정도의 수평 방향의 이간을 필요로 한다. 도 1 의 구성에서는, 이간 영역 (d1) 에 형성된 드리프트 영역 (6) 의 존재에 의해, 소스/드레인 영역 (31) 과 게이트 전극 (11) 사이에 고전계가 발생하는 것을 완화시킬 수 있다.
그러나, 이 이간을 확보해도, 이 이간 위치에서의 드리프트 영역 (6) 의 상면에 실리사이드층 (41) 이 형성되면, 소스/드레인 영역 (31) 이 드리프트 영역 (6) 과 함께 동일한 실리사이드층 (41) 의 하층에 형성되게 되어, 이 위치에서 양자의 전위에 거의 차이가 없어진다. 요컨대 이 때, 게이트 전극 (11) 사이의 전계를 완화시킨다는 드리프트 영역 (6) 의 기능을 충분히 발휘시킬 수 없게 된다.
그 때문에, 본 발명의 반도체 장치에 있어서는, 도 1 에 나타내는 바와 같이, 소스/드레인 영역 (31) 이 형성되어 있지 않은 드리프트 영역 (6) 의 상면에는 실리사이드층 (41) 이 형성되지 않고, 그 대신에 절연막 (21a) 이 형성되어 있다.
그리고, 게이트 전극 (11), 절연막 (21a), 실리사이드층 (41, 42) 을 덮도록 층간 절연막 (51) 이 형성되어 있고, 이 층간 절연막 (51) 내에는, 소스/드레인 영역 (31) 상의 실리사이드층 (41) 과 전기적으로 접속시키기 위한 콘택트 전극 (52) 이 형성되어 있다. 그리고, 층간 절연막 (51) 의 상층에는, 콘택트 전극 (52) 과 전기적으로 접속된 배선층 (55) 이 형성된다. 또한, 도시하지 않지만, 게이트 전극 (11) 상의 실리사이드층 (42) 과 전기적으로 접속시키기 위한 콘택트 전극도, 다른 위치에서 형성되어 있다.
저내압 MOSFET (62) 는, 영역 (A2) 내에 있어서의 저내압의 P 형 웰 (4) 상에 형성된다. P 형 웰 (4) 의 표면 영역에는, 일부 이간을 갖고 저농도 N 형의 LDD 영역 (15) 이 형성된다. LDD 영역 (15) 이 제 2 저농도 확산 영역에 대응한다.
저내압 MOSFET (62) 는, P 형 웰 (4) 의 상면에 저내압용 게이트 산화막 (8) 을 개재하여 게이트 전극 (12) 을 갖는다. 이 게이트 전극 (12) 은, 이간된 저농도 LDD 영역 (15) 사이에 끼워지는 영역, 그리고 저농도 LDD 영역 (15) 의 일부 상방에 오버랩되도록 형성되어 있다. 게이트 전극 (12) 이 제 2 게이트 전극에 대응한다.
저농도 LDD 영역 (15) 의 표면 영역 중, 게이트 전극 (12) 과는 반대측의 소자 분리 영역 (2) 측의 일부 영역에, 고농도 N 형의 소스/드레인 영역 (32) 이 형성되어 있다. 이 소스/드레인 영역 (32) 의 상면에는, 실리사이드층 (43) 이 형성되어 있다. 또, 게이트 전극 (12) 의 상면에도 실리사이드층 (44) 이 형성되어 있다. 소스/드레인 영역 (32) 이 제 2 고농도 확산 영역에 대응하고, 실리사이드층 (43 및 44) 이 제 2 실리사이드층에 대응한다.
저내압 MOSFET (62) 는, 게이트 전극 (12) 의 측벽 부분에 절연막 (21b) 을 갖는다. 이 절연막 (21b) 은, 표면에 소스/드레인 영역 (32) 이 형성되어 있지 않은 저농도 LDD 영역 (15) 의 상방에 오버랩되도록 형성되어 있다. 단, 이 절연막 (21b) 은, 고내압 MOSFET (61) 가 구비하는 절연막 (21a) 과 비교하여, 수평 방향의 확대는 적다. 즉, 게이트 전극 (12) 의 상면에는 거의 또는 완전히 형성되지 않고, 절연막 (21b) 이 게이트 산화막에 접촉하는 높이 위치에서도, 절연막 (21a) 과 비교하여 수평 방향의 신장은 작다. 절연막 (21b) 이 제 2 절연막에 대응한다.
저내압 MOSFET (62) 내에 형성되는 LDD 영역 (15) 도, 고농도 MOSFET (61) 내에 형성되는 드리프트 영역 (6) 과 동일하게, 게이트 전극 (12) 과 소스/드레인 영역 (32) 사이에 고전계가 발생하는 것을 완화시킬 목적으로 형성되는 것이다. 그러나, 저내압 MOSFET (62) 는, 고내압 MOSFET (61) 와 비교하여 요구되는 내압이 낮다. 이 때문에, 점유 면적의 축소화를 도모하기 위해, 저내압 MOSFET (62) 에 있어서는, 고내압 MOSFET (61) 와 비교하여, 게이트 전극과 소스/드레인 영역의 수평 방향의 이간 거리가 짧게 되어 있다. 그리고, 저내압 MOSFET (61) 의 경우, 그 이간의 확보를 게이트 전극 (12) 의 측벽에 형성되는 절연막 (21b) 에 의해 실현하고 있다.
상기의 층간 절연막 (51) 은, 게이트 전극 (12), 절연막 (21b), 실리사이드층 (43, 44) 을 덮도록 형성되어 있고, 이 층간 절연막 (51) 내에는, 소스/드레인 영역 (32) 상의 실리사이드층 (43) 과 전기적으로 접속시키기 위한 콘택트 전극 (53) 이 형성되어 있다. 그리고, 층간 절연막 (51) 의 상층에는, 콘택트 전극 (53) 과 전기적으로 접속된 배선층 (56) 이 형성된다. 또한, 도시하지 않지만, 게이트 전극 (12) 상의 실리사이드층 (44) 과 전기적으로 접속시키기 위한 콘택트 전극도, 다른 위치에서 형성되어 있다.
저내압의 정전 보호 MOSFET (63) 는, 영역 (A3) 내에 있어서의 저내압의 P 형 웰 (4) 상에 형성된다. P 형 웰 (4) 의 표면 영역에는, 일부 이간을 갖고 저농도 N 형의 LDD 영역 (16) 이 형성된다. LDD 영역 (16) 이 제 3 저농도 확산 영역에 대응한다.
정전 보호 MOSFET (63) 는, P 형 웰 (4) 의 상면에 저내압용 게이트 산화막 (9) 을 개재하여 게이트 전극 (13) 을 갖는다. 이 게이트 전극 (13) 은, 이간된 저농도 LDD 영역 (16) 사이에 끼워지는 영역, 그리고 저농도 LDD 영역 (16) 의 일부 상방에 오버랩되도록 형성되어 있다. 게이트 전극 (13) 이 제 3 게이트 전극에 대응한다.
저농도 LDD 영역 (16) 의 표면 영역 중, 게이트 전극 (13) 과는 반대측의 소자 분리 영역 (2) 측의 일부 영역에, 고농도 N 형의 소스/드레인 영역 (33) 이 형성되어 있다. 이 소스/드레인 영역 (33) 의 상면에는, 실리사이드층 (45) 이 형성되어 있다. 소스/드레인 영역 (33) 이 제 3 고농도 확산 영역에 대응한다.
정전 보호 MOSFET (63) 는, 게이트 전극 (13) 의 일부 상면, 그리고 표면에 소스/드레인 영역 (33) 이 형성되어 있지 않은 저농도 LDD 영역 (16) 의 상방에 오버랩되도록, 절연막 (21c) 을 갖는다. 이 절연막 (21c) 은, 단순히 게이트 전극 (13) 의 측벽 부분에 수직 방향으로 형성되어 있을 뿐만 아니라, 반도체 기판 (1) 과 평행한 수평 방향으로도 어느 정도 신장되도록 형성되어 있다. 이 절연막 (21c) 에 의해, 게이트 전극 (13) 과 소스/드레인 영역 (33) 상의 실리사이드층 (45) 의 수평 방향의 이간 (d3) 이 확보되고 있다.
상기 서술한 바와 같이, 정전 보호용 MOSFET 에 있어서는, 확산 영역에 실리사이드층이 형성되면, 스냅백 동작 후의 기생 트랜지스터의 저항값이 현저히 저하되기 때문에, 과전압이 인가되면 고전류가 흘러 용이하게 파괴된다. 이 때문에, 본 발명에 있어서의 반도체 장치에서는, 영역 (A3) 내에 있어서, 확산 영역인 저농도 LDD 영역 (16) 에 대해서는 실리사이드층 (45) 을 형성하지 않도록 함으로써, 소스/드레인 영역 (33) 과 게이트 전극 (13) 사이, 즉 이간 영역 (d3) 의 위치에, 실리사이드층 (45) 이 형성되어 있지 않은 저농도 LDD 영역 (16) 을 형성하고 있다. 이로써, 스냅백 동작 후의 저항값이 대폭 저하되는 것을 억제할 수 있다.
그리고, 이 절연막 (21c) 은, 게이트 전극 (13) 의 상면을 완전히 덮는 것이 아니라, 에지로부터 일정한 폭을 가진 영역에만 형성되고, 그 중앙부에는 형성되어 있지 않다. 이 절연막 (21c) 이 형성되어 있지 않은 게이트 전극 (13) 의 상면에는, 실리사이드층 (46) 이 형성되어 있다. 또한, 실리사이드층 (45 및 46) 이 제 3 실리사이드층에 대응하고, 절연막 (21c) 이 제 3 절연막에 대응한다.
상기의 층간 절연막 (51) 은, 게이트 전극 (13), 절연막 (21c), 실리사이드층 (45, 46) 을 덮도록 형성되어 있고, 이 층간 절연막 (51) 내에는, 소스/드레인 영역 (33) 상의 실리사이드층 (45) 과 전기적으로 접속시키기 위한 콘택트 전극 (54) 이 형성되어 있다. 그리고, 층간 절연막 (51) 의 상층에는, 콘택트 전극 (54) 과 전기적으로 접속된 배선층 (57) 이 형성된다. 또한, 도시하지 않지만, 게이트 전극 (13) 상의 실리사이드층 (46) 과 전기적으로 접속시키기 위한 콘택트 전극도, 다른 위치에서 형성되어 있다. 또, 정전 보호 MOSFET (63) 는, 통상시에는 오프 상태로 하기 위해, 게이트 전극 (13) 과 소스/드레인 영역 (33) 내의 일방의 확산 영역 (소스) 을 전기적으로 접속시키고 있다.
도 1 의 구성에 의하면, 고내압 MOSFET (61) 는 저내압 MOSFET (62) 보다 고내압을 실현할 수 있고, 정전 보호 MOSFET (63) 는 용이하게 파괴되지 않고 저내압 MOSFET (62) 를 과전압으로부터 보호할 수 있다. 그리고, 이하에 설명하는 바와 같이, 절연막 (21a, 21b, 21c) 은 전부 동일한 공정으로 형성할 수 있기 때문에, 실리사이드 블록으로서의 절연막을 형성하기 위한 공정을 별도 추가할 필요가 없다. 또, 실리사이드층 (41 ～ 46) 도 동일한 공정으로 형성되기 때문에, 게이트 전극의 상층에 형성하는 실리사이드층과 소스/드레인 영역의 상층에 형성하는 실리사이드층을 별도 공정으로 형성할 필요가 없다. 이 때문에, 종래 기술과 비교하여 대폭 적은 공정 수로 제조할 수 있게 된다.
또한, 절연막 (21a, 21b, 21c) 은 각각 소스/드레인 영역 (31, 32, 33) 을 형성하기 위한 마스크로서 기능한다. 따라서, 절연막 (21a, 21c) 을 형성하는 시점에서 레지스트 패턴을 형성할 때에 위치 맞춤을 실시해 두면, 소스/드레인 영역은 자기 정합적으로 형성된다. 따라서, 종래 기술보다 프로세스시의 편차를 고려할 필요가 있는 인자가 감소하기 때문에, 확보해야 할 얼라이먼트 마진을 줄일 수 있다. 이하에서는, 절연막 (21a, 21b, 21c) 을 적절히 「마스크 절연막」이라고 총칭하는 경우가 있다.
또한, 도 1 에서는, P 형 반도체 기판 (1) 상에 N 형 MOSFET 가 형성되는 경우에 대해 설명하였지만, 각 불순물 이온의 도전형을 반전시킴으로써, P 형 MOSFET 가 형성되는 경우에도 동일하게 설명할 수 있다.
(제법)
본 반도체 장치의 제조 방법에 대해, 도 2 ～ 도 4 에 모식적으로 나타내는 공정 단면도를 참조하여 설명한다. 또한, 지면의 사정상, 공정 단면도를 3 개 도면으로 나눴다. 또, 설명의 편의상, 각 공정에 #1 ～ #15 의 단계 번호를 부기 (付記) 하고 있다.
먼저, 도 2(a) 에 나타내는 바와 같이, P 형 반도체 기판 (1) 상에, 공지된 STI (Shallow Trench Isolation) 기술을 이용하여, 깊이 0.3 ～ 1.0 ㎛ 정도의 소자 분리 영역 (2) 을 형성한다 (단계 #1). 이로써, 소자 분리 영역 (2) 에 의해 구획된 활성 영역이 형성된다.
본 발명의 반도체 장치는, 고내압 MOSFET, 저내압 MOSFET 및 정전 보호 소자로서의 MOSFET (이하, 정전 보호 MOSFET 라고 한다) 의 3 가지 소자를 동일 기판 상에 혼재하는 구성이다. 이 때문에, 단계 #1 에 있어서는, 적어도 3 개 영역 이상의 활성 영역을 형성한다. 도 2(a) 에서는, 3 개의 활성 영역을 형성하는 경우를 도시하고 있으며, 각각이 영역 (A1, A2, A3) 내에 형성되어 있는 것으로 한다.
또한, 본 실시형태에서는, 영역 (A1) 이 고내압 MOSFET 를 형성하기 위한 영역, 영역 (A2) 이 저내압 MOSFET 를 형성하기 위한 영역, 영역 (A3) 이 정전 보호 MOSFET 를 형성하기 위한 영역이다. 즉, 각 영역 (A1 ～ A3) 내에 형성된 활성 영역은, 각각의 영역에 형성되는 MOSFET 의 활성 영역으로서 이용된다.
다음으로, 도 2(b) 에 나타내는 바와 같이, 영역 (A1) 내에 고내압용 P 형 웰 (3) 을, 영역 (A2 및 A3) 내에 저내압용 P 형 웰 (4) 을 각각 형성한다 (단계 #2). 구체적으로는, 각각의 웰 형성에 있어서, P 형 불순물 이온 (예를 들어 B 이온) 을 주입한 후, 열처리를 실시함으로써 실시한다. 영역 (A2 및 A3) 에 대하여 동시에 이온 주입을 실시함으로써, 저내압 MOSFET 와 정전 보호 MOSFET 가 P 형 웰 (4) 을 공용한다. 그 후, 전체면에 고내압용 게이트 산화막 (5) 을 열 산화법 또는 CVD 법에 의해 막두께 30 ～ 60 ㎚ 정도 성막한다 (단계 #3).
다음으로, 도 2(c) 에 나타내는 바와 같이, 고내압용 웰 (3) 의 일부 표면에 이온 주입을 실시함으로써, 고내압 MOSFET 용 드리프트 영역 (6) 을 형성한다 (단계 #4). 구체적으로는, 이온 주입을 실시하지 않는 영역, 즉, 영역 (A2 및 A3) 내의 전체면과 영역 (A1) 내의 일부에 레지스트 패턴 (7) 을 형성한 상태에서, N 형 불순물 이온 (예를 들어 P 이온) 을 도스량 5 × 1012 ions/㎠, 주입 에너지 100 keV 로 주입한다. 그 후, 레지스트 패턴 (7) 을 제거한다.
다음으로, 도 2(d) 에 나타내는 바와 같이, 저내압용 웰 (4) 상에 형성되어 있던 고내압용 게이트 산화막 (5) 을 제거한 후 (단계 #5), 당해 영역에 저내압용 게이트 산화막을 열 산화법에 의해 막두께 7 ㎚ 정도 성장시킨다 (단계 #6). 구체적으로는, 영역 (A2) 내에 저내압용 게이트 산화막 (8) 을, 영역 (A3) 내에 게이트 산화막 (9) 을 형성한다.
다음으로, 도 3(a) 에 나타내는 바와 같이, 영역 (A1) 내의 게이트 산화막 (5) 상의 소정 영역, 영역 (A2) 내의 게이트 산화막 (8) 상의 소정 영역, 영역 (A3) 내의 게이트 산화막 (9) 상의 소정 영역에, 각각 폴리실리콘으로 구성된 게이트 전극 (11, 12, 13) 을 형성한다 (단계 #7). 구체적으로는, 폴리실리콘막을 전체면에 성막한 후, 에칭 처리를 실시하여 형성한다.
다음으로, 도 3(b) 에 나타내는 바와 같이, 저내압용 웰 (4) 의 일부 표면에 이온 주입을 실시함으로써, 저내압 MOSFET 용 저농도 LDD 영역 (15), 그리고 정전 보호 MOSFET 용 LDD 영역 (16) 을 형성한다 (단계 #8). 구체적으로는, 이온 주입을 실시하지 않는 영역, 즉 영역 (A1) 전체면에 레지스트 패턴 (17) 을 형성한 상태에서, N 형 불순물 이온 (예를 들어 P 이온) 을 도스량 2 × 1013 ions/㎠, 주입 에너지 20 keV 로 주입한다. 저내압용 웰 (4) 상에는, 게이트 전극 (12, 13) 이 형성되어 있기 때문에, 이 게이트 전극이 마스크가 되어 당해 게이트 전극의 하방에는 이온 주입이 되지 않고, 그 외측에 주입된다.
다음으로, 도 3(c) 에 나타내는 바와 같이, 절연막 (21) 을 전체면에 성막한다 (단계 #9). 구체적으로는, 예를 들어 SiN 또는 SiO2 로 구성되는 절연막을 CVD 법에 의해 100 ㎚ 정도 성장시킨다. 이 절연막 (21) 이 마스크 절연막에 대응하는 것이며, 이후의 공정에 의해 이 절연막 (21) 이 성형됨으로써, MOSFET (61) 의 제 1 절연막 (21a), MOSFET (62) 의 절연막 (21b), MOSFET (63) 의 절연막 (21c) 을 구성한다.
다음으로, 도 3(d) 에 나타내는 바와 같이, 영역 (A1) 내 및 영역 (A3) 내의 소정 영역에 레지스트 패턴 (22, 23) 을 형성한다 (단계 #10). 이 때, 영역 (A1) 내에 있어서는, 게이트 전극 (11) 의 일부 상방으로부터 드리프트 영역 (6) 의 일부 상방에 걸쳐 오버랩되도록 레지스트 패턴 (22) 을 형성한다. 동일하게, 영역 (A3) 내에 있어서는, 게이트 전극 (13) 의 일부 상방으로부터 저농도 LDD 영역 (16) 의 일부 상방에 걸쳐 오버랩되도록 레지스트 패턴 (23) 을 형성한다.
즉, 단계 #10 에 의해, 영역 (A1) 내에 있어서는, 게이트 전극 (11) 의 중앙부의 상방, 그리고 드리프트 영역 (6) 의 상방 중, 게이트 전극 (11) 측과는 반대의 소자 분리 영역 (2) 측에 형성된 절연막 (21) 상에는, 레지스트 패턴 (22) 이 형성되어 있지 않다. 또, 영역 (A3) 내에 있어서는, 게이트 전극 (13) 의 중앙부의 상방, 그리고 저농도 LDD 영역 (16) 의 상방 중, 게이트 전극 (13) 측과는 반대의 소자 분리 영역 (2) 측에 형성된 절연막 (21) 상에는, 레지스트 패턴 (23) 이 형성되어 있지 않다.
이와 같은 상태하에서, 이방성의 드라이 에칭 (예를 들어, RIE : Reactive Ion Etching) 에 의해, 절연막 (21) 의 에칭을 실시한다 (단계 #11). 이로써, 도 4(a) 에 나타내는 바와 같이, 영역 (A1) 에 있어서는, 레지스트 패턴 (22) 에 덮인 영역의 절연막 (21a) 이 잔존하고, 다른 부분은 제거된다. 영역 (A2) 에 있어서는, 게이트 전극 (12) 의 측벽 부분에 절연막 (21b) 이 잔존하고, 다른 부분은 제거된다. 또, 영역 (A3) 에 있어서는, 레지스트 패턴 (23) 에 덮인 영역의 절연막 (21c) 이 잔존하고, 다른 부분은 제거된다. 또한, 소자 분리 영역 (2) 상에 형성되어 있던 절연막 (21) 도 제거된다.
본 단계에 의해, 영역 (A1) 내에서는, 드리프트 영역 (6) 중, 상방에 절연막 (21a) 이 형성되어 있는 부분의 구역이 수평 방향으로 d1 의 폭으로 형성된다. 동일하게, 영역 (A3) 내에서는, LDD 영역 (16) 중, 상방에 절연막 (21c) 이 형성되어 있는 부분의 구역이 수평 방향으로 d3 의 폭으로 형성된다. 이 절연막 (21a 및 21c) 은, 후술하는 실리사이드화의 공정 (단계 #13 ～ #14) 에 있어서, 이들 절연막에 오버랩된 위치에서의 드리프트 영역 (6) 또는 LDD 영역 (16) 의 실리사이드화를 블록하는 기능을 한다. 나아가서는, 후술하는 고농도 불순물 이온의 주입 공정 (단계 #12) 에 있어서, 영역 (A1 및 A3) 내에 소스/드레인 영역을 형성하기 위한 마스크로서의 기능도 한다.
한편으로, 영역 (A2) 내에서는, LDD 영역 (15) 중, 상방에 절연막 (21b) 이 형성되어 있는 부분의 구역은, 기껏해야 게이트 전극 (12) 의 측벽에 사이드 월 절연막으로서 잔존하는 절연막 (21b) 의 막두께에 상당하는 폭이며, d1 및 d3 에 비해 충분히 짧다. 이 때문에, 후술하는 실리사이드화의 공정에 있어서는, 대부분의 LDD 영역 (15) 이 실리사이드화되게 된다. 또한, 절연막 (21b) 은, 절연막 (21a 및 21c) 과 동일하게, 소스/드레인 영역 형성을 위한 고농도 불순물 이온의 주입 공정에 있어서의 마스크 기능을 한다.
또, 영역 (A1) 내 그리고 영역 (A3) 내에 있어서는, 절연막 (21a 및 21c) 은 게이트 전극의 상방을 일부 개구시켜 성막되어 있다. 이 때문에, 후술하는 단계 #12 에 있어서, 소스/드레인 영역을 형성할 때, 이들 게이트 전극 (11 및 13) 에 대한 불순물 도프도 아울러 실시할 수 있다. 게이트 전극 상면에 절연막 (21b) 이 형성되어 있지 않은 영역 (A2) 내에 있어서는, 당연히 게이트 전극 (12) 에 대한 불순물 도프를 실시할 수 있다.
또한, 이 절연막 (21) 을 에칭하는 단계 #11 에 있어서는, 아울러 게이트 산화막 (5, 8, 9) 에 대해서도 에칭이 실시된다. 이로써, 도 4(a) 에 나타내는 바와 같이, 단계 #11 종료시에 있어서, 게이트 산화막은 절연막 (21a, 21b, 21c) 또는 게이트 전극 (11, 12, 13) 의 하층에만 잔존한다. 요컨대, 절연막 (21) 이 제거된 위치의 바로 아래에서, 각 확산 영역 (6, 15, 16) 의 상층에 성막되어 있던 게이트 산화막 (5, 8, 9) 은, 본 단계에 의해 제거되었다.
다음으로, 도 4(b) 에 나타내는 바와 같이, 영역 (A1, A2, A3) 내의 표면에 이온 주입을 실시함으로써, 각각의 MOSFET 의 소스/드레인 영역 (31, 32, 33) 을 형성한다 (단계 #12). 구체적으로는, N 형 불순물 이온 (예를 들어 As 이온) 을, 도스량 5 × 1015 ions/㎠, 주입 에너지 40 keV 로 주입한다.
이 때, 영역 (A1) 내에 있어서는, 게이트 전극 (11) 과 절연막 (21a) 이 마스크로서 기능하여, 게이트 전극 (11) 및 절연막 (21a) 의 외측에 위치하는 드리프트 영역 (6) 의 표면 영역에 소스/드레인 영역 (31) 이 형성된다. 영역 (A2) 내에 있어서는, 게이트 전극 (12) 과 그 측벽에 형성된 절연막 (21b) 이 마스크로서 기능하여, 게이트 전극 (12) 및 절연막 (21b) 의 외측에 위치하는 저농도 LDD 영역 (15) 의 표면 영역에 소스/드레인 영역 (32) 이 형성된다. 영역 (A3) 내에 있어서는, 게이트 전극 (13) 과 절연막 (21c) 이 마스크로서 기능하여, 게이트 전극 (13) 및 절연막 (21c) 의 외측에 위치하는 저농도 LDD 영역 (16) 의 표면 영역에 소스/드레인 영역 (33) 이 형성된다.
또, 상기 서술한 바와 같이, 본 단계 #12 에 의해, 각 게이트 전극 (11, 12, 13) 에 대한 불순물 도프가 아울러 이루어진다.
다음으로, 노출된 게이트 전극 (11, 12, 13) 의 상면, 그리고 소스/드레인 영역 (31, 32, 33) 의 상면에 각각 실리사이드층을 형성한다. 구체적으로는, 먼저 전체면에 Ti, Co 등의 고유전 금속막을 스퍼터법 또는 CVD 법에 의해 성막한다 (단계 #13). 그 후, RTA (Rapid Thermal Annealing) 등의 열처리를 실시한다 (단계 #14).
전술한 바와 같이, 단계 #11 의 에칭 공정에 있어서, 상방에 절연막 (21) 이 형성되어 있지 않은 위치에서의 각 확산 영역 (6, 15, 16) 의 상층에 성막되어 있던 게이트 산화막 (5, 8, 9) 이 제거되어 있다. 이 때문에, 당해 영역의 실리콘 기판 (활성 영역) 은 노출되어 있어, 이 기판면을 단계 #13 에서 성막된 금속막과 접촉시킬 수 있다. 또, 노출된 게이트 전극의 상면도, 이 금속막과 접촉한다. 그리고, 단계 #14 의 열처리에 의해, 금속막과 실리콘 기판의 접촉 영역, 그리고 금속막과 폴리실리콘막 (게이트 전극) 의 접촉 영역에 있어서, 실리사이드화가 실시된다.
한편, 절연막 상에 형성된 금속막은 열처리에 의해서도 반응하지 않고 잔존한다. 이 미반응의 금속막을, H2SO4, H2O2 등을 사용한 약액 처리에 의해 선택적으로 제거한다 (단계 #15). 이로써, 도 4(c) 에 나타내는 바와 같이, 영역 (A1) 내에는 실리사이드층 (41, 42) 이, 영역 (A2) 내에는 실리사이드층 (43, 44) 이, 영역 (A3) 내에는 실리사이드층 (45, 46) 이 각각 형성된다.
보다 구체적으로 말하면, 이하와 같다. 영역 (A1) 에서는, 상방에 절연막 (21a) 이 형성되어 있지 않은, 소스/드레인 영역 (31) 의 상면에 실리사이드층 (41) 이 형성되고, 게이트 전극 (11) 의 상면 중, 절연막 (21a) 이 형성되어 있지 않은 영역에 실리사이드층 (42) 이 형성된다. 한편, 상방에 절연막 (21a) 이 형성되어 있는 영역 (d1) 에 있어서의 드리프트 영역 (6) 에 대해서는, 당해 절연막 (21a) 이 실리사이드 블록으로서 기능하기 때문에, 당해 표면에 실리사이드층이 형성되지 않는다.
영역 (A2) 에서는, 상방에 절연막 (21b) 이 형성되어 있지 않은, 소스/드레인 영역 (32) 의 상면에 실리사이드층 (43) 이 형성되고, 게이트 전극 (12) 의 상면에 실리사이드층 (44) 이 형성된다. 영역 (A2) 내에서는, LDD 영역 (15) 중, 상방에 절연막 (21b) 이 형성되어 있는 부분의 구역은, 기껏해야 게이트 전극 (12) 의 측벽에 사이드 월 절연막으로서 잔존하는 절연막 (21b) 의 막두께에 상당하는 폭이며, 절연막 (21a) 보다 짧다. 요컨대, 영역 (A2) 내에 있어서는, 대부분의 활성 영역 상에 실리사이드층 (43) 이 형성된다. 또, 게이트 전극 (12) 의 상면에도 절연막 (21b) 은 거의 잔존하지 않기 때문에, 당해 게이트 전극 (12) 의 상면 대부분이 실리사이드화된다.
영역 (A3) 에서는, 소스/드레인 영역 (33) 의 상면 중, 절연막 (21c) 이 형성되어 있지 않은 영역에 실리사이드층 (45) 이 형성되고, 게이트 전극 (13) 의 상면 중, 절연막 (21c) 이 형성되어 있지 않은 영역에 실리사이드층 (46) 이 형성된다. 한편, 상방에 절연막 (21c) 이 형성되어 있는 영역 (d3) 에 있어서의 LDD 영역 (16) 에 대해서는, 당해 절연막 (21c) 이 실리사이드 블록으로서 기능하기 때문에, 당해 표면에 실리사이드층이 형성되지 않는다.
그 후에는, 공지된 방법에 의해 층간 절연막 (51) 을 성막한 후, 예를 들어 W 등의 고유전 금속에 의해 콘택트 전극 (52, 53, 54), 및 배선층 (55, 56, 57) 을 형성한다. 이상의 각 공정을 거쳐, 도 1 에 나타내는 반도체 장치가 형성된다.
이하에 다른 실시형태에 대해 설명한다.
(1) 상기 서술한 실시형태에서는, 고내압 MOSFET 및 저내압 MOSFET 와, 저내압 MOSFET 를 보호하기 위한 정전 보호 MOSFET 를 동일 기판 상에 탑재하는 경우에 대해 설명하였지만, 고내압 MOSFET 를 보호하기 위한 정전 보호 MOSFET 를 탑재하는 경우에도, 동일한 방법에 의해 실현할 수 있다.
(2) 상기 서술한 실시형태에서는, 고내압 MOSFET (61) 는 전압 인가 방향에 한정이 없는 경우를 상정하였다. 이에 대하여, 전압 인가 방향이 일 방향에 한정되는 경우에도, 동일한 공정에 의해 실현할 수 있다.
도 5 는 이와 같은 반도체 장치의 구성예이다. 도 1 과 비교하여, 절연막 (21a) 의 형상이 상이하다. 절연막 (21a) 은, 드레인 (31d) 측에 있어서는, 도 1 의 경우와 동일하게, 게이트 전극 (11) 의 일부 상면, 그리고 표면에 드레인 영역 (31d) 이 형성되어 있지 않은 드리프트 영역 (6d) 의 상방에 오버랩되도록 형성되어 있다. 한편으로, 소스 (31s) 측에 있어서는, 영역 (A2) 과 동일하게, 게이트 전극 (11) 의 측벽 부분에 사이드 월 절연막으로서 형성되어 있다.
도 5 의 구성은, 상기 서술한 단계 #10 에 있어서, 레지스트 패턴 (22) 을 드레인 (31d) 측에만 덮도록 형성하는 것 이외에는, 상기 서술한 실시형태와 동일한 방법으로 실현할 수 있다.
이 경우, 드레인으로서 기능하는 확산 영역과, 소스로서 기능하는 확산 영역이 각각 획정되는 구성이다. 내압성에서 문제가 되는 것은 드레인측이기 때문에, 소스측에 대해서는, 고전계 완화를 위한 드리프트 영역의 폭을 드레인측만큼 확보할 필요가 없다. 이 때문에, 도 1 보다 장치 사이즈를 축소화시킬 수 있다는 효과가 있다.
1 : 반도체 기판
2 : 소자 분리 영역
3 : 고내압용 P 형 웰
4 : 저내압용 P 형 웰
5 : 게이트 산화막
6 : 드리프트 영역
8, 9 : 게이트 산화막
11, 12, 13 : 게이트 전극
15, 16 : LDD 영역
17 : 레지스트 패턴
21 : 절연막 (마스크 절연막)
21a, 21b, 21c : 절연막 (마스크 절연막)
22, 23 : 레지스트 패턴
31, 32, 33 : 소스/드레인 영역
31d : 드레인
31s : 소스
41, 42, 43, 44, 45, 46 : 실리사이드층
51 : 층간 절연막
52, 53, 54 : 콘택트 전극
55, 56, 57 : 배선층
61 : 고내압 MOSFET
62 : 저내압 MOSFET
63 : 정전 보호용 MOSFET
91 : MOSFET
92 : 내부 회로
100 : 반도체 기판
101 : 소자 분리 영역
102 : 고농도 확산 영역
103 : 저농도 확산 영역
104 : 게이트 산화막
105 : 게이트 전극
106 : 사이드 월 절연막
107, 108 : 실리사이드층
112 : 고농도 확산 영역
113 : 저농도 확산 영역
114 : 게이트 산화막
115 : 게이트 전극
116 : 사이드 월 절연막
117, 118 : 실리사이드층
120 : 실리사이드 블록용 절연막
121 : MOSFET
122 : 정전 보호용 MOSFET
200 : 반도체 기판
201 : 소자 분리 영역
202 : 저농도 확산 영역
203 : 저농도 확산 영역
204 : 게이트 산화막
205 : 게이트 전극
206 : 드레인
207 : 소스
208 : 사이드 월 절연막
209, 210, 211 : 실리사이드층
212 : 실리사이드 블록용 절연막
220 : 레지스트 패턴
A1, A2, A3 : 영역
B1, B2 : 영역
B2 : 영역
d1, d3 : 이간, 영역
Id : 드레인 전류
SE : 신호 선로
Va : 브레이크다운 전압
Vd : 드레인 전압
VSS : 접지선
X1, X2 : 이간, 영역

Claims (9)

  1. 고내압의 제 1 MOSFET, 저내압의 제 2 MOSFET, 및 정전 보호용 제 3 MOSFET 를 동일 반도체 기판 상에 탑재한 반도체 장치의 제조 방법으로서,
    반도체 기판 상에 소자 분리 영역을 형성함으로써, 상기 제 1 MOSFET 를 형성하는 제 1 영역, 상기 제 2 MOSFET 를 형성하는 제 2 영역, 및 상기 제 3 MOSFET 를 형성하는 제 3 영역을 각각 획정하고,
    상기 제 1 영역 내에 있어서, 상기 제 1 MOSFET 를 구성하는 웰 영역, 당해 웰 영역의 소정의 표면 위치에 제 1 저농도 확산 영역, 및 상기 반도체 기판 상에 고내압용 게이트 산화막을 개재하여 제 1 게이트 전극을 각각 형성하고,
    상기 제 2 영역 내에 있어서, 상기 제 2 MOSFET 를 구성하는 웰 영역, 당해 웰 영역의 소정의 표면 위치에 제 2 저농도 확산 영역, 및 상기 반도체 기판 상에 저내압용 게이트 산화막을 개재하여 제 2 게이트 전극을 각각 형성하고,
    상기 제 3 영역 내에 있어서, 상기 제 3 MOSFET 를 구성하는 웰 영역, 당해 웰 영역의 소정의 표면 위치에 제 3 저농도 확산 영역, 및 상기 반도체 기판 상에 게이트 산화막을 개재하여 제 3 게이트 전극을 각각 형성하고,
    상기 제 1 ～ 제 3 게이트 전극, 상기 제 1 ～ 제 3 저농도 확산 영역이 형성된 상태하에서, 전체면에 마스크 절연막을 성막하고,
    그 후, 상기 제 1 영역 내에 있어서, 상기 제 1 게이트 전극의 일부 상방으로부터 상기 제 1 저농도 확산 영역의 일부 상방에 걸쳐 오버랩되고, 또한 상기 제 3 영역 내에 있어서, 상기 제 3 게이트 전극의 일부 상방으로부터 상기 제 3 저농도 확산 영역의 일부 상방에 걸쳐 오버랩되는 레지스트 패턴을 형성하고,
    그 후, 상기 레지스트 패턴을 마스크로 하여 상기 마스크 절연막에 대하여 이방성 에칭을 실시하여, 상기 제 1 영역 및 상기 제 3 영역 내에 있어서의 상기 레지스트 패턴에 덮인 지점, 그리고 상기 제 2 영역 내에 있어서의 상기 제 2 게이트 전극의 측벽 부분에 상기 마스크 절연막을 잔존시키고,
    그 후, 잔존한 상기 마스크 절연막 그리고 상기 제 1 ～ 제 3 게이트 전극을 마스크로 하여 고농도 이온 주입을 실시하여, 상기 마스크 절연막으로 덮이지 않은 상기 제 1 ～ 제 3 저농도 확산 영역의 표면 영역에 각각 제 1 ～ 제 3 고농도 확산 영역을 형성함과 함께, 상기 제 1 ～ 제 3 게이트 전극을 도프하고,
    그 후, 전체면에 고융점 금속막을 성막한 후, 열처리를 실시하여, 상기 제 1 ～ 제 3 고농도 확산 영역의 상면, 상기 마스크 절연막으로 덮이지 않은 지점의 상기 제 1 및 제 3 게이트 전극의 상면, 및 상기 제 2 게이트 전극의 상면에 실리사이드층을 형성하고,
    그 후, 상기 마스크 절연막 상 및 상기 소자 분리 영역 상에 잔존하는 미반응의 상기 고융점 금속막을 선택적으로 제거하는, 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 레지스트 패턴을 형성할 때, 상기 제 1 영역 내에 있어서, 좌우 어느 일방만, 상기 제 1 게이트 전극의 일부 상방으로부터 상기 제 1 저농도 확산 영역의 일부 상방에 걸쳐 오버랩시키는, 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 마스크 절연막에 대하여 이방성 에칭을 실시할 때, 상기 레지스트 패턴 및 상기 제 1 ～ 제 3 게이트 전극을 마스크로 하여, 게이트 산화막을 아울러 에칭 제거하는, 반도체 장치의 제조 방법.
  4. 고내압의 제 1 MOSFET, 저내압의 제 2 MOSFET, 및 정전 보호용 제 3 MOSFET 를 동일 반도체 기판 상에 탑재한 반도체 장치로서,
    소자 분리 영역에 의해 획정된 제 1 ～ 제 3 영역 내에, 각각 상기 제 1 ～ 제 3 MOSFET 가 형성되어 있고,
    상기 제 1 영역 내에는, 웰 영역과, 그 표면 지점에 이간되어 형성된 제 1 저농도 확산 영역과, 상기 반도체 기판 상에 고내압의 게이트 산화막을 개재하여 상기 제 1 저농도 확산 영역의 이간 영역의 상방에 위치하도록 형성된 제 1 게이트 전극과, 상기 제 1 게이트 전극의 일부 상방으로부터 상기 제 1 저농도 확산 영역의 일부 상방에 걸쳐 오버랩되는 제 1 절연막과, 상방에 상기 제 1 절연막이 형성되어 있지 않은 상기 제 1 저농도 확산 영역의 표면 위치에 형성된 제 1 고농도 확산 영역과, 상방에 상기 제 1 절연막이 형성되어 있지 않은 지점에 있어서의 상기 제 1 게이트 전극의 상층 및 상기 제 1 고농도 확산 영역의 상층에 형성된 제 1 실리사이드층을 갖고,
    상기 제 2 영역 내에는, 웰 영역과, 그 표면 지점에 이간되어 형성된 제 2 저농도 확산 영역과, 상기 반도체 기판 상에 저내압의 게이트 산화막을 개재하여 상기 제 2 저농도 확산 영역의 이간 영역의 상방에 위치하도록 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극의 측벽에 형성된 제 2 절연막과, 상방에 상기 제 2 절연막이 형성되어 있지 않은 상기 제 2 저농도 확산 영역의 표면 위치에 형성된 제 2 고농도 확산 영역과, 상기 제 2 게이트 전극의 상층 및 상기 제 2 고농도 확산 영역의 상층에 형성된 제 2 실리사이드층을 갖고,
    상기 제 3 영역 내에는, 웰 영역과, 그 표면 지점에 이간되어 형성된 제 3 저농도 확산 영역과, 상기 반도체 기판 상에 게이트 산화막을 개재하여 상기 제 3 저농도 확산 영역의 이간 영역의 상방에 위치하도록 형성된 제 3 게이트 전극과, 상기 제 3 게이트 전극의 일부 상방으로부터 상기 제 3 저농도 확산 영역의 일부 상방에 걸쳐 오버랩되는 제 3 절연막과, 상방에 상기 제 3 절연막이 형성되어 있지 않은 상기 제 3 저농도 확산 영역의 표면 위치에 형성된 제 3 고농도 확산 영역과, 상방에 상기 제 3 절연막이 형성되어 있지 않은 지점에 있어서의 상기 제 3 게이트 전극의 상층 및 상기 제 3 고농도 확산 영역의 상층에 형성된 제 3 실리사이드층을 갖는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 ～ 제 3 절연막이, 모두 동일 공정하에서 형성된 것인, 반도체 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 ～ 제 3 실리사이드층이, 모두 동일 공정하에서 형성된 것인, 반도체 장치.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 ～ 제 3 고농도 확산 영역이, 상기 제 1 ～ 제 3 절연막을 마스크로 한 이온 주입에 의해 형성된 것인, 반도체 장치.
  8. 제 4 항 또는 제 5 항에 있어서,
    상기 제 1 절연막이, 좌우 어느 일방만, 상기 제 1 게이트 전극의 일부 상방으로부터 상기 제 1 저농도 확산 영역의 일부 상방에 걸쳐 오버랩되어 있는, 반도체 장치.
  9. 삭제
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