CN101179028B - 金属氧化物半导体晶体管及其制作方法 - Google Patents

Abstract

本发明提供一种制作金属氧化物半导体晶体管的方法。首先，提供一半导体基底，包括有一栅极结构，栅极结构具有一衬垫层位于相对的二侧壁上。之后，形成一应力覆盖层，覆盖于半导体基底、栅极结构与不具间隙壁的衬垫层上。接着，进行一活化工艺，再对应力覆盖层进行一蚀刻工艺，使应力覆盖层成为一自对准金属硅化物阻挡层。然后，进行一自对准金属硅化物工艺，以于未覆盖有应力覆盖层的区域形成一金属硅化物层。

Description

金属氧化物半导体晶体管及其制作方法

技术领域

本发明涉及一种金属氧化物半导体(metal-oxide-semiconductor；MOS)晶体管的制作方法，尤其涉及一种具有应变硅(strained silicon)的金属氧化物半导体晶体管的制作方法。本发明的特征在于先去除金属氧化物半导体晶体管的间隙壁，再于金属氧化物半导体晶体管上形成一应力覆盖层(capstressed layer)来产生结构上应变，使金属氧化物半导体晶体管可以具有较高的驱动电流(drive current)，藉此提升半导体晶体管的操作效能。

背景技术

随着半导体制造技术愈来愈精密，集成电路也发生重大的变革，使得计算机的运算性能和存储容量突飞猛进，并带动周边产业迅速发展。而半导体产业也如同摩尔定律所预测的，以每18个月在集成电路上增加一倍晶体管数目的速度发展着，同时半导体工艺也已经从1999年的0.18微米、2001年的0.13微米、2003年的90纳米，进入到2005年65纳米。而随着半导体工艺进入深亚微米时代，在半导体工艺中如何提升金属氧化物半导体晶体管的驱动电流已逐渐成为一热门课题。

目前提升金属氧化物半导体晶体管的驱动电流的方法有很多种，例如美国专利公开号第2005/0059228号专利即教导一种提升金属氧化物半导体晶体管的驱动电流的方法，其利用一氮化物氧化物混合覆盖层的退火(anneal)工艺来改变基底的掺杂剂分布，以提升沟道中的电子迁移率(electronmobility)。上述方法请参考图1至图6，图1至图6为现有提升金属氧化物半导体晶体管的驱动电流的方法示意图。如图1所示，首先提供一半导体器件300。于基底309中注入N型掺杂剂310，使其达到一预定的深度与浓度而形成一有源区域302与一有源区域303，并于基底309中注入P型掺杂剂而形成二硼掺杂剂区315。有源区域302与有源区域303之间则定义出一P型的沟道区域301。半导体器件300包括有一栅极氧化层(gate oxidelayer)304、一多晶硅氧化物(poly oxide)305、一多晶硅栅极(polysilicongate)306、以及一偏移间隙壁(offset spacer)311。

如图2所示，接着形成间隙壁412、间隙壁413、间隙壁414，毗邻于栅极氧化层304与多晶硅栅极306周围。然后以此多晶硅栅极306及间隙壁412、间隙壁413、间隙壁414作为掩模进行离子注入(ion implantation)，把砷或磷等N型掺杂剂注入于基底309中，以形成源极区域407与漏极区域408。

如图3所示，接着进行一化学气相沉积工艺(chemical vapor deposition；CVD)，以形成一混合覆盖层(composite cap)516。混合覆盖层516包括有一衬垫层(未图示)与一氮化物层位于衬垫层之上，其中衬垫层通常由氧化物或氮氧化物所构成。衬垫层的厚度约介于50至100埃(angstrom)，而氮化物层的厚度约大于等于300埃。尤其注意的是，混合覆盖层516可以被选择性地移除，而暴露出P型金属氧化物半导体晶体管。

如图4所示，然后进行一快速升温退火(rapid thermal annealing；RTA)工艺，用以活化(active)源极区域407与漏极区域408内的掺杂剂，并同时修补在离子注入工艺中受损的基底309表面的晶格结构。混合覆盖层516的氮化物层包括有多量的氢，部分氢617会于快速升温退火工艺中进入氧化物或衬垫层中，使得氧化物的氢浓度上升，进而导致沟道区域301中部分的P型掺杂剂轻易进入间隙壁412或是混合覆盖层516的衬垫层中。由于沟道区域301中邻近栅极部分的P型掺杂剂的数量减少，因此提升了N型金属氧化物半导体晶体管的沟道区域301的电子迁移率。

如图5所示，随后去除混合覆盖层516。如图6所示，接着进行一自对准金属硅化物(salicide)工艺，于基底309表面形成一金属层(未示于图中)，例如一镍金属层，使金属层与有源区域302、有源区域303、多晶硅栅极306等硅化物相接触的部分发生反应，形成金属硅化物818，最后再去除未反应成金属硅化物818的金属层。

现有技术利用沟道区域301的P型掺杂剂浓度下降来提升沟道区域301的电子迁移率，然而此方法受限于偏移间隙壁311、间隙壁412、间隙壁413、间隙壁414与混合覆盖层516的结构，仅能改变沟道区域301与多晶硅栅极306交界处的掺杂剂浓度，因此现有技术的提升效果相当有限。

另一方面，现有技术虽可提升N型金属氧化物半导体晶体管的沟道区域301的电子迁移率，然而，由于现有技术是利用混合覆盖层516而使基底309的P型掺杂剂的浓度下降，因此混合覆盖层516也会减少P型金属氧化物半导体晶体管的P型轻掺杂漏极(p-type lightly-doped-drain，PLDD)的P型掺杂剂浓度，进而破坏所制作的P型金属氧化物半导体晶体管的运作。有鉴于此，现有技术的混合覆盖层516完全不适用于P型金属氧化物半导体晶体管。因此如何有效提升沟道区域的电子迁移率仍为该领域一重要议题。

发明内容

因此，本发明的主要目的在于提供一种制作金属氧化物半导体晶体管的方法，其先去除金属氧化物半导体晶体管的间隙壁，再于金属氧化物半导体晶体管表面形成一应力覆盖层来改变沟道区域的应力，使金属氧化物半导体晶体管具有较佳的操作效能。

根据本发明的优选实施例，本发明提供一种制作金属氧化物半导体晶体管的方法。首先，提供一半导体基底，半导体基底上包括有一栅极结构。然后于栅极结构相对二侧的半导体基底中形成一浅结源极延伸以及一浅结漏极延伸，再于栅极结构的相对二侧壁上形成一衬垫层与一间隙壁，利用栅极结构以及间隙壁作为注入掩模，对半导体基底进行一离子注入工艺，藉此于栅极结构相对二侧的半导体基底中形成一源极区域与一漏极区域。去除间隙壁之后，于半导体基底上形成一应力覆盖层，覆盖于栅极结构、衬垫层、源极区域与漏极区域上。接着，进行一活化工艺，再对应力覆盖层进行一蚀刻工艺，使应力覆盖层成为一自对准金属硅化物阻挡层(salicideblock，SAB)。然后，进行一自对准金属硅化物工艺，以于未覆盖有应力覆盖层的栅极结构、源极区域与漏极区域上形成一金属硅化物层。

根据本发明的另一优选实施例，本发明另提供一种制作金属氧化物半导体晶体管的方法。首先，提供一半导体基底，半导体基底上定义有一第一有源区域、一第二有源区域与一第三有源区域，第一、第二与第三有源区域上分别包括有至少一栅极结构，栅极结构相对二侧壁上包括有一衬垫层，各栅极结构相对二侧的半导体基底中则具有一源极区域与一漏极区域。之后，于第一、第二与第三有源区域中的半导体基底上形成一应力覆盖层，覆盖于栅极结构、衬垫层、源极区域与漏极区域。接着，对应力覆盖层进行一第一蚀刻工艺，以暴露出第二有源区域中的栅极结构、源极区域与漏极区域，尔后对源极区域、漏极区域与应力覆盖层进行一活化工艺，再对应力覆盖层进行一第二蚀刻工艺，以暴露出第一有源区域中的栅极结构、源极区域与漏极区域。然后，进行一自对准金属硅化物工艺，以于第一与第二有源区域中未覆盖有应力覆盖层的栅极结构、源极区域与漏极区域上形成一金属硅化物层。

由于本发明是先去除金属氧化物半导体晶体管的间隙壁，再于金属氧化物半导体晶体管上形成一应力覆盖层来产生结构上应变，因此可使金属氧化物半导体晶体管可以具有较高的驱动电流，藉此提升金属氧化物半导体晶体管的操作效能。

为了使本领域技术人员能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。

附图说明

图1至图6为现有提升金属氧化物半导体晶体管的驱动电流的方法示意图；

图7至图13绘示的是本发明的第一优选实施例制作金属氧化物半导体晶体管的方法的剖面示意图；

图14为本发明的第二优选实施例具有应力覆盖层的金属氧化物半导体晶体管的剖面示意图；

图15至图16绘示的是本发明的第三优选实施例制作金属氧化物半导体晶体管的方法的剖面示意图；

图17为本发明的第四优选实施例具有应力覆盖层的金属氧化物半导体晶体管的剖面示意图。

主要元件符号说明

1第一有源区域                2第二有源区域

3第三有源区域                10半导体基底

12栅极                       14栅极介电层

17浅结源极延伸               18源极区域

19浅结漏极延伸               20漏极区域

22沟道区域                   30衬垫层

32间隙壁                   42自对准金属硅化物层

46应力覆盖层               48介电层

52接触洞                   54应力间隙壁

110金属氧化物半导体晶体管  120金属氧化物半导体晶体管

130金属氧化物半导体晶体管  300半导体器件

301沟道区域                302有源区域

303有源区域                304栅极氧化层

305多晶硅氧化物            306多晶硅栅极

309基底                    310N型掺杂剂

311偏移间隙壁              315硼掺杂剂区

407源极区                  408漏极区

412间隙壁                  413间隙壁

414间隙壁                  462氧化硅层

464氮化硅层                516混合覆盖层

818金属硅化物              542氧化硅层

544氮化硅层

具体实施方式

请参照图7至图13，其绘示的是本发明的第一优选实施例制作金属氧化物半导体晶体管的方法的剖面示意图，其中相同的元件或部位仍沿用相同的符号来表示。需注意的是图式仅以说明为目的，并未依照原尺寸作图。此外，在图7至图13中对于与本发明有关的部分的光刻及蚀刻工艺由于为本领域技术人员所熟知，因此并未明示于图中。

本发明是关于一种制作集成电路中的金属氧化物半导体晶体管的方法，可适用于N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管，为了进行详细说明，图7至图13中特别以位于不同区域的金属氧化物半导体晶体管工艺作为说明。如图7所示，首先提供一半导体基底10，例如一硅基底或者是硅覆绝缘(silicon-on-insulator；SOI)基底。半导体基底10上定义有一第一有源区域1、一第二有源区域2与一第三有源区域3，例如第一有源区域1、第二有源区域2与第三有源区域3可分别为一核心电路(core circuit)区域、一输入或输出(input/output；I/O)元件区域与一静电放电(electrostatic discharge；ESD)保护元件区域。而本发明于第一有源区域1、一第二有源区域2与一第三有源区域3内所制作的金属氧化物半导体晶体管110、金属氧化物半导体晶体管120与金属氧化物半导体晶体管130可以为N型金属氧化物半导体晶体管或P型金属氧化物半导体晶体管。

首先分别在第一有源区域1、第二有源区域2与第三有源区域3的半导体基底10上形成一栅极介电层14以及一栅极12，构成一栅极结构，其中栅极12通常包括有掺杂多晶硅(doped polysilicon)等的导电材料，栅极介电层14则可为二氧化硅(silicon dioxide；SiO₂)或氮化硅(silicon nitride)等的绝缘材料。接着，在各栅极12二侧的半导体基底10中分别形成一浅结源极延伸17以及一浅结漏极延伸19，而浅结源极延伸17以及浅结漏极延伸19之间即为金属氧化物半导体晶体管110、120、130的沟道区域22。

之后，进行化学气相沉积工艺，以形成二遮蔽层(未示于图中)覆盖于各栅极12和半导体基底10上方。然后，对二遮蔽层进行一各向异性蚀刻工艺(anisotropic etch)，以使二遮蔽层形成一衬垫层30与一间隙壁(spacer)32，衬垫层30位于各栅极12的相对二侧壁上，而间隙壁32则位于各衬垫层30上。其中，衬垫层30可以为一偏移间隙壁，材料可包括有氧化硅等，且通常为L型，而间隙壁32则可包括有氮硅化合物或氧硅化合物。

如图8所示，于形成间隙壁32之后，接着进行一离子注入工艺，将掺杂剂注入半导体基底10中，藉此于第一有源区域1、第二有源区域2与第三有源区域3内各形成一源极区域18以及一漏极区域20。如本领域技术人员所熟知，针对N型金属氧化物半导体晶体管，掺杂剂可以为砷、锑或磷等N型掺杂剂物种；针对P型金属氧化物半导体晶体管，掺杂剂则可为硼、铝等P型掺杂剂物种。

此外，在完成源极区域18与漏极区域20的掺杂后，半导体基底10可以选择性地进行一活化工艺，例如一快速升温退火或一退火工艺，用以活化浅结源极延伸17、浅结漏极延伸19、源极区域18以及漏极区域20内的掺杂剂，并同时修补半导体基底10表面的晶格结构。由于后续工艺中仍会包括有其他的高温工艺，因此此处亦可先不进行活化工艺，而改于应力覆盖层形成之后再进行此活化工艺，以活化源极区域18以及漏极区域20内的掺杂剂。

如图9所示，随后去除间隙壁32，留下栅极12侧壁上的衬垫层30。根据本发明的优选实施例，去除间隙壁32之后，则在栅极12侧壁上留下约略呈L型的衬垫层30。然而，本领域技术人员应理解衬垫层30不一定呈L型，而其亦可以进行一较温和的蚀刻工艺，略微蚀刻衬垫层30，以缩减其厚度。而在其它实施例中，衬垫层30甚至可被完全去除。

如图10所示，接着半导体基底10上形成一应力覆盖层46，并覆盖于衬垫层30、栅极12、源极区域18与漏极区域20表面。于此优选实施例中，应力覆盖层46为一单层结构，由氧化硅或氮化硅所组成，其厚度可介于10埃至3000埃之间。以一层氧化硅的应力覆盖层46为例，其形成方式可利用一高温氧化工艺于半导体基底10表面全面形成一高温氧化物(hightemperature oxide，HTO)作为应力覆盖层46；其亦可利用一次常压化学气相沉积(sub-atmospheric pressure chemical vapor deposition，SACVD)工艺于半导体基底10表面全面沉积一层氧化硅作为应力覆盖层46。

针对P型金属氧化物半导体晶体管，本领域技术人员应理解亦可以于形成应力覆盖层46后，再选择性地进行一道半导体工艺来改变应力覆盖层46的应力状态，减少应力覆盖层46的伸张应力，或增加压缩应力。例如进行一离子注入工艺，利用锗离子注入来改变应力覆盖层46的应力状态。或者，于形成应力覆盖层46后，再选择性地进行一光刻暨蚀刻工艺，以去除P型金属氧化物半导体晶体管上方的应力覆盖层46。此种可于一覆盖层中结合压缩应力与伸张应力的技术称之为选择性应力系统(selective strainscheme，SSS)。

如图11所示，于本优选实施例中，由于第二有源区域2内的金属氧化物半导体晶体管120无需进行应力改变，因此可利用光刻暨蚀刻工艺去除位于第二有源区域2内的应力覆盖层46，保留位于第一有源区域1及第三有源区域3内的应力覆盖层46，以暴露出第二有源区域2中的栅极12、源极区域18与漏极区域20。

然后对应力覆盖层46进行一原位(in-situ)或非原位(non in-situ)的活化工艺，例如进行一紫外线硬化(UV curing)工艺、一退火工艺、一高温峰值退火(thermal spike anneal)工艺或一电子束(e-beam)处理。藉着活化工艺把应力记忆入金属氧化物半导体晶体管110与金属氧化物半导体晶体管130之中，拉大沟道区域22的半导体基底10的晶格排列，进而提升位于第一有源区域1及第三有源区域3的沟道区域22的电子迁移率以及金属氧化物半导体晶体管110与金属氧化物半导体晶体管130的驱动电流。

实验结果显示，当本发明的应力覆盖层46为氧化硅的单层结构时，由次常压化学气相沉积工艺所形成的应力覆盖层46约可增加N型金属氧化物半导体晶体管的开启电流增益百分比(Ion gain percentage)达5.3％左右，而仅使P型金属氧化物半导体晶体管的开启电流增益百分比减少了0.7％；由高温氧化工艺所形成应力覆盖层46约可增加N型金属氧化物半导体晶体管的开启电流增益百分比至4.4％左右，而可使P型金属氧化物半导体晶体管的开启电流增益百分比增加0.4％。

根据本发明的一实施例，应力覆盖层46于沉积时为伸张应变(tensile-stressed)状态。且由于间隙壁32已被去除，因此应力覆盖层46可与栅极12侧壁上的衬垫层30直接接壤。在没有间隙壁32阻隔的情况下，应力覆盖层46的应力便可更直接地作用于金属氧化物半导体晶体管110与金属氧化物半导体晶体管130上。如此，使得金属氧化物半导体晶体管110与金属氧化物半导体晶体管130的沟道区域22在沟道方向上受到与衬垫层30直接接壤的氮化硅盖层46的伸张应力作用，改变沟道区域22的电子迁移率及金属氧化物半导体晶体管的驱动电流。

如图12所示，为了于第一有源区域1与第二有源区域2形成自对准金属硅化物，因此可进行一光刻暨蚀刻工艺去除位于第一有源区域1内的应力覆盖层46，以暴露出预定要形成自对准金属硅化物的区域，例如第一有源区域1中的栅极12、源极区域18与漏极区域20，未被去除的应力覆盖层46则作为后续的自对准金属硅化物阻挡层。

随后进行一自对准金属硅化物工艺，于半导体基底10表面溅镀一金属层(未示于图中)，例如一镍金属层，并覆盖在第一有源区域1、第二有源区域2与第三有源区域3的栅极12、源极区域18、漏极区域20、以及半导体基底10表面。接着进行一快速升温退火工艺，使金属层与第一有源区域1与第二有源区域2的栅极12、源极区域18与漏极区域20接触的部分反应成自对准金属硅化物层42。最后再利用一选择性湿式蚀刻，例如以氨水与过氧化氢混合物(NH₄OH/H₂O₂/H₂O，ammonia hydrogen peroxide mixture，APM)或硫酸与过氧化氢混合物(H₂SO₄/H₂O₂，sulfuric acid-hydrogen peroxidemixture，SPM)来去除未反应成金属硅化物的金属层。

如图13所示，接着再进行一蚀刻工艺，去除应力覆盖层46。接着，于半导体基底10上沉积一介电层48，前述的介电层48可以为氧化硅、掺杂氧化硅或者低介电常数材料等等。接着进行现有的光刻暨蚀刻工艺，于介电层48中形成接触洞52，通达金属氧化物半导体晶体管110、金属氧化物半导体晶体管120与金属氧化物半导体晶体管130的栅极12、源极区域18与漏极区域20。此外，本领域技术人员应知晓本发明亦可结合接触洞蚀刻停止层(contact etch stop layer；CESL，未图示)的技术，亦即在完成前述的工艺后，接着再形成具适当应力的接触洞蚀刻停止层覆盖于各相对应金属氧化物半导体晶体管110、金属氧化物半导体晶体管120或金属氧化物半导体晶体管130，并使接触洞蚀刻停止层具有不同的应力状态，例如P型金属氧化物半导体晶体管上方的接触洞蚀刻停止层在压缩应变状态，而N型金属氧化物半导体晶体管上方内的接触洞蚀刻停止层在伸张应变状态。

此外，于本发明的另一优选实施例中，应力覆盖层46亦可为一双层结构。请参考图14，图14为本发明的第二优选实施例具有应力覆盖层的金属氧化物半导体晶体管的剖面示意图，其中相同的元件或部位仍沿用相同的符号来表示。于此优选实施例中，应力覆盖层46同时包括有一氧化硅层462与一氮化硅层464位于氧化硅层462之上。氧化硅层462可以由一高温氧化工艺或一次常压化学气相沉积工艺所形成，其厚度约介于50埃至2000埃之间。氮化硅层464可以由一化学气相沉积工艺所形成，尤其注意的是，氮化硅层464的厚度优选在100埃至200埃之间。需特别留意的是，本发明的实施例中所述的厚度范围皆是针对65纳米工艺而定，本领域技术人员应理解本发明各尺寸范围可视实际需求而调整。换句话说，当晶体管的尺寸愈来愈小时，应力覆盖层力46的厚度可随之薄化，以提供适当的应力值。

当本发明的应力覆盖层46为双层结构时，由次常压化学气相沉积工艺所形成的氧化硅层与厚度300埃左右的氮化硅层共同构成的应力覆盖层46可增加N型金属氧化物半导体晶体管的开启电流增益百分比达11.4％左右，而使P型金属氧化物半导体晶体管的开启电流增益百分比减少约25.5％；由次常压化学气相沉积工艺所形成的氧化硅层与厚度约190埃的氮化硅层共同构成的应力覆盖层46约可增加N型金属氧化物半导体晶体管的开启电流增益百分比至10.8％，而仅使P型金属氧化物半导体晶体管的开启电流增益百分比减少9.8％。

本发明可以大幅增加N型金属氧化物半导体晶体管的开启电流增益效果，且对于P型金属氧化物半导体晶体管的负面影响较小，甚至可增加P型金属氧化物半导体晶体管的开启电流增益效果。前述工艺亦可再搭配其他半导体工艺，藉此达到大幅增加N型金属氧化物半导体晶体管的开启电流增益的目的，并且又不会减低P型金属氧化物半导体晶体管的开启电流增益。举例来说，本发明可先于一金属氧化物半导体晶体管上形成一双层结构的应力覆盖层46，包括有氧化硅层与厚度约190埃的氮化硅层，利用光刻暨蚀刻工艺去除位于P型金属氧化物半导体晶体管上方的应力覆盖层46，之后再利用活化工艺来活化半导体基底10，使应力状态记忆入金属氧化物半导体晶体管之中。或者是，先于一金属氧化物半导体晶体管上形成一双层结构的应力覆盖层46，包括有氧化硅层与厚度约190埃的氮化硅层，再进行一离子注入工艺，利用锗离子注入来减少P型金属氧化物半导体晶体管上方的应力覆盖层46的伸张应力，之后再利用活化工艺将应力记忆入N型金属氧化物半导体晶体管与P型金属氧化物半导体晶体管中。

根据本发明的第三优选实施例，金属氧化物半导体晶体管旁亦可保留部分的应力覆盖层46，作为应力间隙壁54。请参考图15与图16，图15至图16绘示的是本发明的第三优选实施例制作金属氧化物半导体晶体管的方法的剖面示意图。于此实施例中，先利用图7至图11所示各步骤于半导体基底10上形成金属氧化物半导体晶体管110、金属氧化物半导体晶体管120、金属氧化物半导体晶体管130与应力覆盖层46，接着如图15所示，进行一光刻暨蚀刻工艺去除第一有源区域1中位于半导体基底10、栅极12、源极区域18与漏极区域20上部分的应力覆盖层46，并保留位于衬垫层30上的应力覆盖层46来作为一应力间隙壁54。如此一来，应力覆盖层46可暴露出需形成自对准金属硅化物的区域，而应力间隙壁54可用以保护金属氧化物半导体晶体管110。

随后进行一自对准金属硅化物工艺，并利用未被去除的应力覆盖层46作为自对准金属硅化物阻挡层，于基底10表面溅镀一金属层(未示于图中)，并覆盖在第一有源区域1与第二有源区域2的栅极12、源极区域18、漏极区域20、以及半导体基底10表面。接着进行一快速升温退火工艺，使金属层与第一有源区域1、第二有源区域2与第三有源区域3的栅极12、源极区域18与漏极区域20接触的部分反应成自对准金属硅化物层42。之后再利用SPM或APM去除未反应成金属硅化物的金属层。

如图16所示，接着再进行一蚀刻工艺，去除第三有源区域3内，位于半导体基底10、栅极12、源极区域18与漏极区域20上的应力覆盖层46，而保留位于金属氧化物半导体晶体管110与金属氧化物半导体晶体管130的衬垫层30上的应力覆盖层46来作为一应力间隙壁54。接着，于半导体基底10上沉积一介电层48，前述的介电层48可以为氧化硅、掺杂氧化硅或者低介电常数材料等等。接着进行一光刻暨蚀刻工艺，于介电层48中形成接触洞52，通达金属氧化物半导体晶体管110、金属氧化物半导体晶体管120与金属氧化物半导体晶体管130的栅极12、源极区域18与漏极区域20。

此外，于本发明的另一优选实施例中，此处的应力间隙壁54亦可为一双层结构。请参考图17，图17为本发明的第四优选实施例具有应力间隙壁的金属氧化物半导体晶体管的剖面示意图，其中相同的元件或部位仍沿用相同的符号来表示。于此优选实施例中，应力间隙壁54同时包括有一氧化硅层542与一氮化硅层544位于氧化硅层542之上。氧化硅层542可以由一高温氧化工艺或一次常压化学气相沉积工艺所形成，其厚度约介于50埃至2000埃之间，而氮化硅层544的厚度优选在100埃至200埃之间。

需特别留意的是，应力间隙壁54可与衬垫层30的边缘切齐(如图17的第一有源区域1所示)，亦可覆盖于衬垫层30的边缘外(如图17的第三有源区域3所示)，更可裸露出衬垫层30的边缘部分(如图16的第一有源区域1所示)。

本发明的特征在于先去除金属氧化物半导体晶体管的间隙壁，再于金属氧化物半导体晶体管上形成一应力覆盖层来产生结构上应变。由于间隙壁已被去除，因此应力覆盖层可与栅极侧壁上的衬垫层直接接壤。如此，使得沟道区域在沟道方向上受到与衬垫层直接接壤的氮化硅盖层的应力作用。在没有间隙壁阻隔的情况下，应力覆盖层的应力将可更直接地作用于金属氧化物半导体晶体管上，改变沟道区域的晶格常数，使金属氧化物半导体晶体管可以具有较高的驱动电流，藉此提升半导体晶体管的操作效能。此外，应力覆盖层亦可同时作为后续工艺的自对准金属硅化物阻挡层，使金属氧化物半导体晶体管的工艺简化。

而且根据上述各实施例的工艺，本发明更可针对一半导体基底的不同区域而同时形成多种不同结构的金属氧化物半导体晶体管，例如可同时形成一具有应变硅沟道与自对准金属硅化物的金属氧化物半导体晶体管、一具有应变硅沟道而不具自对准金属硅化物的金属氧化物半导体晶体管与一不具应变硅沟道且不具自对准金属硅化物的金属氧化物半导体晶体管。因此，本发明不但可同时制作多个金属氧化物半导体晶体管，亦可针对不同需求而形成多种不同结构的金属氧化物半导体晶体管。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (26)

1.一种制作金属氧化物半导体晶体管的方法，包括：

提供半导体基底，且该半导体基底上具有栅极结构；

于该栅极结构相对二侧的该半导体基底中形成浅结源极延伸以及浅结漏极延伸；

于该栅极结构的相对二侧壁形成衬垫层与第一间隙壁；

利用该栅极结构以及该第一间隙壁作为注入掩模，对该半导体基底进行离子注入工艺，藉此于该栅极结构相对二侧的该半导体基底中形成源极区域与漏极区域；

去除该第一间隙壁；

于该半导体基底上形成应力覆盖层并覆盖该栅极结构、该衬垫层、该源极区域与该漏极区域；

对该源极区域、该漏极区域与该应力覆盖层进行活化工艺；

对该应力覆盖层进行蚀刻工艺，以暴露出该栅极结构、该源极区域与该漏极区域；以及

进行自对准金属硅化物工艺，以于未覆盖有该应力覆盖层的该栅极结构、该源极区域与该漏极区域上形成金属硅化物层。

2.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层包括有氧化硅层或氮化硅层。

3.如权利要求2所述的制作金属氧化物半导体晶体管的方法，其中该氮化硅层的厚度介于100至200埃之间。

4.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层包括有氧化硅层与位于该氧化硅层之上的氮化硅层。

5.如权利要求4所述的制作金属氧化物半导体晶体管的方法，其中该氮化硅层的厚度介于100至200埃之间。

6.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该活化工艺包括：

对该源极区域与该漏极区域进行第一退火工艺，以活化该源极区域与该漏极区域；以及

对该应力覆盖层进行第二退火工艺。

7.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中于该自对准金属硅化物工艺中，该应力覆盖层作为自对准金属硅化物阻挡层。

8.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该蚀刻工艺完全去除该应力覆盖层。

9.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该蚀刻工艺去除位于该半导体基底、该栅极结构、该源极区域与该漏极区域上的该应力覆盖层，而保留位于该衬垫层上的该应力覆盖层来作为第二间隙壁。

10.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该方法用以制作N型金属氧化物半导体晶体管。

11.如权利要求1所述的制作金属氧化物半导体晶体管的方法，其中该方法用以制作P型金属氧化物半导体晶体管。

12.如权利要求11所述的制作金属氧化物半导体晶体管的方法，其中于形成该应力覆盖层之后，还包括对该应力覆盖层进行离子注入工艺的步骤，以减少该应力覆盖层的伸张应力。

13.一种制作金属氧化物半导体晶体管的方法，包括：

提供半导体基底，该半导体基底上定义有第一有源区域、第二有源区域与第三有源区域，该第一、该第二与该第三有源区域上分别包括有至少一栅极结构，各该栅极结构的相对二侧壁上包括有衬垫层，各该栅极结构相对二侧的该半导体基底中具有源极区域与漏极区域；

于该第一、该第二与该第三有源区域中的该半导体基底上形成应力覆盖层并覆盖该些栅极结构、该些衬垫层、该些源极区域与该些漏极区域上；

对该应力覆盖层进行第一蚀刻工艺，以暴露出该第二有源区域中的该栅极结构、该源极区域与该漏极区域；

对该些源极区域、该些漏极区域与该应力覆盖层进行活化工艺；

对该应力覆盖层进行第二蚀刻工艺，以暴露出该第一有源区域中的该栅极结构、该源极区域与该漏极区域；以及

进行自对准金属硅化物工艺，以于该第一与该第二有源区域中未覆盖有该应力覆盖层的该些栅极结构、该些源极区域与该些漏极区域上形成金属硅化物层。

14.如权利要求13所述的制作金属氧化物半导体晶体管的方法，其中该第一、该第二与该第三有源区域分别为核心电路区域、输入或输出元件区域与静电放电保护元件区域。

15.如权利要求13所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层包括有氧化硅层或氮化硅层。

16.如权利要求15所述的制作金属氧化物半导体晶体管的方法，其中该氮化硅层的厚度介于100至200埃之间。

17.如权利要求13所述的制作金属氧化物半导体晶体管的方法，其中该应力覆盖层包括有氧化硅层与位于该氧化硅层的上的氮化硅层。

18.如权利要求17所述的制作金属氧化物半导体晶体管的方法，其中该氮化硅层的厚度介于100至200埃之间。

19.如权利要求13所述的制作金属氧化物半导体晶体管的方法，其中该活化工艺包括：

对该些源极区域与该些漏极区域进行第一退火工艺，以活化该些源极区域与该些漏极区域；以及

对该应力覆盖层进行第二退火工艺。

20.如权利要求13所述的制作金属氧化物半导体晶体管的方法，其中于该自对准金属硅化物工艺中，该应力覆盖层作为自对准金属硅化物阻挡层。

21.如权利要求13所述的制作金属氧化物半导体晶体管的方法，其中该第一蚀刻工艺完全去除该第二有源区域的该应力覆盖层。

22.如权利要求13所述的制作金属氧化物半导体晶体管的方法，其中该第二蚀刻工艺完全去除该第一有源区域的该应力覆盖层。

23.如权利要求13所述的制作金属氧化物半导体晶体管的方法，其中该第二蚀刻工艺去除该第一有源区域的位于该半导体基底、该栅极结构、该源极区域与该漏极区域上的该应力覆盖层，而保留位于该衬垫层上的该应力覆盖层来作为间隙壁。

24.如权利要求13所述的制作金属氧化物半导体晶体管的方法，其中至少一该金属氧化物半导体晶体管为N型金属氧化物半导体晶体管。

25.如权利要求13所述的制作金属氧化物半导体晶体管的方法，其中至少一该金属氧化物半导体晶体管为P型金属氧化物半导体晶体管。

26.如权利要求25所述的制作金属氧化物半导体晶体管的方法，其中于形成该应力覆盖层之后，还包括对该应力覆盖层进行离子注入工艺的步骤，以减少该P型金属氧化物半导体晶体管上的该应力覆盖层的伸张应力。

Images