CN102569080B - 用于制造nmos半导体器件的方法 - Google Patents
用于制造nmos半导体器件的方法 Download PDFInfo
- Publication number
- CN102569080B CN102569080B CN201010600601.8A CN201010600601A CN102569080B CN 102569080 B CN102569080 B CN 102569080B CN 201010600601 A CN201010600601 A CN 201010600601A CN 102569080 B CN102569080 B CN 102569080B
- Authority
- CN
- China
- Prior art keywords
- nmos device
- manufacture
- ion implantation
- source
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种用于制造NMOS半导体器件的方法，所述方法包括下列步骤：提供半导体前端器件，包括衬底和位于所述衬底上的栅极；对所述半导体前端器件的衬底进行N型离子注入，用以形成NMOS器件的源漏区；对所述NMOS器件的源漏区进行硅或碳的离子注入，其中所述硅或碳的离子注入是以相对于垂直于衬底表面的方向的倾斜角度进行的；对所述半导体前端器件进行应力记忆技术处理；以及对所述半导体前端器件进行退火，用以在所述NMOS器件的源漏区表面形成自对准硅化物。根据本发明的制造NMOS半导体器件的方法，能够有效地在形成自对准多晶硅化物期间降低镍侵蚀，并防止结的漏电和源漏击穿电压的性能变差，以便提高半导体器件生产的良品率。
Description
技术领域
本发明涉及半导体制造工艺，特别涉及利用应力记忆技术制造NMOS半导体器件的工艺。
背景技术
集成电路的制造需要根据指定的电路布局在给定的芯片区域上形成大量的电路元件。考虑到操作速度、耗电量及成本效率的优异特性，COMS技术目前是最有前景的用于制造复杂电路的方法之一。在使用COMS技术制造复杂的集成电路时，有数百万个晶体管（例如，N沟道晶体管与P沟道晶体管）形成于包含结晶半导体层的衬底上。不论所研究的是N沟道晶体管还是P沟道晶体管，MOS晶体管都含有所谓的PN结，PN结由以下两者的界面形成：高浓度掺杂的漏极/源极区、以及配置于该漏极区与该源极区之间的反向掺杂沟道。
目前较为普遍应用的在沟道区产生应变的技术是一种被称为“应力记忆”的技术。现有技术中采用应力记忆技术制造半导体器件100的方法如图1A至1F所示。如图1A所示，提供一衬底101，材料可以选择为单晶硅衬底。在衬底101上沉积一层栅极氧化层102，可以选择为利用氧化工艺在氧蒸气环境中温度约在800~1000摄氏度下形成栅极氧化层102。然后在栅极氧化层102上以化学气相沉积（CVD）法沉积一层掺杂多晶硅层。刻蚀栅极氧化层102以及多晶硅层形成栅电极103。接着，如图1B所示，在栅极氧化层102、栅电极103的侧壁上以及衬底101上面以CVD方法沉积间隙壁绝缘层104A以及104B，此时会同时在衬底101的背面生长同样成分的第一绝缘层105，材料可以选择为SiO2。然后，如图1C所示，在间隙壁绝缘层104A以及104B的侧壁上形成间隙壁106A以及106B，此时会同时在第一绝缘层105的背侧生成第二绝缘层107，材料可以选择为SiN。接着实施离子注入工艺形成源/漏极112A与112B。接下来，如图1D所示，在间隙壁106A以及106B上面以CVD方法沉积一层氧化层作为蚀刻停止层108，其厚度为30~200埃。然后，在蚀刻停止层108上以CVD方法沉积一层高应力诱发层109，形成条件为，源气体的气压为5torr，功率为100w，所采用的源气体优选为SiH4、NH3与N2的混合气体。SiH4的流速为50sccm，NH3的流速为3200sccm，N2的流速为10000sccm，温度为480摄氏度，压力为900MPa。其中，sccm是标准状态下，也就是1个大气压、25摄氏度下每分钟1立方厘米(1ml/min)的流量，1torr≈133.32帕斯卡。接着，如图1E所示，在半导体器件上涂敷一层具有图案的光刻胶（未示出），进行光刻，施以蚀刻步骤将高应力诱发层109薄化，成为高应力诱发层109’。接着，进行灰化工艺，去除光刻胶（未示出）。将该半导体器件100施以快速热退火（RTA）工艺，其工艺温度范围为1000~1100摄氏度。最后，如图1F所示，施以干刻蚀工艺将薄化的高应力诱发层109’ 和蚀刻停止层108移除，蚀刻液例如选择磷酸溶液，同时衬底101背侧的第二绝缘层107以及第一绝缘层105也被移除。
在低于65纳米工艺的先进的CMOS技术中，由于镍化硅具有低薄膜电阻和中等的硅消耗量的性质，并且具有更低的退火温度，所以镍化硅被广泛用作接触（contact）自对准多晶硅化物。然而，尤其是在现有工艺过程中的NMOS器件上，在采用应力记忆处理的过程以及后面的退火处理过程中会产生缺陷或位错，而镍很容易沿着缺陷路径扩散进入衬底而导致镍侵蚀。因此缺陷或位错的产生是后面形成自对准多晶硅化物期间发生镍侵蚀以及使结的漏电和源漏击穿电压的性能变差的一个原因。由此可知，在半导体制造过程中对于上述缺陷的控制是非常关键的。
图2是现有技术中采用应力记忆技术制造NMOS半导体器件的方法200流程图。在这里对现有技术中的方法进行了概括。如图2所示，在步骤201，提供半导体前端器件，半导体前端器件包括衬底和栅极，其中栅极位于衬底的上面，这里的步骤201概括了前述方法中实施离子注入工艺之前的各个步骤。在步骤202，对半导体前端器件进行N型离子注入，用以形成NMOS器件的源/漏区。如图2所示，其中具有P阱的半导体器件为NMOS器件，具有N阱的半导体器件为PMOS器件。在步骤203，对半导体前端器件进行应力记忆技术处理，包括沉积蚀刻停止层、沉积高应力诱发层、涂覆光刻胶并进行光刻、施以蚀刻以及进行灰化工艺。在步骤204，对半导体前端器件进行退火，可包括源漏杂质活化的尖峰退火和毫秒级退火，用以在所述NMOS器件的源漏区表面形成自对准硅化物。
图3是图2显示的采用应力记忆技术制造NMOS半导体器件中N型离子注入的示意图。如图3所示，箭头301表示对半导体前端器件进行的N型离子注入是完全垂直于衬底表面进行的。
图4示出了现有技术中采用应力记忆技术制造NMOS半导体器件而产生的缺陷。如图4所示，箭头指出了在对前端器件进行应力记忆技术处理和进行退火时产生的衬底缺陷。这样的缺陷产生了缺陷路径401，使得镍在后面形成自对准多晶硅化物的过程中沿着缺陷路径401扩散，进一步导致镍侵蚀的发生。
正如在前面部分的介绍，在形成自对准多晶硅化合物之前，由于应力造成的衬底缺陷，在半导体前端器件的NMOS器件上已经产生了衬底的缺陷路径，使得镍能够沿着缺陷路径扩散，从而导致在形成自对准多晶硅化合物时发生镍侵蚀。因此，需要一种用于制造NMOS半导体器件的方法，能够有效地降低形成自对准多晶硅化物期间出现的镍侵蚀，防止结的漏电和源漏击穿电压的性能变差，以便提高半导体器件生产的良品率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了在形成自对准多晶硅化物期间降低镍侵蚀，以及防止结的漏电和源漏击穿电压的性能变差，本发明提供了一种用于制造NMOS半导体器件的方法，所述方法包括下列步骤：提供半导体前端器件，包括衬底和位于所述衬底上的栅极；对所述半导体前端器件的衬底进行N型离子注入，用以形成NMOS器件的源漏区；对所述NMOS器件的源漏区进行硅或碳的离子注入，其中所述硅或碳的离子注入是以相对于垂直于衬底表面的方向的倾斜角度进行的；对所述半导体前端器件进行应力记忆技术处理；以及对所述半导体前端器件进行退火，用以在所述NMOS器件的源漏区表面形成自对准硅化物。
根据本发明的制造NMOS半导体器件的方法，能够有效地在形成自对准多晶硅化物期间降低镍侵蚀，以及防止结的漏电和源漏击穿电压的性能变差，以便提高半导体器件生产的良品率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A至图1F是现有技术中采用应力记忆技术制造半导体器件的剖面结构示意图；
图2是现有技术中采用应力记忆技术制造NMOS半导体器件的方法流程图；
图3是图2显示的采用应力记忆技术制造NMOS半导体器件的方法中N型离子注入的示意图；
图4示出了图2显示的采用应力记忆技术制造NMOS半导体器件的方法所产生的缺陷；
图5是根据本发明的采用应力记忆技术制造NMOS半导体器件的方法流程图；
图6是根据本发明的采用应力记忆技术制造NMOS半导体器件的方法中的离子注入的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，利用改进的工艺形成自对准多晶硅化物以便降低在形成自对准多晶硅化物期间出现的镍侵蚀，以及防止结的漏电和源漏击穿电压的性能变差的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
在现有技术中，采用应力记忆技术制造NMOS半导体器件的方法包括：提供半导体前端器件，半导体前端器件包括衬底和栅极，其中栅极位于衬底的上面，这里概括了前述方法中实施离子注入工艺之前的各个步骤；对半导体前端器件进行N型离子注入，用以形成NMOS器件的源/漏极；对半导体前端器件进行应力记忆技术处理，包括沉积蚀刻停止层、沉积高应力诱发层、涂覆光刻胶并进行光刻、施以蚀刻以及进行灰化工艺；对半导体前端器件进行退火，可包括源漏杂质活化的尖峰退火和毫秒级退火，用以在NMOS器件的源漏区表面形成自对准硅化物。在现有技术中采用应力记忆技术制造NMOS半导体器件的N型离子注入是完全垂直于衬底表面进行的。并且，现有技术中采用应力记忆技术制造NMOS半导体器件的方法会在进行应力记忆技术处理以及进行退火时产生缺陷。这样的缺陷产生了缺陷路径，使得镍在后面形成自对准多晶硅化物的过程中沿着缺陷路径扩散，进一步导致镍侵蚀的发生。
为了有效地在形成自对准多晶硅化物期间降低镍侵蚀，以及防止结的漏电和源漏击穿电压的性能变差，本发明提出一种改进的方法，在采用应力记忆技术制造NMOS半导体器件的过程中控制上述缺陷路径的产生。
图5是根据本发明的采用应力记忆技术制造NMOS半导体器件的方法流程图。如图5所示，在步骤501，提供半导体前端器件，半导体前端器件包括衬底和栅极，其中栅极位于衬底的上面，这里的步骤501概括了前述方法中实施离子注入工艺之前的各个步骤。在步骤502，对半导体前端器件进行N型离子注入，用以形成NMOS器件的源/漏区。如图5所示，其中具有P阱的半导体器件为NMOS器件，具有N阱的半导体器件为PMOS器件。在步骤503，以相对于垂直于衬底表面的方向的倾斜角度对半导体前端器件的NMOS器件的源/漏区域进行硅或碳的离子注入。也就是说，在步骤503中对NMOS器件的两侧N型区域都进行硅或碳的离子注入。在步骤504，对半导体前端器件进行应力记忆技术处理，包括沉积蚀刻停止层、沉积高应力诱发层、涂覆光刻胶并进行光刻、施以蚀刻以及进行灰化工艺。在步骤505，对半导体前端器件进行退火，可包括源漏杂质活化的尖峰退火和毫秒级退火，用以在NMOS器件的源漏区表面形成自对准硅化物
如图5可知，在本发明中提出了一种改进的制造NMOS半导体器件的方法，在对半导体前端器件进行N型离子注入之后、进行应力记忆技术处理之前进行硅或碳的离子注入，并且硅或碳的离子注入是以相对于垂直于衬底表面的方向的倾斜角度进行的。通过硅或碳的离子注入，在进行应力记忆技术处理、进行源漏杂质活化的尖峰退火以及进行毫秒级退火的过程中，导致衬底缺陷或位错的应力将被预先注入的硅或碳所取代。这样，由于控制了缺陷路径的产生，由缺陷路径导致的在形成自对准多晶硅化物过程中产生的镍侵蚀将被显著降低。
图6是根据本发明的采用应力记忆技术制造NMOS半导体器件的方法中的离子注入的示意图。如图6可知，箭头601表示N型离子注入的注入方向，其说明本发明的N型离子注入的方向和现有技术相同，是完全垂直于衬底表面进行的。箭头602和603表示进行硅或碳的离子注入方向，其表明本发明提出的方法是以相对于垂直于衬底表面的方向的倾斜角度来进行硅或碳的离子注入。
在本发明的一个实施例中，上述倾斜角度优选地是15-30度。硅或碳的离子注入的量优选地是（2-5）× 1014个每平方厘米。优选地，进行硅或碳的离子注入的能量是10-30千电子伏特。
在本发明的一个实施例中，毫秒级退火包括激光退火。优选地，在半导体前端器件的NMOS器件的源漏区表面形成的自对准硅化物是镍化硅。
根据上述实施例的改进的采用应力记忆技术制造的半导体器件可应用于多种集成电路（IC）中。根据本发明的IC例如是存储器电路，如随机存取存储器（RAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）、或只读存储器（ROM）等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列（PLA）、专用集成电路（ASIC）、合并式DRAM逻辑集成电路（掩埋式DRAM）或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种用于制造NMOS半导体器件的方法，所述方法包括下列步骤：
提供半导体前端器件，包括衬底和位于所述衬底上的栅极；
对所述半导体前端器件的衬底进行N型离子注入，用以形成NMOS器件的源漏区；
对所述NMOS器件的源漏区进行硅或碳的离子注入，其中所述硅或碳的离子注入是以相对于垂直于衬底表面的方向的倾斜角度进行的；
对所述半导体前端器件进行应力记忆技术处理；以及
对所述半导体前端器件进行退火，用以在所述NMOS器件的源漏区表面形成自对准硅化物；
其中所述相对于垂直于衬底表面的方向的倾斜角度是15-30度。
2.如权利要求1所述的用于制造NMOS半导体器件的方法，其中所述进行硅或碳的离子注入的能量是10-30千电子伏特。
3.如权利要求1所述的用于制造NMOS半导体器件的方法，其中所述进行硅或碳的离子注入的量是(2-5)×1014个每平方厘米。
4.如权利要求1所述的用于制造NMOS半导体器件的方法，其中所述应力记忆技术处理包括沉积蚀刻停止层、沉积高应力诱发层、涂覆光刻胶并进行光刻、施以蚀刻以及进行灰化工艺。
5.如权利要求1所述的用于制造NMOS半导体器件的方法，其中对所述半导体前端器件进行退火包括进行源漏杂质活化的尖峰退火和对所述半导体前端器件进行毫秒级退火。
6.如权利要求5所述的用于制造NMOS半导体器件的方法，其中所述毫秒级退火包括激光退火。
7.如权利要求1所述的用于制造NMOS半导体器件的方法，其中所述自对准硅化物是镍化硅。
8.一种利用如权利要求1至7中任意一项所述的方法制造的半导体器件的集成电路，所述集成电路选自随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路和掩埋式DRAM、射频器件。
9.一种利用如权利要求1至7中任意一项所述的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010600601.8A CN102569080B (zh) | 2010-12-22 | 2010-12-22 | 用于制造nmos半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010600601.8A CN102569080B (zh) | 2010-12-22 | 2010-12-22 | 用于制造nmos半导体器件的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102569080A CN102569080A (zh) | 2012-07-11 |
| CN102569080B true CN102569080B (zh) | 2015-04-01 |
Family
ID=46414188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010600601.8A Active CN102569080B (zh) | 2010-12-22 | 2010-12-22 | 用于制造nmos半导体器件的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102569080B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1979786A (zh) * | 2005-11-29 | 2007-06-13 | 联华电子股份有限公司 | 制作应变硅晶体管的方法 |
| CN101030541A (zh) * | 2006-02-28 | 2007-09-05 | 联华电子股份有限公司 | 半导体晶体管元件及其制作方法 |
| CN101179028A (zh) * | 2006-11-08 | 2008-05-14 | 联华电子股份有限公司 | 金属氧化物半导体晶体管及其制作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005057074B4 (de) * | 2005-11-30 | 2009-07-23 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung |
-
2010
- 2010-12-22 CN CN201010600601.8A patent/CN102569080B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1979786A (zh) * | 2005-11-29 | 2007-06-13 | 联华电子股份有限公司 | 制作应变硅晶体管的方法 |
| CN101030541A (zh) * | 2006-02-28 | 2007-09-05 | 联华电子股份有限公司 | 半导体晶体管元件及其制作方法 |
| CN101179028A (zh) * | 2006-11-08 | 2008-05-14 | 联华电子股份有限公司 | 金属氧化物半导体晶体管及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102569080A (zh) | 2012-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5204763B2 (ja) | 埋め込み歪み層を有してフローティングボディ効果が減少されたｓｏｉトランジスタの製造方法 | |
| CN101866953B (zh) | 低肖特基势垒半导体结构及其形成方法 | |
| US7888194B2 (en) | Method of fabricating semiconductor device | |
| CN101621006B (zh) | 利用锗预非晶处理来形成p-型轻度掺杂的漏极区的方法 | |
| TWI338915B (en) | Plasma doping method and method for fabricating semiconductor device using the same | |
| US9231079B1 (en) | Stress memorization techniques for transistor devices | |
| US9553159B2 (en) | Semiconductor devices having polysilicon gate patterns and methods of fabricating the same | |
| CN102569082B (zh) | 用于制作嵌入式锗硅应变pmos器件结构的方法 | |
| CN101393893B (zh) | 具有不同侧壁层宽度的cmos器件及其制造方法 | |
| CN102569080B (zh) | 用于制造nmos半导体器件的方法 | |
| TWI639195B (zh) | 用於電晶體裝置之應力記憶技術 | |
| CN101383326A (zh) | Mos晶体管及其制造方法 | |
| CN102024706B (zh) | 用于制造半导体器件的方法 | |
| CN102044492B (zh) | 用于制造半导体器件的方法 | |
| US20080003751A1 (en) | Methods for forming dual poly gate of semiconductor device | |
| CN102136426A (zh) | 一种半导体器件及其制作方法 | |
| KR100850138B1 (ko) | 반도체 소자의 게이트 절연막 및 그 형성방법 | |
| CN106252282A (zh) | 一种半导体器件及其制造方法、电子装置 | |
| CN102044437B (zh) | 用于制造半导体器件的方法 | |
| US9064888B2 (en) | Forming tunneling field-effect transistor with stacking fault and resulting device | |
| CN102024705B (zh) | 半导体器件以及用于制造半导体器件的方法 | |
| CN102299075B (zh) | 制作半导体器件结构的方法 | |
| CN102456572B (zh) | 用于制作包含应力层的半导体器件结构的方法 | |
| US10629593B2 (en) | Formation of semiconductor device with resistors having different resistances | |
| CN102569040B (zh) | 一种制作半导体器件结构的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20130114 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20130114 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |