CN102456572B

CN102456572B - 用于制作包含应力层的半导体器件结构的方法

Info

Publication number: CN102456572B
Application number: CN201010509827.7A
Authority: CN
Inventors: 何有丰
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-10-18
Filing date: 2010-10-18
Publication date: 2014-01-01
Anticipated expiration: 2030-10-18
Also published as: CN102456572A

Abstract

本发明提供一种用于制作包含应力层的半导体器件结构的方法，包括：提供前端器件结构，该前端器件结构包括半导体衬底和位于该半导体衬底之上的栅极结构；在该栅极结构的外围形成侧墙结构，所述侧墙结构从内到外依次包括第一栅极热氧化层结构和间隙壁结构；在半导体衬底中形成位于间隙壁结构的外侧且紧邻于该间隙壁结构的凹槽；在该凹槽中形成应力层；去除侧墙结构中的间隙壁结构；以及在第一栅极热氧化层结构的表面上形成第二栅极热氧化层。该方法能够减小在间隙壁结构下方由于Si消耗而造成的凹陷，从而使应力层更靠近栅极氧化层，并且同时还能够减小所形成的应力层的表面的下陷，进而提高最终形成的MOS器件的整体电学性能。

Description

用于制作包含应力层的半导体器件结构的方法

技术领域

本发明涉及半导体制造领域，且具体而言，涉及一种用于制作包含应力层的半导体器件结构的方法。

背景技术

目前，影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且也会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管（CMOSFET，简称为CMOS）的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。

常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管（PMOSFET，简称为PMOS）和N型金属氧化物半导体场效应晶体管（NMOSFET，简称为NMOS）分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。

参照图1，其中，示出了根据现有技术制作的包含应力层的MOS器件结构的示意性剖面图100。如图1中所示，所述MOS器件结构包括半导体衬底101、栅极氧化层102、多晶硅栅103、栅极热氧化层104、应力层105、偏移间隙壁（offset spacer）106、侧墙107、源/漏区108以及多个隔离槽（图中未示出）等，其中，所述应力层105位于所述MOS器件结构表面的凹槽中。此外，所述源/漏区108可以包括轻掺杂源/漏（LDD）区108a和重掺杂源/漏区108b，这种LDD结构可以用于防止由短沟道效应引起的漏极感应势垒降低（DIBL）。

具体而言，在常规CMOS制造工艺中，用于制造包含应力层的MOS器件结构的方法主要包括下列步骤：首先，提供前端器件结构，所述前端器件结构可以包括半导体衬底、栅极结构和多个隔离槽等，所述栅极结构包括栅极氧化层和形成在该栅极氧化层上的多晶硅栅；接着，对栅极结构进行重新热氧化（re-oxidation），以形成栅极热氧化层，并且在该栅极热氧化层上形成间隙壁材料层；然后，依次蚀刻间隙壁材料层和栅极热氧化层，以在该栅极结构的外围形成侧墙结构，该侧墙结构从内到外依次包括栅极热氧化层结构和间隙壁结构；接着，在半导体衬底中形成凹槽，并且之后，在所述凹槽中通过例如外延（EPI）生长法形成应力层，所述应力层例如由锗硅（SiGe）或SiC构成；然后，去除所述间隙壁结构并形成偏移间隙壁，并且之后，例如通过离子注入形成LDD区；最后，在所述偏移间隙壁外侧形成侧墙，并且通过晕环和扩展（Halo & Ext.）离子注入在所述半导体衬底上形成所述MOS器件结构的重掺杂源/漏区。

参照图2，其中，示出了在根据现有技术制作包含应力层的MOS器件结构的过程中所存在的问题的局部放大示意性剖面图。

图2中，202为栅极氧化层，203为多晶硅栅，204为栅极热氧化层结构，205为应力层，且206为间隙壁结构。如图2中较小虚线圈所标示出的，在间隙壁结构206下方，由于形成栅极热氧化层结构204时会消耗半导体衬底中的Si，因而在半导体衬底中形成了凹陷。这样的凹陷将会导致后续形成的应力层205远离栅极氧化层202，并且进而会导致所形成的应力层205的表面下陷，如图2中较大虚线圈所标示出的。无论是应力层205远离栅极氧化层202还是应力层205其表面下陷，都将会导致不能如所期望地对位于栅极结构下方的沟道区施加适当的应力，从而无法有效地提高沟道区中载流子的迁移率，进而导致最终形成的MOS器件的电学性能变差。

因此，基于上述原因，迫切需要一种用于制作包含应力层的MOS器件的方法。期望该方法能够减小由于形成栅极热氧化层会消耗一定量的Si而在半导体衬底中产生的凹陷，以使随后形成的应力层更靠近栅极氧化层，并且同时还能够减小应力层的表面的下陷，以提高最终形成的MOS器件的整体电学性能。此外，还期望该方法能够与传统CMOS制造工艺兼容，以降低制造成本。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

如上所述，根据现有技术制作包含应力层的半导体器件结构存在这样的问题，即，所形成的应力层距离栅极氧化层较远并且应力层的表面向下凹陷，这将会导致不能对栅极结构下方的沟道区域施加适当的应力，从而无法有效地提高沟道区中载流子的迁移率，进而导致最终形成的MOS器件的电学性能变差。

因此，为解决上述问题，本发明提供一种用于制作包含应力层的半导体器件结构的方法，所述方法包括：提供前端器件结构，所述前端器件结构包括半导体衬底和位于所述半导体衬底之上的栅极结构；在所述栅极结构的外围形成侧墙结构，所述侧墙结构从内到外依次包括第一栅极热氧化层结构和间隙壁结构；在所述半导体衬底中形成位于所述间隙壁结构的外侧且紧邻于所述间隙壁结构的凹槽；在所述凹槽中形成应力层；去除所述侧墙结构中的所述间隙壁结构；以及在所述第一栅极热氧化层结构的表面上形成第二栅极热氧化层。

优选地，所述在所述栅极结构的外围形成侧墙结构进一步包括：在所述前端器件结构的表面上依次形成第一栅极热氧化层和间隙壁材料层；以及依次蚀刻所述间隙壁材料层和所述第一栅极热氧化层，以形成所述第一栅极热氧化层结构和所述间隙壁结构。

优选地，所述第一栅极热氧化层和所述第二栅极热氧化层均是在压强为600~760Torr且温度为700~1050℃的条件下、使用二氯乙烯、氮气和氧气或者使用氧气和氮气作为源气体、通过炉管氧化法而形成的。

优选地，所述第一栅极热氧化层的厚度为10~80埃。

优选地，所述间隙壁材料层的厚度为100~200埃。

优选地，所述间隙壁材料层的构成材料选自氧化物、氮化物以及它们的组合中的至少一种。

优选地，所述间隙壁材料层的构成材料为氮化硅。

优选地，所述间隙壁材料层是在压强为0.1~0.5Torr且温度为550~800℃的条件下、使用二氯乙硅烷和氨气或者使用六氯硅烷和氨气作为源气体、通过化学气相沉积而形成的。

优选地，所述间隙壁结构通过使用磷酸和/或稀释氢氟酸进行湿法清洗来去除。

优选地，所述第二栅极热氧化层的厚度为10~50埃。

优选地，所述应力层的构成材料选自SiGe和SiC以及它们的组合中的至少一种。

优选地，在形成所述第二栅极热氧化层的步骤中，所述第二栅极热氧化层还形成在所述应力层的表面、所述半导体衬底的表面和所述栅极结构的表面上。

本发明进一步提供一种包含通过如上所述的方法制作的半导体器件结构的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。

本发明进一步提供一种包含通过如上所述的方法制作的半导体器件结构的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

根据本发明的用于制作包含应力层的半导体器件结构的方法，能够减小在间隙壁结构下方由于Si消耗而造成的凹陷，从而使应力层更靠近栅极氧化层，并且同时还能够减小所形成的应力层的表面的下陷，进而提高最终形成的MOS器件的整体电学性能。此外，该方法能够与传统CMOS制造工艺兼容，从而降低制造成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中：

图1是示出了根据现有技术制造的包含应力层的MOS器件结构的示意性剖面图100；

图2是示出了在根据现有技术制造包含应力层的MOS器件结构的过程中所存在的问题的局部放大示意性剖面图；

图3A至3H是示出了根据本发明优选实施例的用于制作包含应力层的半导体器件结构的方法的示意性剖面图；

图4是示出了根据本发明优选实施例的用于制作包含应力层的半导体器件结构的方法的流程图；以及

图5A至5F是示出了使用根据本发明优选实施例的方法制作的半导体器件结构来制作MOS器件结构的方法步骤的示意性剖面图；

图6是示出了具有氧化物-氮化物-氧化物-硅（ONOS）层叠栅极结构的前端器件结构的示意性剖面图；以及

图7是示出了通过根据本发明优选实施例的方法制作的、对应于图2中示出的半导体器件结构的一部分的局部放大示意性剖面图。

应当注意的是，这些图旨在示出根据本发明的特定示例性实施例中所使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些图并非按比例绘制，因而可能未能够准确反映任何所给出的实施例的精确结构或性能特点，并且这些图不应当被解释为限定或限制由根据本发明的示例性实施例所涵盖的数值或属性的范围。例如，为了清楚起见，可以缩小或放大分子、层、区域和/或结构元件的相对厚度和定位。在附图中，使用相似或相同的附图标记表示相似或相同的元件或特征。

具体实施方式

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终表示相同的元件。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。应当以相同的方式解释用于描述元件或层之间的关系的其他词语（例如，“在……之间”和“直接在……之间”、“与……相邻”和“与……直接相邻”、“在……上”和“直接在……上”等）。

此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离根据本发明的示例性实施例的教导的情况下，以下所讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。

为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、“下面的”、“在……上方”、“上面的”等，用来描述如在图中所示的一个元件或特征与其他元件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他元件或特征下方”或“在其他元件或特征之下”的元件之后将被定位为“在其他元件或特征上方”或“在其他元件或特征之上”。因而，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述符做出相应解释。

这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

在此，参照作为示例性实施例的优选实施例（和中间结构）的示意性剖面图来描述根据本发明的示例性实施例。这样，预计会出现例如由制造技术和/或容差引起的示出的形状的变化。因此，示例性实施例不应当被解释为仅限于在此示出的区域的具体形状，而是还可以包含例如由制造所导致的形状偏差。例如，示出为矩形的注入区域在其边缘可以具有倒圆或弯曲的特征和/或注入浓度的梯度变化，而不仅是从注入区域到非注入区域的二元变化。同样，通过注入形成的掩埋区会导致在该掩埋区与注入通过的表面之间的区域中也会存在一些注入。因此，图中所示出的区域实质上是示意性的，它们的形状并非意图示出器件中的各区域的实际形状，而且也并非意图限制根据本发明的示例性实施例的范围。

除非另有定义，否则这里所使用的全部术语（包括技术术语和科学术语）都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域的语境中的意思一致的意思，而不以理想的或过于正式的含义来解释它们。

[优选实施例]

下面，将参照图3A至3H以及图4来详细说明根据本发明优选实施例的用于制作包含应力层的半导体器件结构的方法。

参照图3A至3H，其中，示出了根据本发明优选实施例的用于制作包含应力层的半导体器件结构的方法的示意性剖面图。

首先，如图3A中所示，提供前端器件结构，所述前端器件结构包括半导体衬底301和位于半导体衬底301上的栅极结构310。其中，所述栅极结构310例如可以包括依次形成在所述半导体衬底301上的栅极氧化层302和多晶硅栅303。所述半导体衬底301的构成材料可以是未掺杂的单晶硅或者掺杂有N型或P型杂质的单晶硅，并且还可以是绝缘体上硅（SOI）等。作为示例，在本实施例中，半导体衬底301的构成材料采用未掺杂的单晶硅。

接着，如图3B中所示，在所述前端器件结构的表面上形成第一栅极热氧化层304。作为示例，可以在压强为600~760Torr且温度为700~1050℃的条件下、使用二氯乙烯、氮气和氧气或者使用氧气和氮气作为源气体、通过炉管氧化法来形成第一栅极热氧化层304。第一栅极热氧化层304的厚度大约为10~80埃，优选为10~60埃，更优选为10~50埃，且最优选为10~20埃。这样，可以在此工艺步骤中减少形成栅极热氧化层所需要消耗的Si，但同时又能在随后去除间隙壁结构时提供一定厚度的栅极热氧化层，以保护栅极结构表面不被化学试剂损伤。此外，在通过等离子体干法蚀刻形成多晶硅栅时会在其侧壁造成一定损伤，而栅极热氧化工艺可以修复这样的损伤。

然后，如图3C中所示，在第一栅极热氧化层304的表面上形成间隙壁材料层305。其中，间隙壁材料层305的构成材料选自氧化物、氮化物以及它们的组合中的至少一种，且厚度大约为100~200埃。例如，间隙壁材料层可以是由依次形成的氧化硅和氮化硅构成的ON结构，也可以是由依次形成的氧化硅、氮化硅和氧化硅构成的ONO结构。氮化硅可以使用二氯乙硅烷、BTBAS（双(第三-丁基胺)硅烷）和六氯乙硅烷中的任意一种和氨气作为源气体来形成。氧化硅可以使用TEOS（正硅酸乙酯）、SiH₄/N₂O或BTBAS作为源气体来形成。作为示例，在本实施例中，选用氮化硅作为构成间隙壁材料层305的材料，并且在压强为0.1~0.5Torr且温度为630~800℃的条件下、使用二氯乙硅烷和氨气作为源气体、通过化学气相沉积来形成该层氮化硅。

接着，如图3D中所示，依次蚀刻间隙壁材料层305和第一栅极热氧化层304，以在栅极结构310的外围且紧邻于栅极结构310形成侧墙结构，所述侧墙结构从内到外依次包括第一栅极热氧化层结构304’和间隙壁结构305’。作为示例，可以采用等离子体干法回刻工艺，蚀刻所采用的气体可以是包含Ar、CF₄、CHF₃和O₂的混合气体，其中，Ar的流速为70~300sccm、CF₄的流速为60~240sccm，CHF₃的流速为10~60sccm，O₂的流速为2~10sccm。这里，sccm是标准状态下，也就是1个大气压、25℃下每分钟1立方厘米(1ml/min)的流量。

然后，如图3E中所示，在半导体衬底301中形成位于间隙壁结构305’外侧（该处是以栅极结构为中心，远离栅极结构为外侧，靠近栅极结构为内侧）且紧邻于间隙壁结构305’的凹槽306。作为示例，凹槽306可以如下形成：首先，在如图3D中所示的剖面结构上形成具有开口图案的掩蔽层（图中未示出）；之后，以该掩蔽层作为掩膜，通过等离子体干法蚀刻对半导体衬底301进行蚀刻，以在其中形成所述凹槽306；然后，去除所述掩蔽层。作为一个示例，掩蔽层的构成材料可以为SiN、SiON或者它们的组合。作为另一示例，掩蔽层的构成材料也可以为光致抗蚀剂。作为示例，在本实施例中，选用SiN来构成掩蔽层。例如，可以采用SiH₄、NH₃以及N₂作为源气体，在350~550℃下形成SiN层，然后通过光刻和蚀刻工艺使所述掩蔽层具有开口图案。蚀刻半导体衬底可以在压强为10~100mTorr且功率为100~1000W的条件下进行，所采用的气体可以包含HBr、HCl、Cl₂或者它们的任意组合，并且优选包含HBr，这主要是因为与含Cl基的气体相比，HBr对于硅与二氧化硅的蚀刻选择比较高。此外，蚀刻气体还可以包含作为稀释气体的He和O₂。掩蔽层的去除可以根据掩蔽层的构成材料来选择适当的去除方法，去除各种掩蔽层的方法是本领域技术人员所熟知的，在此不再赘述。

这里，需要说明的是，在实际制造过程中，这一层掩蔽层通常是在形成应力层307之后再去除。这样，在形成应力层307时就无需重新形成掩蔽层以用于选择性EPI，从而能够达到减少工艺步骤进而缩短生产周期的目的。

接着，如图3F中所示，在凹槽306中形成应力层307。作为示例，通过EPI法生长应力层307，所述应力层307的厚度可以为250~850埃，材料可以是但不限于SiGe、SiC或者它们的任意组合。可替代地，也可以通过CVD法形成应力层307。这里，需要注意的是，可以根据半导体器件结构的极性来选择所沉积的应力层307具有的应力。例如，NMOS器件结构需要具有张应力的应力层307，可采用CVD法形成SiC应力层，并且在压力为3~15Torr、温度为500~1000℃且优选温度为500~850℃的条件下进行。其中，硅源前驱气体可以为硅烷或丙硅烷，气体的流速为30~300 sccm，且所形成的SiC应力层的碳含量为1~3%。而PMOS器件结构需要具有压应力的应力层307，可以采用SiH₄或SiH₂Cl₂作为硅源前驱气体并且采用GeH₄、HCl和H₂等的混合气体作为锗源前驱气体，其中，硅源前驱气体的流速为30~300sccm，锗源前驱气体中GeH₄的流速为5~500sccm且优选为5~50sccm，HCl的流速为50~200sccm，H₂的流速为5~50 sccm。

然后，如图3G中所示，去除所述侧墙结构中的间隙壁结构305’。如本领域技术人员已知的，氮化硅可用磷酸通过湿法清洗来去除，而氧化物则可以使用稀释的氢氟酸（DHF）来去除。因此，作为示例，在本发明中，可以选用磷酸来去除由SiN构成的间隙壁结构305’。

接着，如图3H中所示，形成第二栅极热氧化层308。作为示例，第二栅极热氧化层308可形成在第一栅极热氧化层结构304’的表面、应力层307的表面和半导体衬底301的表面上，且厚度大约为10~50埃。形成第二栅极热氧化层308的主要目的在于获得总厚度为15~60埃的栅极热氧化层，这主要是因为在半导体器件的实际制造中，栅极热氧化层的厚度需要达到大约15 ~60埃才能有效地防止栅极漏电。形成第二栅极热氧化层308的方法和工艺条件可以与形成第一栅极热氧化层304的相同。

至此，形成了根据本实施例的包含应力层的半导体器件结构。

这里，需要说明的是，第一栅极热氧化层304和第二栅极热氧化层308将形成在含Si的材料层的表面上，例如，多晶硅栅、含硅半导体衬底、诸如锗硅和SiC这类含硅应力层的表面上。从图中可以看出，作为示例，在本实施例中，第一栅极热氧化层304形成在整个前端器件结构的表面上，第二栅极热氧化层308形成在第一栅极热氧化层结构304’的表面、应力层307的表面和半导体衬底301的表面上以及栅极结构310的表面上，且至少形成在第一栅极热氧化层结构304’的表面上。

参照图4，其中，示出了根据本发明优选实施例的方法的流程图。

首先，在步骤S401中，提供前端器件结构，所述前端器件结构包括半导体衬底301和位于半导体衬底301上的栅极结构310。

接着，在步骤S402中，在栅极结构310的外围形成侧墙结构。其中，所述侧墙结构从内到外依次包括第一栅极热氧化层结构304’和间隙壁结构305’。

接着，在步骤S403中，在半导体衬底301中形成位于间隙壁结构305’外侧且紧邻于间隙壁结构305’的凹槽306。

接着，在步骤S404中，在凹槽306中形成应力层307。

接着，在步骤S405中，去除所述侧墙结构中的间隙壁结构305’。

最后，在步骤S406中，至少在第一栅极热氧化层结构304’的表面上形成第二栅极热氧化层308。

接下来，将参照图5A至5F简要说明使用根据本发明优选实施例的方法制作的半导体器件结构来制作包含应力层的MOS器件结构的后续工艺步骤。

首先，提供通过根据本发明优选实施例的方法制作的半导体器件结构，如图3H中所示。

接着，如图5A中所示，在所述半导体器件结构的表面上形成偏移间隙壁材料层509。

接着，如图5B中所示，对第二栅极热氧化层508和偏移间隙壁材料层509进行蚀刻，直至露出半导体衬底501的表面，以在栅极结构510的外围且紧邻于栅极结构510形成偏移间隙壁结构509’。

接着，如图5C中所示，进行离子注入，以形成LDD区。其中，所述LDD区位于偏移间隙壁结构509’外侧且紧邻于偏移间隙壁结构509’。

接着，如图5D中所示，在半导体衬底501的表面、应力层507的表面和栅极结构510上形成间隙壁材料层511。

接着，如图5E中所示，对间隙壁材料层511进行蚀刻，直至露出应力层507的表面，以在偏移间隙壁结构509’外侧且紧邻于偏移间隙壁结构509’形成间隙壁结构511’，从而形成从内到外依次由偏移间隙壁结构509’和间隙壁结构511’构成的侧墙结构。

最后，如图5F中所示，进行离子注入，以形成重掺杂源/漏区。

至此，完成了MOS器件结构的制作。根据注入的离子的极性，可以制成PMOS器件结构或NMOS器件结构。即是说，根据本发明优选实施例的方法不仅适用于PMOS器件也同样适用于NMOS器件。上述形成PMOS或NMOS器件结构的后续各工艺步骤的具体细节是本领域技术人员所公知的，在此不再赘述。

这里，本领域技术人员应当认识到，整个制作过程需要在不采用任何用于形成掩蔽层的工艺的情况下进行多次蚀刻和两次离子注入。因而，在前段工序中通常会保留用于在蚀刻形成多晶硅栅时用作硬掩膜的掩蔽层，该掩蔽层通常由氮化硅或低温氧化物等构成，用于在后续工艺步骤中对栅极结构进行保护。具体而言，该掩蔽层既可以用作离子注入时的掩蔽层，也可以用作蚀刻形成偏移间隙壁或侧墙结构时的蚀刻停止层。当然，可选地，也可以根据需要在蚀刻和离子注入前预先通过旋涂光致抗蚀剂层并对其进行曝光和显影来形成具有开口图案的掩蔽层，或者通过CVD法形成一层氮化硅或低温氧化物等并对其进行蚀刻来形成具有开口图案的硬掩膜。这些形成掩蔽层的方法和工艺条件都是本领域技术人员所熟知的，在此不再赘述。

此外，还应当理解的是，根据上述优选实施例的方法不仅可以应用于具有如图3A中所示的栅极结构310的CMOS器件的制造中，还可以应用于具有其他栅极结构的半导体器件的制造中，例如，具有如图6所示的氧化物-氮化物-氧化物-硅（ONOS）层叠栅极结构610的非易失性存储器的制造中。如图6中所示，层叠栅极结构610是通过在半导体衬底601上依次形成栅极氧化层602、氮化物层603、氧化物层604和多晶硅栅605而构成的。具有这种层叠栅极结构的前端器件结构可以用于制作具有硅-氧化物-氮化物-氧化物-硅（SONOS）结构的非易失性存储器，即SONOS存储器单元。用于形成ONOS层叠栅极结构的方法是本领域技术人员所公知的，在此不再赘述。

[本发明的有益效果]

下面，将参照图7和表格1来详细说明本发明的有益效果。

参照图7，其中，示出了通过根据本发明优选实施例的方法制作的、对应于图2中示出的半导体器件结构的一部分的局部放大示意性剖面图。

与图2类似地，在图7中，702为栅极氧化层，703为多晶硅栅，704为第一栅极热氧化层结构，705为应力层，且706为间隙壁结构。如图7中较小虚线圈所标示出的，在间隙壁结构706下方，由于第一栅极热氧化层结构704的厚度减小使得所消耗的半导体衬底中的Si减少，因而在半导体衬底中形成的凹陷也随之减小。进而，随后形成的应力层705的表面下陷也得以减小，如图7中较大虚线圈所标示出的。从图7中可以清楚看出，应力层705更靠近栅极氧化层702，并且其表面也较为平缓，只轻微下陷，从而能够如所期望地对位于栅极结构下方的沟道区施加适当的应力，以有效地提高沟道区中载流子的迁移率。本发明与现有技术之间的一组对比数据如下列于表格1中。

表格1

	现有技术（nm）	本发明（nm）
			SiGe凹槽CD	(基准)	（基准）
SiGe厚度	（基准）	（基准+6.6）
			SiGe表面下陷	-16.4	-4.1
Si凹陷	-5	-3.3

从表格1中可以看出，在根据本发明优选实施例的方法制作的应力区中，SiGe表面下陷仅为-4.1nm，与现有技术的-16.4nm相比明显减小。此外，半导体衬底中的Si凹陷也得以从-5nm减小至-3.3nm。

由此可见，根据本发明的用于制作包含应力层的半导体器件结构的方法，能够减小由于形成栅极热氧化层的Si消耗而在间隙壁结构下方造成的凹陷，从而使应力层更靠近栅极氧化层，并且同时还能够使所形成的应力层的表面下陷减小，进而提高最终形成的半导体器件的整体电学性能。此外，该方法能够与传统CMOS制造工艺兼容，从而降低制造成本。

[本发明的工业实用性]

根据如上所述的实施例制造的半导体器件可应用于多种集成电路（IC）中。根据本发明的IC例如是存储器电路，例如，随机存取存储器（RAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）、或只读存储器（ROM）等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列（PLA）、专用集成电路（ASIC）、合并式DRAM逻辑集成电路（掩埋式DRAM）、射频电路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，例如，个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种用于制作包含应力层的半导体器件结构的方法，所述方法包括：

提供前端器件结构，所述前端器件结构包括半导体衬底和位于所述半导体衬底之上的栅极结构；

在所述栅极结构的外围形成侧墙结构，所述侧墙结构从内到外依次包括第一栅极热氧化层结构和间隙壁结构；

在所述半导体衬底中形成位于所述间隙壁结构的外侧且紧邻于所述间隙壁结构的凹槽；

在所述凹槽中形成应力层；

去除所述侧墙结构中的所述间隙壁结构；以及

在所述第一栅极热氧化层结构的表面上形成第二栅极热氧化层；

在所述第二栅极热氧化层上形成偏移间隙壁材料层。

2.根据权利要求1所述的方法，所述在所述栅极结构的外围形成侧墙结构进一步包括：

在所述前端器件结构的表面上依次形成第一栅极热氧化层和间隙壁材料层；以及

依次蚀刻所述间隙壁材料层和所述第一栅极热氧化层，以形成所述第一栅极热氧化层结构和所述间隙壁结构。

3.根据权利要求2所述的方法，所述第一栅极热氧化层和所述第二栅极热氧化层均是在压强为600～760Torr且温度为700～1050℃的条件下、使用二氯乙烯、氮气和氧气或者使用氧气和氮气作为源气体、通过炉管氧化法而形成的。

4.根据权利要求2所述的方法，其中，所述第一栅极热氧化层的厚度为

5.根据权利要求2所述的方法，其中，所述间隙壁材料层的厚度为

6.根据权利要求2所述的方法，其中，所述间隙壁材料层的构成材料选自氧化物、氮化物以及它们的组合中的至少一种。

7.根据权利要求6所述的方法，其中，所述间隙壁材料层的构成材料为氮化硅。

8.根据权利要求7所述的方法，其中，所述间隙壁材料层是在压强为0.1～0.5Torr且温度为550～800℃的条件下、使用二氯乙硅烷和氨气或者使用六氯硅烷和氨气作为源气体、通过化学气相沉积而形成的。

9.根据权利要求1所述的方法，其中，所述间隙壁结构通过使用磷酸和/或稀释氢氟酸进行湿法清洗来去除。

10.根据权利要求1所述的方法，其中，所述第二栅极热氧化层的厚度为

11.根据权利要求1所述的方法，其中，所述应力层的构成材料选自SiGe和SiC以及它们的组合中的至少一种。

12.根据权利要求1所述的方法，在形成所述第二栅极热氧化层的步骤中，所述第二栅极热氧化层还形成在所述应力层的表面、所述半导体衬底的表面和所述栅极结构的表面上。