CN102386088B

CN102386088B - 用于去除半导体器件结构上的光致抗蚀剂层的方法

Info

Publication number: CN102386088B
Application number: CN201010275045.1A
Authority: CN
Inventors: 韩秋华; 孟晓莹
Original assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-09-03
Filing date: 2010-09-03
Publication date: 2014-06-25
Anticipated expiration: 2030-09-03
Also published as: CN102386088A

Abstract

本发明提出了一种用于去除半导体器件结构上的光致抗蚀剂层的方法，所述方法包括：第一步骤，在等离子体灰化处理腔中使用第一灰化气体对所述半导体器件结构上的光致抗蚀剂层进行灰化；以及第二步骤，在所述等离子体灰化处理腔中使用第二灰化气体对所述半导体器件结构上的光致抗蚀剂层进行灰化，其中，所述第一灰化气体和所述第二灰化气体都包含N₂和H₂且不包含O₂，并且所述第一灰化气体中H₂所占的体积百分率小于所述第二灰化气体中H₂所占的体积百分率。根据本发明的方法能够防止在采用等离子体灰化工艺去除光致抗蚀剂层的过程中对锗硅材料造成损伤，从而提高半导体器件的整体电学性能，并且能够缩短生产周期，从而提高生产效率。

Description

用于去除半导体器件结构上的光致抗蚀剂层的方法

技术领域

本发明涉及一种用于制造半导体器件的方法，且具体而言，涉及一种用于去除半导体器件结构上的光致抗蚀剂层的方法。

背景技术

目前，影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的转换速度，而且也会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管（CMOSFET，简称为CMOS）的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。

常规上，CMOS器件制造技术中将PMOS器件和NMOS器件分开处理，例如，在P型金属氧化物半导体场效应晶体管（PMOSFET，简称为PMOS）的制造方法中采用压应力材料，而在N型金属氧化物半导体场效应晶体管（NMOSFET，简称为NMOS）中采用张应力材料，以提高载流子的迁移率。由于锗硅（SiGe）材料作为一种常见的压应力材料，其空穴迁移率几乎与电子迁移率相等，并且不论是空穴迁移率还是电子迁移率都比Si材料的要大很多，因而尤其适合用于制作PMOS。

在常规CMOS制造工艺中，用于制造包含锗硅应力层的PMOS结构的方法主要包括下列步骤：首先，提供前端器件结构，所述前端器件结构包括硅基衬底、栅氧化层、多晶硅栅、锗硅应力层和多个隔离槽，其中，所述锗硅应力层位于所述前端器件结构的表面的凹槽中；接着，在前端器件结构的表面和锗硅应力层的表面上形成具有开口图案的光致抗蚀剂层，所述锗硅应力层在该开口图案的底部露出至少一部分表面；然后，进行离子注入，以形成PMOS结构的源/漏区；接着，去除光致抗蚀剂层；最后，进行退火，以激活源/漏区中的离子，从而最终形成包含锗硅应力层的PMOS结构。

常规工艺中，在完成离子注入之后，通常会使用以O₂、O₂/H₂O或者N₂和3%～5%H₂的混合气体作为灰化气体的等离子体灰化处理来去除大部分光致抗蚀剂层。之后，通常会使用强硫酸H₂SO₄和过氧化氢H₂O₂的混合溶液来完全清除残留物，这是因为大多数无机材料与等离子体反应不能生成挥发性物质，因而只能通过湿法去胶工艺来去除。然而，由于锗硅材料比硅材料容易被氧化，所以以O₂或者O₂/H₂O作为灰化气体来去除光致抗蚀剂层会使锗硅材料氧化生成SiO₂，而生成的SiO₂容易在后续湿法去胶工艺中被清除，致使锗硅应力层变薄而无法对PMOS结构的沟道区施加适当的应力，从而影响最终形成的半导体器件的整体电学性能。如果使用N₂和3%～5%H₂的混合气体作为灰化气体来去除光致抗蚀剂层，又会由于灰化处理速度太慢而无法满足大规模生产的要求。

因此，基于上述原因，迫切需要一种用于去除半导体器件结构上的光致抗蚀剂层的方法。期望该方法能够防止在通过等离子体灰化处理去除光致抗蚀剂层的过程中对锗硅材料造成损伤，并且能够缩短生产周期，以提高生产效率。此外，还期望该方法能够与传统CMOS制造工艺兼容，以降低制造成本。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为解决如上所述在等离子体灰化处理过程中会对锗硅材料造成损伤的问题，根据本发明的一个方面，提供一种用于去除半导体器件结构上的光致抗蚀剂层的方法，所述方法包括：第一步骤，在等离子体灰化处理腔中使用第一灰化气体对所述半导体器件结构上的光致抗蚀剂层进行灰化；以及第二步骤，在所述等离子体灰化处理腔中使用第二灰化气体对所述半导体器件结构上的光致抗蚀剂层进行灰化，其中，所述第一灰化气体和所述第二灰化气体都包含N₂和H₂且不包含O₂，并且所述第一灰化气体中H₂所占的体积百分率小于所述第二灰化气体中H₂所占的体积百分率。

优选地，在所述第一步骤中，所述第一灰化气体的流速为1000～20000sccm，并且所述第一步骤是在压强为0.5～5T、功率为1000～5000W且温度为100～300℃的条件下进行的。

优选地，在所述第二步骤中，所述第二灰化气体的流速为1500～25000sccm，并且所述第二步骤是在压强为0.5～5T、功率为1000～5000W且温度为100～300℃的条件下进行的。

优选地，所述第一灰化气体中H₂所占的体积百分率为3%～5%。

优选地，所述第二灰化气体中H₂所占的体积百分率为30%～40%。

优选地，在所述第二步骤中，向所述等离子体灰化处理腔中分别通入所述第一灰化气体和H₂，以组成所述第二灰化气体。

优选地，所述方法进一步包括：第三步骤，其中，向所述等离子体灰化处理腔中通入O₂进行吹扫。

优选地，在所述第三步骤中，所述吹扫的持续时间长于1秒且短于10秒，O₂的流速为500～5000sccm，并且所述第三步骤是在压强为0.5～5T、功率为1000～5000W且温度为100～200℃的条件下进行的。

根据本发明的另一方面，提供一种用于制造半导体器件结构的方法，所述方法包括：提供前端器件结构，所述前端器件结构包括硅基衬底和位于所述硅基衬底之上的光致抗蚀剂层；以及通过根据本发明一个方面的方法去除所述光致抗蚀剂层，以获得所述半导体器件结构。

优选地，所述硅基衬底选自未掺杂的单晶硅、掺杂有N型杂质的单晶硅和绝缘体上硅。

优选地，所述N型杂质选自磷、砷和锑。

优选地，所述硅基衬底还包括源/漏区，且所述源/漏区中掺杂有P型杂质，并且所述方法还包括在去除所述光致抗蚀剂层之后对所述硅基衬底进行退火，以获得所述半导体器件结构。

优选地，所述P型杂质选自硼、镓和铟。

优选地，所述硅基衬底的表面具有凹槽，且所述凹槽中形成有锗硅应力层，并且所述光致抗蚀剂层具有开口图案，所述锗硅应力层在所述开口图案的底部露出至少一部分表面。

优选地，所述锗硅应力层是通过外延生长或化学气相沉积形成的。

优选地，所述前端器件结构还包括依次形成在所述硅基衬底上的栅氧化层和多晶硅栅。

根据本发明的用于去除半导体器件结构上的光致抗蚀剂层的方法能够防止在采用等离子体灰化工艺去除光致抗蚀剂层的过程中对锗硅材料造成损伤，从而提高半导体器件的整体电学性能，并且能够缩短生产周期，从而提高生产效率。此外，该方法还能够与现有的CMOS制造工艺兼容，从而降低制造成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中：

图1是示出了根据本发明第一实施例的用于去除半导体器件结构上的光致抗蚀剂层的方法的流程图100；

图2是示出了根据本发明第二实施例的用于去除半导体器件结构上的光致抗蚀剂层的方法的流程图200；

图3是示出了利用根据本发明第一或第二实施例的用于去除半导体器件结构上的光致抗蚀剂层的方法来制造包含锗硅应力层的PMOS结构的方法的流程图300；

图4是示出了如图3中所述的前端器件结构的示意性剖面图400；以及

图5是示出了采用根据本发明实施例的方法制造的包含锗硅应力层并且具有LDD结构的PMOS结构的示例性剖面图500。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他示例中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何来去除半导体器件结构上的光致抗蚀剂层的。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的优选实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

[第一实施例]

图1是示出了根据本发明第一实施例的用于去除半导体器件结构上的光致抗蚀剂层的方法的流程图100。

如图1中所示，首先，在步骤S101中，在等离子体灰化处理腔中使用第一灰化气体对所述半导体器件结构上的光致抗蚀剂层进行灰化。其中，所述第一灰化气体包含N₂和H₂，但不包含O₂，并且所述第一灰化气体中H₂所占的体积百分率约为3%～5%，且优选为4%。此外，所述第一灰化气体还可以包括其他惰性气体，例如，He、Ar等，用于对其进行稀释。所述第一灰化气体有利于去除在离子注入过程中由光致抗蚀剂和所注入的离子形成的硬皮（hard skin）。在该步骤中，所述第一灰化气体的流速约为1000～20000sccm，其中，sccm是标准状态下，也就是1个大气压、25℃下每分钟1立方厘米(1ml/min)的流量。此外，该步骤是在压强为0.5～5T、功率为1000～5000W且温度为100～300℃的条件下进行的。

然后，在步骤S102中，在所述等离子体灰化处理腔中使用第二灰化气体对所述半导体器件结构上的光致抗蚀剂层进行灰化。其中，所述第二灰化气体的组成与步骤S101中所使用的第一灰化气体相同，包含N₂和H₂但不包含O₂。然而，由于H₂能够加速灰化，所以为了提高灰化速率，在第二灰化气体中将H₂所占的体积百分率增加至约30%～40%，且优选为35%。在该步骤中，所述第二灰化气体的流速为1500～25000sccm。此外，该步骤是在压强为0.5～5T、功率为1000～5000W且温度为100～300℃的条件下进行的。

可替代地，第一灰化气体可以采用常规等离子体灰化处理中所使用的由N₂和3%～5%H₂组成的混合气体。在执行步骤S102时，经由带有数字流速控制器（DFC）的气体管道向所述等离子体灰化处理腔中通入第一灰化气体，并且同时，使用另一个带有DFC的气体管道向所述等离子体灰化处理腔中通入H₂，以组成第二灰化气体。这样，无需改变现有工艺设置，而只需额外再使用一个气体管道，从而易于与传统制造工艺相兼容并且可以节省制造成本。

[第二实施例]

图2是示出了根据本发明第二实施例的用于去除半导体器件结构上的光致抗蚀剂层的方法的流程图200。

如图2中所示，步骤S201和S202分别与图1中的步骤S101和S102相同，与图1中所示的方法不同的是，图2中所示的方法还包括步骤S203。在步骤S203中，向等离子体灰化处理腔中通入O₂进行吹扫，并且O₂的流速为500～5000sccm。其中，吹扫的持续时间长于1秒且短于10秒，并且在压强为0.5～5T、功率为1000～5000W且温度为100～200℃的条件下进行。将吹扫时间限制在10秒以内并将等离子体灰化处理腔中的温度控制在100～200℃范围内，这是为了防止由于吹扫时间过长或者温度过高而加速锗硅应力层的氧化而对其造成损伤。增加此吹扫步骤有利于去除前两步处理之后可能仍然残留在半导体器件结构表面的聚合物。

这里，应当注意的是，根据本发明第一和第二实施例的方法适用于任何需要从半导体器件结构上去除光致抗蚀剂层的场合，并且尤其适用于半导体制造工艺中需要去除光致抗蚀剂而同时又要防止氧化的场合，例如，在去除半导体器件结构上的光致抗蚀剂层时锗硅应力层暴露于该半导体器件结构表面的场合。

下面，将参照图3和图4详细说明利用根据本发明第一或第二实施例的用于去除半导体器件结构上的光致抗蚀剂层的方法具体是如何应用于制造半导体器件结构的。

图3是示出了利用根据本发明第一或第二实施例的方法来制造包含锗硅应力层的PMOS结构的方法的流程图300，并且图4是示出了图3中所述的前端器件结构的示意性剖面图400。

首先，在步骤S301中，提供前端器件结构。如图4中所示，所述前端器件结构包括硅基衬底401和位于该硅基衬底401之上的光致抗蚀剂层405。作为示例，所述光致抗蚀剂层405具有开口图案，所述前端器件结构还可以包括依次形成在所述硅基衬底401上的栅氧化层402和多晶硅栅403，并且所述硅基衬底401中可以包括源/漏区（图中未示出）和多个隔离槽（图中未示出）。其中，所述源/漏区中可以通过离子注入而掺杂有P型杂质，并且离子注入的杂质可以为硼或氟化硼等，注入剂量可以为1.0×10¹³～3.0×10¹⁵原子/cm²。

作为示例，构成所述硅基衬底401的材料可以是未掺杂的单晶硅、掺杂有杂质的单晶硅或者绝缘体上硅（SOI）。其中，所述杂质可以为N型杂质，例如，磷、砷、锑等。

此外，如图4中所示，所述硅基衬底401的表面还具有凹槽，且所述凹槽中形成有锗硅应力层404，并且该锗硅应力层404在所述开口图案的底部露出至少一部分表面。

作为示例，锗硅应力层404可以如下形成：首先，蚀刻硅基衬底401，以在其中形成凹槽；之后，通过外延（EPI）生长法或者化学气相沉积（CVD）法在所形成的凹槽中填充锗硅材料，从而形成锗硅应力层404。

作为示例，光致抗蚀剂层405可以通过旋涂法来形成，并且之后对其进行曝光和显影使其形成图案。所述光致抗蚀剂层405用以在离子注入过程中对其他不需要注入离子的区域，例如，PMOS结构的多晶硅栅403以及形成有NMOS结构的区域（图中未示出）等进行掩蔽。

接着，在步骤S302中，去除光致抗蚀剂层405，以形成所述包含锗硅应力层的PMOS结构。其中，可以采用根据本发明第一实施例或第二实施例的方法来去除光致抗蚀剂层405。

然后，对所述硅基衬底进行退火，以获得所述半导体器件结构PMOS结构。

这里，需要注意的是，由于近距离等离子体轰击会对硅片造成极大损伤，而且这种损伤在栅氧化层变薄之后尤其显著，所以目前在常规制造工艺中已开始采用远程等离子体灰化处理器。其中，硅片被放置在等离子体灰化处理腔中远离会造成损伤的等离子体的位置，从而只允许化学反应基到达硅片表面。通常，在远程等离子体灰化处理器中使用微波（2.45GHz）频率来产生等离子体。

此外，上述PMOS结构中的源/漏区还可以被形成为具有轻掺杂漏区（LDD）结构。作为示例，图5中示出了包含锗硅应力层并且具有LDD结构的PMOS结构。如图5中所示，这样的PMOS结构包括硅基衬底501、栅氧化层502、多晶硅栅503、锗硅应力层504、偏移间隙壁（offset spacer）505、间隙壁506、源/漏区507以及多个隔离槽（图中未示出）等。所述源/漏区507包括轻掺杂漏区（LDD）507a和重掺杂漏区507b，其中，所述LDD507a能够防止由于短沟道效应而引起的漏区感应势垒降低（DIBL），从而防止MOS晶体管的阈值电压和电压增益降低。形成包含锗硅应力层且具有LDD结构的PMOS结构的制造工艺是本领域技术人员所公知的，在此不再赘述。

这里，应当注意的是，图5中的半导体器件结构并非是限制性的，而是还可以具有其他结构。此外，还应当注意的是，根据本发明的用于去除半导体器件结构上的光致抗蚀剂层的方法不仅适用于在制造包含锗硅应力层的半导体器件结构过程中去除光致抗蚀剂层的场合，而且同样适用于半导体制造工艺中其他需要去除光致抗蚀剂而同时又要防止氧化的场合。

[本发明的有益效果]

下面，将通过实验数据来说明本发明的有益效果。

表格1

表格1中，第二列所列数据是通过根据现有技术的方法去除光致抗蚀剂层过程中损失的锗硅应力层厚度，第三列所列数据是通过根据本发明的方法去除光致抗蚀剂层过程中损失的锗硅应力层厚度。从表格1中可以清楚看出，通过根据现有技术的方法来制造包含锗硅应力层的半导体器件，锗硅应力层的厚度损失大约在

之间，且平均值约为

而通过根据本发明的方法来处理包含锗硅应力层的半导体器件，锗硅应力层的厚度损失大约在

之间，且平均值约为显然，与根据现有技术的方法相比，根据本发明的方法能够使锗硅应力层在灰化处理期间损失的厚度减少大约50%，从而能够防止由于锗硅应力层厚度不足而无法有效提高半导体器件沟道中载流子的迁移率并且改善半导体器件的整体电学性能。

此外，根据本发明的用于去除半导体器件结构上的光致抗蚀剂层的方法由于结合了包含N₂和3%～5%H₂的混合气体能够有效去除硬皮以及增大H₂含量能够提高灰化速率的优点，因而能够基本上无残留地去除光致抗蚀剂层并且提高灰化处理速率，从而能够提高成品率并缩短生产周期。经实验得到的统计数据表明，与根据现有技术的方法相比，通过根据本发明的方法制造的半导体器件的成品率能够提高大约40%。而且，根据本发明的方法由于并未增加工艺项目且无需添加其他设备而容易与传统CMOS制造工艺兼容，从而能够降低制造成本。

[本发明的工业适用性]

根据如上所述的实施例制造的半导体器件可应用于多种集成电路（IC）中。根据本发明的IC可以是存储器电路，例如，随机存取存储器（RAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、静态RAM（SRAM）、或只读存储器（ROM）等。根据本发明的IC还可以是逻辑器件，例如，可编程逻辑阵列（PLA）、专用集成电路（ASIC）、合并式DRAM逻辑集成电路（掩埋式DRAM）、射频电路或任何其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，例如，个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由所附的权利要求书及其等效范围所界定。

Claims

1.一种用于去除半导体器件结构上的光致抗蚀剂层的方法，所述方法包括：

第一步骤，在等离子体灰化处理腔中使用第一灰化气体对所述半导体器件结构上的光致抗蚀剂层进行灰化；以及

第二步骤，在所述等离子体灰化处理腔中使用第二灰化气体对所述半导体器件结构上的光致抗蚀剂层进行灰化，

其中，所述第一灰化气体和所述第二灰化气体都包含N₂和H₂且不包含O₂，并且所述第一灰化气体中H₂所占的体积百分率小于所述第二灰化气体中H₂所占的体积百分率，所述第一灰化气体中H₂所占的体积百分率为3%～5%，所述第二灰化气体中H₂所占的体积百分率为30%～40%。

2.根据权利要求1所述的方法，其中，在所述第一步骤中，所述第一灰化气体的流速为1000～20000sccm，并且所述第一步骤是在压强为0.5～5T、功率为1000～5000W且温度为100～300℃的条件下进行的。

3.根据权利要求1所述的方法，其中，在所述第二步骤中，所述第二灰化气体的流速为1500～25000sccm，并且所述第二步骤是在压强为0.5～5T、功率为1000～5000W且温度为100～300℃的条件下进行的。

4.根据权利要求1所述的方法，其中，在所述第二步骤中，向所述等离子体灰化处理腔中分别通入所述第一灰化气体和H₂，以组成所述第二灰化气体。

5.根据权利要求1所述的方法，进一步包括：第三步骤，其中，向所述等离子体灰化处理腔中通入O₂进行吹扫。

6.根据权利要求5所述的方法，其中，在所述第三步骤中，所述吹扫的持续时间长于1秒且短于10秒，O₂的流速为500～5000sccm，并且所述第三步骤是在压强为0.5～5T、功率为1000～5000W且温度为100～200℃的条件下进行的。

7.一种用于制造半导体器件结构的方法，所述方法包括：

提供前端器件结构，所述前端器件结构包括硅基衬底和位于所述硅基衬底之上的光致抗蚀剂层；以及

通过权利要求1至6中任一项所述的方法去除所述光致抗蚀剂层，以获得所述半导体器件结构。

8.根据权利要求7所述的方法，其中，所述硅基衬底选自未掺杂的单晶硅、掺杂有N型杂质的单晶硅和绝缘体上硅。

9.根据权利要求8所述的方法，其中，所述N型杂质选自磷、砷和锑。

10.根据权利要求8所述的方法，其中，所述硅基衬底还包括源/漏区，且所述源/漏区中掺杂有P型杂质，并且所述方法还包括在去除所述光致抗蚀剂层之后对所述硅基衬底进行退火，以获得所述半导体器件结构。

11.根据权利要求10所述的方法，其中，所述P型杂质选自硼、镓和铟。

12.根据权利要求7或10所述的方法，其中，所述硅基衬底的表面具有凹槽，且所述凹槽中形成有锗硅应力层，并且所述光致抗蚀剂层具有开口图案，所述锗硅应力层在所述开口图案的底部露出至少一部分表面。

13.根据权利要求12所述的方法，其中，所述锗硅应力层是通过外延生长或化学气相沉积形成的。

14.根据权利要求7所述的方法，其中，所述前端器件结构还包括依次形成在所述硅基衬底上的栅氧化层和多晶硅栅。