CN101361179B - 半导体装置的制造方法及半导体装置 - Google Patents

半导体装置的制造方法及半导体装置 Download PDF

Info

Publication number
CN101361179B
CN101361179B CN2006800510493A CN200680051049A CN101361179B CN 101361179 B CN101361179 B CN 101361179B CN 2006800510493 A CN2006800510493 A CN 2006800510493A CN 200680051049 A CN200680051049 A CN 200680051049A CN 101361179 B CN101361179 B CN 101361179B
Authority
CN
China
Prior art keywords
film
silicon oxynitride
oxynitride film
transistorized
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2006800510493A
Other languages
English (en)
Other versions
CN101361179A (zh
Inventor
南方浩志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN101361179A publication Critical patent/CN101361179A/zh
Application granted granted Critical
Publication of CN101361179B publication Critical patent/CN101361179B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在本发明中分开制作低泄漏晶体管和高性能晶体管的栅极绝缘膜。通过第一膜形成处理，在硅基板上形成第一SiON膜(步骤S1)。在低泄漏晶体管的形成区域保留该第一SiON膜，在高性能晶体管的形成区域除去该第一SiON膜(步骤S2)。而且，通过第二膜形成处理，在去除了第一SiON膜的区域上形成作为高性能晶体管的栅极绝缘膜的第二SiON膜，在保留有第一SiON膜的区域上形成包含所述第一SiON膜的第三SiON膜(步骤S3)。在第一膜形成处理中，以能够在进行第二膜形成处理时得到具有作为低泄漏晶体管的栅极绝缘膜所需的膜厚和N浓度的第三SiON膜的方式来形成第一SiON膜的膜厚和N浓度。

Description

半导体装置的制造方法及半导体装置
技术领域
本发明涉及半导体装置的制造方法以及半导体装置，特别涉及具备MIS(Metal Insulator semiconductor：金属绝缘体半导体)晶体管的半导体装置的制造方法以及具备这种晶体管的半导体装置。
背景技术
通常，在具有I/O部和芯部的半导体装置中，位于I/O部的驱动用晶体管作为与装置外部的接口，而位于芯部的运算电路或存储电路进行信息的处理或存储。在I/O部广泛利用了MOS(Metal Oxide Semiconductor：金属氧化物半导体)场效应晶体管，并且，在芯部的存储电路中广泛利用了DRAM(Dynamic random access memory：动态随机存取存储器)或SRAM(Static random access memory：静态随机存取存储器)等，在运算电路中广泛利用了CMOS(互补的金属氧化物半导体)逻辑电路等。
I/O用晶体管和运算用晶体管在电源电压或目标性能方面有所不同。因此，在同时具备I/O用晶体管和运算用晶体管的情况下，例如可以采用如下方法：根据各晶体管的用途，在1块半导体基板上将各自的栅极绝缘膜分开制作成不同厚度。但是，这样分开制作时栅极绝缘膜的膜厚差通常为数纳米左右。并且，有时也根据栅极绝缘膜的膜厚差或膜种类，改变向通道区域或源极/漏极区域注入离子的条件，并控制其杂质浓度，从而得到希望的性能差。
以往，作为分开制作栅极绝缘膜的方法，例如提出了如下方法：在硅(Si)基板上的第一区域形成预定膜厚的二氧化硅(SiO2)膜，在第二区域形成比该SiO2膜薄且具有预定氮(N)浓度的氮氧化硅(SiON)膜，在第三区域形成比该SiON膜还薄且氮浓度较低的SiON膜，对这些膜统一进行自由基氮化处理(Radical Nitridation)(参见专利文献1)。在该提案中，以不同的膜厚形成各区域的栅极绝缘膜，并且，在各区域的栅极绝缘膜中分别导入预定量的N，试图实现它们的物理膜厚和介电常数的最佳化。
专利文献1：日本特开2002-368122号公报
最近，不仅要分开制作I/O部用和芯部用晶体管，将芯部内的晶体管分开制作的必要性也有所提高。具体地说，有时要将芯部内的着重抑制漏电流的低泄漏晶体管和着重工作速度的高性能晶体管分开制作。在该情况下，较厚地形成用于低泄漏晶体管的栅极绝缘膜，较薄地形成用于高性能晶体管的栅极绝缘膜，此外，目前还要求将双方的栅极绝缘膜以膜厚差小于1nm这样的微小差的方式来分开制作。
以往，在对栅极绝缘膜的膜厚差较大的I/O部和芯部的晶体管进行分开制作的情况下，例如采用如下方法：对于I/O部的晶体管的栅极绝缘膜，主要考虑其耐压，以较厚的SiO2或SiON形成，而对于芯部的晶体管的栅极绝缘膜，主要考虑其膜厚和介电常数，以较薄的SiON形成。作为其具体步骤，例如，首先在Si基板上形成SiO2膜，使用氢氟酸(HF)等仅去除芯部的SiO2膜，仅在露出的芯部的Si基板上，或在露出的芯部的Si基板上和保留于I/O部的SiO2膜上，形成具有适合于芯部的晶体管的N浓度的SiON膜。
但是，若将这样的可用于分开制作I/O部的晶体管和芯部的晶体管的栅极绝缘膜的现有方法照搬应用于芯部内的低泄漏晶体管和高性能晶体管的栅极绝缘膜的分开制作上，则会产生如下问题。
即，如上所述，在分开制作芯部内的低泄漏晶体管和高性能晶体管的栅极绝缘膜时，要求将它们的膜厚差控制在小于1nm这样微小差。并且，各晶体管的栅极绝缘膜的N分布对它们的性能有很大影响。
假如在芯部内形成了具有微小膜厚差的栅极绝缘膜的情况下，当它们的N分布差别较大时，为了使最终获得的晶体管的性能处于适合芯部的范围，需要变更例如通道区域或源极/漏极区域的离子注入条件等晶体管的设计或工艺条件。因此，若能够在制造上以相同的N分布形成具有微小膜厚差的栅极绝缘膜，则无需变更以往的栅极绝缘膜形成工艺以外的条件。
在分开制作芯部内的低泄漏晶体管和高性能晶体管的栅极绝缘膜时直接应用上述现有方法的情况下，只要适当地控制膜形成条件，则在技术上就可以以希望的微小膜厚差形成低泄漏晶体管和高性能晶体管的栅极绝缘膜。但是，观察各栅极绝缘膜的N分布可知，对于低泄漏晶体管的较厚的栅极绝缘膜来说，依照上述步骤在SiO2膜上形成了具有适合于高性能晶体管的N浓度的SiON膜的情况下，对于这种低泄漏晶体管的栅极绝缘膜以及在Si基板上直接形成有该SiON膜的高性能晶体管的栅极绝缘膜而言，其N分布差异较大。
另一方面，还可以考虑如下方法：在分开制作栅极绝缘膜时，首先在Si基板上形成具有微小膜厚差的SiO2膜，然后，统一进行氮化处理，从而形成具有预定微小膜厚差的SiON膜。但是，在使用了该方法的情况下，即使是小于1nm的微小膜厚差，在统一进行氮化处理后得到的N分布也会出现很大差异。
图10是表示N分布的一实例图。
图10中示出了如下形成的SiON膜的N分布：首先在Si基板上形成膜厚为约0.8nm和约0.9nm的具有微小膜厚差的SiO2膜，然后进行相同的氮化处理，从而在Si基板上形成SiON膜。另外，在此，作为氮化处理，使用一氧化氮(NO)气体进行氧氮化处理。图10中，横轴表示在氮化处理后SiON膜在Si基板方向的深度(nm)，纵轴表示SiON膜中的N浓度(％)。
在膜厚为约0.8nm的SiO2膜的区域形成的SiON膜的膜厚为约1.150nm。另一方面，在膜厚为约0.9nm的SiO2膜的区域形成的SiON膜的膜厚为约1.190nm，与在膜厚为约0.8nm的SiO2膜的区域形成的SiON膜之间的膜厚差微小。若比较它们的N分布，则由图10可知，与对SiO2膜形成较薄的区域进行氮化处理的情况(图中表示为“1.150nm”)相比，在对SiO2膜形成较厚的区域进行氮化处理的情况(图中表示为“1.190nm”)下的SiON膜中的N浓度下降。并且，在两者与Si基板的各界面上的N浓度也存在大约0.6％左右的差。
像这样，即使氮化处理前的膜厚差微小，在氮化处理后的SiON膜的N分布上仍存在差异。在将这样的方法应用到芯部内的低泄漏晶体管和高性能晶体管的栅极绝缘膜形成的情况下，两个晶体管之间会产生不需要的性能差，或者，必须要在栅极绝缘膜形成后，变更栅极绝缘膜形成工艺以外的条件。
另外，在上述现有的任一方法中，还考虑了仅对N浓度低的一侧进行氮化处理的方法。但是，在该情况下，需要采用如下方法，即首先形成膜厚和N浓度不同的SiON膜，在此基础上，进一步对N浓度高的一侧进行保护，仅对N浓度低的一侧导入N，因此，该方法存在半导体装置的制造工艺变得复杂等的问题。
发明内容
本发明是鉴于上述问题而完成的，其目的在于，提供一种半导体装置的制造方法，该方法能够高效地制造具备晶体管的高性能且高可靠性的半导体装置，其中所述晶体管的栅极绝缘膜具有预定的膜厚差和N分布。
并且，本发明的目的还在于，提供一种具备晶体管的高性能且高可靠性的半导体装置，其中所述晶体管的栅极绝缘膜具有预定的膜厚差和N分布。
本发明为了解决上述问题，提供一种半导体装置的制造方法，该半导体装置具有使用了不同膜厚的栅极绝缘膜的2种以上晶体管，所述制造方法的特征在于，该方法包括以下工序：对Si基板进行第一膜形成处理，以在所述Si基板上形成第一SiON膜；在形成于所述Si基板上的所述第一SiON膜之中，将用于形成一个晶体管的区域的所述第一SiON膜保留，将用于形成其他晶体管的区域的所述第一SiON膜去除；以及对保留有所述第一SiON膜的所述用于形成一个晶体管的区域和去除了所述第一SiON膜的所述用于形成其他晶体管的区域进行第二膜形成处理，在去除了所述第一SiON膜的所述用于形成其他晶体管的区域上形成第二SiON膜，在保留有所述第一SiON膜的所述用于形成一个晶体管的区域上形成包含所述第一SiON膜的第三SiON膜。
在这样的半导体装置的制造方法中，首先，通过第一膜形成处理来形成第一SiON膜，在用于形成一个晶体管的区域保留第一SiON膜，在用于形成其他晶体管的区域去除第一SiON膜。而且，通过第二膜形成处理，在去除了第一SiON膜的其他晶体管的形成区域上形成第二SiON膜，在保留有第一SiON膜的一个晶体管的形成区域上形成包含第一SiON膜的第三SiON膜。从而，在形成一个晶体管和其他晶体管的各区域上形成不同膜厚的SiON膜。进而，在通过第一膜形成处理形成第一SiON膜时，例如，通过适当调整第一SiON膜的膜厚或N浓度，可以在第二膜形成处理后，分别得到具有预定的膜厚和N分布的第二、第三SiON膜。
并且，本发明提供一种半导体装置，其具有使用了不同膜厚的栅极绝缘膜的2种以上晶体管，其特征在于，一个晶体管的栅极绝缘膜与其他晶体管的栅极绝缘膜之间的膜厚差为0.03nm～0.15nm，且所述一个晶体管的栅极绝缘膜与所述其他晶体管的栅极绝缘膜具有相同的N分布。
根据这样的半导体装置，能够以微小的膜厚差且相同的N分布形成晶体管的栅极绝缘膜。通过将这样的晶体管用于例如具有I/O部和芯部的半导体装置的芯部，能够实现其高性能化和可靠性的提高。
在本发明中，通过第一膜形成处理形成第一SiON膜，部分去除该第一SiON膜，通过第二膜形成处理，在去除了第一SiON膜的区域上形成第二SiON膜，在保留有第一SiON膜的区域上形成包含第一SiON膜的第三SiON膜。从而可以形成具有预定的微小膜厚差且具有预定N分布的栅极绝缘膜，例如在具有I/O部和芯部的半导体装置中，可以高精度地分开制作该芯部中的低泄漏晶体管和高性能晶体管。通过使用这样的方法，在不改变栅极绝缘膜形成工艺以外的条件的情况下，能够形成高性能且高可靠性的半导体装置。
附图表示本发明的作为例子的优选实施方式。结合附图并通过以下的说明，可以明确本发明的上述及其他目的、特征以及优点。
附图说明
图1是表示半导体装置的形成流程的图。
图2是隔离元件用绝缘膜形成工序的要部剖面示意图。
图3是第一膜形成处理工序的要部剖面示意图。
图4是抗蚀层形成工序的要部剖面示意图。
图5是蚀刻工序的要部剖面示意图。
图6是第二膜形成处理工序的要部剖面示意图。
图7是多晶Si膜形成工序的要部剖面示意图。
图8是栅极加工工序的要部剖面示意图。
图9是侧壁和杂质扩散区域形成工序的要部剖面示意图。
图10是表示N分布的一实例图。
符号说明
1：Si基板；2：隔离元件用绝缘膜；3：第一SiON膜；4：抗蚀层；5：第二SiON膜；6：第三SiON膜；7：多晶Si膜；8、9：栅极；10、11：LDD区域；12、13：侧壁；14、15：源极/漏极区域；20：低泄漏晶体管形成区域；30：高性能晶体管形成区域
具体实施方式
下面，参照附图来详细说明本发明的实施方式。
首先，说明半导体装置的形成方法的概要。
图1是表示半导体装置的形成流程的图。
在此，对如下的半导体装置的形成流程进行说明，该半导体装置具备第一和第二两种晶体管(分别称为“厚膜型晶体管”、“薄膜型晶体管”)，该第一晶体管和第二晶体管具有膜厚不同的含氮栅极绝缘膜。
在该情况下，首先，进行在Si基板上形成具有预定的膜厚和N浓度的SiON膜(称为“第一SiON膜”)的处理(步骤S1)来作为对Si基板的膜形成处理(称为“第一膜形成处理”)。在该第一膜形成处理中，形成第一SiON膜的膜厚和N浓度，使得在对第一膜形成处理中形成的第一SiON膜进行了后述的膜形成处理(称为“第二膜形成处理”)时，能够得到具有作为厚膜型晶体管的栅极绝缘膜所需的膜厚和N浓度的SiON膜。
在该第一SiON膜的形成中可以采用各种方法。例如，使用NO气体等含氮气体将Si基板表面氧氮化的方法；在Si基板上先形成SiO2膜，再对该膜进行等离子氮化处理的方法；在Si基板上先形成SiO2膜，再使用NO气体等对该膜进行氧氮化的方法；在Si基板上依次层积SiO2膜和氮化硅(SiN)膜的方法；等等。
在第一膜形成处理中形成了具有预定的膜厚和N浓度的第一SiON膜之后，将形成于Si基板上的第一SiON膜之中的、用于形成薄膜型晶体管的区域(称为“薄膜型晶体管形成区域”)上的第一SiON膜去除(步骤S2)，使Si基板露出。此时，例如，利用抗蚀层等对用于形成厚膜型晶体管的区域(称为“厚膜型晶体管形成区域”)进行保护，利用HF等对薄膜型晶体管形成区域的第一SiON膜进行湿法蚀刻。
然后，在厚膜型晶体管形成区域上第一SiON膜露出，以及在薄膜型晶体管形成区域上Si基板露出的状态下，进行在露出的Si基板上形成具有预定的膜厚和N浓度的SiON膜(称为“第二SiON膜”)的处理(步骤S3)，以此作为第二膜形成处理。在该第二膜形成处理中，在薄膜型晶体管形成区域的Si基板上，形成具有作为薄膜型晶体管的栅极绝缘膜所需的膜厚和N浓度的第二SiON膜。为形成第二SiON膜，可以优选采用使用了NO气体等的氧氮化法，但与第一SiON膜的形成相同，也可以采用其他方法。
在进行第二膜形成处理时，还对厚膜型晶体管形成区域进行该第二膜形成处理。因此，可在厚膜型晶体管形成区域上形成膜厚比第二膜形成处理前的第一SiON膜的厚度厚且N浓度比第二膜形成处理前的第一SiON膜高的SiON膜(第三SiON膜)。在上述步骤S1中，适当设定第一膜形成处理的条件来形成第一SiON膜，使得在该第二膜形成处理后得到的第三SiON膜具有作为厚膜型晶体管的栅极绝缘膜所需的膜厚和N浓度。在进行条件设定时，为了得到希望的膜厚和N浓度，要注意对露出的Si基板、第一SiON膜、表面形成有第一SiON膜的Si基板进行氧氮化的速度的不同。
像这样在厚膜型晶体管形成区域上形成第三SiON膜，在薄膜型晶体管形成区域上形成第二SiON膜之后，可以按照常规方法，形成栅极、侧壁、源极/漏极区域、层间绝缘膜、插头(plug)、焊盘(pad)等，从而完成半导体装置。
这样，分开制作厚膜型晶体管和薄膜型晶体管的这两种晶体管时，首先，预先仅在厚膜型晶体管形成区域上，通过第一膜形成处理形成具有预定的膜厚和N浓度的第一SiON膜。然后，对露出Si基板的薄膜型晶体管形成区域和形成有第一SiON膜的厚膜型晶体管形成区域进行第二膜形成处理，从而在薄膜型晶体管形成区域上形成具有作为该晶体管的栅极绝缘膜所需的膜厚和N浓度的第二SiON膜，同时在厚膜型晶体管形成区域上形成具有作为该晶体管的栅极绝缘膜所需的膜厚和N浓度的第三SiON膜。从而，能够分别以最佳的膜厚和N浓度形成厚膜型、薄膜型这两种晶体管的栅极绝缘膜。
例如，调整在第一膜形成处理中形成的第一SiON膜的N浓度，使得在第二膜形成处理后，厚膜型晶体管形成区域的第三SiON膜和薄膜型晶体管形成区域的第二SiON膜具有同等的N浓度。从而能够形成具有膜厚不同且N分布相同的栅极绝缘膜的厚膜型、薄膜型两种晶体管。
以往，为形成具有膜厚差的栅极绝缘膜，采用了使用SiO2膜的方法，即，以SiO2膜和SiON膜形成厚膜侧，以SiON膜形成薄膜侧；或者，将在厚膜侧和薄膜侧具有膜厚差的SiO2膜形成之后，再对厚膜侧和薄膜侧进行氮化。但是，在这种方法中，即使可以确保预定的膜厚差，也很难使厚膜侧和薄膜侧的N分布相同。相对于此，在图1的形成流程中，使用SiON膜，并适当设定形成SiON膜的第一、第二膜形成处理的条件，从而可以形成具有膜厚差微小且N分布相同的栅极绝缘膜的厚膜型晶体管和薄膜型晶体管。
至此，以分开制作具有膜厚不同的含氮栅极绝缘膜的2种晶体管的情况为例进行了说明，当然也可以将上述方法应用于分开制作栅极绝缘膜的膜厚不同的3种以上的晶体管。
下面，以在具有I/O部和芯部的半导体装置的芯部内形成具有膜厚不同的含氮栅极绝缘膜的2种晶体管的情况为例，具体说明上述方法。在此，对在芯部中形成低泄漏晶体管(相当于上述的厚膜型晶体管)和高性能晶体管(相当于上述的薄膜型晶体管)的2种晶体管的情况进行说明。
图2～图9是半导体装置的形成方法的说明图，图2是隔离元件用绝缘膜形成工序的要部剖面示意图，图3是第一膜形成处理工序的要部剖面示意图，图4是抗蚀层形成工序的要部剖面示意图，图5是蚀刻工序的要部剖面示意图，图6是第二膜形成处理工序的要部剖面示意图，图7是多晶Si膜形成工序的要部剖面示意图，图8是栅极加工工序的要部剖面示意图，图9是侧壁和杂质扩散区域形成工序的要部剖面示意图。
首先，如图2所示，使用STI(Shallow Trench Isolation：浅沟槽隔离)法在Si基板1的预定区域上形成隔离元件用绝缘膜2，划分出形成低泄漏晶体管的区域(称为“低泄漏晶体管形成区域”)20和形成高性能晶体管的区域(称为“高性能晶体管形成区域”)30。
接着，对该Si基板1进行RCA清洗之后，根据需要，进行用于调整阈值的通道注入，如图3所示，通过第一膜形成处理形成第一SiON膜3。在该第一膜形成处理中，以能够在之后进行第二膜形成处理时得到作为低泄漏晶体管的栅极绝缘膜所需的膜厚和N浓度的SiON膜的方式形成第一SiON膜3。例如，在此形成膜厚为约1.0nm的第一SiON膜3。为形成第一SiON膜3，如上所述，可以采用如下方法：使用NO气体等将Si基板1的表面氧氮化的方法；在Si基板1上形成SiO2膜，对该膜进行等离子氮化处理的方法；在Si基板1上形成SiO2膜，使用NO气体等对该膜进行氧氮化的方法；在Si基板1上依次层积SiO2膜和SiN膜的方法；等等。
接着，如图4所示，仅将低泄漏晶体管形成区域20用抗蚀层4覆盖。而且，将该抗蚀层4作为掩模，利用HF等进行湿法蚀刻，如图5所示，将高性能晶体管形成区域30的第一SiON膜3去除，使Si基板1露出。然后，将抗蚀层4剥离去除。
像这样，在低泄漏晶体管形成区域20上保留第一SiON膜3，在高性能晶体管形成区域30上Si基板1露出，之后，在该状态下，进行第二膜形成处理。在该第二膜形成处理中，如图6所示，在露出Si基板1的高性能晶体管形成区域30上形成具有作为高性能晶体管的栅极绝缘膜所需的膜厚和N浓度的第二SiON膜5。为形成该第二SiON膜5，例如可以采用使用NO气体等将Si基板1氧氮化的方法。
在第二膜形成处理中，像这样在高性能晶体管形成区域30上形成第二SiON膜5的同时，还对低泄漏晶体管形成区域20实施第二膜形成处理，从而在低泄漏晶体管形成区域20上形成膜厚和N浓度相比于第一SiON膜3增加的第三SiON膜6。
如上所述，在第二膜形成处理中，设定为在高性能晶体管形成区域30上形成具有作为高性能晶体管的栅极绝缘膜所需的膜厚和N浓度的第二SiON膜5的条件。并且，对形成第一SiON膜3的第一膜形成处理的条件进行适当设定，使得与该第二SiON膜5同时形成的第三SiON膜6具有在该第二膜形成处理后作为低泄漏晶体管的栅极绝缘膜所需的膜厚和N浓度。另外，设定条件时，为了得到希望的膜厚和N浓度，要注意对露出的Si基板1、第一SiON膜3、表面形成有第一SiON膜3的Si基板1进行氧氮化的速度的不同。
通过像这样分别适当设定第一、第二膜形成处理的条件，能够在低泄漏晶体管形成区域20和高性能晶体管形成区域30上形成不同膜厚且具有预定膜厚差的栅极绝缘膜。例如，最终能够在低泄漏晶体管形成区域20上形成最终膜厚为2nm以下的较薄的栅极绝缘膜，在高性能晶体管形成区域30上形成更薄且具有预定膜厚差的栅极绝缘膜。
像该例那样，在芯部形成低泄漏晶体管和高性能晶体管这2种晶体管的情况下，这些栅极绝缘膜的膜厚差小于1nm，优选该膜厚差处于0.03nm～0.15nm的范围。在理论上，可以分开制作具有任意膜厚差的栅极绝缘膜，但如上所述，在芯部内分开制作低泄漏晶体管和高性能晶体管的情况下，将这些栅极绝缘膜的膜厚差设定为0.15nm以下是奏效的。但是，当低泄漏晶体管和高性能晶体管的栅极绝缘膜的膜厚差小于0.03nm时，这两种晶体管的性能差减小，所以优选将低泄漏晶体管和高性能晶体管的膜厚差设定为0.03nm以上。
并且，通过分别适当设定第一、第二膜形成处理的条件，可以在低泄漏晶体管形成区域20和高性能晶体管形成区域30上形成具有预定的膜厚差且双方的N分布相同的栅极绝缘膜。在不采用SiON膜(第一SiON膜3)，而像以往那样使用SiO2膜来形成具有预定膜厚差的栅极绝缘膜的方法中，难以使双方的N分布相同(参见图10)。但是，通过像该方法那样使用SiON膜，并分别适当设定第一、第二膜形成处理的条件，能够使双方的N分布相同，尤其是还能够将栅极绝缘膜/Si基板1界面上的双方的N浓度差控制在0.5％以内。
像这样形成栅极绝缘膜之后，如图7所示，使用CVD(Chemical VaporDeposition：化学气相沉积)法，在整个面上形成预定膜厚的多晶Si膜7。然后，通过蚀刻，将该多晶Si膜7加工成预定形状，如图8所示，分别在低泄漏晶体管形成区域20和高性能晶体管形成区域30形成栅极8、9。
而且，如图9所示，进行LDD(Lightly Doped Drain：轻掺杂漏极)注入，在Si基板1内形成LDD区域10、11之后，在栅极8、9的两侧形成侧壁12、13，进行预定杂质的离子注入和活化，形成源极/漏极区域14、15。之后，按照通常的制造工艺，形成层间绝缘膜、插头、焊盘等(均未图示)，从而完成半导体装置。
另外，在此说明了在芯部内形成2种晶体管的方法，但在半导体装置中，除了具有上述结构的芯部的晶体管，还形成有I/O部的晶体管。对于I/O部的晶体管来说，比较重视其膜厚，例如，在形成第一SiON膜3之前，在I/O晶体管的形成区域上先形成预定膜厚的SiO2膜或SiON膜，然后，再形成第一SiON膜3。之后，采用与上述的芯部的晶体管相同的方式形成即可。
如上所述，根据上述半导体装置的形成方法，能够在其芯部形成栅极绝缘膜具有预定膜厚差和相同的N分布的低泄漏晶体管和高性能晶体管。在该方法中，仅变更现有的半导体装置制造工艺中的栅极绝缘膜形成工艺就足够了。因此，无需变更其他工艺的条件，例如通道区域；LDD区域10、11；源极/漏极区域14、15的离子注入条件等，就能够分开制作芯部的晶体管。并且，由于在芯部形成栅极绝缘膜具有预定膜厚差和相同的N分布的低泄漏晶体管和高性能晶体管，所以能够实现芯部的更高性能化和可靠性的提高。因此，能够形成高性能且高可靠性的半导体装置。
上述中仅给出了本发明的原理。此外，本领域的技术人员可以进行多种变形、变更，本发明不限于上述表示、说明的准确的结构以及应用例，所对应的全部的变形例和等效方式均视为落入权利要求及其等效方式所保护的本发明的范围内。

Claims (9)

1.一种半导体装置的制造方法，该半导体装置具有使用了不同膜厚的栅极绝缘膜的2种以上晶体管，所述方法的特征在于，该方法包括以下工序：
对硅基板进行第一膜形成处理，以在所述硅基板上形成第一氮氧化硅膜；
在形成于所述硅基板上的所述第一氮氧化硅膜之中，保留用于形成一个晶体管的区域的所述第一氮氧化硅膜，去除用于形成其他晶体管的区域的所述第一氮氧化硅膜；以及
对保留有所述第一氮氧化硅膜的所述用于形成一个晶体管的区域和去除了所述第一氮氧化硅膜的所述用于形成其他晶体管的区域进行第二膜形成处理，在去除了所述第一氮氧化硅膜的所述用于形成其他晶体管的区域上形成第二氮氧化硅膜，在保留有所述第一氮氧化硅膜的所述用于形成一个晶体管的区域上形成包含所述第一氮氧化硅膜的第三氮氧化硅膜，
在对所述硅基板进行所述第一膜形成处理，以在所述硅基板上形成所述第一氮氧化硅膜的工序中，以如下方式形成所述第一氮氧化硅膜：
在之后进行所述第二膜形成处理，以在去除了所述第一氮氧化硅膜的所述用于形成其他晶体管的区域上形成所述第二氮氧化硅膜，在保留有所述第一氮氧化硅膜的所述用于形成一个晶体管的区域上形成包含所述第一氮氧化硅膜的所述第三氮氧化硅膜时，
使所述第二氮氧化硅膜和所述第三氮氧化硅膜具有相同的氮分布。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，在对所述硅基板进行所述第一膜形成处理，以在所述硅基板上形成所述第一氮氧化硅膜的工序中，以如下方式形成所述第一氮氧化硅膜：
在之后进行所述第二膜形成处理，以在去除了所述第一氮氧化硅膜的所述用于形成其他晶体管的区域上形成所述第二氮氧化硅膜，在保留有所述第一氮氧化硅膜的所述用于形成一个晶体管的区域上形成包含所述第一氮氧化硅膜的所述第三氮氧化硅膜时，
使所形成的所述第二氮氧化硅膜和所述第三氮氧化硅膜之间的膜厚差为0.03nm～0.15nm。
3.根据权利要求2所述的半导体装置的制造方法，其特征在于，所述第二氮氧化硅膜和所述第三氮氧化硅膜的膜厚均为2nm以下。
4.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第二氮氧化硅膜和所述硅基板之间的界面上的氮浓度与所述第三氮氧化硅膜和所述硅基板之间的界面上的氮浓度之差在0.5％以内。
5.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述一个晶体管和所述其他晶体管形成在具有I/O部和芯部的半导体装置的所述芯部。
6.根据权利要求1所述的半导体装置的制造方法，其特征在于，所述第三氮氧化硅膜为所述一个晶体管的栅极绝缘膜，所述第二氮氧化硅膜为所述其他晶体管的栅极绝缘膜。
7.一种半导体装置，其具有使用了不同膜厚的栅极绝缘膜的2种以上晶体管，其特征在于，
一个晶体管的栅极绝缘膜与其他晶体管的栅极绝缘膜之间的膜厚差为0.03nm～0.15nm，并且，所述一个晶体管的栅极绝缘膜与所述其他晶体管的栅极绝缘膜具有相同的N分布。
8.根据权利要求7所述的半导体装置，其特征在于，所述一个晶体管的栅极绝缘膜和硅基板之间的界面上的氮浓度与所述其他晶体管的栅极绝缘膜和所述硅基板之间的界面上的氮浓度之差在0.5％以内。
9.根据权利要求7所述的半导体装置，其特征在于，所述半导体装置具有I/O部和芯部，所述一个晶体管和所述其他晶体管形成于所述芯部。
CN2006800510493A 2006-01-25 2006-01-25 半导体装置的制造方法及半导体装置 Expired - Fee Related CN101361179B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/301117 WO2007086111A1 (ja) 2006-01-25 2006-01-25 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
CN101361179A CN101361179A (zh) 2009-02-04
CN101361179B true CN101361179B (zh) 2012-03-21

Family

ID=38308921

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800510493A Expired - Fee Related CN101361179B (zh) 2006-01-25 2006-01-25 半导体装置的制造方法及半导体装置

Country Status (5)

Country Link
US (1) US20080265337A1 (zh)
JP (1) JPWO2007086111A1 (zh)
KR (1) KR101054320B1 (zh)
CN (1) CN101361179B (zh)
WO (1) WO2007086111A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270380A (ja) * 2007-04-18 2008-11-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2009164424A (ja) * 2008-01-08 2009-07-23 Toshiba Corp 半導体装置およびその製造方法
US8450221B2 (en) * 2010-08-04 2013-05-28 Texas Instruments Incorporated Method of forming MOS transistors including SiON gate dielectric with enhanced nitrogen concentration at its sidewalls
JP6300262B2 (ja) * 2013-09-18 2018-03-28 株式会社東芝 半導体装置及びその製造方法
JP7101090B2 (ja) * 2018-09-12 2022-07-14 株式会社東芝 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475862B1 (en) * 1999-08-13 2002-11-05 Nec Corporation Semiconductor device having gate insulating layers different in thickness and material and process for fabrication thereof
CN1542947A (zh) * 2003-05-01 2004-11-03 株式会社瑞萨科技 半导体装置制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087236A (en) * 1998-11-24 2000-07-11 Intel Corporation Integrated circuit with multiple gate dielectric structures
JP2001237324A (ja) * 2000-02-22 2001-08-31 Nec Corp 半導体装置の製造方法
US6730566B2 (en) * 2002-10-04 2004-05-04 Texas Instruments Incorporated Method for non-thermally nitrided gate formation for high voltage devices
US20040070046A1 (en) * 2002-10-15 2004-04-15 Hiroaki Niimi Reliable dual gate dielectrics for MOS transistors
US7183165B2 (en) 2002-11-25 2007-02-27 Texas Instruments Incorporated Reliable high voltage gate dielectric layers using a dual nitridation process
KR100620197B1 (ko) 2002-12-30 2006-09-01 동부일렉트로닉스 주식회사 반도체 소자의 모스형 트랜지스터 제조 방법
JP2004281998A (ja) * 2003-01-23 2004-10-07 Seiko Epson Corp トランジスタとその製造方法、電気光学装置、半導体装置並びに電子機器
JP4002219B2 (ja) * 2003-07-16 2007-10-31 株式会社ルネサステクノロジ 半導体装置及び半導体装置の製造方法
KR100568859B1 (ko) * 2003-08-21 2006-04-10 삼성전자주식회사 디램 반도체 장치의 트랜지스터 제조방법
US7435651B2 (en) * 2005-09-12 2008-10-14 Texas Instruments Incorporated Method to obtain uniform nitrogen profile in gate dielectrics

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6475862B1 (en) * 1999-08-13 2002-11-05 Nec Corporation Semiconductor device having gate insulating layers different in thickness and material and process for fabrication thereof
CN1542947A (zh) * 2003-05-01 2004-11-03 株式会社瑞萨科技 半导体装置制造方法

Also Published As

Publication number Publication date
US20080265337A1 (en) 2008-10-30
KR20080083150A (ko) 2008-09-16
WO2007086111A1 (ja) 2007-08-02
KR101054320B1 (ko) 2011-08-05
CN101361179A (zh) 2009-02-04
JPWO2007086111A1 (ja) 2009-06-18

Similar Documents

Publication Publication Date Title
US9806195B2 (en) Method for fabricating transistor with thinned channel
US6720630B2 (en) Structure and method for MOSFET with metallic gate electrode
US5489546A (en) Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process
CN100485962C (zh) 半导体器件及其制造方法
US6589827B2 (en) Semiconductor device and method for fabricating the same
US6645840B2 (en) Multi-layered polysilicon process
US5972761A (en) Method of making MOS transistors with a gate-side air-gap structure and an extension ultra-shallow S/D junction
CN101361179B (zh) 半导体装置的制造方法及半导体装置
US6969646B2 (en) Method of activating polysilicon gate structure dopants after offset spacer deposition
JP2005251801A (ja) 半導体装置
US5882962A (en) Method of fabricating MOS transistor having a P+ -polysilicon gate
US20030052353A1 (en) Semiconductor integrated circuit device and manufacturing method thereof
JP2003100896A (ja) 半導体装置及びその製造方法
KR100200184B1 (ko) 반도체 장치의 제조방법
KR0179860B1 (ko) 씨모스 소자의 제조방법
US20020110969A1 (en) Semiconductor device and method for manufacturing the same
JP2002343965A (ja) Ｍｉｓ型半導体装置及びその製造方法
JP2005005556A (ja) 半導体装置及びその製造方法
JP2004534401A (ja) 異なる厚みのゲート酸化物を有する複数のｍｏｓトランンジスタを備えた半導体装置の製造方法
KR100871355B1 (ko) 반도체소자의 보론 침투 방지방법
JPH11261071A (ja) ゲート電極およびその製造方法
JP2000294773A (ja) 半導体装置及びその製造方法
JP2003008013A (ja) Ｍｏｓｆｅｔのしきい値電圧ロールアップ／ロールオフ効果の低減
JP2000150878A (ja) 半導体集積回路装置の製造方法
KR950001154B1 (ko) 수직구조 엘디디 모스전계효과 트랜지스터의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20090306

Address after: Tokyo, Japan, Japan

Applicant after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa

Applicant before: Fujitsu Ltd.

ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20090306

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120321

Termination date: 20130125

CF01 Termination of patent right due to non-payment of annual fee