JP2003008013A - Ｍｏｓｆｅｔのしきい値電圧ロールアップ／ロールオフ効果の低減 - Google Patents

Ｍｏｓｆｅｔのしきい値電圧ロールアップ／ロールオフ効果の低減

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JP2003008013A
JP2003008013A JP2002136853A JP2002136853A JP2003008013A JP 2003008013 A JP2003008013 A JP 2003008013A JP 2002136853 A JP2002136853 A JP 2002136853A JP 2002136853 A JP2002136853 A JP 2002136853A JP 2003008013 A JP2003008013 A JP 2003008013A
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gate
gate insulating
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Hiroyuki Akatsu
アカツ・ヒロユキ
Satoshi Inaba
イナバ・サトシ
Ryota Katsumata
カツマタ・リョータ
Cheruvu S Murthy
チェルヴ・エス・マーシー
Rajesh Rengarajan
ラジェ・レンガラジャン
Paul A Ronsheim
ポール・エイ・ロンシェイム
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Abstract

(57)【要約】 【課題】 ＭＯＳＦＥＴのしきい値電圧（Ｖｔ）ロール
アップ／ロールオフ効果を低減すること。 【解決手段】 半導体基板の少なくとも一部に第１型の
ドーパントを注入して第１ウェル領域を形成し、第１ウ
ェル領域をアニールし、アニールした第１ウェル領域に
窒素を注入すること；第１ウェル領域の少なくとも一部
の上にゲート絶縁膜を形成すること；およびゲート酸化
膜上にゲート電極を設け、かつゲート電極付近のゲート
酸化膜の下の基板にソース／ドレイン領域を設けること
によってＭＯＳＦＥＴを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴの加
工、特にＤＲＡＭセンスアンプおよびアナログ回路用い
られるＭＯＳＦＥＴに関する。より詳細には、本発明
は、ＭＯＳＦＥＴのしきい値電圧ロールアップ／ロール
オフ効果の低減に関する。本発明では、ウェル形成後に
熱アニールを用い、次いでゲート絶縁膜の形成前にＮ2
イオン注入を行う。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ）は、集
積回路ＦＥＴの高性能、高密度、および低電力特性のた
めに超大規模集積（ＶＬＳＩ）および超々大規模集積
（ＵＬＳＩ）用途の主要能動素子となった。実際、多く
の研究開発が、ＦＥＴの速度および密度改良、ならびに
その電力消費低減に係るものである。
【０００３】ＦＥＴデバイスの最も普通の構成はＭＯＳ
ＦＥＴであり、これは、一般に半導体基板の第１表面レ
ベルにソースおよびドレイン領域、ならびにその間に配
置されたゲート領域を有する。ゲートは、ソースおよび
ドレイン領域の間の第１表面に絶縁膜を含み、ゲート効
果を有する。短チャネル効果とは、規格チャネル長のＦ
ＥＴと最短チャネル長のものとの、ＦＥＴしきい値Ｖｔ
の差を言う。この差を最小にすること、すなわち「ＳＣ
Ｅ」値がより小さいことが望ましい。
【０００４】「ロールアップ」は、非常に長いチャネル
長（一般に約１０μｍ）を有するデバイスと、規格チャ
ネル長を有するデバイスとのしきい値電圧の差を言う。
一般に、この長さが短くなるにつれて、しきい値電圧は
「ロールアップ」する。この場合も、この差を最小にす
ることが望ましい。
【０００５】ゲート長の変動によって引き起こされる小
さなＶｔの不一致しか許容できないので、Ｖｔロールア
ップ特性（逆短チャネル効果）は、センスアンプ回路Ｄ
ＲＡＭ周辺の回路にとって特に望ましくないものであ
る。したがって、センスアンプに対しては、低Ｖｔロー
ルアップおよび低Ｖｔロールオフが好ましい。
【０００６】したがって、Ｖｔロールオフおよびロール
アップを抑制することが望ましい。
【０００７】
【発明が解決しようとする課題】本発明は、短チャネル
効果の問題を対象とする。より具体的には、本発明は、
ＭＯＳＦＥＴのしきい値電圧（Ｖｔ）ロールアップ／ロ
ールオフ効果を低減する。
【０００８】
【課題を解決するための手段】本発明は、ＭＯＳＦＥＴ
を形成する方法を提供する。この方法は、（ａ）半導体
基板を設けること、（ｂ）この基板の少なくとも一部に
第１型の第１ドーパント種を注入して第１ウェル領域を
形成すること、（ｃ）第１ウェル領域をアニールするこ
と、（ｄ）アニールした第１ウェル領域に窒素を注入す
ること、（ｅ）窒素注入後、第１ウェル領域の少なくと
も一部の上にゲート絶縁膜を形成すること、および
（ｆ）ゲート絶縁膜の上にゲート電極を設け、ゲート電
極付近の絶縁膜の下の基板にソース／ドレイン領域を設
けることを含むものである。
【０００９】本発明はまた、上に開示したプロセスによ
って得られるＭＯＳＦＥＴに関する。
【００１０】本発明の他の目的および利点は、本発明を
実施するためのベスト・モードの単なる例証として、本
発明の好ましい実施形態を示して説明した下記の詳細な
説明から、当分野の技術者なら容易に分かるであろう。
理解できるように、本発明は、他の異なる実施形態も可
能であり、そのいくつかの詳細は、本発明から逸脱する
ことなく様々な明白な点で修正可能である。したがっ
て、この説明は本質的に例示的であって限定的ではない
とみなされるべきである。
【００１１】
【発明の実施の形態】本発明の理解を容易にするため
に、図について説明する。
【００１２】図１では、単結晶シリコンなどの半導体基
板１に、フォトレジスト層などのマスク２で基板を部分
的に遮蔽しながら、第１導電型の第１ドーパント種を選
択的に注入する。第１型のドーパントがｐ型の場合、第
２型のドーパントはｎ型であり、逆の場合も同様であ
る。シリコンの適当なｐ型ドーパントはインジウムおよ
びホウ素であり、シリコンの適当なｎ型ドーパントはア
ンチモン、リン、およびヒ素である。
【００１３】第１型のドーパントは、第１ウェル領域３
を形成するために用いられる。ドーパントのドーズ量
は、一般に、約１×１０12／ｃｍ2から約１×１０13／
ｃｍ2であり、より一般には、約５×１０12／ｃｍ2から
約８×１０12／ｃｍ2である。
【００１４】イオン注入の深さは、一般に、約１００か
ら約３００ナノメートルである。
【００１５】所望なら、かつ任意選択で、図２に示すよ
うに、第２の、第１型ドーパントとは反対の導電型の第
２ドーパントをイオン注入することによって第２ウェル
領域４を形成することができる。第２型のドーパントの
ドーズ量は、一般に、約１×１０12／ｃｍ2から約１×
１０13／ｃｍ2であり、より一般には、約３×１０12／
ｃｍ2から約８×１０12／ｃｍ2である。このイオン注入
の深さは、一般に、約１００から約３００ナノメートル
である。
【００１６】本発明によれば、この構造は、約８５０℃
から約１０５０℃で、代表例では約１０００℃で高温ア
ニールを受け、好ましくはこれらの温度で約１分まで
の、より一般には約１秒から約３０秒の、好ましくは約
５から約１０秒の、代表例では約５秒の瞬時熱アニール
を受ける。
【００１７】次に、図３に示すように、アニールしたウ
ェル領域（２）に窒素を注入する。Ｎ2注入のドーズ量
は、約１×１０14／ｃｍ2から約５×１０14／ｃｍ2であ
り、より一般には、約１．０×１０14／ｃｍ2から約
３．０×１０14／ｃｍ2であり、代表例では約１．４Ｅ
１４である。窒素は、一般には、約１０から約２０Ｋｅ
Ｖ、代表例では１２ＫｅＶの電力を使用する。
【００１８】次に、図４に示すように、二酸化シリコン
などのゲート絶縁膜５を基板１上に形成する。ゲート酸
化膜は、シリコン基板１の酸化によって形成することが
できる。絶縁膜５の厚みは、一般に、約１．５から約
６．０ナノメートルである。
【００１９】次いでゲート電極６を形成する。例えば、
図５に示すように、多結晶シリコン層６およびタングス
テン−シリコンなどの低抵抗コンタクト層７からなるゲ
ート・スタックを付着する。
【００２０】次いで反応性イオン・エッチング（ＲＩ
Ｅ）などによってゲート６を画定する。図６参照。二酸
化シリコンおよび／または窒化シリコンなどのサイドウ
ォール絶縁体（示さず）を設ける。これは、周知の技術
によって形成することができるので、本明細書での詳細
な説明を必要としない。
【００２１】図７に示すように、ソースおよびドレイン
領域８および９を、第１導電型のドーパントを注入する
ことによって形成する。所望なら、ハロゲン注入を行う
こともできる。上記の型のソース（瞬時熱アニーリング
（ＲＴＡ）を用いてドレイン領域も）を活性化すること
が望ましいであろう。
【００２２】図８に示すように、ソースおよびドレイン
領域１８および１９を、第２導電型のドーパントを注入
することによって形成する。所望なら、ハロゲン注入を
行うこともできる。ソース（上記のように瞬時熱アニー
リングを用いてドレイン領域も）を活性化することが望
ましいであろう。
【００２３】次に図９に示すように、ホウ素−リン・ド
ープド・シリケート・ガラスなどのシリケート・ガラス
などの絶縁膜２０を付着することができる。次いでコン
タクト形成およびメタライゼーション３０を周知の技術
によって行うことができる。
【００２４】この発明を利用することにより、ゲート酸
化前にウェル・アニールとＮ2注入を組み合わせること
によってＶｔロールオフおよびロールアップの両方が抑
制される。したがって、大量生産のための十分な余裕が
得られるであろう。
【００２５】これは、図１０と図１１の比較、および図
１２と図１３の比較によって示されている。
【００２６】図１０および図１１は、ｎＦＥＴデバイス
のデバイスＶｔロールオフ／ロールアップ特性を示す。
図１０では、Ｎ2注入を用いていない。実線はウェルＲ
ＴＡの結果であり、破線はウェルＲＴＡなしの結果であ
る。
【００２７】ウェルＲＴＡは、ｎＦＥＴのＶｔロールア
ップを抑制するが、長チャネル領域においても顕著なＶ
ｔの差異が認められる。
【００２８】図１１は、Ｎ2注入を用いた場合を示す。
実線はウェルＲＴＡを用いた結果を、一方破線はウェル
ＲＴＡなしの結果を示す。
【００２９】ウェルＲＴＡとＮ2注入の組合せでＶｔロ
ールアップは抑制され、長チャネルＶｔには差がない。
【００３０】図１２および図１３は、ｐＦＥＴデバイス
のデバイスＶｔロールオフ／ロールアップ特性を示す。
図１２では、Ｎ2注入を用いていない。実線はウェルＲ
ＴＡの結果であり、破線はウェルＲＴＡなしの結果であ
る。
【００３１】ウェルＲＴＡは、ｐＦＥＴのＶｔロールア
ップを抑制するが、長チャネル領域においても顕著なＶ
ｔの差異が認められる。
【００３２】図１３は、Ｎ2注入を用いた場合を示す。
実線はウェルＲＴＡを用いた結果を、一方破線はウェル
ＲＴＡなしの結果を示す。
【００３３】ウェルＲＴＡとＮ2注入の組合せでＶｔロ
ールアップは抑制され、長チャネルＶｔには差がない。
【００３４】これらのフラットなＶｔロールオフ／ロー
ルアップ特性は、こうしたフラットなＶｔロールオフ／
ロールアップ特性を用いることによってＬポリ変動に対
するＶｔ感度を最小限にすることができるので、ＤＲＡ
Ｍセンスアンプまたは一般のアナログ回路（すなわち、
差動増幅器）にとって好ましい。（Ｖｔは、Ｌポリが変
動してもほとんど一定である。）この特性を実現するた
めに、こうしたアナログ回路部分を選択的に遮蔽したＮ
2注入が行われる。
【００３５】本発明の上記記述は、本発明を図示し説明
するものである。さらに、この開示は、本発明の好まし
い実施形態のみを示し説明するものであるが、上記のよ
うに、本発明は様々な他の組合せ、修正、および環境に
おいて使用でき、本明細書に表した本発明の概念の範囲
を逸脱することなく、上記教示および／または関連技術
の技能または知識と同等のものに変更および修正できる
ことを理解されたい。さらに、本明細書の上記実施形態
は、本発明を実施する既知のベスト・モードを説明する
こと、および当分野の他の技術者が本発明をこうしたま
たは他の実施形態で、かつ本発明の特定な用途または使
用によって必要とされる様々な修正を施して、利用する
ことができることを意図したものである。したがって、
この説明は、本明細書に開示した形に本発明を限定する
ことを意図したものではない。さらに、上記の特許請求
の範囲は、別の実施形態をも含むものと解釈するべきも
のである。
【００３６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３７】（１）ＭＯＳＦＥＴを形成する方法であっ
て、（ａ）半導体基板を設けるステップと、（ｂ）前記
基板の少なくとも一部に第１型の第１ドーパント種を注
入して第１ウェル領域を形成するステップと、（ｃ）第
１ウェル領域をアニールするステップと、（ｄ）アニー
ルした第１ウェル領域に窒素を注入するステップと、
（ｅ）窒素注入後、第１ウェル領域の少なくとも一部の
上にゲート絶縁膜を形成するステップと、（ｆ）ゲート
絶縁膜上にゲート電極を設け、ゲート電極付近のゲート
絶縁膜の下の基板にソース／ドレイン領域を設けるステ
ップを含む方法。 （２）（ｉ）上記ステップ（ｂ）とステップ（ｃ）の間
で、第１ドーパント種とは異なる導電性の型である第２
型の第２ドーパント種を、基板の異なる部分に注入する
ことによって第２ウェル領域を形成するステップと、
（ｉｉ）第２ウェル領域も、上記ステップ（ｃ）でアニ
ールし、上記ステップ（ｄ）で窒素注入するステップを
含む上記（１）に記載の方法。 （３）上記ステップ（ｅ）が、第２ウェル領域上にゲー
ト絶縁膜をさらに形成することを含む上記（２）に記載
の方法。 （４）上記ステップ（ｆ）が、第２ウェル領域上のゲー
ト絶縁膜上に第２ゲート電極を設け、第２ゲート電極付
近のゲート絶縁膜下の基板にソース／ドレイン領域を設
けることをさらに含む上記（３）に記載の方法。 （５）第１ドーパントの濃度が、約１×１０12／ｃｍ2
から約１×１０13／ｃｍ2である上記（１）に記載の方
法。 （６）半導体基板が、シリコンを含む上記（１）に記載
の方法。 （７）絶縁膜が、二酸化シリコンを含む上記（１）に記
載の方法。 （８）ゲートが、多結晶シリコンを含む上記（１）に記
載の方法。 （９）窒素注入の濃度が、約１×１０14／ｃｍ2から約
５×１０14／ｃｍ2である上記（１）に記載の方法。 （１０）アニーリングが、瞬時熱アニーリングである上
記（１）に記載の方法。 （１１）瞬時熱アニーリングが、時間が約１分までの
間、少なくとも約８００℃の温度を用いることを含む上
記（１０）に記載の方法。 （１２）瞬時熱アニーリングが、時間が約１秒から約１
０秒までの間、約８５０℃から約１０５０℃の温度を用
いることを含む上記（１０）に記載の方法。 （１３）上記（１）の方法によって得られるＭＯＳＦＥ
Ｔ。
【図面の簡単な説明】
【図１】本発明の異なる加工段階で作成された半導体構
造の概略図である。
【図２】本発明の異なる加工段階で作成された半導体構
造の概略図である。
【図３】本発明の異なる加工段階で作成された半導体構
造の概略図である。
【図４】本発明の異なる加工段階で作成された半導体構
造の概略図である。
【図５】本発明の異なる加工段階で作成された半導体構
造の概略図である。
【図６】本発明の異なる加工段階で作成された半導体構
造の概略図である。
【図７】本発明の異なる加工段階で作成された半導体構
造の概略図である。
【図８】本発明の異なる加工段階で作成された半導体構
造の概略図である。
【図９】本発明の異なる加工段階で作成された半導体構
造の概略図である。
【図１０】本発明のｎＦＥＴのＶｔロールオフ／ロール
アップ特性を、本発明の範囲外の方法で作成したｎＦＥ
Ｔと比べて示す図である。
【図１１】本発明のｎＦＥＴのＶｔロールオフ／ロール
アップ特性を、本発明の範囲外の方法で作成したｎＦＥ
Ｔと比べて示す図である。
【図１２】本発明のｐＦＥＴのＶｔロールオフ／ロール
アップ特性を、本発明の範囲外の方法で作成したｐＦＥ
Ｔと比べて示す図である。
【図１３】本発明のｐＦＥＴのＶｔロールオフ／ロール
アップ特性を、本発明の範囲外の方法で作成したｐＦＥ
Ｔと比べて示す図である。
【符号の説明】
１ 半導体基板 ２ マスク ３ 第１ウェル領域 ４ 第２ウェル領域 ５ ゲート酸化膜 ６ ゲート電極 ７ コンタクト層 ８ ソースおよびドレイン領域（第１導電型ドーパン
ト） ９ ソースおよびドレイン領域（第１導電型ドーパン
ト） １８ ソースおよびドレイン領域（第２導電型ドーパン
ト） １９ ソースおよびドレイン領域（第２導電型ドーパン
ト） ２０ 絶縁体 ３０ メタライゼーション
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アカツ・ヒロユキ アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ ウェリントン・コー ト 37 (72)発明者 イナバ・サトシ アメリカ合衆国10566 ニューヨーク州ピ ークスキル シャトー・リブ 316 (72)発明者 カツマタ・リョータ アメリカ合衆国12603 ニューヨーク州ポ ーキープシー スワン・レーン 145 (72)発明者 チェルヴ・エス・マーシー アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション モッキンバ ード・コート ３ (72)発明者 ラジェ・レンガラジャン アメリカ合衆国12601 ニューヨーク州ポ ーキープシー ハドソン・ハーバー・ドラ イブ 1206 (72)発明者 ポール・エイ・ロンシェイム アメリカ合衆国12533 ニューヨーク州ホ ープウェル・ジャンクション ホリベリ ー・ドライブ 118 Ｆターム(参考） 5F048 AA07 AB01 AB03 AC01 BA01 BB03 BB05 BB14 BB15 BB18 BD04 BG14 DA25 DA27 5F140 AA21 AB03 AC31 AC32 BA01 BB16 BE01 BE07 BF04 BF11 BF18 BG08 BG09 BG12 BG14 BG38 BH22 BJ01 BK13 BK21 CB04 CB08 CC07 CD10

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】ＭＯＳＦＥＴを形成する方法であって、 （ａ）半導体基板を設けるステップと、 （ｂ）前記基板の少なくとも一部に第１型の第１ドーパ
    ント種を注入して第１ウェル領域を形成するステップ
    と、 （ｃ）第１ウェル領域をアニールするステップと、 （ｄ）アニールした第１ウェル領域に窒素を注入するス
    テップと、 （ｅ）窒素注入後、第１ウェル領域の少なくとも一部の
    上にゲート絶縁膜を形成するステップと、 （ｆ）ゲート絶縁膜上にゲート電極を設け、ゲート電極
    付近のゲート絶縁膜の下の基板にソース／ドレイン領域
    を設けるステップを含む方法。
  2. 【請求項２】（ｉ）上記ステップ（ｂ）とステップ
    （ｃ）の間で、第１ドーパント種とは異なる導電性の型
    である第２型の第２ドーパント種を、基板の異なる部分
    に注入することによって第２ウェル領域を形成するステ
    ップと、 （ｉｉ）第２ウェル領域も、上記ステップ（ｃ）でアニ
    ールし、上記ステップ（ｄ）で窒素注入するステップを
    含む請求項１に記載の方法。
  3. 【請求項３】上記ステップ（ｅ）が、第２ウェル領域上
    にゲート絶縁膜をさらに形成することを含む請求項２に
    記載の方法。
  4. 【請求項４】上記ステップ（ｆ）が、第２ウェル領域上
    のゲート絶縁膜上に第２ゲート電極を設け、第２ゲート
    電極付近のゲート絶縁膜下の基板にソース／ドレイン領
    域を設けることをさらに含む請求項３に記載の方法。
  5. 【請求項５】第１ドーパントの濃度が、約１×１０12／
    ｃｍ2から約１×１０13／ｃｍ2である請求項１に記載の
    方法。
  6. 【請求項６】半導体基板が、シリコンを含む請求項１に
    記載の方法。
  7. 【請求項７】絶縁膜が、二酸化シリコンを含む請求項１
    に記載の方法。
  8. 【請求項８】ゲートが、多結晶シリコンを含む請求項１
    に記載の方法。
  9. 【請求項９】窒素注入の濃度が、約１×１０14／ｃｍ2
    から約５×１０14／ｃｍ2である請求項１に記載の方
    法。
  10. 【請求項１０】アニーリングが、瞬時熱アニーリングで
    ある請求項１に記載の方法。
  11. 【請求項１１】瞬時熱アニーリングが、時間が約１分ま
    での間、少なくとも約８００℃の温度を用いることを含
    む請求項１０に記載の方法。
  12. 【請求項１２】瞬時熱アニーリングが、時間が約１秒か
    ら約１０秒までの間、約８５０℃から約１０５０℃の温
    度を用いることを含む請求項１０に記載の方法。
  13. 【請求項１３】請求項１の方法によって得られるＭＯＳ
    ＦＥＴ。
JP2002136853A 2001-05-25 2002-05-13 Ｍｏｓｆｅｔのしきい値電圧ロールアップ／ロールオフ効果の低減 Pending JP2003008013A (ja)

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