JP3068270B2 - Ｍｏｓ型電界効果トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタ及びその製造方法Info
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- JP3068270B2 JP3068270B2 JP3243359A JP24335991A JP3068270B2 JP 3068270 B2 JP3068270 B2 JP 3068270B2 JP 3243359 A JP3243359 A JP 3243359A JP 24335991 A JP24335991 A JP 24335991A JP 3068270 B2 JP3068270 B2 JP 3068270B2
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型電界効果トラン
ジスタの製造方法に関するものである。
ジスタの製造方法に関するものである。
【０００２】
【従来の技術】シリコンＭＯＳ型電界効果トランジスタ
のゲート電極としては、従来、Ｎ型ドープポリシリコン
が用いられている。しかし、ゲート長の微細化に伴い、
しきい値電圧のゲート長依存性（短チャネル効果）が深
刻な問題となってきている。
のゲート電極としては、従来、Ｎ型ドープポリシリコン
が用いられている。しかし、ゲート長の微細化に伴い、
しきい値電圧のゲート長依存性（短チャネル効果）が深
刻な問題となってきている。
【０００３】特にＰチャネルＭＯＳ型電界効果トランジ
スタでは、従来ゲート電極としてＮ型ドープポリシリコ
ンを用いているために、埋め込みチャネル構造となり、
短チャネル効果が問題となり易い。
スタでは、従来ゲート電極としてＮ型ドープポリシリコ
ンを用いているために、埋め込みチャネル構造となり、
短チャネル効果が問題となり易い。
【０００４】この問題解決のために、ＰチャネルＭＯＳ
型電界効果トランジスタでは、Ｐ型ドープポリシリコン
を、ＮチャネルＭＯＳ型電界効果トランジスタでは、Ｎ
型ドープポリシリコンを用いたデバイス構造が提案され
ている。
型電界効果トランジスタでは、Ｐ型ドープポリシリコン
を、ＮチャネルＭＯＳ型電界効果トランジスタでは、Ｎ
型ドープポリシリコンを用いたデバイス構造が提案され
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、Ｐチャ
ネルＭＯＳ型電界効果トランジスタでＰ型ドープポリシ
リコンをゲート電極として用いた場合、９００℃程度の
熱処理により、ゲート電極中のボロンがゲート酸化膜中
を通り抜け、基板シリコンに到達し、トランジスタのし
きい値電圧を大幅に変化させるという問題があった。
ネルＭＯＳ型電界効果トランジスタでＰ型ドープポリシ
リコンをゲート電極として用いた場合、９００℃程度の
熱処理により、ゲート電極中のボロンがゲート酸化膜中
を通り抜け、基板シリコンに到達し、トランジスタのし
きい値電圧を大幅に変化させるという問題があった。
【０００６】また、ゲート絶縁膜として、窒化酸化膜を
用いることにより、ボロンの突き抜けを抑制できること
が森本らにより、インターナショナル エレクトロン
デバイスイズ ミィーティング（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ Ｍｅｅｔｉ
ｎｇ） １９９０のＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ｐｐ．４２９〜４３２に報告されている。
用いることにより、ボロンの突き抜けを抑制できること
が森本らにより、インターナショナル エレクトロン
デバイスイズ ミィーティング（Ｉｎｔｅｒｎａｔｉｏ
ｎａｌ ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ Ｍｅｅｔｉ
ｎｇ） １９９０のＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ｐｐ．４２９〜４３２に報告されている。
【０００７】しかしながら、従来報告されている窒化酸
化膜は、ゲート絶縁膜中における窒素の位置がシリコン
酸化膜とシリコン基板との界面に存在するために、デバ
イスの電気特性への影響がある。
化膜は、ゲート絶縁膜中における窒素の位置がシリコン
酸化膜とシリコン基板との界面に存在するために、デバ
イスの電気特性への影響がある。
【０００８】たとえば、岩井らにより、１９９０ シン
ポジウム オン ブイエルエスアイテクノロジー（Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
ｙ）ｐｐ．１３１〜１３２に報告されているように、Ｍ
ＯＳ型電界効果トランジスタの移動度がシリコン酸化膜
と窒化酸化膜とでは異なり、ＰＭＯＳＦＥＴでは移動度
が減少する。また、シリコン酸化膜に比べて、窒化酸化
膜では界面準位が多いことも報告されている。
ポジウム オン ブイエルエスアイテクノロジー（Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
ｙ）ｐｐ．１３１〜１３２に報告されているように、Ｍ
ＯＳ型電界効果トランジスタの移動度がシリコン酸化膜
と窒化酸化膜とでは異なり、ＰＭＯＳＦＥＴでは移動度
が減少する。また、シリコン酸化膜に比べて、窒化酸化
膜では界面準位が多いことも報告されている。
【０００９】本発明の目的は、これらの問題点を解消し
うるＭＯＳ型電界効果トランジスタの新規な製造方法を
提供することにある。
うるＭＯＳ型電界効果トランジスタの新規な製造方法を
提供することにある。
【００１０】
【００１１】
【００１２】
【課題を解決するための手段】 本発明のＭＯＳ型電界
効果トランジスタの製造方法は、半導体基板上の活性領
域にゲート絶縁膜として、シリコン酸化膜を形成する工
程と、該シリコン酸化膜上に分子ビーム膜堆積法により
シリコン膜を堆積する工程と、該シリコン膜を窒化し、
シリコン窒化膜を形成する工程とを含むものである。
効果トランジスタの製造方法は、半導体基板上の活性領
域にゲート絶縁膜として、シリコン酸化膜を形成する工
程と、該シリコン酸化膜上に分子ビーム膜堆積法により
シリコン膜を堆積する工程と、該シリコン膜を窒化し、
シリコン窒化膜を形成する工程とを含むものである。
【００１３】また、半導体基板上の活性領域にゲート絶
縁膜として、シリコン酸化膜を形成する工程と、該シリ
コン酸化膜上に分子ビーム膜堆積法によりシリコン膜を
堆積する工程と、該シリコン膜を窒化し、シリコン窒化
膜を形成する工程と、該シリコン窒化膜の表面部分を酸
化する工程とを含むものである。
縁膜として、シリコン酸化膜を形成する工程と、該シリ
コン酸化膜上に分子ビーム膜堆積法によりシリコン膜を
堆積する工程と、該シリコン膜を窒化し、シリコン窒化
膜を形成する工程と、該シリコン窒化膜の表面部分を酸
化する工程とを含むものである。
【００１４】
【作用】本発明のＭＯＳ型電界効果トランジスタについ
て説明する。本発明により製造されるゲート絶縁膜構造
を有するｐ+ ポリシリコンゲートＰチャネルＭＯＳ型電
界効果トランジスタでは、ゲート絶縁膜中にシリコン窒
化膜を含むために、ボロン突き抜けがほとんど生じな
い。
て説明する。本発明により製造されるゲート絶縁膜構造
を有するｐ+ ポリシリコンゲートＰチャネルＭＯＳ型電
界効果トランジスタでは、ゲート絶縁膜中にシリコン窒
化膜を含むために、ボロン突き抜けがほとんど生じな
い。
【００１５】また、本発明に係る構造のトランジスタで
は窒化膜がシリコン基板とゲート絶縁膜界面に存在しな
いために、移動度が従来のシリコン酸化膜をゲート絶縁
膜とするトランジスタの移動度とほぼ同じであった。
は窒化膜がシリコン基板とゲート絶縁膜界面に存在しな
いために、移動度が従来のシリコン酸化膜をゲート絶縁
膜とするトランジスタの移動度とほぼ同じであった。
【００１６】さらに、本発明のＭＯＳ型電界効果トラン
ジスタの製造方法について説明する。従来、窒化酸化膜
のゲート絶縁膜は、シリコン基板の活性領域を所定の厚
さだけ酸化した後、窒素化合物ガスを用いて、窒化を行
っていた。この方法では窒化膜は酸化膜とシリコン基板
との界面に形成されていた。
ジスタの製造方法について説明する。従来、窒化酸化膜
のゲート絶縁膜は、シリコン基板の活性領域を所定の厚
さだけ酸化した後、窒素化合物ガスを用いて、窒化を行
っていた。この方法では窒化膜は酸化膜とシリコン基板
との界面に形成されていた。
【００１７】そこで、まず、シリコン基板の活性領域を
所定の厚さだけ酸化した後、オングストロームオーダー
の堆積膜を均一性良く堆積することのできる分子ビーム
膜堆積法により、シリコン膜を均一に所定の厚さだけ堆
積する。
所定の厚さだけ酸化した後、オングストロームオーダー
の堆積膜を均一性良く堆積することのできる分子ビーム
膜堆積法により、シリコン膜を均一に所定の厚さだけ堆
積する。
【００１８】その後、窒化化合物ガスを用いて、当該シ
リコン膜を窒化し、酸化膜と窒化膜の２層構造を形成す
る。あるいはさらに、前記窒化膜を酸化することによ
り、酸化膜／窒化膜／酸化膜の３層構造を形成すること
ができる。
リコン膜を窒化し、酸化膜と窒化膜の２層構造を形成す
る。あるいはさらに、前記窒化膜を酸化することによ
り、酸化膜／窒化膜／酸化膜の３層構造を形成すること
ができる。
【００１９】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００２０】図１と図２とは、本発明の請求項１と請求
項２に述べた本発明の方法により製造されるトランジス
タ構造のそれぞれの実施例を示した模式的断面図であ
る。図１のトランジスタ構造では、ゲート絶縁膜が酸化
膜４と窒化膜５の２層構造、図２のトランジスタ構造で
は、ゲート絶縁膜は、酸化膜４／窒化膜５／酸化膜４の
３層構造となっている。図１，図２のトランジスタで
は、デバイスの電気特性を従来構造と同様に保ったま
ま、ボロン突き抜けを抑制することができた。
項２に述べた本発明の方法により製造されるトランジス
タ構造のそれぞれの実施例を示した模式的断面図であ
る。図１のトランジスタ構造では、ゲート絶縁膜が酸化
膜４と窒化膜５の２層構造、図２のトランジスタ構造で
は、ゲート絶縁膜は、酸化膜４／窒化膜５／酸化膜４の
３層構造となっている。図１，図２のトランジスタで
は、デバイスの電気特性を従来構造と同様に保ったま
ま、ボロン突き抜けを抑制することができた。
【００２１】図３と図４とは、本発明の請求項１と請求
項２に述べた本発明によるトランジスタ構造の製造方法
の実施例を示した模式的断面図である。図３（ａ）は、
シリコン基板１上で、素子分離領域２を形成した後、活
性領域を５ｎｍ酸化してシリコン酸化膜４を形成し、さ
らに分子ビーム膜堆積法によりシリコン薄膜７を１ｎｍ
堆積した状態を示す。
項２に述べた本発明によるトランジスタ構造の製造方法
の実施例を示した模式的断面図である。図３（ａ）は、
シリコン基板１上で、素子分離領域２を形成した後、活
性領域を５ｎｍ酸化してシリコン酸化膜４を形成し、さ
らに分子ビーム膜堆積法によりシリコン薄膜７を１ｎｍ
堆積した状態を示す。
【００２２】次に図３（ｂ）に示すように、アンモニア
ガスを用いた１０００℃の熱窒化法により、前記シリコ
ン薄膜７をシリコン窒化膜５にした後、ゲートポリシリ
コン膜６を堆積する。
ガスを用いた１０００℃の熱窒化法により、前記シリコ
ン薄膜７をシリコン窒化膜５にした後、ゲートポリシリ
コン膜６を堆積する。
【００２３】次いで図３（ｃ）に示すように、通常のホ
トレジスト工程とドライエッチング工程によりゲート電
極を形成した後、ボロンをイオン注入法により、ゲート
電極とソース、ドレイン領域３に注入する。さらに層間
絶縁膜８を堆積した後、９００℃の熱処理を実施し、図
１に示すトランジスタを完成する。
トレジスト工程とドライエッチング工程によりゲート電
極を形成した後、ボロンをイオン注入法により、ゲート
電極とソース、ドレイン領域３に注入する。さらに層間
絶縁膜８を堆積した後、９００℃の熱処理を実施し、図
１に示すトランジスタを完成する。
【００２４】図１のトランジスタでは、ゲート絶縁膜
が、ゲート電極側にシリコン窒化膜が位置してシリコン
窒化膜５とシリコン酸化膜４とが上下に積層された２層
構造となる。
が、ゲート電極側にシリコン窒化膜が位置してシリコン
窒化膜５とシリコン酸化膜４とが上下に積層された２層
構造となる。
【００２５】図４（ａ）は、シリコン基板１上で、素子
分離領域２を形成した後、活性領域を５ｎｍ酸化してシ
リコン酸化膜４を形成し、さらに分子ビーム膜堆積法に
よりシリコン薄膜７を１ｎｍ堆積した状態を示す。
分離領域２を形成した後、活性領域を５ｎｍ酸化してシ
リコン酸化膜４を形成し、さらに分子ビーム膜堆積法に
よりシリコン薄膜７を１ｎｍ堆積した状態を示す。
【００２６】次に図４（ｂ）に示すように、アンモニア
ガスを用いた１０００℃の熱窒化法により、前記シリコ
ン薄膜７をシリコン窒化膜５にした後、さらに酸素雰囲
気中において熱処理を実施し、前記シリコン窒化膜５の
表面部分を再酸化してシリコン酸化膜４とする。
ガスを用いた１０００℃の熱窒化法により、前記シリコ
ン薄膜７をシリコン窒化膜５にした後、さらに酸素雰囲
気中において熱処理を実施し、前記シリコン窒化膜５の
表面部分を再酸化してシリコン酸化膜４とする。
【００２７】次いでゲートポリシリコン膜６を堆積し、
通常のホトレジスト工程とドライエッチング工程により
ゲート電極を形成した後、ボロンをイオン注入法によ
り、図４（ｃ）のようにゲート電極とソース、ドレイン
領域３に注入する。さらに層間絶縁膜８を堆積した後、
９００℃の熱処理を実施し、図２に示すトランジスタを
完成する。
通常のホトレジスト工程とドライエッチング工程により
ゲート電極を形成した後、ボロンをイオン注入法によ
り、図４（ｃ）のようにゲート電極とソース、ドレイン
領域３に注入する。さらに層間絶縁膜８を堆積した後、
９００℃の熱処理を実施し、図２に示すトランジスタを
完成する。
【００２８】図２に示すトランジスタでは、ゲート絶縁
膜が、シリコン酸化膜４，４間にシリコン窒化膜５が位
置した３層構造となる。
膜が、シリコン酸化膜４，４間にシリコン窒化膜５が位
置した３層構造となる。
【００２９】前記実施例においては、熱窒化のためにア
ンモニアガスを用いたが、酸化窒素ガス（Ｎ2 Ｏ）も用
いることができる。また、前記実施例ではポリシリコン
をゲート材料としたが、シリサイドとポリシリコンの２
層構造であるポリサイド構造、あるいはソース、ドレイ
ンと同時にゲート電極をシリサイド／ポリシリコン２層
構造とするポリサイド構造もゲート材料として用いるこ
とができる。
ンモニアガスを用いたが、酸化窒素ガス（Ｎ2 Ｏ）も用
いることができる。また、前記実施例ではポリシリコン
をゲート材料としたが、シリサイドとポリシリコンの２
層構造であるポリサイド構造、あるいはソース、ドレイ
ンと同時にゲート電極をシリサイド／ポリシリコン２層
構造とするポリサイド構造もゲート材料として用いるこ
とができる。
【００３０】図５は、本発明によるゲート絶縁膜構造を
有するｐ+ ポリシリコンゲートＰチャネルＭＯＳ型電界
効果トランジスタと、シリコン酸化膜をゲート絶縁膜と
する従来構造のｐ+ ポリシリコンゲートＰチャネルＭＯ
Ｓ型電界効果トランジスタと、窒化酸化膜（窒化膜がシ
リコン基板とシリコン酸化膜界面に存在するゲート絶縁
膜）をゲート絶縁膜とする構造のｐ+ ポリシリコンゲー
トＰチャネルＭＯＳ型電界効果トランジスタのしきい値
電圧の熱処理温度依存性の比較である。
有するｐ+ ポリシリコンゲートＰチャネルＭＯＳ型電界
効果トランジスタと、シリコン酸化膜をゲート絶縁膜と
する従来構造のｐ+ ポリシリコンゲートＰチャネルＭＯ
Ｓ型電界効果トランジスタと、窒化酸化膜（窒化膜がシ
リコン基板とシリコン酸化膜界面に存在するゲート絶縁
膜）をゲート絶縁膜とする構造のｐ+ ポリシリコンゲー
トＰチャネルＭＯＳ型電界効果トランジスタのしきい値
電圧の熱処理温度依存性の比較である。
【００３１】本発明の構造のトランジスタと窒化酸化膜
をゲート絶縁膜とするトランジスタとではゲート絶縁膜
中の窒化膜がボロン突き抜けを抑制するためにしきい値
電圧の変動は生じないが、酸化膜をゲート絶縁膜とする
従来構造のトランジスタではボロン突き抜けが生じ、し
きい値電圧の変動が起こる。さらに、図６は、本発明の
構造のトランジスタと、酸化膜をゲート絶縁膜とする従
来構造のトランジスタと、窒化酸化膜をゲート絶縁膜と
するトランジスタの移動度の比較である。
をゲート絶縁膜とするトランジスタとではゲート絶縁膜
中の窒化膜がボロン突き抜けを抑制するためにしきい値
電圧の変動は生じないが、酸化膜をゲート絶縁膜とする
従来構造のトランジスタではボロン突き抜けが生じ、し
きい値電圧の変動が起こる。さらに、図６は、本発明の
構造のトランジスタと、酸化膜をゲート絶縁膜とする従
来構造のトランジスタと、窒化酸化膜をゲート絶縁膜と
するトランジスタの移動度の比較である。
【００３２】本発明の構造によるトランジスタの移動度
は、従来構造トランジスタとほぼ同じであったが、窒化
酸化膜をゲート絶縁膜とするトランジスタの移動度は他
の構造のトランジスタの移動度よりも減少していた。こ
の結果は、本発明のトランジスタでは、ゲート絶縁膜と
シリコン基板の界面がシリコン酸化膜となっているため
である。
は、従来構造トランジスタとほぼ同じであったが、窒化
酸化膜をゲート絶縁膜とするトランジスタの移動度は他
の構造のトランジスタの移動度よりも減少していた。こ
の結果は、本発明のトランジスタでは、ゲート絶縁膜と
シリコン基板の界面がシリコン酸化膜となっているため
である。
【００３３】
【発明の効果】以上説明したように本発明によれば、Ｍ
ＯＳ型電界効果トランジスタのゲート絶縁膜として、酸
化膜と窒化膜の２層構造あるいは酸化膜と窒化膜の３層
構造を用いることにより、デバイスの電気特性を従来構
造のトランジスタと同じままで、ボロン突き抜けを抑制
することができる。
ＯＳ型電界効果トランジスタのゲート絶縁膜として、酸
化膜と窒化膜の２層構造あるいは酸化膜と窒化膜の３層
構造を用いることにより、デバイスの電気特性を従来構
造のトランジスタと同じままで、ボロン突き抜けを抑制
することができる。
【００３４】また、前記トランジスタ構造を分子ビーム
膜堆積法を用いて形成することにより、前記ゲート絶縁
膜を制御性良く形成することができる。
膜堆積法を用いて形成することにより、前記ゲート絶縁
膜を制御性良く形成することができる。
【図１】本発明のＭＯＳ型電界効果トランジスタの構造
の第１の実施例を示す図である。
の第１の実施例を示す図である。
【図２】本発明のＭＯＳ型電界効果トランジスタの構造
の第２の実施例を示す図である。
の第２の実施例を示す図である。
【図３】（ａ）〜（ｃ）は、ＭＯＳ型電界効果トランジ
スタの製造方法の第１の実施例を工程順に示す図であ
る。
スタの製造方法の第１の実施例を工程順に示す図であ
る。
【図４】（ａ）〜（ｃ）は、ＭＯＳ型電界効果トランジ
スタの製造方法の第２の実施例を工程順に示す図であ
る。
スタの製造方法の第２の実施例を工程順に示す図であ
る。
【図５】本発明によるゲート絶縁膜構造を有するｐ+ ポ
リシリコンゲートＰチャネルＭＯＳ型電界効果トランジ
スタと、シリコン酸化膜をゲート絶縁膜とする従来構造
のｐ+ ポリシリコンゲートＰチャネルＭＯＳ型電界効果
トランジスタと、窒化酸化膜をゲート絶縁膜とする構造
のｐ+ ポリシリコンゲートＰチャネルＭＯＳ型電界効果
トランジスタのしきい値電圧変動量の熱処理温度依存性
を示す図である。
リシリコンゲートＰチャネルＭＯＳ型電界効果トランジ
スタと、シリコン酸化膜をゲート絶縁膜とする従来構造
のｐ+ ポリシリコンゲートＰチャネルＭＯＳ型電界効果
トランジスタと、窒化酸化膜をゲート絶縁膜とする構造
のｐ+ ポリシリコンゲートＰチャネルＭＯＳ型電界効果
トランジスタのしきい値電圧変動量の熱処理温度依存性
を示す図である。
【図６】本発明の構造のトランジスタと、酸化膜をゲー
ト絶縁膜とする従来構造トランジスタと、窒化酸化膜を
ゲート絶縁膜とするトランジスタの移動度を示す図であ
る。
ト絶縁膜とする従来構造トランジスタと、窒化酸化膜を
ゲート絶縁膜とするトランジスタの移動度を示す図であ
る。
１ シリコン基板 ２ 素子分離領域 ３ ソースまたはドレイン領域 ４ シリコン酸化膜 ５ シリコン窒化膜 ６ ゲートポリシリコン膜 ７ シリコン薄膜 ８ 層間絶縁膜
フロントページの続き (56)参考文献 特開 昭61−22587（ＪＰ，Ａ) 特開 昭61−154170（ＪＰ，Ａ) 特開 昭62−28270（ＪＰ，Ａ) 特開 平１−272147（ＪＰ，Ａ) 特開 昭63−41076（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (2)
- 【請求項１】 半導体基板上の活性領域にゲート絶縁膜
として、シリコン酸化膜を形成する工程と、 該シリコン酸化膜上に分子ビーム膜堆積法によりシリコ
ン膜を堆積する工程と、該シリコン膜を窒化し、シリコ
ン窒化膜を形成する工程とを含むことを特徴とするＭＯ
Ｓ型電界効果トランジスタの製造方法。 - 【請求項２】 半導体基板上の活性領域にゲート絶縁膜
として、シリコン酸化膜を形成する工程と、 該シリコン酸化膜上に分子ビーム膜堆積法によりシリコ
ン膜を堆積する工程と、該シリコン膜を窒化し、シリコ
ン窒化膜を形成する工程と、 該シリコン窒化膜の表面部分を酸化する工程とを含むこ
とを特徴とするＭＯＳ型電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243359A JP3068270B2 (ja) | 1991-09-24 | 1991-09-24 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243359A JP3068270B2 (ja) | 1991-09-24 | 1991-09-24 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0582777A JPH0582777A (ja) | 1993-04-02 |
| JP3068270B2 true JP3068270B2 (ja) | 2000-07-24 |
Family
ID=17102669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3243359A Expired - Lifetime JP3068270B2 (ja) | 1991-09-24 | 1991-09-24 | Ｍｏｓ型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068270B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5837598A (en) * | 1997-03-13 | 1998-11-17 | Lsi Logic Corporation | Diffusion barrier for polysilicon gate electrode of MOS device in integrated circuit structure, and method of making same |
| JPH10313114A (ja) * | 1997-05-14 | 1998-11-24 | Nec Corp | 半導体装置の製造方法 |
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1991
- 1991-09-24 JP JP3243359A patent/JP3068270B2/ja not_active Expired - Lifetime
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|---|---|
| JPH0582777A (ja) | 1993-04-02 |
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