JP3044892B2 - Ｍｏｓ型電界効果トランジスタの製造方法 - Google Patents
Ｍｏｓ型電界効果トランジスタの製造方法Info
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- JP3044892B2 JP3044892B2 JP3342335A JP34233591A JP3044892B2 JP 3044892 B2 JP3044892 B2 JP 3044892B2 JP 3342335 A JP3342335 A JP 3342335A JP 34233591 A JP34233591 A JP 34233591A JP 3044892 B2 JP3044892 B2 JP 3044892B2
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型電界効果トラン
ジスタの製造方法に関するものである。
ジスタの製造方法に関するものである。
【０００２】
【従来の技術】シリコンＭＯＳ型電界効果トランジスタ
のゲート電極としては、従来、Ｎ型ドープポリシリコン
が用いられている。しかし、ゲート長の微細化に伴い、
しきい値電圧のゲート長依存性（短チャネル効果）が深
刻な問題となってきている。特にＰチャネルＭＯＳ型電
界効果トランジスタでは、従来ゲート電極としてＮ型ド
ープポリシリコンを用いているために、埋め込みチャネ
ル構造となり、短チャネル効果が問題となり易い。
のゲート電極としては、従来、Ｎ型ドープポリシリコン
が用いられている。しかし、ゲート長の微細化に伴い、
しきい値電圧のゲート長依存性（短チャネル効果）が深
刻な問題となってきている。特にＰチャネルＭＯＳ型電
界効果トランジスタでは、従来ゲート電極としてＮ型ド
ープポリシリコンを用いているために、埋め込みチャネ
ル構造となり、短チャネル効果が問題となり易い。
【０００３】この問題解決のために、ＰチャネルＭＯＳ
型電界効果トランジスタでは、Ｐ型ドープポリシリコン
を、ＮチャネルＭＯＳ型電界効果トランジスタでは、Ｎ
型ドープポリシリコンを用いたデバイス構造が提案され
ている。
型電界効果トランジスタでは、Ｐ型ドープポリシリコン
を、ＮチャネルＭＯＳ型電界効果トランジスタでは、Ｎ
型ドープポリシリコンを用いたデバイス構造が提案され
ている。
【０００４】しかしながら、ＰチャネルＭＯＳ型電界効
果トランジスタでＰ型ドープポリシリコンをゲート電極
として用いた場合、９００℃程度の熱処理により、ゲー
ト電極中のボロンがゲート酸化膜中を通り抜け、基板シ
リコンに到達し、トランジスタのしきい値電圧を大幅に
変化させるという問題があった。
果トランジスタでＰ型ドープポリシリコンをゲート電極
として用いた場合、９００℃程度の熱処理により、ゲー
ト電極中のボロンがゲート酸化膜中を通り抜け、基板シ
リコンに到達し、トランジスタのしきい値電圧を大幅に
変化させるという問題があった。
【０００５】また、ゲート絶縁膜として、窒化酸化膜を
用いることにより、ボロン突き抜けを抑制できることが
森本らにより、インターナショナル エレクトロン デ
バイス ミィーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ）１９９０のＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ
ｐ．４２９〜４３２で、あるいはＨｙｕｎｓａｎｇ Ｈ
ｗａｎｇらによりインターナショナル エレクトロン
デバイス ミィーティング（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ）１９９０のＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ
ｐ．４２１〜４２４に報告されている。また、ゲート酸
化膜中にフッ素を導入することにより、ゲート酸化膜の
膜質が向上することが、笠井らにより、ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ ｖｏｌ．３７ Ｎｏ．６ ｐｐ．１４２６
〜１４３１，１９９０に報告されている。
用いることにより、ボロン突き抜けを抑制できることが
森本らにより、インターナショナル エレクトロン デ
バイス ミィーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ）１９９０のＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ
ｐ．４２９〜４３２で、あるいはＨｙｕｎｓａｎｇ Ｈ
ｗａｎｇらによりインターナショナル エレクトロン
デバイス ミィーティング（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ）１９９０のＴｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｐ
ｐ．４２１〜４２４に報告されている。また、ゲート酸
化膜中にフッ素を導入することにより、ゲート酸化膜の
膜質が向上することが、笠井らにより、ＩＥＥＥ Ｔｒ
ａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ ｖｏｌ．３７ Ｎｏ．６ ｐｐ．１４２６
〜１４３１，１９９０に報告されている。
【０００６】
【発明が解決しようとする課題】しかしながら、従来報
告されている窒化酸化膜は、アンモニアガスあるいは２
窒化酸素ガスを用いていた。アンモニアガスを用いた場
合、ゲート酸化膜を窒化後、窒化酸化膜中に多量の水素
が残留する。
告されている窒化酸化膜は、アンモニアガスあるいは２
窒化酸素ガスを用いていた。アンモニアガスを用いた場
合、ゲート酸化膜を窒化後、窒化酸化膜中に多量の水素
が残留する。
【０００７】窒化酸化膜中に多量の水素が存在すること
により窒化酸化膜の膜質が劣化することが、掘らによ
り、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｖｏｌ．３６ Ｎｏ．
２ ｐｐ．３４０〜３５０，１９８９に報告されてい
る。
により窒化酸化膜の膜質が劣化することが、掘らによ
り、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｖｏｌ．３６ Ｎｏ．
２ ｐｐ．３４０〜３５０，１９８９に報告されてい
る。
【０００８】該水素を除去するために、再度、酸素雰囲
気中において熱処理する必要があり、その工程におい
て、膜厚変化が生じ易かった。また、２窒化酸素ガスを
用いた場合、窒化と同時に酸化も行われるため、膜厚制
御に問題があった。
気中において熱処理する必要があり、その工程におい
て、膜厚変化が生じ易かった。また、２窒化酸素ガスを
用いた場合、窒化と同時に酸化も行われるため、膜厚制
御に問題があった。
【０００９】さらに、ゲート酸化膜中に、フッ素等のハ
ロゲン元素を導入するためには、イオン注入法によりハ
ロゲン元素を注入するという余分の工程が必要であっ
た。
ロゲン元素を導入するためには、イオン注入法によりハ
ロゲン元素を注入するという余分の工程が必要であっ
た。
【００１０】本発明は、これら従来の問題点を解消しう
るＭＯＳ型電界効果トランジスタの製造方法を提供する
ことを目的とする。
るＭＯＳ型電界効果トランジスタの製造方法を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＭＯＳ型電界効果トランジスタの製造
方法か、半導体基板上の活性領域にゲート絶縁膜とし
て、シリコン酸化膜を形成する工程と、該シリコン酸化
膜を、３フッ化窒素ガスまたは３塩化窒素ガス中で熱処
理法により窒化し、シリコン窒化酸化膜を形成する工程
とを含むものである。
め、本発明に係るＭＯＳ型電界効果トランジスタの製造
方法か、半導体基板上の活性領域にゲート絶縁膜とし
て、シリコン酸化膜を形成する工程と、該シリコン酸化
膜を、３フッ化窒素ガスまたは３塩化窒素ガス中で熱処
理法により窒化し、シリコン窒化酸化膜を形成する工程
とを含むものである。
【００１２】
【作用】本発明では、ゲート酸化膜を窒化するための反
応ガスとして、３フッ化窒素あるいは３塩化窒素を用い
る。図３は、窒素処理時間に対するゲート絶縁膜の膜厚
変化を示した図である。３フッ化窒素ガスあるいは３塩
化窒素ガスを用いた場合、窒素処理時間に対する膜厚変
化はほとんど生じないが、２窒化酸素ガスを用いた場
合、時間とともに膜厚が増加し、その後飽和する。アン
モニアガスを用いた場合には、窒化時には膜厚変化はほ
とんど生じないが、水素含有量を減少させるための再酸
化工程時には、時間とともに膜厚の増加が生じる。
応ガスとして、３フッ化窒素あるいは３塩化窒素を用い
る。図３は、窒素処理時間に対するゲート絶縁膜の膜厚
変化を示した図である。３フッ化窒素ガスあるいは３塩
化窒素ガスを用いた場合、窒素処理時間に対する膜厚変
化はほとんど生じないが、２窒化酸素ガスを用いた場
合、時間とともに膜厚が増加し、その後飽和する。アン
モニアガスを用いた場合には、窒化時には膜厚変化はほ
とんど生じないが、水素含有量を減少させるための再酸
化工程時には、時間とともに膜厚の増加が生じる。
【００１３】上記のように、３フッ化窒素あるいは３塩
化窒素を用いた急速熱処理法により窒化を実施すること
により、膜厚変化をほとんど生じずに、ゲート酸化膜を
窒化することができる。また、図４（ａ），（ｂ）は、
３フッ化窒素ガスあるいは３塩化窒素ガスを用いて、ゲ
ート酸化膜を窒化した後のゲート絶縁膜の元素分布を示
す。窒素は、ゲート酸化膜中及びＳｉＯ2／Ｓｉ界面に
分布し、また、図１（ａ）ではフッ素が、図４（ｂ）で
は塩素がゲート酸化膜中に存在していることが分かる。
このように、３フッ化窒素あるいは３塩化窒素を用いた
急速熱処理法により、ゲート酸化膜の窒化と同時に、酸
化膜中へのフッ素や塩素の導入を実施することができ
る。さらに、急速熱処理前後でゲート酸化膜の水素含有
量はほぼ同程度であった。
化窒素を用いた急速熱処理法により窒化を実施すること
により、膜厚変化をほとんど生じずに、ゲート酸化膜を
窒化することができる。また、図４（ａ），（ｂ）は、
３フッ化窒素ガスあるいは３塩化窒素ガスを用いて、ゲ
ート酸化膜を窒化した後のゲート絶縁膜の元素分布を示
す。窒素は、ゲート酸化膜中及びＳｉＯ2／Ｓｉ界面に
分布し、また、図１（ａ）ではフッ素が、図４（ｂ）で
は塩素がゲート酸化膜中に存在していることが分かる。
このように、３フッ化窒素あるいは３塩化窒素を用いた
急速熱処理法により、ゲート酸化膜の窒化と同時に、酸
化膜中へのフッ素や塩素の導入を実施することができ
る。さらに、急速熱処理前後でゲート酸化膜の水素含有
量はほぼ同程度であった。
【００１４】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１と図２は、本発明のＭＯＳ型電界効果トラン
ジスタの製造方法の実施例を示した模式的断面図であ
る。
する。図１と図２は、本発明のＭＯＳ型電界効果トラン
ジスタの製造方法の実施例を示した模式的断面図であ
る。
【００１５】図１（ａ）は、シリコン基板１上で、素子
分離領域２のシリコン酸化膜を形成した後、活性領域に
１０ｎｍのゲート酸化膜３を形成した状態を示す。次に
図１（ｂ）に示すように、３フッ化窒素ガスを用いた１
０００℃の急速熱処理法により、前記ゲート酸化膜３を
シリコン窒化酸化膜７にした後、ゲートポリシリコン膜
４を堆積する。次いで図１（ｃ）に示すように、通常の
ホトレジスト工程とドライエッチング工程によりゲート
電極を形成した後、ボロンあるいは２フッ化ボロンをイ
オン注入法により、ゲート電極とソース，ドレイン領域
５に注入する。さらに層間絶縁膜６を堆積した後、９０
０℃の熱処理を実施し、ｐチャネル型トランジスタを完
成する。
分離領域２のシリコン酸化膜を形成した後、活性領域に
１０ｎｍのゲート酸化膜３を形成した状態を示す。次に
図１（ｂ）に示すように、３フッ化窒素ガスを用いた１
０００℃の急速熱処理法により、前記ゲート酸化膜３を
シリコン窒化酸化膜７にした後、ゲートポリシリコン膜
４を堆積する。次いで図１（ｃ）に示すように、通常の
ホトレジスト工程とドライエッチング工程によりゲート
電極を形成した後、ボロンあるいは２フッ化ボロンをイ
オン注入法により、ゲート電極とソース，ドレイン領域
５に注入する。さらに層間絶縁膜６を堆積した後、９０
０℃の熱処理を実施し、ｐチャネル型トランジスタを完
成する。
【００１６】図２（ａ）は、シリコン基板１上で、素子
分離領域２を形成した後、活性領域を１０ｎｍのゲート
酸化膜３を形成した状態を示す。次に図２（ｂ）に示す
ように、３塩化窒素ガスを用いた１０００℃の急速熱処
理法により、前記ゲート酸化膜３をシリコン窒化酸化膜
８にした後、図２（ｃ）に示すように、ゲートポリシリ
コン膜４を堆積し、通常のホトレジスト工程とドライエ
ッチング工程によりゲート電極を形成した後、ボロンあ
るいは２フッ化ボロンをイオン注入法により、ゲート電
極とソース，ドレイン領域５に注入する。さらに層間絶
縁膜６を堆積した後、９００℃熱処理を実施し、ｐチャ
ネル型トランジスタを完成する。
分離領域２を形成した後、活性領域を１０ｎｍのゲート
酸化膜３を形成した状態を示す。次に図２（ｂ）に示す
ように、３塩化窒素ガスを用いた１０００℃の急速熱処
理法により、前記ゲート酸化膜３をシリコン窒化酸化膜
８にした後、図２（ｃ）に示すように、ゲートポリシリ
コン膜４を堆積し、通常のホトレジスト工程とドライエ
ッチング工程によりゲート電極を形成した後、ボロンあ
るいは２フッ化ボロンをイオン注入法により、ゲート電
極とソース，ドレイン領域５に注入する。さらに層間絶
縁膜６を堆積した後、９００℃熱処理を実施し、ｐチャ
ネル型トランジスタを完成する。
【００１７】前記実施例においては、ポリシリコンをゲ
ート材料としたが、シリサイドとポリシリコンの２層構
造であるポリサイド構造、あるいはソース，ドレインと
同時にゲート電極をシリサイド／ポリシリコン２層構造
とするサリサイド構造もゲート材料として用いることが
できる。また、前記実施例においては、ｐチャネル型ト
ランジスタのみを作成したが、ｎチャネル型トランジス
タやＣＭＯＳ型トランジスタも作成することができる。
ート材料としたが、シリサイドとポリシリコンの２層構
造であるポリサイド構造、あるいはソース，ドレインと
同時にゲート電極をシリサイド／ポリシリコン２層構造
とするサリサイド構造もゲート材料として用いることが
できる。また、前記実施例においては、ｐチャネル型ト
ランジスタのみを作成したが、ｎチャネル型トランジス
タやＣＭＯＳ型トランジスタも作成することができる。
【００１８】図５は、本発明による窒化酸化ゲート絶縁
膜構造を有するｐ（プラス）ポリシリコンゲートＰチャ
ネルＭＯＳ型電界効果トランジスタと、アンモニアガス
あるいは２窒化酸素ガスを用いた窒化酸化ゲート絶縁膜
構造を有する従来構造のｐ（プラス）ポリシリコンゲー
トＰチャネルＭＯＳ型電界効果トランジスタのデバイス
寿命を比較した図である。図より、本発明の方がデバイ
ス寿命が長いことが分かる。
膜構造を有するｐ（プラス）ポリシリコンゲートＰチャ
ネルＭＯＳ型電界効果トランジスタと、アンモニアガス
あるいは２窒化酸素ガスを用いた窒化酸化ゲート絶縁膜
構造を有する従来構造のｐ（プラス）ポリシリコンゲー
トＰチャネルＭＯＳ型電界効果トランジスタのデバイス
寿命を比較した図である。図より、本発明の方がデバイ
ス寿命が長いことが分かる。
【００１９】この原因は、ゲート酸化膜中に余分の水素
が混入しないことと共に、３フッ化窒素ガスあるいは３
塩化窒素ガスを用いて形成される窒化酸化膜中には、フ
ッ素や塩素が多量に存在するので、ホットキャリア劣化
や、長期信頼性に優れたゲート絶縁膜が得られるためで
ある。
が混入しないことと共に、３フッ化窒素ガスあるいは３
塩化窒素ガスを用いて形成される窒化酸化膜中には、フ
ッ素や塩素が多量に存在するので、ホットキャリア劣化
や、長期信頼性に優れたゲート絶縁膜が得られるためで
ある。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
ＭＯＳ型電界効果トランジスタの窒化酸化ゲート絶縁膜
の形成方法として、３フッ化窒素ガスあるいは３塩化窒
素ガスを用いることにより、膜厚制御の観点から、窒化
前後で膜厚変化がほとんど生ぜず、また膜質の劣化がな
く、長期安定性に優れた窒化酸化膜が容易に得られる。
ＭＯＳ型電界効果トランジスタの窒化酸化ゲート絶縁膜
の形成方法として、３フッ化窒素ガスあるいは３塩化窒
素ガスを用いることにより、膜厚制御の観点から、窒化
前後で膜厚変化がほとんど生ぜず、また膜質の劣化がな
く、長期安定性に優れた窒化酸化膜が容易に得られる。
【図１】（ａ）〜（ｃ）は、本発明のＭＯＳ型電界効果
トランジスタの製造方法の実施例を示した模式的断面図
である。
トランジスタの製造方法の実施例を示した模式的断面図
である。
【図２】（ａ）〜（ｃ）は、本発明の他の実施例を示し
た模式的断面図である。
た模式的断面図である。
【図３】窒素処理時間に対するゲート絶縁膜の膜厚変化
を示した図である。
を示した図である。
【図４】（ａ），（ｂ）は、３フッ化窒素ガスあるいは
３塩化窒素ガスを用いて、ゲート酸化膜を窒化した後の
ゲート絶縁膜中の元素分布を示す図である。
３塩化窒素ガスを用いて、ゲート酸化膜を窒化した後の
ゲート絶縁膜中の元素分布を示す図である。
【図５】本発明による窒化酸化ゲート絶縁膜構造を有す
るｐ（プラス）ポリシリコンゲートＰチャネルＭＯＳ型
電界効果トランジスタと、アンモニアガスあるいは２窒
化酸素ガスを用いた窒化酸化ゲート絶縁膜構造を有する
従来構造のｐ（プラス）ポリシリコンゲートＰチャネル
ＭＯＳ型電界効果トランジスタのデバイス寿命を比較し
た図である。
るｐ（プラス）ポリシリコンゲートＰチャネルＭＯＳ型
電界効果トランジスタと、アンモニアガスあるいは２窒
化酸素ガスを用いた窒化酸化ゲート絶縁膜構造を有する
従来構造のｐ（プラス）ポリシリコンゲートＰチャネル
ＭＯＳ型電界効果トランジスタのデバイス寿命を比較し
た図である。
１ シリコン基板 ２ 素子分離領域 ３ シリコン酸化膜 ４ ゲートポリシリコン膜 ５ ソース，ドレイン領域 ６ 層間絶縁膜 ７ ３フッ化窒素ガスにより形成された窒化酸化膜 ８ ３塩化窒素ガスにより形成された窒化酸化膜
Claims (1)
- 【請求項１】 半導体基板上の活性領域にゲート絶縁膜
として、シリコン酸化膜を形成する工程と、 該シリコン酸化膜を、３フッ化窒素ガスまたは３塩化窒
素ガス中で熱処理法により窒化し、シリコン窒化酸化膜
を形成する工程とを含むことを特徴とするＭＯＳ型電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342335A JP3044892B2 (ja) | 1991-11-30 | 1991-11-30 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3342335A JP3044892B2 (ja) | 1991-11-30 | 1991-11-30 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152323A JPH05152323A (ja) | 1993-06-18 |
| JP3044892B2 true JP3044892B2 (ja) | 2000-05-22 |
Family
ID=18352936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3342335A Expired - Lifetime JP3044892B2 (ja) | 1991-11-30 | 1991-11-30 | Ｍｏｓ型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3044892B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142450A (ja) * | 2000-03-22 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
-
1991
- 1991-11-30 JP JP3342335A patent/JP3044892B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152323A (ja) | 1993-06-18 |
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Legal Events
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