JP2889295B2

JP2889295B2 - 半導体装置及びその製造方法

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Publication number: JP2889295B2
Application number: JP1314438A
Authority: JP
Inventors: 寿代百瀬; 洋岩井; 信一高木; 悟北川; 紀久夫山部
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-07-17
Filing date: 1989-12-05
Publication date: 1999-05-10
Anticipated expiration: 2014-05-10
Also published as: JPH03129774A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はゲート電極の形成方法に改良を加えたMIS型
構造の半導体装置及びその製造方法に関する。

（従来の技術）近年、コンピューターや通信機器の重要部分には大規
模集積回路（LSI）が多用されている。これらのLSIは、
数ミリ角の半導体基板上に多数の電界効果トランジスタ
（FET）を集積して形成されている。最近では、このLSI
は多種多用の機能を果たすために、より一層の集積化が
なされている。この様なLSIに用いられているFETの中
で、広く知られているものの製造方法を第10図に示して
説明する。

先ず、ｎ型のシリコン基板（１）上にフィールド酸化
膜（３）及び薄い膜（4₁）を形成し、これらの膜上にLP
CVD法によって多結晶シリコン膜（5₁）を形成する。さ
らにこの多結晶シリコン膜（5₁）にホウ素（Ｂ）を導入
したＰ型及びリン（Ｐ）あるいはヒ素（As）を導入した
Ｎ型部を具備するようにする（第10図（ａ））。

次いで、この全面にレジスト（図示せず）を塗布し、
これをパターニングしてマスクを形成する。このマスク
上から異方性エッチングを行って、多結晶シリコン
（5₁）の不要部を除去することにより、ゲート電極
（5₂）を形成する。この後マスクを除去する（第10図
（ｂ））。

しかる後、再び露出面を熱酸化して薄い酸化膜（4₃）
を形成する（第10図（ｃ））。

さらに、ゲート電極上からPMOS領域にはホウ素（Ｂ）
をNHOS領域にはリン（Ｐ）あるいはヒ素（As）基板
（１）表面に導入することにより、この電極と自己整合
的にＰ型のソース・ドレイン領域（７），（８）を形成
する。最後にシラン系ガスを用いたLPCVD法により層間
絶縁膜としてSiO₂膜（10₁），（10₂）を堆積した後、所
望の領域に開孔を設け、ここにAl系の電極配線（９）を
形成する（第10図（ｄ））。

以上の工程を経てFETは完成する。

しかしながらこの様なFETには次の様な問題点があっ
た。即ち、スケーリング則に従ってFET全体が微細化される
が、この際ゲート酸化膜はたかだか100Å或はそれ以下
になってしまう。この様なFETは特に動作中に高い電界
のかかるゲート電極（5₂）のエッジ部分（破線の丸で囲
んだ領域）でソース領域（７）或はドレイン領域（８）
間にて耐圧が低下する。

また、ゲート電極（5₂）のエッジ部分では、ホット
キャリアが結晶格子に衝突してここに界面準位を形成し
てしまう。この界面準位はキャリアを捕獲するためにキ
ャリアの平均の易動度は低下し、ドレイン電流が小さく
なり、信頼性の劣化をもたらす。

プラズマCVD膜（10₂）形成時に水素がゲート電極
（5₂）に侵入し、これがホウ素（20）を基板（１）中へ
押し出す事によって、チャネルとなる領域での不純物濃
度が変化し、これに起因して閾値電圧の制御性が悪かっ
た。

（発明が解決しようとする課題）従来の電界効果トランジスタの製造方法では、ゲート
酸化膜の薄層化に伴うゲート耐圧の低下が生じ、またホ
ットキャリアストレスによりゲート電極とのオーバーラ
ップ領域でのドレイン接合部に界面準位を発生させるた
めキャリアの易動度低下が起き、さらにゲート電極中の
不純物がチャネル領域へ拡散し閾値が変動するという問
題があった。

本発明は上記問題点に鑑みなされたもので、ゲート耐
圧が高く、しかもキャリアの易動度の低下を来たすこと
がなく、さらには閾値電圧の変動が少ない優れた半導体
装置をしかも容易に形成する事ができる半導体装置の製
造方法を提供する事を目的とする。

〔発明の構成〕

（課題を解決するための手段）上記目的を達成するために、第１の発明は一導電型の
半導体層上にゲート絶縁膜を介して形成されるゲート電
極と、このゲート電極の両側に形成される逆導電型のソ
ース・ドレイン領域とを備える半導体装置において、前
記ゲート絶縁膜は、前記半導体層との界面近傍での窒素
原子濃度が1atom・％以上、10atom・％以下である事を
特徴とする半導体装置。ここで界面近傍とは、基板表面
から10Å程度までのゲート絶縁膜の厚さをいう。

また第２の発明は半導体基板上にゲート絶縁膜を介し
て一導電型を呈する不純物含有のゲート電極を形成する
工程と、このゲート電極の両側の前記基板表面にソース
・ドレイン領域を形成する工程とを備えた半導体装置の
製造方法において、前記ゲート電極表面に酸化膜を形成
する工程と、ついでこの酸化膜に窒素を含有させる工程
と、その後この窒素含有の酸化膜表面に絶縁膜を堆積す
る工程とを具備する事を特徴とする半導体装置の製造方
法を提供するものである。

（作用）第１の発明によれば、我々が行った実験結果から、FE
Tのゲート絶縁膜中の窒素原子濃度を基板近傍で高く設
定することによりFETが高速に動作する事が判明した。
特に、この濃度を１〜10atom・％に設定する事により、
FETを所謂相補型回路に組んだ場合においても従来のも
のに比べて極めて高速動作が可能である事も判った。ま
たこの範囲は２〜8atom・％に設定する事がより好まし
い。この様に規定した理由は、２％より少なければゲー
ト絶縁耐圧の向上が少ないためであり、また８％より多
ければ界面準位密度が高くなりすぎ、特性劣化を生ずる
ためである。

また第２の発明によれば、ゲート電極の側壁に窒素含
有の酸化膜が形成される事によって、このゲート電極の
エッジ部分とソース・ドレイン領域間にこの膜が介在す
ることになる。この最も電界の集中するゲート電極のエ
ッジに、酸化膜に比べ耐圧性の高いこの窒素含有膜が形
成されることにより、ゲート電極とソース・ドレイン領
域間の耐圧は向上する。

また、ホットキャリアによる界面準位が発生しやすい
ゲート電極とドレイン領域のオーバーラップ領域で酸化
膜に比べてこの準位の形成されにくい窒素含有酸化膜が
形成されているため、この準位に起因するキャリアの易
動度低下を防止できる。

さらに、水素が発生しやすい層間絶縁膜形成工程の前
までに、この水素を通しにくい窒素含有酸化膜によって
ゲート電極を被覆するために、ゲート電極中への水素の
侵入に起因するFETの閾値電圧変動の問題を未然に防ぐ
ことができる。

（実施例）本発明の詳細を実施例を用いて説明する。

第１の実施例本発明の第１の実施例に係る電界効果トランジスタの
製造方法を第１図に沿って説明する。

先ず、半導体基板例えばｎ型の単結晶シリコン基板
（１）の表面にＰ型ウエル領域（２）及び素子分離用の
フィールド絶縁膜（３）を形成した後塩酸希釈酸化によ
って、70Å厚の薄い熱酸化膜（4₁）を形成する。ついで
全面にLPCVD（Low Pressure Chemical Vapour Depositi
on）法により多結晶シリコン膜（5₁）を約4000Å堆積す
る（第１図（ａ））。

次ぎに、レジストのマスク（6₁）を形成し、この上か
ら多結晶シリコン膜（5₁）中へ不純物例えばホウ素
（Ｂ）イオンをドーズ量２×10¹⁵cm^-2加速電圧30KeVに
て注入し、P⁺型多結晶シリコン（5₂）を形成する（第１
図（ｂ））。

さらに、マスク（6₁）を除去した後、再びレジストの
マスク（6₂）を形成し、このマスク上から多結晶シリコ
ン膜（5₁）中へ不純物例えばリン（Ｐ）イオンをドーズ
量２×10¹⁵cm^-2,加速電圧30KeVにて注入する事によって
こんどはn⁺型多結晶シリコン（5₃）を形成する（第１図
（ｃ））。

その後レジストのマスクを除去し、除去面上に再びパ
ターニングを施した電極形成用のマスクを形成し、この
マスク上から例えば異方性エッチングを行って不要の多
結晶シリコン膜を除去する事によって、n⁺型のゲート電
極（5₅）及びP⁺型のゲート電極（5₄）を夫々形成する。
（4₂）は夫々の電極のゲート酸化膜である（第１図
（ｄ））。

次いで、例えば酸素雰囲気中で温度900℃にて熱処理
を行って、夫々のゲート電極（5₄），（5₅）上及び露出
した基板（１）、Ｐウェル（２）表面に100Å度の熱酸
化膜を形成する。以下の説明では、この膜を後酸化膜と
称する。

この酸化膜（4₃）はゲート酸化膜（4₂）の膜厚と同等
もしくはそれ以下または半分以下である事が望ましい。
具体的な膜厚でいうと、10Å以上、200Å以下が良く、
好ましくは30Å以上、200Å以下にする。その理由は、これより厚いと、ゲート電極の形状を極端に悪くし
てしまい、電極下にバーズビークを生じるためである。

またこれより薄いと、ゲート電極下の酸化膜中へ十
分な窒素を供給できないためである（第１図（ｅ））。

この酸化膜形成工程の後、続けて、窒素原子の含有ガ
ス例えばアンモニアガスを含む雰囲気中で、温度1050℃
にて60秒間のランプ加熱を行い、窒素を含有する後酸化
膜（4₄）を形成する（第１図（ｆ））。

この後、P⁺型のゲート電極（5₄）をマスクにして基板
（１）にホウ素を導入してP⁺型のソース・ドレイン領域
（7₁），（8₁）を形成する。同様に、n⁺型のゲート電極
（5₅）と自己整合的にn⁺型のソース・ドレイン領域
（7₂），（8₂）を形成（第１図（ｃ））。

最後に、CVD（Chemical Vapour Deposition）法より
層間絶縁膜としてSiO₂膜（10₁）を堆積し、ソース・ド
レイン領域上（7₁），（7₂），（8₁），（8₂）に開孔を
設け、ここに電極配線（９）を形成する。（10₂）はこ
の後に設けた表面保護膜である。この堆積膜の工程はプ
ラズマCVDで行なうため、従来より水素が入りやすかっ
たがこの実施例では、ゲート電極（5₄）内の不純物拡散
は見られなかった。これは、ゲート電極（5₄）全体を水
素に通しにくい窒化膜（4₄）で覆っているために、水素
がゲート電極（5₄）内に侵入できなかったためと考えら
れる（第１図（ｇ））。

以上の様な工程を経る事によって、PMOS（Q₁）及びNM
OS（Q₂）を同一基板上に形成する事ができる。このFET
のうち、PMOS（Q₁）について別途実験を行ってドレイン
耐圧を測定したところ、12Vであった。比較のために、
後酸化膜を窒化しない従来のPMOSのドレイン耐圧を測定
したところ11Vであり、本実施例のものの方が約10％高
かった。この様にゲート耐圧が本実施例のものについて
向上した理由は、ゲート電極のエッジとソース・ドレイ
ン領域間に絶縁耐圧の高い窒化膜が介在するためと考え
られる。第２図はエッジ部分（Ａ）の拡大図であり窒素
含有の後酸化膜がこの間に介在する様子を示す。

また、この実施例MOSFETは、第２図に示す如く、ゲー
ト電極のエッジ部分の近傍が界面準位の増大しにくい窒
化膜（4₄）であるため、ホットキャリアによって界面準
位の生じやすい領域（破線で囲んだ領域）にも発生しに
くい。このためキャリアの易動度の低下を防止する事が
できる。

この実施例では、Ｐ型を呈する不純物にＢ（ボロン）
を用いたが、Ｂを含む他の物質例えばBF₂等を用いても
良い。また同様に、ｎ型を呈する不純物にＰ（リン）を
用いたが、他のドーパント例えばAs（ヒ素）を用いても
良い。

またここでは、後酸化膜の窒素は、その膜内に原子ハ
ーセントで１％以上,50％以下，好ましくは３％以上,40
％以下の窒素を有することが望ましい。

第２の実施例本発明の第２の実施例を説明する。本実施例は、第１
図（ａ）から第１図（ｆ）に示した後酸化膜を窒化する
工程まで全く同様に行う。この後、例えば酸素雰囲気中
にて温度1050℃，時間60秒の熱処理を行って後酸化膜
（4₄）の表面を再び酸化する。これにより、後酸化膜
（4₄）は、表面近傍で窒素濃度が低くなりゲート電極
（5₄），（5₅）に近くなるに従って濃い分布となる。以
下の工程は実施例１と全く同様に行う。

以上の工程を経る事によって、第１の実施例と同様の
効果を得る。

第３の実施例本発明の第３の実施例を説明する。この実施例は、第
１の実施例で形成した窒素含有の後酸化膜の代わりに窒
素及びフッ素を含有する後酸化膜を用いた点で第１の実
施例と異なる。後酸化膜にフッ素を含ませる方法は例え
ば、アンモニアガスの代わりにNF₃等のフッ素及び窒素
を含むガス中で熱処理するか、或は後酸化膜の形成後フ
ッ素をイオン注入して導入しひき続きアンモニア雰囲気
中でランプ加熱する事によって形成できる。

この様にフッ素及び窒素を含む後酸化膜を用いる事に
よって、第１の実施例と同様の効果を得る他に次の様な
効果を得る。即ち、弗素を導入することにより、シリコ
ン基板（ソース・ドレイン領域を含む）とゲート酸化膜
界面でのシリコン原子のダングリング・ボンド（dangli
ng bond）が埋められ、FETの耐圧及び信頼性は一層向上
する。

尚、フッ素のイオン注入による導入は、後酸化膜の形
成前、後酸化膜の形成後、後酸化膜の窒化後、この窒素
を含む後酸化膜の再酸化後のいずれで行っても良い。

本発明は上記実施例に限られるものではなく、以下の
様にしても良い事が判った。

窒化するためにアンモニアガスを用いたが、窒素原
子を含む他のガス例えばN₂等でも良い。また窒素と弗素
原子を含むガスとしてNF₃を用いたが他のフッ素を含む
ガスでも良い。

後酸化膜を窒化する方法には熱酸化を用いたが、こ
れ以外の方法例えばプラズマ窒化及び、LPCVD（Low Pre
ssure Chemical vapour deposition）法による窒化シリ
コン膜（Si₃N₄）の堆積によっても行う事ができる。

ゲート絶縁膜には酸化膜を用いたが、他の材料例え
ば窒化膜等を用いても良いのであって、本発明はMOS型F
ET以外の他のMIS型FETに対しても適用できる。

ゲート電極は多結晶シリコンで形成したが、金属例
えば高融点金属との積層膜あるいは、高融点金属とシリ
コンの化合物膜で形成しても良い。

基板にはシリコンを用いたが、これ以外の半導体例
えばGe,GaAs,InP等でも差し支えない。

尚、本発明は上述した実施例に限られるものではな
く、その主旨の逸脱しない範囲内で種々変形して実施で
きることは言うまでもない。

第４の実施例本実施例を第３図に沿って説明する。

Ｎ型単結晶シリコン基板（１）の表面に、ｐ−well領
域（２）及び素子分離領域（３）形成後、HCl希釈酸化
によりシリコン基板上にシリコン酸化膜を例えば50Å形
成後、さらにアンモニア雰囲気中でのランプ加熱を例え
ば1050℃60秒で行なうことにより、シリコン基板と該窒
素を含有するゲート絶縁膜の界面より10Åの範囲におけ
る窒素原子の濃度（原子濃度）が平均で１〜10atom・％
の範囲にあるゲート絶縁膜を形成する（第３図
（ａ））。

第３図（ａ）のＡ部分を拡大したものが第３図（ｂ）
である。（19）はガス状のNH₃である。

この後、前記ゲート絶縁膜（４）に密着してLPCVD法
により、多結晶シリコン膜（５）を約4000A堆積する
（第３図（ｃ））。

さらにレジストのマスク（６）を形成し、PMOS領域に
Ｂ（ボロン）もしくはBF₂（７）を例えば２×10E15cm^-2
イオン注入しP⁺型多結晶シリコン膜（８）とした後（第
３図（ｄ））、再びレジストのマスク（６）を形成しNM
OS領域にＰ（リン）もしくはAs（ヒソ）（９）を例えば
２×10E15cm^-2イオン注入しN⁺型多結晶シリコン膜（1
0）を形成する（第３図（ｅ））。

さらに、前記多結晶シリコン膜をパターンニングし、
ゲート電極を形成する（第３図（ｆ））。

その後例えば900℃酸素雰囲気中で前記多結晶シリコ
ン膜上に100Å程度の酸化膜（11）を形成する（第３図
（ｇ））。

更に、前記ゲート電極に対してセルフアラインでPMO
S,NMOSのソース、ドレイン領域にそれぞれＰ型不純物
（Ｂ（ボロン）もしくはBF₂）、Ｎ型不純物（Ｐ（リ
ン）もしくはAs（ヒソ））を導入しその後の熱工程を経
てＮ型、Ｐ型拡散層（13,14）をそれぞれ形成する。そ
の後CVD法によりシリコン酸化膜（15）を堆積し、所望
領域にゲート電極、ソース、ドレイン部との配線引き出
し口を開孔（16）し、Alをスパッタ法で堆積し、パター
ンニングしてAl配線（17）とし、表面をパシベーション
膜（18）で覆った後パッド部を（図示しない）開孔する
（第３図（ｈ））。

以上の工程を経てシリコン基板と該窒素を含有するゲ
ート絶縁膜の界面より10Åの範囲における窒素原子の濃
度（原子濃度）が平均で１〜10atom・％の範囲にあるゲ
ート絶縁膜を形成する。

第３図（ｉ）は、この実施例にしたがって作製したゲ
ート絶縁膜のシリコン、酸素及び窒素の濃度プロファイ
ル（オージェ分析結果）である。

本実施例により以下の効果を奏する。即ち、ゲート絶
縁膜をシリコン基板をHCl希釈酸化して得た従来の半導
体装置では、微細化が進むにつれて、高電界部で表面ラ
フネス散乱の影響が大きくなり、モビリテイの低下が問
題であった。この問題は、高速デバイスの実現が難しい
ことを示す。

これに対して本発明はこの様な問題がない。この事を
以下具体的に説明する。

第４図に、本発明を用いて作製したMOSFETのモビリテ
イを従来技術を用いて作製したMOSFETのものと比較して
示す。第４図（ａ），第４図（ｂ）はそれぞれＮチャネ
ル、ＰチャネルMOSFETに対応するものである。

また第５図は、シリコン基板と該窒素を含有するゲー
ト絶縁膜の界面より10Åの範囲におけるシリコンと酸素
と窒素原子に対する窒素原子の濃度（原子濃度）に対す
る高電界側のモビリテイを示す。第５図（ａ），第５図
（ｂ）はそれぞれＮチャネル、ＰチャネルMOSFETに対応
するものである。

以上の図から高電界側で、本発明を用いたMOSFETは、
Ｎチャネルでモビリテイが著しく向上し、Ｐチャネルで
低下することが解る。本発明は、シリコン基板と窒素を
含有するゲート絶縁膜の界面において、窒素原子に対す
る窒素原子の濃度（原子濃度）が10Åの範囲でシリコン
と酸素と窒素原子に対して平均で１〜10atom・％の範囲
にあるため、窒素原子が生じさせる表面ラフネス散乱が
酸化膜をゲート絶縁膜に用いた場合と比べＮチャネルで
減少しＰチャネルで増大することによる。

第６図に、本発明を用いて作製したCMOSNAND回路（２
入力を実線、３入力を破線で示す）のスピードを従来技
術を用いて作製した回路のものと比較した結果を示す。
回路のスピードはＮチャネルのモビリテイの著しい向上
により、本発明を用いて作製したCMOSインバーター回路
では、本発明で制限した界面の窒素濃度の範囲におい
て、従来技術を用いて作製した回路に比べ、スピードが
向上する。本発明で規定した界面の窒素濃度の範囲つま
り1atom・％以上、10atom・％以下においてのみ、PMOSF
ETでのモビリテイの低下は回路のスピードを劣化させな
い。

尚、ＰチャネルMOSFETにおける上記のモビリテイの低
下は、表面チャネル型MOSFETの場合である。埋込チャネ
ル型の場合においてもゲート高電界側では表面ラフネス
散乱が問題となる。従って、埋込チャネル型を用いたCM
OSデバイスの場合に於いても本発明を用いればCMOSイン
バーター回路及びNAND回路のスピードは向上する。

次ぎに、この様にCMOSデバイスを形成する実施例を以
下順次説明する。

ゲート絶縁膜形成の工程以外は、実施例４と同一であ
る。したがって、以下の実施例においては、ゲート絶縁
膜形状の工程のみ示す。

実施例５ HCl希釈酸化によりシリコン基板（１）上にシリコン
酸化膜を例えば50Å形成後、アンモニア雰囲気中でのラ
ンプ加熱を例えば1100℃60秒で行なった後（第３図
（ｂ）、酸素（20）雰囲気中でのランプ加熱を例えば11
00℃60秒で行なうことにより、シリコン基板（１）と該
窒素を含有するゲート絶縁膜（21）の界面より10Åの範
囲における窒素原子の濃度（原子濃度）が平均で１〜10
atom・％の範囲にあるゲート絶縁膜を形成する（第７
図）。

第３図（ｊ）は、この実施例にしたがって作製したゲ
ート絶縁膜中のシリコン、酸素及び濃度プロファイル
（オージェ分析結果）である。

実施例６ HCl希釈酸化によりシリコン基板（１）上にシリコン
酸化膜（４）を例えば50Å形成後、前記シリコン酸化膜
に密着してLPCVD法で、窒化硅素膜（22）を堆積する
（第８図）。その後、再度HCl希釈酸化を行なうことに
より（第９図）、シリコン基板と該窒素を含有するゲー
ト絶縁膜の界面より10Åの範囲における窒素原子の濃度
（原子濃度）が平均で１〜10atom・％の範囲にあるゲー
ト絶縁膜（23）を形成する。

第３図（ｈ）は、この実施例にしたがって作製したゲ
ート絶縁膜中のシリコン、酸素及び窒素の濃度プロファ
イル（オージェ分析結果）である。

実施例７実施例４及び実施例５におけるHCl希釈酸化の代わり
にドライ窒素酸化、水素燃焼酸化、もしくは酸素雰囲気
中でのランプ加熱を行なうことによりシリコン基板上に
シリコン酸化膜を形成しても良い。

実施例８実施例４、実施例５、実施例６及び実施例７におい
て、酸素雰囲気中でのランプ加熱の温度は450℃〜1300
℃の範囲で選択して良い。且つ、各温度に応じて、所望
の界面での濃度が得られるように、加熱時間を選択して
良い。ここで1300℃はウエハー面に急激な加熱による
“反り”が生ずる温度であり、450℃はシンター温度に
対応する。

実施例９実施例４、実施例５、実施例６及び実施例７におい
て、アンモニア雰囲気中でのランプ加熱の温度は450℃
〜1300℃の範囲で選択して良い。且つ、各温度に応じ
て、所望の界面での濃度が得られるように、加熱時間を
選択して良い。ここで1300℃はウエハー面に急激な加熱
による“反り”が生ずる温度であり、450℃はシンター
温度に対応する。

尚、本発明は上記実施例に限定されるものではなく、
その主旨を逸脱しない範囲で種々変形して実施できるこ
とはいうまでもない。

〔発明の効果〕

上記構成により、高速性に優れたデバイスをしかも容
易に形成することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す工程順の断面図、
第２図は本発明の第１の実施例を説明する図、第３図は
本発明の第3,第5,第６の実施例を説明する図、第４図，
第５図及び第６図は本発明の第４の実施例を説明する
図、第７図は本発明の第５の実施例を説明する図、第８
図及び第９図は本発明の第６の実施例を説明する図、第
10図は従来例を示す図である。１……Ｎ型単結晶シリコン基板２……Ｐ型ウエル３……素子分離領域４……ゲート絶縁膜５……多結晶シリコン膜６……レジスト膜７……Ｐ型不純物層８……Ｎ型不純物層９……電極 11……シリコン酸化膜 13……Ｐ型ソース、ドレイン領域 14……Ｎ型ソース、ドレイン領域 15……CVDシリコン酸化膜 16……コンタクト開孔部 17……Al配線 18……パシベーション膜 19……アンモニア雰囲気中の窒化 20……酸素雰囲気中の酸化 21……窒素を含有する絶縁膜 22……LPCVD法で堆積したシリコン窒化膜 21……窒素を含有する絶縁膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者北川悟神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者山部紀久夫神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (56)参考文献特開昭63−276270（ＪＰ，Ａ) 特開昭59−161070（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/78 H01L 27/08

Claims

(57)【特許請求の範囲】

【請求項１】第１の導電型半導体層上に第１のゲート絶
縁膜を介して形成される第１のゲート電極とこの第１の
ゲート電極の両側の前記第１の導電型半導体層表面に形
成される第２の導電型のソース・ドレイン領域とを備え
た第１のMOS型トランジスタと、第２の導電型半導体層
上に第２のゲート絶縁膜を介して形成される第２のゲー
ト電極とこの第２のゲート電極の両側の前記第２の導電
型半導体層表面に形成される第１の導電型のソース・ド
レイン領域とを備えた第２のMOS型トランジスタとを有
する半導体装置であって、前記第１のゲート絶縁膜にお
ける前記第１の導電型半導体層との界面近傍での窒素原
子濃度及び前記第２のゲート絶縁膜における前記第２の
導電型半導体層との界面近傍での窒素原子濃度が1atom
・％以上、10atom・％以下であることを特徴とする半導
体装置。
【請求項２】２入力NAND回路の一部を構成することを特
徴とする請求項１記載の半導体装置。
【請求項３】３入力NAND回路の一部を構成することを特
徴とする請求項１記載の半導体装置。
【請求項４】半導体基板上にゲート絶縁膜を介して一導
電型を呈する不純物含有のゲート電極を形成する工程
と、このゲート電極の両側の前記基板表面にソース・ド
レイン領域を形成する工程とを備えた半導体装置におい
て、前記ゲート電極表面に酸化膜を形成する工程と、つ
いでこの酸化膜に窒素を含有させる工程と、ついで前記
酸化膜表面を酸化させる工程と、その後前記酸化膜表面
に絶縁膜を堆積する工程とを具備することを特徴とする
半導体装置の製造方法。
【請求項５】半導体基板上にゲート絶縁膜を介して一導
電型を呈する不純物含有のゲート電極を形成する工程
と、このゲート電極の両側の前記基板表面にソース・ド
レイン領域を形成する工程とを備えた半導体装置におい
て、前記ゲート電極表面に酸化膜を形成する工程と、つ
いで窒素原子及び弗素原子含有の雰囲気中でこの酸化膜
に窒素を含有させる工程と、その後前記酸化膜表面に絶
縁膜を堆積する工程とを具備することを特徴とする半導
体装置の製造方法。