JP4317523B2 - 半導体装置及びこれの製造方法 - Google Patents

Description

本発明は一般に半導体デバイスおよび製造方法に関し、より詳細には、選択的に窒化されたゲート酸化膜を有する半導体に関する。

二酸化シリコンは長年、電界効果トランジスタ（ＦＥＴ）の優れたゲート絶縁体として用いられてきた。これは、二酸化シリコンが望ましい特性の組合せを提供するためであり、これには、電子および正孔の良好な移動性、界面の電子（表面）状態を低く維持する能力、正孔および電子の比較的に低い捕獲率、ならびにＣＭＯＳプロセスとの優れた適合性が含まれる。一般に、ゲート電極からチャネルへ電位をより良好に結合しそれを制御するためには、薄いゲート絶縁体が望ましい。

付随して、途切れることのない集積回路技術の進歩はその一部をデバイス寸法の縮小に負っている。しかし、二酸化シリコン膜の厚さは半導体デバイスの世代を経るごとに薄くなるので、誘電膜を通した漏れ電流は増大し、ついには容認できなくなる。さらに、膜厚が薄くなると、ゲートからゲート誘電体へのドーパント（例えばホウ素）の侵入が可能となり、チャネルが逆ドープ（counter doping）され、それによって性能が低下する。

これらの望ましくない効果を低減させるために現れた１つの方法は、ゲートＳｉＯ_２に窒素を導入することを含む。窒素を導入するとゲートの誘電率が高くなる。窒素の導入は、比較的に低い濃度にあっては、ホウ素の侵入を大幅に低減させる。高濃度では、窒素の導入によってゲート漏れが低減する。残念なことに高濃度の窒素はしきい電圧シフトを引き起こし、特にｐＦＥＴでそうである。したがって、ｐＦＥＴに対するこの不利な効果を減らすために、導入する窒素の最大量が、特にｎＦＥＴで制限され、これによってゲート漏れの低減が犠牲になる。

本発明は、上記の問題の１つまたはいくつかを解決すること、特に漏れ電流およびしきい電圧シフトを軽減した薄いゲート誘電体膜を有する半導体構造（ＦＥＴ）を提供することを目的とする。

本発明の第１の態様では、窒素が富化された能動デバイス・フィーチャを有する半導体構造の製造方法が提供される。この方法は、第１の能動デバイスの第１のフィーチャおよび第２の能動デバイスの第２のフィーチャを形成することを含む。第１の能動デバイスの第１のフィーチャに第１の量の窒素を導入する。第２の能動デバイスの第２のフィーチャに第２の量の窒素を導入する。第２の窒素量は第１の窒素量とは異なる。

本発明の他の態様では、半導体構造の製造方法が、半導体基板上に誘電層を形成することを含む。この誘電層は、第１の誘電ゲートに対応する第１の部分と第２の誘電ゲートに対応する第２の部分とを有する。誘電層の第１の部分に第１の濃度の窒素を導入する。誘電層の第２の部分に第２の濃度の窒素を導入する。第２の窒素濃度は第１の窒素濃度とは異なる。

本発明の他の態様では半導体構造が提供される。この構造は半導体基板を含む。この構造は、基板上に形成された第１の能動デバイスを有する。第１の能動デバイスは第１の誘電ゲートを有し、第１の誘電ゲートは第１の窒素濃度を有する。この構造はさらに、基板上に形成された第２の能動デバイスを含む。第２の能動デバイスは、第２の窒素濃度を有する第２の誘電ゲートを有する。第２の窒素濃度は第１の窒素濃度とは異なる。

本発明は、ｎＦＥＴおよびｐＦＥＴのゲート誘電体に窒素をそれぞれ独立に導入すること（すなわち窒化）を可能にする。導入する窒素の量は、ゲート漏れおよびドーパントの侵入を低減させまたはこれらを防ぐのには十分だが、デバイス性能をあまり低下させない量である。例示的な一実施態様では、ｐＦＥＴのゲート誘電体にｎＦＥＴのゲート誘電体よりも低い濃度の窒素を導入し、かなりのドーパント拡散および電流漏れを受けにくい厚いゲート誘電体を有する領域には低濃度の窒素を導入し、窒素を導入せず、または高濃度の窒素を導入する。

一実施態様では、図１に示すように、基板１１０およびゲート誘電層１２０を含む半導体デバイスを従来の方法で形成する。本発明の原理に基づく一プロセスでは、ゲート誘電体の上にゲート電極を形成する前、かつゲート電極の周囲にスペーサを形成する前に、デバイスの一部を変更する。

基板１１０は例えばシリコン基板であり、または基板上に形成されたエピタキシャル・シリコン層である。この基板の表面に、熱成長プロセスなどの当技術分野で周知のプロセスを使用して、ＳｉＯ_２層などのゲート誘電層１２０（本明細書では「酸化層」とも呼ぶ）を形成する。

ゲート誘電体にパターンを形成しこれをエッチングして、さまざまな能動デバイスのさまざまな厚さの誘電層を形成することができる。さまざまなタイプのデバイスに適合するためにさまざまな誘電層がさまざまな厚さを有することができる。厚さ約５０Åを超えるゲート誘電体を有する１２０などの厚い領域は一般に、実質的なドーパント拡散または電流漏れを経験しないが、５０Åよりも薄い領域、特に２０Å以下の領域は、かなりのドーパント拡散および漏れ電流を受けやすい。したがって、厚さ約５０Åを超えるゲート誘電体を有する領域には窒化する理由がない。

さらに、さまざまな領域がさまざまなタイプのデバイスに対応する。例えば、厚さ２０Å以下の、あるゲート誘電体領域はｎＦＥＴおよびｐＦＥＴに対応する。より高濃度の窒化から得られる利益は、ｎＦＥＴに対応する薄い領域のほうがｐＦＥＴに対応する薄い領域よりも大きい。

次に図２を参照すると、薄い誘電層を有する領域から厚い誘電体１２０の一部分が除去されている。この除去は、マスキングおよびエッチングなどの当技術分野で周知の技法を使用して従来の方法で実施することができる。例えば、フッ化水素酸緩衝液（ＢＨＦ）を使用して、領域２２０および２３０から誘電層をエッチングによって除去することができる。例示のためこれらの領域は縦の点線によって概念的に分割されている。

次いで、ゲート誘電体１２０および半導体基板１１０の洗浄に適した、業界標準のＲＣＡ洗浄プロセスなどの洗浄プロセスを使用して、この構造、特に酸化層を洗浄することができる。このＲＣＡプロセスは数種の洗浄液を適用することを含み、その後、洗浄液ごとに脱イオン水を使用してクイック・ダンプ・リンス（ＱＤＲ）を実施する。まず最初に、硫酸／過酸化水素混合物（ＳＰＭ）の水溶液を適用して、ウェーハ表面から例えば残留フォトレジストおよび微粒子状有機汚染物質を除去する。次いでＱＤＲを実施する。次に、ＳＣ１洗浄液（ＮＨ_４ＯＨ／Ｈ_２Ｏ_２／Ｈ_２Ｏ＝１：１：５）などの洗浄液を約７５℃から８５℃で適用して、表面を洗浄し有機化合物および微粒子を除去する。次いで別のＱＤＲを実施する。次に、ＳＣ２溶液（ＨＣｌ／Ｈ_２Ｏ_２／Ｈ_２Ｏ＝１：１:６）などの他の洗浄液を７５℃から８５℃で適用して表面をさらに洗浄する。その後、ＱＤＲをもう１度実施する。次に、構造をさらに洗浄するため最終的なすすぎを実施してもよい。次に、例えばイソプロピルアルコール（ＩＰＡ）蒸気を使用した乾燥ステップを実施して、水分を除去し構造を乾燥させることができる。

洗浄後、図３に示すように、第１のドーズ（例えば高ドーズ）の窒素を導入する。本発明の原理に従ってさまざまな窒化技法を使用することができる。例えば、構造全体に、８×１０^１４から１×１０^２２原子／ｃｍ^３の高濃度の窒素を与え、その後、低濃度の窒素が妥当な領域を、高濃度の窒素を含む層から剥離し、次いでこの領域に低ドーズの窒素を当てる。

窒素は、アンモニア（ＮＨ_３）などの窒素を含むガスにデバイスをさらすことによって導入することができる。この暴露によって第１の量の（例えば比較的に高濃度の）窒素を誘電体に導入する。基板をガスに暴露している間に、アニール・プロセスを実行してもよい。このアニール・プロセスは、従来の炉プロセスまたは急速熱プロセスを使用して実施することができる。アニール条件は、プロセスのタイプに応じて、約４００℃から８００℃の温度、１０Ｔｏｒｒから１気圧の圧力、および１５秒から１２０分アニール時間を含むことができる。アニールの時間、温度および圧力を変更して、誘電体に導入される窒素の量を増大または低減させることができる。例えば、限定はしないが、上記のアニール条件に基づく窒化ステップによって、８×１０^１４から１×１０^２２原子／ｃｍ^３の高濃度の窒素を含む層を生み出すことができる。ただし、他の窒素濃度レベルを達成することもできる。実際、対応するデバイスのタイプ、以降のプロセス条件、ゲート酸化物誘電体、ドープされた半導体層、およびドープされた半導体層の中に形成されたｐ_＋不純物の濃度に基づいて、さまざまな窒素レベルが求められることがある。この添加窒素は、ｐ型ドーパント不純物（例えばホウ素）が、半導体構造のゲート誘電膜中に拡散し、さらにチャネル領域に拡散することを防ぐ。窒素が存在すると電流漏れも低減する。このステップが完了すると、誘電層１２０と基板１１０の界面の近くに酸窒化層３１０が形成される。誘電体が除去された領域３２０および３３０の上には窒化層（例えばＳｉ_３Ｎ_４）が形成される。

次に、第１のドーズの窒素が利益にならない領域から窒化物を除去する。例えば、第１のドーズが、比較的に高い濃度（例えば８×１０^１４原子／ｃｍ^３超）の窒素を与えるように構成されている場合には、例えば領域３３０などのｐＦＥＴを収容するように設計されている領域から誘電体を除去する。薄いゲート誘電層を有するｎＦＥＴは、比較的に高濃度（例えば８×１０^１４原子／ｃｍ^３超）の窒素が実質的な利益になるので、例えば３２０などの領域の誘電体は残すことができる。１２０など比較的に厚いゲート誘電体に対応する領域の窒素に富む誘電体も残すことができるが、このような領域における窒素の効果は相当に弱められる可能性がある。領域３３０からの除去は、マスキングおよびエッチングなどの当技術分野で周知の技法を使用して従来の方法で実施することができる。図４に示すように、フォトレジスト・マスク４１０で領域１２０および３２０を覆うことができる。例えば、フッ化水素酸緩衝液（ＢＨＦ）を使用して、領域３３０から窒化物をエッチングによって除去する。

３３０などの決められた領域から誘電層をエッチングによって除去した後、この構造からマスク４１０を除去する。マスクの除去は、従来の湿式剥離（例えばアセトンまたは硫酸ベースのプロセス）、または乾式剥離（例えば反応性プラズマ、オゾンまたは紫外線／オゾン・ベースのプロセス）によって実施することができる。これによって得られる構造を図５に示す。

マスクを除去した後、例えばアンモニア（ＮＨ_３）などの窒素を含むガスに構造を暴露することによって、図６に示すように、マスクのない表面全体を他のドーズの窒素にさらすことができる。この暴露によって、露出した基板の表面に薄い窒化膜（Ｓｉ_３Ｎ_４）６１０が形成され、層３２０には追加の窒化物が導入され、誘電領域３１０には第２の量の窒素が導入される。構造をガスに暴露している間に、アニール・プロセスを実施する。このアニール・プロセスは、従来の炉プロセス（すなわち炉窒化）または急速熱プロセス（すなわち急速熱窒化）を使用して実施することができる。アニール条件は、プロセスのタイプに応じて、約４００℃から８００℃の温度、１０Ｔｏｒｒから１気圧の圧力、および１５秒から１２０分アニール時間を含むことができる。アニールの時間、温度および圧力を変更して、導入される窒素の量を増大または低減させることができる。例えば、限定はしないが、上記の条件に基づく窒化ステップによって、１×１０^１３から１×１０^１５原子／ｃｍ^３（例えば１×１０^１４から１×１０^１５の原子／ｃｍ^３）の窒素を追加することができる。窒化膜６１０の厚さは約１０から５０Åとすることができる。ただし、他の窒素濃度レベルおよび他の膜厚レベルを得ることもできる。

基板表面を窒化させた後、炉内での湿式酸化物プロセス、フリー・ラジカル促進急速熱酸化（freeradical enhanced rapid thermal oxidation）、または当技術分野で知られている他の酸化法などによりデバイスを再酸化して、窒化膜３２０および６１０（図６）を図７に示す酸窒化層７１０および７２０に変換し、それによって薄いゲート誘電体を形成する。フリー・ラジカル促進急速熱酸化は例えば、高温で動作している単一のウェーハ・ツールにＯ_２およびＨ_２を流すことによって実施することができる。高温のウェーハ上でＯ_２とＨ_２が反応して、例えばＨ_２Ｏおよび膜の酸化に使用される原子状酸素が生み出される。所望の厚さおよびプロセス・パラメータに応じて、反応時間は２から３００秒とすることができる。反応温度は６００から１２００℃とすることができる。膜３２０の中の高濃度の窒素は酸化物の形成を遅らせる。したがって領域７１０の厚さは領域７２０の厚さよりも小さくなる。この酸化ステップは誘電層の部分１２０も酸化し、その厚さをわずかに増大させる。

次に図８を参照すると、代替の窒化プロセス、すなわちプラズマ窒化プロセスのプロセス・ステップが示されている。マイクロ波を使用したリモート・プラズマ窒化（remote plasma nitridation：ＲＰＮ）、または高周波を使用したデカップルド・プラズマ窒化（decoupledplasma nitridation：ＤＰＮ）は、窒素を含むガスと相互作用して、窒素ラジカルを含むプラズマを生み出す。薄い領域８２０および８３０ならびに厚い領域８１０を含む誘電層８５０を窒素を含むプラズマに暴露する。プラズマの例示的なガス組成は、圧力２０から８０ｍＴｏｒｒのヘリウム７５％、窒素２５％である。プラズマの窒素濃度は１０％から２５％とすることができ、残りはヘリウムとする。ヘリウムの代わりにネオンまたはアルゴンを選択してもよい。プラズマに窒素源を導入して窒素を含むプラズマを形成する。窒素源はＮ_２、ＮＨ_３、ＮＯ、Ｎ_２Ｏまたはこれらの混合物、あるいはこれら全てとすることができる。プラズマは１０Ｗから５０Ｗで１０秒から６０秒適用することができる。

基板１１０は無バイアスとすることができ、その場合には、イオン化された物質がプラズマ電位によって加速され、絶縁表面に注入される。あるいは、基板にバイアス電圧を印加して、プラズマからのイオンをさらに加速させ、絶縁層のより深部に注入することもできる。基板にバイアスをかける目的には直流電流または高周波バイアス電圧を使用することができる。したがってこの代替プロセスのこのステップは、第１の濃度（例えば比較的に低濃度）の窒素をプラズマ窒化によって誘電層に導入する。

次に、図９に示すように、構造の選択された領域の上にマスク９３０（例えばフォトレジスト・マスク）を形成する。マスク９３０によって、厚い領域（例えば厚さが５０Åを超える領域）またはｐＦＥＴに対応する領域８３０、あるいはその両方などの追加の窒素ドーズが妥当でない領域を覆うことができる。ｎＦＥＴに対応する誘電層の領域８２０（図８）は追加の窒化を受けるのでこの領域にはマスクをしない。厚い領域では窒素の効果が弱められるので、領域８１０（図８）にはマスクをしなくてもよい。マスキングは、周知の技法を使用して従来の方法で実施することができる。

マスキング後に、第２のプラズマ窒化ステップを実施する。マスクされていない図８の誘電層領域８１０および８２０を窒素を含むプラズマに暴露し、これによって図９に示す層９１０および９２０を形成する。プラズマの例示的なガス組成は、圧力２０から８０ｍＴｏｒｒのヘリウム７５％、窒素２５％である。プラズマの窒素濃度は１０％から２５％とすることができ、残りはヘリウムとする。ヘリウムの代わりにネオンまたはアルゴンを選択してもよい。プラズマに窒素源を導入して窒素を含むプラズマを形成する。窒素源はＮ_２、ＮＨ_３、ＮＯ、Ｎ_２Ｏまたはこれらの混合物、あるいはこれら全てとすることができる。

プラズマは１０Ｗから５０Ｗで１０秒から６０秒適用することができる。基板は無バイアスとすることができ、その場合には、イオン化された物質がプラズマ電位によって加速され、絶縁表面に注入される。あるいは、基板にバイアス電圧を印加して、プラズマからのイオンをさらに加速させ、絶縁層のより深部に注入することもできる。基板にバイアスをかける目的にはＤＣまたはＲＦバイアス電圧を使用することができる。したがってこのステップは、高濃度の窒素が利益となりうる、または高濃度の窒素に耐えることができる、あるいはその両方が可能な領域の誘電層に、第２の濃度（例えば比較的に低濃度、中間濃度または高濃度）の窒素をプラズマ窒化によって導入する。

この第２のプラズマ窒化ステップの後、図１０に示すように構造からマスク９３０を除去する。マスクの除去は、従来の湿式剥離（例えばアセトンまたは硫酸ベースのプロセス）、または乾式剥離（例えば反応性プラズマ、オゾンまたは紫外線／オゾン・ベースのプロセス）によって実施することができる。したがって誘電層は、第１のプラズマ窒化と第２のプラズマ窒化の両方を受け、したがって比較的に高濃度の窒素を含む領域９１０および９２０を含む。誘電層はさらに、第１のプラズマ窒化には暴露されたが、第２のプラズマ窒化ではマスクされた領域８３０を含む。

本発明の例示的な一実施形態に基づく他の代替窒化プロセスでは、ＦＥＴのｎウェルまたはｐウェル、あるいはその両方に窒素を選択的に注入して、ウェルとゲート誘電体の間に窒素が富化された界面を提供する。次に図１１を参照すると、ｐウェル１１４０をｎウェル１１５０から分離するトレンチ分離１１２０を有する例示的な基板１１０が示されている。ｐウェル１１４０およびｎウェル１１５０はそれぞれ周知の技法を使用して形成することができる。厚さ５０〜２５０Åの任意選択の犠牲ＳｉＯ_２層１１１０を従来の方法で形成することができる。犠牲ＳｉＯ_２層１１１０は省いてもよく、それによって本発明の範囲から逸脱してしまうわけではない。次に、デバイスの選択部分の上に周知の技法を使用して第１のフォトレジスト・マスク１１３０を形成することができる。注入によってマスクのない部分を窒素に暴露する。

注入後、第１のマスクを除去し、任意選択で、デバイスの他の領域の上に周知の技法を使用して第２のマスクを形成することができる。例えば、薄いゲート誘電体を有するｎＦＥＴに対応する領域が第１の窒素注入を受け取る。薄いゲート誘電体を有するｐＦＥＴに対応する領域は第２の窒素注入を受け取る。厚いゲート誘電体を有するデバイスに対応する領域は他の窒素注入を受け取る。

再び図１１を参照する。マスク１１３０は、構造のｐＦＥＴ領域１１５０になる領域をマスクし、構造のｎＦＥＴ領域１１４０になる部分を露出させている。犠牲酸化層１１１０を通して、その下のマスクのないｎＦＥＴ領域のウェル１１４０に窒素を注入する。犠牲酸化層１１１０はこの注入を弱め、そのため、注入された大半の窒素原子は、ウェル表面１１４０に窒素に富んだ領域を形成する。マスク１１３０は領域１１５０に窒素が注入されることを防ぎ、領域１１４０には窒素が注入される。注入された高ドーズの窒素は、ウェル中に約８×１０^１４から１×１０^２２原子／ｃｍ^３の濃度を与える。注入後、周知の技法を使用してマスク１１３０を剥離する。

任意選択で、ｐＦＥＴ領域のｎウェル（例えばウェル１１５０）にも窒素を注入することができる。次に図１２を参照すると、構造のｎＦＥＴ領域１１４０になる領域をマスクし、構造のｐＦＥＴ領域１１５０になる部分を露出させたマスク１２３０が形成されている。ｎＦＥＴは高い窒素濃度から利益を得るので、マスク１２３０を省略することもできる。犠牲酸化層１１１０を通して、その下のマスクのない領域に窒素を注入する。犠牲酸化層１１１０はこの注入を弱め、そのため、注入された大半の窒素原子は、ウェル表面１１５０に窒素に富んだ領域を形成する。ｐＦＥＴに対して、注入された低ドーズの窒素は、ウェル中に約１×１０^１３から１×１０^１５原子／ｃｍ^３の濃度を与える。注入後、マスク１２３０がある場合には周知の技法を使用して剥離する。任意選択で、急速熱アニール（例えば１０５０℃、３０秒間）を実行して、注入した窒素を拡散させることができる。

全ての領域に窒素を選択的に注入した後、犠牲酸化層１１１０がある場合には、フッ化水素酸エッチングなどの周知の技法を使用して除去することができる。犠牲酸化物を除去した後、デバイス品質のゲート酸化層１３１０を周知の技法を使用して図１３に示すように形成することができる。次いで、ゲート酸化層１３１０、特にゲート−ウェル界面に窒素が富化する。続いて、ゲート酸化層１３１０を、先に論じた窒化技法を使用した任意選択の追加の選択的窒化プロセスにかけて、ゲート酸化層にさらに窒素を選択的に富化させてもよい。

本発明の例示的な一実施形態に基づく他の代替窒化プロセスでは、ゲート・ポリシリコン（ポリ）のブランケット付着後に、ポリに窒素を選択的に注入する。図１４を参照すると、ゲート誘電層１４２０および基板１１０とともに、ブランケット付着させたポリ層１４１０が示されている。これらは全て周知の技法を使用して形成することができる。注入された窒素はゲート誘電層１４２０、特にゲート−ポリ界面に近い誘電層に移動する。

ポリ層の選択部分の上に周知のマスキング技法を使用して第１のフォトレジスト・マスク１４３０を形成することができる。マスクのない部分を注入によって窒素に暴露する。注入後、第１のマスクを除去し、任意選択で、デバイスの他の領域の上に周知の技法を使用して第２のマスクを形成することができる。例えば、薄いゲート誘電体を有するｎＦＥＴに対応する領域が（例えば高ドーズの）第１の窒素注入を受け取る。薄いゲート誘電体を有するｐＦＥＴに対応する領域は（例えば低ドーズの）第２の窒素注入を受け取る。厚いゲート誘電体を有するデバイスに対応する領域は他の窒素注入を受け取る。

窒化後、さまざまなデバイスを形成することができる。周知のプロセスを使用して、ｐウェルおよびｎウェルの上にそれぞれｎＦＥＴおよびｐＦＥＴを形成することができる。例えば、まだ形成されてない場合にはゲート酸化層の上にポリシリコン層（厚さ１，０００〜３，５００Å）をブランケット付着させ、これにパターンを形成してゲート電極とすることができる。次いで、ｎ型ソース／ドレイン領域およびｐ型ソース／ドレイン領域を従来の方法、例えばイオン注入によって形成することができる。さらに従来の方法で側壁スペーサを形成することができる。能動デバイスを形成した後、周知の相互接続技術を利用してそれらを互いに結合して、ＣＭＯＳ集積回路を形成することができる。能動ＣＭＯＳデバイスを形成し相互接続する技法は当技術分野ではよく知られているため、詳細をさらに論じる必要はない。

達成されるゲート誘電体中の全体の窒素含有量およびプロファイルは、これまでに述べた窒化プロセスを選択し、窒化プロセス条件を調節することによって制御することができる。例えば、より低い電力設定およびより長いプロセス時間を使用することによって、より高い窒素濃度または望ましいより急な傾きの勾配、あるいはその両方を達成することができる。

窒化は、急速熱窒化（ＲＴＮ）、リモート・プラズマ窒化（ＲＰＮ）、デカップルド・プラズマ窒化（ＤＰＮ）、ウェル注入またはポリ注入、あるいはこれらの組合せを含むさまざまな窒化プロセスによって実施することができるが、ゲート信頼性に対する危険を最も小さくするためには、先に記載したＮＨ_３アニール・プロセスなどの再酸化ステップを含む窒化プロセスを考慮する。プラズマ・プロセスはマスクを剥離するために、ゲートに損傷を与える可能性があるウェット・エッチング・ケミストリを使用する。その後に再酸化ステップを実施しないと、損傷を受けたゲートが傷ついたままになってしまう可能性がある。

本発明の例示的な一実施形態の利点は、窒素が富化されたゲート誘電体によって薄い例えば２０Å以下の酸化物での漏れ電流が低減されることである。さらに、ポリシリコン・ゲート電極からのゲート酸化膜へのドーパントの拡散も低減する。さらに、窒素が富化された本発明に基づくゲート誘電体を有するように形成されたＦＥＴは、チャネル・モビリティおよびトランスコンダクタンスが向上する。さらに窒素が選択的に導入され、すなわち、高濃度の窒素から最も利益を得る領域に高濃度の窒素が供給され、低濃度の窒素から利益を得ることができるが、高濃度の窒素から利益が得られない領域に低濃度の窒素が供給される。

さまざまな集積回路が高電圧能動デバイスと低電圧能動デバイスの両方を含む。ブレークダウンを防ぐため、高電圧デバイスは一般に低電圧デバイスよりも厚いゲート誘電体を必要とする。有利には、本発明の原理に基づく方法およびデバイスは、さまざまな厚さのゲート誘電体、したがってさまざまな電圧デバイスに適合するように窒素を選択的に導入する。

例示的な実施形態に関して本発明を説明してきたが、添付の請求項の趣旨および範囲に含まれる変更を加えて本発明を実施できることを当業者は理解されたい。

さまざまなデバイスに対応する領域を有する誘電層を備えた、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 ある種のデバイスに対応する領域から誘電層の一部分が除去された構造を示す図である。 窒素が導入された誘電層を有する、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 窒素に富んだマスクされた誘電層と部分的にマスクされた窒化層とを有する、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 マスクがなかった部分の窒化層が除去された、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 窒素が導入された、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 表面に酸化物が形成された、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 窒素が均一に富化された誘電層を有する、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 第１の窒素濃度を有するマスクのない部分と第２の窒素濃度を有するマスクされた部分とを有する窒素富化誘電層を備えた、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 第１の窒素濃度を有する部分と第２の窒素濃度を有する別の部分とを有する窒素富化誘電層を備えた、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 トレンチ分離、ウェル、犠牲酸化層およびマスクを有し、マスクが第１の領域の上にある、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 トレンチ分離、ウェル、犠牲酸化層およびマスクを有し、マスクが第２の領域の上にある、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 トレンチ分離、窒素が注入されたウェルおよび誘電層を有する、本発明の例示的な一実施態様の原理に基づく構造を示す図である。 誘電層、ポリシリコン層およびマスクを有し、マスクが第１の領域の上にある、本発明の例示的な一実施態様の原理に基づく構造を示す図である。

符号の説明

１１０ 基板
１２０ ゲート誘電層
２２０ 領域
２３０ 領域
３１０ 酸窒化層
３２０ 領域
３３０ 領域
４１０ フォトレジスト・マスク
６１０ 窒化膜
７１０ 酸窒化層
７２０ 酸窒化層
８１０ 厚い領域
８２０ 薄い領域
８３０ 薄い領域
８５０ 誘電層
９１０ 領域
９２０ 領域
９３０ マスク
１１１０ 犠牲酸化層
１１２０ トレンチ分離
１１３０ フォトレジスト・マスク
１１４０ ｐウェル
１１５０ ｎウェル
１２３０ マスク
１３１０ ゲート酸化層
１４１０ ポリ層
１４２０ ゲート誘電層
１４３０ フォトレジスト・マスク

Claims (8)

1. シリコン基板にｎＦＥＴを設ける領域及びｐＦＥＴを設ける領域を形成するステップと、
   前記ｎＦＥＴを設ける領域及び前記ｐＦＥＴを設ける領域を露出し、窒素を含むガスに曝している間にアニール処理を行うことにより、前記ｎＦＥＴを設ける領域上及び前記ｐＦＥＴを設ける領域上に窒化層を形成するステップと、
   前記ｎＦＥＴを設ける領域上の前記窒化層上にマスクを形成するステップと、
   前記ｐＦＥＴを設ける領域上の前記窒化層を除去することにより前記ｐＦＥＴを設ける領域の前記シリコン基板を露出させるステップと、
   前記マスクを除去した後、前記ｎＦＥＴを設ける領域上の前記窒化層と前記ｐＦＥＴを設ける領域の前記露出されたシリコン基板を、窒素を含むガスに曝している間にアニール処理を行うことにより、前記ｎＦＥＴを設ける領域上の前記窒化層に追加の窒化物を導入すると共に、前記ｐＦＥＴを設ける領域の前記露出されたシリコン基板上に、前記ｎＦＥＴを設ける領域上の前記窒化層よりも薄い窒化層を形成するステップであって、前記ｎＦＥＴを設ける領域上の前記窒化層の窒素濃度が、前記ｐＦＥＴを設ける領域に形成した薄い窒化層の窒素濃度よりも高い、前記ステップと、
   前記ｎＦＥＴを設ける領域上の前記窒化層及び前記ｐＦＥＴを設ける領域に形成した前記窒化層を酸化することにより、前記ｎＦＥＴを設ける領域上の前記窒化層を酸窒化層に変換すると共に、前記ｐＦＥＴを設ける領域に形成した前記窒化層を、前記ｎＦＥＴを設ける領域上の前記酸窒化層よりも厚い酸窒化層に変換するステップと、
   前記ｎＦＥＴを設ける領域上の前記酸窒化層上にゲート電極を形成し、前記ｐＦＥＴを設ける領域上の前記酸窒化層上にゲート電極を形成するステップと、
   前記ｎＦＥＴを設ける領域にソース領域及びドレイン領域を形成し、前記ｐＦＥＴを設ける領域にソース領域及びドレイン領域を形成するステップとを含む、ｎＦＥＴ及びｐＦＥＴを有する半導体装置の製造方法。
2. 前記前記ｎＦＥＴを設ける領域上及び前記ｐＦＥＴを設ける領域上に窒化層を形成するステップが、８×１０^１４原子／ｃｍ^３から１×１０^２２原子／ｃｍ^３の濃度の窒素を与える、請求項１に記載の製造方法。
3. 前記ｎＦＥＴを設ける領域上の前記窒化層に追加の窒化物を導入すると共に、前記ｐＦＥＴを設ける領域の前記露出されたシリコン基板上に、前記ｎＦＥＴを設ける領域上の前記窒化層よりも薄い窒化層を形成するステップが、１×１０^１３原子／ｃｍ^３から１×１０^１５原子／ｃｍ^３の窒素を与える、請求項１または請求項２に記載の製造方法。
4. 前記シリコン基板にｎＦＥＴを設ける領域及びｐＦＥＴを設ける領域を形成するステップが、
   トレンチ分離領域により分離された前記ｎＦＥＴを設けるｐウエル及び前記ｐＦＥＴを設けるｎウエルを前記シリコン基板に形成するステップと、
   前記ｐウエル、前記トレンチ分離領域及び前記ｎウエルの上に犠牲酸化層を形成するステップと、
   前記ｎウエル上の前記犠牲酸化層を覆うマスクを形成するステップと、
   前記犠牲酸化層を通して前記ｐウエルに高ドーズの窒素を注入するステップと、
   前記マスクを除去するステップと、
   前記ｐウエル上の前記犠牲酸化層を覆うマスクを形成するステップと、
   前記犠牲酸化層を通して前記ｎウエルに低ドーズの窒素を注入するステップと、
   前記ｐウエル上の前記犠牲酸化層を覆う前記マスクを除去するステップと、
   急速熱アニールにより、前記ｎウエル及び前記ｐウエルに注入した窒素を拡散させるステップと、
   前記犠牲酸化層を除去するステップとを含む、請求項１に記載の製造方法。
5. 前記高ドーズの窒素を注入するステップが、８×１０^１４原子／ｃｍ^３から１×１０^２２原子／ｃｍ^３の濃度を与える、請求項４に記載の製造方法。
6. 前記低ドーズの窒素を注入するステップが、１×１０^１３原子／ｃｍ^３から１×１０^１５原子／ｃｍ^３の濃度を与える、請求項４に記載の製造方法。
7. 前記急速熱アニールが、１０５０℃で３０秒間行われる、請求項４に記載の製造方法。
8. ｎＦＥＴを設ける領域及びｐＦＥＴを設ける領域を有するシリコン基板と、
   前記ｎＦＥＴを設ける領域の上に設けられ、ゲート誘電体、ゲート電極、ソース領域及びドレイン領域を有するｎＦＥＴと、
   前記ｐＦＥＴを設ける領域の上に設けられ、ゲート誘電体、ゲート電極、ソース領域及びドレイン領域を有するｐＦＥＴとを備え、
   前記ｎＦＥＴのゲート誘電体及び前記ｐＦＥＴのゲート誘電体は共に酸窒化層であり、
   前記ｎＦＥＴの前記酸窒化層の厚さが前記ｐＦＥＴの前記酸窒化層の厚さよりも薄く、
   前記ｎＦＥＴの前記酸窒化層の窒素濃度が前記ｐＦＥＴの前記酸窒化層の窒素濃度よりも高く、
   前記ｎＦＥＴを設ける領域及びｐＦＥＴを設ける領域が、トレンチ分離領域により分離されたｐウエル及びｎウエルであり、前記ｐウエルが８×１０ ^１４ 原子／ｃｍ ^３ から１×１０ ^２２ 原子／ｃｍ ^３ の窒素濃度を有し、前記ｎウエルが１×１０ ^１３ 原子／ｃｍ ^３ から１×１０ ^１５ 原子／ｃｍ ^３ の窒素濃度を有する、ｎＦＥＴ及びｐＦＥＴを有する半導体装置。

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