JPH01272147A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特に、ＭＩＳＦＥＴを有する半導体集積回路
装置に適用して有効な技術に関するものである。

〔従来技術〕

半導体集積回路装置を構成するＭＩＳＦＥＴは、゛　集
積度の向上に伴い、特に、ｎチャネルＭＩＳＦＥ　Ｔ＠
Ｋ　Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒ
ａｉｎ）構造を採用している。ＬＤＤ構造のＭＩＳＦＥ
Ｔは、高不純物濃度のドレイン領域とチャネル形成領域
との間に、前記ドレイン領域と一体に構成された低不純
物濃度のドレイン領域を有している。

低不純物濃度のドレイン領域は、通常、ゲート電極をマ
スクとし、イオン打込みでｎ型不純物！導入することに
より形成されている。高不純物濃度のドレイン領域は、
ゲート電極の側壁に選択的に形成された側壁絶縁膜（サ
イドウオール）をマスクとし、イオン打込みでｎ型不純
物を導入することにより形成されている。側壁絶縁膜は
、ゲート電極上にＣＶＤで酸化シリコン膜を形成し、こ
の酸化シリコン膜にＲＩＥ（反応性イオンエッチングン
等の異方性エツチングを施すことでゲート電極の側壁に
選択的に形成することができる。

この種のＬＤＤ構造のＭＩ　５ＦＥＴは、ドレイン領域
とチャネル形成領域とのｐｎ接合部の不純物濃度勾配を
緩和し、ドレイン領域近傍の電界強度を弱めることがで
きる。つまり、ＬＤＤ構造のＭＩＳＦＥＴは、ホットキ
ャリアの発生！低減し、経時的なしきい値電極の劣化を
防止することができろ特徴がある。また、ＬＤＤ構造の
ＭＩＳＦＥＴは、ドレイン領域の一部が低不純物濃度で
形成されているので、チャネル形成領域側へのドレイン
領域の拡散を小さくし、実効チャネル長を確保すること
ができる。つまり、ＬＤＤ構造のＭＩＳＦＥＴは、短チ
ャネル効果を防止し、短チャネル化を図ることができる
特徴がある。

相補型ＭＯ８ＦＥＴ　（０ＭＯ８）　′ｌｊｔ有する半
導体集積回路装置は、動作速度の高速化や低消費電力化
に最適である。ＬＤＤ構造を採用する０ＭＯ８では、製
造工程を低減するために、ｎチャネルＭＩＳＦＥＴ％ｐ
チャネルＭＩＳＦＥＴの夫々のゲート電極の側壁に側壁
絶縁膜を形成している。

ｐチャネ＃ＭＩＳＦＥＴは、ｎチャネルＭＩＳＦＥＴと
同様に低不純物濃度の領域を設けてＬＤＤ構造で形成す
る場合と、低不純物濃度の領域を設けずにＬＤＤＪＩＩ
造で形成しない場合とがある。ＬＤＤ構造で形成しない
ｐチャネルＭＩＳＦＥＴのゲート電極の側壁にも、側壁
絶縁膜が形成されている。

なお、ＬＤＤ構造を採用する０ＭＯ８は、例えば、１９
８５年発行、インターナシラナル　エレクトロン　デバ
イセス　ミーティング、テクニカルダイジェスト（Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ　ＥｌｅｃｔｒｏｎＤｅｖｉｃ
ｅｓ　Ｍｅｅｔｉｎｇ　、　Ｔｅｃｈｎｉｃａｌ　Ｄｉ
ｇｅｓｔ　）のｐ５９〜ｐ６２に記載されている。

〔発明が解決しようとする課題〕

本発明者は、前述のＬＤＤ構造を採用する０ＭＯ８にお
いて、次の問題点が生じることを発見した。

最小加工寸法ヲ１．３μｍとする所謂１．３μｍプロセ
スを採用する０ＭＯ８は、ＬＤＤ構造のｎチャネルＭＩ
ＳＦＥＴの低不純物濃度領域を　１　×１０　”　ａｔ
ｏｍｓ／ａｎ”程度の不純物濃度で形成している。低不
純物濃度の領域の不純物濃度は、短チャネル効果による
しきい値電圧の低下を防止し、かつ抵抗値の増大による
電流駆動力の低下を防止できるように設定されている。

この条件下で、高不純物濃度のソース領域−ドレイン領
域間の耐圧を確保するためには、チャネル長方向におい
て、低不純物濃度の領域を０．３μｍ程度以上の長さで
形成する必要がある。つまり、ｎチャネルＭＩＳＦＥＴ
のゲート電極の側壁に形成する側壁絶縁膜は、チャネル
長方向において、実質的に０．３μｍ程度以上の長さを
必要とする。

一方、ｐチャネルＭＩＳＦＥＴは、短チャネル効果によ
るしぎい値電圧の低下を防止するためにＬＤＤ構造を採
用する場合でも採用しない場合においても、チャネル形
成領域側のドレイン領域の不純物濃度’ｆｔ　Ｉ　Ｘ　
１０　”　ａｔｏｍｓ　／　ｃｍ”程度に設定している
。さらに、ｐチャネルＭＩＳＦＥＴは、ｎチャネルＭＩ
ＳＦＥＴと同一製造工程で形成されるので、ゲート電極
の側壁の側壁絶縁膜が同一寸法で形成される。

このように構成される０ＭＯ８のｐチャネルＭＩＳＦＥ
Ｔは、側壁絶縁膜中や半導体基板と側壁絶縁膜との界面
に正電荷がトラップされ易い。つまり、半導体基板はシ
リコンで形成され、側壁絶縁膜はシリコンを含む物質で
形成されているため、シリコン原子の未結合手が正電荷
をトラップし易い。前述のよ５Ｋ、正電荷がトラップさ
れると、ｐチャネルＭＩＳＦＥＴの低不純濃度のドレイ
ン領域が空乏化され、ソース領域−ドレイン領域間の直
列抵抗値が増大するので、電流駆動力が劣化する。本発
明者の実験ならびにその検討によれば、ｎチャネルＭＩ
ＳＦＥＴの側壁絶縁膜の寸法を基準としてｐチャネルＭ
ＩＳＦＥＴの側壁絶縁膜を形成すると（０，３μｍ程度
以上に形成すると）、ｐチャネルＭＩＳＦＥＴの電流駆
動力が著しく劣化することが明らかになった。

本発明の第１目的は、ＬＤＤ構造を採用する０ＭＯ８を
有する半導体集積回路装置において、ｎチャネルＭＩＳ
ＦＥＴの耐圧を確保すると共に、ｐチャネルＭＩＳＦＥ
Ｔの電流駆動力を同上することが可能な技術を提供する
ことにある。

本発明の第２目的は、前記第１目的を達成するための製
造工程を低減することが可能な技術を提供することにあ
る。

本発明の第３目的は、ＬＤＤ構造の側壁絶縁膜を形成す
る絶縁膜形成工程を低減し、前記第２目的を達成するこ
とが可能な技術を提供することにある。

本発明の第４目的は、ＬＤＤ構造の側壁絶縁膜を形成す
る異方性エツチングのマスク形成工程を低減し、前記第
３目的を達成することが可能な技術を提供することにあ
る。

本発明の第５目的は、ＬＤＤ構造な採用するＣＭＯ８Ｙ
有し、かつ記憶機能を有する半導体集積回路装置におい
て、前記第３目的を達成することが可能な技術を提供す
ることにある。

本発明の第６目的は、前記第５目的を達成すると共に、
記憶機能を形成する際に、ＣＭＯ８形成領域に損傷を生
じさせず、しかもそのための製造工程を低減することが
可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によりて明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

ＬＤＤ構造を採用する０ＭＯ８を有する半導体集積回路
装置において、ｐチャネルＭＩＳＦＥＴの側壁絶縁膜な
、ｎチャネルＭＩＳＦＥＴの側壁絶縁膜に比べて小さく
構成する。

また、前記半導体集積回路装置において、ｎチャネル及
びｐチャネルＭＩＳＦＥＴのゲート電極を覆うようにＣ
ＶＤで絶縁膜を形成し、ｎ（又はｐ）チャネルＭＩＳＦ
ＥＴ形成領域の絶縁膜で側壁絶縁膜を形成し、この後、
ｐ（又はｎ）チャネルＭＩＳＦＥＴ形成領域の絶縁膜で
側壁絶縁膜を形成する。

また、前記半導体集積回路装置において、ｎチャネル及
びｐチャネ、／Ｉ／ＭＩＳＦＥＴ形成領域のゲート電極
を覆うようにＣＶＤで絶縁膜を形成し、第１マスクを用
いてｎ（又はｐ）チャネルＭＩＳＦＥＴ形成領域の絶縁
膜で側壁絶縁膜を形成し、同一の第１マスクを用いてソ
ース領域及びドレイン領域を形成し、この後、第２マス
クを用いてｐ（又はｎ）チャネルＭＩＳＦＥＴ形成領域
の絶縁膜で側壁絶縁膜を形成し、同一の第２マスクを用
いてソース領域及びドレイン領域を形成する。

また、ＬＤＤ構造を採用する０ＭＯ８を有し、かつＬＤ
Ｄ構造のＭＩＳＦＥＴで形成されたメモリセルを有する
半導体集積回路装置において、ｎチャネルＭＩＳＦＥＴ
、ｐチャネルＭＩ　５ＦＥＴ、メモリセルのＭＩＳＦＥ
Ｔの夫々の形成領域のゲート電極を覆うようにＣＶＤで
絶縁膜を形成し、ｎ（又はｐ）チャネルＭＩＳＦＥＴ形
成領域の絶縁膜で側壁絶縁膜を形成し、この後、ｐ（又
はｎ）チャネルＭＩＳＦＥＴ形成領域の絶縁膜で側壁絶
縁膜を形成し、そして、前記ｎチャネルＭＩＳＦＥＴの
側壁絶縁膜を形成する前或は後、又はｐチャネルＭＩＳ
ＦＥＴの側壁絶縁膜を形成した後に、メモリセルのＭＩ
ＳＦＥＴ形成領域の絶縁膜で側壁絶縁膜を形成する。

また、ＬＤＤ構造を採用する０ＭＯ８を有し、かつＬＤ
Ｄ構造のＭＩＳＦＥＴとそのゲート電極よりも上層の導
電層で形成される容量素子との直列回路で形成されるメ
モリセルな有する半導体集積回路装置において、ｎチャ
＄ルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ。

ｐチャネルＭＩＳＦＥＴ、メモリセルのＭＩＳＦＥＴの
夫々の形成領域のゲート電極を覆うようにＣＶＤで絶縁
膜を形成し、前記メモリセルのＭＩＳＦＥＴ形成領域の
絶縁膜で側壁絶縁膜を形成し、この後、前記容量素子を
形成し、ｎ（又はｐ）チャネルＭＩＳＦＥＴ形成領域の
絶縁膜で側壁絶縁膜を形成し、この後、ｐ（又はｎ）チ
ャネルＭＩＳＦＥＴ形成領域の絶縁膜で側壁絶縁膜を形
成する。

〔作用〕

上述した手段によれば、ｎチャネル及びｐチャネルＭＩ
ＳＦＥＴの側壁絶縁膜を別工程で形成できるためｎチャ
ネルＭＩＳＦＥＴのＬＤＤ部の寸法を長くし、高不純物
濃度のソース領域−ドレイン領域間を離隔することがで
きるので、ソース領域−ドレイン領域間の耐圧を確保す
ることができると共に、ｐチャネルＭＩＳＦＥＴの低不
純物濃度領域の寸法を短くし、ソース領域の直列抵抗値
及びドレイン領域の直列抵抗値を低減することができる
ので、電流駆動力を向上することができる。

また、同一工程で形成した絶縁膜でｎチャネルＭＩＳＦ
ＥＴ％ｐチャネルＭＩＳＦＥＴの夫々の側壁絶縁膜を形
成するので、絶縁膜を形成する工程を低減し、製造工程
を低減することができる。

また、ｎチャネルＭＩＳＦＥＴの側壁絶縁膜を形成する
第１マスクでソース領域及びドレイン領域を形成し、ｐ
チャネルＭＩＳＦＥＴの側壁絶縁膜を形成する第２マス
クでソース領域及びドレイン領域を形成することができ
るので、マスク形成工程を低減し、製造工程を低減する
ことができる。

また、同一工程で形成した絶縁膜でｎチャネルＭＩＳＦ
ＥＴ、ｐチャネルＭＩＳＦＥＴ、メモリセルのＭＩ　５
ＦＥＴの夫々の側壁絶縁膜を形成するので、絶縁膜を形
成する工程を低減し、製造工程を低減することができる
。

また、前記容量素子を形成する際忙、ｎチャネルＭＩＳ
ＦＥＴ、ｐチャネルＭＩＳＦＥＴの夫々の形成領域の絶
縁膜が保護膜として作用するので、ｎチャネルＭＩＳＦ
ＥＴ、ｐチャネルＭＩＳＦＥＴの夫々の形成領域の損傷
な防止することができる。

〔発明の実施例〕

本発明の一実施例である半導体集積回路装置を第１図（
ｌ！部部面面図で示す。第１図の左側には、スタックド
キャパシタ構造の情報蓄積用容量素子で構成されるＤＲ
ＡＭのメモリセルの断面を示す。

第１図の右側には、ＤＲＡＭの周辺回路を構成する０Ｍ
Ｏ８を示す。

第１図に示すように、ｐ−一型の半導体基板１の主面部
には、ｐ−型ウェル領域２、ｎ−型ウェル領域３の夫々
が設けられている。半導体基板１は、単結晶シリコン基
板で構成さ幻ている。ウェル領域２には、ＤＲＡＭのメ
モリセルＭ及び０ＭＯ８のｎチャネルＭＩＳＦＥＴＱｎ
が構成される。

ウェル領域３には、０ＭＯ８（７）ｐチャネルＭＩＳＦ
ＥＴＱｐが構成される。なお、第２図において、メモリ
セルＭ及びＭＩＳＦＥＴＱｎは同一のウェル領域２内に
形成されているが、これらを夫々独立して形成された異
なるウェル領域内に形成することが望ましい。

半導体素子形成領域間のウェル領域２，３の夫々の主面
には、フィールド絶縁膜（素子間分離絶縁膜）４が設け
られている。フィールド絶縁膜４下のウェル領域２の主
面部には、ウェル領域２よりも高不純物濃度で形成され
たｐ型のチャネルストッパ領域５が設けられている。図
示していないが、フィールド絶縁膜４下のウェル領域３
の主面部に、ｎ型のチャネルストッパ領域を設けてもよ
い。フィールド絶縁膜４、チャネルストッパ領域５の夫
々は、半導体素子間を電気的に分離するように構成され
ている。

ＤＲＡＭのメモリセルＭは、ウェル領域２の主面に、ス
イッチ用ｎチャネルＭＩＳＦＥＴＱｓと情報蓄積用容量
素子Ｃとの直列回路で構成されている。

ＭＩＳＦＥＴＱｓは、ウェル領域２、ゲート絶縁膜６、
ゲート電極７、ソース領域又はドレイン領域である一対
のｎ型半導体領域（低不純物濃度〕９及び一対のｎ＋型
半導体領域１３で構成されている。

ゲート電極７は、例えば、抵抗値を低減するための不純
物例えば、Ｐ、Ａｓが導入された多結晶シリコン膜で構
成する。また、ゲート電極７は、単層の高融点金属膜Ｍ
ｏ、Ｔｉ、Ｔａ、Ｗ若しくは高融点金属シリサイド膜Ｍ
ｏ５ｉｌ　、Ｔｉ５ｉｌ　。

ＴａＳ　ｉｌ　、　ｗｓ　ｉ、で構成してもよい。また
、ゲート電極７は、多結晶シリコン膜の上部に高融点金
属膜若しくは高融点金属シリサイド膜を積層した複合膜
で構成してもよい。ゲート電極７は、そのゲート幅方向
に延在し、他のゲート電極７と一体に形成され、フィー
ルド絶縁膜４上部を延在するワード線（ＷＬ）７Ａを構
成する。導体層７には、これと同一形状のＣＶＤにより
形成されたシリコン酸化膜からなる絶縁膜８が形成され
る。

低不純物濃度のｎ型半導体領域９は、チャネル形成領域
と高不純物濃度のｎ　型半導体領域１３との間Ｋ、半導
体領域１３と一体に構成されている。半導体領域９は、
ＬＤＤ構造のＭＩＳＦＥＴＱｓを構成する。半導体領域
９は、ゲート電極７及びその上層の絶縁膜８をマスクと
して、ｎ型不純物例えばＰを導入することで形成する。

つまり、半導体領域９は、ゲート電極７に対して自己整
合で形成される。半導体領域９は、短チャネル効果によ
るし鎗い値電圧の低下を防止し、かつ抵抗値の増大によ
る電流駆動力の低下を防止できるように構成されている
。半導体領域９は、例えば１．３μｍプロセスで形成し
た場合、Ｉ　Ｘ　１０　”　ａｔｏｍｓＺ１１程度の不
純物濃度で形成されている。

高不純物濃度の半導体領域１３は、ゲート電極７の側壁
に選択的に形成された側壁絶縁膜１０をマスクとして、
ｎ型不純物例えば、Ｐ又はＡｓｈ導入することで形成す
る。半導体領域１３は、後述する情報蓄積用容量素子Ｃ
の電極１２Ａ、中間導電層１２Ｂの夫々から接続孔１１
を通して不純物を導入することで形成される。つまり、
半導体領域１３は、側壁絶縁膜１０に対して自己整合で
形成される。半導体領域１３は、例えば、１×１０　！
０ａｔｏｍｓ　／α３程度の不純物濃度で形成されてい
る。

前記低不純物濃度の半導体領域９は、チャネル長方向に
おいて、０．３μｍ程度以上の長さで形成されている。

これは、パンチスルーを防止し、高不純物濃度の半導体
領域１３間の耐圧を確保できろように構成されている。

半導体領域９の長さは、実質的に、側壁絶縁膜１０の長
さ（ゲート電極７の側面からその垂直方向の厚さ）で規
定されるので、側壁絶縁膜１０は、０．３μｍ程度以上
の長さで構成されている。

前記情報蓄積用容量素子Ｃは、下層の電極１２Ａ、誘電
体膜１４、上層の電極１５を順次積層した、スタックド
キャパシタ構造（ＳＴＣ構造）で構成されている。

電極１２Ａは、接続孔１１を通して、ＭＩＳＦＥＴＱｓ
の一方の半導体領域１３に、接続されており、メモリセ
ルＭ毎に設けられている。電極１２Ａは、情報蓄積用容
量素子Ｃの情報となる電荷蓄積量を確保するために、ゲ
ート電極７、ワード線７人の夫々の上部に重なるように
構成されている。

電極１２Ａとゲート電極７、ワード線７Ａの夫々との電
気的な分離は、ゲート電極７、ワード線７人の夫々の上
部に設けられた絶縁膜８で行われている。電極１２Ａは
、例えば、抵抗値を低減するｎ型不純物例えば、Ｐ又は
人Ｓが導入された多結晶シリコン膜で形成される。

誘電体膜１４は、単層の酸化シリコン膜若しくは窒化シ
リコン膜、或はそれらの複合膜で形成されている、 電極１５は、誘電体膜１４を介在させて、電極１２Ａを
覆うように構成されており、メモリセルアレイの夫々の
メモリセルＭの電極１５と一体に構成されている。電極
１５は、電極１２Ａと同様Ｋ、例えば、多結晶シリコン
膜で形成されている。

前記ＭＩＳＦＥＴＱｓの他方の半導体領域１３には、中
間導電層１２ＢＹ介在させて、データ線ＤＬ２３が接続
されている。

中間導電層１２Ｂは、前記電極１２Ａと同一製造工程で
形成されろ。中間導電層１２Ｂは、側壁絶縁膜】０で規
定される接続孔１１を通して半導体領域１３に接続され
、それ以外の部分はゲート電極７の上部に延在している
。中間導電層１２Ｂは、ゲート電極７に対して自己整合
に半導体領域１３に接続されているので、データ線ＤＬ
２３と半導体領域１３との接続を実質的に自己整合的に
行うことができろ。

データ線ＤＬ２３は、層間絶縁膜２１に形成された接続
孔２２を通して中間導電層１２８に接続されている。デ
ータ線２３は、第１層目の低抵抗配線材料、例えば、ア
ルミニウム膜や所定の添加物（Ｓｉ、Ｃｕ）が含有され
たアルミニウム膜で形成する。

ＤＲＡＭの周辺回路を構成するＣＭＯ８は、ウェル領域
２の主面に形成されたｎチャネ／Ｉ／ＭＩＳＦＥＴＱｎ
と、ウェル領域３の主面に形成されたｐチャネルＭＩＳ
ＦＥＴＱｐとで構成されている。

ｎチャネｙＭＩＳＦＥＴＱｎは、つｚ／に領域２、ゲー
ト絶縁膜６、ゲート電極７、ソース領域又はドレイン領
域である一対のｎ型半導体領域９及び一対のｎ＋型半導
体領域１７で構成されている。

低不純物濃度のｎ型半導体領域９は、前記メモリセルの
ＭＩＳＦＥＴＱｓと同様に、ＬＤＤ構造のＭＩＳＦＥＴ
Ｑｎを構成する。半導体領域９は、メモリセルＭの半導
体領域９と同一製造工程で形成されるので、Ｉ　Ｘ　１
０　”　ａｔｏｍｓ　７ｃｍ”程度の不純物濃度で構成
される。半導体領域９のチャネル長方向の長さは、ゲー
ト電極７の側壁に選択的に形成された側壁絶縁膜１６に
よって規定されている。側壁絶縁膜１６は、例えば前記
メモリセルＭのＭＩＳＦＥＴＱｓと実質的に同様になる
ように、チャネル長方向の長さ”ｋｏ、３μｍ程度以上
に形成されている。

ｐチャネルＭＩＳＦＥＴＱｐは、ウェル領域３、ゲート
絶縁膜６、ゲート電極７、ソース領域又はドレイン領域
である一対のｐ型半導体領域１８及び一対のｐ＋型半導
体領域２０で構成されている。

低不純物濃度のｐ型半導体領域１８は、前記ＭＩＳＦＥ
ＴＱｎと同様に、ＬＤＤ構造のＭＩＳＦＥＴＱｐを構成
する。半導体領域１８は、短チャネル効果によるしきい
値電圧の低下を防止するために、例えば、Ｉ　Ｘ　１０
　”　ａ　ｔｏｍｓ　／（：ｍ”　程度のｐ型不純物濃
度、例えば、Ｂ濃度で構成されている。

半導体領域１８のチャネル長方向の長さは、ＭＩＳＦＥ
ＴＱｎ　、ＭＩＳＦＥＴＱｓの半導体領域９に比べて小
さく構成されている。つまり、側壁絶縁膜１９は、ＭＩ
ＳＦＥＴＱｎの側壁絶縁膜１６、ＭＩＳＦＥＴＱｓの側
壁絶縁膜１０に比べて、チャネル長方向の長さが小さく
構成されている。

１．３μｍプロセスの場合、側壁絶縁膜１９は、０．３
μｍよりも小さい寸法例えば０．１μｍ〜０゜２５μｍ
で構成されている。

ＬＤＤ構造を採用するＣＭＯ８において、ｐチャネルＭ
ＩＳＦＥＴＱｐの側壁絶縁膜１９を、ｎチャネルＭＩＳ
ＦＥＴＱｎの側壁絶縁膜１６に比べて小さく構成するこ
とＫより、ＭＩＳＦＥＴＱｐ゛の半導体領域（ＬＤＤ部
）１８の寸法を短くし、半導体領域間（ソース領域−ド
レイン領域間）２０の直列抵抗値を低減することができ
るので、電流駆動力を向上することができると共にＭＩ
ＳＦＥＴＱｎの半導体領域（ＬＤＤ部）９０寸法を長く
し、半導体領域１７間（ソース領域−ドレイン領域間）
を離隔することができるので、半導体領域１７間の耐圧
を確保することができる。

なお、ｐチャネルＭＩＳＦＥＴＱｐ側にＬＤＤ構造を採
用しない場合、ソース領域又はドレイン領域が半導体領
域２０のみで形成されろ場合、少なくとも、チャネル形
成領域側のドレイン領域はＩ　Ｘ　１０”ａｔｏｍｓ／
副Ｓ程度の副線程度度で構成される。しかも、このｐチ
ャネルＭＩＳＦＥＴＱｐの実効チャネル長は、側壁絶縁
膜１９で規定されるので、本発明は、ＬＤＤ構造を採用
しないｐチャネルＭＩＳＦＥＴＱｐを有するＣＭＯ３に
も適用することができろ。

ＭＩＳＦＥＴＱｎの半導体領域１７、ＭＩＳＦＥＴＱｐ
の半導体領域２０の夫々には、接続孔２２を通して配線
２３が接続されている。さらに、所定の配線２３には、
配線２６が接続されている。

配線２６は、第２層目の低抵抗配線材料、例えば、配線
２３と同一材料で形成されており、層間絶縁膜２４に形
成された接続孔２５を通して配線２３に接続されている
。

次に、前述の半導体集積回路装置の製造方法について、
第２図乃至第１１図（各製造工程毎に示す半導体集積回
路装置の要部断面図）を用いて簡単に説明する。

まず、ｐ−一型の半導体基板１を用意する。

次に、ＤＲＡＭのメモリセルアレイ形成領域、周辺回路
のｎチャネルＭＩＳＦＥＴ形成領域の夫々の半導体基板
ｌの主面部に、選択的に、ｐ−型つ□エル領域２を形成
する。そして、周辺回路のｐチャネルＭＩＳＦＥＴ形成
領域の半導体基板１の主面部に、選択的に、ｎ−型ウェ
ル領域３を形成する。

次に、半導体素子形成領域間のウェル領域２及びウェル
領域３の主面部に、フィールド絶縁膜４を形成する。こ
のフィールド絶縁膜４を形成する工程と共に、半導体素
子形成領域間のウェル領域２の主面部に、ｐ型チャネル
ストッパ領域５を形成する。

次に、半導体素子形成領域のウェル領域２、ウェル領域
３の夫々の主面部に、しきい値電圧調整用の不純物ケ導
入する。不純物としては、例えば、ｐ型不純物ボロンを
用いる。ウェル領域２とウェル領域３とでしきい値電圧
調整用の不純物の導入量を変える場合には、厚さの異な
るマスク（例えば、酸化シリコン膜、フォトレジスト膜
）を用いて不純物を導入すればよい。

次に、第２図に示すように、半導体素子形成領域のウェ
ル領域２、ウェル領域３の夫々の主面上に、ゲート絶縁
膜６を形成する。ゲート絶縁膜６は、ウェル領域２又は
３の主面を熱酸化することで形成することができる。ま
た、ゲート絶縁膜６は、所定の誘電率を得るために、熱
酸化中又は熱酸化後に、アンモニア等の窒化化合物を導
入した熱処理（熱窒化）を行うことにより、酸化シリコ
ン膜と窒化シリコン膜との複合膜で形成してもよい。

次に、第３図に示すように、ＭＩＳＦＥＴ形成領域のゲ
ート絶縁膜６上眠ゲート電極７′及びその上部の絶縁膜
８を形成する。ゲート電極７はスパッタ又はＣＶＤとス
パッタにより絶縁膜８はＣＶＤにより、夫々基板上全面
に形成し、この後、所定の形状にエツチングされる。こ
のゲート電極７及び絶縁膜８を形成すると共に、同一製
造工程で所定のフィールド絶縁膜４上にワード線（ＷＬ
）７Ａ及びその上部の絶縁膜８を形成する。ゲート電極
７とその上部の絶縁膜８、ワード線７Ａとその上部の絶
縁膜８の夫々は、同一のエツチングマスクでエツチング
する。エツチングとしては、後工程で形成される側壁絶
縁膜の膜厚の制御性を高めるために、半導体基板１０表
面に対してゲート電極７の側面を垂直に加工できるＲＩ
Ｅ等の異方性エツチングを用いる。

次に、不純物の導入による損傷が生じないように、少な
くともウェル領域２、ウェル領域３の夫々の主面に熱酸
化で薄い酸化シリコン膜（バッファ層）’に形成する。

次に、第４図に示すようにメモリセルＭのＭＩＳＦＥＴ
Ｑｓ形成領域、ＣＭＯ８のＭＩＳＦＥＴＱｎ形成領域の
ウェル領域２の主面部に、低不純物濃度のｎ型半導体領
域９を選択的に形成する。

半導体領域９は、主に、ゲート電極７、絶縁膜８及びフ
ィールド絶縁膜４をマスクとして、ｎ型不純物例えばリ
ンをイオン打込みで導入することで形成できる。この時
、その他のＭＩＳＦＥＴＱｐ形成領域は、例えばフォト
レジストマスクで覆った状態にある。

次に、第４図に示すように、ＣＭＯ８のＭＩＳＦＥＴＱ
ｐ形成領域のウェル領域３の主面部に、低不純物濃度の
ｐ型半導体領域１８’４選択的に形成する。半導体領域
１８は、半導体領域９と同様に、主に、ゲート電極７、
絶縁膜８及びフィールド絶縁膜４をマスクとして、ｐ型
不純物をイオン打込みで導入することで形成できる。こ
の時、その他のＭＩＳＦＥＴＱｎ形成領域は、例えばフ
ォトレジストマスクで覆った状態にある。

次に第５図に示すように、絶縁膜８を介在させたゲート
電極７上を覆うように、半導体基板１の全面に、主に、
側壁絶縁膜（サイドウオールスペーサ）を形成するため
の絶縁膜１０Ａを形成する。

絶縁膜１０Ａは、例えば、ＣＶＤで形成した酸化シリコ
ン膜を用いる。絶縁膜１０人は、ゲート電極７と略同様
の膜厚、例えば、４ｏｏｏｉ程度の膜厚で形成する。ま
た、絶縁膜１０Ａは、ＣＶＤあるいはスパッタで形成し
た酸化シリコン膜、あるいは窒化シリコン膜で形成して
もよい。

次に、第６図に示すように、メモリセルＭ形成領域のＭ
ＩＳＦＥＴＱＳのゲート電極７の側壁に選択的に側壁絶
縁膜１０を形成する。側壁絶縁膜１０は、ＣＭＯ８形ｆ
ｆ領域ノ絶縁ｇＩＯＡ上を例えばフォトレジストマスク
（図示せず〕で覆った状態で、メモリセルＭの絶縁膜１
０ＡにＲＩＥ等の異方性エツチングを施すことで形成す
ることができる。側壁絶縁膜１０は、前述のように、チ
ャネル長方向の長さを０．３μｍ程度以上で形成する。

０ＭＯ８形成領域の絶縁膜１０人は、残存するようにす
る。

側壁絶縁膜１０を形成する工程により、同第６図に示す
ように、半導体領域９（ソース領域及びドレイン領域形
成領域）の主面上に、側壁絶縁膜１０で規定された接続
孔１１が形成される。接続孔１１は、ゲート電極７に対
して自己整合で形成される側壁絶縁膜１０で規定される
ので、ゲート電極７に対して自己整合で形成さガる。

次に、第７図に示すように、メモリセルＭ形成領域に、
選択的に、情報蓄積用容量素子Ｃの一方の電極１２Ａ及
び中間導電層１２Ｂを形成する。

電極１２Ａ及び中間導電層１２Ｂは、まず、半導体基板
１の全面にＣＶＤで多結晶シリコン膜を形成し、その表
面を熱酸化した後、ｎ型不純物（例えば、Ｐ）を導入す
る。この後、例えばフォトレジストマスクを用い、所定
形状にエツチングすることにより、同第７図に示すよう
に、電極１２Ａ及び中間導電層１２Ｂｆｔ形成すること
ができろ。

エツチングとしては、ＲＩＥ等の異方性エツチングを用
いる。

電極１２人、中間導電層１２Ｂの夫々は、側壁絶縁膜１
０で規定された接続孔１１を通してＭＩＳＦＥＴＱＳの
ソース領域又はドレイン領域の一部を構成する半導体領
域９に接続される。電極１２Ａ及び中間導電層１２Ｂに
導入されたｎ型不純物は、接続孔１】を通して、半導体
領域９に拡散されるようになっている。

０ＭＯ８形成領域においては、電極１２Ａ及び中間導電
層１２Ｂ’Ｙ形成する多結晶シリコン膜は、絶縁膜１０
人上にも形成されるがこの絶縁膜１０Ａ上の多結晶シリ
コン霞は、電極１２Ａ、中間導電層１２Ｂの夫々のバタ
ーニング工程の際に除去される。

このように、ＭＩ　５ＦＥＴＱｎ　、Ｑｐ　、Ｑｓの夫
々の形成領域のゲート電極７及び絶縁膜ｓ上にＣＶＤで
絶縁膜！ＯＡを形成し、前記メモリセルＭのＭＩＳＦＥ
ＴＱｓ形成領域の絶縁膜１０Ａで側壁絶縁膜１（ｌ形成
し、そして、０ＭＯ８形成領域に絶縁膜１０Ａ’＆残存
させた状態で前記情報蓄積用容量素子Ｃの電極１２Ａ及
び中間導電層１２Ｂ’４形成することにより、前記電極
１２Ａ及び中間導電層１２Ｂ’に形成する際に、０ＭＯ
８形成領域の絶縁膜１０人が耐エツチングマスクとして
作用するので、ＭＩＳＦＥＴＱｎ　、Ｑｐの夫々の形成
領域のウェル領域２，３表面の損傷（エツチングダメー
ジ）を受けるのを防止することができろ。

しかも、後述するが、０ＭＯ８形成領域に残存される絶
縁膜１０Ａは、主に、ＭＩＳＦＥＴＱｎ。

Ｑｓの夫々の側壁絶縁膜（１６、１９）を形成するため
のものであり、絶縁膜１０Ａは５ｉｄｅＷａｌｌ形成と
保護膜としての役割な持つことになるので保護膜として
作用する絶縁膜１０Ａを形成する工程な実質的になくす
ことができ、製造工程を低減することができる。

次に、情報蓄積用容量素子Ｃ形成領域において、電極１
２Ａの表面に選択的に防電体膜１４を形成する。

例えば、前述した電極１２Ａの表面の熱酸化膜を一旦除
去した後、再度の熱酸化によるシリ°コン酸化膜を形成
するか、あるいは直接シリコン窒化膜ＹＣＶＤＩＣより
薄く形成した後その表面を熱酸化する。

次に、第８図に示すように、メモリセルアレイ形成領域
において、誘電体膜１４上でしかもＭＩＳＦＥＴＱｓの
一方の半導体領域（９）とデータ線との接続部を除く領
域に、情報蓄積用容量素子Ｃの他方の電極１５を形成す
る。電極１５は、電極１２と実質的に同様に、半導体基
板１の全面にＣＶＤで多結晶シリコン膜を形成し、この
多結晶シリコン膜に異方性エツチングを施すことにより
形成することができる。この工程により、メモリセルＭ
の情報蓄積用容量素子Ｃが完成する。

つまり、０ＭＯ８形成領域に残存される絶縁膜１０Ａは
、前記電極１２を形成する工程と同様に、情報蓄積用容
量素子Ｃの電極１５を形成する際に、保護膜として作用
するので、保護膜形成の製造工程を増加することなくＭ
ＩＳＦＥＴＱｎ　、Ｑｐの夫々の形成領域のウェル領域
２．３表面の損傷を防止することができる。

次に、０ＭＯ８のｎチャネルＭＩＳＦＥＴＱｎ形成領域
において、ゲート電極７の側壁に選択的に側壁絶縁膜１
６を形成する。そして、第９図に示すように、高不純物
濃度のｎ＋聾半導体領域１７を形成する。

前記側壁絶縁膜１６は、同第９図に２点鎖線で示すよう
に、ＭＩＳＦＥＴＱｎ形成領域が開口されたマスク（例
えば、フォトレジストマスク）を用い、絶縁膜１０ＡＶ
ｃＲＩＥ等の異方性エツチングを施し、この絶縁膜１０
Ａで形成することができる。側壁絶縁膜１６は、前述の
ように、チャネル長方向の長さｔｏ。３μｍ程度以上で
形成する。

前記ｎ＋型半導体領域１７は、側壁絶縁膜１６を形成し
た同一マスクを用い、ｎ型不純物例えばＡｓＹイオン打
込みで導入することにより形成することができる。半導
体領域】７のチャネル形成領域側に導入される不純物は
、側壁絶縁膜１６で規定される。また、ｎ型不純物の導
入に際して、導入によるウェル領域２表面の損傷を低減
するために、酸化シリコン膜のバッファ層を形成する場
合は、耐熱性のマスクを使用することが好ましい。

半導体領域１７を形成した後には、マスクは除去される
。

次に、０ＭＯ８のｐチャネルＭＩＳＦＥＴＱｐ形成領域
において、ゲート電極７及び絶縁膜８の側壁に選択的に
側壁絶縁膜】９を形成する。そして、第１０図に示すよ
うに、高不純物濃度のｐ　＋型半導体領域２０を形成す
る。

前記側壁絶縁膜１９は、同第１０図に点線で示すように
、ＭＩＳＦＥＴＱｐ形成領域が開口されたマスク（例え
ば、フォトレジストマスク）な用い、絶縁膜１０ＡにＲ
ＩＥ等の異方性エツチングを施し、この絶縁膜１０Ａで
形成することができる。側壁絶縁膜１９は、前述のよう
に、チャネル長方向の長さ１ｇ！：０．３μｍよりも小
さく形成する。

前記ｐ＋型半導体領域２０は、側壁絶縁膜１９を形成し
た同一マスクを用い、ｐ型不純物をイオン打込みで導入
することにより形成することができる。半導体領域２０
のチャネル形成領域側に導入される不純物は、側壁絶縁
膜１９で規定される。

また、ｐ型不純物の導入に際して、導入によるウェル領
域３表面の損傷を低減するために、酸化シリコン膜のバ
ッファ層を形成する場合は、耐熱性のマスクを使用する
ことが好ましい。半導体領域２０を形成した後には、マ
スクは除去される。

次に、同第１０図に示すように、窒素ガス雰囲気中でア
ニールを施し、ＭＩＳＦＥＴＱｓの半導体領域１３、Ｍ
ＩＳＦＥＴＱｎの半導体領域１７、ＭＩＳＦＥＴＱ＋）
の半導体領域２０の夫々を引き伸し拡散させる。この工
程により、ＭＩＳＦＥＴＱｓが完成しメモリセルＭが完
成すると共に、ＭＩＳＦＥＴＱｎ及びＱｐが完成し０Ｍ
Ｏ８が完成する。

このように、０ＭＯ８形成領域において、ＭＩＳＦＥＴ
Ｑｎ　、Ｑｐの夫々のゲート電極７及び絶縁膜８を［５
ように絶縁膜１０Ａを形成し、ＭＩＳＦＥＴＱｎ形成領
域の絶縁膜１０Ａで側壁絶縁膜１６を形成し、この後、
ＭＩＳＦＥＴＱｐ形成領域の絶縁膜１０Ａで側壁絶縁膜
１９’＆形成することにより、同一工程で形成した絶縁
膜１０ＡでＭＩＳＦＥＴＱｎの側壁絶縁膜１６、ＭＩＳ
ＦＥＴＱｐの側壁絶縁膜１９Ｙ形成するので、夫々の側
壁絶縁膜を形成するための絶縁膜を形成する工程を低減
し、製造工程を低減することができる。

つまり、側壁絶縁膜１６と１９は、−度の絶縁膜１０Ａ
の形成工程と、二度のエツチング工程とで形成すること
ができろ。なお、本発明は、ＭＩＳＦＥＴＱｐの側壁絶
縁膜】９を形成した後に、ＭＩＳＦＥＴＱｎの側壁絶縁
膜１６を形成してもよい。

また、０ＭＯ８形成領域において、ＭＩＳＦＥＴ　Ｑ　
ｎ　＋　Ｑ　ｐの夫々の形成領域のゲート電極７及び絶
縁膜８上に絶縁膜１０Ａを形成し、第９図化点線で示す
第１マスクを用いてＭＩＳＦＥＴＱｎ形成領域の絶縁膜
１０Ａで側壁絶縁膜１６を形成し、同一の第１マスクを
用いて半導体領域１７（ソース領域及びドレイン領域）
を形成し、この後、第１０図に点線で示す第２マスクを
用いてＭＩＳＦＥＴＱｐ形成領域の絶縁膜１０Ａで側壁
絶縁膜１９を形成し、同一の第２マスクを用いて半導体
領域２０（ソース領域及びドレイン領域）を形成するこ
とにより、ＭＩＳＦＥＴＱｎの側壁絶縁膜１６を形成す
る第１マスクで半導体領域１７を形成し、ＭＩＳＦＥＴ
Ｑｐの側壁絶縁膜１９を形成する第２マスクで半導体領
域２０を形成することができるので、半導体領域１７及
び２０を形成するマスク形成工程を低減し、製造工程を
低減することができる。なお、本発明は、ＭＩＳＦＥＴ
Ｑｐの側壁絶縁膜１９及び半導体領域２０を形成した後
に、ＭＩＳＦＥＴＱｎの側壁絶縁膜１６及び半導体領域
１７を形成してもよい。

また、メモリセル形成領域及び０ＭＯ８形成領域におい
て、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑｎ　、Ｑｐ　＊　Ｑｓ
　の夫々の形成領域のゲート電極７、絶縁膜８上に絶縁
膜１０Ａを形成し、メモリセルＭのＭＩ　５ＦＥＴＱｓ
形成領域の絶縁膜１０Ａで側壁絶縁膜１０Ｙ形成し、Ｃ
ＭＯ８のＭＩＳＦＥＴＱｎ形成領域の絶縁膜１０Ａで側
壁絶縁膜１６′？：形成し、この後、ＭＩＳＦＥＴＱｐ
形成領域の絶縁膜１０Ａで側壁絶縁膜１９を形成するこ
とにより、同一工程で形成した絶縁膜１０ＡでＭＩ　Ｓ
　Ｆ　ＥＴ　Ｑｎ　、　Ｑｐ　。

Ｑｓの夫々の側壁絶縁膜１６，１９，１（ｌ形成するの
で、夫々の側壁絶縁膜を形成するための絶縁膜１０Ａを
形成する工程を増加させることがない。なお５本発明は
、メモリセルＭのＭＩＳＦＥＴＱｓＱ側壁絶縁膜１０を
、ＭＩＳＦＥＴＱｎの側壁絶縁膜１６９形成した後、或
はＭＩＳＦＥＴＱｐの側壁絶縁膜１９を形成した後に形
成してもよい。

また、メモリセル形成領域及び０ＭＯ８形成領域におい
て、ＭＩＳＦＥＴＱｎ　＋　Ｑｐ＊　Ｑｓの夫々の形成
領域のゲート電極７と絶縁膜８上に絶縁膜１０Ａ’＆形
成し、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ形成領域の絶縁
膜１０Ａで側壁絶縁膜１０を形成し、この後、メモリセ
ルＭの情報蓄積用容量素子Ｃの電極１２人又は電極１５
を形成し、ＭＩＳＦＥＴＱｎ形成領域の絶縁膜１０Ａで
側壁絶縁膜１６′ｌｔ形成し、この後、ＭＩＳＦＥＴＱ
ｐ形成領域の絶縁！ｌＩ！１０Ａで側壁絶縁膜ＩＳＩＳ
成形底ことにより、情報蓄積用容量素子Ｃの電極１２Ａ
又は電極１５を形成する際に、ＭＩＳＦＥＴＱｎ　、Ｑ
ｐの夫々の形成領域の絶縁膜１０Ａが保護膜として作用
するので、ＭＩＳＦＥＴＱｎ形成領域のウェル領域２表
面、ＭＩＳＦＥＴＱｐ形成領域のウェル領域３表面の損
傷を防止することができる。しかも、０ＭＯ８形成領域
に形成された保護膜として作用する絶縁膜１０Ａは、前
述のように、側壁絶縁膜１６及び１９を形成するための
ものであり、製造工程を増加させることがない。

次に、半導体基板１全面を覆う例えばフォスフオシリケ
ードガラス（Ｐ　Ｓ　Ｇ）からなる層間絶縁膜２１をＣ
ＶＤにより形成し、この後、層間絶縁膜２１に接続孔２
２を形成する。そして、第１１図に示すように、アルミ
ニウムからなる配＠２３をスパッタにより形成する。

次に、半導体基板１全面を覆５ＰＳＧ膜からなる層間絶
縁膜２４をＣＶＤにより形成し、この後、層間絶縁膜２
４に接続孔２５を形成する。そして、前記ＭＪ図に示す
ように、アルミニウムからなる配線２６をスパッタによ
り形成する。この後、図示しない最終保護膜が形成され
る。こねら一連の製造工程を施すことにより、本実施例
のＣＭＯ８及びＤＲＡＭを有する半導体集積回路装置が
製造される。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、下記の
とおりである。

ＬＤＤ構造を採用する０ＭＯ８を有する半導体集積回路
装置において、ｎチャネルＭＩＳＦＥＴの耐圧を確保す
ると共に、ｐチャネルＭＩＳＦＥＴの電流駆動力を向上
することができろ。

また、酸化膜中に進入した放射線により発生する正電荷
がトラップされることによる放射線損傷を防止し、ｐチ
ャネルＭＩＳＦＥＴのデバイスの信頼性を向上すること
ができる。

また、ＬＤＤ構造の側壁絶縁膜を形成する絶縁膜形成工
程を低減することができる。

また、ＬＤＤ構造の側壁絶縁膜を形成するエツチングの
マスク形成工程を低減することができる。

また、ＬＤＤ構造を採用するＣＭＯ８’Ｙ有し、かつ記
憶機能を有する半導体集積回路装置において、ＬＤＤ構
造の側壁絶縁膜を形成する絶縁膜形成工程を低減するこ
とができる。

また、記憶機能を形成する際に、ＣＭＯ８形成領域に損
傷を生じさせず、しかもそのための製造工程を低減する
ことができる。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変形し得ることは勿論である。

例えば、本発明は、低不純物濃度の半導体領域９　（Ｌ
ＤＤ部）下に高不純物濃度のｐ＋型半導体領域を設けた
ｎチャネルＭＩＳＦＥＴＱｎ所謂ｐポケット構造のｎチ
ャネルＭＩＳＦＥＴの０ＭＯ８を有する半導体集積回路
装置に適用することができる。

また、本発明は、スタックドキャパシタ構造の情報蓄積
用容量素子に限定されず、細孔を利用した情報蓄積用容
量素子や一般的に広く使用されるＭＯ８構造の情報蓄積
用容量素子で構成されるメモリセルのＤＲＡＭを有する
半導体集積回路装置に適用することができる。

また、例えば、本発明は、ＤＲＡＭを有していない、０
ＭＯ８を有する半導体集積回路装置に適用することがで
きる。

また、本発明は、ＭＩ　５ＦＥＴでメモリセルな構成す
るマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等と０ＭＯ
８とを有する半導体集積回路装置に適用することかでき
る。

【図面の簡単な説明】

第１図は、本発明を適用した０ＭＯ８を有する半導体集
積回路装置を示す要部断面図、第２図乃至第１１図は、
前記半導体集積回路装置を各製造工程毎に示す要部断面
図である。 １・・・半導体基板、２，３・・・ウェル領域、７・・
・ゲート電極、７Ａ、ＷＬ・・・ワード線、９　、１３
　、１７゜１８　、２０・・・半導体領域、１０，１６
．１９・・・側壁絶縁膜、ＩＯＡ・・・絶縁膜、１２Ａ
、１５・・・電極、１４・・・霞電体膜、１２Ｂ・・・
中間導電層、２３．２６・・・配線、Ｍ・・・メモリセ
ル、Ｑｓ、Ｑｎ、Ｑｐ・・・ＭＩＳＦＥＴ、Ｃ・・・情
報蓄積用容量素子。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体基板と、 前記半導体基板内に形成された第２導電型のウェル領域
   と、夫々がゲート電極と、前記ゲート電極の両側壁に形
   成された側壁絶縁膜と、前記半導体基板内に形成された
   ソース又はドレイン領域である半導体領域を有するＭＩ
   ＳＦＥＴｓで第１及び第２グループは夫々前記ウェル領
   域及び前記半導体基板内に形成されるＭＩＳＦＥＴｓと
   を有する半導体集積回路装置において、前記第１及び第
   ２のグループの一方は、ｐチャネルＭＩＳＦＥＴであり
   、その前記半導体領域はｐ型であって、前記ゲート電極
   と離れて形成された第１領域及び前記ゲート電極と前記
   第１、領域との間に形成された第２領域とからなり、前
   記第１及び第２のグループの他方はｎチャネルＭＩＳＦ
   ＥＴであり、その前記半導体領域はｎ型であって、前記
   ゲート電極と離れて形成された第３領域及び前記ゲート
   電極と前記第３領域との間に形成された第４領域とから
   なり、前記ｐチャネルＭＩＳＦＥＴのチャネル長方向の
   前記側壁絶縁膜の寸法が、前記ｎチャネルＭＩＳＦＥＴ
   の前記側壁絶縁膜の寸法に比べて小さく構成されている
   ことを特徴とする半導体集積回路装置。 ２、前記第２グループのＭＩＳＦＥＴｓは、前記半導体
   基板内に形成された第１導電型のウェル領域内に形成さ
   れることを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置。 ３、前記ｐチャネルＭＩＳＦＥＴの第２領域は、前記側
   壁絶縁膜によって前記ゲート電極から離された前記第１
   領域より浅く、かつ低い不純物濃度を有することを特徴
   とする特許請求の範囲第１項に記載の半導体集積回路装
   置。 ４、前記ｎチャネルＭＩＳＦＥＴの第４領域は、前記側
   壁絶縁膜によって前記ゲート電極から離された前記第３
   領域より浅く、かつ低い不純物濃度を有することを特徴
   とする特許請求の範囲第１項に記載の半導体集積回路装
   置。 ５、前記ＮチャネルＭＩＳＦＥＴの側壁絶縁膜のチャネ
   ル長方向の寸法は、０．３μｍ程度以上であることを特
   徴とする特許請求の範囲第１項に記載の半導体集積回路
   装置。 ６、前記ｐチャネルＭＩＳＦＥＴの側壁絶縁膜と、前記
   ｎチャネルＭＩＳＦＥＴの側壁絶縁膜とは同一の絶縁膜
   で形成されるものであることを特徴とする特許請求の範
   囲第１項に記載の半導体集積回路装置。 ７、前記第１及び第２のグループのＭＩＳＦＥＴととも
   に第３ＭＩＳＦＥＴｓと第３ＭＩＳＦＥＴｓのゲート電
   極よりも上層の導電層で形成される容量素子との直列回
   路からなるメモリセルを有することを特徴とする特許請
   求の範囲第１項に記載の半導体集積回路装置。 ８、第１導電型を有する半導体基板内に形成された第１
   チャネルＭＩＳＦＥＴｓ及び第２チャネルＭＩＳＦＥＴ
   ｓを有する半導体集積回路装置であって前記第１チャネ
   ル及び第２チャネルＭＩＳＦＥＴｓの一方は、前記半導
   体基板内に形成された第２導電型のウェル領域内に形成
   されるものである半導体集積回路装置の製造方法におい
   て、 前記各ＭＩＳＦＥＴのためのゲート電極を形成する工程
   と、 前記第１チャネルＭ１ＳＦＥＴｓを形成する領域内に、
   前記ゲート電極をマスクとして第１導電型の不純物を導
   入することによって第１領域を形成する工程と、 前記第２チャネルＭＩＳＦＥＴｓを形成する領域内に、
   前記ゲート電極をマスクとして前記第１導電型と反対の
   導電型の第２導電型の不純物を導入することによって第
   ２領域を形成する工程と、 前記第１チャネルＭＩＳＦＥＴ形成領域、第２チャネル
   ＭＩＳＦＥＴ形成領域の夫々のゲート電極を覆うように
   、基板全面に絶縁膜を形成する工程と、 前記第１チャネルＭＩＳＦＥＴ形成領域の前記絶縁膜に
   異方性エッチングを施すことによって前記ゲート電極の
   各側面に側壁絶縁膜を形成する工程と、 前記第１チャネルＭＩＳＦＥＴｓ形成領域内に、前記ゲ
   ート電極及び前記側壁絶縁膜をマスクとして第１導電量
   の不純物を導入することによって前記第１領域よりも深
   く、かつ、高い不純物濃度を有し、前記第１領域と共に
   、前記第１チャネルＭＩＳＦＥＴｓのソース又はドレイ
   ン領域を構成する第３領域を形成する工程と、前記第２
   チャネルＭＩＳＦＥＴｓ形成領域の前記絶縁膜に異方性
   エッチングを施すことによって前記各ゲート電極の各側
   面に側壁絶縁膜を形成する工程と、前記第２チャネルＭ
   ＩＳＦＥＴｓ形成領域内に、前記ゲート電極及び前記側
   壁絶縁膜をマスクとして第２導電量の不純物を導入する
   ことによって前記第２領域よりも深く、かつ高い不純物
   濃度を有し、前記第２領域と共に、前記第２チャネルＭ
   ＩＳＦＥＴｓのソース又はドレイン領域を構成する第４
   領域を形成する工程とを具備したことを特徴とする半導
   体集積回路装置の製造方法。 ９、前記第１及び第２チャネルＭＩＳＦＥＴｓの他方は
   、前記半導体基板内に形成された第１導電型のウェル領
   域内に形成されることを特徴とする特許請求の範囲第８
   項に記載の半導体集積回路装置の製造方法。 １０、前記第１チャネルＭＩＳＦＥＴはｐチャネルＭＩ
   ＳＦＥＴであり、前記第２チャネルＭＩＳＦＥＴはｎチ
   ャネルＭＩＳＦＥＴであることを特徴とする特許請求の
   範囲第８項に記載の半導体集積回路装置の製造方法。 １１、前記第１チャネルＭＩＳＦＥＴの側壁絶縁膜のチ
   ャネル長方向の寸法は、前記第２チャネルＭＩＳＦＥＴ
   の側壁絶縁膜のチャネル長方向の寸法に比べて小さく形
   成されることを特徴とする特許請求の範囲第８項に記載
   の半導体集積回路装置の製造方法。 １２、前記側壁絶縁膜は、ＣＶＤ法による酸化シリコン
   膜で形成されることを特徴とする特許請求の範囲第８項
   に記載の半導体集積回路装置の製造方法。 １３、前記側壁絶縁膜は、ＣＶＤ法による窒化シリコン
   膜で形成されることを特徴とする特許請求の範囲第８項
   に記載の半導体集積回路装置の製造方法。 １４、第１導電型を有する半導体基板内に形成されたｐ
   チャネル型の第１ＭＩＳＦＥＴｓと、ｎチャネル型の第
   ２ＭＩＳＦＥＴｓとｎチャネル型の第３ＭＩＳＦＥＴｓ
   とこの第３ＭＩＳＦＥＴｓのゲート電極よりも上層の導
   電層で形成される容量素子との直列回路からなるメモリ
   セルを有する半導体集積回路装置の製造方法において、 前記各ＭＩＳＦＥＴのためのゲート電極を形成する工程
   と、 前記第２及び第３ＭＩＳＦＥＴｓを形成する領域内に前
   記ゲート電極をマスクとして、ｎ型の不純物を導入する
   ことによって第１領域を形成する工程と、 前記第１ＭＩＳＦＥＴｓを形成する領域内に前記ゲート
   電極をマスクとして、ｐ型の不純物を導入することによ
   って第２領域を形成する工程と、 前、第１、第２及び第３ＭＩＳＦＥＴｓ形成領域の夫々
   のゲート電極を覆うように基板全面に絶縁膜を形成する
   工程と、 前記第３ＭＩＳＦＥＴ形成領域の前記絶縁膜に異方性エ
   ッチングを施すことによって前記ゲート電極の各側面に
   側壁絶縁膜を形成する工程と、 前記容量素子を形成する工程と、 前記第２ＭＩＳＦＥＴ形成領域の前記絶縁膜に異方性エ
   ッチングを施すことによって前記ゲート電極の各側面に
   側壁絶縁膜を形成する工程と、 前記第２ＭＩＳＦＥＴｓ形成領域内に、前記ゲート電極
   及び前記側壁絶縁膜をマスクとして、ｎ型の不純物を導
   入することによつて、前記第１領域よりも深くかつ高い
   不純物濃度を有し、前記第１領域と共に前記第２ＭＩＳ
   ＦＥＴｓのソース又はドレイン領域を形成する第３領域
   を形成する工程と、 前記第１ＭＩＳＦＥＴ形成領域の前記絶縁膜に異方性エ
   ッチングを施すことによって前記ゲート電極の各側面に
   側壁絶縁膜を形成する工程と、 前記第１ＭＩＳＦＥＴｓ形成領域内に、前記ゲート電極
   及び前記側壁絶縁膜をマスクとしてｐ型の不純物を導入
   することによって、前記第２領域よりも深くかつ高い不
   純物濃度を有し、前記第２領域と共に前記第１ＭＩＳＦ
   ＥＴｓのソース又はドレイン領域を構成する第４領域を
   形成する工程とを具備したことを特徴とする半導体集積
   回路装置の製造方法。 １５、前記第１ＭＩＳＦＥＴの側壁絶縁膜は、前記第２
   及び第３ＭＩＳＦＥＴｓの側壁絶縁膜のチャネル長方向
   の寸法に比べて小さく形成されることを特徴とする特許
   請求の範囲第１４項に記載の半導体集積回路装置の製造
   方法。 １６、前記第２及び第３ＭＩＳＦＥＴｓの側壁絶縁膜の
   チャネル長方向の寸法は、０．３μｍ程度以上であるこ
   とを特徴とする特許請求の範囲第１４項に記載の半導体
   集積回路装置の製造方法。 １７、前記容量素子は、誘電体膜を介在させて導電膜を
   重ね合わせた、スタックドキャパシタ構造で構成される
   ことを特徴とする特許請求の範囲第１４項に記載の半導
   体集積回路装置の製造方法。