KR0150407B1 - 반도체 집적회로장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 메모리셀 어레이 및 그 주변의 회로도.
제2도는 메모리셀부의 단면도 및 주변회로를 구성하고, 또한 데이터선에 접속된 MISFET의 단면도.
제3도~제10도는 제2도에 도시한 메모리셀부 및 주변회로를 구성하는 MISFET의 제조공정을 도시한 단면도.
제11도는 메모리셀 선택용 MISFET와 데이터선과의 접속부를 도시한 단면도.
제12도는 본 발명의 종래기술의 문제점을 설명하기 위한 DRAM의 메모리셀의 주요부 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 웰영역 23B : 포텐셜 배리어층
24,31,35,41,43 : 반도체영역, 25 : 도전체막
26 : 플레이트전극 28 : 게이트절연막
29 : 게이트전극 또는 워드선 34 : 중간도전층
38 : 데이터선 또는 배선
본 발명은 반도체 집적회로장치에 관한 것으로서, 특히 DRAM(다이나믹 랜덤 액세스 메모리)을 갖는 반도체 집적회로장치에 적용해서 유효한 기술에 관한 것이다.
DRAM의 메모리셀은 메모리셀 선택용 MISFET와 그의 한쪽에 반도체영역에 직렬로 접속된 정보축적용 용량소자로 구성되어 있다. 상기 메모리셀 선택용 MISFET는 p형 기판(또는 p형 웰영역)의 주면에 형성되고, 게이트절연막, 게이트전극, 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역으로 구성되어 있다. 상기 게이트전극은 워드선에 접속되고, 이 워드선에 의해서 제어되고 있다.
또, 평면형이라 불리는 메모리셀에서는 메모리셀 선택용 MISFET의 소오스영역 또는 드레인영역과 정보축적용 용량소자가 직렬로 접속되고, 정보축적용 용량소자는 한쪽의 전극인 n형 반도체영역, 유전체막, 다른쪽의 전극인 플레이트 전극을 순차적으로 적층해서 구성되어 있다. 이 종류의 DRAM의 메모리셀에는 α선에 의해 발생하는 메모리셀 모드의 소프트에러를 방지하기 위해서 포텐셜 배리어층이 마련되어 있다. 포텐셜 배리어층은 정보축적용 용량소자 아래의 p형 기판의 주면부에 형성되고 또한 p형 기판보다 고불순물 농도인 p형 반도체영역으로 구성되어 있다.
이와 같은 평면구조의 정보축적용 용량소자 및 포텐셜 배리어층을 갖는 DRAM에 대해서는 일본국 특허공개공보 소화 61-247069호에 기재되어 있다.
또, 제12도에 도시한 바와 같이 메모리셀 선택용 MISFET의 소오스 또는 드레인영역은 알루미늄으로 이루어지는 데이터선에 중간도전막을 거쳐서 접속되어 있다. 중간도전막(8)은 CVD에 의해 퇴적시킨 다결정 규소막으로 형성되고, 저항값을 저감하는 n형 불순물이 도입되어 있다. 중간도전막(8)은 게이트전극(3)의 측벽에 형성된 사이드월 스페이서(6)에 규정된 접속구멍(7)을 통해서 게이트전극(3)에 대해 자기정합적으로 다른쪽으로 반도체영역(5)에 접속되어 있다. 메모리셀 선택용 MISFET Qs의 다른쪽의 반도체영역(5)와 중간도전막(8)과의 접속부분에는 중간도전막(8)에 도입된 n형 불순물이 확산되어 n+형 반도체영역(9)가 구성되어 있다. 게이트전극(3)과 중간도전막(8)은 층간절연막(4)에 의해 전기적으로 분리되어 있다. 데이터선(12)는 층간절연막(10)에 형성된 접속구멍(11)을 통해서 중간도전막(8)에 접속되어 있다. 데이터선(12)의 상부에는 층간절연막(13)이 마련되어 있다.
이와 같이 구성된 DRAM은 메모리셀 선택용 MISFET Qs의 반도체영역(5)(실제로는 (9)와 데이터선(12)의 제조공정에 있어서의 마스크맞춤 어긋남을 중간도전막(8)에 의해 완화시킬 수 있다. 즉, 중간도전막(8)은 메모리셀 선택용 MISFET의 다른쪽의 반도체영역(5)의 면적을 상기 마스크맞춤 어긋남량에 상당하는 분만큼 축소할 수 있으므로, DRAM의 집적도를 향상시킬 수 있다는 특징이 있다.
또한, 상술한 반도체영역의 다결정 규소막을 자기정합적으로 접속하는 기술에 대해서는 Japanese Journal of Applied physics, 제18권(1979년 발행), 부록 18-1, P.35-42에 기재되어 있다.
본 발명자의 검토에 의하면, 상술한 DRAM에는 다음과 같은 문제점이 있는 것을 발견하였다.
첫째로, 상기 메모리셀 선택용 MISFET의 소오스영역 및 드레인영역(한쪽 및 다른쪽의 반도체영역)은 고불순물농도의 이온주입에 의해 형성되어 있다. 즉, 게이트전극 형성후에 게이트전극을 불순물도입용 마스크로서 사용하고, 반도체기판의 주면부에 n형 불순물(As 또는 P)을 이온주입에 의해 도입하여 소오스영역 및 드레인영역을 형성하고 있다. n형 불순물은 1015atoms/㎠이상의 고불순물 농도의 이온주입으로 도입된다. 이 이온주입에 의한 고농도의 불순물 도입은 반도체 기판(실제로의 웰영역)의 주면부에 결정결합이 다발(多發)한다. 이 결정결함은 후공정의 열처리(어닐)에 의해 충분히 회복시킬 수 없다. 이 때문에, 결정결함에 의해서 정보축적용 용량소자에 축적되는 전하가 반도체기판측으로 누설되므로, DRAM의 정보유지특성이 열화한다. 이 정보유지특성의 열화는 재생의 빈도가 높아지므로, DRAM의 소비전력이 증가한다.
두번째로, 본 발명자의 실험에 의하면 DRAM은 메모리셀의 정보축적용 용량소자 아래에 포텐셜 배리어층을 마련하는 것에 의해서, 메모리셀모드의 소프트 에러를 저감할 수 있는 실험결과를 얻었다. 메모리셀 모드의 소프트에러는 메모리셀이 정보로 되는 전하를 축적하는 중에 메모리셀에 소수의 캐리어가 포획되는 것에 의해 발생하는 소프트에러이다. 그러나. 이 메모리셀 모드의 소프트에러의 저감과 함께 데이터선모드(비트선모드)의 소프트에러에 의해서 정보리드동작에서 오동작이 발생하는 경우가 다발하였다. 데이터선 모드의 소프트에러는 정보리드동작에 있어서 워드선의 선택에서 센스앰프의 구동까지의 기간내에 데이터선에 접속되는 반도체영역(확산층)에 α선이 입사한 것에 의해서 발생하는 소프트에러이다. 데이터선에 접속되는 반도체영역으로서는 메모리셀의 메모리셀 선택용 MISFET의 데이터선에 접속되는 측의 반도체영역, 워드선의 선택시에 상기 데이터선에 접속되는 측의 반도체영역과 단락하고 또한 메모리셀 선택용 MISFET의 정보축적용 용량소자에 접속되는 측의 반도체영역, 센스앰프회로를 구성하는 MISFET의 반도체영역 및 입출력 선택용 (Y스위치) MISFET, 프리차지용 MISFET의 각각의 반도체영역이 있다.
세번째로, 제12도에 도시한 중간도전막(8)은 반도체영역(9)의 pn접합깊이가 깊어져 메모리셀 선택용 MISFET Qs의 단채널효과가 발생하지 않도록 n형 불순물의 고체상태의 확산을 1019atoms/㎤ 미만으로 설정하고 있었다. 또, 이온주입의 경우 n형불순물의 도입은 1016atoms/㎠정도의 고농도였지만, 중간도전막(8)의 표면층에만 도입하고 있었다. 이와 같이 구성되는 중간도전막(8)은 본 발명자의 해석의 결과, 특히 단차부분에 결정입계의 배향이 변화되는 변곡점(14)를 형성하는 사실이 확인되었다. 이 변곡점(14)는 중간도전막(8)의 규소원자와 데이터선(12)의 알루미늄원자를 치환하는 출입구로 되어, 중간도전막(8)과 데이터선(12)와의 접촉부분 근방에 있어서 데이터선(12) 내부에 규소의 석출물(15)를 발생시켰다. 이 때문에, 데이터선(12)의 저항값이 증대할 뿐만 아니라, 저항값의 증대에 따라 발생하는 열에 의해서 데이터선(12)가 단선한다는 문제점이 발생하였다. 데이터선(12)의 단선은 DRAM의 전기적 신뢰성을 저하시킨다.
본 발명의 목적은 DRAM에 있어서 메모리셀의 재생특성을 향상시킴과 동시에 동작속도의 고속화를 도모할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 DRAM에 있어서 메모리셀 모드의 소프트에러 및 데이터선모드의 소프트에러의 발생율을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 목적을 달성하여 DRAM의 오동작을 방지할 수 있는 기술을 제공하는 것이다.
본 발명의 또다른 목적은 반도체영역에 규소막을 개재시켜서 배선을 접속하는 반도체 집적회로장치에 있어서 상기 배선의 내부에 규소석출물이 발생하는 것을 방지할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 목적을 달성하여 반도체 집적회로장치의 전기적 신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.
상술한 문제점을 해결하기 위해서, 본 발명은 DRAM의 메모리셀에 있어서 메모리셀 선택용 MISFET의 반도체 영역을 메모리셀 이외의 주변회로의 MISFET의 반도체영역에 비해서 저불순물 농도의 이온주입에 의해 형성한다.
또, DRAM의 메모리셀 아래 및 데이터선에 접속된 반도체영역 아래에 포텐셜 배리어층을 마련한다.
또한, 반도체영역에 규소막을 개재시켜서 배선을 접속하는 반도체 집적회로장치로서, 상기 규소막의 결정입계의 배향이 변화하는 변곡점을 없앤다.
그리고, 다결정 규소막을 형성하고, 이 다결정규소막에 고농도의 불순물을 도입하고 그 다결정성을 파괴해서 비정질 규소막을 형성하고, 이 비정질 규소막에 열처리를 실시해서 비정질 규소막을 단결정 규소막으로 형성하는 것에 의해 상기 규소막을 형성한다.
본 발명의 실시예인 DRAM의 구성을 제1도(주요부 등가회로도)에 도시한다.
제1도에 도시한 바와 같이 폴디드비트라인(folded bit line)방식을 채용하는 DRAM의 메모리셀어레이(메모리셀 매트) MA내에는 행렬형상으로 메모리셀M을 여러개 배치하고 있다. 메모리셀M은 서로 평행하게 열방향으로 연장하는 2개의 1쌍의 데이터선(비트선) BL1, BL2와 행방향으로 연장하는 워드선 WL과의 교차부분에 배치되어 있다.
메모리셀M은 메모리셀 선택용 MISFET Qs와 정보축적용 용량소자C의 직렬회로로 구성되어 있다. 이 메모리셀 선택용 MISFET Qs는 제1 MISFET로서, n채널로 구성되어 있다. 메모리셀 선택용 MISFET Qs의 한쪽은 반도체영역은 데이터선BL1(또는 BL2)에 접속된다. 다른쪽의 반도체영역은 정보축적용 용량소자C의 한쪽의 전극에 접속된다. 게이트전극은 워드선WL에 접속된다. 정보축적용 용량소자C의 다른쪽의 전극은 전원전압 1/2Vcc에 접속된다. 전원전압 1/2Vcc는 전원전압Vcc(예를 들면, 회로의 동작전위 5V)와 기준전압 Vss(회로의 접지전위 0V)의 중간전위(약 2.5V)이다. 상기 워드선WL은 X디코더회로 XDec에 접속되어 있다.
메모리셀 어레이 MA의 측부에는 더미 메모리셀 어레이DMA가 마련되어 있고, 이 더미 메모리셀 어레이DMA에는 더미 메모리셀DM이 여러개 배치되어 있다. 더미 메모리셀DM은 1쌍의 데이터선BL1, BL2각각에 따로따로 마련되어 있고, 메모리셀M과 마찬가지로 1쌍의 데이터선BL과 더미 워드선DWL과의 교차부분에 배치되어 있다. 더미 메모리셀DM은 더미 메모리셀 선택용 MISFET로 구성되어 있다. 더미 메모리셀 선택용 MISFET는 n채널로 구성된다.
상기 메모리셀M은 정보축적용 용량소자의 다른쪽 전극에 전원전압1/2Vcc를 인가하는 1/2Vcc플레이트 방식에 있어서는 더미 메모리셀DM은 본질적으로 필요하지 않다. 또, 더미 메모리셀DM은 워드선WL과 데이터선BL 사이의 결합잡음을 상쇄하기 위해 사용하는 경우가 있다.
상기 1쌍의 데이터선BL은 데이터선 프리차지회로BP, 센스앰프회로SA, 입출력 선택회로I/O의 각각에 접속되어 있다.
데이터선 프리차지회로BP는 프리차지 신호선ψp에 게이트전극이 접속된 2개의 프리차지용 MISFET Qx, 마찬가지로 프리차지 신호선ψp에 게이트전극이 접속된 단락용 MISFET QsH로 구성되어 있다. MISFET Qx는 한쪽의 반도체영역을 데이터선BL에 접속하고, 다른쪽의 반도체영역을 리세트신호선(기준전위1/2Vcc)ψR에 접속하고 있다. MISFET QsH의 각각의 반도체영역은 데이터선BL에 접속되어 있다. 이 MISFET Qx, MISFET QsH는 제2 MISFET로서, 각각 n채널로 구성되어 있다.
센스앰프회로SA는 2개의 n채널 MISFET Qn과 2개의 p채널 MISFET Qp로 구성되어 있다. 센스앰프회로SA의 MISFET Qn은 제2 MISFET로서, 각각의 한쪽의 반도체영역은 데이터선BL에 접속되고, 각각의 다른쪽 반도체영역은 공통 소오스선(리세트신호선을 겸용)ψR에 접속되어 있다. MISFET Qn의 각각의 게이트전극은 서로 교차해서 한쪽의 반도체영역이 접속된 데이터선BL과는 다른 다른쪽의 데이터선BL에 접속되어 있다. 센스앰프회로 SA의 MISFET Qp의 각각의 한쪽의 반도체영역은 데이터선BL에 접속되고, 각각의 다른쪽의 반도체영역은 공통 소오스선(전원전압Vcc)ψS에 접속되어 있다. MISFET Qp의 각각의 게이트전극은 마찬가지로 서로 교차해서 한쪽의 반도체영역이 접속된 데이터선BL과의 다른 다른쪽의 데이터선BL에 접속되어 있다.
입출력 선택회로I/O는 n채널로 형성된 Y스위치용 MISFET QY로 구성되어 있다. Y 스위치용 MISFET QY는 제2 MISFET로서, 한쪽의 반도체영역을 데이터선BL에 접속하고 다른쪽의 반도체영역을 입출력신호선 I/O1, I/O2각각에 접속하고 있다. Y스위치용 MISFET QY의 게이트전극에는 Y선택신호선 YSL이 접속되어 있다. Y선택신호선YSL은 Y디코더회로YDec에 접속되어 있다.
제2도에 도시한 바와 같이, DRAM의 메모리셀은 메모리셀 선택용 n채널 MISFET Qs와 평면구조의 정보축적용 용량소자C의 직렬회로로 구성되어 있다. 메모리셀은 단결정 규소로 이루어지는 n-형 반도체기판(20)의 주면부에 마련된 p-형 웰영역(21)의 주면에 구성되어 있다.
웰영역(21)의 반도체소자(메모리셀) 형성영역 사이의 주면에는 소자간 분리용 절연막(필드절연막)(22) 및 p채널 스토퍼영역(23A)가 마련되어 있다. 소자간 분리용 절연막(22) 및 채널스토퍼영역(23A)는 반도체소자 사이를 전기적으로 분리하도록 구성되어 있다.
상기 웰영역(21)의 메모리셀 형성영역의 주면부에는 p형 포텐셜 배리어층(23B)가 마련되어 있다. 포텐셜 배리어층(23B)는 적어도 정보축적용 용량소자C 형성영역 아래에 마련되어도 좋지만, 본 실시예에 있어서는 메모리셀 형성영역의 실질적으로 전면에 마련되어 있다. 포텐셜 배리어층(23B)는 주로 반도체기판(20), 웰영역(21)의 각각에 내부에 α선의 입사에 의해 발생하는 소수 캐리어에 대해서 포텐셜 배리어를 구성하도록 되어 있다. 즉, 포텐셜 배리어층(23B)는 소수 캐리어가 정보축적용 용량소자C로 침입하는 것을 저지하여 소프트에러를 방지하도록 구성되어 있다. 또, 포텐셜 배리어층(23B)는 정보축적용 용량소자C의 전하축적량을 증가하도록 구성되어 있다.
메모리셀의 정보축적용 용량소자C의 한쪽의 전극(하측 전극)인 n형 반도체영역(24), 유전체막(25), 다른쪽의 전극(상측 전극)인 플레이트전극(26)을 순차 적층해서 구성되어 있다. 정보축적용 용량소자C는 상술한 바와 같이 평면구조로 구성되어 있다.
상기 플레이트전극(26)에는 전원전압 1/2Vcc가 인가되고 있다. 전원전압 1/2Vcc는 반도체영역(24)와 플레이트전극(26) 사이의 전극간 전계강도를 저감할 수 있으므로, 유전체막(25)를 박막화해서 정보축적용 용량소자C의 전하축적량을 증가할 수 있게 되어 있다. 전원전압 1/2Vcc는 회로의 기준전압Vss(=0V)와 회로의 전원전압Vcc(=5V)의 중간전위(약 2.5V)이다. 플레이트전극(26)은 예를들면 저항값을 저감하는 n형 불순물(As 또는 P)이 도입된 다결정 규소막으로 구성되어 있다.
상기 반도체영역(24)는 메모리셀 선택용 MISFET Qs를 통해서 데이터선(DL)(38)으로부터의 정보로 되는 전위(Vss 또는 Vcc)가 인가되도록 구성되어 있다. 반도체영역(24)는 플레이트전극(26)을 전원전압 1/2Vcc에 인가한 경우에 있어서도 정보로 되는 전하를 확실하게 축적할 수 있도록 구성되어 있다. 플레이트전극(26)에 전원전압 1/2Vcc를 인가한 경우, MIS용량에 있어서는 임계값전압보다 플레이트전극(26)의 전위가 낮아지면, 공핍층이 확장해서 채널이 형성되지 않게 되므로 용량소자를 구성하지 않게 된다.
반도체영역(24)는 1×1014~1×1015atoms/㎠정도의 범위내의 중불순물 농도의 As(또는 P)를 이온주입으로 도입하는 것에 의해서 구성한다. 1×1015atoms/㎠를 초과하는 고불순물 농도의 이온주입에 의해 반도체영역(24)를 형성하면, 반도체영역(24)나 포텐셜 배리어층(23B)에 이온주입에 따른 결정결함히 잔존한다. 이 결정결함은 이온주입후의 열처리(어닐)에 의해서도 완전히 회복할 수 없으므로, 정보축적용 용량소자C의 정보유지 특성을 저하시킨다. 또, 고불순물 농도의 이온주입에 의해 반도체영역(24)를 형성하면, 반도체영역(24) 표면의 산화속도가 빨라지게 되므로, 얇은 막두께의 산화규소막을 형성할 수가 없다. 이 산화규소막은 유전체막(25)으로서, 막두께가 두꺼운 유전체막(25)는 정보축적용 용량소자C의 전하축적량을 저하시킨다. 1×1014atoms/㎠보다 적은 저불순물 농도의 이온주입에 의해 반도체영역(24)를 형성하면, 반도체영역(24)내에 공핍층이 확장해서 전하축적량이 저하한다. 따라서, 반도체영역(24)는 상술한 범위내의 불순물농도의 이온주입에 의해 형성한다.
유전체막(25)는 상술한 바와 같이 반도체영역(24)의 표면을 산화해서 형성한 산화규소막으로 구성한다. 또, 유전체막(25)는 산화규소막과 질화규소막을 겹친 복합막으로 구성해도 좋다.
정보축적용 용량소자C는 기본적으로 상술한 바와 같이 반도체영역(24), 유전체막(25) 및 플레이트전극(26)으로 구성되어 있지만, 반도체영역(24)와 포텐셜 배리어층(23B)와의 pn접합용량이 전하축적량의 증가에 기여하고 있다.
상기 정보축적용 용량소자C의 표면에는 상층의 도전막과 전기적으로 분리하는 층간절연막(27)이 마련되어 있다. 메모리셀의 메모리셀 선택용 MISFET Qs는 웰영역(21)(실제로는 포텐셜 배리어층(23B))의 주면부에 구성되어 있다. MISFET Qs는 소자간 분리용 절연막(22) 및 채널스토퍼영역(23A)로 둘러싸인 영역내에 구성되어 있다. 이 MISFET Qs는 주로 웰영역(21), 게이트절연막(28), 게이트전극(29), 소오스영역 또는 드레인영역인 1쌍의 n형 반도체영역(31)로 구성되어 있다.
상기 웰영역(21)은 MISFET Qs의 채널형성영역으로서 사용되고 있다.
게이트절연막(28)은 웰영역(21)의 주면을 산화해서 형성한 산화규소막으로 구성되어 있다.
게이트전극(29)는 게이트절연막(28)의 소정의 상부에 마련되고, 저항값을 저감하는 불순물이 도입된 다결정 규소막과 그의 상부에 고융점 금속실리사이드막을 적층한 복합막으로 형성되어 있다. 상기 층간절연막(27)을 개재시킨 정보축적용 용량소자C의 상부에는 게이트전극(29)와 동일제조공정으로 형성된 워드선(WL)(29)가 연장하도록 구성되어 있다. 또, 게이트전극(29) 및 워드선(29)는 고융점 금속막 또는 고융점 금속실리사이드막의 단층으로 형성해도 좋다.
1쌍의 반도체영역(31)중 정보축적용 용량소자C의 한쪽의 전극인 반도체영역(24)에 접속된(일체화된) 한쪽의 반도체영역(31)은 저불순물 농도의 이온주입에 의해 형성되어 있다. 즉, 한쪽의 반도체영역(31)은 메모리셀 이외의 디코더회로 등의 주변회로의 MISFET의 소오스영역 또는 드레인영역에 비해서 저불순물 농도의 이온주입에 의해 형성되어 있다. 또, 한쪽의 반도체영역(31)은 정보축적용 용량소자C의 한쪽의 전극인 반도체영역(24)에 비해서 저불순물 농도의 이온주입에 의해 형성되어 있다. 이 한쪽의 반도체영역(31)은 주로 게이트전극(29), 플레이트전극(26) 및 소자간 분리용 절연막(22)를 불순물 도입용 마스크로서 사용하고 각각에 대해서 자기정합적으로 형성되어 있다. 본 실시예의 DRAM에 있어서 한쪽의 반도체영역(31)은 1×1013atoms/㎠ 이상이고 1×1014atoms/㎠ 미만인 범위내의 저불순물 농도의 As 또는 P이온을 사용한 이온주입으로 형성되어 있다. 이 저불순물 농도로 형성된 한쪽의 반도체영역(31)은 1~2㏀의 저항값을 갖고 있지만, 메모리셀 선택용 MISFET Qs의 온(ON)저항이 수㏀정도 있으므로, 정보의 라이트동작 및 정보의 리드동작상의 문제는 없다.
1쌍의 반도체영역(31)중 다른쪽의 반도체영역(데이타선에 접속되는 측)(31)은 기본적으로 한쪽의 반도체영역(31)과 마찬가지로(동일제조공정의) 저불순물 농도의 이온주입에 의해 형성되어 있다. 다른쪽의 반도체영역(31)은 적어도 데이터선(실제로는 중간도전층(34))과 접속되는 부분이 고불순물 농도의 n+형 반도체영역(35)로 구성되어 있다. 반도체영역(35)는 이것에 대해 자기정합적으로 접속된 중간도전층(34)에서 n형 불순물을 열확산으로 도입하는 것에 의해 형성된다. 중간도전층(34)는 예를들면 P(또는 As)가 고불순물 농도로 도입된 다결정 규소막으로 형성한다. 중간도전층(34)는 게이트전극(29)의 측벽에 형성된 사이드월 스페이서(32)에 의해 규정된 접속구멍(33)을 통해서 반도체영역(35)에 접속되어 있다. 고불순물 농도의 반도체영역(35)는 예를 들면 표면농도가 1×1020~1×1021atoms/㎤정도 또는 그 이상의 고불순물 농도로 형성한다. 이와 같이, 다결정규소막으로 이루어지는 중간도전층(34)에 고농도의 불순물을 도입해서 900~1000℃ 정도의 고온으로 열처리하는 것에 의해서, 다결정 규소막을 단결정화할 수가 있다. 그 때문에, 제11도에 있어서 (34A)로 나타내고 점선으로 둘러싸인 영역, 즉 특히 단차부분에 결정입계의 배향이 변화하는 변곡점이 존재하고 있지 않다.
중간도전층(34)은 중앙부분이 반도체영역(35)과 접속되고 주변부분이 게이트전극(29)의 상부로 연장하도록 구성되어 있다. 중간도전층(34)와 게이트전극(29)는 층간절연막(30)을 개재시켜서 전기적으로 분리되어 있다. 상기 고불순물 농도의 반도체영역(35)는 주로 다른쪽의 반도체영역(31)과 중간도전층(34)와의 옴 특성을 양호하게 하여 양자간의 접촉저항값을 저감하도록 구성되어 있다.
상기 중간도전층(34)에는 층간절연막(36)에 형성된 접속구멍(37)을 통해서 데이터선(DL)(38)이 접속되어 있다. 데이터선(38)은 반도체영역(35)에 대해서 제조공정에 있어서의 마스크맞춤 어긋남이 발생하지만, 중간도전층(34)의 중앙부분이 반도체영역(35)에 자기정합적으로 접속되어 있으므로 이 중간도전층(34)를 개재시키는 것에 의해서 실질적으로 데이터선(38)과 반도체영역(35)를 게이트전극(29) 시이의 좁은 영역에 있어서 접속할 수가 있다. 데이터선(38)은 예를들면 알루미늄이나 Si 또는 Cu를 첨가한 알루미늄 합금막(38B)와 고융점 실리사이드막(38A)의 복합막으로 형성한다. 고융점 실리사이드막(38A)는 예를들면 MoSi2로 형성된다. 고융점 실리사이드막(38A)는 예를들면 알루미늄 합금막(38B)와 중간도전층(34)와의 접속부분에서 알루미늄 합금막(38B)내로 규소가 침입하는 것을 방지한다.
데이터선(38)의 상부에는 층간절연막(39)를 개재시켜서 션트용 워드선(WL)(40)이 마련되어 있다. 도시하지 않지만 션트용 워드선(40)은 소정의 영역에 있어서 워드선(29)와 접속되고 그의 저항값을 저감하도록 구성되어 있다. 션트용 워드선(40)은 예를들면 데이터선(38)과 마찬가지 재료로 형성한다.
제2도의 우측에 도시한 것을 주변회로를 구성하는 MISFET로서, 그중에서도 상기 데이터선(38)에 접속된 MISFET Q이다. 이와같은 데이터선에 접속된 MISFET Q로서는 제1도에 도시한 바와 같이 다음의 것이 있다. 더미 메모리셀DM인 더미 메모리셀 선택용 MISFET, 데이터선 프리차지회로BP의 프리차지용 MISFET Qx 및 단락용 MISFET QsH, 센스앰프회로SA의 n채널 MISFET Qn, 입출력 선택회로I/O의 Y스위치용 MISFET QY이다. 이들 데이터선(38)에 접속된 MISFET Q는 제2도의 우측에 도시한 바와 같이 필드절연막(22) 및 채널스토퍼영역(23A)로 규정된 영역내의 포텐셜 배리어층(23B) 주면에 구성되어 있다.
MISFET Q는 주로 게이트절연막(28), 게이트전극(29), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(31) 및 n+형 반도체영역(41)로 구성되어 있다. 또, MISFET Q는 상기 메모리셀 선택용 MISFET Qs와 동일구조(소오스영역 및 드레인영역이 반도체영역(31) 및 (35)로 구성된다)로 구성해도 좋다.
상기 MISFET Q의 반도체영역(31)은 상기 메모리셀 선택용 MISFET Qs의 반도체영역(31)과 마찬가지로 저불순물 농도의 이온주입에 의해 형성되어 있다. 반도체영역(31)는 MISFET Q의 드레인영역의 채널형성영역측의 저불순물농도로 형성하도록 되어 있고, LDD(Lightly Doped Drain)구조의 MISFET Q를 구성한다. 반도체영역(41)은 고불순물농도의 이온주입에 의해 형성되어 있다. 반도체영역(41)은 1×1016~1×1017atoms/㎠정도의 As를 이온주입으로 도입하는 것에 의해 형성한다.
MISFET Q의 각각의 반도체영역(41)에는 배선(38)이 접속되어 있다. 배선(38)은 데이터선(38)과 동일제조공정으로 형성된다. 배선(38)과 반도체영역(41)과의 접속부분에는 접속구멍(42)을 통해서 n형 불순물을 도입하여 형성한 고불군물 농도의 n+형 반도체영역(43)이 마련되어 있다. 이 반도체영역(43)은 주로 제조공정에 있어서의 마스크맞춤 어긋남에 의해 발생하는 배선(38)과 포텐셜 배리어층(23B)의 단락을 방지하도록 구성되어 있다.
적어도 데이터선(38)에 접속되는 측의 MISFET Q의 반도체영역(31) 및 (43) 아래에는 메모리셀M의 정보축적용 용량소자C 아래에 마련되는 포텐셜 배리어층(23B)과 동일 제조공정으로 형성되는 포텐셜 배리어층(23B)이 마련되어 있다. 메모리셀 선택용 MISFET Qs의 한족의 반도체영역(31) 및 (35) 아래에도 포텐셜 배리어층(23B)이 마련되어 있다. 이 포텐셜 배리어층(23B)은 메모리셀 어레이MA의 전면에 형성되므로, 결과적으로 데이터선(38)에 접속되는 MISFET 아래에 전면적으로 형성된다. 데이터선이 접속되는 MISFET 아래에 형성된 포텐셜 배리어층(23B)은 데이터선모드의 소프트에러 발생율을 저감하도록 구성되어 있다. 즉, 정보의 리드동작에 있어서 데이터선 프리차지가 종료하고 나서 센스앰프회로SA의 구동까지의 기간내에 데이터선BL에 접속되는 반도체영역(31),(35),(41) 및 (43)에 α선이 입사한 것에 의해 발생하는 소프트에러의 발생율을 저감할 수가 있다.
이와 같이, DRAM의 메모리셀M 아래 및 데이터선BL에 접속되는 반도체영역(31),(35),(41) 및 (43) 아래에 포텐셜 배리어층(23B)를 마련하는 것에 의해서, 메모리셀 모드의 소프트에러 발생율을 저감함과 동시에 데이터선모드의 소프트에러 발생율을 저감할 수 있으므로 DRAM의 오동작을 방지할 수가 있다.
또, DRAM의 주변회로 예를 들면 X디코더회로XDec 및 Y디코더회로YDec를 구성하는 MISFET는 도시하지 않지만, 상기 MISFET Q와 실질적으로 동일한 구조로 구성되어 있다. 이 주변회로를 구성하는 MISFET의 반도체영역 아래에는 포텐셜 배리어층(23B)를 마련하지 않는쪽이 바람직하다. 즉, 상기 주변회로의 MISFET의 임계값 전압의 상승을 억제하고 또한 소오스영역 및 드레인영역인 반도체영역과 기판(20)과의 pn접합내압을 향상시킬 수가 있다.
DRAM의 메모리셀에 있어서 메모리셀 선택용 MISFET Qs의 한쪽의 반도체영역(31)을 메모리셀 이외의 주변회로의 MISFET Q의 반도체영역(41)에 비해서 저불순물 농도의 이온주입에 의해 형성하고, 메모리셀 선택용 MISFET Qs의 다른쪽의 반도체영역(31)을 상기 저불순물 농도의 이온주입과 고불순물 농도의 열확산(반도체영역(35))으로 형성하는 것에 의해서 고불순물 농도의 이온주입에 따른 기판표면의 결정결함의 발생을 저감하고 상기 정보축적용 용량소자C에 축적된 정보로 되는 전하의 누설을 저감하여 정보유지특성을 향상시킬 수 있으므로, DRAM의 재생특성을 향상시킬 수 있음과 동시에 다른쪽의 반도체영역(31)과 데이터선(38)(실제로는 중간도전층(34))과의 접촉저항값을 저감할 수 있으므로 DRAM의 동작속도의 고속화를 도모할 수가 있다. 본 발명자의 기초연구에 의하면, 1×1014atoms/㎠ 미만의 저불순물 농도의 이온주입에 의해 형성한 반도체 영역(31)은 불순물의 도입에 기인하여 웰영역(21) 주면부에 발생하는 결정결함이 적어 불순물 도입후의 열처리에 의해서 결정결함을 충분히 회복할 수 있다는 결과를 얻고 있다.
또, 메모리셀의 메모리셀 선택용 MISFET Qs의 소오스영역 및 드레인영역인 1상의 반도체영역(31)을 저불순물 농도로 구성하는 것에 의해서, 게이트전극(29) 아래로의 불순물 침입량을 저감할 수 있으므로 실효채널길이를 충분히 확보할 수가 있다. 따라서, 단채널효과를 방지하여 메모리셀 선택용 MISFET Qs의 면적을 축소할 수 있으므로 DRAM의 집적도를 향상시킬 수가 있다.
또한, 메모리셀의 메모리셀 선택용 MISFET Qs의 다른쪽의 반도체영역(31)(반도체영역(35))에 중간도전층(34)를 개재시켜서 데이터선(38)을 접속하는 것에 의해서, 인접하는 메모리셀 선택용 MISFET Qs의 게이트전극(29) 사이의 치수(데이타선 접촉면적)을 축소할 수 있으므로 DRAM의 집적도를 향상시킬 수가 있다.
다음에, 상기 DRAM의 제2도에 대응하는 단면의 구체적인 제조방법에 대해서 제3도~제10도(각 제조공정마다 도시한 주요부 단면도)를 참조해서 간단하게 설명한다.
먼저, n-형 반도체기판(20)을 준비한다.
다음에, 메모리셀 형성영역 및 n채널 MISFET 형성영역에 있어서 반도체기판(20)의 주면부에 p-형 웰영역(21)을 형성한다.
다음에, 반도체소자 형성영역 사이에 있어서 반도체기판(20), 웰영역(21) 각각의 주면상에 소자간 분리용 절연막(22)를 형성한다. 이 소자간 분리용 절연막은 5000Å정도의 두께로 한다.
다음에, 제3도에 도시한 바와 같이 웰영역(21)의 메모리셀 형성영역의 주면부에 p형 포텐셜 배리어층(23B)를 형성한다. 포텐셜 배리어층(23B)는 p형 불순물 예를들면 붕소를 200~250KeV정도의 고에너지의 이온주입으로 도입하는 것에 의해서 1×1012~5×1012atoms/㎠정도의 농도로 형성하므로, 이때 동시에 소자간 분리용 절연막(22) 아래의 웰영역(21) 주면부에 p형 채널스토퍼영역(23A)를 형성할 수가 있다. 주변회로를 구성하는 MISFET중 데이터선에 접속되어 있는 MISFET Q가 형성되는 영역에는 동시에 포텐셜 배리어층(23B)가 형성된다. 그러나, 주변회로를 구성하는 MISFET중 데이터선에 접속되어 있지 않은 MISFET가 형성되는 영역은 포토레지스트막 등의 불순물 도입용 마스크로 덮여져 있다.
다음에, 제4도에 도시한 바와 같이 메모리셀의 정보축적용 용량소자C 형성영역에 있어서 포텐셜 배리어층(23B)의 주면부에 n형 반도체영역(24)를 형성한다. 반도체영역(24)는 정보축적용 용량소자C의 한쪽의 전극을 형성하도록 되어 있다. 반도체영역(24)는 상술한 바와 같이 1×1014~1×1015atoms/㎠의 As 또는 P를 100~150KeV의 주입에너지로 이온주입해서 형성한다.
이 이온주입의 공정에 있어서도 반도체기판의 표면에 결정결함이 발생하고, 이 결정결함은 누설전류의 원인으로 된다. 그러나, 상기 이온주입의 공정은 다음에 기술하는 메모리셀 선택용 MISFET의 소오스 및 드레인형성용 이온주입보다 빠른 공정에서 실행되므로, 그만큼 많은 열처리 공정을 거치게 된다. 따라서, 결정결함도 그만큼 회복하기 쉬우므로, 메모리셀 선택용 MISFET의 소오스 및 드레인형성용의 이온주입보다 고농도로 할 수가 있다.
다음에, 상기 반도체영역(24)의 주면상에 유전체막(25)을 형성한다. 유전체막(25)은 예를들면 반도체영역(24)의 주면을 열산화해서 형성한 100Å정도의 산화규소막으로 형성한다.
다음에, 제5도에 도시한 바와 같이 상기 유전체막(25)의 상부에 플레이트전극(26)을 형성한다. 플레이트전극(26)은 CVD에 의해 퇴적시킨 두께 3000~4000Å의 다결정 규소막에 n형 불순물을 도입하여 소정의 패터닝을 실행하는 것에 의해서 형성한다. 이 플레이트전극(26)을 형성하는 것에 의해서 정보축적용 용량소자C가 완성된다.
다음에, 제5도에 도시한 바와 같이 플레이트전극(26)의 표면을 덮는 층간절연막(27)을 형성한다. 이 층간절연막(27)을 형성하는 공정과 동일한 제조공정에 의해서 메모리셀 선택용 MISFET Qs, n채널 MISFET Q 의 각각의 형성영역의 웰영역(21)의 주면부에 게이트절연막(28)을 형성한다. 층간절연막(27)은 다결정 규소막의 표면을 산화한 산화규소막으로 형성한다. 게이트절연막(28)은 웰영역(21)의 주면을 산화한 산화규소막으로 형성한다.
다음에, 제6도에 도시한 바와 같이 게이트절연막(28)의 소정의 상부에 2000~2500Å의 폴리실리콘과 그 위에 형성된 WSi2의 2층막으로 이루어지는 게이트전극(29) 및 그의 상부에 층간절연막(30)을 형성함과 동시에 층간절연막(27) 및 소자간 분리용 절연막(22)상을 연장하는 워드선(29) 및 층간절연막(30)을 형성한다. 게이트전극(29) 및 워드선(29)는 CVD에 의해 퇴적시킨 다결정규소막에 n형 불순물을 도입하고 소정의 패터닝을 실시해서 형성된다. 층간절연막(30)은 CVD에 의해 퇴적시킨 산하규소막으로 형성하고 게이트전극(29)와 동일한 공정에 의해 패터닝을 실행한다.
다음에, 제6도에 도시한 바와 같이 메모리셀 선택용 MISFET Qs 형성영역의 포텐셜 배리어층(23B)의 주면부, n채널 MISFET Q 형성영역의 포텐셜 배리어층(23B)의 주면부에 n형 반도체영역(31)을 형성한다. 반도체영역(31)은 주로 게이트전극(29)(실제로는 층간절연막(30) 또는 그의 에칭마스크)를 불순물 도입용 마스크로서 사용하고, 상술한 바와같이 As 또는 P를 1×1013~1×1014atoms/㎠의 저불순물 농도이고 이온주입에너지 50~100KeV로 이온주입해서 형성한다.
다음에, 제7도에 도시한 바와 같이 게이트전극(29)의 측벽에 사이드월 스페이서(32)를 형성한다. 사이드월 스페이서(32)는 CVD에 의해 퇴적시킨 산화규소막에 RIE등의 이방성 에칭을 실행하는 것에 의해서 형성할 수 있다.
다음에, 메모리셀 선택용 MISFET Qs 형성영역의 다른쪽 반도체영역(31)의 상부 게이트절연막(28)을 제거하고, 제7도에 도시한 바와 같이 접속구멍(33)을 형성한다. 접속구멍(33)은 사이드월 스페이서(32)에 의해서 규정된 영역내에 형성된다.
다음에, 제8도에 도시한 바와 같이 상기 접속구멍(33)을 통해서 반도체영역(31)에 접속되도록 층간절연막(30)의 상부에 중간도전층(34)을 형성한다. 중간도전층(34)은 630~650℃ 정도의 CVD에 의해 퇴적시킨 막두께 2000~3000Å의 다결정 규소막에 n형 불순물을 도입하고 소정의 패터닝을 실시하는 것에 의해서 형성할 수 있다. 다음에, 다결정 규소막(34)에 고농도의 n형 불순물을 도입한다. n형 불순물은 예를 들면 1016atoms/㎠ 이상의 고농도의 P(또는 As)를 사용하여 70~90KeV 정도의 에너지 이온주입에 의해 도입한다. 이 n형 불순물의 도입은 저항값을 저감할 수 있다. 또, n형 불순물은 다결정 규소막(34)의 결정입계로 확산해서 결정사이에 왜곡을 일으킬 수 있으므로, 다결정 규소막(34)의 결정을 파괴할 수가 있다. 이 결정의 파괴는 다결정규소막(34)의 두께방향에 있어서 모두 실행한다. 이와 같이, 고농도의 n형 불순물의 도입에 의해 결정이 파괴되면, 다결정 규소막(34)는 비정질 규소막(소위 아몰포스 실리콘막)(34)로 된다. 비정질 규소막(34)은 적어도 메모리셀 선택용 MISFET Qs의 다른쪽 반도체영역(31)과 다결정 규소막(34)와의 접속부분에만 형성되면 좋다.
또, 비정질 규소막(34)은 고체상태의 확산으로 n형 불순물을 도입하는 것에 의해서 형성해도 좋다. 고체상태의 확산으로 n형 불순물을 도입하는 경우에는 850~900℃의 열처리와 1020atoms/㎤ 이상의 고농도로 실행한다.
다음에, 비정질 규소막(34)을 소정의 형상(중간전도막(34)의 형상)으로 패터닝한다. 이 패터닝은 예를들면 RIE 등의 이방성 에칭에 의해 실행한다.
다음에, 상기 비정질 규소막(34)에 열처리를 실시한다. 열처리는 900~1000℃ 정도의 높은 온도로 30분 정도 실행한다. 이 열처리에 의해서 단결정 규소인 메모리셀 선택용 MISFET Qs의 다른쪽 반도체영역(31)과 접촉하는 부분에서 비정질 규소막(34)내에 입자가 형성되고, 입자가 성장해서 그 크기가 커져 단결정화된 중간도전막(34)을 형성할 수 있다. 상기 저온CVD에 의해 형성한 다결정 규소막(34)은 입자크기가 작아 결정입계의 배향이 변화하는 변곡점을 형성하기 쉽지만, 단결정화된 중간도전막(34)은 상기 변곡점이 존재하지 않는다.
이 중간도전막(34)을 형성하는 열처리공정에 의해서 중간도전막(34)에 도입되어 있는 n형 불순물이 메모리셀 선택용 MISFET Qs의 다른쪽 반도체영역(31)의 주면부로 열확산되어 고농도의 n+형 반도체영역(35)을 형성할 수 있다.
제8도에 도시한 바와 같이 중간도전층(34)에 도입된 n형 불순물은 열처리에 의해서 반도체영역(31)의 주면부로 확산되어 고불순물 농도의 n+형 반도체영역(35)을 형성한다. 이 반도체영역(35)을 형성하는 것에 의해서 메모리셀 선택용 MISFET Qs가 완성된다.
다음에, 제9도에 도시한 바와 같이 주변회로의 n채널 MISFET Q 형성영역의 반도체영역(31) 및 웰영역(21)의 주면부에 n+형 반도체영역(41)을 형성한다. 반도체영역(41)은 주로 사이드월 스페이서(32)를 불순물 도입용 마스크로서 사용하고 상술한 바와 같이 고불순물 농도의 이온주입에 의해 형성한다. 이 반도체영역(41)을 형성하는 것에 의해서, n채널 MISFET Qn이 완성된다. 이 반도체영역(41)은 As를 80KeV, 1×1016~1×1017atoms/㎠로 이온주입하는 것에 의해 형성된다.
다음에, 제10도에 도시한 바와 같이 층간절연막(36), 접속구멍(37)을 순차 형성한다. 층간절연막은 BPSG(Boron Phospho-Silicate glass)로서 두께는 6000~8000Å이다. 이후, 주변회로의 n채널 MISFET Qs형성영역에 있어서 접속구멍(37)을 통해서 반도체영역(41)의 주면부에 n형 불순물을 도입하고 고불순물 농도의 n+형 반도체영역(43)을 형성한다.
다음에, 제10도에 도시한 바와 같이 상기 접속구멍(37)을 통해서 중간도전층(34)에 접속되도록 데이터선(38), 반도체영역(43)에 접속되도록 배선(38)을 형성한다.
다음에, 데이터선(38) 및 배선(38)의 상층에 층간절연막(39)를 형성하고, 상기 제2도에 도시한 바와 같이 층간절연막(39)의 상부에 션트용 워드선(40)을 형성한다. 이들 일련의 제조공정을 실시하는 것에 의해서 본 실시예의 DRAM이 완성된다.
상술한 바와 같이 다결정 규소막(34)에 고농도의 n형 불순물을 도입하고 그의 다결정성을 파괴해서 비정질 규소막(34)을 형성하고, 이 비정질 규소막(34)에 열처리를 실시하여 비정질 규소막(34)을 단결정 규소막(34)로 형성하는 것에 의해서, 상기 중간도전막(34)을 형성하는 것에 의해 결정입계의 배향이 변화하는 변곡점이 없는 중간도전막(34)를 형성할 수가 있다.
즉, 반도체영역(31)(실제로는 반도체영역(35)에 중간도전막(34)를 개재시켜서 데이터선(배선)(38)을 접속하는 DRAM으로서, 상기 중간도전막(34)의 결정입계의 배향이 변화하는 변곡점을 없애는 것에 의해서, 변곡점에 기인하는 중간도전막(34)의 규소원자와 데이터선(38)의 알루미늄 원자와의 치환반응을 없앨 수 있으므로, 데이터선(38) 내부에 규소석출물이 형성되는 것을 방지하고 데이터선(38)의 저항값의 저감 또는 데이터선(38)의 단선의 방지를 도모할 수가 있다. 이 효과는 메모리셀 어레이내 뿐만 아니라 반도체영역에 중간도전막을 개재시켜서 배선을 접속하는 주변회로에 있어서도 마찬가지이다. 이 결과, DRAM의 전기적 신뢰성을 향상시킬 수가 있다.
또, 메모리셀부의 반도체영역을 형성할 때에 고불순물 농도의 이온주입을 사용하지 않으므로, 누설전류를 저감할 수가 있다. 이것에 의해, DRAM의 재생특성을 향상시킬 수가 있다.
또한 메모리셀의 정보축적용 용량소자 아래뿐만 아니라 데이터선에 접속되는 MISFET 아래에도 포텐셜 배리어층을 마련한 것에 의해서, 셀모드 및 데이터선 모드의 양 소프트에러에 강한 DRAM으로 할 수가 있다.
그리고, 데이터선에 접속되는 MISFET 이외의 MISFET 아래에는 포텐셜 배리어층을 마련하지 않으므로, 주변회로용 MISFET의 소오스 및 드레인과 기판 사이의 용량을 작게 할 수 있어 주변회로의 고속화를 달성할 수가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정된 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.
Claims (6)
- 메모리셀 선택용 제1 MISFET와 정보축적용 용량소자가 직렬접속된 메모리셀이 워드선과 데이터선과의 교차부에 여러개 배치된 메모리셀 어레이, 여러개의 제2 MISFET로 구성된 주변회로, 상기 제1 MISFET가 형성되는 제1영역과 상기 제2 MISFET가 형성되는 제2영역을 갖는 반도체기판, 상기 반도체기판상의 상기 제1영역에 형성되고 상기 제1 MISFET의 게이트로 되는 제1도체층과 상기 반도체기판상의 상기 제2영역에 형성되고 상기 제2 MISFET의 게이트로 되는 제2도체층, 상기 제1도체층의 측벽에 형성된 제1측벽절연막과 상기 제2도체층의 측벽에 형성된 제2측벽절연막, 상기 제1영역에 있어서 상기 제1도체층에 대해서 자기정합적으로 형성된 제1도전형의 제1반도체영역과 상기 제2영역에 있어서 상기 제2도체층에 대해서 자기정합적으로 형성된 제1도전형의 제2반도체영역, 상기 제2영역에 있어서 상기 제2측벽절연막에 대해서 자기정합적으로 형성되고 상기 제1 및 제2반도체영역보다 고농도인 제1도전형의 제3반도체영역 및 상기 제1영역에 있어서 상기 제1측벽절연막에 대해서 자기정합적으로 형성되고 상기 제1반도체영역보다 고농도인 제1도전형의 제4반도체영역으로 이루어지는 반도체 집적회로장치의 제조방법으로서, 상기 제1영역을 마스크층으로 덮은 상태에서 상기 제2영역에 상기 제3반도체영역을 형성하기 위해서 제1도전형의 제1불순물을 이온주입하는 공정 및 상기 제1영역에 있어서 상기 제1측벽절연막에 대해서 자기정합적으로 상기 제1반도체영역과 접하도록 제3도체층을 형성하는 공정을 갖고, 상기 제3도체층과 상기 제1반도체영역은 상기 데이터선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제1항에 있어서, (a) 상기 반도체기판상에 제4도체층을 형성하는 공정, (b) 상기 도체층상에 절연막을 형성하는 공정, (c) 상기 절연막과 제4도체층을 소정의 형상으로 패터닝하는 것에 의해서 상기 제1 MISFET의 게이트전극과 제2 MISFET의 게이트전극을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제1항에 있어서, 상기 제3도체층상에 상기 데이터선으로 되는 제5도체층을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제1항에 있어서, 상기 제3도체층의 형성공정은 제3도체층을 구성하는 폴리실리콘층을 비정질 상태로 형성하는 공정과 상기 비정질 상태의 폴리실리콘을 열처리하는 것에 의해 단결정화하는 공정을 더 갖는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제1항에 있어서, 상기 도체층의 형성공정은 도체층을 구성하는 폴리실리콘층을 형성하는 공정, 상기 폴리실리콘층에 불순물을 이온주입해서 상기 폴리실리콘층을 비정질화하는 공정 및 상기 비정질상태의 폴리실리콘층을 열처리하는 것에 의해 단결정화하는 공정을 더 갖는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
- 제3항에 있어서, 상기 데이터선으로 되는 도체층은 하층의 고융점 실리사이드층과 상층의 알루미늄층으로 이루어지는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
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