JPH04209569A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［０００１，］

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にＤＲＡＭ　（Ｄｙｎａｍｉ　ｃ　　Ｒａｎｄｏ
ｍ　　Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）のメモリセルの
微細化構造およびビット線構造の改良ならびにその製造
方法に関するものである。 ［０００２］

【従来の技術】近年、半導体記憶装置は、コンピュータ
などの情報機器の目覚しい普及によってその需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。 これに伴って、半導体記憶装置の高集積化および高速応
答性あるいは高信頼性に関する技術開発が進められてい
る。 ［０００３］半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにＤＲＡＭがある。一般に、Ｄ
ＲＡＭは、多数の記憶情報を蓄積する記憶領域であるメ
モリセルアレイと、外部との入出力に必要な周辺回路と
から構成される。 ［０００４］図１４は、従来の一般的なりＲＡＭの構成
を示すブロック図である。図１４において、ＤＲＡｈｉ
５０は、記憶情報のデータ信号を蓄積するためのメモリ
セルアレイ５１と、単位記憶回路を構成するメモリセル
を選択するためのアドレス信号を外部から受けるための
ロウアンドカラムアドレスバッファ５２と、そのアドレ
ス信号を解読することによってメモリセルを指定するた
めのロウデコーダ５３およびカラムデコーダ５４と、指
定されたメモリセルに蓄積された信号を増幅して読出す
センスリフレッシュアンプ５５と、データ入出力のため
のデータインバッファ５６およびデータアウトバッファ
５７およびタロツク信号を発生するクロックジェネレー
タ５８とを含んでいる。 ［０００５］半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。 ［０００６］図１５は、メモリセルアレイ５１を構成す
るメモリセルの４ビット分の等価回路図である。図示さ
れたメモリセルは、１個のＭＯＳ　０ｖｉｅ　ｔ　ａ　
Ｉ　−Ｏｘ　ｉｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ）ｈ
ランラスタ１５と、これに接続された１個のキャパシタ
１６とから構成される、いわゆる１トランジスタ］キＡ
・パシタ型のメモリセルを示している。このタイプのメ
モリセルは構造が簡単なため、メモリセルアレイの集積
度を向上させることは容易であり大容量のＤＲＡＮＩ！
二広く用いられている。 ［０００７］また、ＤＲ，ＡＭのメモリセルは、その情
報電荷蓄積用のキャパシタの構造によっていくつかのタ
イプに分けることができる。その１つに、たとえば特公
昭６０−２７８４号公報に示されたいわゆるスタックド
タイプのメモリセルがある。 ［０００８］図１６は、本公報に記載されたスタック１
−タイプのメモリセルの断面構造図である。図１６に示
されているように、メモリセルは］、つの〜１０Ｓトラ
ンジスタ１５と１つのキャパシタ１６とから構成されて
いる。 ＭＯＳトランジスタ１５は１対のｎ゛不純物領域７とワ
ード線１７の一部から構成されるゲート電極１７とを備
えている。また、キャパシタ１６は下部電極８、誘電体
層９、上部電極１０の積層構造を有している。キャパシ
タ１６の下部電極８はＭｏＳトランジスタ１５の一方の
ｎ゛不純物須領域に接続されている。キャパシタ１６は
その一方端部がＭＯＳトランジスタ１５のゲート電極１
７の上部に延在し、他方端部はフィールド酸化膜３の上
部に延在している。キャパシタ１６をこのような段差形
状に形成することにより下部電極８と上部電極１０との
間の対向面積を増大させて電荷蓄積容量の増大を図って
いる。ＭＯＳトランジスタ１５の他方のｎ゛不純物領域
７にはビット線１４が接続されている。ビット線１４は
キャパシタ１６の上部に層間絶縁膜１９を介して配置さ
れている。そして、層間絶縁膜１９中に形成されたコン
タク１〜ホール１２を通してｎ゛不純物領域７に接続さ
れている。 ［０００９］

【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍにおける記憶容量の増大に対する要求はさらに強まり
、これに応じたメモリセルの素子構造の微細化が要求さ
れる。メモリセル構造の微細化の要求に伴って、ＭＯＳ
トランジスタ１５の素子構造がさらに微細化される。 Ｍｏ８）−ランジスタ１５の微細化の１つの方法は、ゲ
ート長を短くすることであり、また他の方法は不純物領
域７の幅を縮小することである。ところが、上記のよう
なスタックドタイプメモリセルはＭＯＳトランジスタ１
５の一方の不純物領域７にキャパシタ１６の下部電極８
が直接コンタクトされている。したがって、不純物領域
７の幅を縮小すれば、キャパシタ１６の下部電極８と不
純物領域７とのコンタクト面積が縮小され、コンタクト
抵抗の増大を招く。したがって、不純物領域７の幅はキ
ャパシタ１６の下部電極８とのコンタクト特性によって
制限される。 ［００１０１また、ＭＯＳトランジスタ１５の他方の不
純物領域７にはビット線１４がコンタクトホール１２を
通して接続されている。層間絶縁層１９中に形成される
コンタクトホール１２はマスク合せを伴うフォトリソグ
ラフィおよびエツチング法を用いて形成される。したが
って、このビット線１４と接続される不純物領域７の幅
は、コンタクトホール１２形成時のマスク合せ誤差を吸
収し得るように広く形成される必要がある。 ［００１１１このように、従来のメモリセル構造では、
ＭＯＳトランジスタ１５の１対の不純物領域７．７の幅
を縮小化することが困難である。 ［００１２］さらに、ビット線１４はキャパシタ１６の
一ヒ方位置に延在し、かつそのコンタクト部が基板表面
位置まで達するような高段差部分に形成されている。し
たがって、このような高段差領域に微細な線幅でビット
線を形成することは、ビット線材料の被覆性が不十分と
なることおよびビット線材料のパターニングの精度が低
下することなどの点から好ましいものではない。 ［００１，３］したがって、この発明の目的は、メモリ
セルの構造が微細化された半導体記憶装置およびその製
造方法を提供することである。 ［００１４］さらに、この発明の目的は、ビット線の平
坦化が可能な半導体記憶装置およびその製造方法を提供
することである。 ［００１５］

【課題を解決するための手段】請求項１に係る半導体記
憶装置においては、第１導電型のシリコン基板の主表面
に素子分離絶縁膜を形成しており、素子分離絶縁膜に取
囲まれたシリコン基板の主表面上に単結晶シリコン層を
形成している。そして、この単結晶シリコン層表面には
メモリセルを構成するアクセス１ヘランジスタが形成さ
れている。アクセストランジスタは、単結晶シリコン層
表面に間を隔てて形成された１対の第２導電型不純物領
域と、ゲート絶縁膜を介して形成され、ワード線の一部
に接続されたゲート電極とを有している。アクセストラ
ンジスタの一方の第２導電型不純物領域にはキャパシタ
の第１電極層が接続されている。第１電極層の表面上に
は誘電体層が形成され、誘電体層の表面上には第２電極
層が形成されている。また、ビット線は素子分離絶縁膜
の表面に接して所定の方向に延びており、アクセストラ
ンジスタの他方の第２導電型不純物領域が形成された単
結晶シリコン層に連なって素子分離絶縁膜上に延在した
多結晶シリコン層を有している。 ［００１６］請求項２に係る半導体記憶装置は、請求項
１と同様にシリコン基板と、シリコン基板の主表面に形
成された素子分離絶縁膜と、素子分離絶縁膜に取囲まれ
たシリコン基板の主表面に形成された単結晶シリコン層
と、単結晶シリコン層の表面に形成されたアクセストラ
ンジスタとを有している。そして、アクセストランジス
タの一方の第２導電型不純物領域を形成された単結晶ジ
ノコン層に連なって素子分離絶縁膜上に延在した多結晶
シリコン層を有する導電層をさらに備える。キャパシタ
の第１電極層はこの導電層の表面に接続され、第１電極
層の表面上には誘電体層および第２電極層が形成されて
いる。また、アクセストランジスタの他方の第２導電型
不純物領域にはビット線接続されている。 （００１７］請求項３に係る半導体記憶装置の製造方法
は以下の工程を備える。まず、シリコン基板の主表面の
所定順域に素子分離絶縁膜を形成する。次に、シリコン
基板の主表面上に単結晶シリコン層を形成するとともに
、素子分離絶縁膜の表面上に単結晶シリコン層に連続す
る導電層を形成する。そして、導電層をバターニングす
ることにより素子分離絶縁膜上の所定方向に延びるビッ
ト線を形成する。さらに、単結晶シリコン層の表面上に
ゲート絶縁膜およびゲート電極を形成する。そしてゲー
ト電極をマスクとして単結晶シリコン層中に不純物を導
入して１対の不純物領域を形成する。さらに、素子分離
絶縁膜上に延在した導電層の表面にその一部が接続され
るように第１電極層を形成する。そして、第１電極層の
表面上に誘電体層および第２電極層を形成する。 ［００１８］

【作用】請求項１および請求項３に係る半導体記憶装置
は、シリコン基板表面上に形成される単結晶シリコン層
と、素子分離絶縁膜表面上に形成されるビット線とを連
続した同一の層で形成している。したがって、単結晶シ
リコン層に形成される不純物領域とビット線とのコンタ
クト形成のための工程を省略でき、不純物領域の幅を縮
小することができる。また、ビット線は基板表面近くに
形成されることにより高段差領域が形成されるのを防止
することができる。 ［００１９］請求項２および請求項３に係る半導体記憶
装置は、単結晶シリコン層に連続して素子分離絶縁膜上
に延びる導電層を用いてアクセストランジスタの不純物
領域とキャパシタの第１電極層とのコンタクトを得るよ
うに構成しており、これにより不純物領域の幅を縮小化
することができる。 ［００２０］

【実施例】以下、この発明の実施例について図を用いて
説明する。図１は、この発明の実施例によるＤＲＡＭの
メモリセルの平面図であり、図２および図３は、図１中
の切断線Ａ−Ａおよび切断線Ｂ−Ｂに沿った方向からの
断面構造図である。なお、図１には６ビツト分のメモリ
セルが示されている。 ［００２１１図１ないし図３を参照して、メモリセルア
レイには、相互に平行に延びる複数のビット線１４ａ、
１４ｂ、１４ｃと、これに直交する方向に互いに平行に
延びるワード線１７ａ、１７ｂが形成されている。ビッ
ト線１４ａ、１４ｂ、１４ｃはフィールド酸化膜３の表
面に接して所定の方向に延びた多結晶シリコン層１８と
、多結晶シリコン層の表面上に形成されたチタンシリサ
イド層６との２層構造を有している。ワード線１７ａ、
１７ｂは層間絶縁層１９を介してシリコン基板２の上方
位置に形成されている。そして、コンタクト部２０を通
してアクセストランジスタ１５のゲート電極５に接続さ
れている。このように、ビット線１４ａ、１４ｂ、１４
ｃとワード線１７ａ、１７ｂとの位置関係は、ビット線
１４ａ、１４ｂ、１４ｃがワード線１７ａ、１７ｂより
下層位置に配置されている。 ［００２２］平面的に見て、ワード線１７ａ、１７ｂと
ビット線１４ａ、１４ｂ、１４ｃとによって囲まれる領
域にメモリセル１ａ、１ｂ、１ｃ、１ｄ、１ｃ、１ｆが
配置されている。 ［００２３］シリコン基板２の主表面にはメモリセル１
ａ〜１ｆの主にアクセストランジスタ１５が形成される
素子形成順域を取囲むようにフィールド酸化膜３が形成
されている。このフィールド酸化膜３に囲まれたシリコ
ン基板２の表面上には固相エピタキシャル成長法により
形成された単結晶シリコン層２１が形成されている。単
結晶シリコン層２１は隣接するフィールド酸化膜３の上
部に延在する多結晶シリコン層１８と連続して同一層を
なしている。 ［００２４］メモリセル１ａ〜１ｆの各々は１つのアク
セストランジスタ１５と１つのキャパシタ１６とから構
成される。アクセストランジスタ１５は単結晶シリコン
層２１の表面に形成されたソース／トレインとなる１対
のｎ型不純物領域７ａ、７ｂと、ゲート絶縁膜４を介し
て形成されたゲート電極５とを備える。ｎ型不純物領域
７ａ、７ｂの各々は、相対的に低濃度の不純物領域と高
濃度の不純物領域からなるいわゆるＬＤＤ（Ｌｉｇｔｌ
ｙ　　Ｄｏｐｅｄ　　Ｄｒａｉｎ）構造を有している。 ゲート電極５は前述したようにコンタクト部２０を通し
てワード線１７ａ、１７ｂに接続されている。また、こ
のゲート電極５は互いに隣接する２つのメモリセルのア
クセストランジスタ１５のゲート電極が連結されており
、ワード線１７ａ、１７ｂのコンタクト部２０はこの２
つのアクセストランジスタ１５．１５のゲート電極５．
５に対して１つのコンタクトをとるように形成されてい
る。 また、ゲート電極５の上面および側面は絶縁膜１１ａ、
１１ｂ、ｌｌｃに覆われている。ゲート電極５の側壁に
形成されるサイドウオール絶縁膜１１ｂ、ｌｌｃは相互
にその膜厚が異なって形成されている。すなわち、キャ
パシタ１６が位置する側のサイドウオール絶縁膜１１ｂ
が他方のサイドウオール絶縁膜１１ｃに比べて厚く形成
されている。 ［００２５］キヤパシタ１６は多結晶シリコンなどの導
電材料からなる下部電極８と、上部電極１０との間に窒
化膜や酸化膜あるいはこれらの複合膜などの誘電材料か
らなる誘電体層９を積層して形成されている。そして、
キャパシタ１６の下部＠極８はフィールド酸化膜３の上
部において多結晶シリコン層１８およびチタンシリサイ
ド層６の２層構造からなるキャパシタ接続用の導電層２
２に接続されている。この導電層２２は単結晶シリコン
層２１に連袂した同一層で形成されている。キャパシタ
１６は、その一方がフィールド酸化膜３の上部に第１絶
縁層２３を介して延在し、その他端はゲート電極５の上
部を越えてビット線１４ａ〜１４ｃの上部に第２絶縁層
２４を介して延在している。 ［００２６］上記のようなメモリセル構造を用いると、
以下のような効果が得られる。まず、ビット線１４ａ〜
１４ｃとアクセストランジスタ１５のｎ型不純物領域７
ａとが同一層で連続的に接続されることにより、両者の
コンタクト領域を縮小化することができる。 ［００２７］また、ビット線１４ａ　〜１４ｃがフィー
ルド酸化膜３の表面に接して形成されることにより、高
段差部をなくしビット線の形成を容易にすることができ
る。 ［００２８］さらに、キャパシタ１６の下部＠極８とア
クセストランジスタ１５のｎ型不純物領域７ｂとが同一
層で連続的に接続されることにより、ビット線の場合と
同様に両者のコンタクト領域を縮小することができる。 さらに、キャパシタ１６の下部電極８とｎ型不純物領域
７ｂとはフィールド酸化膜３の上面に延在した導電層２
２を介してフィールド酸化膜３の上面で接続する構造を
構成したので、両者のコンタクト位置あるいはコンタク
ト面積を従来のものに比べて自由に設定することができ
る。 ［００２９］さらに、ビット線１４ａ〜１４Ｃがキャパ
シタ１６より低い位置に配置されたことにより、キャパ
シタ１６をビット線の上部にまで延在することかできる
。これによってキャパシタ１６の電荷蓄積容量を増大す
ることができる。 ［００３０］さらに、アクセストランジスタ１５のｎ型
不純物領域７ａ、７ｂの幅が縮小化されることによりソ
フトエラー耐性を向上することができる。ここで、ソフ
トエラーとはシリコン基板中にα線が入射された際に装
置が誤動作を生じる現象を言う。すなわち、α線がシリ
コン基板中に入射すると電子と正孔の対を発生させる。 そして、生成された電子がｎ型不純物領域７ｂに侵入し
キャパシタ１６内に捕えられる場合が生じる。仮にキャ
パシタ１６内部の電子が空の状態にこのような現象が生
じると、電子が空の状態から充足された状態に変化する
ことになり、情報の反転が生じる。これによってメモリ
の誤った情報が読出される。このようなソフトエラーの
発生は、ｎ型不純物領域７ａ、７ｂの接合部の表面積に
比例する。したがって、このｎ型不純物領域領域７ａ、
７ｂの幅が縮小される場合には、ソフトエラーの発生の
確率が低下し、ソフトエラー耐性が向上する。 ［００３１１次に、図１ないし図３に示されたメモリセ
ルの製造方法を図４ないし図１２を用いて説明する。 ［００３２］まず、図４を参照して、半導体基板２表面
にＬＯＧＯ３（Ｌｏｃａｌ　　０ｘｉｄａｔ　ｉｏｎ　
　ｏｆＳｉｌｉｃｏｎ）法を用いて厚いフィールド酸化
膜３を形成する。次に、たとえば減圧Ｃ〜’Ｄ（Ｃｈｅ
ｍｉｃａ　ｌ　　ＶａｐｏｒＤｅｐｏｓ　ｉ　ｔ　１ｏ
ｎ）法を用いて多結晶シリコン層１８を膜厚１５００オ
ングストロ一ム程度形成する。次に、シリコン（Ｓｉ）
あるいはゲルマニウム（Ｇ　ｅ　）イオン３０をイオン
注入法を用いて注入エネルギ１００ｋｅＶ、ドーズ量Ｉ
　Ｘ　１０”／ａｍ’の条件で注入し、多結晶シリコン
層１８をアモルファス化する。 ［００３３］次に、図５を参照して、窒素雰囲気中の炉
内でたとえば温度５５０℃で２時間、さらに温度８００
℃で３時間熱処理を施す。この熱処理工程により、シリ
コン基板２の表面に接したアモルファス領域は固相エピ
タキシャル成長により単結晶シリコン層２１となり、フ
ィールド酸化膜３上に位置するアモルファスシリコン層
は多結晶シリコン層１８となる。 ［００３４］さらに、図６を参照して、フォトリソグラ
フィ法およびエツチング法を用いて単結晶シリコン層２
１および多結晶シリコン層１８を所定の形状にパターニ
ングする。この工程によってビット線１４ａ〜１４ｃの
多結晶シリコン層１８およびキャパシタ１６に接続され
る導電層２２の多結晶シリコン層１８が形成される。さ
らに、たとえば減圧ＣＶＤ法を用いて酸化膜あるいは窒
化膜などの絶縁膜を堆積し、異方性エツチングを用いて
この絶縁膜を除去する。これにより多結晶シリコン層１
８の側壁に絶縁膜のサイドウオール２５が形成される。 ［００３５］次に、図７を参照して、単結晶シリコン層
２１の表面に熱酸化法または減圧ＣＶＤ法を用いて、た
とえば酸化膜などからなるゲート絶縁膜４を形成する。 さらに、その表面上にたとえば減圧ＣＶＤ法を用いてリ
ンなどの不純物がドープされた多結晶シリコン層５を形
成する。さらにその表面上に減圧ＣＶＤ法を用いて酸化
膜などの絶縁膜１１ａを形成する。その後、フォトリソ
グラフィ法およびエツチング法を用いて絶縁膜１１ａ、
多結晶シリコン層５を所定の形状にパターニングする。 それによりアクセストランジスタ１５のゲート電極５が
形成される。そして、絶縁膜１１ａに覆われたゲート電
極をマスクとして単結晶シリコン層２１中にたとえばリ
ン（Ｐ）を注入エネルギ５０ｋｅＶ、ドーズ量５×１０
１２〜１×１０１５／Ｃｍ２程度イオン注入し、ｎ型不
純物領域７ａ、７ｂの低濃度領域を形成する。 ［００３６］さらに、図８を参照して、たとえば減圧Ｃ
ＶＤ法を用いて酸化膜などの絶縁膜を基板表面上に形成
した後、この絶縁膜を異方性エツチングにより除去する
。このエツチング工程によってゲート電極５の側壁に絶
縁膜のサイドウオールｌｌｂ、ｌｌｃが形成される。 さらに、サイドウオール絶縁膜１１ｂ、ｌｌｃに覆われ
たゲート電極をマスクとして、たとえば砒素（Ａ　ｓ　
）を注入エネルギ５０ｋｅＶ、ドーズ量Ｉ　Ｘ　１０”
〜１×ＩＱＩ６／ｃｍ２程度イオン注入した後、熱処理
を行なう。 これによってアクセストランジスタ１５のｎ型不純物頭
域７ａ、７ｂの高濃度鎖酸が形成され、いわゆるＬ　Ｌ
）　Ｄ構造が完成する。 ［００３７］さらに、図９を参照して、半導体基板２の
表面上の前面にたとえばスパッタリング法を用いてチタ
ンなどの高融点金属層を形成する。その後、ランプアニ
ール法を用いて温度６００〜７００℃の熱処理を行ない
、シリコン層と接したチタン層を反応させる。これによ
りパターニングされた多結晶シリコン層１８の表面上お
よび単結晶シリコン層２１の露出した表面上にチタンシ
リサイド層６を形成する。また、フィールド酸化膜３あ
るいは池の絶縁膜１１ａ、１　］、　ｂ、ｌｌｃなどの
表面上に形成した未反応のチタン層をＮＨ，ｔ　ＯＨ／
ｆ十０２などの溶液を用いて除去する。さらに、ランプ
アニール法を用いて温度８００℃以上の熱処理を行なう
。 ［００３８］さらに、図１０を参照して、半導体基板２
の表面上の全面にたとえば減圧ＣＶＤ法を用いて酸化膜
などの絶縁膜を形成する。そして、レジストマクス２６
を用いてフォトリソグラフィ法およびエツチング法によ
り絶縁層を所定の形状にパターニングする。これによっ
て第１絶縁層２３および第２絶縁層２４を形成する。こ
のとき、ゲート電極５の一方の側壁に形成されたサイド
ウオールスペーサｌｌｂの表面にはさらに絶縁層が形成
される。これによってゲート電極５の両側の側壁には互
いに膜厚の異なるサイドウオール絶縁膜１１ｂ、ｌｌｃ
が形成される。 ［００３９］さらに、図１１を参照して、レジストマス
ク２６を除去した後、全面にたとえば減圧ＣＶＤ法を用
いて多結晶シリコン層を形成した後、所定の形状にパタ
ニングする。これによりキャパシタ１６の下部＠極８が
形成される。下部電極８はフィールド酸化膜３の上部に
おいてその表面に延在したチタンシリサイド層６と接続
される。 ［００４０１さらに、図１２を参照して、たとえば減圧
ＣＶＤ法を用いて窒化膜を全面に形成する。さらに、窒
化膜が形成された半導体基板２全体を酸化雰囲気中で加
熱処理し、窒化膜の表面上に酸化膜を形成する。これに
より窒化膜と酸化膜の２層構造からなる誘電体膜９を形
成する。さらに、たとえば減圧ＣＶＤ法を用いて多結晶
シリコン層を全面に形成する。そして、この多結晶シリ
コン層を所定の形状にパターニングすることによりキャ
パシタの上部電極１０が形成される。さらにはＣＶＤ法
を用いて酸化膜などの層間絶縁膜１９を形成する。さら
に、層間絶縁層１９の中にゲート電極５に達する開口部
（図示せず）を形成する。そして、この開口部の内部お
よび層間絶縁層の表面上に減圧ＣＶＤ法やスパッタリン
グ法を用いて多結晶シリコンあるいはアルミニウムなど
の導電層を形成し、所定の形状にパターニングする。こ
れによりワード線１７ａ〜１７ｃが形成される（図示せ
ず）。さらに、その上部を絶縁層２８で覆う。 ［００４１１以上の工程によりメモリセルが完成する。 次に、上記の製造工程の変形例について説明する。図１
３は、図６に示す工程の変形例である。図６の工程にお
いては、バタ一二シグされた多結晶シリコン層１８の側
壁に異方性エツチングを用いた絶縁膜のサイドウオール
２５を形成する方法が示されている。これに対して図１
３はパターニングされた多結晶シリコン層１８の間に選
択酸化法を用いて絶縁膜２７を形成する方法が示されて
いる。 ［００４２］なお、上記実施例においては、多結晶シリ
コン層をイオン注入法によってアモルファス化する方法
について説明したが、減圧ＣＶＤ法を用いて直接アモル
ファスシリコン層を形成する方法を用いても構わない。 また、ゲート電極の材料としては、リンドープの多結晶
シリコンに限らず、高融点金属シリサイドと多結晶シリ
コンとの積層膜や高融点金属シリサイド膜あるいは高融
点膜を用いても構わない。 ［００４３］さらに、多結晶シリコン層１８の表面上に
構成されるチタンシリサイド膜６は、特にチタンに限定
されるものではなく、他の高融点金属のシリサイドを用
いてもよい。さらに、選択ＣＶＤ法になどを用いて自己
整合的に高融点金属シリサイド膜を形成しても構わない
。 ［００４４］

【発明の効果】このように、請求項１に係る半導体記憶
装置は、シリコン基板上の単結晶シリコン層にアクセス
トランジスタを形成し、この単結晶シリコン層に連続す
る多結晶シリコン層をビット線として構成したことによ
り、ビット線コンタクト領域を縮小化しアクセストラン
ジスタの微細化構造を実現する。 ［００４５］また、請求項２に係る半導体記憶装置は、
シリコン基板上の単結晶シリコン層にアクセストランジ
スタを形成するとともにこの単結晶シリコン層に連続す
る導電層を素子分離絶縁膜の上部に延在させている。そ
して、その表面にキャパシタとのコンタクト部を配置す
ることにより、微細構造のアクセストランジスタを有す
る半導体記憶装置を実現することができる。 ［００４６］また、請求項３に係る半導体記憶装置の製
造方法では、上記の微細構造を有するアクセストランジ
スタを備えた半導体記憶装置を容易に製造することがで
きる。

【図面の簡単な説明】

【図１】この発明の実施例によるＤＲＡＭのメモリセル
の平面構造図である。

【図２】図１に示すメモリセルの切断線Ａ−Ａに沿った
方向からの断面構造図である。

【図３】図１に示すメモリセルの切断線Ｂ−Ｂに沿った
方向からの断面構造図である。

【図４】この発明によるＤＲＡ〜１のメモリセルの第１
製造工程図である。

【図５】この発明によるＤＲＡＭのメモリセルの第２製
造工程図である。

【図６】この発明によるＤＲＡＸＩのメモリセルの第３
製造工程図である。

【図７】この発明によるＤＲＡＭのメモリセルの第４製
造工程図である。

【図８】この発明によるＤＲＡＭのメモリセルの第５製
造工程図である。

【図９】この発明によるＤＲＡＳＩのメモリセルの第６
製造工程図である。

【図１０】この発明によるＤ　ＲＡＭのメモリセルの第
７製造工程図である。

【図１１】この発明によるＤＲＡＭのメモリセルの第８
製造工程図である。

【図１２】この発明によるＤＲＡＭのメモリセルの第９
製造工程図である。

【図１３】この発明によるＤＲＡ〜１の製造工程の変形
例を示す製造工程断面図である。

【図１４】−船釣なり　ＲＡ　Ｍの構成を示すブロック
図である。

【図１５】メモリセルの等価回路図である。

【図１６】従来のＤＲＡＳｉのメモリセルの断面構造図
である。

【符号の説明】

１ａ、１ｂ、１ｃ、１ｄ、１ｃ、１ｆ　メモリセル２　
半導体基板（シリコン基板） ３　フィールド酸化膜 ４　ゲート絶縁膜 ５　ゲート電極 ６　チタンシリサイド層 ７ａ、７ｂｎ型不純物領域 ８　下部電極 ９　誘電体層 １０　上部電極 １４ａ、１４ｂ、１４ｃ　　ビット線 １５　アクセストランジスタ １６　キャパシタ １７ａ、１７ｂ　　ワード線 １８　多結晶シリコン層 ２１　単結晶シリコン層 ２２　導電層

【図２】

【図１３】