DE4140173C2 - DRAM und Verfahren zu dessen Herstellung - Google Patents

Description

Die Erfindung bezieht sich auf einen DRAM mit Speicherzellen und ein Herstellungsverfahren für denselben.

In den letzten Jahren ist die Nachfrage nach Halbleiterspeichereinrichtungen infolge der Verbreitung von Informationsverarbeitungsgeräten wie Computern schnell angestiegen. Unter dem Aspekt einer verbesserten Funktionsfähigkeit gibt es einen großen Bedarf an Halbleiterspeichereinrichtungen großer Speicherkapazität und hoher Betriebsgeschwindigkeit. Dementsprechend wurden Möglichkeiten zu einer stetigen Erhöhung der Integrationsdichte und zur Erreichung hoher Ansprechgeschwindigkeiten und hoher Zuverlässigkeit von Halbleiterspeichereinrichtungen entwickelt.

Fig. 15 ist eine Querschnittsdarstellung des Aufbaus einer in dieser Druckschrift beschriebenen Speicherzelle vom Stapeltyp. Die Speicherzelle enthält einen MOS- Transistor 15 und einen Kondensator 16. Der MOS-Transistor 15 enthält ein Paar von n⁺-Störstellengebieten 7 und eine durch einen Teil einer Wortleitung 17 gebildete Gateelektrode 17. Der Kondensator 16 hat eine Schichtstruktur aus einer unteren Elektrode 8, einer dielektrischen Schicht 9 und einer oberen Elektrode 10. Die untere Elektrode 8 des Kondensators 16 ist mit einem der n⁺-Störstellengebiete 7 des MOS-Tansistors 15 verbunden. Ein Ende des Kondensators 16 erstreckt sich über die Gateelektrode 17 des MOS-Transistors 15, und das andere Ende erstreckt sich über eine Feldoxidschicht 3. Durch die Ausbil­ dung des Kondensators 16 in einer solchen abgestuften Konfi­ guration wird beabsichtigt, die Kapazität zum Speichern elek­ trischer Ladungen durch Erhöhung der einander gegenüberlie­ genden Flächen der unteren Elektrode 8 und der oberen Elektrode 10 zu erhöhen. Eine Bitleitung 14 ist mit dem anderen n⁺-Stör­ stellengebiet 7 des MOS-Transistors 15 verbunden. Die Bitlei­ tung 14 ist über dem Kondensator 16 mit einem Zwischenschicht­ isolierfilm 19 dazwischen angeordnet. Die Bitleitung 14 ist mit dem n⁺-Störstellengebiet 7 durch ein im Zwischenschicht­ isolierfilm 19 gebildetes Kontaktloch 12 verbunden.

In den letzten Jahren wurde jedoch immer dringlicher eine erhöhte Speicherkapazität von DRAM gewünscht, und dementsprechend ist eine Miniaturisierung des Elementaufbaus der Speicherzellen erforderlich. Mit dem Erfordernis der Miniaturisierung der Speicherzellstruktur wird auch der Elementaufbau des MOS-Transistors 15 weiter miniaturisiert. Ein Weg zur Miniaturisierung des MOS-Transistors 15 ist die Verkürzung der Gatelänge, und ein anderer Weg ist die Verringerung der Breite der Störstellengebiete 7. Bei einer Speicherzelle vom Stapeltyp, wie oben erwähnt ist, ist jedoch die untere Elektrode 8 des Kondensators 16 direkt im Kontakt mit einem der Störstellengebiete 7 des MOS-Transistors 15. Daher verringert sich, wenn die Breite des Störstellengebietes 7 verringert wird, die Kontaktfläche zwischen der unteren Elektrode 8 des Kondensators 16 und dem Störstellengebiet 7, was zu einer Erhöhung des Kontaktwiderstandes führt. Demnach richtet sich die Breite der Störstellengebiete 7 nach den Eigenschaften ihres Kontakts mit der unteren Elektrode 8 des Kondensators 16. Wenn die Breite des Störstellengebietes 7 groß ist, taucht das Problem der "soft errors" auf. Ein "soft error" ist eine Erscheinung, der zufolge, wenn α-Strahlen in das Siliziumsubstrat eintreten, eine Fehlfunktion der Einrichtung verursacht wird. Wenn α-Strahlen in das Siliziumsubstrat eintreten, werden Elektronen-Loch-Paare generiert. Die erzeugten Elektronen treten in das n-Störstellengebiet 7 ein und werden innerhalb des Kondensators 16 eingefangen. Tritt diese Erscheinung auf, wenn sich im Kondensator 16 kein Elektron befindet, wechselt er von einem Zustand ohne Elektronen in einen Zustand mit Elektronen, und es wird eine Informationsumkehr bewirkt, so daß aus den Speicherzellen eine fehlerhafte Information ausgelesen wird. Das Auftreten von "soft errors" ist proportional zur Größe der Oberfläche der n- Störstellengebiete 7, 7.

Die Bitleitung 14 ist mit dem anderen Störstellengebiet 7 des MOS-Transistors 15 über das Kontaktloch 12 verbunden. Das im Zwischenschichtisolierfilm 19 gebildete Kontaktloch 12 wird durch Photolithographie unter Einschluß einer Maskenausrichtung und ein Ätzverfahren gebildet. Die Breite des mit der Bitleitung 14 verbundenen Störstellengebietes 7 muß deshalb groß genug gemacht werden, um Fehler bei der Maskenausrichtung während der Bildung des Kontaktloches 12 auszugleichen.

Wie oben festgestellt, ist es beim herkömmlichen Speicherzellaufbau schwierig, die Breite des Paars von Störstellengebieten 7, 7 des MOS-Transistors 15 zu verringern. Außerdem ist die Bitleitung 14 in einem solch stark abgestuften Abschnitt gebildet, daß sie sich über den Kondensator 16 erstreckt und der Kontaktabschnitt das Niveau des Halbleitersubstrates erreicht. Es ist daher nicht wünschenswert, in einem solch stark abgestuften Gebiet eine Bitleitung mit verkleinerter Linienbreite zu bilden, da die Bedeckung durch das Bitleitungsmaterial dann unzureichend wird und die Genauigkeit bei der Strukturierung des Bitleitungsmaterials absinkt.

Aus IEEE Transactions on Electron Devices, Band 37, Nr. 3, März 1990, Seiten 737 bis 743 ist ein gattungsgemäßer DRAM bekannt. Der DRAM weist Speicherzellen mit jeweils einem Transistor und einem Kondensator auf. Es ist ein Siliziumsubstrat eines ersten Leitungstypes mit einer Hauptoberfläche vorgesehen, in der der Transistor mit zwei Störstellengebieten eines zweiten Leitungstypes, mit einer Gateisolierschicht dazwischen und einer Gateelektrode darauf gebildet ist. Der Kondensator weist eine erste Elektrodenschicht auf, die mit einem Störstellengebiet des Transistors verbunden ist, auf der ersten Elektrodenschicht ist eine dielektrische Schicht und darauf eine zweite Elektrodenschicht gebildet. Mit dem anderen Störstellengebiet ist direkt eine Bitleitung verbunden.

Bei einer Miniaturisierung des bekannten DRAM besteht die Gefahr, daß die Störstellengebiete zu klein werden und daher der Kontakt zwischen der Bitleitung und dem einen Störstellengebiet und der Kontakt der ersten Elektrodenschicht des Kondensators mit dem anderen Störstellengebiet verschlechtert werden.

Es ist daher Aufgabe der vorliegenden Erfindung, einen DRAM mit Speicherzellen zu schaffen, bei dem eine hohe Integration möglich ist, wobei jedoch der Kontakt zwischen den Source/Drain-Gebieten des Kondensators der Speicherzellen und den zugehörigen Elektroden nicht verschlechtert und gleichzeitig eine Immunität standsfähigkeit gegen sogenannte "soft errors" verbessert werden soll. Desweiteren soll ein Verfahren zum Herstellen eines derartigen DRAMs angegeben werden.

Diese Aufgabe wird durch einen DRAM mit Speicherzellen gelöst, wie er durch die Merkmale des Patentanspruches 1 bestimmt ist.

Beim oben beschriebenen DRAM sind die auf der Oberfläche des Siliziumsubstrates gebildete einkristalline Siliziumschicht und die auf der Oberfläche des Isolationsgebietes gebildete Bitleitung durch eine gemeinsame zusammenhängende Schicht gebildet. Daher ist es möglich, den Schritt der Bildung eines Kontakts zwischen dem in der einkristallinen Siliziumschicht auszubildenden Störstellengebiet und der Bitleitung zu vermeiden und die Breite des Störstellengebietes zu verringern. Außerdem ist die Bitleitung nahe zur Oberfläche des Substrates gebildet, so daß es möglich ist, die Bildung eines Gebietes mit großem Höhenunterschied zu vermeiden.

Nach der Erfindung weist ein Verfahren zur Herstellung eines DRAM die Merkmale des Patentanspruches 9 auf.

Bevorzugte Ausgestaltungen der Erfindung sind in den jeweiligen Unteransprüchen angegeben.

Es folgt die Erläuterung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Draufsicht des Aufbaus der Speicherzellen in einem DRAM entsprechend einer Ausführungsform der Erfindung,

Fig. 2 eine Querschnittsdarstellung des Aufbaus der in Fig. 1 gezeigten Speicherzellen, von einer Richtung entlang der Schnittebene A-A gesehen,

Fig. 3 eine Querschnittsdarstellung des Aufbaus der in Fig. 1 gezeigten Speicherzellen, aus einer Richtung längs der Schnittebene B-B gesehen,

Fig. 4 bis 13 Querschnittsdarstellungen des Aufbaus der in Fig. 2 gezeigten Speicherzelle während des Herstellungsprozesses,

Fig. 14 eine Querschnittsdarstellung des Aufbaus einer abgewandelten Ausführungsform im Herstellungs­ verfahren, und

Fig. 15 eine Querschnittsdarstellung des Aufbaus einer Speicherzelle bei einem herkömmlichen DRAM.

Fig. 1 zeigt Speicherzellen, die 6 Bit entsprechen. Wie die Fig. 1 bis 3 zeigen, ist eine Mehrzahl von Bitleitungen 14a, 14b, 14c, die sich parallel zueinander erstrecken, und Wortlei­ tungen 17a, (zweite leitende Schicht) 17b, die sich parallel zueinander und in einer Rich­ tung senkrecht zu den Bitleitungen 14a, 14b und 14c erstrecken, gebildet. Die Bitleitungen 14a, 14b und 14c haben Zweifach- Schichtstruktur aus einer polykristallinen Siliziumschicht 18, die sich in eine vorbestimmte Richtung in Kontakt mit der Oberfläche einer Feldoxidschicht 3 erstreckt, und einer Titansilizidschicht 6, die auf der Oberfläche der polykri­ stallinen Siliziumschicht gebildet ist. Die Wortleitungen 17a und 17b sind über dem Siliziumsubstrat 2 mit einem dazwischen gelegten Zwischenschichtisolierfilm 19 gebildet. Sie sind mit einer Gateelektrode 5 eines Zugriffstransistors 15 über einen Kontaktabschnitt 20 verbunden. Wie oben erwähnt, sind die Bitleitungen 14a, 14b und 14c unterhalb der Wortleitungen 17a und 17b angeordnet.

Wie in der Draufsicht zu erkennen, sind Speicherzellen 1a, 1b, 1c, 1d und 1f in den durch die Wortleitungen 17a und 17b und die Bitleitungen 14a, 14b und 14c eingeschlossenen Gebieten angeordnet.

Die Feldoxidschicht 3 ist auf der Hauptoberfläche des Silizium­ substrates 2 derart angeordnet, daß sie Elementbildungsgebiete, wo die Zugriffstransistoren 15 der Speicherzellen 1a bis 1f hauptsächlich gebildet sind, umschließt. Die Feldoxidschicht 3 isoliert benachbarte Speicherzellen 1a bis 1f voneinander. Nach Fig. 1 ist die zwischen den Speicherzellen 1c und 1d angeordnete Feldoxidschicht 3 jedoch nicht diejenige, die zur Isolation zwischen den Speicherzellen 1c und 1d erforderlich ist. Dieses Gebiet der Feldoxidschicht 3 ist dazu vorgesehen, daß die Bitleitung 14b auf niedrigem Niveau in der Nähe der Oberfläche des Substrates gebildet wird. Eine einkristalline Siliziumschicht 21 ist auf der Oberfläche des Silizium­ substrates 2, umschlossen durch die Feldoxidschicht 3, durch ein epitaktisches Festphasen-Aufwachsverfahren gebildet. Die einkristalline Siliziumschicht 21 erstreckt sich zu einer polykristallinen Siliziumschicht (erste leitende Schicht) 18 hin, die sich benachbart zur einkristallinen Siliziumschicht 21 unter Bildung einer zusammenhängenden Schicht über die Feldoxidschicht 3 erstreckt.

Jede der Speicherzellen 1a bis 1f wird durch einen Zugriffstransistor 15 und einen Kondensator 16 gebildet. Der Zugriffstransistor 15 enthält ein Paar von n-Störstellengebiete 7a und 7b, die eine Source/Drain sein sollen, in der Oberfläche der einkristallinen Siliziumschicht 21 und eine Gateelektrode 5, die über der Gateisolierschicht 4 gebildet ist. Jedes der n- Störstellengebiete 7a, 7b hat eine sogenannte LDD (schwach dotierte Drain)-Struktur, das heißt es enthält ein Störstellengebiet relativ niedriger Konzentration und ein Störstellengebiet hoher Konzentration. Wie oben festgestellt, ist die Gateelektrode 5 über den Kontaktabschnitt 20 mit den Wortleitungen 17a und 17b verbunden. Diese Gateelektrode 5 ist durch die Gateelektroden der Zugriffstransistoren 15, 15 zweier benachbarter Speicherzellen gebildet. Die Wortleitungen 17a und 17b sind über einem Kontaktabschnitt 20 in Kontakt mit den Gateelektroden 5 der beiden Zugriffstransistoren 15. Die obere und die seitlichen Oberflächen der Gateelektrode 5 sind mit Isolierschichten 11a, 11b und 11c bedeckt. Die Seitenwand­ isolierschichten 11b und 11c sind auf den Seitenwänden der Gateelektrode 5 gebildet und weisen unterschiedliche Dicke auf. Die Seitenwandisolierschicht 11b auf der Seite des Konden­ sators 16 ist dicker ausgebildet als die andere Seitenwand­ isolierschicht 11c.

Der Kondensator 16 ist so aufgebaut, daß eine dielektrische Schicht 9, die ein dielektrisches Material wie eine Nitridschicht, eine Oxidschicht oder eine zusammengesetzte Schicht aus diesen aufweist, zwischen eine untere Elektrode 8 und eine obere Elektrode 10, die leitendes Material wie polykristallines Silizium aufweisen, angeordnet ist. Die untere Elektrode 8 des Kondensators 16 ist mit einer leitenden Schicht 22 zum Anschluß des Kondensators mit einer doppelten Schichtstruktur aus der polykristallinen Siliziumschicht 8 und der Titansilizidschicht 6 über der Feldoxidschicht 3 verbunden. Diese leitende Schicht 22 ist eine zusammenhängende Schicht, die sich zur einkristallinen Siliziumschicht 21 erstreckt. Ein Ende des Kondensators 16 erstreckt sich über die Feldoxid­ schicht 3 mit einer dazwischengelegten ersten Isolierschicht 23, und das andere Ende reicht über die Gateelektrode 5 und erstreckt sich über die Bitleitungen 14a bis 14c mit einer dazwischengelegten zweiten Isolierschicht 24.

Mit dem oben beschriebenen Speicherzellaufbau können die unten beschriebenen Effekte erreicht werden.

Die Bitleitungen 14a bis 14c erstrecken sich zusammenhängend zum n-Störstellengebiet 7a des Zugriffstransistors 15 als eine Schicht, so daß ihr Kontaktgebiet verkleinert werden kann.

Die Bildung der Bitleitungen 14a bis 14c in Kontakt mit der Oberfläche der Feldoxidschicht 3 erleichtert die Bildung der Bitleitungen, indem ein stark abgestufter Abschnitt vermieden wird.

Weiterhin erstreckt sich die untere Elektrode 8 des Konden­ sators 16 zusammenhängend als eine Schicht zum n-Störstel­ lengebiet 7b des Zugriffstransistor 15, so daß ihr Kontakt­ gebiet, ähnlich wie im Falle der Bitleitung, verkleinert werden kann. Darüber hinaus kann, da die untere Elektrode 8 des Kondensators 16 und das n-Störstellengebiet 7b miteinander über der Feldoxidschicht 3 mit der sich auf der oberen Oberfläche der Feldoxidschicht 3 erstreckenden leitenden Schicht 22 dazwischen verbunden sind, ihre Kontaktposition oder Kontaktfläche gegenüber der herkömmlichen Einrichtung freier bestimmt werden.

Die Bitleitungen 14a bis 14c sind unter dem Kondensator 16 angeordnet, so daß der Kondensator 16 sich über die Bitleitungen erstrecken kann, wodurch es möglich wird, die Kapazität zum Speichern elektrischer Ladungen des Kondensators 16 zu erhöhen.

Desweiteren ermöglicht die Verringerung der Breite des n- Störstellengebiete 7a und 7b des Zugriffstransistors 15 eine Erhöhung der Beständigkeit gegenüber "soft errors".

Im folgenden wird unter Bezugnahme auf die Fig. 4 bis 13 ein Verfahren zur Herstellung der in Fig. 1 bis 3 gezeigten Speicherzellen beschrieben.

Zuerst wird, wie in Fig. 4 gezeigt, die dicke Feldoxidschicht 3 auf der Oberfläche des Halbleitersubstrates 2 unter Nutzung des LOCOS (Lokale Oxidation von Silizium)-Verfahrens gebildet. Dann wird unter Nutzung beispielsweise eines Niederdruck-CVD (Chemischen Gasphasenabscheidungs)-Verfahrens die polykristalline Siliziumschicht 18 mit einer Dicke in der Größenordnung von 1500 Å gebildet. Nachfolgend werden Silizium (Si)- oder Germanium (Ge)-Ionen 30 unter den Bedingungen einer Implantationsenergie von 100 keV und einer Dosis von 1× 10¹⁶/cm² unter Nutzung eines Ionenimplantationsverfahrens implantiert, um die polykristalline Siliziumschicht 18 in den amorphen Zustand zu überführen.

Wie nun Fig. 5 zeigt, wird eine Wärmebehandlung beispielsweise bei einer Temperatur von 550°C während zwei Stunden und zusätzlich bei 800°C während drei Stunden in einem Ofen in einer Stickstoffatmosphäre angewandt. Im Ergebnis dieser Wärmebehandlungsschritte wird das amorphe Gebiet im Kontakt mit der Oberfläche des Siliziumsubstrates 2 durch epitaktisches Festphasenaufwachsen eine einkristalline Siliziumschicht 21, und die amorphe Siliziumschicht auf der Feldoxidschicht 3 wird zur polykristallinen Siliziumschicht 18.

Weiter werden, wie Fig. 6 zeigt, die einkristalline Silizium­ schicht 21 und die polykristalline Siliziumschicht 18 unter Nutzung eines photolithographischen Verfahrens und eines Ätzverfahrens in eine vorbestimmte Konfiguration gemustert. Durch dieses Verfahren werden die polykristalline Siliziumschicht 18 der Bitleitungen 14a bis 14c und die polykristalline Siliziumschicht 18 als leitende Schicht 22, die mit dem Kondensator 16 verbunden ist, gebildet. Weiter werden eine isolierende Schicht wie eine Oxidschicht oder eine Nitridschicht unter Nutzung beispielsweise eines Niederdruck- CVD-Verfahrens abgeschieden, und dann wird diese isolierende Schicht unter Verwendung eines anisotropen Ätzverfahrens (teilweise) entfernt, so daß Seitenwände 25 der Isolierschicht auf den Seitenwänden der polykristallinen Siliziumschicht 18 gebildet werden.

Wie Fig. 7 zeigt, wird auf der Oberfläche der einkristallinen Siliziumschicht 21 unter Nutzung eines thermischen Oxidations­ verfahrens oder des Niederdruck-CVD-Verfahrens die Gateisolier­ schicht 4, die beispielsweise eine Oxidschicht usw. enthält, gebildet. Auf deren Oberfläche wird weiterhin die polykristal­ line Siliziumschicht 5, die mit Verunreinigungen wie beispiels­ weise Phosphor dotiert ist, unter Nutzung des Niederdruck-CVD- Verfahrens gebildet. Die Isolierschicht 11a, wie etwa eine Oxidschicht, wird unter Nutzung des Niederdruck-CVD-Verfahrens auf deren Oberfläche gebildet. Danach werden die Isolierschicht 11a und die polykristalline Siliziumschicht 5 unter Nutzung eines photolithographischen und eines Ätzverfahrens in eine vorbestimmte Konfiguration gemustert. Im Ergebnis dessen ist die Gateelektrode 5 des Zugriffstransistors 15 gebildet. Dann wird beispielsweise Phosphor (P) mit einer Implantationsenergie von 50 keV und einer Dosis in der Größenordnung von 5×10¹² bis 1× 10¹⁵/cm² unter Nutzung der mit der Isolierschicht 11a bedeckten Gateelektrode als Maske in die einkristalline Si­ liziumschicht 21 implantiert, um die n-Störstellengebiete 7a, 7b niedriger Konzentration zu bilden.

Wie Fig. 8 zeigt, wird eine Isolierschicht, wie etwa eine Oxidschicht, auf der Oberfläche des Substrates unter Nutzung beispielsweise des Niederdruck-CVD-Verfahrens gebildet, und dann wird diese Isolierschicht durch anisotropes Ätzen wieder (teilweise) entfernt. Dieser Ätzvorgang führt zur Bildung der Seitenwände 11b, 11c der Isolierschicht auf den Seitenwänden der Gateelektrode 5. Weiterhin wird beispielsweise Arsen (As) mit einer Implantationsenergie von 50 keV und einer Dosis in der Größenordnung von 1×10¹⁵ bis 1×10¹⁶/cm^-2 unter Nutzung der mit den Seitenwandisolierschichten 11b, 11c bedeckten Gateelektrode als Maske implantiert, und dann wird eine Wärme­ behandlung ausgeführt. Im Ergebnis dessen sind die n-Störstel­ lengebiete 7a, 7b hoher Konzentration des Zugriffstransistors 15 gebildet, und damit ist die sogenannte LDD-Struktur fertig­ gestellt.

Wie Fig. 9 zeigt, wird eine Metallschicht mit hohem Schmelz­ punkt 6a (etwa aus Titan) auf der gesamten Oberfläche des Halb­ leitersubstrates 2 unter Nutzung beispielsweise eines Sputter­ verfahrens gebildet. Danach wird unter Nutzung eines Lampentem­ perverfahrens eine Wärmebehandlung bei einer Temperatur von 600 bis 700°C ausgeführt, um die in Kontakt mit der Siliziumschicht stehende Titanschicht zu einer Reaktion zu bringen.

Wie Fig. 10 zeigt, ist im Ergebnis des Lampentemperschrittes auf der Oberfläche der gemusterten polykristallinen Silizium­ schicht 18 und der freigelegten Oberfläche der einkristallinen Siliziumschicht 21 eine Titansilizidschicht 6 gebildet. Die auf der Oberfläche der Feldoxidschicht 3 bzw. der anderen Isolier­ schichten 11a, 11b, 11c usw. gebildete Titanschicht, die nicht reagiert hat, wird durch eine Lösung wie NH₄OH/H₂O₂ o. ä. ent­ fernt. Danach wird eine Wärmebehandlung bei einer Temperatur von 800°C oder darüber unter Anwendung des Lampentemperverfah­ rens ausgeführt.

Wie Fig. 11 zeigt, wird auf der gesamten Oberfläche des Halb­ leitersubstrates 2 unter Anwendung beispielweise des Niederdruck-CVD-Verfahrens eine Isolierschicht, wie etwa eine Oxidschicht, gebildet. Dann wird die Isolierschicht unter Nutzung einer Resistmaske 26 durch ein photolithographisches und ein Ätzverfahren in eine vorbestimmte Konfiguration gemu­ stert. Im Ergebnis dessen werden die erste Isolierschicht 23 und die zweite Isolierschicht 24 gebildet. Zu diesem Zeitpunkt wird auf der Oberfläche des auf einer der Seitenwände der Gateelektrode 5 gebildeten Seitenwand-Spacers 11b eine weitere Isolierschicht gebildet, so daß die Seitenwand-Isolierschichten 11b, 11c mit unterschiedlicher Dicke auf den Seitenwänden auf beiden Seiten der Gateelektrode 5 gebildet sind.

Wie Fig. 12 zeigt, wird nach dem Entfernen der Resistmaske 26 eine polykristalline Siliziumschicht über der gesamten Oberfläche unter Anwendung beispielsweise des Niederdruck-CVD- Verfahrens gebildet und dann in eine vorbestimmte Konfiguration gemustert, so daß die untere Elektrode 8 des Kondensators 16 gebildet wird. Über der Feldoxidschicht 3 ist die untere Elektrode 8 mit der Titansilizidschicht 6, die sich über der Oberfläche der Feldoxidschicht 3 erstreckt, verbunden.

Wie Fig. 13 zeigt, wird auf der gesamten Oberfläche unter Nutzung beispielsweise des Niederdruck-CVD-Verfahrens eine Ni­ tridschicht gebildet. Das ganze Halbleitersubstrat 2 mit der darüber gebildeten Nitridschicht wird in einer Oxidationsat­ mosphäre erwärmt, um auf der Oberfläche der Nitridschicht eine Oxidschicht zu bilden, so daß eine dielektrische Schicht 9 mit einer Zweischicht-Struktur aus einer Nitridschicht und einer Oxidschicht gebildet wird. Weiter wird auf der gesamten Ober­ fläche unter Nutzung beispielsweise des Niederdruck-CVD-Ver­ fahrens eine polykristalline Siliziumschicht gebildet. Anschließend wird diese polykristalline Siliziumschicht in eine vorbestimmte Konfiguration gemustert, so daß die obere Elektrode 10 des Kondensators entsteht. Danach wird unter Nutzung des CVD-Verfahrens ein Zwischenschichtisolierfilm 19, etwa eine Oxidschicht, gebildet. Danach wird ein Öffnungsab­ schnitt 20 (vgl. Fig. 3), der die Gateelektrode 5 erreicht, im Zwischenschichtisolierfilm 19 gebildet. Dann wird innerhalb dieses Öffnungsbereiches 20 und auf der Oberfläche des Zwi­ schenschichtisolierfilms 19 eine leitende Schicht, etwa aus polykristallinem Silizium oder Aluminium o. ä. unter Anwendung des Niederdruck-CVD-Verfahrens oder eines Sputterverfahrens ge­ bildet und in eine vorbestimmte Konfiguration gemustert. Im Ergebnis dessen werden die Wortleitungen 17a bis 17b gebildet. Dann wird deren oberer Teil mit einer Isolierschicht 28 bedeckt.

Damit sind nach dem oben beschriebenen Prozeß die Speicherzel­ len fertiggestellt.

Im folgenden wird eine abgewandelte Ausführungsform des darge­ stellten Herstellungsprozesses beschrieben. Fig. 14 zeigt eine Abwandlung des in Fig. 6 gezeigten Schrittes. Bei dem in Fig. 6 gezeigten Schritt wird die Seitenwand 25 aus der Isolier­ schicht auf der Seitenwand der gemusterten polykristallinen Siliziumschicht 18 durch anisotropes Ätzen gebildet. Im Gegen­ satz dazu wird nach Fig. 14 eine Isolierschicht 27 zwischen den gemusterten polykristallinen Siliziumschichten 18 unter Nutzung eines selektiven Oxidationsverfahrens gebildet.

Obgleich ein Verfahren beschrieben wurde, bei dem die polykri­ stalline Siliziumschicht durch ein Ionenimplantationsverfahren in den amorphen Zustand überführt wird, kann das Verfahren auch so ausgestaltet sein, daß eine amorphe Siliziumschicht direkt durch Anwendung des Niederdruck-CVD-Verfahrens gebildet wird. Als Material für die Gateelektrode kommt nicht nur mit Phosphor dotiertes polykristallines Silizium in Frage, sondern diese kann auch eine Schichtstruktur aus einem Metallsilizid mit hohem Schmelzpunkt und polykristallinem Silizium, eine Metall­ silizidschicht mit hohem Schmelzpunkt oder allgemein eine Schicht mit hohem Schmelzpunkt aufweisen.

Die beschriebene, auf der Oberfläche der polykristallinen Siliziumschicht 18 gebildete Titansilizidschicht 6 muß nicht aus Titansilizid bestehen, sondern es kann ein Silizid eines anderen Metalls mit hohen Schmelzpunkt verwendet werden. Eine Metallsilizidschicht mit hohen Schmelzpunkt kann unter Nutzung des selektiven CVD-Verfahrens usw. in selbstausrichtender Weise gebildet werden.

Claims (12)

1. DRAM mit Speicherzellen, die jeweils einen Transistor (15) und einen Kondensator (16) aufweisen, mit
einem Siliziumsubstrat (2) eines ersten Leitungstyps,
einer auf dem Siliziumsubstrat (2) im Bereich des Transistors (15) gebildeten einkristallinen Siliziumschicht (21),
mit einem ersten und einem zweiten Störstellengebiet (7a, 7b) eines zweiten Leitungstyps des Transistors (15), die voneinander getrennt in der Oberfläche der einkristallinen Siliziumschicht (21) angeordnet sind, einer Gateisolierschicht (4) auf der Oberfläche der einkristallinen Siliziumschicht und einer Gateelektrode (5) auf der Gateisolierschicht zwischen dem ersten und dem zweiten Störstellengebiet (7a, 7b),
mit einer ersten Elektrodenschicht (8) des Kondensators (16), die mit dem ersten Störstellengebiet (7b) des Transistors (15) verbunden ist, einer auf der Oberfläche der ersten Elektrodenschicht (8) gebildeten dielektrischen Schicht (9) und einer auf der Oberfläche der dielektrischen Schicht gebildeten zweiten Elektrodenschicht (10),
und mit einer Bitleitung (14b) mit einer ersten leitenden Schicht (18) aus polykristallinen Silizium, die als gemeinsame Schicht mit der einkristallinen Siliziumschicht (21) gebildet ist.

2. DRAM nach Anspruch 1, gekennzeichnet durch eine zweite leitende Schicht (17b) in Kontakt mit der Gateelektrode (5).

3. DRAM nach Anspruch 2, gekennzeichnet durch ein Isolationsgebiet (3) auf dem Siliziumsubstrat (2), wobei die zweite leitende Schicht (17b) eine Wortleitung ist und die in Kontakt mit dem zweiten Störstellengebiet (7a) stehende Bitleitung (14b) einen auf der Oberfläche des Isolationsgebietes (3) liegenden Abschnitt (14a, c) aufweist.

4. DRAM nach einem der Ansprüche 1 bis 3, gekennzeichnet durch eine dritte leitende Schicht (22), die eine als gemeinsame Schicht mit der einkristallinen Siliziumschicht (21) gebildete polykristalline Siliziumschicht aufweist und in Kontakt mit dem zweiten Störstellengebiet (7b) des Transistors (15) steht und über dem Isolationsgebiet (3) gebildet ist, wobei die erste Elektrodenschicht (8) des Kondensators (16) mit der dritten leitenden Schicht (22) über dem Isolationsgebiet verbunden ist.

5. DRAM nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Wortleitung oberhalb der Bitleitung (14b) und sich in eine Richtung senkrecht zur Bitleitung erstreckend gebildet und mit der Gateelektrode (5) durch einen ersten Zwischenschichtisolierfilm (19), der zwischen der Gateelektrode (5) des Transistors (15) und der Wortleitung (17b) gebildet ist, gebildete Öffnung verbunden ist.

6. DRAM nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Kondensator (16) sich mit einem dazwischengelegten zweiten Zwischenschichtisolierfilm (24) über die Bitleitung (14b) erstreckt.

7. DRAM nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Bitleitung (14b) eine hochschmelzende Metallsilizidschicht (6) auf der Oberfläche der polykristallinen Siliziumschicht (18) aufweist.

8. DRAM nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß die dritte leitende Schicht (22) eine Metallsilizidschicht mit hohem Schmelzpunkt (6) auf der Oberfläche der polykristallinen Silizium der ersten leitenden Schicht (18) aufweist und die erste Elektrodenschicht (8) des Kondensators (16) mit der Metallsilizidschicht mit hohem Schmelzpunkt (6) verbunden ist.

9. Verfahren zur Herstellung einer Halbleiterspeichereinrichtung mit Speicherzellen, die jeweils einen Transistor und einen Kondensator aufweisen, mit den Schritten:
Bilden mehrerer Isolationsgebiete (3) in vorbestimmten Gebieten auf einem Siliziumsubstrat (2),
Bilden einer einkristallinen Siliziumschicht (21) auf dem Siliziumsubstrat (2) und Bilden von sich zu einkristallinen Siliziumschicht (21) hin erstreckenden, leitenden Schichten (18) auf den Isolationsgebieten (3),
Bilden von sich in eine vorbestimmte Richtung über den Isolationsgebieten (3) ein erstes erstreckenden Bitleitungen (14b) durch Markieren der ersten leitenden Schicht (18),
Bilden einer Gateisolierschicht (4) und einer Gateelektrode (5) auf der einkristallinen Siliziumschicht (21) zweiten den benachbarten Isolationsgebieten (3),
Implantieren von Störstellen in die einkristalline Siliziumschicht (21) unter Nutzung der Gateelektrode (5) als Maske zur Bildung eines Paares von Störstellengebieten (7a, 7b),
Bilden einer ersten Elektrodenschicht (8), die zum Teil mit der leitenden Schicht (18) über dem Isolationsgebiet (3) verbunden ist,
Bilden einer dielektrischen Schicht (9) auf der Oberfläche der ersten Elektrodenschicht (8),
Bilden einer zweiten Elektrodenschicht (10) auf der Oberfläche der dielektrischen Schicht (9).

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß nach dem Bilden einer amorphen Siliziumschicht auf dem Siliziumsubstrat und den Oberflächen der Isolationsgebiete (3) durch Wärmebehandlung auf die amorphe Siliziumschicht eine einkristalline Siliziumschicht (21) auf dem Siliziumsubstrat und eine polykristalline Siliziumschicht auf den Isolationsgebieten (3) zur gleichen Zeit gebildet werden.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die amorphe Schicht durch Aufbringung einer polykristallinen Siliziumschicht auf dem Siliziumsubstrat und den Oberflächen der Isolationsgebiete (3) und durch Umwandeln der polykristallinen Siliziumschicht in den amorphen Zustand mittels Implantation von Störstellenionen in die polykristalline Siliziumschicht gebildet wird.

12. Verfahren nach einem der Ansprüche 9 bis 11, gekennzeichnet durch die Schritte:
Bilden eines Zwischenschichtisolierfilmes (19) über der gesamten Oberfläche des Siliziumsubstrates (2),
Bilden eines Öffnungsabschnittes (20), der die Gateelektrode (5) erreicht, im Zwischenschichtisolierfilm (19),
Bilden einer Wortleitung auf der Oberfläche des Zwischenschichtisolierfilmes (19) und innerhalb des Öffnungsabschnittes (20) nach der Bildung der zweiten Elektrodenschicht (10).