JP3126739B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルの微細化構造
およびビット線構造の改良ならびにその製造方法に関す
るものである。
し、特にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルの微細化構造
およびビット線構造の改良ならびにその製造方法に関す
るものである。
【０００２】
【従来の技術】近年、半導体記憶装置は、コンピュータ
などの情報機器の目覚しい普及によってその需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
これに伴って、半導体記憶装置の高集積化および高速応
答性あるいは高信頼性に関する技術開発が進められてい
る。
などの情報機器の目覚しい普及によってその需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
これに伴って、半導体記憶装置の高集積化および高速応
答性あるいは高信頼性に関する技術開発が進められてい
る。
【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにＤＲＡＭがある。一般に、Ｄ
ＲＡＭは、多数の記憶情報を蓄積する記憶領域であるメ
モリセルアレイと、外部との入出力に必要な周辺回路と
から構成される。
ムな入出力が可能なものにＤＲＡＭがある。一般に、Ｄ
ＲＡＭは、多数の記憶情報を蓄積する記憶領域であるメ
モリセルアレイと、外部との入出力に必要な周辺回路と
から構成される。
【０００４】図１４は、従来の一般的なＤＲＡＭの構成
を示すブロック図である。図１４において、ＤＲＡＭ５
０は、記憶情報のデータ信号を蓄積するためのメモリセ
ルアレイ５１と、単位記憶回路を構成するメモリセルを
選択するためのアドレス信号を外部から受けるためのロ
ウアンドカラムアドレスバッファ５２と、そのアドレス
信号を解読することによってメモリセルを指定するため
のロウデコーダ５３およびカラムデコーダ５４と、指定
されたメモリセルに蓄積された信号を増幅して読出すセ
ンスリフレッシュアンプ５５と、データ入出力のための
データインバッファ５６およびデータアウトバッファ５
７およびクロック信号を発生するクロックジェネレータ
５８とを含んでいる。
を示すブロック図である。図１４において、ＤＲＡＭ５
０は、記憶情報のデータ信号を蓄積するためのメモリセ
ルアレイ５１と、単位記憶回路を構成するメモリセルを
選択するためのアドレス信号を外部から受けるためのロ
ウアンドカラムアドレスバッファ５２と、そのアドレス
信号を解読することによってメモリセルを指定するため
のロウデコーダ５３およびカラムデコーダ５４と、指定
されたメモリセルに蓄積された信号を増幅して読出すセ
ンスリフレッシュアンプ５５と、データ入出力のための
データインバッファ５６およびデータアウトバッファ５
７およびクロック信号を発生するクロックジェネレータ
５８とを含んでいる。
【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配列されて形成され
ている。
【０００６】図１５は、メモリセルアレイ５１を構成す
るメモリセルの４ビット分の等価回路図である。図示さ
れたメモリセルは、１個のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉ
ｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１５
と、これに接続された１個のキャパシタ１６とから構成
される、いわゆる１トランジスタ１キャパシタ型のメモ
リセルを示している。このタイプのメモリセルは構造が
簡単なため、メモリセルアレイの集積度を向上させるこ
とは容易であり大容量のＤＲＡＭに広く用いられてい
る。
るメモリセルの４ビット分の等価回路図である。図示さ
れたメモリセルは、１個のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉ
ｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１５
と、これに接続された１個のキャパシタ１６とから構成
される、いわゆる１トランジスタ１キャパシタ型のメモ
リセルを示している。このタイプのメモリセルは構造が
簡単なため、メモリセルアレイの集積度を向上させるこ
とは容易であり大容量のＤＲＡＭに広く用いられてい
る。
【０００７】また、ＤＲＡＭのメモリセルは、その情報
電荷蓄積用のキャパシタの構造によっていくつかのタイ
プに分けることができる。その１つに、たとえば特公昭
６０−２７８４号公報に示されたいわゆるスタックトタ
イプのメモリセルがある。
電荷蓄積用のキャパシタの構造によっていくつかのタイ
プに分けることができる。その１つに、たとえば特公昭
６０−２７８４号公報に示されたいわゆるスタックトタ
イプのメモリセルがある。
【０００８】図１６は、本公報に記載されたスタックト
タイプのメモリセルの断面構造図である。図１６に示さ
れているように、メモリセルは１つのＭＯＳトランジス
タ１５と１つのキャパシタ１６とから構成されている。
ＭＯＳトランジスタ１５は１対のｎ+ 不純物領域７とワ
ード線１７の一部から構成されるゲート電極１７とを備
えている。また、キャパシタ１６は下部電極８、誘電体
層９、上部電極１０の積層構造を有している。キャパシ
タ１６の下部電極８はＭＯＳトランジスタ１５の一方の
ｎ+ 不純物領域７に接続されている。キャパシタ１６は
その一方端部がＭＯＳトランジスタ１５のゲート電極１
７の上部に延在し、他方端部はフィールド酸化膜３の上
部に延在している。キャパシタ１６をこのような段差形
状に形成することにより下部電極８と上部電極１０との
間の対向面積を増大させて電荷蓄積容量の増大を図って
いる。ＭＯＳトランジスタ１５の他方のｎ+ 不純物領域
７にはビット線１４が接続されている。ビット線１４は
キャパシタ１６の上部に層間絶縁膜１９を介して配置さ
れている。そして、層間絶縁膜１９中に形成されたコン
タクトホール１２を通してｎ+ 不純物領域７に接続され
ている。
タイプのメモリセルの断面構造図である。図１６に示さ
れているように、メモリセルは１つのＭＯＳトランジス
タ１５と１つのキャパシタ１６とから構成されている。
ＭＯＳトランジスタ１５は１対のｎ+ 不純物領域７とワ
ード線１７の一部から構成されるゲート電極１７とを備
えている。また、キャパシタ１６は下部電極８、誘電体
層９、上部電極１０の積層構造を有している。キャパシ
タ１６の下部電極８はＭＯＳトランジスタ１５の一方の
ｎ+ 不純物領域７に接続されている。キャパシタ１６は
その一方端部がＭＯＳトランジスタ１５のゲート電極１
７の上部に延在し、他方端部はフィールド酸化膜３の上
部に延在している。キャパシタ１６をこのような段差形
状に形成することにより下部電極８と上部電極１０との
間の対向面積を増大させて電荷蓄積容量の増大を図って
いる。ＭＯＳトランジスタ１５の他方のｎ+ 不純物領域
７にはビット線１４が接続されている。ビット線１４は
キャパシタ１６の上部に層間絶縁膜１９を介して配置さ
れている。そして、層間絶縁膜１９中に形成されたコン
タクトホール１２を通してｎ+ 不純物領域７に接続され
ている。
【０００９】
【発明が解決しようとする課題】しかしながら、ＤＲＡ
Ｍにおける記憶容量の増大に対する要求はさらに強ま
り、これに応じたメモリセルの素子構造の微細化が要求
される。メモリセル構造の微細化の要求に伴って、ＭＯ
Ｓトランジスタ１５の素子構造がさらに微細化される。
ＭＯＳトランジスタ１５の微細化の１つの方法は、ゲー
ト長を短くすることであり、また他の方法は不純物領域
７の幅を縮小することである。ところが、上記のような
スタックトタイプメモリセルはＭＯＳトランジスタ１５
の一方の不純物領域７にキャパシタ１６の下部電極８が
直接コンタクトされている。したがって、不純物領域７
の幅を縮小すれば、キャパシタ１６の下部電極８と不純
物領域７とのコンタクト面積が縮小され、コンタクト抵
抗の増大を招く。したがって、不純物領域７の幅はキャ
パシタ１６の下部電極８とのコンタクト特性によって制
限される。
Ｍにおける記憶容量の増大に対する要求はさらに強ま
り、これに応じたメモリセルの素子構造の微細化が要求
される。メモリセル構造の微細化の要求に伴って、ＭＯ
Ｓトランジスタ１５の素子構造がさらに微細化される。
ＭＯＳトランジスタ１５の微細化の１つの方法は、ゲー
ト長を短くすることであり、また他の方法は不純物領域
７の幅を縮小することである。ところが、上記のような
スタックトタイプメモリセルはＭＯＳトランジスタ１５
の一方の不純物領域７にキャパシタ１６の下部電極８が
直接コンタクトされている。したがって、不純物領域７
の幅を縮小すれば、キャパシタ１６の下部電極８と不純
物領域７とのコンタクト面積が縮小され、コンタクト抵
抗の増大を招く。したがって、不純物領域７の幅はキャ
パシタ１６の下部電極８とのコンタクト特性によって制
限される。
【００１０】また、ＭＯＳトランジスタ１５の他方の不
純物領域７にはビット線１４がコンタクトホール１２を
通して接続されている。層間絶縁層１９中に形成される
コンタクトホール１２はマスク合せを伴うフォトリソグ
ラフィおよびエッチング法を用いて形成される。したが
って、このビット線１４と接続される不純物領域７の幅
は、コンタクトホール１２形成時のマスク合せ誤差を吸
収し得るように広く形成される必要がある。
純物領域７にはビット線１４がコンタクトホール１２を
通して接続されている。層間絶縁層１９中に形成される
コンタクトホール１２はマスク合せを伴うフォトリソグ
ラフィおよびエッチング法を用いて形成される。したが
って、このビット線１４と接続される不純物領域７の幅
は、コンタクトホール１２形成時のマスク合せ誤差を吸
収し得るように広く形成される必要がある。
【００１１】このように、従来のメモリセル構造では、
ＭＯＳトランジスタ１５の１対の不純物領域７、７の幅
を縮小化することが困難である。
ＭＯＳトランジスタ１５の１対の不純物領域７、７の幅
を縮小化することが困難である。
【００１２】さらに、ビット線１４はキャパシタ１６の
上方位置に延在し、かつそのコンタクト部が基板表面位
置まで達するような高段差部分に形成されている。した
がって、このような高段差領域に微細な線幅でビット線
を形成することは、ビット線材料の被覆性が不十分とな
ることおよびビット線材料のパターニングの精度が低下
することなどの点から好ましいものではない。
上方位置に延在し、かつそのコンタクト部が基板表面位
置まで達するような高段差部分に形成されている。した
がって、このような高段差領域に微細な線幅でビット線
を形成することは、ビット線材料の被覆性が不十分とな
ることおよびビット線材料のパターニングの精度が低下
することなどの点から好ましいものではない。
【００１３】したがって、この発明の目的は、メモリセ
ルの構造が微細化された半導体記憶装置およびその製造
方法を提供することである。
ルの構造が微細化された半導体記憶装置およびその製造
方法を提供することである。
【００１４】さらに、この発明の目的は、ビット線の平
坦化が可能な半導体記憶装置およびその製造方法を提供
することである。
坦化が可能な半導体記憶装置およびその製造方法を提供
することである。
【００１５】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、主表面を有する第１導電型のシリコン基板
と、そのシリコン基板の主表面に形成された素子分離絶
縁膜と、その素子分離絶縁膜に取囲まれたシリコン基板
の主表面上に形成された単結晶シリコン層と、アクセス
トランジスタと、キャパシタと、ビット線とを備える。
アクセストランジスタは、単結晶シリコン層の表面に間
隔を有するように形成された１対の第２導電型の不純物
領域と、この１対の第２導電型の不純物領域の間に位置
する単結晶シリコン層の表面上にゲート絶縁膜を介在し
て形成され、かつワード線に接続されたゲート電極とを
有する。キャパシタは、アクセストランジスタの一方の
第２導電型の不純物領域に接続される第１電極層と、こ
の第１電極層の表面上に形成された誘電体層と、この誘
電体層の表面上に形成された第２電極層とを有する。ビ
ット線は、素子分離絶縁膜の表面に接して延在する。ま
た、ビット線は、アクセストランジスタの他方の第２導
電型の不純物領域が形成された単結晶シリコン層に連続
して素子分離絶縁膜の表面上に延在する多結晶シリコン
層を有し、かつキャパシタの下に延在するように形成さ
れている。
憶装置は、主表面を有する第１導電型のシリコン基板
と、そのシリコン基板の主表面に形成された素子分離絶
縁膜と、その素子分離絶縁膜に取囲まれたシリコン基板
の主表面上に形成された単結晶シリコン層と、アクセス
トランジスタと、キャパシタと、ビット線とを備える。
アクセストランジスタは、単結晶シリコン層の表面に間
隔を有するように形成された１対の第２導電型の不純物
領域と、この１対の第２導電型の不純物領域の間に位置
する単結晶シリコン層の表面上にゲート絶縁膜を介在し
て形成され、かつワード線に接続されたゲート電極とを
有する。キャパシタは、アクセストランジスタの一方の
第２導電型の不純物領域に接続される第１電極層と、こ
の第１電極層の表面上に形成された誘電体層と、この誘
電体層の表面上に形成された第２電極層とを有する。ビ
ット線は、素子分離絶縁膜の表面に接して延在する。ま
た、ビット線は、アクセストランジスタの他方の第２導
電型の不純物領域が形成された単結晶シリコン層に連続
して素子分離絶縁膜の表面上に延在する多結晶シリコン
層を有し、かつキャパシタの下に延在するように形成さ
れている。
【００１６】請求項２に係る半導体記憶装置は、主表面
を有する第１導電型のシリコン基板と、そのシリコン基
板の主表面に形成された素子分離絶縁膜と、その素子分
離絶縁膜に取囲まれたシリコン基板の主表面上に形成さ
れた単結晶シリコン層と、アクセストランジスタと、導
電層と、キャパシタと、ビット線とを備える。アクセス
トランジスタは、単結晶シリコン層の表面に間隔を有す
るように形成された１対の第２導電型の不純物領域と、
この１対の第２導電型の不純物領域の間に位置する単結
晶シリコン層の表面上にゲート絶縁膜を介在して形成さ
れ、かつワード線に接続されたゲート電極とを有する。
導電層は、アクセストランジスタの一方の第２導電型の
不純物領域が形成された単結晶シリコン層に連続して素
子分離絶縁膜の表面に接して延在した多結晶シリコン層
を含む。キャパシタは、素子分離絶縁膜の表面上に延在
した導電層の表面に接続された第１電極層と、この第１
電極層の表面上に形成された誘電体層と、この誘電体層
の表面上に形成された第２電極層とを有する。ビット線
は、アクセストランジスタの他方の第２導電型の不純物
領域に接続されている。また、ビット線は、キャパシタ
の下に延在するように形成されている。
を有する第１導電型のシリコン基板と、そのシリコン基
板の主表面に形成された素子分離絶縁膜と、その素子分
離絶縁膜に取囲まれたシリコン基板の主表面上に形成さ
れた単結晶シリコン層と、アクセストランジスタと、導
電層と、キャパシタと、ビット線とを備える。アクセス
トランジスタは、単結晶シリコン層の表面に間隔を有す
るように形成された１対の第２導電型の不純物領域と、
この１対の第２導電型の不純物領域の間に位置する単結
晶シリコン層の表面上にゲート絶縁膜を介在して形成さ
れ、かつワード線に接続されたゲート電極とを有する。
導電層は、アクセストランジスタの一方の第２導電型の
不純物領域が形成された単結晶シリコン層に連続して素
子分離絶縁膜の表面に接して延在した多結晶シリコン層
を含む。キャパシタは、素子分離絶縁膜の表面上に延在
した導電層の表面に接続された第１電極層と、この第１
電極層の表面上に形成された誘電体層と、この誘電体層
の表面上に形成された第２電極層とを有する。ビット線
は、アクセストランジスタの他方の第２導電型の不純物
領域に接続されている。また、ビット線は、キャパシタ
の下に延在するように形成されている。
【００１７】請求項３に係る半導体記憶装置の製造方法
は以下の工程を備える。まず、シリコン基板の主表面の
所定領域に素子分離絶縁膜を形成する。次に、シリコン
基板の主表面上に単結晶シリコン層を形成するととも
に、素子分離絶縁膜の表面に接して単結晶シリコン層に
連続する導電層を形成する。そして、導電層をパターニ
ングすることにより素子分離絶縁膜の表面に接して延在
するビット線を形成する。さらに、単結晶シリコン層の
表面上にゲート絶縁膜とゲート電極を形成する。そし
て、ゲート電極をマスクとして用いて単結晶シリコン層
の中に不純物を導入して１対の不純物領域を形成する。
さらに、素子分離絶縁膜の表面上に延在した導電層の表
面にその一部が接続され、かつビット線の上に延在する
ように第１電極層を形成する。そして、第１電極層の表
面上に誘電体層を形成する。誘電体層の表面上に第２電
極層を形成する。
は以下の工程を備える。まず、シリコン基板の主表面の
所定領域に素子分離絶縁膜を形成する。次に、シリコン
基板の主表面上に単結晶シリコン層を形成するととも
に、素子分離絶縁膜の表面に接して単結晶シリコン層に
連続する導電層を形成する。そして、導電層をパターニ
ングすることにより素子分離絶縁膜の表面に接して延在
するビット線を形成する。さらに、単結晶シリコン層の
表面上にゲート絶縁膜とゲート電極を形成する。そし
て、ゲート電極をマスクとして用いて単結晶シリコン層
の中に不純物を導入して１対の不純物領域を形成する。
さらに、素子分離絶縁膜の表面上に延在した導電層の表
面にその一部が接続され、かつビット線の上に延在する
ように第１電極層を形成する。そして、第１電極層の表
面上に誘電体層を形成する。誘電体層の表面上に第２電
極層を形成する。
【００１８】
【作用】請求項１および請求項３に係る半導体記憶装置
は、シリコン基板表面上に形成される単結晶シリコン層
と、素子分離絶縁膜表面上に形成されるビット線とを連
続した同一の層で形成している。したがって、単結晶シ
リコン層に形成される不純物領域とビット線とのコンタ
クト形成のための工程を省略でき、不純物領域の幅を縮
小することができる。また、ビット線は基板表面近くに
形成されることにより高段差領域が形成されるのを防止
することができる。
は、シリコン基板表面上に形成される単結晶シリコン層
と、素子分離絶縁膜表面上に形成されるビット線とを連
続した同一の層で形成している。したがって、単結晶シ
リコン層に形成される不純物領域とビット線とのコンタ
クト形成のための工程を省略でき、不純物領域の幅を縮
小することができる。また、ビット線は基板表面近くに
形成されることにより高段差領域が形成されるのを防止
することができる。
【００１９】請求項２および請求項３に係る半導体記憶
装置は、単結晶シリコン層に連続して素子分離絶縁膜上
に延在する導電層を用いてアクセストランジスタの不純
物領域とキャパシタの第１電極層とのコンタクトを得る
ように構成している。これにより、不純物領域の幅を縮
小することができる。請求項１〜請求項３に係る半導体
記憶装置では、ビット線がキャパシタより低い位置に配
置されることにより、キャパシタをビット線の上にまで
延在することができる。これにより、キャパシタの電荷
蓄積容量を増大することができる。
装置は、単結晶シリコン層に連続して素子分離絶縁膜上
に延在する導電層を用いてアクセストランジスタの不純
物領域とキャパシタの第１電極層とのコンタクトを得る
ように構成している。これにより、不純物領域の幅を縮
小することができる。請求項１〜請求項３に係る半導体
記憶装置では、ビット線がキャパシタより低い位置に配
置されることにより、キャパシタをビット線の上にまで
延在することができる。これにより、キャパシタの電荷
蓄積容量を増大することができる。
【００２０】
【実施例】以下、この発明の実施例について図を用いて
説明する。図１は、この発明の実施例によるＤＲＡＭの
メモリセルの平面図であり、図２および図３は、図１中
の接断線Ａ−Ａおよび切断線Ｂ−Ｂに沿った方向からの
断面構造図である。なお、図１には６ビット分のメモリ
セルが示されている。
説明する。図１は、この発明の実施例によるＤＲＡＭの
メモリセルの平面図であり、図２および図３は、図１中
の接断線Ａ−Ａおよび切断線Ｂ−Ｂに沿った方向からの
断面構造図である。なお、図１には６ビット分のメモリ
セルが示されている。
【００２１】図１ないし図３を参照して、メモリセルア
レイには、相互に平行に延びる複数のビット線１４ａ、
１４ｂ、１４ｃと、これに直交する方向に互いに平行に
延びるワード線１７ａ、１７ｂが形成されている。ビッ
ト線１４ａ、１４ｂ、１４ｃはフィールド酸化膜３の表
面に接して所定の方向に延びた多結晶シリコン層１８
と、多結晶シリコン層の表面上に形成されたチタンシリ
サイド層６との２層構造を有している。ワード線１７
ａ、１７ｂは層間絶縁層１９を介してシリコン基板２の
上方位置に形成されている。そして、コンタクト部２０
を通してアクセストランジスタ１５のゲート電極５に接
続されている。このように、ビット線１４ａ、１４ｂ、
１４ｃとワード線１７ａ、１７ｂとの位置関係は、ビッ
ト線１４ａ、１４ｂ、１４ｃがワード線１７ａ、１７ｂ
より下層位置に配置されている。
レイには、相互に平行に延びる複数のビット線１４ａ、
１４ｂ、１４ｃと、これに直交する方向に互いに平行に
延びるワード線１７ａ、１７ｂが形成されている。ビッ
ト線１４ａ、１４ｂ、１４ｃはフィールド酸化膜３の表
面に接して所定の方向に延びた多結晶シリコン層１８
と、多結晶シリコン層の表面上に形成されたチタンシリ
サイド層６との２層構造を有している。ワード線１７
ａ、１７ｂは層間絶縁層１９を介してシリコン基板２の
上方位置に形成されている。そして、コンタクト部２０
を通してアクセストランジスタ１５のゲート電極５に接
続されている。このように、ビット線１４ａ、１４ｂ、
１４ｃとワード線１７ａ、１７ｂとの位置関係は、ビッ
ト線１４ａ、１４ｂ、１４ｃがワード線１７ａ、１７ｂ
より下層位置に配置されている。
【００２２】平面的に見て、ワード線１７ａ、１７ｂと
ビット線１４ａ、１４ｂ、１４ｃとによって囲まれる領
域にメモリセル１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆが
配置されている。
ビット線１４ａ、１４ｂ、１４ｃとによって囲まれる領
域にメモリセル１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆが
配置されている。
【００２３】シリコン基板２の主表面にはメモリセル１
ａ〜１ｆの主にアクセストランジスタ１５が形成される
素子形成領域を取囲むようにフィールド酸化膜３が形成
されている。このフィールド酸化膜３に囲まれたシリコ
ン基板２の表面上には固相エピタキシャル成長法により
形成された単結晶シリコン層２１が形成されている。単
結晶シリコン層２１は隣接するフィールド酸化膜３の上
部に延在する多結晶シリコン層１８と連続して同一層を
なしている。
ａ〜１ｆの主にアクセストランジスタ１５が形成される
素子形成領域を取囲むようにフィールド酸化膜３が形成
されている。このフィールド酸化膜３に囲まれたシリコ
ン基板２の表面上には固相エピタキシャル成長法により
形成された単結晶シリコン層２１が形成されている。単
結晶シリコン層２１は隣接するフィールド酸化膜３の上
部に延在する多結晶シリコン層１８と連続して同一層を
なしている。
【００２４】メモリセル１ａ〜１ｆの各々は１つのアク
セストランジスタ１５と１つのキャパシタ１６とから構
成される。アクセストランジスタ１５は単結晶シリコン
層２１の表面に形成されたソース／ドレインとなる１対
のｎ型不純物領域７ａ、７ｂと、ゲート絶縁膜４を介在
して形成されたゲート電極５とを備える。ｎ型不純物領
域７ａ、７ｂの各々は、相対的に低濃度の不純物領域と
高濃度の不純物領域からなるいわゆるＬＬＤ（Lightly
Doped Drain）構造を有している。前述したように、ゲ
ート電極５はコンタクト部２０を通じてワード線１７
ａ、１７ｂに接続されている。また、互いに隣接する２
つのメモリセルのアクセストランジスタ１５のゲート電
極は連結されている。ワード線１７ａ、１７ｂのコンタ
クト部２０はこの２つのアクセストランジスタ１５、１
５のゲート電極５、５に対して１つのコンタクトをとる
ように形成されている。また、ゲート電極５の上面およ
び側面は絶縁膜１１ａ、１１ｂ、１１ｃに覆われてい
る。ゲート電極５の側壁に形成されるサイドウォール絶
縁膜１１ｂ、１１ｃはその膜厚が異なるように形成され
ている。すなわち、キャパシタ１６が位置する側のサイ
ドウォール絶縁膜１１ｂが他方のサイドウォール絶縁膜
１１ｃに比べて厚く形成されている。
セストランジスタ１５と１つのキャパシタ１６とから構
成される。アクセストランジスタ１５は単結晶シリコン
層２１の表面に形成されたソース／ドレインとなる１対
のｎ型不純物領域７ａ、７ｂと、ゲート絶縁膜４を介在
して形成されたゲート電極５とを備える。ｎ型不純物領
域７ａ、７ｂの各々は、相対的に低濃度の不純物領域と
高濃度の不純物領域からなるいわゆるＬＬＤ（Lightly
Doped Drain）構造を有している。前述したように、ゲ
ート電極５はコンタクト部２０を通じてワード線１７
ａ、１７ｂに接続されている。また、互いに隣接する２
つのメモリセルのアクセストランジスタ１５のゲート電
極は連結されている。ワード線１７ａ、１７ｂのコンタ
クト部２０はこの２つのアクセストランジスタ１５、１
５のゲート電極５、５に対して１つのコンタクトをとる
ように形成されている。また、ゲート電極５の上面およ
び側面は絶縁膜１１ａ、１１ｂ、１１ｃに覆われてい
る。ゲート電極５の側壁に形成されるサイドウォール絶
縁膜１１ｂ、１１ｃはその膜厚が異なるように形成され
ている。すなわち、キャパシタ１６が位置する側のサイ
ドウォール絶縁膜１１ｂが他方のサイドウォール絶縁膜
１１ｃに比べて厚く形成されている。
【００２５】キャパシタ１６は多結晶シリコンなどの導
電材料からなる下部電極８と、上部電極１０と、下部電
極８と上部電極１０との間に窒化膜や酸化膜あるいはこ
れらの複合膜などの誘電材料からなる誘電体層９とを積
層して形成されている。そして、キャパシタ１６の下部
電極８はフィールド酸化膜３の上において多結晶シリコ
ン層１８およびチタンシリサイド層６の２層構造からな
るキャパシタ接続用の導電層２２に接続されている。こ
の導電層２２は単結晶シリコン層２１に連続した同一層
で形成されている。キャパシタ１６は、その一方がフィ
ールド酸化膜３の上に第１絶縁層２３を介在して延在
し、その他端はゲート電極５の上を越えてビット線１４
ａ〜１４ｃの上に第２絶縁層２４を介在して延在してい
る。
電材料からなる下部電極８と、上部電極１０と、下部電
極８と上部電極１０との間に窒化膜や酸化膜あるいはこ
れらの複合膜などの誘電材料からなる誘電体層９とを積
層して形成されている。そして、キャパシタ１６の下部
電極８はフィールド酸化膜３の上において多結晶シリコ
ン層１８およびチタンシリサイド層６の２層構造からな
るキャパシタ接続用の導電層２２に接続されている。こ
の導電層２２は単結晶シリコン層２１に連続した同一層
で形成されている。キャパシタ１６は、その一方がフィ
ールド酸化膜３の上に第１絶縁層２３を介在して延在
し、その他端はゲート電極５の上を越えてビット線１４
ａ〜１４ｃの上に第２絶縁層２４を介在して延在してい
る。
【００２６】上記のようなメモリセル構造を用いると、
以下のような効果が得られる。まず、ビット線１４ａ〜
１４ｃとアクセストランジスタ１５のｎ型不純物領域７
ａとが同一層で連続的に接続されることにより、両者の
コンタクト領域を縮小化することができる。
以下のような効果が得られる。まず、ビット線１４ａ〜
１４ｃとアクセストランジスタ１５のｎ型不純物領域７
ａとが同一層で連続的に接続されることにより、両者の
コンタクト領域を縮小化することができる。
【００２７】また、ビット線１４ａ〜１４ｃがフィール
ド酸化膜３の表面に接して形成されることにより、高段
差部をなくしビット線の形成を容易にすることができ
る。
ド酸化膜３の表面に接して形成されることにより、高段
差部をなくしビット線の形成を容易にすることができ
る。
【００２８】さらに、キャパシタ１６の下部電極８とア
クセストランジスタ１５のｎ型不純物領域７ｂとが同一
層で連続的に接続されることにより、ビット線の場合と
同様に両者のコンタクト領域を縮小することができる。
さらに、キャパシタ１６の下部電極８とｎ型不純物領域
７ｂとはフィールド酸化膜３の上面に延在した導電層２
２を介してフィールド酸化膜３の上面で接続する構造を
構成したので、両者のコンタクト位置あるいはコンタク
ト面積を従来のものに比べて自由に設定することができ
る。
クセストランジスタ１５のｎ型不純物領域７ｂとが同一
層で連続的に接続されることにより、ビット線の場合と
同様に両者のコンタクト領域を縮小することができる。
さらに、キャパシタ１６の下部電極８とｎ型不純物領域
７ｂとはフィールド酸化膜３の上面に延在した導電層２
２を介してフィールド酸化膜３の上面で接続する構造を
構成したので、両者のコンタクト位置あるいはコンタク
ト面積を従来のものに比べて自由に設定することができ
る。
【００２９】さらに、ビット線１４ａ〜１４ｃがキャパ
シタ１６より低い位置に配置されることにより、キャパ
シタ１６をビット線の上にまで延在することができる。
これによってキャパシタ１６の電荷蓄積容量を増大する
ことができる。
シタ１６より低い位置に配置されることにより、キャパ
シタ１６をビット線の上にまで延在することができる。
これによってキャパシタ１６の電荷蓄積容量を増大する
ことができる。
【００３０】さらに、アクセストランジスタ１５のｎ型
不純物領域７ａ、７ｂの幅が縮小化されることによりソ
フトエラー耐性を向上することができる。ここで、ソフ
トエラーとはシリコン基板中にα線が入射された際に装
置が誤動作を生じる現象を言う。すなわち、α線がシリ
コン基板中に入射すると電子と正孔の対を発生させる。
そして、生成された電子がｎ型不純物領域７ｂに侵入し
キャパシタ１６内に捕えられる場合が生じる。仮にキャ
パシタ１６内部の電子が空の状態にこのような現象が生
じると、電子が空の状態から充足された状態に変化する
ことになり、情報の反転が生じる。これによってメモリ
の誤った情報が読出される。このようなソフトエラーの
発生は、ｎ型不純物領域７ａ、７ｂの接合部の表面積に
比例する。したがって、このｎ型不純物領域領域７ａ、
７ｂの幅が縮小される場合には、ソフトエラーの発生の
確率が低下し、ソフトエラー耐性が向上する。
不純物領域７ａ、７ｂの幅が縮小化されることによりソ
フトエラー耐性を向上することができる。ここで、ソフ
トエラーとはシリコン基板中にα線が入射された際に装
置が誤動作を生じる現象を言う。すなわち、α線がシリ
コン基板中に入射すると電子と正孔の対を発生させる。
そして、生成された電子がｎ型不純物領域７ｂに侵入し
キャパシタ１６内に捕えられる場合が生じる。仮にキャ
パシタ１６内部の電子が空の状態にこのような現象が生
じると、電子が空の状態から充足された状態に変化する
ことになり、情報の反転が生じる。これによってメモリ
の誤った情報が読出される。このようなソフトエラーの
発生は、ｎ型不純物領域７ａ、７ｂの接合部の表面積に
比例する。したがって、このｎ型不純物領域領域７ａ、
７ｂの幅が縮小される場合には、ソフトエラーの発生の
確率が低下し、ソフトエラー耐性が向上する。
【００３１】次に、図１ないし図３に示されたメモリセ
ルの製造方法を図４ないし図１２を用いて説明する。
ルの製造方法を図４ないし図１２を用いて説明する。
【００３２】まず、図４を参照して、半導体基板２表面
にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）法を用いて厚いフィールド酸化膜３
を形成する。次に、たとえば減圧ＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて
多結晶シリコン層１８を膜厚１５００オングストローム
程度形成する。次に、シリコン（Ｓｉ）あるいはゲルマ
ニウム（Ｇｅ）イオン３０をイオン注入法を用いて注入
エネルギ１００ｋｅＶ、ドーズ量１×１０16／ｃｍ2 の
条件で注入し、多結晶シリコン層１８をアモルファス化
する。
にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｌｉｃｏｎ）法を用いて厚いフィールド酸化膜３
を形成する。次に、たとえば減圧ＣＶＤ（Ｃｈｅｍｉｃ
ａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて
多結晶シリコン層１８を膜厚１５００オングストローム
程度形成する。次に、シリコン（Ｓｉ）あるいはゲルマ
ニウム（Ｇｅ）イオン３０をイオン注入法を用いて注入
エネルギ１００ｋｅＶ、ドーズ量１×１０16／ｃｍ2 の
条件で注入し、多結晶シリコン層１８をアモルファス化
する。
【００３３】次に、図５を参照して、窒素雰囲気中の炉
内でたとえば温度５５０℃で２時間、さらに温度８００
℃で３時間熱処理を施す。この熱処理工程により、シリ
コン基板２の表面に接したアモルファス領域は固相エピ
タキシャル成長により単結晶シリコン層２１となり、フ
ィールド酸化膜３上に位置するアモルファスシリコン層
は多結晶シリコン層１８となる。
内でたとえば温度５５０℃で２時間、さらに温度８００
℃で３時間熱処理を施す。この熱処理工程により、シリ
コン基板２の表面に接したアモルファス領域は固相エピ
タキシャル成長により単結晶シリコン層２１となり、フ
ィールド酸化膜３上に位置するアモルファスシリコン層
は多結晶シリコン層１８となる。
【００３４】さらに、図６を参照して、フォトリソグラ
フィ法およびエッチング法を用いて単結晶シリコン層２
１および多結晶シリコン層１８を所定の形状にパターニ
ングする。この工程によってビット線１４ａ〜１４ｃの
多結晶シリコン層１８およびキャパシタ１６に接続され
る導電層２２の多結晶シリコン層１８が形成される。さ
らに、たとえば減圧ＣＶＤ法を用いて酸化膜あるいは窒
化膜などの絶縁膜を堆積し、異方性エッチングを用いて
この絶縁膜を除去する。これにより多結晶シリコン層１
８の側壁に絶縁膜のサイドウォール２５が形成される。
フィ法およびエッチング法を用いて単結晶シリコン層２
１および多結晶シリコン層１８を所定の形状にパターニ
ングする。この工程によってビット線１４ａ〜１４ｃの
多結晶シリコン層１８およびキャパシタ１６に接続され
る導電層２２の多結晶シリコン層１８が形成される。さ
らに、たとえば減圧ＣＶＤ法を用いて酸化膜あるいは窒
化膜などの絶縁膜を堆積し、異方性エッチングを用いて
この絶縁膜を除去する。これにより多結晶シリコン層１
８の側壁に絶縁膜のサイドウォール２５が形成される。
【００３５】次に、図７を参照して、単結晶シリコン層
２１の表面に熱酸化法または減圧ＣＶＤ法を用いて、た
とえば酸化膜などからなるゲート絶縁膜４を形成する。
さらに、その表面上にたとえば減圧ＣＶＤ法を用いてリ
ンなどの不純物がドープされた多結晶シリコン層５を形
成する。さらにその表面上に減圧ＣＶＤ法を用いて酸化
膜などの絶縁膜１１ａを形成する。その後、フォトリソ
グラフィ法およびエッチング法を用いて絶縁膜１１ａ、
多結晶シリコン層５を所定の形状にパターニングする。
それによりアクセストランジスタ１５のゲート電極５が
形成される。そして、絶縁膜１１ａに覆われたゲート電
極をマスクとして単結晶シリコン層２１中にたとえば
（Ｐ）を注入エネルギ５０ｋｅＶ、ドーズ量５×１０12
〜１×１０15／ｃｍ2 程度イオン注入し、ｎ型不純物領
域７ａ、７ｂの低濃度領域を形成する。
２１の表面に熱酸化法または減圧ＣＶＤ法を用いて、た
とえば酸化膜などからなるゲート絶縁膜４を形成する。
さらに、その表面上にたとえば減圧ＣＶＤ法を用いてリ
ンなどの不純物がドープされた多結晶シリコン層５を形
成する。さらにその表面上に減圧ＣＶＤ法を用いて酸化
膜などの絶縁膜１１ａを形成する。その後、フォトリソ
グラフィ法およびエッチング法を用いて絶縁膜１１ａ、
多結晶シリコン層５を所定の形状にパターニングする。
それによりアクセストランジスタ１５のゲート電極５が
形成される。そして、絶縁膜１１ａに覆われたゲート電
極をマスクとして単結晶シリコン層２１中にたとえば
（Ｐ）を注入エネルギ５０ｋｅＶ、ドーズ量５×１０12
〜１×１０15／ｃｍ2 程度イオン注入し、ｎ型不純物領
域７ａ、７ｂの低濃度領域を形成する。
【００３６】さらに、図８を参照して、たとえば減圧Ｃ
ＶＤ法を用いて酸化膜などの絶縁膜を基板表面上に形成
した後、この絶縁膜を異方性エッチングにより除去す
る。このエッチング工程によってゲート電極５の側壁に
絶縁膜のサイドウォール１１ｂ、１１ｃが形成される。
さらに、サイドウォール絶縁膜１１ｂ、１１ｃに覆われ
たゲート電極をマスクとして、たとえば砒素（Ａｓ）を
注入エネルギ５０ｋｅＶ、ドーズ量１×１０15〜１×１
０16／ｃｍ2 程度イオン注入した後、熱処理を行なう。
これによってアクセストランジスタ１５のｎ型不純物領
域７ａ、７ｂの高濃度領域が形成され、いわゆるＬＤＤ
構造が完成する。
ＶＤ法を用いて酸化膜などの絶縁膜を基板表面上に形成
した後、この絶縁膜を異方性エッチングにより除去す
る。このエッチング工程によってゲート電極５の側壁に
絶縁膜のサイドウォール１１ｂ、１１ｃが形成される。
さらに、サイドウォール絶縁膜１１ｂ、１１ｃに覆われ
たゲート電極をマスクとして、たとえば砒素（Ａｓ）を
注入エネルギ５０ｋｅＶ、ドーズ量１×１０15〜１×１
０16／ｃｍ2 程度イオン注入した後、熱処理を行なう。
これによってアクセストランジスタ１５のｎ型不純物領
域７ａ、７ｂの高濃度領域が形成され、いわゆるＬＤＤ
構造が完成する。
【００３７】さらに、図９を参照して、半導体基板２の
表面上の全面にたとえばスパッタリング法を用いてチタ
ンなどの高融点金属層を形成する。その後、ランプアニ
ール法を用いて温度６００〜７００℃で熱処理を行な
い、シリコン層と接したチタン層を反応させる。これに
より、パターニングされた多結晶シリコン層１８の表面
上および単結晶シリコン層２１の露出した表面上にチタ
ンシリサイド層６を形成する。また、フィールド酸化膜
３あるいは他の絶縁膜１１ａ、１１ｂ、１１ｃなどの表
面上に形成した未反応のチタン層をＮＨ4ＯＨ／Ｈ2Ｏ2
などの溶液を用いて除去する。さらに、アンプアニール
法を用いて温度８００℃以上で熱処理を行なう。
表面上の全面にたとえばスパッタリング法を用いてチタ
ンなどの高融点金属層を形成する。その後、ランプアニ
ール法を用いて温度６００〜７００℃で熱処理を行な
い、シリコン層と接したチタン層を反応させる。これに
より、パターニングされた多結晶シリコン層１８の表面
上および単結晶シリコン層２１の露出した表面上にチタ
ンシリサイド層６を形成する。また、フィールド酸化膜
３あるいは他の絶縁膜１１ａ、１１ｂ、１１ｃなどの表
面上に形成した未反応のチタン層をＮＨ4ＯＨ／Ｈ2Ｏ2
などの溶液を用いて除去する。さらに、アンプアニール
法を用いて温度８００℃以上で熱処理を行なう。
【００３８】さらに、図１０を参照して、半導体基板２
の表面上の全面にたとえば減圧ＣＶＤ法を用いて酸化膜
などの絶縁膜を形成する。そして、レジストマスク２６
を用いてフォトリソグラフィ法およびエッチング法によ
り絶縁層を所定の形状にパターニングする。これによっ
て第１絶縁層２３および第２絶縁層２４を形成する。こ
のとき、ゲート電極５の一方の側壁に形成されたサイド
ウォールスペーサ１１ｂの表面にはさらに絶縁層が形成
される。これによってゲート電極５の両側の側壁には互
いに膜厚の異なるサイドウォール絶縁膜１１ｂ、１１ｃ
が形成される。
の表面上の全面にたとえば減圧ＣＶＤ法を用いて酸化膜
などの絶縁膜を形成する。そして、レジストマスク２６
を用いてフォトリソグラフィ法およびエッチング法によ
り絶縁層を所定の形状にパターニングする。これによっ
て第１絶縁層２３および第２絶縁層２４を形成する。こ
のとき、ゲート電極５の一方の側壁に形成されたサイド
ウォールスペーサ１１ｂの表面にはさらに絶縁層が形成
される。これによってゲート電極５の両側の側壁には互
いに膜厚の異なるサイドウォール絶縁膜１１ｂ、１１ｃ
が形成される。
【００３９】さらに、図１１を参照して、レジストマス
ク２６を除去した後、全面にたとえば減圧ＣＶＤ法を用
いて多結晶シリコン層を形成した後、所定の形状にパタ
ーニングする。これによりキャパシタ１６の下部電極８
が形成される。下部電極８はフィールド酸化膜３の上部
においてその表面に延在したチタンシリサイド層６と接
続される。
ク２６を除去した後、全面にたとえば減圧ＣＶＤ法を用
いて多結晶シリコン層を形成した後、所定の形状にパタ
ーニングする。これによりキャパシタ１６の下部電極８
が形成される。下部電極８はフィールド酸化膜３の上部
においてその表面に延在したチタンシリサイド層６と接
続される。
【００４０】さらに、図１２を参照して、たとえば減圧
ＣＶＤ法を用いて窒化膜を全面に形成する。さらに、窒
化膜が形成された半導体基板２全体を酸化雰囲気中で加
熱処理し、窒化膜の表面上に酸化膜を形成する。これに
より窒化膜と酸化膜の２層構造からなる誘電体膜９を形
成する。さらに、たとえば減圧ＣＶＤ法を用いて多結晶
シリコン層を全面に形成する。そして、この多結晶シリ
コン層を所定の形状にパターニングすることによりキャ
パシタの上部電極１０が形成される。さらにはＣＶＤ法
を用いて酸化膜などの層間絶縁膜１９を形成する。さら
に、層間絶縁層１９の中にゲート電極５に達する開口部
（図示せず）を形成する。そして、この開口部の内部お
よび層間絶縁層の表面上に減圧ＣＶＤ法やスパッタリン
グ法を用いて多結晶シリコンあるいはアルミニウムなど
の導電層を形成し、所定の形状にパターニングする。こ
れによりワード線１７ａ〜１７ｃが形成される（図示せ
ず）。さらに、その上部を絶縁層２８で覆う。
ＣＶＤ法を用いて窒化膜を全面に形成する。さらに、窒
化膜が形成された半導体基板２全体を酸化雰囲気中で加
熱処理し、窒化膜の表面上に酸化膜を形成する。これに
より窒化膜と酸化膜の２層構造からなる誘電体膜９を形
成する。さらに、たとえば減圧ＣＶＤ法を用いて多結晶
シリコン層を全面に形成する。そして、この多結晶シリ
コン層を所定の形状にパターニングすることによりキャ
パシタの上部電極１０が形成される。さらにはＣＶＤ法
を用いて酸化膜などの層間絶縁膜１９を形成する。さら
に、層間絶縁層１９の中にゲート電極５に達する開口部
（図示せず）を形成する。そして、この開口部の内部お
よび層間絶縁層の表面上に減圧ＣＶＤ法やスパッタリン
グ法を用いて多結晶シリコンあるいはアルミニウムなど
の導電層を形成し、所定の形状にパターニングする。こ
れによりワード線１７ａ〜１７ｃが形成される（図示せ
ず）。さらに、その上部を絶縁層２８で覆う。
【００４１】以上の工程によりメモリセルが完成する。
次に、上記の製造工程の変形例について説明する。図１
３は、図６に示す工程の変形例である。図６の工程にお
いては、パターニングされた多結晶シリコン層１８の側
壁に異方性エッチングを用いた絶縁膜のサイドウォール
２５を形成する方法が示されている。これに対して図１
３はパターニングされた多結晶シリコン層１８の間に選
択酸化法を用いて絶縁膜２７を形成する方法が示されて
いる。
次に、上記の製造工程の変形例について説明する。図１
３は、図６に示す工程の変形例である。図６の工程にお
いては、パターニングされた多結晶シリコン層１８の側
壁に異方性エッチングを用いた絶縁膜のサイドウォール
２５を形成する方法が示されている。これに対して図１
３はパターニングされた多結晶シリコン層１８の間に選
択酸化法を用いて絶縁膜２７を形成する方法が示されて
いる。
【００４２】なお、上記実施例においては、多結晶シリ
コン層をイオン注入法によってアモルファス化する方法
について説明したが、減圧ＣＶＤ法を用いて直接アモル
ファスシリコン層を形成する方法を用いても構わない。
また、ゲート電極の材料としては、リンドープの多結晶
シリコンに限らず、高融点金属シリサイドと多結晶シリ
コンとの積層膜や高融点金属シリサイド膜あるいは高融
点膜を用いても構わない。
コン層をイオン注入法によってアモルファス化する方法
について説明したが、減圧ＣＶＤ法を用いて直接アモル
ファスシリコン層を形成する方法を用いても構わない。
また、ゲート電極の材料としては、リンドープの多結晶
シリコンに限らず、高融点金属シリサイドと多結晶シリ
コンとの積層膜や高融点金属シリサイド膜あるいは高融
点膜を用いても構わない。
【００４３】さらに、多結晶シリコン層１８の表面上に
形成されるシリサイド膜は、特にチタンシリサイド膜に
限定されるものではなく、他の高融点金属のシリサイド
膜でもよい。選択ＣＶＤ法などを用いて自己整合的に高
融点金属シリサイド膜を形成してもよい。
形成されるシリサイド膜は、特にチタンシリサイド膜に
限定されるものではなく、他の高融点金属のシリサイド
膜でもよい。選択ＣＶＤ法などを用いて自己整合的に高
融点金属シリサイド膜を形成してもよい。
【００４４】
【発明の効果】請求項１に係る半導体記憶装置では、シ
リコン基板上の単結晶シリコン層にアクセストランジス
タを形成し、この単結晶シリコン層に連続する多結晶シ
リコン層をビット線として構成することにより、ビット
線コンタクト領域を縮小することができ、アクセストラ
ンジスタの微細化構造を実現することができる。また、
ビット線を低い段差の領域で形成することができる。さ
らに、キャパシタの電荷蓄積容量を増大することができ
る。
リコン基板上の単結晶シリコン層にアクセストランジス
タを形成し、この単結晶シリコン層に連続する多結晶シ
リコン層をビット線として構成することにより、ビット
線コンタクト領域を縮小することができ、アクセストラ
ンジスタの微細化構造を実現することができる。また、
ビット線を低い段差の領域で形成することができる。さ
らに、キャパシタの電荷蓄積容量を増大することができ
る。
【００４５】請求項２に係る半導体記憶装置によれば、
シリコン基板上の単結晶シリコン層にアクセストランジ
スタを形成するとともに、この単結晶シリコン層に連続
する導電層を素子分離絶縁膜の上に延在させている。そ
の導電層の表面にキャパシタとのコンタクト部を配置す
ることにより、キャパシタのコンタクト領域を縮小する
ことができ、アクセストランジスタを微細化した構造を
有する半導体記憶装置を実現することができる。また、
キャパシタの電荷蓄積容量を増大することができる。
シリコン基板上の単結晶シリコン層にアクセストランジ
スタを形成するとともに、この単結晶シリコン層に連続
する導電層を素子分離絶縁膜の上に延在させている。そ
の導電層の表面にキャパシタとのコンタクト部を配置す
ることにより、キャパシタのコンタクト領域を縮小する
ことができ、アクセストランジスタを微細化した構造を
有する半導体記憶装置を実現することができる。また、
キャパシタの電荷蓄積容量を増大することができる。
【００４６】請求項３に係る半導体記憶装置の製造方法
によれば、ビット線コンタクト領域とキャパシタのコン
タクト領域を縮小することができ、ビット線を低い段差
の領域に形成することができるとともに、キャパシタの
電荷蓄積容量を増大することができる。したがって、メ
モリセルの構造が微細化された半導体記憶装置を容易に
実現することができる。
によれば、ビット線コンタクト領域とキャパシタのコン
タクト領域を縮小することができ、ビット線を低い段差
の領域に形成することができるとともに、キャパシタの
電荷蓄積容量を増大することができる。したがって、メ
モリセルの構造が微細化された半導体記憶装置を容易に
実現することができる。
【図１】この発明の実施例によるＤＲＡＭのメモリの平
面構造図である。
面構造図である。
【図２】図１に示すメモリセルの切断線Ａ−Ａに沿った
方向からの断面構造図である。
方向からの断面構造図である。
【図３】図１に示すメモリセルの切断線Ｂ−Ｂに沿った
方向からの断面構造図である。
方向からの断面構造図である。
【図４】この発明によるＤＲＡＭのメモリセルの第１製
造工程図である。
造工程図である。
【図５】この発明によるＤＲＡＭのメモリセルの第２製
造工程図である。
造工程図である。
【図６】この発明によるＤＲＡＭのメモリセルの第３製
造工程図である。
造工程図である。
【図７】この発明によるＤＲＡＭのメモリセルの第４製
造工程図である。
造工程図である。
【図８】この発明によるＤＲＡＭのメモリセルの第５製
造工程図である。
造工程図である。
【図９】この発明によるＤＲＡＭのメモリセルの第６製
造工程図である。
造工程図である。
【図１０】この発明によるＤＲＡＭのメモリセルの第７
製造工程図である。
製造工程図である。
【図１１】この発明によるＤＲＡＭのメモリセルの第８
製造工程図である。
製造工程図である。
【図１２】この発明によるＤＲＡＭのメモリセルの第９
製造工程図である。
製造工程図である。
【図１３】この発明によるＤＲＡＭの製造工程の変形例
を示す製造工程断面図である。
を示す製造工程断面図である。
【図１４】一般的なＤＲＡＭの構成を示すブロック図で
ある。
ある。
【図１５】メモリセルの等価回路図である。
【図１６】従来のＤＲＡＭのメモリセルの断面構造図で
ある。
ある。
１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ メモリセル ２ 半導体基板（シリコン基板） ３ フィールド酸化膜 ４ ゲート絶縁膜 ５ ゲート電極 ６ チタンシリサイド層 ７ａ、７ｂ ｎ型不純物領域 ８ 下部電極 ９ 誘電体層 １０ 上部電極 １４ａ、１４ｂ、１４ｃ ビット線 １５ アクセストランジスタ １６ キャパシタ １７ａ、１７ｂ ワード線 １８ 多結晶シリコン層 ２１ 単結晶シリコン層 ２２ 導電層
フロントページの続き (56)参考文献 特開 平２−83970（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (3)
- 【請求項１】 １つのアクセストランジスタと１つのキ
ャパシタとを有するメモリセルを備えた半導体記憶装置
であって、 主表面を有する第１導電型のシリコン基板と、 前記シリコン基板の主表面に形成された素子分離絶縁膜
と、 前記素子分離絶縁膜に取囲まれた前記シリコン基板の主
表面上に形成された単結晶シリコン層と、 前記単結晶シリコン層の表面に間隔を有するように形成
された１対の第２導電型の不純物領域と、この１対の第
２導電型の不純物領域の間に位置する前記単結晶シリコ
ン層の表面上にゲート絶縁膜を介在して形成され、かつ
ワード線に接続されたゲート電極とを有するアクセスト
ランジスタと、 前記アクセストランジスタの一方の前記第２導電型の不
純物領域に接続される第１電極層と、前記第１電極層の
表面上に形成された誘電体層と、前記誘電体層の表面上
に形成された第２電極層とを有するキャパシタと、 前記素子分離絶縁膜の表面に接して延在するビット線と
を備え、 前記ビット線は、前記アクセストランジスタの他方の前
記第２導電型の不純物領域が形成された前記単結晶シリ
コン層に連続して前記素子分離絶縁膜の表面上に延在す
る多結晶シリコン層を有し、かつ前記キャパシタの下に
延在するように形成されている、半導体記憶装置。 - 【請求項２】 １つのアクセストランジスタと１つのキ
ャパシタとを有するメモリセルを備えた半導体記憶装置
であって、 主表面を有する第１導電型のシリコン基板と、 前記シリコン基板の主表面に形成された素子分離絶縁膜
と、 前記素子分離絶縁膜に取囲まれた前記シリコン基板の主
表面上に形成された単結晶シリコン層と、 前記単結晶シリコン層の表面に間隔を有するように形成
された１対の第２導電型の不純物領域と、この１対の第
２導電型の不純物領域の間に位置する前記単結晶シリコ
ン層の表面上にゲート絶縁膜を介在して形成され、かつ
ワード線に接続されたゲート電極とを有するアクセスト
ランジスタと、 前記アクセストランジスタの一方の前記第２導電型の不
純物領域が形成された前記単結晶シリコン層に連続して
前記素子分離絶縁膜の表面に接して延在した多結晶シリ
コン層を含む導電層と、 前記素子分離絶縁膜の表面上に延在した前記導電層の表
面に接続された第１電極層と、前記第１電極層の表面上
に形成された誘電体層と、前記誘電体層の表面上に形成
された第２電極層とを有するキャパシタと、 前記アクセストランジスタの他方の前記第２導電型の不
純物領域に接続されるビット線とを備え、 前記ビット線は、前記キャパシタの下に延在するように
形成されている、半導体記憶装置。 - 【請求項３】 １つのアクセストランジスタと１つのキ
ャパシタとを有するメモリセルを備えた半導体記憶装置
の製造方法であって、 シリコン基板の主表面の所定領域に素子分離絶縁膜を形
成する工程と、 前記シリコン基板の主表面上に単結晶シリコン層を形成
するとともに、前記素子分離絶縁膜の表面に接して前記
単結晶シリコン層に連続する導電層を形成する工程と、 前記導電層をパターニングすることにより前記素子分離
絶縁膜の表面に接して延在するビット線を形成する工程
と、 前記単結晶シリコン層の表面上にゲート絶縁膜とゲート
電極を形成する工程と、 前記ゲート電極をマスクとして用いて前記単結晶シリコ
ン層の中に不純物を導入して１対の不純物領域を形成す
る工程と、 前記素子分離絶縁膜の表面上に延在した前記導電層の表
面にその一部が接続され、かつ前記ビット線の上に延在
するように第１電極層を形成する工程と、 前記第１電極層の表面上に誘電体層を形成する工程と、 前記誘電体層の表面上に第２電極層を形成する工程とを
備えた、半導体記憶装置の製造方法。
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