JPH05136368A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＤＲＡＭのメモリセル構造の微細化とキャパ
シタ容量の増大を図った半導体記憶装置およびその製造
方法を得る。 【構成】 トレンチ分離構造を有するスタックトトレン
チキャパシタセルにおいて、キャパシタ下部電極１３と
シリコン基板１上に形成された不純物拡散領域１１ａと
のコンタクトホールをトレンチ８側壁に形成し、キャパ
シタを構成する電極１３，２１に高融点金属もしくはそ
の化合物を用い、キャパシタの誘電体層２０として強誘
電体を用いるようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置及びそ
の製造方法に関し、特にＤＲＡＭのメモリセルの構造の
微細化及びキャパシタ容量の増大を図った半導体記憶装
置及びその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体記憶装置はコンピュータな
ど情報機器の目覚ましい普及によってその需要が急速に
拡大している。さらに、機能的には大規模な記憶容量を
有し、かつ高速動作が可能なものが要求されている。こ
れに伴って、半導体記憶装置の高集積化，高速応答性，
高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものにＤＲＡＭがある。一般に、Ｄ
ＲＡＭは多数の記憶情報を蓄積する記憶領域であるメモ
リセルアレイと、外部との入出力に必要な周辺回路とか
ら構成される。

【０００４】図９は、従来のＤＲＡＭの構成を示すブロ
ック図であり、図において、５１は記憶情報のデータ信
号を蓄積するためのメモリセルアレイであり、単位記憶
回路を構成するメモリセルがマトリクス状に配列されて
なる。５２はメモリセルを選択するためのアドレス信号
を外部から受けるロウアンドカラムアドレスバッファ、
５３，５４はそれぞれ前記アドレス信号を解読すること
によってメモリセルアレイ５１内の所定のメモリセルを
指定するためのロウデコーダ，カラムデコーダ、５５は
指定されたメモリセルに蓄積された信号を増幅して読み
出すセンスリフレッシュアンプ、５６，５７はそれぞれ
データ入出力のためのデータインバッファ，データアウ
トバッファ、５８はクロック信号を発生するクロックジ
ェネレータであり、これらの回路よりＤＲＡＭ５０は構
成される。また、半導体チップ上で大きな面積を占める
メモリセルアレイ５１は、単位記憶情報を蓄積するため
のメモリセルがマトリクス状に複数個配列されて形成さ
れている。

【０００５】図１０はメモリセルアレイを構成するメモ
リセルの４ビット分の等価回路図であり、図において１
４はビット線、１５はＭＯＳ（Metal-Oxide-Semiconduc
tor)トランジスタ、１６は該ＭＯＳトランジスタ１５に
一方の電極が接続されたキャパシタであり、情報は電荷
として該キャパシタ１５に蓄積される。１７はワード線
である。図示した１つのメモリセルは、１個のＭＯＳト
ランジスタ１５と、これに接続された１個のキャパシタ
１６とから構成される、いわゆる１トランジスタ１キャ
パシタ型のメモリセルである。このタイプのメモリセル
はその構造が簡単なため、メモリセルアレイの集積度を
向上させることは容易であり、大容量のＤＲＡＭに広く
用いられている。

【０００６】メモリセルを構成するキャパシタなどの構
造を変化させることにより、メモリセルアレイの集積度
の向上を行っているが、ＤＲＡＭのメモリセルはそのキ
ャパシタの構造によっていくつかのタイプに分けること
ができる。その１つに、スタックトトレンチタイプのメ
モリセルがある。

【０００７】図１１は例えば特開昭６１−２１６４４７
号公報に示された従来のスタックトトレンチタイプのメ
モリセルの構造を示す断面図であり、図において、１５
１はｐ型シリコン基板、１５２は酸化シリコン膜、１５
３は酸化シリコン層、１５４はワード線の一部から構成
されるゲート電極、１５５はポリシリコンで形成された
キャパシタの下部電極、１５６は酸化シリコン膜、１５
７はポリシリコンで形成された前記キャパシタの上部電
極、１５８はｎ⁺ 不純物領域である。

【０００８】図に示すように、１つのメモリセルは１つ
のＭＯＳトランジスタと１つのキャパシタから構成され
ている。ＭＯＳトランジスタは１対のｎ⁺不純物領域１
５８とゲート電極１５４とを備えている。キャパシタは
酸化シリコン膜１５６を挟んで下部電極１５５と上部電
極１５７とから積層構造を形成している。キャパシタの
下部電極１５５はＭＯＳトランジスタの一方のｎ⁺ 不純
物領域１５８に接続されている。また、ＭＯＳトランジ
スタの他方のｎ⁺ 不純物領域１５８にはビット線（図示
せず）が接続されている。

【０００９】ここで、キャパシタはトレンチ内部に形成
されているが、このような段差形状に形成することによ
り、下部電極１５５と上部電極１５７との間の対向面積
を増大させて、電荷蓄積容量の増大を図っている。しか
しながら、ＤＲＡＭにおける記憶容量の増大に対する要
求はさらに強まってきており、これに応じたメモリセル
の素子構造の微細化が要求される。

【００１０】

【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、上記のようなスタ
ックトトレンチ型のメモリセルでは、該メモリセルを構
成するキャパシタの下部電極１５５とｎ⁺ 型不純物領域
１５８間のコンタクトホールをｐ型シリコン基板１上に
形成していたため、微細化が困難であるという問題があ
り、また、メモリセルの素子構造の微細化によりキャパ
シタを形成しているトレンチ径が小さくなるにもかかわ
らず、キャパシタ容量を増大させなければならないた
め、トレンチ深さを深くしなければならず、加工が困難
になり、さらには、下部電極１５５として、これまでは
多結晶シリコンが一般に用いられてきたが、トレンチ深
さが深くなると、この多結晶シリコンをドープするのが
困難になるなどの問題点があった。

【００１１】この発明は上記のような問題点を解消する
ためになされたもので、キャパシタ容量が大きく、か
つ、微細なメモリセル構造の半導体記憶装置を得ること
を目的としており、さらにこの装置に適した製造方法を
提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、半導体基板上に形成されたトレンチの側壁の
所定の領域に形成された第１の不純物領域と、該第１の
不純物領域との間にワード線に接続されたゲート電極を
介在して前記半導体基板上に形成された第２の不純物領
域とからなるアクセストランジスタと、第１の不純物領
域に接続されトレンチの側壁内面に沿って形成された第
１の電極層と、該第１の電極層上に形成された誘電体層
と、該誘電体層上に形成された第２の電極層とからなる
キャパシタとを有するものである。

【００１３】また、この発明に係る半導体記憶装置は、
半導体基板上に形成された第１の不純物領域と、該第１
の不純物領域との間にワード線に接続されたゲート電極
を介在して前記半導体基板上に形成された第２の不純物
領域とからなるアクセストランジスタと、第１の不純物
領域に接続されトレンチの側壁内面に沿って形成された
高融点金属あるいはその化合物からなる第１の電極層
と、該第１の電極層上に形成された誘電体層と、該誘電
体層上に形成された高融点金属あるいはその化合物から
なる第２の電極層とからなるキャパシタとを有するもの
である。

【００１４】さらに、この発明に係る半導体記憶装置
は、半導体基板上に形成された第１の不純物領域と、該
第１の不純物領域との間にワード線に接続されたゲート
電極を介在して前記半導体基板上に形成された第２の不
純物領域とからなるアクセストランジスタと、第１の不
純物領域に接続されトレンチの側壁内面に沿って形成さ
れた第１の電極層と、該第１の電極層上に形成されたＰ
ＺＴのような強誘電体からなる誘電体層と、該誘電体層
上に形成された第２の電極層とからなるキャパシタとを
有するものである。

【００１５】また、この発明に係る半導体記憶装置の製
造方法は、半導体基板上にトレンチ分離酸化膜を形成
し、該トレンチ酸化膜の両側にトレンチを形成し、該ト
レンチのトレンチ分離酸化膜を形成していない側壁内面
に酸化膜を形成し、次に、トレンチ上部より所定の領域
の酸化膜を除去することにより露出した半導体基板側面
に第１の不純物領域を形成した後、第１の不純物領域の
側面およびトレンチ側壁内面に第１の電極層を形成し、
第１の電極層上に誘電体層を形成した後、該誘電体層上
に第２の電極層を形成し、続いて、第１の不純物領域に
隣接してゲート電極を形成し、さらに、第１の不純物領
域の反対側にゲート電極と隣接して第２の不純物領域を
半導体基板上に形成するものである。

【００１６】

【作用】この発明における半導体記憶装置は、第１の不
純物領域をトレンチの側壁の所定の領域に設けたことに
より、第１電極層と第１の不純物領域のコンタクトホー
ルをトレンチ側壁に形成することになったので、微細化
が可能となりセル面積を小さくできる。

【００１７】また、この発明における半導体記憶装置
は、キャパシタを構成する第１および第２の電極層とし
て、高融点金属またはその化合物を用いるようにしたた
め、キャパシタの容量増大のためにトレンチ深さを深く
する必要はなくなり、浅いままでその容量を増大させる
ことが可能となり、また、キャパシタの電極材料として
これまで多く用いられてきた多結晶シリコンのように導
電化のための不純物のドープが不要となり、製造上の工
程が簡略化する。

【００１８】さらに、この発明における半導体記憶装置
は、キャパシタの誘電膜としてＰＺＴのような強誘電体
を用いるようにしたため高誘電率が得られ、キャパシタ
の容量を増大させることとなり、スタックトトレンチの
トレンチ深さが浅い状態でも容量を大きくすることが可
能となるので、製造プロセスのマージンを広くすること
ができる。

【００１９】また、この発明における半導体記憶装置の
製造方法は、第１の不純物領域と第１の電極層とのコン
タクトホールを、第１の不純物領域をトレンチ上部の所
定の領域を除去することにより露出した半導体基板に斜
め回転注入法により形成し、該第１の不純物領域の側面
に接続してトレンチ内壁上に第１の電極層を形成するこ
とにより形成するようにしたので、半導体記憶装置の微
細化が容易に行えるようになる。

【００２０】

【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体記憶装置
（ＤＲＡＭ）のメモリセルの構造を示す平面図であり、
ここでは４ビット分のメモリセルが示されている。図１
において、１４はビット線、１７はワード線、１８はト
レンチ側壁に形成されたｎ型不純物領域である。メモリ
セルアレイは相互に平行に延びる複数のビット線１４
ａ，１４ｂとこれに直交する方向に互いに平行に延びる
ワード線１７ａ，１７ｂ，１７ｃ，１７ｄとが形成され
ている。

【００２１】次に、図１に示されたメモリセルの製造方
法を図２ないし図８を用いて説明する。図２ないし図８
はこの発明の一実施例による半導体記憶装置の製造方法
を説明する図であり、図において、１はシリコンから形
成される半導体基板、２は相互に隣接するトレンチ間に
設けられたトレンチ分離酸化膜、３は反転防止用ｐ⁺ 拡
散層、４，６は酸化膜、５は酸化膜４，６に挟まれて形
成された窒化膜、７，１０，１２はレジスト、８はトレ
ンチ、９はトレンチ８の内壁に形成された酸化膜、１１
はｎ型不純物領域であり１１ａと１１ｂとは互いに別の
電極を形成する。１３は第１導電層、２０は例えばＰＺ
Ｔ（ＰｂＺｒ_x Ｔｉ_y Ｏ_z ）のような強誘電体からなる
強誘電体層、２１は第２導電層であり、第１導電層１
３，第２導電層２１は強誘電体層２０を挟んでキャパシ
タを構成する。２２はゲート酸化膜、２３は多結晶シリ
コン層、２４はタングステンシリサイド、２５は絶縁
膜、２６はサイドウォール、２７は多結晶シリコン、２
８は層間絶縁膜、２９は導電層である。

【００２２】まず、図２に示すように半導体基板１上に
反転防止用ｐ⁺ 拡散層３，トレンチ分離酸化膜２を順次
形成する。このとき、トレンチ分離絶縁膜２は半導体基
板１の表面より５００〜１０００オングストローム程度
突き出すように形成しておく。これは後工程で該トレン
チ分離酸化膜２をエッチングマスクとして用いるため、
その膜減りを考慮したためである。次に、上記処理した
面の全面に酸化膜４，窒化膜５，酸化膜６を順次形成す
る。その後、レジスト７をマスクとして、フォトリソグ
ラフィ法及びエッチング法にて前記酸化膜４／窒化膜５
／酸化膜６を所定の形状にパターニングする。

【００２３】次に、レジスト７を除去した後、酸化膜６
とトレンチ分離酸化膜２をマスクとして、図３に示すよ
うに半導体基板１にトレンチ８を形成する。その後、ト
レンチ８の内壁に酸化膜９を形成する。

【００２４】続いて、上記処理した面の全面にレジスト
１０を塗布した後、エッチバックを行い図４に示すよう
にトレンチ８内に所望の高さまでレジスト１０を残す。
さらに、トレンチ８の上部の酸化膜９を選択的に除去し
た後、該酸化膜９を除去して露出した半導体基板１に、
ｎ型不純物領域１１ａを斜め回転注入法により形成す
る。このとき、トレンチ８は、酸化膜９を選択的に除去
して半導体基板１を露出させた領域以外はトレンチ分離
酸化膜２あるいは酸化膜９によって囲まれているため、
ｎ型不純物領域１１は図１において１８の部分の領域に
のみ形成され、ｎ型不純物領域１１ａと後に形成する第
１導電層１３との接合面積の低減が図れ、セル構造の微
細化が図れることとなる。

【００２５】次に、レジスト１０を除去した後、該処理
した面の全面に高融点金属またはその化合物（例えばＴ
ｉＮ）からなる第１導電層１３を、例えば５００オング
ストロームの層厚に形成した後、レジスト１２を全面に
塗布し、次にエッチバックを行って図５に示すようにレ
ジスト１２を残す。

【００２６】さらに、レジスト１２をマスクとして第１
導電層１３の所望の領域をエッチング除去した後、レジ
スト１２を除去して図６に示すような構造とする。

【００２７】次に、前工程で得た第１導電層１３上及び
トレンチ分離酸化膜２上に例えばＰＺＴなどの強誘電体
層２０を例えば２００オングストロームの層厚に形成
し、さらに、該処理した面の全面に高融点金属またはそ
の化合物（例えばタングステン）の第２導電層２１を例
えば１０００オングストロームの層厚に形成した後、フ
ォトリソグラフィ法及びエッチング法を用いて図７に示
すようなパターンを形成する。

【００２８】続いて、半導体基板１上に熱酸化によりゲ
ート酸化膜２２を形成した後、該ゲート酸化膜２２の表
面上に、例えば減圧ＣＶＤ法を用いてリンなどの不純物
がドープされた多結晶シリコン層２３を、さらに、スパ
ッタリング法などにより、タングステンシリサイド２
４，絶縁膜２５を形成する。その後、フォトリソグラフ
ィ法及びエッチング法を用いてゲート酸化膜２２，多結
晶シリコン層２３，タングステンシリサイド２４，絶縁
膜２５よりなる多層膜を所定の形状にパターニングす
る。これにより、メモリセルのアクセストランジスタ
（図１０においてＭＯＳトランジスタ１５）のゲート電
極が形成される。

【００２９】そして、ゲート電極をマスクとしてシリコ
ン基板１中に、例えばリンを注入エネルギー５０ｋｅ
Ｖ，ドーズ量５×１０¹²〜１×１０¹⁵/cm 程度イオン注
入し、ｎ型不純物領域１１ｂを形成する。さらに、例え
ば減圧ＣＶＤ法を用いて前記処理した面に酸化膜などの
絶縁膜を形成した後、この絶縁膜を異方性エッチングに
より除去してゲート電極の側壁に絶縁膜のサイドウォー
ル２６が形成される。

【００３０】次に、例えば減圧ＣＶＤ法を用いて上記処
理した面に多結晶シリコン２７を形成した後、リソグラ
フィ法，エッチング法を用いて所定のパターンを形成す
る。これに、例えば砒素を注入エネルギー５０ｋｅＶ，
ドーズ量１×１０¹⁵〜１×１０¹⁶/cm 程度イオン注入し
た後、熱処理を行い、さらには、ＣＶＤ法を用いて酸化
膜などの層間絶縁膜２８を形成した後、層間絶縁膜２８
の中にコンタクトホールを形成する。

【００３１】その後、このコンタクトホール，層間絶縁
膜２８上に減圧ＣＶＤ法，スパッタリング法などを用い
て、多結晶シリコンあるいはアルミ合金などの導電層２
９を形成し、所定のパターンとなすことにより、ビット
線が形成される。

【００３２】なお、上記実施例では、第１導電層１３に
高融点金属またはその化合物として例えばＴｉＮを、第
２導電層２１に例えばＷを用いたが、第１，第２導電層
１３，２１とも同一金属を用いても構わない。さらに、
ここで用いた高融点金属は本半導体記憶装置の製造プロ
セスにおいて、その処理温度よりも高い融点をもつもの
である。

【００３３】また、上記実施例では、ゲート電極として
タングステンポリサイド構造を用いた場合について述べ
たが、他の金属シリサイドを用いたポリサイド構造で
も、高融点金属もしくは金属シリサイドだけを用いた場
合であってもよい。

【００３４】このように上記実施例では、第１導電層１
３と不純物領域１１ａのコンタクトホールをトレンチ８
の側壁に形成したので不純物領域１１ａと第１導電層１
３との接合面積の低減が図れ、セル構造の微細化が可能
となり、また、キャパシタを構成する第１，第２導電層
１３，２１として高融点金属またはその化合物を用いる
ようにしたため、工程が簡略化できるとともに薄膜化が
可能となり、さらに、キャパシタの誘電体層２０として
強誘電体を用いるようにしたためキャパシタの容量を大
きくすることが可能となり、製造プロセスのマージンが
拡大できる。

【００３５】

【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、第１の不純物領域１１ａをトレンチ８
の側壁の所定の領域に設けたことにより、第１の電極層
１３と第１の不純物領域１１ａのコンタクトホールをト
レンチ８の側壁に形成することになったので、第１の不
純物領域１１ａと第１の電極層１３との接合面積の低減
が図れ、セル構造の微細化が可能となり、また、キャパ
シタを構成する第１および第２の電極層１３，２１とし
て、高融点金属またはその化合物を用いるようにしたた
め、これまで多く用いられてきた多結晶シリコンのよう
に導電化のための不純物のドープが不要となり、工程が
簡略化できるとともに低抵抗になるため、薄膜化が可能
となり、さらに、キャパシタの誘電層２０として強誘電
体を用いるようにしたため高誘電率が得られ、トレンチ
８の深さが浅い状態でも容量を大きくすることが可能と
なるので、製造プロセスのマージンが拡大できる効果が
ある。

【００３６】また、この発明に係る半導体記憶装置の製
造方法によれば、第１の不純物領域と１１ａと第１の電
極層１３とのコンタクトホールを、第１の不純物領域１
１ａをトレンチ８上部の所定の領域を除去することによ
り露出した半導体基板１に斜め回転注入法により形成
し、該第１の不純物領域１１ａの側面に接続してトレン
チ８の内壁上に第１の電極層１３を形成することにより
形成するようにしたので、半導体記憶装置の微細化が容
易に行えるようになり、また、キャパシタの第１および
第２の電極層１３，２１を高融点金属で形成するように
したので、キャパシタの容量増大のためにトレンチ８の
深さを深くする必要はなくなり、浅いままでその容量を
増大させることが可能となり、さらに、キャパシタの電
極材料としてこれまで多く用いられてきた多結晶シリコ
ンの場合に必要だった導電化のためのドープが不要とな
るので、製造上の工程を簡略化でき、また、誘電体層２
０をＰＺＴのような強誘電体を用いて形成したので、キ
ャパシタの容量を増大させることとなり、トレンチ８の
深さを深くする必要がなくなり、プロセスマージンを拡
大できる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるＤＲＡＭのメモリセ
ルの構造を示す平面図である。

【図２】この発明の一実施例による半導体記憶装置の第
１の製造工程を説明する断面図である。

【図３】この発明の一実施例による半導体記憶装置の第
２の製造工程を説明する断面図である。

【図４】この発明の一実施例による半導体記憶装置の第
３の製造工程を説明する断面図である。

【図５】この発明の一実施例による半導体記憶装置の第
４の製造工程を説明する断面図である。

【図６】この発明の一実施例による半導体記憶装置の第
５の製造工程を説明する断面図である。

【図７】この発明の一実施例による半導体記憶装置の第
６の製造工程を説明する断面図である。

【図８】この発明の一実施例による半導体記憶装置の第
７の製造工程を説明する断面図である。

【図９】従来のＤＲＡＭの構成を示すブロック図であ
る。

【図１０】上記ＤＲＡＭにおけるメモリセルの等価回路
図である。

【図１１】上記ＤＲＡＭにおけるのメモリセルの断面構
造図である。

【符号の説明】

１ 半導体基板 ２ トレンチ分離酸化膜 ３ 反転防止用ｐ⁺ 拡散層 ４ 酸化膜 ５ 窒化膜 ６ 酸化膜 ７ レジスト ８ トレンチ ９ 酸化膜 １０ レジスト １１ ｎ型不純物領域 １２ レジスト １３ 第１導電層 １４ ビット線 １７ ワード線 １８ ｎ型不純物領域 ２０ 強誘電体層 ２１ 第２導電層 ２２ ゲート酸化膜 ２３ 多結晶シリコン層 ２４ タングステンシリサイド ２５ 絶縁膜 ２６ サイドウォール ２７ 多結晶シリコン ２８ 層間絶縁膜

Claims (4)

【特許請求の範囲】
1. 【請求項１】 メモリセルを単位記憶回路として備えた
   半導体記憶装置において、 半導体基板上に形成されたトレンチの側壁の所定の領域
   に形成された第１の不純物領域と、該第１の不純物領域
   との間にワード線に接続されたゲート電極を介在して前
   記半導体基板上に形成された第２の不純物領域とからな
   るアクセストランジスタと、 前記第１の不純物領域に接続されトレンチの側壁内面に
   沿って形成された第１の電極層と、該第１の電極層上に
   形成された誘電体層と、該誘電体層上に形成された第２
   の電極層とからなるキャパシタとを有することを特徴と
   する半導体記憶装置。
2. 【請求項２】 メモリセルを単位記憶回路として備えた
   半導体記憶装置において、 半導体基板上に形成された第１の不純物領域と、該第１
   の不純物領域との間にワード線に接続されたゲート電極
   を介在して前記半導体基板上に形成された第２の不純物
   領域とからなるアクセストランジスタと、 前記第１の不純物領域に接続されトレンチの側壁内面に
   沿って形成された高融点金属あるいはその化合物からな
   る第１の電極層と、該第１の電極層上に形成された誘電
   体層と、該誘電体層上に形成された高融点金属あるいは
   その化合物からなる第２の電極層とからなるキャパシタ
   とを有することを特徴とする半導体記憶装置。
3. 【請求項３】 メモリセルを単位記憶回路として備えた
   半導体記憶装置において、 半導体基板上に形成された第１の不純物領域と、該第１
   の不純物領域との間にワード線に接続されたゲート電極
   を介在して前記半導体基板上に形成された第２の不純物
   領域とからなるアクセストランジスタと、 前記第１の不純物領域に接続されトレンチの側壁内面に
   沿って形成された第１の電極層と、該第１の電極層上に
   形成された強誘電体からなる誘電体層と、該誘電体層上
   に形成された第２の電極層とからなるキャパシタとを有
   することを特徴とする半導体記憶装置。
4. 【請求項４】 メモリセルを単位記憶回路として備えた
   半導体記憶装置の製造方法において、 半導体基板上にトレンチ分離酸化膜を形成し、該トレン
   チ酸化膜の両側にトレンチを形成し、該トレンチのトレ
   ンチ分離酸化膜を形成していない側壁内面に酸化膜を形
   成する第１の工程と、 前記トレンチ上部より所定の領域の酸化膜を除去するこ
   とにより露出した半導体基板側面に第１の不純物領域を
   形成する第２の工程と、 前記第１の不純物領域の側面およびトレンチ側壁内面に
   第１の電極層を形成する第３の工程と、 前記第１の電極層上に誘電体層を形成した後、該誘電体
   層上に第２の電極層を形成する第４の工程と、 前記第１の不純物領域に隣接してゲート電極を形成する
   第５の工程と、 前記第１の不純物領域の反対側にゲート電極と隣接して
   第２の不純物領域を半導体基板上に形成する第６の工程
   とを含むことを特徴とする半導体記憶装置の製造方法。