KR100419571B1 - 단일 트랜지스터 강유전체 메모리 소자 - Google Patents

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

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  • Semiconductor Memories (AREA)
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Abstract

본 발명은 인접한 웰간의 커패시턴스를 낮춤으로써 커패시턴스 커플링을 최소화하고, 웰의 저항을 낮춤으로써 RC 시간지연이 커지는 것을 최소화할 수 있는 단일 트랜지스터 강유전체 메모리 소자를 제공하는 데 그 목적이 있는 것으로, 이를 위한 본 발명의 강유전체 트랜지스터로 이루어진 메모리 셀들이 컬럼 및 로우 방향으로 매트릭스 배열된 단일 트랜지스터 강유전체 메모리 소자에 있어서, 서로 인접한 컬럼의 웰과 웰은 트렌치 절연막에 의해 분리되고, 동일한 컬럼내의 각셀의 웰은 웰의 하부에 매몰되어 형성된 웰과 동일한 도전형의 고농도 도핑층에 의해 연결된 것을 특징으로 한다.

Description

단일 트랜지스터 강유전체 메모리 소자{A single transistor ferroelectric memory device}
본 발명은 단일 트랜지스터 강유전체 소자에 관한 것으로, 특히 랜덤 억세스(random access)를 위하여 인접한 컬럼(column)의 공통 웰 라인이 전기적으로 분리되고, 단일 트랜지스터 강유전체 셀의 게이트에 워드라인, 소스에 소스라인, 드레인에 비트라인이 연결된 단일 트랜지스터 강유전체 메모리 소자에 관한 것이다.
잘 알려진 바와 같이 단일 트랜지스터 강유전체 메모리 소자는, 셀 내에 별도의 커패시터를 두지 않고 트랜지스터의 유전체로서 강유전체를 사용한 단일 강유전체 트랜지스터를 셀로서 사용한다.
단일 강유전체 메모리 소자는 읽기/쓰기 구동시 랜덤 억세스가 가능하여, 하나의 트랜지스터 및 하나의 커패시터를 셀로서 사용하는 DRAM(dynamic random access memory) 소자를 대체할 수 있는 메모리 소자로 각광 받고 있다.
도 1은 통상적인 단일 트랜지스터 강유전체 메모리 소자의 셀 어레이를 나타낸다.
도 1을 참조하면, 강유전체 트랜지스터에 의해 강유전체 메모리 셀(Ferroelectric Memory Cell)(1)이 컬럼 및 로우(row) 방향으로 매트릭스 배열되어 있다. 로우 방향으로 각 셀의 강유전체 트랜지스터의 게이트(G)는 워드라인(2a 내지 2n)에 연결되어 있다. 컬럼 방향의 각 셀의 강유전체 트랜지스터의 드레인(D)은 비트라인(3a 내지 3m)에 연결되어 있다. 컬럼 방향의 각 셀의 강유전체 트랜지스터의 소스(S)는 소스라인(4a 내지 4m)에 연결되어 있다. 컬럼 방향의 각 셀의 강유전체 트랜지스터의 웰(W)은 웰라인(5a 내지 5m)에 연결되어 있다.
도 2는 도 1의 구현을 위한 단일 트랜지스터 강유전체 메모리 소자의 평면도이다.
도 2를 참조하면, 하나의 웰영역(6; 실제 메모리 어레이에서는 컬럼방향으로 다수의 셀이 연결됨)에는 게이트라인(8)의 좌우로 확장되어 트랜지스터의 액티브영역(7a)이 형성되고, 트랜지스터의 액티브영역(7a)과 분리되어 웰 콘택용 확산층을 위한 액티브영역(7b)이 형성된다. 게이트라인, 소스/드레인 및 확산층에는 각각 절연막(도면에 도시되지 않음)을 관통하여 금속라인(10)이 콘택(9) 된다.
도 3은 도 2의 A-A'선에 따른 종래기술의 단일 트랜지스터 강유전체 메모리 소자의 단면도이다.
도 3을 참조하면, n실리콘기판(301)에는 소자간의 분리를 위한 필드산화막(303a)이 형성되고, 하나의 동일 p웰(302) 내에 강유전체 트랜지스터의 n+소스/드레인(306)과 p+확산층(307)이 형성되어 있다. n+소스/드레인(306)과 p+확산층(307)은 필드산화막(303b)에 의해 분리되어 있다. n+소스/드레인(306)과 p+확산층(307)에는 층간산화막(308)을 관통하여 각각 금속층(309)이 콘택된다. 물론 p웰(302) 내에서 소스와 드레인 사이의 기판 상에는 강유전체박막(310) 및 게이트전극(311)이 적층되어 있다.
그런데, 상기한 구조에서 알 수 있듯이 종래의 단일 트랜지스터 강유전체 메모리 소자는, p웰(302)은 n실리콘기판(301)과 pn 접합(junction)을 이루고 있어, 이 pn 접합을 통해 어떤 웰은 이웃한 컬럼의 웰과 커패시턴스 커플링(capacitance coupling)이 이루어진다.
또한 셀 어레이 구조에서 다수의(통상 32, 64 또는 128개) 메모리 셀이 컬럼 방향으로 직렬로 연결되면 커다란 웰 저항에 의하여 센스 앰프에 인접한 메모리 셀과 가장 멀리 떨어진 메모리 셀의 RC 시간지연의 차이가 커지고 이는 회로 성능에 심각한 문제를 일으킬 수 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로서, 인접한 웰간의 커패시턴스를 낮춤으로써 커패시턴스 커플링을 최소화하고, 웰의 저항을 낮춤으로써 RC 시간지연이 커지는 것을 최소화할 수 있는 단일 트랜지스터 강유전체 메모리 소자를 제공하는 데 그 목적이 있다.
또한 본 발명의 다른 목적은 상기 단일 트랜지스터 강유전체 메모리 소자의 제조방법을 제공하는 데 있다.
도 1은 통상적인 단일 트랜지스터 강유전체 메모리 어레이 구조를 나타낸 도면.
도 2는 도 1의 구현을 위한 단일 트랜지스터 강유전체 메모리 소자의 평면도.
도 3은 도 2의 A-A'선에 따른 종래기술의 단일 트랜지스터 강유전체 메모리 소자의 단면도.
도 4는 도 2의 A-A'선에 따른 본 발명의 단일 트랜지스터 강유전체 메모리 소자의 단면도.
도 5a 내지 도 5h는 도 4의 구현을 위한 본 발명의 바람직한 실시예에 따른 단일 트랜지스터 강유전체 메모리 소자 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 강유전체 메모리 셀 2 : 워드라인
3 : 비트라인 4 : 소스라인
5 : 웰 라인 6 : 웰 영역
7a, 7b : 액티브 영역 8 : 게이트라인
9 : 콘택 10 : 금속라인
401 : n실리콘기판 402 : p+층(매몰된 도핑층)
403 : p웰 404 : n+소스/드레인
405 : 강유전체박막 406 : 게이트전극
407a, 407b : 필드산화막 409 : 웰 콘택용 p+확산층
410 : 금속층
상기 목적을 달성하기 위한, 강유전체 트랜지스터로 이루어진 메모리 셀들이 컬럼 및 로우 방향으로 매트릭스 배열된 단일 트랜지스터 강유전체 메모리 소자에 있어서, 서로 인접한 컬럼의 웰과 웰은 트렌치 절연막에 의해 분리되고, 동일한 컬럼내의 각셀의 웰은 각 웰의 하부에 매몰되어 형성된 웰과 동일한 도전형의 고농도 도핑층에 의해 연결된 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 단, 구조의 서술을 용이하게 하기 위하여 실제 메모리 셀 어레이 레이아웃과는 다소 차이가 나게 하였다.
도4는 본 발명의 바람직한 실시예에 따른 단일 트랜지스터 강유전체 메모리소자의 구조를 나타낸다.
도4를 참조하면, n실리콘기판(401) 상에 p+도핑층(402)이 형성되고 그 위로 p웰(403)이 형성되어 있다. 상기 p+도핑층(402)은 동일 컬럼 상에서 서로 인접한 셀의 웰들을 저저항으로 연결하게 된다.
p웰(403)의 표면에는 n+소스/드레인(404)이 형성되어 있고, 소스와 드레인 사이의 기판(p웰)상에는 강유전체박막(405) 및 게이트전극(406)이 적층되어 있어 강유전체 트랜지스터를 구성하게 된다. 또한 p웰(403)의 표면에는 필드산화막(407b)에 의해 소스/드레인(404)과 분리되어 p+확산층(408)이 형성되어 있다. n+소스/드레인(404)과 p+확산층(408)에는 각각 층간절연막(409)을 관통하여 금속층(410)이 콘택된다.
그리고 중요하게 필드산화막(407a)과 더불어 트렌치산화막(411)이 형성되어 있는 바, 트렌치 산화막(411)는 인접한 컬럼의 p웰과 분리되도록 p웰의 표면에서부터 p+도핑층(402)을 관통하여 n실리콘기판(401)의 일부 깊이까지 형성된다.
상기한 구조에서는, 트렌치 산화막(411)에 의해 각 단자에 펄스 전압을 독립적으로 인가할 수 있어 읽기/쓰기 때에 이웃한 컬럼의 소자 어레이로부터의 전기적 흔들림(disturb)을 방지할 수 있다. 또한, 컬럼 방향의 웰 라인에 고농도의 도핑층이 형성되어 있어, 금속선과 하나의 콘택 접합만으로도 전기적 저항을 줄여 RC 시간지연(RC Time Delay)을 줄일 수 있다.
도5a 내지 도5h를 참조하여 상기한 구조의 단일 트랜지스터 강유전체 메모리 소자의 제조 방법을 바람직한 실시예를 통해 살펴보도록 한다.
먼저, 도 5a와 같이 n실리콘기판(501)(또는 n-웰이 형성된 기판)에 이온주입 또는 에피택시 방법을 이용하여 기판의 표면에 p웰(503)을 형성한 다음 깊은 이온주입 방법을 이용하여 p웰(503)의 아래 부분에 고농도 p+층(502)을 형성한다. 또는 n실리콘기판(501)(또는 n-웰이 형성된 기판)에 에피택시 방법을 이용하여 고농도의 p+층(502)과 이보다 낮은 농도의 p웰(503)을 형성한다.
실리콘기판(501)의 도핑 농도는 1015~1016cm-3, p웰(503)의 도핑 농도는 1016~1017cm-3, p+층(502)의 도핑 농도는 1017~1018cm-3이다. p웰(503)의 두께는 서브마이크로미터(sub-㎛)로부터 수 마이크로미터, p+층(502)의 두께는 서브마이크로미터로부터 수 마이크로미터로 한다.
이어서, 도5b와 같이 웰 격리를 위하여 트렌치 산화막(504)을 형성한다. 트렌치 산화막(504)의 폭은 서브마이크로미터로부터 수 마이크로미터이며, 트렌치 산화막(504)의 깊이는 p+층(502)의 깊이보다 서브마이크로미터로부터 수 마이크로미터 더 낮다.
이어서, 도5c와 같이 소자간 격리용으로 LOCOS(Local Oxidation of Silicon)또는 얕은 홈 격리 방법을 이용하여 필드산화막(505)을 형성한다. 필드산화막(505)의 두께는 200nm로부터 600nm로 한다.
이어서, 도5d와 같이 포토리소그래피 방법에 의하여 이온주입 또는 확산 영역만을 선택적으로 노출한 뒤 이온주입 또는 확산 방법을 이용하여 p웰 전극용 p+층(506)을 형성한다. p+층(506)의 불순물 농도는 1019~1020cm-3, p+층(506)의 깊이는 서브마이크로미터(sub-㎛)로부터 수백 ㎚이다.
이어서, 도5e와 같이 강유전체 또는 강유전체/절연막 박막을 형성하고 수 0.1㎛로부터 1㎛ 두께의 금속층을 형성한 후 포토리소그래피 방법에 의하여 금속층과 강유전체 박막을 선택적으로 식각하여 게이트 강유전체박막(507)과 게이트전극(508)을 남긴다.
이어서, 도5f 와 같이 포토리소그래피, n-형 도판트 이온주입 및 열처리에 의하여 n+소스/드레인 확산층(509)을 형성한다.
이어서, 도5g와 같이 층간절연막(510)을 CVD 방법 등을 이용하여 200nm로부터 600nm 두께로 형성한다. 층간절연막(510)은 통상의 실리콘산화막 등을 적용한다.
도5h는 선택적으로 층간절연막을 식각하여 금속 콘택 홀(Contact Hole)을 형성한 상태이다.
이후 금속 증착, 금속배선(metallization)용 리소그래피 공정 등을 순차적으로 수행하면 앞서 설명한 도 4의 구조를 갖는 단일 트랜지스터 강유전체 메모리 소자를 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
강유전체 트랜지스터를 이용하는 메모리 셀 어레이에서 컬럼 방향으로는 웰과 웰 사이에 트렌치 산화막을 형성하여 커패시턴스를 낮춤으로써 어레이 사이의 커패시턴스 커플링을 최소화하고, 동일 컬럼 방향의 웰들은 매몰된 도핑층에 의해 연결되도록 하여 웰 저항을 낮춤으로써 센스앰프에서 멀리 떨어진 메모리 셀의 정보를 읽어내는 데 있어 RC 지연시간이 커지는 것을 최소화할 수 있다.

Claims (6)

  1. 삭제
  2. 제1도전형의 기판;
    상기 제1도전형의 기판 상에 형성된 제2도전형의 고농도 도핑층;
    상기 고농도 도핑층 상에 형성된 제2도전형의 웰;
    상기 웰의 표면에 제1도전형의 불순물이 도핑되어 형성된 소스/드레인과, 상기 웰의 표면상에 형성된 강유전체박막, 및 상기 강유전체박막 상에 형성된 게이트전극을 포함하는 강유전체 트랜지스터;
    상기 웰의 표면에 형성된 전극 콘택을 위한 제2도전형의 확산층; 및
    인접한 컬럼의 웰과 분리되도록 상기 웰의 표면에서부터 상기 도핑층을 관통하여 상기 기판의 일부 깊이까지 형성되고, 상기 컬럼 방향으로 확장되어 형성되는 트렌치 절연막
    을 포함하여 이루어진 단일 트랜지스터 강유전체 메모리 소자.
  3. 제2항에 있어서,
    상기 기판의 도핑농도는 1015~1016cm-3, 상기 웰의 도핑 농도는 1016~1017cm-3, 상기 고농도 도핑층의 도핑 농도는 1017~1018cm-3임을 특징으로 하는 단일 트랜지스터 강유전체 메모리 소자.
  4. 제2항에 있어서,
    상기 고농도 도핑층은 고에너지 이온주입층임을 특징으로 하는 단일 트랜지스터 강유전체 메모리 소자.
  5. 제2항에 있어서,
    상기 고농도 도핑층은 에피택셜층임을 특징으로 하는 단일 트랜지스터 강유전체 메모리 소자.
  6. 제2항에 있어서,
    상기 고농도 도핑층은 서브마이크로미터(sub-㎛)로부터 수 마이크로미터의 두께를 갖는 것을 특징으로 하는 단일 트랜지스터 강유전체 메모리 소자.
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Citations (4)

* Cited by examiner, † Cited by third party
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JPH05136368A (ja) * 1991-11-13 1993-06-01 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
KR19980065496A (ko) * 1997-01-10 1998-10-15 김광호 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
JPH11274423A (ja) * 1998-02-12 1999-10-08 Siemens Ag メモリセルアレイおよびその製造方法
EP1031989A1 (en) * 1997-11-14 2000-08-30 Rohm Co., Ltd. Semiconductor memory and method for accessing semiconductor memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05136368A (ja) * 1991-11-13 1993-06-01 Mitsubishi Electric Corp 半導体記憶装置及びその製造方法
KR19980065496A (ko) * 1997-01-10 1998-10-15 김광호 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법
EP1031989A1 (en) * 1997-11-14 2000-08-30 Rohm Co., Ltd. Semiconductor memory and method for accessing semiconductor memory
JPH11274423A (ja) * 1998-02-12 1999-10-08 Siemens Ag メモリセルアレイおよびその製造方法

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