KR19980065496A - 페로일렉트릭 플로팅 게이트 램을 구비하는 반도체 메모리 디바이스 및 그 제조방법 - Google Patents
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Abstract
페로일렉트릭 플로팅 게이트 램(FFRAM)을 구비하는 반도체 메모리 디바이스 및 그 제조방법에 관해 개시한다. 크게, 페로일렉트릭 게이트 커패시터를 구비하는 한개의 제1 트랜지스터와 상기 제1 트랜지스터를 구동하기 위한 통상적인 한개의 제2 트랜지스터로 구성되는 메모리 셀에 있어서 상기 각 트랜지스터를 기판에 평면적으로 형성하는 것이 아니라 상기 제1 트랜지스터 상에 상기 제2 트랜지스터가 형성되는 적층된 형태로 메모리 디바이스를 구성한다.
따라서 칩에서 FFRAM이 차지하는 평면적 넓이를 대폭 줄일 수 있으므로 종래 기술에서 평면상으로 적어도 2개 이상의 트랜지스터를 형성하여 FFRAM을 형성하는 방법에 비해 FFRAM의 집적도를 훨씬 높일 수 있고 아울러 이러한 FFRAM을 채용하는 장비의 경우 장비를 소형화할 수 있다.
Description
본 발명은 페로일렉트릭 플로팅게이트 램(Ferroelectric Floating gate RAM:이하, FFRAM이라 한다)을 구비하는 반도체 메모리 디바이스 및 그 제조방법에 관한 것으로서 특히, 복수개의 트랜지스터를 구성요소로 하는 메모리 셀에서 트랜지스터가 차지하는 면적을 크게 줄일 수 있는 형태의 FFRAM과 그 제조방법에 관한 것이다.
강유전체는 강한 자발분극성을 갖고 있어서 외부 전계의 인가에 의하여 강유전체내부에 자발분극이 발생되고 그 자발분극은 외부전계가 제거된 후에도 존재하고 또한 그 자발분극의 방향은 외부전계의 방향을 변화시켜서 바꿀 수 있는 재료이다. 강유전체의 이와 같은 성질은 현재 널리 사용되고 있는 디지털 메모리 디바이스의 기본원리가 되고 있는 바이너리 메모리의 기본 개념과 일치하기 때문에 PZT(Pb(Zr, Ti)O3)와 같은 강유전체는 일찍부터 메모리 소재로서 연구대상이었다.
강유전체를 이용한 최초의 메모리 소자는 벌크(bulk) 재료를 이용한 것이어서 그 크기와 동작전압등이 기억소자를 집적하기에는 적합하지가 않아서 몇년전까지만 해도 활발한 연구의 대상에서 제외되었다. 그러나 최근에는 솔겔(sol-gel)법, 스퍼터링(sputtering)법, 유기금속산화막(Metal Organic Chemical Vapor Deposi tion)법등과 같은 박막 형성기술이 크게 발전함에 따라 PZT와 같은 강유전체물질을 박막화하는 것이 가능해졌다. 따라서 강유전체를 메모리 디바이스에 적용하기 위한 연구가 매우 활발하게 진행중이고 제한적으로는 상업화되고 있는 실정이다.
강유전체박막을 이용하여 메모리 디바이스를 제조하는 방법은 크게 두가지로 나눌 수 있다. 하나는 강유전체를 이용하여 커패시터를 제조하고 이 커패시터에 저장된 두 방향의 신호를 읽고 또 쓰기 위하여 트랜지스터를 이용하는 방법으로써 소위 한개의 트랜지스터와 한개의 커패시터(1T/1C) 또는 2개의 트랜지스터와 2개의 커패시터(2T/2C)라고 불리는 방법이다. 이와 같은 메모리 디바이스는 통칭하여 페로일렉트릭 렘(Ferroelectric RAM:이하, FRAM이라 한다)이라 불리는데, 기본적으로는 다이내믹 램(Dinamic RAM)의 동작원리에 준하는 기본 개념을 갖고 있다. 물론 DRAM과는 달리 정기적인 리프레쉬(refresh)가 필요치 않고 전원이 공급되지 않더라도 저장된 데이타가 지워지지 않는 불휘발성 메모리이다.
그러나 이와 같은 디바이스는 커패시터에 저장된 자발분극의 반전과 비반전을 이용하는 것을 원리로 하고 있기 때문에 한번 저장된 정보를 읽어내면 그 정보가 지워지므로 다시 읽을 때와 같은 정보를 써주어야 하는 정보파괴형 메모리 디바이스(Destructive Read Out:이하, DRO라 한다)이다.
이와 달리 저장된 정보를 파괴하지 않고 읽어낼 수 있는 방법이 있는데, 소위 비 파괴 판독(Nondestructive Read Out:이하, NDRO라 한다)형 페로일렉트릭 메모리 디바이스이다. 이와 같은 디바이스는 기본적으로 트랜지스터의 게이트 또는 게이트 전극상에 페로일렉트릭 게이트 커패시터를 형성하고 이 페로일렉트릭 게이트 커패시터가 갖는 자발분극 방향에 따라 게이트 산화막아래의 기판 표면에 형성되는 채널의 존재여부가 결정된다. 이와 같은 메모리 디바이스는 기존의 DRAM이나 FRAM에 비해서 별도의 커패시터를 형성할 필요 없이 단일 트랜지스터상에 커패시터를 형성하기 때문에 집적화면에서 유리한 점이 있다. 하지만, DRAM과 같이 랜덤 액세스(random access)동작을 특정 셀을 선택하기 위한 부가적인 트랜지스터 즉, 액세스나 선택 트랜지스터가 필요하다. 이러한 형태의 NDRO형 페로일렉트릭 메모리 디바이스를 통칭하여 페로일렉트릭 플로팅 게이트 램 즉, FFRAM이라 한다.
FFRAM은 기존의 터널링 전자들을 이용하는 플레쉬 메모리와 같은 불휘발성 메모리에 비해 여러가지 잇점이 있는데, 먼저, 플레쉬 메모리가 터널링 산화막의 열화에 의하여 그 기록횟수가 105-106정도인데 반해 FFRAM의 경우는 페로일렉트릭의 자발분극을 이용하므로 이보다 훨씬 많다. 현재 사용하고 있는 대표적인 귀금속인 백금을 커패시터의 전극으로 사용하는 경우 피로(fatigue)문제가 있음에도 불구하고 109정도의 기록횟수가 가능하다. 더욱이 커패시터의 전극을 산화물 전도체로 대체할 경우에는 그 기록횟수는 1014-1015정도가 가능한 것으로 보고되고 있다. 또한, FFRAM은 페로일렉트릭 박막의 형성두께를 조절하여 코어시브 전압(coercive voltage), 즉, 페로일렉트릭의 자발분극을 반전시키는데 필요한 전압을 낮출 수 있다. 즉, FFRAM의 동작개시 전압을 3V∼5V정도로 낮게할 수 있다. 따라서 저전압동작이 가능하다. 뿐만 아니라 플레쉬 메모리가 게이트 산화막을 통해서 전자의 터널링이 이루어지는 시간에 비해 FFRAM의 분극반전 시간이 훨씬 빨리 이루어진다(10나노초 정도). 따라서 FFRAM은 저전압 고속동작이 가능한 불휘발성 비파괴형 메모리 디바이스의 구현을 가능하게 한다.
FFRAM을 구현하는데 있어서의 마주치는 문제점으로는, 강유전체로 사용되는 PZT는 실리콘성분을 함유하고 있는 물질, 예컨데, 기판이나 실리콘 산화막과 심한 화학반응이나 상호확산을 일으켜서 그 제조공정이 극히 어렵다는 것이다.
최근 일본의 롬(Rohm)사는 산화 이리듐(IrO2)이 PZT를 강유전체로 사용하는 커패시터의 전극재료로서 우수한 특성을 나타낸다는 것을 밝혔다. 이를 바탕으로 FFRAM을 실용화하기 위한 다양한 방법이 제시되고 있다. 그중의 하나가 나카무라등에 의해 출원된 SEMICONDUCTOR MEMORY DEVICE HAVING FERRO ELECTRIC FILM이라는 제하의 미국특허(출원번호 5,345,414)인데, 이 특허는 FFRAM의 회로설계에 관련된 특허이다. 이 특허에서는 한개의 페로일렉트릭 트랜지스터를 메모리 셀의 기본으로 하고 있는데, 부가적으로 이 트랜지스터를 구동하기위하여 쓰기와 삭제용 트랜지스터와 읽기용 트랜지스터가 각 한개씩 구비되어 있다. 결국, 하나의 메모리 셀을 세개의 트랜지스터로 구성한다.
페로일렉트릭 트랜지스터를 메모리 셀의 기본으로 구성하는 종래 기술의 다른 예는 국내 특허(출원번호:96-29878)에서 찾을 수 있다. 이 특허는 페로일렉트릭 트랜지스터를 메모리 셀의 기본으로 하는데, 부가적으로 이 트랜지스터를 구동하기 위하여 액세스 트랜지스터와 신호의 읽기에 필요한 드라이브 라인를 각 한개씩 구비하고 있다.결국, 이 특허는 두개의 트랜지스터와 한개의 드라이브 라인으로 메모리 셀을 구현함으로써 미국특허 5,345,414에 비해 회로를 단순화하고 칩의 면적을 감소할 수 있다.
상술한 내용을 포함하는 종래 기술에 의한 반도체장치의 메모리 디바이스 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
먼저, 종래 기술에 의한 반도체장치 메모리 디바이스를 도 1 및 도 2를 참조하여 설명한다.
도 1은 종래 기술에 의한 반도체 메모리 디바이스 구조일부의 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ방향 단면도이다.
도 1 및 도 2는 종렬로 서로 근접해 있는 두개의 제1 메모리 셀(210A)과 제1 메모리 셀(210C)의 배열을 나타낸다. 제1 메모리 셀(210A)과 관련된 모든 성분들은 영문 대문자 A로 표시한다. 그리고 제2 메모리 셀(210C)과 관련된 모든 성분들은 영문 대문자 C로 표시한다. 이들 성분 가운데 동일한 숫자를 갖는 영문대문자로 표시된 성분들은 같은 기능을 갖는다.
구체적으로, P형 실리콘 기판(220)의 표면근처에 필드산화막(221)에 의해 분리된 활성영역(228)이 형성되어 있다. 활성영역(228)에는 N형 불순물 확산층들(222A, 222C 및 232)이 형성되어 있다. 인접한 메모리 셀들(210A, 210C)은 상기 N형 불순물 확산층(232)을 공유한다. 메모리 셀들(210A, 210C)은 배열상 서로 동등하게 배열되어 있다. 따라서 이들중 참조부호 210A로 표시되는 메모리 셀을 선택해서 설명한다.
반도체 기판(220) 상의 N형 불순물 확산층들(222A, 232)사이에는 게이트 산화막(233A), 게이트 전극(223A), 층 절연막(224A)이 순차적으로 형성되어 있는데 불순물 확산층(222A)에 접해서 형성되어 있다. 층 절연막(224A)로부터 상기 반도체기판(220)의 표면까지 확장되는 패로일렉트릭 게이트막(225A)이 확산층(232)에 접해서 형성되어 있다. 그리고 도전성 박막(236A)이 페로일렉트릭 게이트막(225A) 상에 형성되어 있다. 게이트 전극(223A)은 임의의 방향으로 확장되어 읽기용 워드라인(Reading Word Line:이하, RWL1)처럼 작용한다.
게이트전극(223A)위에 있는 상기 도전성박막(226A)의 일단과 한쪽이 접촉되어 있는 반도체 막(227A)이 형성되어 있는데, 반도체 막(227A)은 필드산화막(221)까지 확장되어 있다. 더욱이 반도체 막(227A)은 필드산화막(221) 상에 벨트(belt) 또는 밴드(band)형태로 확장되어 있다. 필드산화막(221) 상에 확장되는 반도체 박막의 밴드형 부분은 소거용 워드라인(Erasing Word Line:이하, WEWL1이라 한다)으로 사용된다.
절연물질로 형성된 측벽(247)과 절연막(248)은 반도체박막(227A)과 게이트전극(223A)사이 및 반도체 박막(227A)과 N형 불순물 확산층(222A)사이에 형성되어 있다. 반도체박막(227A)은 쓰기와 소거용 트랜지스터로 작용하는 한개의 N채널 금속 산화물 반도체 박막 트랜지스터(Metal Oxide Semicnductor Thin Film Transistor:이하, MOSTFT라 한다)(213A)로 구성된다.
도전성 박막(226A)에는 선택적으로 불순물이 주입되어 되어 있다. 그리고 N형 확산층(222A)위에는 채널 영역(235A)이 준비되어 있다. 또한 드레인 영역(236A)과 소오스영역(237A)은 채널영역의 양측과 접촉되어 있다. 이러한 배열에서 N형 불순물확산층(222A)의 포텐셜을 조절하여 채널영역(235A)에 채널의 존재여부를 조절할 수 있다.
N형 불순물 확산층(222A)은 상기 MOSTFT(213A)의 게이트로 작용할 수 있다. 도 1에 도시된 바와 같이 상기 N형 불순물 확산층(222A)은 콘택홀(239A)에서 제1 비트라인(BL1)에 연결되어 있다.
게이트전극(223A)이 형성되어 있는 위치에서 하나의 반전층(inversion layer)이 게이트전극(223A)에 인가된 전압에 따라 기판(220)의 표면에 나타나거나 사라질 수 있다. 즉, 게이트 전극(223A)이 형성된 한 영역에 읽기용 트랜지스터에 해당하는 N채널 금속 산화물 반도체 필드효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor:이하, MOSFET라 한다)(212A)가 형성되어 있다. 또한, 페로일렉트릭 게이트 막(225A)이 기판(220)과 접촉되어 있는 위치에서 상기 페로일렉트릭 게이트 막(225A)의 분극에 의존해서 상기 기판(220)에 반전층이 나타나거나 사라지는 두 종류의 안정한 상태가 있을 수 있다.
페로일렉트릭 게이트 막(225A)의 분극은 정해진 값 또는 도전성 박막(226A)과 기판(220)사이에서 보다 큰 전압을 인가하여 반전시킬 수도 있다. 따라서 N채널 금속 페로일렉트릭 반도체 필드 효과 트랜지스터(Metal Ferroelectric Semiconductor Field Effect Transistor:이하, MFSEFT라 한다)(211A)가 상기 페로일렉트릭 게이트 막(225A)이 기판(220)과 접촉되는 면적에 형성되어 있다고 말할 수 있다. MFSFET는 저장용 필드 효과 트랜지스터와 같은 기능을 한다.
도 2에서 참조번호 230과 231은 각각 층간절연막과 표면보호막이다.
계속해서 이러한 구성요소를 갖는 반도체 메모리 디바이스의 제조방법을 설명한다.
도 3 내지 도 12는 종래 기술에 의한 반도체 메모리 장치의 제조방법을 단계별로 나타낸 도면들인데, 먼저, 도 3에 도시한 바와 같이 p형 실리콘 기판(220)의 전면에 얇은 산화막(233)을 성장시킨다. 이어서 도 4에 도시한 바와 같이 산화막(233) 상의 활성영역에 해당하는 영역에 실리콘 나이트라이드막(245)을 형성한다. 도 4의 결과물을 산화시켜서 실리콘 나이트라이드막(245)이 형성되지 않은 영역에서 산화막(233)을 더욱 성장시킨다. 이 결과 도 5에 도시한 바와 같이 기판(220)에 필드산화막(221)이 형성된다. 이렇게 해서 활성영역은 로코스(LOCOS:Local Oxidation of Silicon)에 의해 분리된다.
다음에, 실리콘 나이트라이드막(245)을 제거한다. 그리고 도 6에 도시한 바와 같이 금속막(223), 절연막(224)을 도 5의 결과물 전면에 순차적으로 형성한다. 이어서 도 7에 도시한 바와 같이, 산화막(233), 금속막(223) 및 절연막(224)을 순차적으로 패터닝하여 게이트 산화막(233A), 게이트 전극(223A) 및 층 절연막(224A)을 형성한다. 게이트 산화막(233A), 게이트 전극(223A) 및 층 절연막(224A)으로 구성되는 적층물(249)을 마스크로 하여 결과물 전면에 이온을 주입함으로써 자기정렬적으로 N형 불순물 확산층(222A)을 형성할 수 있다. 이 경우에 어떤 적절한 마스크를 N형 불순물 확산층(222A)의 반대편이고 적층물(249)에 접촉되는 영역에 형성하여 이온이 주입되지 않도록 한다.
층 절연막(224A)이 게이트 전극(223A) 상에 형성되는데, 이것은 후속 단계에서 형성되는 페로일렉트릭 게이트 막(225A)에서 분극이 게이트 전극(223A)에 인가되는 전압에 의해 변화되는 것이 방해되기 때문이다. 따라서 층 절연막(224A)은 실리콘 산화막과 같은 저 유전상수를 갖는 물질을 사용한다.
이후, 도 8에 도시한 바와 같이, 페로일렉트릭 막(225)과 도전성 박막(226)을 도 7의 결과물 전면에 순차적으로 형성한다. 그리고 도 9에 도시한 바와 같이 페로일렉트릭 막(225)과 도전성 박막(226)을 패터닝한다. 이 결과 페로일렉트릭 게이트 막(225A)와 적층물(249)로부터 N형 불순물 확산층(222A)과 반대되는 방향으로 확장되는 도전성 박막(226A)이 형성된다. 페로일렉트릭 게이트 막(225A)의 일부는 기판(220)과 접촉되어 있는 상태이다.
페로일렉트릭 게이트 막(225A)은 PZT(Pb(Zr,Ti)O3)와 같은 페로일렉트릭 물질을 사용하여 형성할 수 있다. 그러나 PZT는 실리콘층과는 좋은 정렬을 이루기 어렵다. 그러므로 페로일렉트릭 게이트막(225A)과 기판(220)사이에는 통상 층간절연막을 형성한다. 층간절연막으로서는 CaF2, SrF2, 또는 이와 유사한 형성(flourite) 구조를 가지는 불화물이 사용될 수 있다. PZT외에도 페로일렉트릭 막(225)에 적합한 물질들로는 ABO3형 페로브스카이트 구조(여기서, A 및 B는 금속원소) 예컨데, PLZT, PTO, BTO와 같은 물질 그리고 다른 ABO3형 페로일렉트릭 물질을 사용할 수 있다. 다른 방안으로 그와 같은 ABO3형 페로일렉트릭 물질은 아니지만 BaMgF4, NaCaF3, K2ZnCl4등과 같은 할로겐화물과 Zn1-xCdxTe, GeTe, Sn2P2S6등과 같은 칼코게나이드(chalcogenides)를 사용할 수도 있다.
페로일렉트릭 게이트 막(225A)의 패터닝은 습식식각으로 실행할 수 있다. 그러나 이온 밀링(milling)이나 반응성 이온 빔 식각(RIBE:Reactive Ion Beam Etching), 반응성 이온 식각과 같은 건식식각으로 실행할 수도 있다.
페로일렉트릭 게이트 막(225A)과 도전성 박막(226A)이 형성된 후 이들은 마스크로 하여 자기정렬적으로 N형 불순물 확산 영역(232)이 형성된다. 이 결과는 도 10에 도시되어 있다.
이 상태에서 실리콘 산화막(246)이 결과물 전면에 적층한 후 에치 백한다. 그 결과 도 10에 도시한 바와 같이 N형 불순물 확산 영역들(222A, 232)사이에 형성되어 있는 적층물(249)의 양 사이드에는 측벽(247)이 형성된다.
이후, 도 11에 도시한 바와 같이 기판(220)을 열 산화하여 노출된 영역을 커버링하는 절연막(248)을 형성한 다음, 패터닝하여 게이트 전극(223A) 위에 형성되어 있는 도전성 박막(226A)의 한끝과 접촉되고 필드산화막(221)상의 영역까지 확장되는 반도체 박막(213A)을 형성한다. 반도체 박막(213A)은 폴리실리콘, 아몰퍼스 실리콘 또는 그와 유사한 물질을 사용하여 형성한다.
반도체 박막(213A)에서, P형 불순물을 N형 불순물 확산 층(222A) 위의 한 영역에 주입하여 채널영역(235A)을 한정한다. 그리고 남아 있는 영역에 N형 불순물을 주입하여 드레인 및 소오스 영역(236A, 237A)을 형성한다.
이 상태에서 도 12에 도시한 바와 같이 도 11의 결과물 전면에 층 절연막(230)을 형성한다. 층 절연막(230)은 PSG(Phospo-Silicate Glass), BPSG(Boron- doped Phospho-Silicate Glass)막으로 형성한다. 다음에는 도 12에는 도시하지 않았지만, 도 1에 도시된 바와 같이 콘택홀(239A)과 다른 요소들을 형성한다. 그리고 비트라인(BL1)에 해당하는 알루미늄 배선과 기타 같은 종류의 것을 형성한다. 이어서 이 결과물 전면에 보호막(231)을 형성한다.
상술한 바와 같이, 종래 기술에 의한 반도체 메모리 디바이스에서는 단위 메모리 셀당 적어도 두개의 트랜지스터를 구성요소로 하고 있고 서로 인접하여 기판상에 배열되어 있다. 이러한 종래 기술은, 메모리 셀이 한개의 트랜지스터와 한개의 커패시터로 구성되는 기존의 DRAM에 비해 집적도면에서는 다소 유리한 점이 없지는 않으나 평면적으로 디바이스를 집적하는데는 한계가 있다.
따라서 본 발명의 목적은, 상술한 종래 기술이 갖는 문제점을 해결하기 위해 복수개의 트랜지스터가 기판상에서 점유하는 면적을 크게 줄일 수 있는 반도체 메모리 디바이스를 제공함에 있다.
본 발명의 다른 목적은, 상기 목적을 달성하는데 바람직한 반도체 메모리 디바이스를 제조하는 방법을 제공함에 있다.
도 1은 종래 기술에 의한 반도체 메모리 디바이스의 레이아웃도이다.
도 2는 도 1을 2-2'방향으로 자른 단면도이다.
도 3 내지 도 12는 종래 기술에 의한 반도체 메모리 디바이스 제조방법을 단계별로 나타낸 도면들이다.
도 13은 본 발명의 제1 실시예에 의한 반도체 메모리 디바이스의 단면도이다.
도 14 내지 도 25는 본 발명의 제1 실시예에 의한 반도체 메모리 디바이스의 제조방법을 나타낸 도면들이다.
도면의 주요부분에 대한 부호설명
10:반도체기판. 12:필드산화막.
14a,18a, 34, 58 및 72:제1 내지 제5 도전층 패턴.
16a:페로일렉트릭막. 22:제1 게이트 적층물.
28, 36, 42, 54 및 68:제1 내지 제5 절연막.
32, 70:제1 및 제2 콘택홀.
38:제1 비어홀. 40:도전성 패드층.
44:실리콘 기판. 48, 75:제2 비어홀.
46:SOI 기판. 50, 76:도전성 플러그.
60, 79:제2 게이트 적층물.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체 메모리 디바이스는 적어도 하나는 페로일렉트릭 게이트 커패시터를 구비하는 제1 트랜지스터와 제2 트랜지스터로 구성된 반도체 메모리 디바이스에 있어서, 상기 제1 트랜지스터는 상기 페로일렉트릭 게이트 커패시터를 구비하는 트랜지스터이고 상기 제2 트랜지스터는 층간절연막을 사이에 두고 상기 제1 트랜지스터 상에 적층되어 있으며 상기 제1 트랜지스터의 커패시터의 상부전극과 상기 제2 트랜지스터의 드레인 영역은 상기 층간절연막을 통과하는 연결수단에 의해 서로 연결되어 있는 것을 특징으로 한다.
상기 제1 트랜지스터는 반도체기판; 상기 반도체기판에 형성된 상기 반도체기판을 필드영역과 활성영역으로 구분하는 필드산화막; 상기 반도체기판의 활성영역 상에 순차적으로 형성된 제1 도전층 패턴, 페로일렉트릭막 패턴 및 제2 도전층 패턴으로 구성되는 페로일렉트릭 게이트 커패시터; 상기 커패시터와 상기 필드산화막 사이의 기판상에 형성된 도전성 불순물 영역; 및 상기 불순물영역 상에 형성된 제3 도전층 패턴을 구비한다.
상기 필드산화막은 트랜치형이다.
상기 제1 및 제2 도전층 패턴은 백금층 패턴, 이리듐(Ir)층 패턴, 루테늄(Ru)층 패턴, 산화 루테늄(RuO2)층 패턴, 산화 이리듐(IrO2)층 패턴과 같은 내열성 금속층 패턴으로 이루어진 일군중 적어도 선택된 어느 한 물질층 패턴을 포함한다.
상기 페로일렉트릭막 패턴은 PZT막 패턴이다.
상기 연결수단은 도전성 패드층 상에 형성된 도전성 플러그이다.
상기 도전성 플러그는 도핑된 폴리실리콘층이다.
상기 도전성 패드층은 알루미늄(Al)층, 텅스텐(W)층, 코발트(Co)층, 니켈(Ni)층, 백금(Pt)층, 이리듐(Ir)층, 루테늄(Ru)층, 산화루테늄(RuO2)층, 산화 이리듐(IrO2)층, 티타늄(Ti)층, 티타늄 나이트라이드(TiN)층, 텅스텐 나이트라이드(WN)층, 탄탈륨(Ta)층 및 구리(Cu)층으로 이루어지는 일군중 선택된 어느 한 층이다.
상기 층간 절연막은 복수개의 절연막으로 형성된 실리콘 산화막이다.
상기 제2 트랜지스터의 전면에는 제2 트랜지스터의 소오스 영역의 일부를 노출시키는 콘택홀을 포함하고 있는 절연막과 상기 절연막의 전면에 형성된 상기 콘택홀을 채우는 도전층이 형성되어 있다.
상기 도전층은 비트라인이고 알루미늄층으로 형성된 것이다. 또한, 상기 절연막은 실리콘 산화막이다.
상기 제2 트랜지스터는 상기 제1 트랜지스터를 구동시키기 위한 액세스 트랜지스터이다.
상기 제2 트랜지스터는 SOI형 기판에 형성된 트랜지스터이다.
상기 제2 트랜지스터는 박막 트랜지스터인데, 바텀(bottom)게이트 형 또는 탑(top)게이트 형이다.
상기 다른 목적을 달성하기 위하여, 본 발명의 실시예에 의한 반도체 메모리 디바이스를 제조하는 방법은 (a) 반도체기판 상에 활성영역과 필드영역을 한정하고 상기 필드영역에는 필드산화막을 형성하는 단계; (b) 상기 반도체기판의 활성영역 상에 페로일렉트릭 게이트 커패시터를 구비하는 제1 트랜지스터를 형성하는 단계; (c) 상기 제1 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 커패시터의 상부전극과 도전성 접촉을 이룰 수 있는 접촉수단을 포함하는 절연막을 형성하는 단계; 및 (d) 상기 절연막 상에 상기 접촉수단과 접촉되어 있는 드레인영역을 갖는 제2 트랜지스터를 형성하는 단계를 포함한다.
상기 제2 트랜지스터를 형성한 다음에 그 결과물 전면에 상기 제2 트랜지스터의 소오스 영역의 일부를 노출시키는 콘택홀을 포함하는 절연막을 형성하고 상기 절연막의 전면에 상기 콘택홀을 채우는 도전층을 형성한다.
상기 도전층은 알루미늄층으로 형성한다. 그리고 상기 절연막은 실리콘 산화막으로 형성한다.
상기 (b) 단계는 (b1) 상기 반도체기판의 전면에 게이트 산화막, 제1 도전층, 강 유전체막 및 제2 도전층을 순차적으로 형성하는 단계; (b2) 상기 제2 도전층 상에 상기 반도체기판의 활성영역의 일부를 한정하는 식각마스크를 형성하는 단계; (b3) 상기 식각마스크를 이용하여 상기 제2 도전층, 페로일렉트릭막, 제1 도전층 및 게이트산화막을 순차적으로 패터닝하여 상기 활성영역의 한정된 영역상에 제1 도전층 패턴, 페로일렉트릭막 패턴 및 제2 도전층 패턴으로 구성되는 페로일렉트릭 게이트 커패시터를 형성하는 단계; (b4) 상기 결과물의 전면에 도전성 불순물을 이온주입하여 상기 페로일렉트릭 게이트 커패시터가 형성된 활성영역에 드레인 및 소오스영역을 형성하는 단계; 및 (b5) 상기 드레인 및 소오스 영역 상에 제3 도전층 패턴을 형성하는 단계를 더 포함한다.
상기 제1 및 제2 도전층은 백금층, 이리듐(Ir)층, 루테늄(Ru)층, 산화루테늄(RuO2)층, 산화 이리듐(IrO2)층으로 이루어진 일군중 적어도 선택된 어느 한 물질층으로 형성한다.
상기 페로일렉트릭막은 PZT막으로 형성한다.
상기 (c) 단계에서의 상기 절연막은 복수개의 절연막으로 형성하는데, 상기 상기 복수개의 절연막은 실리콘 산화막으로 형성한다.
상기 접촉 수단은 도전성 플러그로서 도핑된 폴리실리콘층으로 형성한다.
상기 도전성 플러그는 도전성 패드층 상에 형성한다.
상기 도전성 패드층은 알루미늄(Al)층, 텅스텐(W)층, 코발트(Co)층, 니켈(Ni)층, 백금(Pt)층, 이리듐(Ir)층, 루테늄(Ru)층, 산화루테늄(RuO2)층, 산화 이리듐(IrO2)층, 티타늄(Ti)층, 티타늄 나이트라이드(TiN)층, 텅스텐 나이트라이드(WN)층, 탄탈륨(Ta)층 및 구리(Cu)층으로 이루어지는 일군중 선택된 어느 하나로 형성한다.
상기 (d)단계는 (d1) 실리콘 웨이퍼의 소정의 영역에 소자분리막과 소오스 및 드레인 영역을 갖는 SOI기판을 형성하는 단계; (d2) 상기 SOI기판의 드레인 영역과 상기 제1 접촉수단이 매칭되도록 상기 SOI기판을 상기 절연막에 본딩하는 단계; 및 (d3) 상기 SOI기판의 상기 소오스 및 드레인 영역사이에 해당되는 영역에 게이트 적층물을 형성하는 단계를 포함한다.
본 발명의 제1 실시예에 의한 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법에 의하면,
상기 (d1) 단계는 (1) 실리콘 웨이퍼의 전면에 산화막을 형성하는 단계; 및 (2) 상기 산화막의 전면을 평탄화하는 단계를 포함한다.
상기 (d2) 단계는 (1) 상기 SOI기판을 뒤집어서 상기 접촉수단과 상기 접촉수단을 감싸는 절연막에 본딩하는 단계; (2) 상기 SOI기판의 상기 접촉수단의 상부면에 대응하는 부분에 상기 접촉수단의 계면을 노출시키는 비어홀을 형성하는 단계; (3) 상기 비어홀에 도전성 플러그를 채우는 단계; (4) 상기 실리콘 웨이퍼에서 상기 도전성 플러그를 포함하며 적어도 한개의 트랜지스터를 형성할 수 있을 정도의 영역을 제외하고 나머지는 제거하는 단계; (5) 상기 (4)단계의 결과물 전면에 산화막을 형성하는 단계; (6) 상기 산화막의 전면을 상기 실리콘 웨이퍼 및 상기 도전성 플러그의 계면이 노출될 때 까지 평탄화하는 단계; (7) 상기 실리콘 웨이퍼 상에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성하는 단계; 및 (8) 상기 실리콘 웨이퍼에 도전성 불순물을 이온주입하여 소오스 및 드레인 영역을 형성함으로써 트랜지스터를 형성하는 단계를 포함한다.
상기 (6) 단계에서 평탄화는 CMP방식으로 실시한다.
본 발명의 제2 실시예에 의한 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법에 의하면,
상기 (d1)단계는 (1) 실리콘 웨이퍼에 소정의 간격으로 형성된 소정의 깊이를 갖는 트랜치를 형성하는 단계; (2) 상기 트랜치 사이의 영역에 해당하는 상기 실리콘 웨이퍼에 도전성 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계; (3) 상기 드레인 영역상에 소정의 높이를 갖는 콘택 도전층을 형성하는 단계; (4) 상기 실리콘 웨이퍼의 전면에 상기 트랜치를 채우는 절연막을 형성하는 단계; 및 (5) 상기 콘택도전층의 계면이 노출될 때 까지 상기 절연막의 전면을 평탄화하는 단계를 포함한다.
상기 절연막은 산화막으로 형성한다.
상기 (d2)단계는 (1) 상기 SOI기판을 뒤집어서 상기 접촉수단과 상기 접촉수단의 둘레를 감싸는 절연막에 상기 SOI기판의 콘택 도전층이 매칭되도록 상기 SOI기판을 본딩하는 단계; (2) 상기 본딩후 상기 SOI기판에 형성된 상기 소오스, 드레인 및 소자분리 산화막의 계면이 노출될 때 까지 SOI기판을 평탄화하는 단계; (3)상기 SOI기판의 전면에 게이트 산화막을 형성하는 단계; (4) 상기 게이트 산화막의 상기 소오스 및 드레인 영역사이의 상기 SOI기판영역에 대응하는 부분에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성하여 SOI형 트랜지스터를 형성하는 단계를 포함한다.
상기 (d2)단계의 (2)단계에서 상기 SOI기판의 평탄화는 CMP방식으로 실시한다.
본 발명의 제3 실시예에 의한 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법에 의하면,
상기 (d)단계는 (d1) 상기 (c)단계의 결과물 전면에 산화막을 형성하는 단계; (d2) 상기 산화막의 상기 접촉수단의 상부면에 대응하는 부분에 상기 접촉수단의 계면을 노출시키는 비어홀을 형성하는 단계; (d3) 상기 비어홀을 채우는 도전층을 상기 산화막의 전면에 형성한 다음 어닐링하는 단계; (d4) 상기 도전층중에서 상기 비어홀을 포함하며 적어도 한개의 트랜지스터가 형성될 수 있는 영역을 한정하고 나머지 영역은 제거하는 단계; (d5) 상기 도전층에서 상기 비어홀에 대응하지 않는 영역상에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성하는 단계; 및 (d6) 상기 도전층의 전면에 이온주입을 실시하여 소오스 및 드레인 영역을 형성함으로써 트랜지스터를 형성하는 단계를 포함한다.
상기 제3 실시예에서 상기 도전층은 도핑된 폴리 실리콘층 또는 비정질 실리콘층중 선택된 어느 한 물질층으로 형성한다.
본 발명의 제4 실시예에 의한 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법에 의하면,
상기 (d) 단계는 (d1) 상기 (c)단계의 결과물 전면에 제3 절연막을 형성하는 단계; (d2) 상기 제3 절연막의 상기 접촉수단의 상부면에 대응하는 영역에 상기 접촉수단의 계면을 노출시키는 비어홀을 형성하는 단계; (d3) 상기 비어홀을 채우는 제4 도전층을 상기 제3 절연막의 전면에 형성한 다음 어닐링하는 단계; (d4) 상기 제4 도전층의 전면을 상기 제3 절연막의 계면이 노출될 때 까지 평탄화하여 상기 비어홀에 도전성 플러그를 형성하는 단계; (d5) 상기 도전성플러그와 상기 제3 절연막의 전면에 제5 도전층을 형성하는 단계; (d6) 상기 제5 도전층을 패터닝하여 상기 도전성 플러그를 포함하며 적어도 한개의 트랜지스터가 형성될 수 있을 정도의 영역을 갖는 제5 도전층 패턴을 형성하는 단계; (d7) 상기 (d6)의 결과물 전면에 제4 절연막을 형성하는 단계; (d8) 상기 제4 절연막 전면을 상기 제5 도전층의 계면이 노출될 때 까지 평탄화하는 단계; (d9) 상기 제5 도전층의 상기 도전성 플러그에 대응하지 않는 영역상에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성하는 단계; 및 (d10) 상기 제5 도전층에 도전성 불순물을 이온주입하여 소오스 및 드레인 영역을 형성함으로써 트랜지스터를 형성하는 단계를 포함한다.
상기 제4 실시예에서 상기 (d4)단계의 평탄화는 CMP방식으로 실시한다.
상기 제4 실시예에서 상기 제3 및 제4 절연막은 산화막으로 형성한다.
상기 제4 실시예에서 상기 제4 및 제5 도전층은 도핑된 폴리 실리콘층 또는 비정질 실리콘층중 선택된 어느 한 물질층으로 형성한다.
본 발명은 적어도 2개의 트랜지스터를 적층형태로 형성함으로써 칩면적을 줄여서 FFRAM을 고집적화할 수 있으며 이를 채용하는 장비를 소형화할 수 있다.
이하, 본 발명의 실시예에 의한 반도체 메모리 디바이스 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
먼저, 본 발명의 제1 실시예에 의한 반도체 메모리 디바이스를 설명한다. 도13을 참조하면, 반도체기판(10)에 활성영역(A)과 필드영역을 구분하는 필드산화막(12)이 소정의 간격으로 형성되어 있다. 상기 필드산화막(12)은 트랜치형 필드산화막이다.상기 반도체기판(10)의 활성영역(A) 상에는 제1 게이트 적층물(22)가 형성된 제1 트랜지스터를 구비하는 제1 구조물이 형성되어 있는데, 구체적으로는 상기 반도체기판(10)의 활성영역(A) 상에는 제1 도전층 패턴(14a)과 페로일렉트릭막 패턴(16a) 및 제2 도전층 패턴(18a)으로 구성된 제1 게이트 적층물(22)가 형성되어 있다. 상기 제1 및 제2 도전층 패턴(14a, 18a)은 각각 커패시터의 상, 하부 전극으로서 내열성 금속층 패턴이다. 예를 들면, 상기 제1 및 제2 도전층 패턴(14a, 18a)은 각각 백금(Pt)층 패턴, 이리듐(Ir)층 패턴, 루테늄(Ru)층 패턴, 산화루테늄(RuO2)층 패턴, 산화 이리듐(IrO2)층 패턴으로 이루어진 일군중 적어도 선택된 어느 한 물질층 패턴이다. 따라서 상기 제1 및 제2 도전층 패턴(14a, 18a)은 각각 복층이 될 수도 있다. 또한, 상기 페로일렉트릭막 패턴은 PZT막 패턴이다.
상기 제1 게이트 적층물(22)를 중심으로 좌, 우측 필드산화막(12)사이의 활성영역(A)에는 도전성 불순물이 주입된 불순물 영역(24, 26)이 있는데, 이중 24는 드레인 영역이고 26은 소오스 영역이다. 상기 불순물 영역(24, 26) 상에는 제3 도전층 패턴(34)이 형성되어 있다.
상기 반도체기판(10)의 전면에는 상기 제1 게이트 적층물(22)와 상기 드레인 및 소오스 영역 상에 형성된 제3 도전층 패턴(34)을 감싸면서 상기 제1 게이트 적층물(22)의 제2 도전층 패턴(18a)의 상부 계면을 일부 노출시키는 제1 비어홀(38)을 포함하고 있는 층간절연막(39)이 형성되어 있다. 상기 층간절연막(39)은 도면에는 단일 절연막으로 도시하였지만 복수개의 절연막으로 형성되어 있다. 예컨데, 상기 층간절연막은 상기 제3 도전층 패턴(34)과 관련된 제1 절연막과 상기 도전성 패드층(38)과 관련되어 있는 제2 절연막으로 형성되어 있다. 상기 층간절연막(39)은 실리콘 산화막으로 형성된 물질막이다.
상기 제1 비어홀(38)에는 도전성 패드층(40)이 형성되어 있는데, 상기 도전성 패드층(40)은 알루미늄(Al)층, 텅스텐(W)층, 코발트(Co)층, 니켈(Ni)층, 백금(Pt)층, 이리듐(Ir)층, 루테늄(Ru)층, 산화루테늄(RuO2)층, 산화 이리듐(IrO2)층, 티타늄(Ti)층, 티타늄 나이트라이드(TiN)층, 텅스텐 나이트라이드(WN)층, 탄탈륨(Ta)층 및 구리(Cu)층으로 이루어지는 일군중 선택된 어느 한 층이다.
이와 같이 제1 게이트 적층물(22)이 형성된 제1 트랜지스터를 구비하는 상기 제1 구조물은 상기 도전성 패드층(40)을 통해서 상기와 같은 제1 게이트 적층물을 포함하지 않는 통상의 제2 트랜지스터가 형성되어 있는 제2 구조물과 연결되어 있는데, 구체적으로는 상기 도전성 패드층(40)과 상기 층간절연막(39)의 전면에는 SOI기판(43)이 형성되어 있다. 상기 SOI기판(43)에 형성된 절연막(41) 실리콘 기판제2 패턴(44b)에는 상기 도전성 패드층(40)의 일부계면을 노출시키는 제2 비어홀(48)이 형성되어 있고 상기 제2 비어홀(48)에는 도전성 플러그(50)가 채워져 있다.
상기 실리콘 기판 제2 패턴(44b) 상의 한정된 영역에는 순차적으로 형성된 게이트 산화막 패턴(56)과 제4 도전층 패턴(58)으로 구성되는 제2 게이트 적층물(60)이 형성되어 있다. 상기 제2 게이트 적층물(60)은 상기 도전성 플러그(50)와는 소정 간격이 이격되도록 형성되어 있다. 상기 실리콘 기판 제2 패턴(44b)의 상기 제2 게이트 적층물(60)아래에 해당하는 영역(66)은 트랜지스터의 채널영역이고 이 영역(66)을 중심으로 상기 도전성 플러그(50)가 형성되어 있는 영역(62)은 드레인 영역이며, 상기 실리콘 기판 제2 패턴(44b)의 반대쪽 나머지 영역(64)은 소오스 영역이다.
결과적으로 상기 절연막(41)은 제2 게이트 적층물(60)과 드레인 및 소오스 영역(62, 64)으로 갖추어진 제2 트랜지스터가 형성된 실리콘기판 제2 패턴(44b)을 구비하고 있는 것이다. 구조적으로 볼 때 상기 제2 트랜지스터는 상기 절연막(41) 상의 실리콘 기판 제2 패턴(44b)에 형성된 것이므로 상기 절연막(41)과 실리콘 기판 제2 패턴(44b)으로 구성되는 SOI형 기판(43)에 형성된 것일 수도 있다.
본 발명의 제2 실시예에 의한 반도체 메모리 디바이스는 도면으로 도시하지는 않았지만, 상기 도전성 패드층(40)과 상기 층간절연막(39)의 전면에 상기 SOI기판(43)대신 산화막이 형성되어 있고 상기 산화막에는 상기 도전성 패드층(40)의 계면을 노출시키는 비어홀이 형성되어 있다. 그리고 상기 산화막 상에는 상기 비어홀을 채운 도전층 패턴이 형성되어 있는데, 상기 도전층 패턴에는 도전성 불순물이 이온주입되어 형성된 제2 트랜지스터의 소오스 및 드레인 영역이 형성되어 있다.
본 발명의 제3 실시예에 의한 반도체 메모리 디바이스는 마찬가지로 도면으로 도시하지는 않았지만, 상기 도전성 패드층(40)과 상기 층간절연막(39)의 전면에 상기 SOI기판(43)대신 산화막이 형성되어 있고 상기 산화막에는 상기 도전성 패드층(40)의 계면을 노출시키는 비어홀이 형성되어 있다. 그리고 상기 비어홀에는 도전성 플러그가 형성되어 있으며, 상기 도전성 플러그를 포함되는 상기 산화막의 한정된 영역상에는 도전층 패턴이 형성되어 있다. 상기 도전층 패턴에는 도전성 불순물이 주입된 소오스 및 드레인 영역이 형성되어 있다. 결국 제4 실시예에 의한 반도체 메모리 디바이스에서는 상기 산화막 상에 형성된 제2 트랜지스터는 TFT인 것을 알 수 있다.
상기 도전성 플러그 및 도전층 패턴은 폴리실리콘층 또는 비 정질 실리콘층중 선택된 어느 한 물질층이다.
상기 제2 트랜지스터는 상기 제1 트랜지스터를 구동시키기 위한 액세스(access) 트랜지스터이다.
계속해서 상기 제2 게이트 적층물(60)이 형성된 결과물 전면에는 상기 제2 트랜지스터의 소오스 영역(64)의 계면일부를 노출시키는 제2 콘택홀(70)이 형성된 제5 절연막(68)을 형성되어 있다. 상기 제5 절연막(68)은 실리콘 산화막으로 형성한다. 상기 제5 절연막(68)의 전면에는 상기 제2 콘택홀(70)을 채우는 제5 도전층 패턴(72)이 형성되어 있다. 상기 제5 도전층 패턴(72)은 비트라인이며 알루미늄층으로 형성된 도전층이다.
상술한 바와 같이 본 발명에 의한 반도체 메모리 디바이스는 상기 제1 내지 제3 실시예에서 언급한 바와 같이 제2 게이트 적층물이 형성된 제1 트랜지스터 상에 제2 트랜지스터가 적층되어 있는 구조이다. 따라서 칩상에서 단위 메모리 셀이 차지하는 영역을 줄일 수 있으므로 FFRAM를 고 집적화할 수 있다.
다음에는 상기 개시한 본 발명의 제1 및 제2 실시예에 의한 반도체 메모리 디바이스를 제조하는 방법을 첨부된 도면을 참조하여 상세하게 설명한다.
먼저, 상기 제1 실시예에 의한 반도체 메모리 디바이스를 제조하는 방법을 설명한다.
도 14 내지 도 25은 상기 본 발명의 제1 실시예에 의한 반도체 메모리 디바이스를 제조하는 방법을 단계별로 나타낸 도면들이다.
도 14에 도시한 바와 같이, 반도체기판(10)을 활성영역과 필드영역으로 한정한다. 이어서 상기 필드영역에 트랜치(11)를 형성하고 필드 이온주입을 실시한다. 계속해서 상기 트랜치(11)에 산화막을 채워서 필드산화막(12)을 형성한다. 상기 필드산화막(12)의 형태는 트랜치형으로 한정하지 않으며 다른 형태의 필드산화막 예컨데, 로코스형태의 필드산화막을 형성하여도 무방하다.
상기 필드산화막(12)이 형성된 반도체기판(10)의 전면에 얇은 게이트 산화막(도시하지 않음)을 성장시키고 그 전면에는 제1 도전층, 페로일렉트릭막 및 제2 도전층(14, 16, 18)을 순차적으로 형성한다. 상기 제1 도전층(14)과 제2 도전층(18)은 각각 단층 또는 복층으로 형성할 수 있으며, 내열성 금속층 예컨대, 백금층, 이리듐(Ir)층, 루테늄(Ru)층, 산화루테늄(RuO2)층, 산화 이리듐(IrO2)층으로 이루어진 일군중 적어도 선택된 어느 한 물질층으로 형성할 수 있다. 상기 페로일렉트릭막(16)은 PZT막으로 형성한다.
상기 제2 도전층(18) 상에는 상기 활성영역의 일부를 한정하는 식각마스크(20)를 형성한다. 상기 식각마스크(20)는 하드마스크로 형성한다. 이어서 상기 식각 마스크(20)를 사용하여 상기 제2 도전층(18)의 전면을 이방성식각한다. 상기 이방성식각에 의해 상기 제2 도전층(18)의 노출된 영역과 이 영역에 해당하는 상기 페로일렉트릭막(16)과 제1 도전층(14) 및 게이트 산화막이 제거된다. 이후 상기 식각 마스크(20)를 제거한다.
상기 이방성식각결과 상기 활성영역의 상기 감광막 패턴(20)에 의해 한정된 영역상에는 도 15에 도시한 바와 같이 제1 도전층 패턴(14a), 페로일렉트릭막 패턴(16a) 및 제2 도전층 패턴(18a)으로 구성되는 제1 게이트 적층물(22)이 형성된다. 상기 제1 게이트 적층물(22)은 페로일렉트릭 게이트 커패시터작용을 한다. 이와 같은 결과물 전면에 도전성 불순물(25)을 이온주입하여 상기 제1 게이트 적층물(22)로 한정되는 영역이외의 활성영역에 불순물층을 형성한다. 이에 따라 도 14에서 상기 활성영역의 상기 제1 게이트 적층물(22) 좌측에는 드레인 영역(24)이 형성되고 우측에는 소오스 영역(26)이 형성된다. 이렇게 하여 상기 제1 게이트 적층물(22)를 구비하는 제1 트랜지스터가 상기 반도체기판(10)의 활성영역에 형성된다.
도 16은 드레인 및 소오스 영역(24, 26)의 일부를 한정하는 단계인데, 구체적으로는 상기 제1 트랜지스터가 형성된 결과물의 전면에 제1 절연막(28)을 형성한다. 상기 제1 절연막(28)은 실리콘 산화막으로 형성한다. 상기 제1 절연막(28) 상에 상기 드레인 및 소오스 영역(24, 26)의 일부영역을 한정하는 상기 제1 게이트 적층물(22)의 측면을 노출시킬 염려가 없는 감광막 패턴(30)을 형성한다. 상기 감광막 패턴(30)은 포토레지스트막으로 형성한다.
이어서 도 17에 도시한 바와 같이 상기 감광막 패턴(30)을 식각마스크로 하여 상기 제1 절연막(28)의 전면을 이방성식각하면, 상기 제1 절연막(28)의 한정된 부분만이 제거된다. 상기 이방성식각은 상기 반도체기판(10)의 계면이 노출될 때 까지 실시하여 상기 제1 절연막(28)에 상기 드레인 및 소오스 영역(24, 26)의 상기 감광막 패턴(30)에 의해 한정된 영역의 계면을 노출시키는 제1 콘택홀(32)을 형성한다. 상기 제1 콘택홀(32)에는 홀을 채우는 제3 도전층 패턴(34)이 형성되는데, 이는 상기 제1 절연막(28)의 전면에 제3 도전층을 형성한 후 패터닝하여 형성한다.
도 18는 상기 제2 게이트 적층물의 상부 전극에 도전성 제1 접촉수단(40)을 형성하는 단계이다. 구체적으로 도 17의 결과물 전면에 제2 절연막(36)을 충분한 두께로 형성한다. 이어서 상기 제2 절연막(36)의 상기 제1 게이트 적층물(22)의 상부전극에 해당하는 상기 제2 도전층 패턴(18a)의 일부계면을 노출시키는 감광막 패턴(도시하지 않음)을 상기 제2 절연막(36)의 전면에 형성한다. 상기 감광막 패턴은 포토레지스트막으로 형성한다. 이어서 상기 감광막 패턴을 식각마스크로 하여 상기 제2 절연막(36)의 전면을 이방성식각하는데, 상기 제1 게이트 적층물(22)의 상부전극의 계면이 노출될 때 까지 실시한다. 이 결과 상기 제2 절연막(36)에는 상기 제1 게이트 적층물(22)의 상부전극 계면의 일부를 노출시키는 제1 비어홀(38)이 형성된다. 계속해서 상기 제1 비어홀(38)을 채우는 도전성 물질을 상기 제2 절연막(36)의 전면에 형성한 뒤 그 전면을 상기 제2 절연막(36)의 계면이 드러날 때 까지 평탄화한다. 상기 평탄화는 화학적 기계적 폴리싱(Chemical Mechanical Polishing:이하, CMP라 한다)공정을 이용하여 실시한다. 이렇게 하여 상기 제1 비어홀(38)에 상기 제1 게이트 적층물(22)의 상부전극인 제2 도전층 패턴(18a)과 접촉되는 도전성 제1 접촉수단(40)이 형성된다. 상기 제1 접촉 수단(40)은 도전성 패드층으로 사용하는데, 백금층과 같은 내열성 금속층으로 형성되는 상기 제1 게이트 적층물(22)의 제2 도전층 패턴(18a)과 접촉되는 것을 고려할 때 알루미늄(Al)층, 텅스텐(W)층, 코발트(Co)층, 니켈(Ni)층, 백금(Pt)층, 이리듐(Ir)층, 루테늄(Ru)층, 산화루테늄(RuO2)층, 산화 이리듐(IrO2)층, 티타늄(Ti)층, 티타늄 나이트라이드(TiN)층, 텅스텐 나이트라이드(WN)층, 탄탈륨(Ta)층 및 구리(Cu)층으로 이루어지는 일군중 선택된 어느 한 층으로 형성하는 것이 바람직하다.
상기 제1 접촉 수단(40)은 후속 공정에서 형성되는 제2 트랜지스터와 상기 제1 트랜지스터를 이어주는 가교역할을 한다.
다음공정에서 상기 제2 절연막(36) 상에는 상기 제1 접촉수단(40)을 통해서 상기 제1 트랜지스터에 연결되는 제2 트랜지스터를 형성하는데, 상기 제2 트랜지스터는 본 발명의 제1 내지 제4 실시예에 의한 제조방법에 따라 다르게 형성할 수 있다.
다음은 본 발명의 제1 실시예에 의한 제2 트랜지스터를 형성하는 방법이다. 도 19은 SOI기판(46)에 상기 도전성 패드층(40)의 계면일부를 한정하는 단계인데, 구체적으로 설명하면, 실리콘 기판(44)에 제3 절연막(42)을 형성하여 SOI 기판(46)을 형성한다. 이어서 상기 SOI기판(46)을 뒤집어서 상기 제2 절연막(36)과 제1 접촉 수단(40)으로 이루어지는 전면에 상기 제3 절연막(42)의 전면을 본딩한다. 상기 제3 절연막(42)은 실리콘 산화막으로 형성한다.
상기 제2 절연막(36)과 제1 접촉 수단(40)의 전면에 SOI기판(46)의 본딩이 완전히 이루어지면 상기 SOI기판(46)의 실리콘 기판(44) 상에 상기 제1 접촉 수단(40)의 계면 일부를 한정하는 감광막 패턴(47)을 형성한다.
상기 감광막 패턴(47)은 포토레지스트막으로 형성한다. 상기 감광막 패턴(47)을 식각마스크로 하여 상기 SOI기판(46)의 실리콘 기판(44)을 이방성식각하면 도 20에 도시한 바와 같이 상기 제1 접촉 수단(40)의 계면 일부를 노출시키는 제2 비어홀(48)이 형성됨과 동시에 제3 절연막 패턴(42a)과 실리콘 기판 제1 패턴(44a)으로 이루어지는 SOI기판 패턴(46a)도 함께 형성된다. 상기 제1 접촉 수단(40)으로 인해 상기 제2 비어홀(48)을 형성하는 공정은 콘택마진이 충분히 넓으므로 공정이 쉽게 이루어질 수 있다.
계속해서 상기 제2 비어홀(48)을 채우는 도전성 물질을 상기 SOI기판 패턴(46a)의 전면에 형성한 후, 그 전면을 다시 상기 SOI 기판 패턴(46a)의 계면이 완전히 드러날 때 까지 평탄화한다. 상기 평탄화 공정은 CMP공정을 이용한다. 상기 평탄화 공정에 의해 상기 제2 비어홀(48)에는 상기 제1 접촉 수단(40)과 접촉되는 도전성 제2 접촉 수단(50)이 형성된다. 상기 제2 접촉 수단(50)은 도전성 플러그로서 도핑된 폴리 실리콘층으로 형성한다.
다음에는 도 21에 도시한 바와 같이, 상기 SOI형 기판 제1 패턴(도 20의 46a)의 상기 제2 접촉 수단(50)을 포함하며, 제2 트랜지스터를 형성하고자하는 영역을 한정하는 감광막 패턴(52)을 상기 SOI형 기판 제1 패턴(도 20의 46a)의 전면에 형성한다. 이어서 상기 감광막 패턴(52)을 식각마스크로 하여 상기 SOI형 기판 제1 패턴(도 20의 46a)의 전면을 이방성식각한다. 이방성식각은 상기 SOI형 기판 제1 패턴(도 20의 46a)의 제3 절연막(42)의 계면이 드러날 때 까지 실시한다. 상기 이방성식각 결과 상기 제2 트랜지스터가 형성될 영역인 상기 제2 접촉 수단(50)을 포함하는 실리콘 기판 제2 패턴(44b)이 형성된다. 따라서 상기 도 20의 SOI형 기판 제1 패턴(46a)은 상기 실리콘 기판 제2 패턴(44b)과 상기 제3 절연막 패턴(42a)으로 형성되는 SOI형 기판 제2 패턴(46b)으로 형성된다.
이후 상기 감광막 패턴(52)을 제거한다. 이어서 상기 SOI 기판 제2 패턴(46b)의 전면에 도 22에 도시한 바와 같이 제4 절연막(54)을 평탄화에 알맞은 두께로 형성한다. 이어서 상기 제4 절연막(54)의 전면을 CMP공정으로 평탄화한다. 상기 CMP공정은 상기 SOI형 기판 제2 패턴(46b)의 상기 실리콘 기판 제2 패턴(44b) 계면이 드러날 때 까지 실시한다. 상기 CMP공정결과 결과물의 전면은 평탄화되었는데 도 23에 도시한 바와 같이 상기 실리콘 기판 제2 패턴(44b)과 상기 제4 절연막 패턴(54a) 및 상기 제2 접촉 수단(50)의 전면으로 이루어진다.
도 24는 제2 트랜지스터를 형성하는 단계이다. 구체적으로는 상기 실리콘 기판 제2 패턴(44b)의 상기 제2 접촉 수단(50)으로부터 소정거리 만큼 이격된 영역 상에 순차적으로 형성된 게이트 산화막 패턴(56)과 제4 도전층 패턴(58)으로 구성된 제2 게이트 적층물(60)을 형성한다. 이어서 상기 제2 게이트 적층물(60)을 마스크로 하여 상기 실리콘 기판 제2 패턴(44b)의 전면에 도전성 불순물을 이온 주입한다.
이 결과 상기 제2 게이트 적층물(60)을 중심으로 상기 실리콘 기판 제2 패턴(44b)의 상기 제2 접촉 수단(50)의 상층부가 포함되는 도면상 좌즉에는 드레인 영역(62)이 형성되고 우측에는 소오스 영역(64)이 형성되어 제2 트랜지스터가 형성된다.
상기 제2 트랜지스터는 상기 제2 접촉 수단(50)을 통해서 상기 제1 구조물에 형성된 제1 트랜지스터의 제1 게이트 적층물(22) 상부전극인 상기 제2 도전층 패턴(18a)과 연결되어 상기 제1 트랜지스터를 구동시키는 액세스(access) 트랜지스터로 사용한다.
상기 실리콘 기판 제2 패턴(44b)의 상기 제2 게이트 적층물(60)에 의해 한정된 영역(66) 즉, 상기 드레인 영역(62)과 소오스 영역(64) 사이의 영역은 채널 영역으로 사용된다.
계속해서 상기 제2 트랜지스터가 형성되어 있는 결과물의 전면에 상기 제2 게이트 적층물(60)을 충분히 덮고도 남을 정도의 제5 절연막(68)을 형성한다. 상기 제5 절연막(68)은 상기 제2 게이트 적층물(60)이 드러나지 않는 범위에서 그 전면을 평탄화할 수도 있다. 이후, 상기 제5 절연막(68)의 전면에 상기 제2 트랜지스터의 소오스 영역(64)의 일부를 한정하는 감광막 패턴(69)을 형성한다.
도 25은 비트라인으로 사용되는 제5 도전층 패턴(72)을 형성하는 단계를 나타내는데 구체적으로는 도 24의 상기 제5 절연막(68) 상에 형성된 감광막 패턴(69)을 식각마스크로 하여 상기 제5 절연막(68)의 전면을 이방성식각한다. 상기 이방성식각은 상기 제2 트랜지스터의 소오스 영역(64)의 계면이 드러날 때 까지 실시한다. 이 결과 상기 제5 절연막(68)에는 상기 제2 트랜지스터의 소오스 영역(64)의 계면을 노출시키는 제2 콘택홀(70)이 형성된다. 이어서 상기 제2 콘택홀(70)을 채우는 제5 도전층 패턴(72)을 상기 제5 절연막(68)의 전면에 형성한 후 패터닝한다. 상기 제5 도전층 패턴(72)은 비트라인으로 사용된다.
다음은 본 발명의 제2 실시예에 의해 상기 제2 트랜지스터를 형성하는 방법인데, 도면을 참조없이 설명한다.
구체적으로 설명하면, 상기 제2 절연막(36)의 형성과 상기 제1 접촉수단(40)을 형성하는 단계는 상기 제1 실시예와 동일하게 진행한다. 먼저, 상기 SOI기판(46)을 형성하기 위해 실리콘 웨이퍼에 소정의 간격으로 형성된 소정의 깊이를 갖는 트랜치를 형성한 다음 상기 트랜치 사이의 영역에 해당하는 상기 실리콘 웨이퍼에 도전성 불순물을 이온주입하여 소오스 및 드레인 영역을 형성한다.
이어서 상기 드레인 영역상에 소정의 높이를 갖는 콘택 도전층을 형성한다. 상기 콘택 도전층은 후속 상기 SOI기판의 본딩과정에서 상기 제1 접촉수단과 접촉된다. 따라서 상기 콘택 도전층은 제2 접촉수단으로 작용하게 된다. 계속해서 상기 실리콘 웨이퍼의 전면에 상기 트랜치를 채우는 제3 절연막을 형성한다. 상기 제3 절연막은 산화막으로 형성한다. 이어서 상기 제3 절연막의 전면을 상기 콘택도전층의 계면이 노출될 때 까지 평탄화한다. 상기 평탄화는 CMP방식으로 실시한다. 이렇게 하여 상기 트랜치에는 소자분리 산화막이 형성된다.
계속해서 상기 SOI기판을 뒤집어서 상기 제1 접촉수단(40)과 상기 제1 접촉수단(40)의 둘레를 감싸는 제2 절연막(36)에 본딩하는데, 이때, 상기 콘택도전층이 상기 제1 접촉수단(40)과 정확히 매칭되도록 본딩한다. 본딩후 상기 SOI기판에 형성된 상기 소오스, 드레인 및 소자분리 산화막의 계면이 노출될 때 까지 상기 SOI기판을 평탄화한다. 상기 평탄화는 CMP방식을 이용하여 실시한다.
이어서 상기 SOI기판의 전면에 게이트 산화막을 형성한 다음 상기 게이트 산화막의 상기 소오스 및 드레인 영역사이의 기판영역에 대응하는 부분에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성하여 SOI형 제2 트랜지스터를 형성한다. 상기 게이트 적층물에는 실리사이드층이 포함될 수 있다. 이후의 공정은 상기 제1 실시예와 동일하게 진행한다.
다음은 본 발명의 제3 실시예에 의해 상기 제2 트랜지스터를 형성하는 방법을 상세하게 설명한다.
상기 제1 및 제2 실시예에서 상기 제2 트랜지스터를 형성하기 위해 SOI기판을 이용하여 SOI형 트랜지스터를 형성하지만, 상기 SOI형 트랜지스터 대신 TFT형 트랜지스터를 형성하여 제2 트랜지스터로 사용할 수도 있다. 구체적으로 설명하면, 상기 제 2 절연막(36)의 형성과 상기 제2 절연막(36)에 제1 접촉수단(40)을 형성하는 공정은 상기 제1 및 제2 실시예와 동일하게 진행한다.
이어서, 상기 제1 접촉수단(40)과 상기 제2 절연막(36)의 전면에 제3 절연막을 형성한 다음 상기 제3 절연막의 상기 제1 접촉수단(40)의 상부면에 대응하는 부분에 상기 접촉수단의 계면을 노출시키는 비어홀을 형성한다. 상기 제3 절연막은 산화막으로 형성한다. 계속해서 상기 비어홀을 채우는 제4 도전층을 상기 제3 절연막 전면에 형성한다. 상기 비어홀을 채우는 제4 도전층은 도핑된 폴리실리콘층 또는 비정질 실리콘층중 선택된 어느 한 물질층으로 형성한다.
이어서 상기 비어홀을 채우는 제4 도전층을 패터닝하는데, 상기 비어홀을 포함하며 적어도 한개의 트랜지스터가 형성될 수 있을 정도의 영역을 한정한 다음 나머지 영역은 제거한다. 상기 결과물 전면에 제4 절연막을 형성한다. 상기 제4 절연막은 산화막으로 형성한다. 이어서 상기 제4 절연막의 전면을 상기 패터닝된 제4 도전층의 계면이 노출될 때 까지 평탄화한다. 상기 평탄화는 CMP방식으로 실시한다. 상기 제4 도전층에서 상기 비어홀에 대응하지 않는 영역상에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성한다. 상기 게이트 적층물에는 실리사이드층이 함께 형성될 수 있다.
계속해서 상기 제4 도전층의 전면에 도전성 불순물을 이온주입하여 소오스 및 드레인 영역을 형성함으로써 제2 트랜지스터를 형성한다. 이후의 공정은 제1 및 제2 실시예와 동일하게 진행한다.
상기 비어홀을 채우는 제4 도전층을 비정실 실리콘층으로 형성하는 경우에는 비정질 실리콘층의 결정화를 위해 어닐링공정이 필요하다.
다음에는 본 발명의 제4 실시예에 의해 상기 제2 트랜지스터를 형성하는 방법을 상세하게 설명한다.
본 발명의 제4 실시예는 상기 제3 실시예와 마찬가지로 상기 제2 트랜지스터를 TFT형으로 형성하는 실시예이다. 구체적으로 설명하면, 상기 제 2 절연막(36)의 형성과 상기 제2 절연막(36)에 제1 접촉수단(40)을 형성하는 공정은 상기 제1 내지 제3 실시예와 동일하게 진행한다.
이어서, 상기 제1 접촉수단(40)과 상기 제2 절연막(36)의 전면에 제3 절연막을 형성한 다음 상기 제3 절연막의 상기 제1 접촉수단(40)의 상부면에 대응하는 부분에 상기 접촉수단의 계면을 노출시키는 비어홀을 형성한다. 상기 제3 절연막은 산화막으로 형성한다. 이어서 상기 비어홀을 채우는 제4 도전층을 상기 상기 제3 절연막 전면에 형성한다.
계속해서 상기 제4 도전층을 상기 제3 절연막이 노출될 때 까지 평탄화한다. 상기 제4 도전층의 평탄화는 CMP방식으로 실시한다. 상기 평탄화결과 상기 비어홀에는 상기 제4 도전층으로 형성된 도전성 플러그가 형성된다. 상기 도전성 플러그는 상기 제1 접촉수단(40)과 접촉되는 제2 접촉수단으로 작용한다.
이어서 상기 도전성 플러그와 상기 제3 절연막의 전면에 제5 도전층을 형성한다. 그리고 상기 제5 도전층을 패터닝하여 상기 도전성 플러그를 포함하고 적어도 한개의 트랜지스터가 형성될 수 있을 정도의 영역을 갖는 제5 도전층 패턴을 형성한다. 상기 제5 도전층 패턴이 형성된 결과물 전면에는 제4 절연막을 형성한다. 상기 제4 절연막은 산화막으로 형성한다. 계속해서 상기 제4 절연막의 전면을 상기 제5 도전층의 계면이 노출될 때 까지 평탄화한다. 상기 평탄화에 의해 전면이 노출되는 상기 제5 도전층 패턴에서 상기 도전성 플러그에 대응하지 않는 영역상에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성한다. 상기 게이트 적층물에는 텅스텐 실리사이드와 같은 실리사이드층이 포함된다. 상기 제5 도전층에 도전성 불순물을 이온주입하여 소오스 및 드레인 영역을 형성함으로써 TFT형 제2 트랜지스터를 형성한다.
상기 제4 실시예에서 상기 제4 및 제5 도전층은 도핑된 폴리실리콘층 또는 비정질 실리콘층중 선택된 어느 한 물질층으로 형성한다. 상기 제4 및 제5 도전층이 비정질 실리콘층으로 형성되는 경우 소정시간동안의 어닐링공정이 필요하다.
이상, 본 발명에 의한 반도체 메모리 디바이스 및 그 제조방법에서는 메모리 셀을 한개의 페로일렉트릭 게이트 커패시터 트랜지스터와 한개의 일반 트랜지스터를 사용하여 구성하는데, 상기 각 트랜지스터를 종래 기술에 의한 것 처럼 기판에 평면적으로 형성하는 것이 아니라 상기 페로일렉트릭 게이트 커패시터가 형성되어 있는 제1 트랜지스터 상에 상기 제1 트랜지스터의 구동 트랜지스터인 제2 트랜지스터가 적층되어 있다.
따라서 칩에서 FFRAM이 차지하는 평면적 넓이를 대폭 줄일 수 있으므로 종래 기술에서 평면상으로 적어도 2개 이상의 트랜지스터를 형성하여 FFRAM을 형성하는 방법에 비해 FFRAM의 집적도를 훨씬 높일 수 있고 아울러 이러한 FFRAM을 채용하는 장비의 경우 장비의 소형화를 가속화할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.
Claims (44)
- 적어도 하나는 페로일렉트릭 게이트 커패시터를 구비하는 제1 트랜지스터와 제2 트랜지스터로 구성된 반도체 메모리 디바이스에 있어서,상기 제1 트랜지스터는 상기 페로일렉트릭 게이트 커패시터를 구비하는 트랜지스터이고 상기 제2 트랜지스터는 층간절연막을 사이에 두고 상기 제1 트랜지스터 상에 적층되어 있으며 상기 제1 트랜지스터의 커패시터의 상부전극과 상기 제2 트랜지스터의 드레인 영역은 상기 층간절연막을 통과하는 연결수단에 의해 서로 연결되어 있는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제1 트랜지스터는반도체기판;상기 반도체기판에 형성된 상기 반도체기판을 필드영역과 활성영역으로 구분하는 필드산화막;상기 반도체기판의 활성영역 상에 순차적으로 형성된 제1 도전층 패턴, 페로일렉트릭막 패턴 및 제2 도전층 패턴으로 구성되는 페로일렉트릭 게이트 커패시터;상기 커패시터와 상기 필드산화막 사이의 기판상에 형성된 도전성 불순물 영역; 및상기 불순물영역 상에 형성된 제3 도전층 패턴을 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제2항에 있어서, 상기 필드산화막은 트랜치형인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제2항에 있어서, 상기 제1 및 제2 도전층 패턴에는 백금층 패턴, 이리듐(Ir)층 패턴, 루테늄(Ru)층 패턴, 산화루테늄(RuO2)층 패턴, 산화 이리듐(IrO2)층 패턴으로 이루어진 일군중 적어도 선택된 어느 한 물질층 패턴이 포함되어 있는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제2항에 있어서, 상기 페로일렉트릭막 패턴이 PZT막 패턴인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 연결수단이 도전성 플러그인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 연결수단은 도전성 패드층 상에 형성된 도전성 플러그인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제6항 또는 제7항에 있어서, 상기 도전성 플러그는 도핑된 폴리실리콘층인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제7항에 있어서, 상기 도전성 패드층은 알루미늄(Al)층, 텅스텐(W)층, 코발트(Co)층, 니켈(Ni)층, 백금(Pt)층, 이리듐(Ir)층, 루테늄(Ru)층, 산화루테늄(RuO2)층, 산화 이리듐(IrO2)층, 티타늄(Ti)층, 티타늄 나이트라이드(TiN)층, 텅스텐 나이트라이드(WN)층, 탄탈륨(Ta)층 및 구리(Cu)층으로 이루어지는 일군중 선택된 어느 한 층인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 층간 절연막은 복수개의 절연막으로 형성된 것을 특징으로 하는 반도체 메모리 디비이스.
- 제1항 또는 제10항에 있어서, 상기 층간절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제2 트랜지스터의 전면에는 제2 트랜지스터의 소오스 영역의 일부를 노출시키는 콘택홀을 포함하고 있는 절연막과 상기 절연막의 전면에 형성된 상기 콘택홀을 채우는 도전층을 더 구비하고 있는 것을 특징으로 하는 반도체 메모리 디바이스.
- 제12항에 있어서, 상기 도전층은 비트라인 인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제12항에 있어서, 상기 절연막은 실리콘 산화막인 것을 특징으로 하는 반도체 메모리 디바이스.
- 제1항에 있어서, 상기 제2 트랜지스터는 상기 제1 트랜지스터를 구동시키기 위한 액세스 트랜지스터인 것을 특징으로 하는 반도체장치의 페로일렉트릭 플로팅
- 제1항, 제12항 또는 15항에 있어서, 상기 제2 트랜지스터는 SOI형 기판에 형성된 것을 특징으로 하는 반도체 메모리 디바이스.
- (a) 반도체기판 상에 활성영역과 필드영역을 한정하고 상기 필드영역에는 필드산화막을 형성하는 단계;(b) 상기 반도체기판의 활성영역 상에 페로일렉트릭 게이트 커패시터를 구비하는 제1 트랜지스터를 형성하는 단계;(c) 상기 제1 트랜지스터가 형성되어 있는 반도체기판의 전면에 상기 커패시터의 상부전극과 도전성 접촉을 이룰 수 있는 접촉수단을 포함하는 절연막을 형성하는 단계; 및(d) 상기 절연막 상에 상기 접촉수단과 접촉되어 있는 드레인영역을 갖는 제2 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제17항에 있어서, 상기 제2 트랜지스터를 형성한 다음에 그 결과물 전면에 상기 제2 트랜지스터의 소오스 영역의 일부를 노출시키는 콘택홀을 포함하는 절연막을 형성하고 상기 절연막의 전면에 상기 콘택홀을 채우는 도전층을 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제18항에 있어서, 상기 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제18항에 있어서, 상기 도전층은 알루미늄층으로 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제17항에 있어서, 상기 (b) 단계는(b1) 상기 반도체기판의 전면에 게이트 산화막, 제1 도전층, 강 유전체막 및 제2 도전층을 순차적으로 형성하는 단계;(b2) 상기 제2 도전층 상에 상기 반도체기판의 활성영역의 일부를 한정하는 식각마스크를 형성하는 단계;(b3) 상기 식각마스크를 이용하여 상기 제2 도전층, 페로일렉트릭막, 제1 도전층 및 게이트산화막을 순차적으로 패터닝하여 상기 활성영역의 한정된 영역상에 제1 도전층 패턴, 페로일렉트릭막 패턴 및 제2 도전층 패턴으로 구성되는 페로일렉트릭 게이트 커패시터를 형성하는 단계;(b4) 상기 결과물의 전면에 도전성 불순물을 이온주입하여 상기 페로일렉트릭 게이트 커패시터가 형성된 활성영역에 드레인 및 소오스영역을 형성하는 단계; 및(b5) 상기 드레인 및 소오스 영역 상에 제3 도전층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제21항에 있어서, 상기 제1 및 제2 도전층이 각각 백금층, 이리듐(Ir)층, 루테늄(Ru)층, 산화루테늄(RuO2)층, 산화 이리듐(IrO2)층으로 이루어진 일군중 적어도 선택된 어느 한 물질층으로 형성되는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제21항에 있어서, 상기 페로일렉트릭막이 PZT막으로 형성되는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제17항에 있어서, 상기 (c) 단계에서의 상기 절연막은 복수개의 절연막으로 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제24항에 있어서, 상기 복수개의 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제17항에 있어서, 상기 접촉 수단은 도전성 플러그로서 도핑된 폴리실리콘층으로 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제26항에 있어서, 상기 도전성 플러그는 도전성 패드층 상에 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제27항에 있어서 상기 도전성 패드층은 알루미늄(Al)층, 텅스텐(W)층, 코발트(Co)층, 니켈(Ni)층, 백금(Pt)층, 이리듐(Ir)층, 루테늄(Ru)층, 산화루테늄(RuO2)층, 산화 이리듐(IrO2)층, 티타늄(Ti)층, 티타늄 나이트라이드(TiN)층, 텅스텐 나이트라이드(WN)층, 탄탈륨(Ta)층 및 구리(Cu)층으로 이루어지는 일군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제17항에 있어서, 상기 (d)단계는(d1) 실리콘 웨이퍼의 소정의 영역에 소자분리막과 소오스 및 드레인 영역을 갖는 SOI기판을 형성하는 단계;(d2) 상기 SOI기판의 드레인 영역과 상기 접촉수단이 매칭되도록 상기 SOI기판을 상기 절연막에 본딩하는 단계; 및(d3) 상기 SOI기판의 상기 소오스 및 드레인 영역사이에 해당되는 영역에 게이트 적층물을 형성하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제29항에 있어서, 상기 (d1) 단계는(1) 실리콘 웨이퍼의 전면에 절연막을 형성하는 단계; 및(2) 상기 절연막의 전면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제30항에 있어서, 상기 절연막이 산화막으로 형성되는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제29항에 있어서, 상기 (d2) 단계는(1) 상기 SOI기판을 뒤집어서 상기 접촉수단과 상기 접촉수단을 감싸는 절연막에 본딩하는 단계;(2) 상기 SOI기판의 상기 접촉수단의 상부면에 대응하는 부분에 상기 접촉수단의 계면을 노출시키는 비어홀을 형성하는 단계;(3) 상기 비어홀에 도전성 플러그를 채우는 단계;(4) 상기 실리콘 웨이퍼에서 상기 도전성 플러그를 포함하며 적어도 한개의 트랜지스터를 형성할 수 있을 정도의 영역을 제외하고 나머지는 제거하는 단계;(5) 상기 (4)단계의 결과물 전면에 산화막을 형성하는 단계;(6) 상기 산화막의 전면을 상기 실리콘 웨이퍼 및 상기 도전성 플러그의 계면이 노출될 때 까지 평탄화하는 단계;(7) 상기 실리콘 웨이퍼 상에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성하는 단계; 및(8) 상기 실리콘 웨이퍼에 도전성 불순물을 이온주입하여 소오스 및 드레인 영역을 형성함으로써 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제32항에 있어서, 상기 (6) 단계의 평탄화는 CMP방식으로 실시하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제29항에 있어서, 상기 (d1)단계는(1) 실리콘 웨이퍼에 소정의 간격으로 형성된 소정의 깊이를 갖는 트랜치를 형성하는 단계;(2) 상기 트랜치 사이의 영역에 해당하는 상기 실리콘 웨이퍼에 도전성 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계;(3) 상기 드레인 영역상에 소정의 높이를 갖는 콘택 도전층을 형성하는 단계;(4) 상기 실리콘 웨이퍼의 전면에 상기 트랜치를 채우는 절연막을 형성하는 단계; 및(5) 상기 콘택도전층의 계면이 노출될 때 까지 상기 절연막의 전면을 평탄화하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제34항에 있어서, 상기 절연막은 산화막으로 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제29항에 있어서, 상기 (d2)단계는(1) 상기 SOI기판을 뒤집어서 상기 접촉수단과 상기 접촉수단의 둘레를 감싸는 절연막에 상기 SOI기판의 콘택 도전층이 매칭되도록 상기 SOI기판을 본딩하는 단계;(2) 상기 본딩후 상기 SOI기판에 형성된 상기 소오스, 드레인 및 소자분리 산화막의 계면이 노출될 때 까지 SOI기판을 평탄화하는 단계;(3)상기 SOI기판의 전면에 게이트 산화막을 형성하는 단계;(4) 상기 게이트 산화막의 상기 소오스 및 드레인 영역사이의 상기 SOI기판영역에 대응하는 부분에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성하여 SOI형 트랜지스터를 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제36항에 있어서, 상기 (d2)단계의 (2)단계에서 상기 SOI기판의 평탄화는 CMP방식으로 실시하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제36항에 있어서, 상기 콘택 도전층이 도핑된 폴리실리콘층으로 형성되는 것을 특징으로 하는 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제17항에 있어서, 상기 (d)단계는(d1) 상기 (c)단계의 결과물 전면에 절연막을 형성하는 단계;(d2) 상기 절연막의 상기 접촉수단의 상부면에 대응하는 부분에 상기 접촉수단의 계면을 노출시키는 비어홀을 형성하는 단계;(d3) 상기 비어홀을 채우는 도전층을 상기 절연막의 전면에 형성한 다음 어닐링하는 단계;(d4) 상기 도전층중에서 상기 비어홀을 포함하며 적어도 한개의 트랜지스터가 형성될 수 있는 영역을 한정하고 나머지 영역은 제거하는 단계;(d5) 상기 도전층에서 상기 비어홀에 대응하지 영역상에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성하는 단계; 및(d6) 상기 도전층의 전면에 이온주입을 실시하여 소오스 및 드레인 영역을 형성함으로써 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제39항에 있어서, 상기 도전층은 도핑된 폴리 실리콘층 또는 비정질 실리콘층중 선택된 어느 한 물질층으로 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제39항에 있어서, 상기 절연막이 산화막으로 형성되는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제17항에 있어서, 상기 (d) 단계는(d1) 상기 (c)단계의 결과물 전면에 제3 절연막을 형성하는 단계;(d2) 상기 제3 절연막의 상기 접촉수단의 상부면에 대응하는 영역에 상기 접촉수단의 계면을 노출시키는 비어홀을 형성하는 단계;(d3) 상기 비어홀을 채우는 제4 도전층을 상기 제3 절연막의 전면에 형성한 다음 어닐링하는 단계;(d4) 상기 제4 도전층의 전면을 상기 제3 절연막의 계면이 노출될 때 까지 평탄화하여 상기 비어홀에 도전성 플러그를 형성하는 단계;(d5) 상기 도전성플러그와 상기 제3 절연막의 전면에 제5 도전층을 형성하는 단계;(d6) 상기 제5 도전층을 패터닝하여 상기 도전성 플러그를 포함하며 적어도 한개의 트랜지스터가 형성될 수 있을 정도의 영역을 갖는 제5 도전층 패턴을 형성하는 단계;(d7) 상기 (d6)의 결과물 전면에 제4 절연막을 형성하는 단계;(d8) 상기 제4 절연막 전면을 상기 제5 도전층의 계면이 노출될 때 까지 평탄화하는 단계;(d9) 상기 제5 도전층의 상기 도전성 플러그에 대응하지 않는 영역상에 게이트 전극을 한 구성요소로 하는 게이트 적층물을 형성하는 단계; 및(d10) 상기 제5 도전층에 도전성 불순물을 이온주입하여 소오스 및 드레인 영역을 형성함으로써 트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제42항에 있어서, 상기 (d4)단계의 평탄화가 CMP방식으로 실시되는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
- 제42항에 있어서, 상기 제3 및 제4 절연막은 산화막으로 형성하는 것을 특징으로 하는 페로일렉트릭 플로팅게이트 램을 구비하는 반도체 메모리 디바이스 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
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